JP4756557B2 - Semiconductor device - Google Patents

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Description

この発明は、半導体装置に関し、2端子で電流制限機能を持つ半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device, a technique effectively applied to a semiconductor device having a current limiting function at two terminals.

半導体装置で構成された双方向スイッチの例として、特開平04−085956号公報、特開平11−224950号公報、特表平11−506267号公報がある。 Examples of the bidirectional switch composed of a semiconductor device, Japanese Unexamined 04-085956 and JP-Hei 11-224950 discloses, there are Japanese Patent Publication No. Hei 11-506267. これらの双方向スイッチは、制御信号によって電流を双方向に流すことができるようにするものである。 These bidirectional switches is to be able to flow a current bidirectionally by a control signal.
特開平04−085956号公報 JP 04-085956 discloses 特開平11−224950号公報 JP 11-224950 discloses 特表平11−506267号公報 Kohyo 11-506267 JP

上記特許文献1ないし3においては、いずれも制御信号により電流スイッチを行うものである。 In the above Patent Documents 1 to 3, in which a current is switched by both the control signal. このため、上記制御信号を形成する制御回路ないし制御装置を必要とするものである。 Therefore, those requiring control circuit or controller for forming the control signal. 本願発明者において、モーター等の焼損や異常回転保護のためにモーターに流れる電流を監視して上記異常電流が流れないようにする電流制限機能を持つ2端子通電素子の開発の検討において本願発明が成されるに至った。 In the present inventors, the current flowing through the motor to the burnout of the motor or the like and abnormal rotation protection monitors present invention in consideration of the development of the two-terminal power element having a current limiting function to prevent the abnormal current flows It came to be made.

この発明の目的は、電流制限機能を持つ2端子通電素子を備えた半導体装置を提供することにある。 The purpose of the invention is to provide a semiconductor device having a two-terminal current element having a current limiting function. この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in this specification, it is as follows. すなわち、ドレインが第1端子に接続され、ソースが第2端子に接続されたパワーMOSFETに対して、そのゲートとドレインとの間を接続する抵抗手段、かかるパワーMOSFETに流れる電流を検出する電流検出手段、上記電流検出手段の出力信号と基準信号とを比較する比較回路を同じ半導体基板上に設ける。 That is, the drain is connected to the first terminal, to the power MOSFET whose source is connected to the second terminal, resistor means for connecting between the gate and the drain current detection for detecting a current flowing through such a power MOSFET means, provided a comparison circuit for comparing the output signal with a reference signal of the current detector on the same semiconductor substrate. 上記比較回路の出力信号を受け、上記パワーMOSFETのゲートとソース間に設けた第1MOSFETによりパワーMOSFETに流れる電流を制限し、上記第1端子と第2端子とを外部第1端子と外部第2端子とする。 Receiving the output signal of the comparator circuit, the power to limit the current flowing through the power MOSFET by a 1MOSFET provided between the gate and source of the MOSFET, the first terminal and the second terminal and the external first terminal and an external second to the terminal.

電流制限機能を持つ2端子通電素子を得ることができる。 It is possible to obtain a two terminal current element having a current limiting function.

図1には、この発明に係る2端子通電素子の一実施例の等価回路図が示されている。 Figure 1 is an equivalent circuit diagram of an embodiment of a two-terminal current device according to the present invention. この実施例の2端子通電素子は、双方向通電可能な素子に向けられており、ある規定電流以上の電流を流さないようにするという過電流抑制機能を有する。 The two-terminal current element embodiment has the overcurrent suppressing function that is directed to a bidirectional energizable elements, so as not to flow over certain specified current of the current. 具体的構成はドレイン(基板)を共通にした2つの通電素子に縦型MOSFETM1とM2を使用し、かかるMOSFETM1とM2のソース電極はそれぞれ分離した構造となっている。 Specific structure is made vertical MOSFETM1 two energizing elements in common the drain (substrate) and using M2, source electrodes of such MOSFETM1 and M2 and separated respectively structure. 上記ソース電極は双方向通電素子の第1端子T1及び第2端子T2に接続される。 The source electrode is connected to a first terminal T1 and the second terminal T2 of the bidirectional current element.

上記双方向通電素子に流れる通電電流を観測するための検出用の縦型MOSFETM1 Vertical detection for observing the electric current flowing through the bidirectional current element MOSFETM1
0及びM20がそれぞれの通電素子であるMOSFETM1及びM2に並列に接続される。 0 and M20 are connected in parallel to MOSFETM1 and M2 are the respective energization elements. 同図ではMOSFETM1とM10及びM2とM20は、ゲート及びドレインが共通化され、ソースを2つ有する素子として示されている。 MOSFETM1 and M10 and M2 and M20 in the figure, is a gate and a drain commonly is shown the source as having two elements. 上記MOSFETM10及びM20のソースと上記第1端子T1及び第2端子T2との間にそれぞれに流れる電流値を電圧変換する抵抗素子R11及びR22が設けられる。 The MOSFETM10 and the resistor R11 and R22 for voltage conversion of the current flowing through the respectively between the source and the first terminal T1 and the second terminal T2 of the M20 is provided. この抵抗素子R11とR21で発生した電圧は、比較器VC1、VC2に供給される。 Voltage generated by the resistor elements R11 and R21 is supplied to the comparator VC1, VC2. 比較器VC1とVC2では、基準電圧と上記電圧を比較してMOSFETM11、M21のゲート制御電圧を形成する。 In the comparator VC1 and VC2, by comparing the reference voltage and the voltage to form a gate control voltage of the MOSFET M11, M21. ダイオードD1及びD10は、上記MOSFETM1及びM10のチャネル−ドレイン間のpn接合で構成されるボディダイオード(寄生ダイオード)である。 Diodes D1 and D10, the channel of the MOSFETM1 and M10 - a body diode formed at the pn junction between the drain (parasitic diode). 同様にダイオードD2及びD20は、上記MOSFETM2及びM20のチャネル−ドレイン間のpn接合で構成されるボディダイオード(寄生ダイオード)である。 Similarly diodes D2 and D20, the channel of the MOSFETM2 and M20 - a body diode formed at the pn junction between the drain (parasitic diode).

上記MOSFETM11及びM21は、上記MOSFETM1,M2が形成される同じ半導体基板上に形成された横型MOSFETにより構成される。 The MOSFETM11 and M21 are the MOSFET M1, M2 is constituted by a lateral MOSFET which is formed on the same semiconductor substrate to be formed. このMOSFETM11及びM21のドレイン−ソース経路は、上記MOSFETM1(M10)及びM2(M20)のゲート−ソース間に接続される。 The drain of the MOSFETM11 and M21 - source path, the gate of the MOSFET M1 (M10) and M2 (M20) - is connected between the source. そして、上記MOSFETM1(M10)及びM2(M20)のゲートとドレインとの間には、それぞれ抵抗R12及びR22が設けられる。 Further, between the gate and the drain of the MOSFET M1 (M10) and M2 (M20), resistors R12 and R22 are provided. 上記抵抗R11、R21及びR12、R22は、ポリシリコン(Poly-Si)層で形成される抵抗素子であり、上記半導体基板上に形成される。 The resistors R11, R21 and R12, R22 is the resistance element formed by polysilicon (Poly-Si) layer, it is formed on the semiconductor substrate.

上記比較器VC1で形成されたゲート制御電圧は、通電素子M1(M10)を通る電流経路1の電流値が比較器VC1で設定された電流値となるように横型MOSFETM11のゲート電圧を制御する。 Gate control voltage formed by the comparator VC1, the current value of the current path 1 through the energizing element M1 (M10) controls the gate voltage of the lateral MOSFETM11 so that the current value set by the comparator VC1. つまり、MOSFETM11は、上記ゲート電圧に従って抵抗R12に流れる電流を形成し、抵抗R12での電圧降下を大きくして上記MOSFETM1(M10)のゲート−ソース間電圧を小さくするように作用して上記電流経路1での電流値が所定電流以上になるのを抑制する。 That, MOSFET M11 forms a current flowing through the resistor R12 in accordance with the gate voltage, the gate of the voltage drop at the resistor R12 is increased to the MOSFET M1 (M10) - the current path acts to reduce the voltage between the source current value at 1 suppresses become more than a predetermined current. 同様に、上記比較器VC2で形成されたゲート制御電圧は、通電素子M2(M20)を通る電流経路2の電流値が比較器VC2で設定された電流値となるように横型MOSFETM21のゲート電圧を制御する。 Similarly, the gate control voltage formed by the comparator VC2 is the gate voltage of the lateral MOSFETM21 as the current value of the current path 2 through the conducting element M2 (M20) is the current value set by the comparator VC2 Control. つまり、MOSFETM21は、上記ゲート制御電圧に従って抵抗R22に流れる電流を形成し、抵抗R22での電圧降下を大きくして上記MOSFETM2(M20)のゲート−ソース間電圧を小さくするように作用して上記電流経路2での電流値が所定電流以上になるのを抑制する。 That, MOSFET M21 forms a current flowing through the resistor R22 in accordance with the gate control voltage, the gate of increasing the voltage drop in the resistor R22 the MOSFETM2 (M20) - the current act to reduce the voltage between the source current value of the path 2 suppresses become more than a predetermined current.

上記MOSFETM1、M10は、nチャネル型の縦型MOSFETから構成される。 The MOSFET M1, M10 is comprised of n-channel vertical MOSFET. 上記MOSFETM1とM10及びM2とM20は、それぞれの素子サイズが1000:1のようなサイズ比に設定されており、かかるサイズ比1000:1に対応してパワーMOSFETM1(M2)に流れる電流の約1/1000のような小さな電流が検出用MOSFETM10(M20)に流れるようにされる。 The MOSFETM1 and M10 and M2 and M20, each element size is 1000: is set to size ratio, such as 1, according the size ratio 1000: about 1 of the current flowing through the power MOSFETM1 (M2) corresponds to 1 / small current, such as 1000 is to flow through the detection MOSFET M10 (M20). このようにすることにより、上記電流経路1及び2に、かかる電流経路1,2に流れる電流を検出するための抵抗を設ける必要がなく、そこでの電圧降下及び電力ロスを無くすことができる。 By doing so, the above-mentioned current path 1 and 2, it is not necessary to provide a resistor for detecting a current flowing through such a current path 1,2, it is possible to eliminate the voltage drop and power loss therein. 上記MOSFETM11及びM21は、上記MOSFETM1,M10及びM2,M20とは、ドレインを電気的に分離する必要からnチャネル型の横型MOSFEのMOSFETにより形成される。 The MOSFETM11 and M21 are the above MOSFET M1, M10 and M2, M20, is formed by the n-channel type lateral MOSFE the MOSFET from the need to electrically isolate the drain.

図2には、この発明に係る2端子通電素子の一実施例の具体的回路図が示されている。 In FIG. 2, a specific circuit diagram of an embodiment of a two-terminal current device according to the present invention. この実施例は、一方向通電に用いられる2端子通電素子に向けられており、前記同様にある規定電流以上の電流を流さないようにするという過電流抑制機能を有する。 This embodiment is directed to a two-terminal current element used in one direction energized, said having an overcurrent suppressing function that do not shed specified current or more current in the same manner. 比較器を除く各回路素子は、前記図1の実施例と同様である。 The circuit elements except the comparator is similar to the embodiment of FIG 1. すなわち、具体的構成はドレイン(基板)を第2端子T2'とし、ソースを第1端子とする縦型MOSFETM1を通電素子として用いる。 That is, the specific configuration of the drain (substrate) and a second terminal T2 ', using a vertical MOSFETM1 to the first terminal of the source as a power element. 同図の2端子通電素子を2つ同じ半導体基板上に形成することにより上記第2端子T2'間を接続して直列形態とし、2つの2端子通電素子のソース側の端子T1の一方を上記第1端子T1とし、他方を第2端子T2とすれば前記図1の双方向通電可能な素子にすることができるものである。 A series configuration connected between said second terminal T2 'by forming a two-terminal current element in the drawing into two same semiconductor substrate, two 2 one of the above terminals energization source terminal T1 of the element the first terminal T1, in which the other to be able to to the second terminal T2 Tosureba bidirectional energizable elements of FIG 1.

比較器VC1は、抵抗R13,14及びMOSFETM12とM13から構成される。 Comparator VC1 is composed of resistors R13,14 and MOSFETM12 and M13. 抵抗R13,14は、抵抗R11やR12と同様にポリシリコン層で構成される。 Resistance R13,14 is composed of a polysilicon layer similar to the resistors R11 and R12. 上記抵抗R13、14の一端は上記第2端子T2'に接続される。 One end of the resistor R13,14 is connected to the second terminal T2 '. 上記抵抗R13,14の他端は上記MOSFETM12,13のドレインにそれぞれ接続される。 The other end of the resistor R13,14 are connected to the drains of the MOSFETM12,13. 上記MOSFETM13は、ゲートとドレインが接続され、ソースが上記第1端子T1に接続される。 The MOSFETM13 a gate and drain connected, and a source connected to the first terminal T1. MOSFETM12のゲートは、上記MOSFETM13のゲートに接続され、ソースが上記MOSFETM10と抵抗R11の接続点に接続される。 The gate of MOSFETM12 is connected to the gate of the MOSFETM13, a source connected to a connection point of the resistors R11 and the MOSFET M10. 上記MOSFETM13のしきい値電圧Vth3 に対して、上記MOSFETM12のしきい値電圧Vth2 は小さく形成される。 Against a threshold voltage Vth3 of the MOSFETM13, the threshold voltage Vth2 of the MOSFETM12 is smaller. そして、MOSFETM12のドレインは、MOSFETM11のゲートに接続される。 The drain of MOSFETM12 is connected to the gate of the MOSFET M11. このMOSFETM11は上記MOSFETM1,M10のゲートとソース間にドレイン−ソース経路が接続される。 The MOSFETM11 drain between the gate and source of the MOSFET M1, M10 - source path is connected.

前記同様に上記MOSFETM1とM10は、それぞれの素子サイズが1000:1のようなサイズ比に設定されており、かかるサイズ比1000:1に対応してパワーMOSFETM1(M2)に流れる電流Ioの約1/1000のような小さな電流Isが検出用MOSFETM10に流れるようにされる。 Wherein Similarly the MOSFETM1 and M10, each element size is 1000: is set to size ratio, such as 1, according the size ratio 1000: about 1 current Io flowing in the power MOSFETM1 (M2) corresponds to 1 / small current is as 1000 is to flow through the detection MOSFET M10. 上記MOSFETM12のゲートには、MOSFETM13のしきい値電圧Vth3 に対応した電圧が供給されている。 The gate of the MOSFETM12 is supplied a voltage corresponding to the threshold voltage Vth3 of MOSFETM13. 上記抵抗R11で発生する電圧をVsとし、上記電流Isが小さくて電圧Vsが、Vth3 −Vth2 >Vsのように小さいときにはMOSFETM12に流れる電流が比較的大きくてMOSFETM11のゲート電圧を低くしてオフ状態にしている。 The voltage generated by the resistors R11 and Vs, the voltage Vs and the current Is small, Vth3 -Vth2> MOSFETM11 low to turn off the gate voltage of a relatively large current flowing through the MOSFETM12 when as small Vs I have to.

MOSFETM1に流れる電流路1の電流Ioが設定値付近になると、上記電流Isも大きくなって抵抗R11で発生する電圧をVsが増大し、例えばVth3 −Vth2 ≦Vsのようなって、MOSFETM12に流れる電流が減少してドレイン電圧が高くなってMOSFETM11がオン状態となり電流を流し始めると、抵抗R12による電圧降下によって上記MOSFETM1(M10)のゲート,ソース間電圧の駆動電圧が低下して上記電流路1及び検出電流Isのそれ以上の増加を抑制する。 When the current Io of the current path 1 passing through the MOSFETM1 is in the vicinity of the set value, the voltage generated at the resistor R11 also increases the current Is Vs increases, for example, so as Vth3 -Vth2 ≦ Vs, the current flowing through the MOSFETM12 When There MOSFETM11 higher drain voltage starts flowing a current turned on decreases, the gate of the MOSFETM1 by a voltage drop due to the resistance R12 (M10), said current path 1 and the drive voltage is lowered source voltage inhibiting any further increase of the detected current Is. つまり、上記しきい値電圧Vth3 ,Vth2 及び電流Isと抵抗R11により設定される任意の設定値を抑制電流とするような過電流抑制動作を行わせることができる。 That is, it is possible to perform the overcurrent suppressing operation such that any suppression current setting value set by the threshold voltage Vth3, Vth2 and current Is and the resistor R11.

図3には、この発明に係る2端子通電素子の他の一実施例の具体的回路図が示されている。 Figure 3 is a specific circuit diagram of another embodiment of a two-terminal current device according to the present invention. この実施例は、前記図2の実施例の変形例であり、比較器VC1にMOSFETM14が追加される。 This embodiment is a modification of the embodiment of FIG. 2, MOSFETM14 is added to the comparator VC1. そして、MOSFETM12〜M14は同じしきい値電圧Vthを持つように形成される。 Then, MOSFETM12~M14 is formed to have the same threshold voltage Vth. MOSFETM14は、ゲートとドレインとが接続されてダイオード形態とされ、上記MOSFETM13のソースと第1端子T1の間に挿入される。 MOSFETM14 is the gate and drain are connected to each by a diode configuration, is inserted between the source and the first terminal T1 of the MOSFETM13. この構成では、Vs=Vthのときに前記図2の回路におけるVth3 −Vth2 =Vsと同等の関係が成立する。 In this configuration, Vs = equivalent relationships and Vth3 -Vth2 = Vs in the circuit of FIG. 2 when the Vth is established. MOSFETM11を上記MOSFETM12のドレイン電圧で確実にオフ状態にすることが必要なら、MOSFETM11のしきい値電圧は、上記MOSFETM12〜M14のしきい値電圧Vthよりも高いしきい値電圧とされる。 MOSFETM11 if the need to ensure the off state in the drain voltage of the MOSFETM12, the threshold voltage of MOSFETM11 is a threshold voltage higher than the threshold voltage Vth of the MOSFETM12~M14.

図2及び図3の2端子通電素子では、第2端子T2'から第1端子T1に向かう電流通路1を流れる電流Ioに対して、上記MOSFETM10〜M13(M14)及び抵抗R11,R13からなる制御回路によって、規定値以上の電流を流さないような過電流抑制機能を持たせることができる。 The two-terminal current element of FIGS. 2 and 3, relative to the current Io flowing in the current path 1 from the second terminal T2 'toward the first terminal T1, consists of the MOSFETM10~M13 (M14) and a resistor R11, R13 control by the circuit, it is possible to provide an overcurrent suppressing function which does not shed specified more current. 電流通路としては上記第1端子から第2端子T2'に向かう電流を上記ボディダイオードD1,D10を通して流すことができる。 The current path current can flow toward the second terminal T2 'from the first terminal through the body diode D1, D10. しかしながら、この電流は上記のような規定値以上の電流を流さないように抑制することができないので、前記過電流抑制機能を有するものとして使用できない。 However, this current can not be suppressed so as not to flow the prescribed value or more current as described above, it can not be used as having the overcurrent suppressing function.

図4には、図1の2端子通電素子の動作を説明するための特性図が示されている。 4 shows a characteristic diagram for explaining the operation of the two-terminal current element of Figure 1 is shown. 同図においては、上記MOSFETM1及びM2としてエンハンスメント型MOSFETを用いた例が示されている。 In the figure, an example of using an enhancement-type MOSFET as the MOSFETM1 and M2 are shown. 第2端子T2に正電圧を印加し、第1端子T1を接地電位(0V)として電流通路1に電流を流す場合、MOSFETM1のしきい値電圧VthとMOSFETM2のボディダイオードD2の順方向電圧VF2とを加えた電圧Vth+VF2より高い電圧を第2端子T2に加える。 A positive voltage is applied to the second terminal T2, if the first terminal T1 a current flows in the current path 1 as a ground potential (0V), and the forward voltage VF2 of the body diode D2 of the threshold voltage Vth and MOSFETM2 of MOSFETM1 Add a voltage higher than the voltage Vth + VF2 to the second terminal T2 plus. 上記第2端子T2の電圧を上昇させるに伴い電流Iが増大する。 Current I increases with increasing the voltage of the second terminal T2. そして、かかる電流値が抑制値に達すると上記制御回路が動作して電流抑制動作を開始するので、上記第2端子T2の電圧を高くしても一定電流に制限される。 Since the consuming current value reaches the suppression value the control circuit starts a current suppressing operation in operation, even by increasing the voltage of the second terminal T2 is limited to a constant current. したがって、上記電流抑制値は上記電流通路1での飽和電流値とされる。 Therefore, the current suppression value is the saturation current value in said current path 1.

上記第1端子T1を接地電位(0V)とし、第2端子T2に負電圧を印加して電流通路2に電流を流す場合、MOSFETM2のしきい値電圧VthとMOSFETM1のボディダイオードD1の順方向VF1とを加えた電圧Vth+VF1より低い電圧(負電圧)を第2端子T2に加える。 The first terminal T1 and the ground potential (0V), when supplying a current to the current path 2 by applying a negative voltage to the second terminal T2, the forward threshold voltage Vth and the body diode D1 of MOSFETM1 of MOSFETM2 VF1 DOO voltage lower than the voltage Vth + VF1 plus added (negative voltage) to the second terminal T2. 上記第2端子T2の電圧を低くさせるに伴い電流Iが増大する。 Current I increases with to lower the voltage of the second terminal T2. そして、かかる電流値が抑制値に達すると上記制御回路が動作して電流抑制動作を開始するので、上記第2端子T2の電圧を低くしても一定電流に制限される。 Since the consuming current value reaches the suppression value the control circuit starts a current suppressing operation in operation, even with a lower voltage of the second terminal T2 is limited to a constant current. したがって、上記電流抑制値は上記電流通路2での飽和電流値とされる。 Therefore, the current suppression value is the saturation current value in said current path 2.

この実施例の双方向通電素子は、大電流通電可能な双方向通電素子であり、所望入力電圧以上で所望の電流値に飽和する特性を示すデバイスとしての特徴を持つ。 Bidirectional current element of this embodiment is a large current bidirectional conduction element has the characteristics of a device showing a characteristic of saturation in the desired current value at the desired input voltage or more. これはモーター等で規定電流以上流せないようにする保護回路とし、モーターの異常回転や焼損を防止にするための電流抑制デバイスとして使用することができる。 This can be a protection circuit that prevents flowed specified current or a motor or the like, used as a current suppression device for the prevent abnormal rotation or burning of the motor. モーターの場合には正転、逆転に対応するため入力電圧に対し対称な双方向通電特性を有することが必要である。 If the motor is forward, it is necessary to have a symmetrical bidirectional current characteristic with respect to input voltage in order to respond to reverse. 双方向の2端子通電素子としては、上記電流通路1と電流通路2の上記電流抑制が等しく設定することが重要である。 The two-way two-terminal current element, it is important that the current path 1 and the current path 2 of the current control is set to be equal. この実施例のように1つの半導体基板上に上記回路素子を構成しているので、制御回路を構成する素子相互のプロセスバラツキが相殺されて、仮にMOSFETM1とM2にプロセスバラツキが発生しても上記制御回路での制御動作によって正負対称的な電流−電圧特性を得ることができる。 Since constitute the circuit elements on a single semiconductor substrate as in this embodiment, elements the mutual process variation constituting the control circuit is canceled, even if process variations occur if MOSFETM1 and M2 the the control operation in the control circuit the positive and negative symmetrical current - it is possible to obtain the voltage characteristic.

上記双方向通電素子においては、上記のように2(Vth+VF)のようなオフセット電圧を持つ。 Above in the bidirectional energization element, as described above with an offset voltage, such as 2 (Vth + VF). このオフセット電圧を利用したスイッチ機能を持たせるようにしてもよい。 It may be provided with a switch function using this offset voltage. つまり、第1端子T1と第2端子T2の両電圧差が上記2(Vth+VF)よりも小さいときには、電流が流れないので電流通路が遮断された状態にすることができる。 That is, when both the voltage difference between the first terminal T1 second terminal T2 is less than the 2 (Vth + VF) may be a state in which current path is interrupted because no current flows. そして、上記電圧以上になると上記規定以上の電流を流さないようにする電流抑制動作を行わせることができる。 Then, it is possible to perform the current control operation so as not to flow the provisions above current becomes more than the voltage.

図5には、図1の2端子通電素子の動作を説明するための他の特性図が示されている。 FIG. 5 shows another characteristic diagram for explaining the operation of the two-terminal current element of Figure 1 is shown. 同図においては、上記MOSFETM1及びM2としてディプレッション型MOSFETを用いた例が示されている。 In the figure, an example of using a depletion-type MOSFET as the MOSFETM1 and M2 are shown. 小さな電圧でも電流が双方向に流れるようにするためには、上記オフセット電圧が小さい程よい。 For current even a small voltage to flow bidirectionally, the better the offset voltage is small. したがって、ディプレッション型MOSFETを用いることにより、上記オフセット電圧をボディダイオードD1又はD2の順方向電圧VF のように小さくすることができる。 Therefore, by using the depletion type MOSFET, it is possible to reduce the offset voltage as the forward voltage VF of the body diode D1 or D2.

図6には、図5のディプレッション型MOSFETを用いることの説明図が示されている。 Figure 6 is an explanatory diagram of using a depletion-type MOSFET of FIG. 5 is shown. 図6(A)のように一般的なディプレッション型MOSFETの使用方法のようにゲートとソースとを接続した場合には特別な制御回路が不要である反面、オン抵抗値が大きく,ゲート,ソース間電圧が0Vのときの電流Ioに上記抑制電流値が決まってしまう。 Figure 6 although special control circuit when connecting a gate and a source as a general use of the depletion-type MOSFET as (A) is not necessary, the on-resistance value is large, the gate between the source voltage will determined the above suppression current value to the current Io when the 0V. したがって、大きな電流を得るようにするにはチップ面積が大きくなってしまう。 Therefore, to obtain a large current increases the chip area.

図6(B)においては、本願のように制御回路によりゲート電圧を制御してディプレッション型MOSFETを動作させるものである。 In FIG. 6 (B), the one in which by controlling the gate voltage to operate the depletion type MOSFET by a control circuit as in the present. この構成では、オン抵抗値が小さく、点線で示すように本来の飽和電流が大きく、その範囲内で任意に制限値を設定するものであるので、小さなチップ面積で大きな電流を流すようにすることができる。 In this configuration, low on-resistance value, the original saturation current increases as shown by a dotted line, since it is intended to set any restriction value within that range, to ensure that a large current flows in a small chip area can.

図7には、この発明に係る2端子通電素子の一実施例の概略チップレイアウト図が示されている。 Figure 7 is a schematic chip layout view of an embodiment of a two-terminal current device according to the present invention. 半導体基板上に前記電流通路1を構成する縦型MOSFETTM1(M10)と、それに流れる電流を検知してゲート電圧を制御する制御回路1を設ける。 Vertical MOSFETTM1 constituting the current path 1 on a semiconductor substrate and (M10), provided a control circuit 1 for controlling the gate voltage by detecting the current flowing to it. また、前記電流通路2を構成する縦型MOSFETTM2(M20)と、それに流れる電流を検知してゲート電圧を制御する制御回路2を設ける。 Also, the a vertical MOSFETTM2 (M20) constituting the current path 2, and detects the current flowing through it is provided a control circuit 2 for controlling the gate voltage. 上記のように同じ半導体基板に上記2つの2端子通電素子を搭載することにより、上記両回路のMOSFETM1(M10)とM2(M20)のドレイン(T2')が半導体基板によって共通に接続され、上記MOSFETM1とM2の2つのソースが上記第1端子T及び第2端子T2に接続されて2端子通電素子とされる。 On the same semiconductor substrate as described above by mounting the two two-terminal power device, the drain of the MOSFET M1 (M10) and M2 (M20) of both circuits (T2 ') are connected in common by the semiconductor substrate, the two sources MOSFETM1 and M2 are connected to two-terminal current element to the first terminal T and a second terminal T2. 上記MOSFETM10は、上記制御回路1が形成されるエリアに配置するものであってもよい。 The MOSFETM10 may be one that arranged in the area of ​​the control circuit 1 is formed. 同様にMOSFETM20も上記制御回路2が形成されるエリアに配置するものであってもよい。 Similarly MOSFETM20 also may be one that arranged in the area of ​​the control circuit 2 is formed.

図8には、この発明に係る2端子通電素子の一実施例の組立構造図が示されている。 Figure 8 is assembled structural diagram of an embodiment of a two-terminal current device according to the present invention. この実施例は、図1(図7)に示した双方向通電素子がTO−220外形の半導体デバイスとされる。 This embodiment is a bidirectional conducting element shown in FIG. 1 (FIG. 7) is a semiconductor device of TO-220 profile. この場合、TO−220パッケージの3つの端子のうち、両側の端子を第1端子T1及び第2端子T2とし、中央の端子(T2')はダミーとされる。 In this case, among the three terminals of the TO-220 package, both sides of the terminal to the first terminal T1 and the second terminal T2, the center terminal (T2 ') is a dummy. つまり、かかる端子T2'は電気的にはオープンにされ、上記MOSFETM1、M2のドレインである基板には接続されない。 In other words, such terminals T2 'is in electrical been opened, the substrate is a drain of the MOSFET M1, M2 is not connected. この端子(T2')は必要ないので削除ないし省略してもよい。 The terminal (T2 ') may be deleted or omitted since it is not necessary. また、図2の実施例のように一方向通電に用いられる2端子通電素子とする場合には、上記端子(T2')を上記MOSFETM1(M10)のドレインである半導体基板に電気的に接続して第2端子T2'とし、ソースに接続された一方の端子を第1端子T1とすればよい。 Further, in the case of a two-terminal current element used in one direction energized as in the embodiment of FIG 2 is electrically connected to the terminal a (T2 ') to the semiconductor substrate is a drain of the MOSFET M1 (M10) second and terminal T2 'Te may be one terminal connected to the source and the first terminal T1. この場合には、端子T2はダミー端子とされ、削除又は省略してもよい。 In this case, the terminal T2 is a dummy terminal may be deleted or omitted.

図9は、本発明の一実施の形態である2端子通電素子の一例を示した平面図であり、図10は、図9の2端子通電素子の断面を複合的に示した断面図である。 Figure 9 is a plan view showing an example of a two-terminal current device according to an embodiment of the present invention, FIG. 10 is a sectional view showing composite cross section of a two-terminal current cell of FIG . 図9は、前記図7の半導体基板1の半分が例示的に示されている。 Figure 9 is a half of the semiconductor substrate 1 of FIG 7 is illustratively shown. この実施例では半導体基板1の半分の領域にセル領域1Aと周辺回路領域1Bとを有する。 And a cell region 1A and a peripheral circuit region 1B in the half region of the semiconductor substrate 1 in this embodiment. セル領域1Aには、上記MOSFETM1及びM10が形成される。 The cell region 1A is the MOSFETM1 and M10 are formed. 周辺回路領域1Bには、制御回路1が形成されている。 The peripheral circuit region 1B, the control circuit 1 is formed. ソース電極10の中央部にはソースパッドSが形成されている。 The central portion of the source electrode 10 source pad S is formed. 上記ソースパッドSには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外のアウターリードに接続される。 The above source pad S is connected to the package outside of the outer lead of the connected gold wire or the like inner lead semiconductor device.

半導体基板1の主面にはn -型エピタキシャル層2が形成される。 The main surface of the semiconductor substrate 1 n - -type epitaxial layer 2 is formed. 図示はしないが、半導体基板1の裏面側にはドレイン電極Dが形成され、n +型領域を介してn -型エピタキシャル層2に電気的に接続される。 Although not shown, the drain electrode D is formed on the back surface side of the semiconductor substrate 1, via the n + -type region n - are electrically connected to the type epitaxial layer 2. 半導体基板1の主面つまりn -型エピタキシャル層2の主面には、シリコン酸化膜からなる厚いフィールド絶縁膜3が形成される。 Major surface clogging n of the semiconductor substrate 1 - the main surface of the type epitaxial layer 2, a thick field insulating film 3 made of silicon oxide film is formed. フィールド絶縁膜3は、たとえばLOCSO(Local Oxidation of Silicon)法により形成される。 Field insulating film 3 is formed by, for example LOCSO (Local Oxidation of Silicon) method. また、フィールド絶縁膜3の下部にはp +型ウェル領域4が形成されている。 Further, the lower part of the field insulating film 3 p + -type well region 4 is formed. 本実施の形態ではLOCSO法によるフィールド絶縁膜3を例示しているが、浅溝またはU溝等のトレンチ(溝)内にシリコン酸化膜が埋め込まれた構造の素子分離構造としてもよい。 In the present embodiment illustrates the field insulating film 3 by LOCSO method may as an element isolation structure having the structure silicon oxide film is buried in the trench, such as shallow or U-groove (groove).

フィールド絶縁膜3が形成されていないn -型エピタキシャル層2の主面は、縦型MOSFETの活性領域として機能し、縦型MOSFETM1(M10)、横型MOSFETM1の能動素子が形成される。 Field insulating film 3 is not formed n - main surface type epitaxial layer 2 functions as the active region of the vertical MOSFET, Vertical MOSFETM1 (M10), the active elements of the lateral MOSFETM1 is formed. 一方、フィールド絶縁膜3が形成された領域には、そのフィールド絶縁膜3上に抵抗R11,R12等が形成される。 On the other hand, in the region where the field insulating film 3 is formed, the resistance R11 on the field insulating film 3, R12 and the like are formed.

セル領域1Aの縦型MOSFETM1及びM10は、nチャネル型の2重拡散構造MOSFETである。 Vertical MOSFETM1 and M10 of the cell region 1A is a double diffusion structure MOSFET of n-channel type. 本実施の縦型MOSFETでは、セル領域1Aには数十万セルのMOSFETM1が形成され、数A以上の負荷電流を制御することが可能である。 In the vertical MOSFET of this embodiment, MOSFET M1 hundreds of thousands of cells are formed in the cell region 1A, it is possible to control more than a few A of load current. しかしこれに限定されず、数百万セルのトランジスタが形成されてもよい。 However, the present invention is not limited thereto and may be transistors of millions cell formation. この場合、電流容量はさらに大きくなる。 In this case, the current capacity is further increased.

セルMOSFETM1は、n -型エピタキシャル層2の主面上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のn -型エピタキシャル層2の主面に形成された半導体領域とを有する。 Cell MOSFETM1 is, n - -type epitaxial layer gate electrode 6 formed through a gate insulating film 5 on the main surface of the 2, on both sides of the gate electrode 6 n - semiconductor formed on the main surface of the type epitaxial layer 2 and a region. 半導体領域は、n +型半導体領域7とそれを囲むp型半導体領域8とからなる2重拡散構造を有する。 Semiconductor region has a double diffusion structure comprising a p-type semiconductor region 8 which surrounds it and n + -type semiconductor region 7. ゲート絶縁膜5は、たとえばシリコン酸化膜であり、熱酸化法により形成される。 The gate insulating film 5 is, for example, a silicon oxide film, is formed by thermal oxidation. ゲート電極6は、たとえば多結晶シリコン膜からなり、各セルMOSFETM1に共通に一体として形成される。 The gate electrode 6 is made of, for example, polycrystalline silicon film, is formed integrally in common to each cell MOSFET M1. 図示はしないがゲート電極6の平面形状はメッシュ型で構成され、例えば8角形の開口を有するパターンである。 The planar shape of, but not shown gate electrode 6 is formed of a mesh, a pattern having a octagonal opening, for example. なお、開口形状は8角形に限定されず、6角形等の多角形あるいは丸形でも良い。 The opening shape is not limited to octagonal, or polygonal or round shape such as hexagon. そして、上記ゲート電極6の平面形状はメッシュ型に限られずストライプ型でも良い。 Then, the planar shape of the gate electrode 6 may be a stripe type not limited to the mesh type.

+型半導体領域7はセルMOSFETM1のソース領域として機能し、p型半導体領域8はMOSFETM1のチャネル領域として機能する。 n + -type semiconductor region 7 functions as a source region of the cell MOSFET M1, p-type semiconductor region 8 functions as a channel region of the MOSFET M1. また、n -型エピタキシャル層2はMOSFETM1のドレイン領域として機能する。 Further, n - -type epitaxial layer 2 functions as a drain region of the MOSFET M1. つまり、MOSFETM1のチャネルはn +型半導体領域7とn -型エピタキシャル層2との間のp型半導体領域8であって、ゲート電極6の直下に形成される。 That is, the channel of MOSFETM1 and n + -type semiconductor regions 7 n - a p-type semiconductor region 8 between the type epitaxial layer 2 is formed directly under the gate electrode 6. 負荷電流は、半導体基板1のドレインからn -型エピタキシャル層2、p型半導体領域8のチャネル領域、n +型半導体領域を介して半導体基板1の表面側の上記ソース領域7に流れることとなる。 Load current flows from the drain of the semiconductor substrate 1 n - will flow -type epitaxial layer 2, p-type semiconductor channel region in the region 8, n + -type above the source region 7 of the front surface side of the semiconductor substrate 1 through the semiconductor region .

MOSFETM1のゲート電極6を覆って、たとえばシリコン酸化膜からなる絶縁膜9が形成されている。 Covering the gate electrode 6 of the MOSFET M1, the insulating film 9 is formed, for example made of silicon oxide film. 絶縁膜9上にはソース電極10が一面に形成される。 The source electrode 10 is formed on one surface on the insulating film 9. ソース電極10は、セル領域1Aのほぼ全面に形成され、各セルMOSFETM1に共通である。 The source electrode 10 is formed on the substantially whole surface of the cell region 1A, which is common to each cell MOSFET M1. ソース電極10は、たとえばアルミニウム膜からなり、ゲート電極6の8角形の開口を介してn +型半導体領域7とp型半導体領域8とに接続される。 The source electrode 10 is made of, for example, an aluminum film, are connected through the octagonal opening of the gate electrode 6 to the n + -type semiconductor region 7 and the p-type semiconductor region 8. つまり、MOSFETM1のチャネル領域はソース電位に保持される。 That is, the channel region of MOSFETM1 is held at the source potential. セル領域1Aの周辺にはゲート電極6の引き出し領域11が形成される。 Surrounding cell region 1A is the leading region 11 of the gate electrode 6 is formed. 引き出し領域11には、絶縁膜9を介してゲートフィンガ12が接続される。 The extraction region 11, gate fingers 12 are connected via an insulating film 9. ゲートフィンガ12は、ソース電極10と同時に加工されて形成され、たとえばアルミニウム膜からなる。 Gate finger 12 is formed is processed simultaneously with the source electrode 10, for example made of an aluminum film.

図9および図10には図示しないが、検出MOSFETM10も形成される。 Not shown in FIGS. 9 and 10, but the detection MOSFETM10 also formed. MOSFETM10は上記MOSFETM1と同様な構成を有し、MOSFETM1を流れる負荷電流のモニタのために形成される。 MOSFETM10 has the same structure as the MOSFET M1, it is formed for monitoring the load current flowing through the MOSFET M1. 検出MOSFETM10は前記セルMOSFETM1が1000個に対し1個の割合で形成され、MOSFETM1に並列に接続されるように配置される。 Detection MOSFETM10 is the cell MOSFETM1 is formed in a ratio of 1 to 1000, are arranged to be connected in parallel to MOSFETM1. また、図9および図10には示さないが、MOSFETM11のソース側には前記抵抗R11が接続され、MOSFETM10のドレイン電流Isを電圧信号に変換する。 Although not shown in FIGS. 9 and 10, the resistor R11 is connected to the source side of the MOSFET M11, converting a drain current Is of MOSFETM10 into a voltage signal.

周辺回路領域1Bのフィールド絶縁膜3が形成されていない領域には、MOSFETM11等が形成されている。 In the region where the field insulating film 3 in the peripheral circuit region 1B is not formed, or the like MOSFETM11 are formed. このMOSFETM11は、nチャネル型の横型MOSFETであり、n -型エピタキシャル層2の主面に形成されたp -型ウェル領域13に形成されている。 This MOSFETM11 is an n-channel type lateral MOSFET, n - p formed on the main surface of the -type epitaxial layer 2 - are formed in the mold well region 13. -型ウェル領域13は、MOSFETM1のチャネル領域として機能する。 p - type well region 13 functions as a channel region of the MOSFET M1. 上記p -型ウェル領域13は、フィールド絶縁膜3下部のp +型ウェル領域4に接続され、かかるp +型ウェル領域4を介してMOSFETM1のチャネル領域であるp型半導体領域8と電気的に接続される。 The p - type well region 13 is connected to the field insulating film 3 under the p + -type well region 4, according p + -type well region 4 p-type semiconductor region 8 and the electrically the channel region of MOSFETM1 via It is connected.

上記MOSFETM11は、p -型ウェル領域13上のゲート絶縁膜5を介して形成されたゲート電極6と、ゲート電極6の両側のソース領域およびドレイン領域とを有する。 The MOSFETM11 is, p - and a gate electrode 6 formed through a gate insulating film 5 on the type well region 13, a source region and a drain region on both sides of the gate electrode 6. MOSFETM11のゲート電極6は、MOSFETM1と同様に多結晶シリコン膜からなり、絶縁膜9で覆われている。 The gate electrode 6 of MOSFETM11, like the MOSFETM1 made of polycrystalline silicon film is covered with an insulating film 9. MOSFETM11のソース領域は、n +型半導体領域14とそのn +型半導体領域14の中央部に配置されたp +型半導体領域15とからなる。 A source region of MOSFETM11 consists of n + -type semiconductor region 14 and the n + -type are arranged in the center portion of the semiconductor region 14 p + -type semiconductor region 15. +型半導体領域15は、その底面でp -型ウェル領域13と接続される。 p + -type semiconductor region 15, p at the bottom - is connected to the type well region 13. +型半導体領域14とp +型半導体領域15とは、絶縁膜9上に形成されたソース電極16に接続される。 The n + -type semiconductor region 14 and p + -type semiconductor region 15 is connected to the source electrode 16 formed on the insulating film 9. また、ソース電極16は、例えば図9に示すように共通配線COMを介してMOSFETM1ソース電極10に接続される。 The source electrode 16 is connected to, for example, MOSFETM1 source electrode 10 through the common wiring COM as shown in FIG. つまり、MOSFETM11のソースおよびチャネルは、MOSFETM1と同様にソース電位に維持される。 That is, the source and channel of MOSFETM11 is maintained at the source potential in the same manner as MOSFET M1.

MOSFETM11のドレイン領域は、n -型半導体領域17およびn +型半導体領域18とからなる。 Drain region of MOSFETM11 is, n - it consists -type semiconductor region 17 and n + -type semiconductor region 18.. -型半導体領域17は、n +型半導体領域18よりもチャネル側に配置され、いわゆるLDD(Lightly Doped Drain )構造をなす。 The n - -type semiconductor region 17, than the n + -type semiconductor region 18 is disposed on the channel side, forming a so-called LDD (Lightly Doped Drain) structure. 抵抗R11は、周辺回路のフィールド絶縁膜3上に形成される。 Resistor R11 is formed on the field insulating film 3 in the peripheral circuit. 抵抗R11は多結晶シリコン膜で構成され、たとえばイオン注入法によりn型不純物が導入されて抵抗素子とされる。 The resistor R11 is constituted by a polycrystalline silicon film, for example, n-type impurities are introduced into the resistance element by an ion implantation method.

図11には、この発明に係る2端子通電素子の他の一実施例の概略チップレイアウト図が示さている。 11 is a schematic chip layout view of another embodiment of a two-terminal current device according to the present invention is shown. この実施例の半導体チップは、前記図2又は図3に対応した一方向通電に向けられた2端子通電素子である。 The semiconductor chip of this embodiment is a two-terminal current elements directed in one direction energization corresponding to the FIG. 2 or FIG. チップ右側大半の領域に前記MOSFETM1及びM10が形成され、左側に制御回路を構成するMOSFETM11〜M14、抵抗R11〜R14が形成される。 Is the MOSFETM1 and M10 are formed in the region of the chip right most, MOSFETM11~M14 constituting the control circuit to the left, the resistance R11~R14 is formed. 上記MOSFETM10は、そのソースを抵抗R11の一端に接続するために抵抗R11に隣接して配置される。 The MOSFETM10 is disposed adjacent to the resistor R11 to connect the source to one end of resistor R11. そして、半導体基板の裏面は第2端子T2'に接続され、基板表面のソースパッドは第1端子T1に接続される。 Then, the back surface of the semiconductor substrate is connected to the second terminal T2 ', the source pad of the substrate surface is connected to the first terminal T1.

例えば、J−FETが規定電圧でピンチオフし電流飽和する特性を利用して前記と同様な2端子通電素子を構成することが考えられる。 For example, it is conceivable to J-FET constitutes a specified voltage similar to the utilizing pinch-off by current saturation characteristics in a two-terminal current element. しかし、J−FETにおいてはピンチオフ電圧や飽和電流は拡散層や通電経路の距離(幅)濃度プロファイルにより決まり製造ばらつきの影響が大きく反映されてしまう。 However, in the J-FET pinch-off voltage and the saturation current would be largely reflected the influence of manufacturing variations determined by the distance (width) concentration profile of the diffusion layer and the conductive path. このため飽和電流値の高精度化した2端子通電素子としては性能が劣るものとなって実用的ではない。 Impractical it becomes what performance is poor as a high-accuracy the two-terminal current element of this for the saturation current value. この発明に係る双方向に通電特性を有する2端子デバイスにおいては、内蔵した制御回路の働きによって規定電圧時に規定電流値に飽和する電流特性を持ち、その規定値は通電素子特性の製造ばらつきの影響を最小限にすることが可能となる。 In two-terminal devices having a bidirectional current characteristic according to the present invention, having a current characteristic that saturates the specified current value when the predetermined voltage by the action of the built-in control circuit, the predetermined value the influence of manufacturing variations of the energizing element characteristics it becomes possible to minimize. また、この発明に係る2端子デバイスにおいては、前記規定電圧、電流を高精度に任意の値に制御可能である。 In the two-terminal device according to the present invention, the prescribed voltage is controllable current to an arbitrary value with high accuracy.

前記特許文献1ないし3のような素子では、電圧制御を行いオン、オフスイッチを行うものであるが、この発明に係る2端子の双方向通電素子を形成するためMOSFETのゲート端子は抵抗素子を介しドレイン端子と結合する。 Wherein in the device of Patent Documents 1 to 3, on performs voltage control, but is performed off switch, a resistive element gate terminal of the MOSFET to form a bi-directional current device 2 terminal according to the present invention binding to the drain terminal through. この場合、ゲート電圧はドレイン電圧と同じとなりピンチオフ及び電流が飽和することはない。 In this case, the gate voltage is the same becomes pinched off, and current and the drain voltage does not saturate. よってMOSFETのしきい値電圧分のオフセット電圧を持った抵抗スイッチとしての動作も行うようにすることができる。 Accordingly, it is possible to make also performs operations as resistive switch having an offset voltage corresponding to the threshold voltage of the MOSFET. また双方向通電特性を実現するため0V電圧に対し対称となる電流特性が必要なためドレインを共通とした2つの縦型MOSFETでの各ソース電極がそれぞれ外部端子と接続される電極構造とされる。 Each source electrode of the two vertical MOSFET in which the drain common is an electrode structure connected to external terminals respectively for necessary also current characteristics which are symmetrical with respect to the 0V voltage for realizing the bidirectional current characteristic .

J−FETと同様縦型MOSFETについても飽和電流値や飽和電圧(ピンチオフ電圧)は、ゲートとソースを接続して定電流動作を行わせるようとすると、しきい値電圧の製造ばらつき等に大きく影響を受け高精度の抑制電流の制御は困難である。 Saturation current value and the saturation voltage also similar vertical MOSFET and J-FET (pinch-off voltage), when connected to the gate and the source and caused to perform a constant current operation, greatly affects the manufacturing variations in the threshold voltage receiving high-precision control of suppressing current is difficult. この発明では、縦型MOSFETを用いることで比較的小さいチップサイズで高電流通電特性を実現し、電流飽和特性は同一基板上に製作した縦型MOSFETと同一導電型の横型MOSFET In the present invention, a relatively small chip size by use of a vertical MOSFET to provide high current carrying properties, the vertical MOSFET of the same conductivity type lateral MOSFET current saturation characteristics are fabricated on the same substrate
絶縁膜上に堆積したポリシリコン層(Poly-Si)にイオンをドープした抵抗素子で構成される制御回路により、上記高精度の抑制電流の制御を可能にするものである。 The constructed control circuit a resistor element ions doped in the polysilicon layer (Poly-Si) deposited on the insulating film, are those that permit the control of suppression current of the high precision.

本願発明においては、双方向通電素子又は一方向電流通電素子において電流通電素子自体の製造ばらつきの影響を最小限にすることが可能となりピンチオフ電圧及び飽和電流値の高精度化を安価に実現することが出来る。 In the present invention, achieving inexpensive high accuracy of can and will pinch-off voltage and the saturation current value to minimize the impact of manufacturing variations of the current supply element itself in the two-way conduction element or unidirectional current conducting element It can be. また、通電素子の性能を変えることなく飽和電流値の設定を任意に決定することが可能となり素子バリエーションの展開が容易となる。 Further, deployment of arbitrarily determined can and become elements variations to the setting of the saturation current value without changing the performance of the current cell is facilitated. 双方向通電素子に向けたMOSFETを使用する場合にドレイン共通構成(基板)することで1チップ構成が実現可能となり、小型化、低価格化を容易にすることが可能となる。 One-chip configuration by common drain configuration (substrate) in the case of using the MOSFET toward bidirectional energization element becomes feasible, compact, it is possible to facilitate price reduction. 通電素子にディプレッション縦型MOSFETを適用することでオフセット電圧を小さくすることができ、電流、電圧特性を改善することが可能となる。 Offset voltage by applying the depletion vertical MOSFET the conduction element can be reduced, currents, it is possible to improve the voltage characteristic. そして、本発明に係る2端子通電素子を用いることにより、双方向通電を必要とする負荷を過電流から保護する手段を容易に実現できシステム信頼性を向上させることが可能となる。 By using the two-terminal power device according to the present invention, it is possible to improve the system reliability can be easily realized a means of protecting the loads requiring bidirectional energization from the overcurrent.

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。 The invention made by the above present inventors has been concretely described based on the embodiments, the present invention is not said to be limited to the embodiments, and various modifications are possible within a scope not departing from the gist thereof. 例えば、抵抗R11による高精度の電流制限動作を行うために、抵抗R11自身のプロセスバラツキ、MOSFETM12〜M13のプロセスバラツキ及びM1とM10の相対的なプロセスバラツキを補正するように、抵抗R11には公知のトリミング機能を設けるものであってもよい。 For example, in order to perform accurate current limiting operation by resistors R11, resistor R11 own process variations, so as to correct the relative process variations of process variations and M1 and M10 of MOSFETM12~M13, known to the resistor R11 or it may be provided with a trimming function. 例えば、レーザー光線の照射によって部分的な配線経路の切断によって抵抗値を修正するもの、ヒューズ手段の切断により形成される信号によってスイッチMOSFETを切り替えて抵抗値を修正するもの等のような種々の実施形態を採ることができる。 For example, intended to correct the resistance value by cutting partial wiring path by irradiation of laser beam, various embodiments such as those for correcting the resistance value by switching the switch MOSFET by a signal formed by cutting the fuse means it is possible to take. パワーMOSFETM1,M2のソース側に微小抵抗を接続して、それを検出用抵抗R11として用いるものであってもよい。 Connect a small resistance to the source side of the power MOSFET M1, M2, or may be using it as the detection resistor R11. この場合には、検出MOSFETM10,M20を省略することができる。 In this case, it is possible to omit the detection MOSFET M10, M20. MOSFETは、必要な電流が得られるのであれば横型MOSFETであってもよい。 MOSFET may be a lateral MOSFET as long as the required current is obtained. この発明は、電流制限機能を持つ2端子デバイスとし、モーター等のように負荷回路の過電流保護素子として広く利用することができる。 This invention can be a two terminal device having a current limiting function is widely used as overcurrent protection device of the load circuit as a motor or the like.

この発明に係る2端子通電素子の一実施例を示す等価回路図である。 It is an equivalent circuit diagram showing one embodiment of a two-terminal current device according to the present invention. この発明に係る2端子通電素子の一実施例を示す具体的回路図である。 It is a specific circuit diagram showing one embodiment of a two-terminal current device according to the present invention. この発明に係る2端子通電素子の他の一実施例を示す具体的回路図である。 It is a specific circuit diagram showing another embodiment of a two-terminal current device according to the present invention. 図1の2端子通電素子の動作を説明するための特性図である。 It is a characteristic diagram for explaining the operation of the two-terminal current element of FIG. 図1の2端子通電素子の動作を説明するための他の特性図である。 It is another characteristic diagram for explaining the operation of the two-terminal current element of FIG. 図5のディプレッション型MOSFETを用いることの説明図である。 It is an illustration of the use of depletion-type MOSFET of FIG. この発明に係る2端子通電素子の一実施例を示す概略チップレイアウト図である。 It is a schematic chip layout diagram showing one embodiment of a two-terminal current device according to the present invention. この発明に係る2端子通電素子の一実施例を示す組立構造図である。 Is an assembly structure diagram showing an embodiment of a two-terminal current device according to the present invention. この発明の一実施の形態である2端子通電素子の一例を示した平面図である。 Is a plan view showing an example of a two-terminal current device according to an embodiment of the present invention. 図9の2端子通電素子の断面を複合的に示した断面図である。 The cross-section of the two-terminal current element in FIG. 9, which is a sectional view showing composite. この発明に係る2端子通電素子の一実施例を示す概略チップレイアウト図である。 It is a schematic chip layout diagram showing one embodiment of a two-terminal current device according to the present invention.

符号の説明 DESCRIPTION OF SYMBOLS

M1, M2…パワーMOSFET、M11,M21…検出MOSFET、M11〜M14…MOSFET、R11〜R14…抵抗、 M1, M2 ... power MOSFET, M11, M21 ... detection MOSFET, M11~M14 ... MOSFET, R11~R14 ... resistance,
1…半導体基板、1A…セル領域、1B…周辺回路領域、2…n -型エピタキシャル層、3…フィールド絶縁膜、4…p +型ウェル領域、5…ゲート絶縁膜、6…ゲート電極、 1 ... semiconductor substrate, 1A ... cell area, 1B ... peripheral circuit region, 2 ... n - -type epitaxial layer, 3 ... field insulating film, 4 ... p + -type well region, 5 ... gate insulating film, 6 ... gate electrode,
7…n +型半導体領域、8…p型半導体領域、9…絶縁膜、10…ソース電極、11…ゲート引き出し領域、12…ゲートフィンガ、13…p -型ウェル領域、14…n +型半導体領域、15…p +型半導体領域、16…ソース電極、17…n -型半導体領域、18…n +型半導体領域、19…配線、COM…共通配線。 7 ... n + -type semiconductor region, 8 ... p-type semiconductor regions, 9: insulating film, 10 ... Source electrode, 11 ... gate extraction region, 12 ... gate finger, 13 ... p - -type well region, 14 ... n + -type semiconductor region, 15 ... p + -type semiconductor region, 16 ... source electrode, 17 ... n - -type semiconductor region 18 ... n + -type semiconductor region, 19 ... wire, COM ... common wiring.

Claims (10)

  1. 第1端子と、 And the first terminal,
    第2端子と、 And a second terminal,
    上記第1端子にドレインが接続され、上記第2端子にソースが接続されたパワーMOSFETと、 The drain to the first terminal is connected, a power MOSFET having a source connected to said second terminal,
    上記パワーMOSFETに流れる電流を検出する電流検出手段と、 Current detecting means for detecting a current flowing through the power MOSFET,
    上記パワーMOSFETのゲートと上記第1端子との間に設けられた抵抗手段と、 And resistance means provided between the gate and the first terminal of the power MOSFET,
    上記電流検出手段の出力信号と基準信号とを比較する比較回路と、 A comparator circuit for comparing the output signal with a reference signal of the current detecting means,
    上記比較回路の出力信号がゲートに供給され、上記パワーMOSFETのゲートとソース間にドレイン−ソース経路が接続された第1MOSFETとを備え、 The output signal of the comparator circuit is supplied to the gate, drain between the gate and source of the power MOSFET - a first 1MOSFET the source path is connected,
    上記第1端子と第2端子とを外部第1端子と外部第2端子としてなることを特徴とする半導体装置。 The semiconductor device characterized by comprising the said first terminal and the second terminal as the first external terminal and the second external terminal.
  2. 請求項1において、 According to claim 1,
    上記パワーMOSFETは、縦型MOSFETにより構成され、縦型MOS構造のセルが複数個から構成され、 The power MOSFET is constituted by a vertical MOSFET, the cells of the vertical MOS structure is composed of a plurality,
    上記電流検出手段は、上記パワーMOSFETのセル数の1/mからなる複数個の上記縦型MOS構造のセルから構成され、上記パワーMOSFETとゲート及びドレインがそれぞれ共通接続された検出MOSFETと、上記検出MOSFETのソースと上記第2端子との間に設けられた第1抵抗素子からなることを特徴とする半導体装置。 Said current detecting means is composed of cells of the plurality of the vertical MOS structure consisting of 1 / m of the number of cells of the power MOSFET, a detection MOSFET of said power MOSFET and a gate and drain are commonly connected, respectively, the a semiconductor device, comprising the first resistor element provided between the source and the second terminal of the detection MOSFET.
  3. 請求項2において、 According to claim 2,
    上記パワーMOSFET及び検出MOSFETは、縦型構造のMOSFETにより構成され、 It said power MOSFET and detection MOSFET is constituted by MOSFET vertical structure,
    上記第1MOSFETは、横型構造のMOSFETにより構成されてなることを特徴とする半導体装置。 Said first 1MOSFET A semiconductor device characterized by comprising constituted by MOSFET of lateral structure.
  4. 請求項3において、 According to claim 3,
    上記比較回路は、 The comparison circuit,
    上記第1端子に一端が接続された第2抵抗素子及び第3抵抗素子と、 A second resistance element and the third resistance element having one end connected to said first terminal,
    上記第2抵抗素子の他端にドレインが接続され、ソースが上記第2端子に接続された第2MOSFETと、 The drain to the other end of the second resistor element is connected, a first 2MOSFET whose source is connected to said second terminal,
    上記第3抵抗素子の他端にドレインが接続され、ソースが上記検出用MOSFETのソースと上記第1抵抗素子の接続点に接続され、上記第2MOSFETよりもしきい値電圧が小さくされた第3MOSFETとからなり、 The drain is connected to the other end of the third resistor element, the source is connected to the connection point of the source and the first resistance element of the detection MOSFET, a first 3MOSFET threshold voltage than said first 2MOSFET is reduced It consists of,
    上記第3MOSFETのドレインが上記第1MOSFETのゲートに接続されてなることを特徴とする半導体装置。 The semiconductor device drain of said first 3MOSFET is characterized by comprising connected to the gate of said first MOSFET.
  5. 請求項3において、 According to claim 3,
    上記比較回路は、 The comparison circuit,
    上記第1端子に一端が接続された第2抵抗素子及び第3抵抗素子と、 A second resistance element and the third resistance element having one end connected to said first terminal,
    上記第2抵抗素子の他端にドレインが接続され、ソースが定電圧素子を介して上記第2端子に接続された第2MOSFETと、 Drain to the other end of the second resistor element is connected, a first 2MOSFET connected to said second terminal source via a constant-voltage element,
    上記第3抵抗素子の他端にドレインが接続され、ソースが上記検出用MOSFETのソースと上記第1抵抗素子の接続点に接続され、上記第2MOSFETと同じしきい値電圧の第3MOSFETとからなり、 Drain to the other end of the third resistor element is connected, a source is connected to the connection point of the source and the first resistance element of the detection MOSFET, consists of a first 3MOSFET the same threshold voltage as the first 2MOSFET ,
    上記第3MOSFETのドレインが上記第1MOSFETのゲートに接続されてなることを特徴とする半導体装置。 The semiconductor device drain of said first 3MOSFET is characterized by comprising connected to the gate of said first MOSFET.
  6. 請求項5において、 In claim 5,
    上記定電圧素子は、ダイオード接続され、上記第2及び第3MOSFETと同じ構造の第4MOSFETであることを特徴とする半導体装置。 The constant voltage element is a diode connected, a semiconductor device which is a first 4MOSFET the same structure as the second and third MOSFET.
  7. 請求項3において、 According to claim 3,
    上記パワーMOSFET、検出MOSFET、第1抵抗素子、第1MOSFET及び比較回路をそれぞれ有する第1回路と第2回路を備え、 With the power MOSFET, the detection MOSFET, the first resistive element, a first circuit and a second circuit having a second 1MOSFET and comparator circuit, respectively,
    上記第1回路と第2回路は、同じ半導体基板に形成されて上記第1端子が上記半導体基板により共通接続され、 The first circuit and the second circuit is formed on the same semiconductor substrate is the first terminal are connected in common by the semiconductor substrate,
    上記第1回路及び第2回路のそれぞれの第2端子が外部第1端子と外部第2端子されてなることを特徴とする半導体装置。 Wherein a each of the second terminals of the first circuit and second circuit is formed by the first external terminal and the second external terminal.
  8. 請求項7において、 According to claim 7,
    上記比較回路は、 The comparison circuit,
    上記第1端子に一端が接続された第2抵抗素子及び第3抵抗素子と、 A second resistance element and the third resistance element having one end connected to said first terminal,
    上記第2抵抗素子の他端にドレインが接続され、ソースが上記第2端子に接続された第2MOSFETと、 The drain to the other end of the second resistor element is connected, a first 2MOSFET whose source is connected to said second terminal,
    上記第3抵抗素子の他端にドレインが接続され、ソースが上記検出用MOSFETのソースと上記第1抵抗素子の接続点に接続され、上記第2MOSFETよりもしきい値電圧が小さくされた第3MOSFETとからなり、 The drain is connected to the other end of the third resistor element, the source is connected to the connection point of the source and the first resistance element of the detection MOSFET, a first 3MOSFET threshold voltage than said first 2MOSFET is reduced It consists of,
    上記第3MOSFETのドレインが上記第1MOSFETのゲートに接続されてなることを特徴とする半導体装置。 The semiconductor device drain of said first 3MOSFET is characterized by comprising connected to the gate of said first MOSFET.
  9. 請求項7において、 According to claim 7,
    上記比較回路は、 The comparison circuit,
    上記第1端子に一端が接続された第2抵抗素子及び第3抵抗素子と、 A second resistance element and the third resistance element having one end connected to said first terminal,
    上記第2抵抗素子の他端にドレインが接続され、ソースが定電圧素子を介して上記第2端子に接続された第2MOSFETと、 Drain to the other end of the second resistor element is connected, a first 2MOSFET connected to said second terminal source via a constant-voltage element,
    上記第3抵抗素子の他端にドレインが接続され、ソースが上記検出用MOSFETのソースと上記第1抵抗素子の接続点に接続され、上記第2MOSFETと同じしきい値電圧の第3MOSFETとからなり、 Drain to the other end of the third resistor element is connected, a source is connected to the connection point of the source and the first resistance element of the detection MOSFET, consists of a first 3MOSFET the same threshold voltage as the first 2MOSFET ,
    上記第3MOSFETのドレインが上記第1MOSFETのゲートに接続されてなることを特徴とする半導体装置。 The semiconductor device drain of said first 3MOSFET is characterized by comprising connected to the gate of said first MOSFET.
  10. 請求項8において、 According to claim 8,
    上記パワーMOSFET及び検出用MOSFETは、ディプレッション型とされてなることを特徴とする半導体装置。 Said power MOSFET and sensing MOSFET, the semiconductor device characterized by comprising been the depletion type.
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