JP4749439B2 - The method for manufacturing a display device - Google Patents

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潤 小山
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株式会社半導体エネルギー研究所
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本願発明は半導体素子(半導体薄膜を用いた素子)を基板上に作り込んで形成されたEL(エレクトロルミネッセンス)表示装置及びそのEL表示装置を表示ディスプレイとして有する電子装置(電子デバイス)に関する。 The present invention relates to an electronic device having a semiconductor element EL formed crowded make (elements using a semiconductor thin film) on a substrate (electroluminescence) display device and a EL display device as a display (electronic device).

近年、基板上にTFTを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。 Recently, technology for forming a TFT on a substrate has progressed significantly, has been advanced is development of applications to an active matrix display device. 特に、ポリシリコン膜を用いたTFTは、従来のアモルファスシリコン膜を用いたTFTよりも電界効果移動度(モビリティともいう)が高いので、高速動作が可能である。 In particular, a TFT using a polysilicon film, since the electric field effect mobility than a TFT using a conventional amorphous silicon film (also referred to as mobility) higher-speed operation is possible. そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。 Therefore, conventionally, the control of the pixel which has been performed by the drive circuit outside the substrate, it is possible to perform a driver circuit formed on the same substrate as the pixel.

このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られるとして注目されている。 Such active matrix display devices, reduction in manufacturing cost by fabricate various circuits and elements on the same substrate, miniaturization of the display device, increase of yield, such as reduction of throughput can be obtained various advantages It has been attracting attention as.

従来、アクティブマトリクス型EL表示装置の画素構造は図3に示すようなものが一般的であった。 Conventionally, the pixel structure of an active matrix type EL display device as shown in FIG. 3 were common. 図3において、301はスイッチング素子として機能するTFT(以下、スイッチング用TFTという)、302はEL素子303に供給する電流を制御するための素子(電流制御素子)として機能するTFT(以下、電流制御用TFTという)、304はコンデンサ(保持容量)である。 3, reference numeral 301 denotes a TFT functioning as a switching element (hereinafter, referred to as switching TFT), 302 denotes a TFT (hereinafter functioning as an element (current control element) for controlling the current supplied to the EL element 303, a current control that use TFT), 304 denotes a capacitor (holding capacitance). スイッチング用TFT301はゲート配線305及びソース配線(データ配線)306に接続されている。 Switching TFT301 is connected to a gate wiring 305 and source wiring (data wiring) 306. また、電流制御用TFT302はのドレインはEL素子303に、ソースは電源供給線307に接続されている。 Further, TFT 302 Hano drain current control to the EL element 303, and the source is connected to the power supply line 307.

ゲート配線305が選択されるとスイッチング用TFT301のゲートが開き、ソース配線306のデータ信号がコンデンサ304に蓄積され、電流制御用TFT302のゲートが開く。 When the gate wiring 305 is selected to open the gate of the switching TFT TFT301 is, the data signal of the source wiring 306 is accumulated in the capacitor 304, it opens the gate of the current control TFT 302. そして、スイッチング用TFT301のゲートが閉じた後、コンデンサ304に蓄積された電荷によって電流制御用TFT302のゲートは開いたままとなり、その間、EL素子303が発光する。 After the gate of the switching TFT301 is closed, the gate of the current control TFT302 by the charge stored in the capacitor 304 will remain open, while, EL element 303 emits light. このEL素子303の発光量は流れる電流量で変化する。 Light emission amount of the EL element 303 varies the amount of current flowing.

このとき、EL素子303に供給される電流量は電流制御用TFT302のゲート電圧によって制御される。 At this time, the amount of current supplied to the EL element 303 is controlled by the gate voltage of the current control TFT 302. その様子を図4に示す。 This is shown in FIG.

図4(A)は電流制御用TFTのトランジスタ特性を示すグラフであり、401はId−Vg特性(又はId−Vg曲線)と呼ばれている。 4 (A) is a graph showing a transistor characteristic of the current control TFT, 401 is called Id-Vg characteristic (or Id-Vg curve). ここでIdはドレイン電流であり、Vgはゲート電圧である。 Where Id is the drain current, Vg is a gate voltage. このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。 It is possible to know the amount of current flowing to any gate voltage by this graph.

通常、EL素子を駆動するにあたって、上記Id−Vg特性の点線402で示した領域を用いる。 Usually, in order to drive the EL elements, use a region shown by the dotted line 402 of the Id-Vg characteristics. 402で囲んだ領域の拡大図を図4(B)に示す。 An enlarged view of a region surrounded by 402 shown in FIG. 4 (B).

図4(B)において、斜線で示す領域はサブスレッショルド領域と呼ばれている。 In FIG. 4 (B), the region shown by oblique lines is called a sub-threshold region. 実際にはしきい値電圧(Vth)近傍又はそれ以下のゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。 In fact refers to region the threshold voltage (Vth) near or below the gate voltage in this region is exponentially drain current changes with respect to the change in the gate voltage. この領域を使ってゲート電圧による電流制御を行う。 It performs current control by the gate voltage using this region.

スイッチング用TFT301が開いて画素内に入力されたデータ信号は、まずコンデンサ304に蓄積され、そのデータ信号がそのまま電流制御用TFT302のゲート電圧となる。 Data signal input to the pixel switching TFT301 is opened is first stored in the capacitor 304, the data signal becomes the gate voltage of the current control TFT302 intact. このとき、図4(A)に示したId−Vg特性に従ってゲート電圧に対してドレイン電流が1対1で決まる。 At this time, the drain current to the gate voltage in accordance with Id-Vg characteristic shown in FIG. 4 (A) determined by 1-to-1. 即ち、データ信号に対応して所定の電流がEL素子303を流れ、その電流量に対応した発光量で前記EL素子303が発光する。 That is, in response to the data signal a predetermined current flows through the EL element 303, the EL element 303 in the light emitting amount corresponding to the amount of current to emit light.

以上のように、データ信号によってEL素子の発光量が制御され、その発光量の制御によって階調表示がなされる。 As described above, the light emission amount of the EL element by the data signal is controlled, the gradation display is performed by controlling the amount of light emission. この方式はいわゆるアナログ階調と呼ばれる方式であり、信号の振幅の変化で階調表示が行われる。 This method is a method so-called analog gradation, gradation display by a change in amplitude of the signal is performed.

しかしながら、上記アナログ階調方式はTFTの特性バラツキに非常に弱いという欠点がある。 However, the analog gray scale method has the drawback of very weak to the characteristic variation of the TFT. 例えばスイッチング用TFTのId−Vg特性が同じ階調を表示する隣接画素のスイッチング用TFTと異なる場合(全体的にプラス又はマイナス側へシフトした場合)を想定する。 For example it is assumed that the Id-Vg characteristic of a switching TFT differs from the switching TFT of an adjacent pixel displaying the same gradation (a case of shifting to the overall positive or negative).

その場合、各スイッチング用TFTのドレイン電流はバラツキの程度にもよるが異なるものとなり、各画素の電流制御用TFTには異なるゲート電圧がかかることになる。 In that case, the drain current of each switching TFT depending on the degree of variation is made different from, the different gate voltages can take the current controlling TFT of each pixel. 即ち、各EL素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示を行えなくなる。 That is, different currents flow to each EL element, it is different from the light emission amount as a result, can not be performed to the same gradation display.

また、仮に各画素の電流制御用TFTに等しいゲート電圧がかかったとしても、電流制御用TFTのId−Vg特性にバラツキがあれば、同じドレイン電流を出力することはできない。 Further, even if the same gate voltage is applied to the current controlling TFT of each pixel, if there is variation in the Id-Vg characteristic of the current control TFT, it is impossible to output the same drain current. さらに、図4(A)からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化するような領域を使っているため、Id−Vg特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。 Furthermore, because it uses a region such as exponentially drain current changes with respect to changes in the gate voltage as is clear from FIG. 4 (A), the if Zurere Id-Vg characteristic is even slightly, equal amount of current gate voltage is suffering be output varies such a situation may occur largely. こうなってしまうとEL素子の発光量が隣接画素で大きく異なってしまう。 If it becomes this light emission of the EL elements greatly varies in the adjacent pixels.

実際には、スイッチング用TFTと電流制御用TFTとの、両者のバラツキの相乗効果となるので条件的にはさらに厳しい。 In practice, the switching TFT and the current controlling TFT, the more stringent the conditional because the synergistic effect of both variations. このように、アナログ階調方式はTFTの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型EL表示装置の多色カラー化における障害となっていた。 Thus, the analog gradation method is extremely sensitive to variations in characteristics of TFT, the point has been a failure in a multi-color colorization of a conventional active matrix EL display device.

本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型EL表示装置を提供することを課題とする。 The present invention has been made in consideration of the above situation, and aims to provide an active matrix type EL display device capable of sharp multi-gradation color display. そして、そのようなアクティブマトリクス型EL表示装置を表示用ディスプレイとして具備する高性能な電子装置(電子デバイス)を提供することを課題とする。 Then, it is an object to provide a high-performance electronic device (electronic device) comprising such an active matrix type EL display device as a display for display.

本出願人はアナログ階調方式の問題はEL素子に流れる電流制御用TFTの特性バラツキ、特に電流制御用TFTのオン抵抗のバラツキに起因することを見いだした。 Applicants problem of analog gray scale method has been found to be caused by variations in the ON resistance of the characteristic variations of the current control TFT flows into the EL element, in particular a current controlling TFT. なお、オン抵抗とはTFTのドレイン電圧をその時に流れているドレイン電流で割った値である。 Note that the on resistance is a value obtained by dividing the drain current flowing through the drain voltage of the TFT at the time.

即ち、電流制御用TFTのオン抵抗がTFT間でばらつくために同一条件でも異なる電流(ドレイン電流)が流れてしまい、その結果、所望の階調が得られないという不具合が生じるのである。 That is, the on-resistance of the TFT for current control will be different current (drain current) flows in the same conditions to vary between TFT, with the result that the problem that the desired gradation can not be obtained.

そこで本願発明では、電流制御用TFTのドレインとEL素子との間に抵抗体(R)を直列に接続し、その抵抗体によって電流制御用TFTからEL素子へ供給される電流量を制御することを目的とする。 Therefore, in the present invention, to connect a resistor between the drain and the EL elements of the current controlling TFT to (R) in series, to control the amount of current supplied from the current control TFT to the EL element by the resistor With the goal. このためには、電流制御用TFTのオン抵抗よりも十分に抵抗の高い抵抗体を設ける必要がある。 For this purpose, it is necessary to provide a high resistance sufficiently resistive than the on-resistance of the current controlling TFT. 抵抗値としては1kΩ〜50MΩ(好ましくは10kΩ〜10MΩ、さらに好ましくは50kΩ〜1MΩ)の範囲から選択すれば良い。 The resistance value 1Keiomega~50emuomega (preferably 10Keiomega~10emuomega, more preferably 50Keiomega~1emuomega) may be selected from the range of.

また、本願発明を実施する場合、EL素子に流れる電流量が抵抗体(R)の抵抗値で決まり、供給される電流は常に一定となる。 In addition, when carrying out the present invention, the amount of current flowing through the EL element is determined by the resistance value of the resistor (R), the current supplied is always constant. 即ち、従来のような電流値を制御して階調表示を行うアナログ階調方式は使えない。 That is, not be used for analog gray scale method of performing gradation display by controlling the conventional such a current value. そこで本願発明では電流制御用TFTを単に電流供給用のスイッチング素子として用いた時間分割方式の階調表示(以下、時分割階調という)を用いることを特徴としている。 Therefore, in the present invention is characterized by using the gray-scale display of time division scheme using a switching element for simply current supply current control TFT (hereinafter, referred to as time division gray scale).

具体的には以下のようにして時分割階調表示を行う。 Specifically performing time division gradation display in the following manner. ここでは8ビットデジタル駆動方式により256階調(1677万色)のフルカラー表示を行う場合について説明する。 Here it will be described a case of performing 256 full-color display of gradations (16,770,000 colors) by an 8-bit digital driving method.

まず、画像1フレームを8つのサブフレームに分割する。 First, dividing the image frame into eight sub-frames. なお、表示領域の全画素にデータを入力する1周期を1フレームと呼び、通常のELディスプレイでは発振周波数は60Hz、即ち1秒間に60フレームが形成される。 Incidentally, it referred to as all pixels of one frame of one period of inputting the data into the display area, in a normal EL display the oscillation frequency is 60 Hz, i.e. 60 frames per second is formed. 1秒間のフレーム数がこれ以下になると視覚的にフリッカ等の画像のちらつきが目立ち始める。 Number of frames per second begin noticeable flicker of an image visually flicker becomes less than this. なお、1フレームをさらに複数に分割したフレームをサブフレームと呼ぶ。 Incidentally, it called a frame is divided into a plurality of frame and sub-frame.

1つのサブフレームはアドレス期間(Ta)とサステイン期間(Ts)とに分けられる。 One sub-frame is divided into an address period and (Ta) sustain period and (Ts). アドレス期間とは、1サブフレーム期間中、全画素にデータを入力するのに要する時間全体であり、サステイン期間(点灯期間と言っても良い)とは、EL素子を発光させている期間を示している。 The address period, during one sub-frame period, a total time required to input data to all the pixels, the sustain period (may be referred to as a lighting period) indicates a period in which light is emitted EL element ing. (図10) (Figure 10)

ここで1つ目のサブフレームをSF1と呼び、以下2つ目のサブフレームから8つ目のサブフレームまでをSF2〜SF8と呼ぶ。 Here referred to first sub-frame and SF1, up to eighth sub-frame from the second sub-frame hereinafter referred to as SF2 to SF8. また、アドレス期間(Ta)はSF1〜SF8まで一定である。 In addition, an address period (Ta) is constant up to SF1~SF8. 一方、SF1〜SF8のサステイン期間(Ts)をそれぞれTs1〜Ts8とする。 On the other hand, the Ts1~Ts8 sustain period of SF1~SF8 the (Ts), respectively.

この時、Ts1:Ts2:Ts3:Ts4:Ts5:Ts6:Ts7:Ts8=1:1/2:1/4:1/8:1/16:1/32:1/64:1/128となるようにサステイン期間を設定する。 At this time, Ts1: Ts2: Ts3: Ts4: Ts5: Ts6: Ts7: Ts8 = 1: 1/2: 1/4: 1/8: 1/16: 1/32: 1/64: the 1/128 to set a sustain period so. 但し、SF1〜SF8を出現させる順序はどのようにしても良い。 However, the order that would give the SF1~SF8 may in any way. このサステイン期間の組み合わせで256階調のうち所望の階調表示を行うことができる。 It can perform a desired gradation display among the combinations with 256 gray levels of the sustain period.

まず、画素が有するEL素子の対向電極(TFTに接続されていない側の電極を指す。通常は陰極となる。)に電圧を加えない(選択しない)状態としておき、EL素子を発光させずに各画素にデータ信号を入力していく。 First, pixels not apply voltage to the counter electrode of the EL element having the (refer to the side of the electrode which is not connected for the TFT. Usually a cathode.) (Not selected) state; then, without the EL element to emit light you type the data signal to each pixel. この期間がアドレス期間となる。 This period is the address period. そして、全ての画素にデータが入力されてアドレス期間が終了したら、対向電極に電圧を加えて(選択して)一斉にEL素子を発光させる。 Then, upon all pixel data is inputted to the address period, by applying a voltage to the counter electrode (select) to simultaneously emit light EL element. この期間がサステイン期間となる。 This period is the sustain period. また、発光させる(画素を点灯させる)期間はTs1〜Ts8までのいずれかの期間である。 Also, emitted to (to light the pixels) period is any period up Ts1~Ts8. ここではTs8の期間、所定の画素を点灯させたとする。 Here, it is assumed that by lighting periods Ts8, a predetermined pixel.

次に、再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入る。 Then, re-enter the address period, into the sustain period after entering the data signals to all pixels. このときはTs1〜Ts7のいずれかの期間がサステイン期間となる。 Any one period of this time Ts1~Ts7 becomes the sustain period.
ここではTs7の期間、所定の画素を点灯させたとする。 Here, it is assumed that by lighting periods Ts7, the predetermined pixel.

以下、残りの6つのサブフレームについて同様の動作を繰り返し、順次Ts6、Ts5…Ts1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする。 Hereinafter, repeating the same operation for the remaining six sub-frames, setting the sequential Ts6, Ts5 ... Ts1 and the sustain period, and is lit predetermined pixel in each sub-frame.

8つのサブフレームが出現したら1フレームを終えたことになる。 Eight sub-frame is to be finished 1 frame Once emerged. このとき、サステイン期間の積算によってその画素の階調を制御する。 At this time, to control the gray level of the pixel by integration of the sustain period. 例えば、Ts1とTs2を選択した場合には全灯を100%としたうちの75%の輝度を表現でき、Ts3とTs5とTs8を選択した場合には16%の輝度を表現できる。 For example, if you select Ts1 and Ts2 can express 75% of the luminance of which is 100% full lighting, if you select Ts3 and Ts5 and Ts8 can express 16% luminance.

なお、以上は256階調の場合について説明したが、他の階調表示を行うことも可能である。 The above has been described for the case of 256 gradations, it is also possible to perform other gradation display.

nビット(nは2以上の整数)の階調(2 n階調)の表示を行う場合には、まず1フレームをnビットの階調に対応させてn枚のサブフレーム(SF1、SF2、SF3…SF(n-1)、SF(n)と表す)に分割する。 n bit (n is an integer of 2 or more) in the case of displaying the gradation (2 n gradation) of a first one frame in correspondence to the gradation of n bits n pieces of sub-frames (SF1, SF2, SF3 ... SF (n-1), is divided into SF (n) represents a). 階調が多くなるにつれて1フレームの分割数も増え、駆動回路を高い周波数で駆動しなければならない。 Even more the number of divisions of one frame as the gradation increases, must drive the drive circuit at high frequencies.

さらに、これらn枚の各サブフレームはアドレス期間(Ta)及びサステイン期間(Ts)に分離される。 Furthermore, each sub-frame of n sheets is separated into an address period (Ta) and a sustain period (Ts). 即ち、全てのEL素子に共通な対向電極に対して電圧を加えるか加えないかを選択することによってアドレス期間とサステイン期間を選択する。 In other words, selecting an address period and a sustain period by selecting or not added or applying a voltage to the common counter electrode for all of the EL elements.

そして、n枚の各サブフレームのサステイン期間(但し、SF1、SF2、SF3…SF(n-1)、SF(n)に対応するサステイン期間を各々Ts1、Ts2、Ts3…Ts(n-1)、Ts(n)と表す)をTs1:Ts2:Ts3:…:Ts(n-1):Ts(n)=2 0 :2 -1 :2 -2 :…:2 -(n-2) :2 -(n-1)となるように処理する。 Then, n pieces of sustain periods of the sub-frame (where, SF1, SF2, SF3 ... SF (n-1), Ts1 each sustain period corresponding to SF (n), Ts2, Ts3 ... Ts (n-1) , expressed as Ts (n)) to Ts1: Ts2: Ts3: ...: Ts (n-1): Ts (n) = 2 0: 2 -1: 2 -2: ...: 2 - (n-2): 2 - the processing to be (n-1).

この状態で、任意の1サブフレームでは順次画素が選択され(厳密には各画素のスイッチング用TFTが選択され)、電流制御用TFTのゲート電極に所定のゲート電圧(データ信号に対応する)が加わる。 In this state, sequential pixels are selected at any one subframe (strictly switching TFT of each pixel is selected), (corresponding to the data signal) predetermined gate voltage to the gate electrode of the TFT for current control join. このとき、電流制御用TFTが導通状態になるようなデータ信号が入力された画素のEL素子は、アドレス期間終了後、そのサブフレームに割り当てられたサステイン期間だけ発光する、即ち所定の画素が点灯する。 At this time, EL elements of pixels to which a data signal such as a current controlling TFT becomes conductive state is entered after the address period, to emit light only sustain period assigned to the sub-frame, i.e., a predetermined pixel is lit to.

この動作をn枚のサブフレーム全てにおいて繰り返し、そのサステイン期間の積算によって各画素の階調が制御される。 This operation repeated for all n pieces of sub-frame, the gradation of each pixel is controlled by the integration of the sustain period. 従って、任意の一画素に注目すると、その画素が各サブフレームでどれだけの期間点灯したか(どれだけのサステイン期間を経由したか)によって、その一画素の階調が制御される。 Thus, focusing on one arbitrary pixel, the pixel is depending lit how long in each subframe (or via the sustain period of how much), the gradation of the one pixel is controlled.

以上のように、アクティブマトリクス型EL表示装置において、電流制御用TFTのドレインとEL素子との間に抵抗体(R)を設け、EL素子を流れる電流を常に一定とした上で、時分割階調表示を行う点が本願発明の特徴である。 As described above, in the active matrix type EL display device, a resistor between the drain and the EL elements of the current controlling TFT (R) is provided, the current flowing through the EL element at all times in terms of the constant time division Floor that performs grayscale display is a feature of the present invention. この構成によりTFTの特性バラツキによる階調不良を防ぐことができる。 It is possible to prevent the gradation defects due to variations in the characteristics of the TFT by this configuration.

本願発明を実施することで、TFTの特性バラツキに影響されない鮮明な多階調カラー表示が可能なアクティブマトリクス型EL表示装置を得ることができる。 By carrying out the present invention, it is possible to clear multi-gradation color display without being influenced by the characteristic variation of the TFT obtain an active matrix type EL display device capable. 具体的には、画素部に設ける電流制御用TFTとEL素子との間に抵抗体を設け、その抵抗体の抵抗値によって電流値を決定する。 Specifically, a resistor is provided between the current controlling TFT and the EL element provided in a pixel portion, it determines a current value by the resistance value of the resistor. その上でデジタル信号により時分割階調表示を行い、電流制御用TFTの特性バラツキによる階調不良のない、色再現性の良い高精細な画像を得る。 It performs time division gray scale display by the digital signal on its, no gradation defects due to variations in the characteristics of the current control TFT, and obtain a high-definition image with good color reproducibility.

また、基板上に形成されるTFT自体も各回路又は素子が必要とする性能に併せて最適な構造のTFTを配置することで、信頼性の高いアクティブマトリクス型EL表示装置を実現している。 Further, TFT itself formed on a substrate also by arranging the TFT optimal structure in accordance with the performance each circuit or the devices may be required, and a highly reliable active matrix EL display device.

そして、そのようなアクティブマトリクス型EL表示装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電子装置を生産することが可能となる。 Then, by having a such an active matrix type EL display device as a display displaying an image quality is good, it is possible to produce a highly reliable high-performance electronic devices.

まず、本願発明のアクティブマトリクス型EL表示装置の回路構成を図1(A)に示す。 First, the circuit configuration of an active matrix type EL display device of the present invention shown in FIG. 1 (A). 図1(A)のアクティブマトリクス型EL表示装置は、基板上に形成されたTFTによって画素部101、画素部の周辺に配置されたデータ信号側駆動回路102及びゲート信号側駆動回路103が形成される。 The active matrix type EL display device of FIG. 1 (A), the pixel portion 101, a data signal side driving circuit 102 and the gate signal side driver circuit 103 arranged in the periphery of the pixel portion is formed by a formed TFT on a substrate that. なお、データ側信号側駆動回路とゲート信号側駆動回路はどちらも画素部を挟んで1対で設けても構わない。 The data side signal side driving circuit and the gate signal side driver circuit may be provided in one-to across the pixel portion both.

データ信号側駆動回路102は基本的にシフトレジスタ102a、ラッチ(A)102b、ラッチ(B)102cを含む。 Data signal side driving circuit 102 comprises basically a shift register 102a, a latch (A) 102b, a latch (B) 102c. また、シフトレジスタ102aにはクロックパルス(CK)及びスタートパルス(SP)が入力され、ラッチ(A)102bにはデジタルデータ信号(Digital Data Signals)が入力され、ラッチ(B)102cにはラッチ信号(Latch Signals)が入力される。 The clock pulse (CK) and a start pulse (SP) are inputted to the shift register 102a, the latch (A) 102b digital data signal (Digital Data Signals) is input, the latch (B) 102c latch signal (Latch Signals) is input.

本願発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置と異なり電圧階調表示ではないので、「0」または「1」の情報を有するデジタルデータ信号がそのまま画素部へと入力される。 Data signal input to the pixel portion in the present invention is a digital signal, also is not a voltage gradation display unlike the liquid crystal display device, "0" or "1" information digital data signals directly to the pixel portion with the It is input.

画素部101にはマトリクス状に複数の画素104が配列される。 A plurality of pixels 104 in a matrix in the pixel portion 101 are arranged. 画素104の拡大図を図1(B)に示す。 An enlarged view of the pixel 104 shown in FIG. 1 (B). 図1(B)において、105はスイッチング用TFTであり、ゲート信号を入力するゲート配線106とデータ信号を入力するデータ配線(ソース配線ともいう)107に接続されている。 In FIG. 1 (B), 105 denotes a switching TFT, and is connected to the data line (also referred to as a source wiring) 107 for inputting the gate lines 106 and the data signal inputted to the gate signal.

また、108は電流制御用TFTであり、そのゲートはスイッチング用TFT105のドレインに接続される。 Also, 108 is a current control TFT, and its gate connected to the drain of the switching TFT 105. そして、電流制御用TFT108のドレインは抵抗体109を介してEL素子110に接続され、ソースは電源供給線111に接続される。 The drain of the current controlling TFT108 is connected to the EL element 110 via a resistor 109 and a source connected to a power supply line 111. EL素子110は電流制御用TFT108に接続された陽極(画素電極)と、EL層を挟んで陽極に対向して設けられた陰極(対向電極)とでなり、陰極は所定の電源112に接続されている。 EL element 110 is an anode that is connected to the current controlling TFT 108 (pixel electrodes), to face the anode becomes de a cathode provided (counter electrode) across the EL layer, the cathode is connected to a predetermined power supply 112 ing.

なお、抵抗体109は電流制御用TFT108のオン抵抗よりも十分に大きい抵抗値を示す素子であれば良いため構造等に限定はない。 Incidentally, the resistor 109 is not limited to the structure or the like for as long a device showing a sufficiently large resistance value than the on resistance of the current control TFT 108. 抵抗値の高い半導体層を用いると形成が容易であり好ましい。 Using a forming a high resistance semiconductor layer can be easily preferred.

また、スイッチング用TFT105が非選択状態(オフ状態)にある時、電流制御用TFT108のゲート電圧を保持するためにコンデンサ113が設けられる。 Further, when the switching TFT TFT105 is in the unselected state (OFF state), the capacitor 113 is provided for holding a gate voltage of the current controlling TFT 108. このコンデンサ113はスイッチング用TFT105のドレインと電源供給線111とに接続されている。 The capacitor 113 is connected to the drain of the switching TFT105 and the power supply line 111.

以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路114にて形成される。 Digital data signal input to the pixel portion as described above is formed by time-division gradation data signal generation circuit 114. この回路ではアナログ信号又はデジタル信号でなるビデオ信号(画像情報を含む信号)を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。 A video signal consisting of analog signal or digital signal in the circuit (a signal containing image information), and converts the digital data signal for performing time-division gradation time, timing pulses necessary for performing time division gray scale display a circuit for generating a like.

典型的には、時分割階調データ信号発生回路114には、1フレームをnビット(nは2以上の整数)の階調に対応した複数のサブフレームに分割する手段と、それら複数のサブフレームにおいてアドレス期間及びサステイン期間を選択する手段と、そのサステイン期間をTs1:Ts2:Ts3:…:Ts(n-1):Ts(n)=2 0 :2 -1 :2 -2 :…:2 -(n-2) :2 -(n-1)となるように設定する手段とが含まれる。 Typically, when the division gradation data signal generation circuit 114 includes means for dividing one frame into a plurality of sub-frames corresponding to the gradation of n bit (n is an integer of 2 or more), the plurality of sub means for selecting an address period and a sustain period in a frame, the sustain period Ts1: Ts2: Ts3: ...: Ts (n-1): Ts (n) = 2 0: 2 -1: 2 -2: ...: 2 - (n-2): 2 - includes means for setting to (n-1) become.

この時分割階調データ信号発生回路114は、本願発明のEL表示装置の外部に設けられても良い。 The time-division gray-scale data signal generating circuit 114 may be provided outside the EL display device of the present invention. その場合、そこで形成されたデジタルデータ信号が本願発明のEL表示装置に入力される構成となる。 In that case, the digital data signal So is formed is configured to be inputted to the EL display device of the present invention. この場合、本願発明のEL表示装置をディスプレイとして有する電子装置は、本願発明のEL表示装置と時分割階調データ信号発生回路を別の部品として含むことになる。 In this case, the electronic device having the EL display device of the present invention as a display will include an EL display device and the time-division gradation data signal generation circuit of the present invention as a separate component.

また、時分割階調データ信号発生回路114をICチップなどの形で本願発明のEL表示装置に実装しても良い。 Also, when the division gradation data signal generation circuit 114 may be mounted on the EL display device of the present invention in the form of an IC chip. その場合、そのICチップで形成されたデジタルデータ信号が本願発明のEL表示装置に入力される構成となる。 In that case, a configuration in which the digital data signals formed by the IC chip are input to the EL display device of the present invention. この場合、本願発明のEL表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路を含むICチップを実装した本願発明のEL表示装置を部品として含むことになる。 In this case, the electronic device having the EL display device of the present invention as a display will include the EL display device of the present invention which is mounted an IC chip including a division gradation data signal generation circuit when the parts.

また最終的には、時分割階調データ信号発生回路114を画素部104、データ信号側駆動回路102及びゲート信号側駆動回路と同一の基板上にTFTでもって形成しうる。 Further Ultimately, time division gray scale data signal generating circuit 114 pixel unit 104 may be formed with a TFT on the data signal side driver circuit 102 and a gate signal side driving circuit and the same substrate. この場合、EL表示装置に画像情報を含むビデオ信号を入力すれば全て基板上で処理することができる。 In this case, it is possible to all processed on the substrate if the input video signal containing image information to the EL display device. 勿論、この場合の時分割階調データ信号発生回路は本願発明で用いるポリシリコン膜を活性層とするTFTで形成することが望ましい。 Of course, division gradation data signal generation circuit when the case is preferably formed of a TFT of the polysilicon film used in the present invention as an active layer. また、この場合、本願発明のEL表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路がEL表示装置自体に内蔵されており、電子装置の小型化を図ることが可能である。 In this case, the electronic device having the EL display device of the present invention as a display, time division gradation data signal generation circuit is built in the EL display device itself, it is possible to reduce the size of the electronic device .

次に、本願発明のアクティブマトリクス型EL表示装置について、断面構造の概略を図2に示す。 Next, the active matrix type EL display device of the present invention, showing a schematic cross-sectional structure in FIG.

図2において、11は基板、12は下地となる絶縁膜(以下、下地膜という) 2, 11 denotes a substrate, 12 denotes an insulating film serving as a base (hereafter referred to as a base film)
である。 It is. 基板11としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。 The substrate 11 can be used light-transmitting substrate, typically a glass substrate, a quartz substrate, a glass ceramic substrate, or a crystallized glass substrate. 但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。 However, it must be resistant to the maximum processing temperature in the manufacturing process.

また、下地膜12は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。 Although the base film 12 is especially effective when using a substrate having a substrate and a conductive containing mobile ions, it may be not be provided on a quartz substrate. 下地膜12としては、珪素(シリコン)を含む絶縁膜を用いれば良い。 As the base film 12 may be used an insulating film containing silicon. なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜(SiOxNy:x、yは任意の整数、で示される)など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。 In the present specification, the "insulating film containing silicon" refers specifically to the silicon oxide film, a silicon nitride film or a silicon oxynitride film (SiOxNy: x, y are arbitrary integers, in illustrated is) a silicon etc. It refers to an insulating film impregnated with oxygen or nitrogen at a predetermined ratio for.

201はスイッチング用TFT、202は電流制御用TFTであり、どちらもnチャネル型TFTで形成されている。 201 switching TFT, and 202 is a current control TFT, and both are formed by n-channel type TFT. nチャネル型TFTの電界効果移動度はpチャネル型TFTの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。 Since the field effect mobility of n-channel type TFT is larger than the field effect mobility of a p-channel TFT, and tends to flow a large current faster operating speed. また、同じ電流量を流すにもTFTサイズはnチャネル型TFTの方が小さくできる。 Further, TFT size to flow the same current amount can be reduced better in n-channel type TFT. そのため、nチャネル型TFTを電流制御用TFTとして用いた方が画像表示部の有効発光面積が広くなるので好ましい。 Therefore, preferable to use the n-channel type TFT as the current control TFT is preferable because the effective light-emitting area of ​​the image display portion becomes wide.

ただし、本願発明において、スイッチング用TFTと電流制御用TFTをnチャネル型TFTに限定する必要はなく、両方又はどちらか片方にpチャネル型TFTを用いることも可能である。 However, in the present invention, it is not necessary to limit the switching TFT and the current controlling TFT to the n-channel type TFT, it is also possible to use a p-channel type TFT for both or either one.

スイッチング用TFT201は、ソース領域13、ドレイン領域14、LDD領域15a〜15d、分離領域16及びチャネル形成領域17a、17bを含む活性層、ゲート絶縁膜18、ゲート電極19a、19b、第1層間絶縁膜20、ソース配線21並びにドレイン配線22を有して形成される。 Switching TFT201 includes a source region 13, drain region 14, LDD regions 15 a to 15 d, the isolation region 16 and channel formation regions 17a, the active layer comprising 17b, the gate insulating film 18, gate electrodes 19a, 19b, a first interlayer insulating film 20, a source wiring 21 and drain wiring 22. なお、ゲート絶縁膜18又は第1層間絶縁膜20は基板上の全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。 Note that the gate insulating film 18 or the first interlayer insulating film 20 may be common to all TFT substrate, may be different depending on the circuits or elements.

また、図2に示すスイッチング用TFT201はゲート電極19a、19bが電気的に接続されており、いわゆるダブルゲート構造となっている。 Further, the switching TFT201 shown in FIG. 2 is a gate electrode 19a, 19b are electrically connected, a so-called double gate structure. 勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造(直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造)であっても良い。 Of course, not only the double gate structure, may be a so-called multi-gate structure such as triple gate structure (structure including an active layer having two or more channel forming regions connected in series).

マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用TFTのオフ電流を十分に低くすれば、それだけ図1(B)に示すコンデンサ112に必要な容量を小さくすることができる。 Multi-gate structure is extremely effective in reducing the off current, if sufficiently low off current of the switching TFT, and it is possible to reduce the space required for the capacitor 112 shown in correspondingly FIG 1 (B). 即ち、コンデンサ112の専有面積を小さくすることができるので、マルチゲート構造とすることはEL素子109の有効発光面積を広げる上でも有効である。 That is, it is possible to reduce the area occupied by the capacitor 112, to a multi-gate structure is also effective to widen the effective light emitting area of ​​the EL element 109.

さらに、スイッチング用TFT201においては、LDD領域15a〜15dは、ゲート絶縁膜18を介してゲート電極17a、17bと重ならないように設ける。 Further, in the switching TFT TFT 201, LDD regions 15a~15d is provided so as not to overlap the gate electrode 17a, and 17b through the gate insulating film 18. このような構造はオフ電流を低減する上で非常に効果的である。 Such structure is extremely effective in reducing the off current. また、LDD領域15a〜15dの長さ(幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。 The length of the LDD region 15 a to 15 d (width) 0.5~3.5Myuemu, typically may be a 2.0 to 2.5 [mu] m.

なお、チャネル形成領域とLDD領域との間にオフセット領域(チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が印加されない領域)を設けることはオフ電流を下げる上でさらに好ましい。 Incidentally, (now in the semiconductor layer having the same composition as the channel forming region, a region where the gate voltage is not applied) offset region between the channel formation region and the LDD region that is more preferable for reducing the off current provided. また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域16(ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域)がオフ電流の低減に効果的である。 Further, when a multi-gate structure, the isolation region 16 (region to which the same impurity element at the same concentration as the source region or the drain region is added) provided between the channel formation region having two or more gate electrodes it is effective in reducing the off current.

次に、電流制御用TFT202は、ソース領域26、ドレイン領域27、LDD領域28及びチャネル形成領域29を含む活性層、ゲート絶縁膜18、ゲート電極30、第1層間絶縁膜20、ソース配線31並びにドレイン配線32を有して形成される。 Next, the current control TFT202 is an active layer containing a source region 26, drain region 27, LDD regions 28, and a channel forming region 29, a gate insulating film 18, gate electrode 30, the first interlayer insulating film 20, source wiring 31 and It is formed with a drain wire 32. 但し、図2の場合はドレイン領域27とドレイン配線32との間に抵抗体33、接続領域34とが設けられている。 However, resistor 33, and the connection region 34 is provided between the drain region 27 and the drain line 32 in the case of FIG.

抵抗体33は図1(B)の抵抗体109に相当し、接続領域34は抵抗体33とドレイン配線32とを電気的に接続するための高濃度不純物領域(ドレイン領域27と同じ組成の不純物領域)である。 Resistor 33 corresponds to resistor 109 in FIG. 1 (B), the connection region 34 having the same composition as the high concentration impurity region (drain region 27 for electrically connecting the resistor 33 and the drain line 32 impurities it is a region). なお、ここでは電流制御用TFT202の活性層を延長させて同TFTと抵抗体33とを電気的に接続しているが、電気的な接続方法はこの構造に限定する必要はない。 Here, although electrically connects the resistor 33 and the TFT by extending the active layer of the current control TFT202 is electrically connected methods need not be limited to this structure.

なお、55で示される薄膜は抵抗体33を形成する際にドーピングマスクとして用いる薄膜(以下、マスク膜という)であり、ここではゲート電極30と同時に形成される。 It should be noted that the thin film is used as a doping mask in a thin film represented by 55 to form the resistor 33 (hereinafter, mask of film), in which it is formed simultaneously with the gate electrode 30. 図2の場合、マスク膜55はゲート電極30と同一材料でなる導電膜だが電気的に孤立させておけば良い。 For Figure 2, the mask layer 55 may if but a conductive film made of the same material as the gate electrode 30 were electrically isolated.

図2の構造とする場合、抵抗体33はLDD領域28と同一組成の不純物領域で形成される。 If the structure of Figure 2, the resistor 33 is formed in the impurity region having the same composition as the LDD region 28. そして、抵抗体の長さと断面積で抵抗値が決定される。 Then, the resistance value is determined by the length and cross-sectional area of ​​the resistor. 何も不純物を添加しない真性な半導体層で形成することも可能であるが、抵抗値の制御が困難になるので、不純物を添加して制御する方が好ましい。 Nothing but it is also possible to form an intrinsic semiconductor layer not doped with impurities, since the control of the resistance value is difficult, it is preferable to control the addition of impurities.

なお、上記のように抵抗体33を半導体層で形成する場合、EL素子から発した光が抵抗体に当たると抵抗値が変化する可能性がある。 In the case of forming the resistor 33 as described above in the semiconductor layer, the resistance value with the light emitted from the EL element falls on the resistor may change. 従って、図2のように遮光性を有するマスク膜を設けておいて遮光膜として用いることは、抵抗値の変化を防ぐという意味で有効である。 Therefore, it is effective in the sense of preventing a change in resistance value is used as a light shielding film in advance provided with a mask film having a light shielding property as shown in Figure 2.

また、図1(B)に示すように、スイッチング用TFTのドレインは電流制御用TFTのゲートに接続されている。 Further, as shown in FIG. 1 (B), the drain of the switching TFT is connected to the gate of the current controlling TFT. 具体的には電流制御用TFT202のゲート電極30はスイッチング用TFT201のドレイン領域14とドレイン配線(接続配線とも言える)22を介して電気的に接続されている。 The gate electrode 30 of the concrete to the current control TFT202 is electrically connected via the drain region 14 (can also be called connection wiring) and the drain wiring 22 of the switching TFT 201. なお、ゲート電極30はシングルゲート構造となっているが、マルチゲート構造であっても良い。 Although the gate electrode 30 has a single gate structure may be a multi-gate structure.
また、ソース配線31は図1(B)の電源供給線110に接続される。 Further, the source wiring 31 is connected to the power supply line 110 in FIG. 1 (B).

電流制御用TFT202はEL素子に注入される電流量を制御するための素子であり、比較的多くの電流が流れる。 Current control TFT202 is an element for controlling the amount of current injected to an EL element, a relatively large amount of current flows. そのため、チャネル幅(W)はスイッチング用TFTのチャネル幅よりも大きく設計することが好ましい。 Therefore, the channel width (W) is preferably designed larger than the channel width of the switching TFT. また、電流制御用TFT202に過剰な電流が流れないように、チャネル長(L)は長めに設計することが好ましい。 Moreover, so as not excessive current flows through the current control TFT 202, the channel length (L) is preferably designed longer. 望ましくは一画素あたり0.5〜2μA(好ましくは1〜1.5μA)となるようにする。 Preferably made to be 0.5~2μA per pixel (preferably 1~1.5μA).

以上のことを踏まえると、図9に示すようにスイッチング用TFTのチャネル長をL1(但しL1=L1a+L1b)、チャネル幅をW1とし、電流制御用TFTのチャネル長をL2、チャネル幅をW2とした時、W1は0.1〜5μm(代表的には1〜3μm)、W2は0.5〜30μm(代表的には2〜10μm)とするのが好ましい。 Given the above, the channel length of the switching TFT as shown in FIG. 9 L1 (where L1 = L1a + L1b), the channel width is W1, the channel length of the current controlling TFT L2, a channel width is W2 when, W1 is 0.1 to 5 [mu] m (typically 1~3μm is), W2 is preferably set to 0.5 to 30 m (typically 2~10μm is). また、L1は0.2〜18μm(代表的には2〜15μm)、L2は0.1〜50μm(代表的には1〜20μm)とするのが好ましい。 Further, L1 is 0.2~18Myuemu (typically 2~15μm is), L2 is preferably set to 0.1 to 50 [mu] m (typically 1~20μm is). 但し、以上の数値に限定する必要はない。 However, it is not necessary to be limited to the above-mentioned numerical value. なお、図9に記載されたL3は抵抗体の長さ、W3は抵抗体の幅である。 Incidentally, L3 described in Fig. 9 is the length of the resistor, W3 is the width of the resistor.

また、図2に示したEL表示装置は、電流制御用TFT202において、ドレイン領域27とチャネル形成領域29との間にLDD領域28が設けられ、且つ、LDD領域28がゲート絶縁膜18を介してゲート電極30に重なっている領域と重なっていない領域とを有する点にも特徴がある。 Further, EL display devices illustrated in FIG. 2, the current control TFT 202, LDD region 28 is provided between the drain region 27 and the channel forming region 29, and, LDD regions 28 through the gate insulating film 18 in that it has a region which does not overlap with the area that overlaps the gate electrode 30 also it is characterized.

電流制御用TFT202は、EL素子203を発光させるために比較的多くの電流を流すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。 Current control TFT202 is for passing a relatively large current in order to emit an EL element 203, it is desirable to take countermeasure against deterioration due to hot carrier injection. また、黒色を表示する際は、電流制御用TFT202をオフ状態にしておくが、その際、オフ電流が高いときれいな黒色表示ができなくなり、コントラストの低下等を招く。 Further, when displaying the black, although leaving the current control TFT202 off, this time, can not clean black color display and off-state current is high, leading to deterioration or the like of the contrast. 従って、オフ電流も抑える必要がある。 Therefore, it is necessary to suppress the off-current.

ホットキャリア注入による劣化に関しては、ゲート電極に対してLDD領域が重なった構造が非常に効果的であることが知られている。 Regarding deterioration due to hot carrier injection, it is known that the LDD region is overlapped structure is very effective for the gate electrode. しかしながら、LDD領域全体を重ねてしまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重ならないLDD領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ電流対策とを同時に解決している。 However, since the thus overlapped entire LDD region off current is increased, by the novel structure of the present applicant providing the LDD region not overlapping the gate electrode in addition to the structure in series, hot carrier countermeasures and off It has solved the current measures at the same time.

この時、ゲート電極に重なったLDD領域の長さは0.1〜3μm(好ましくは0.3〜1.5μm)にすれば良い。 In this case, the length of the LDD region overlapping the gate electrode may be set to 0.1 to 3 m (preferably 0.3 to 1.5 .mu.m). 長すぎては寄生容量を大きくしてしまい、短すぎてはホットキャリアを防止する効果が弱くなってしまう。 It is too long will increase the parasitic capacitance, is too short the effect of preventing the hot carrier becomes weak. また、ゲート電極に重ならないLDD領域の長さは1.0〜3.5μm(好ましくは1.5〜2.0μm)にすれば良い。 The length of the LDD region not overlapping the gate electrode may be in 1.0~3.5Myuemu (preferably 1.5-2.0). 長すぎると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。 Is too long will not allowed to flow sufficient current, off current can be reduced too short is weakened.

また、上記構造においてゲート電極とLDD領域とが重なった領域では寄生容量が形成されてしまうため、ソース領域26とチャネル形成領域29との間には設けない方が好ましい。 Further, in a region which overlaps the gate electrode and the LDD region in the structure since the parasitic capacitance from being formed, it is preferable not formed between the source region 26 and the channel forming region 29. 電流制御用TFTはキャリア(ここでは電子)の流れる方向が常に同一であるので、ドレイン領域側のみにLDD領域を設けておけば十分である。 Since the current controlling TFT carrier (electrons in this case) is always the same the direction of flow of a sufficient if provided with an LDD region only on the drain region side.

また、流しうる電流量を多くするという観点から見れば、電流制御用TFT202の活性層(特にチャネル形成領域)の膜厚を厚くする(好ましくは50〜100nm、さらに好ましくは60〜80nm)ことも有効である。 Further, looking from the viewpoint of increasing the amount of current that can flow, increasing the thickness of the active layer of the current control TFT 202 (particularly the channel forming region) (preferably 50 to 100 nm, more preferably 60 to 80 nm) also It is valid. 逆に、スイッチング用TFT201の場合はオフ電流を小さくするという観点から見れば、活性層(特にチャネル形成領域)の膜厚を薄くする(好ましくは20〜50nm、さらに好ましくは25〜40nm)ことも有効である。 Conversely, looking from the viewpoint of the case of the switching TFT TFT201 to reduce the off current, reducing the thickness of the active layer (especially the channel forming region) (preferably 20 to 50 nm, more preferably 25 to 40 nm) also It is valid.

以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路も形成される。 Above has been described the structure of the TFT provided in the pixel, at the same time driving circuit at this time is also formed. 図2には駆動回路を形成する基本単位となるCMOS回路が図示されている。 CMOS circuit as a basic unit for forming the driver circuit, is shown in Figure 2.

図2においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するTFTをCMOS回路のnチャネル型TFT204として用いる。 Using a TFT having a structure in which hot carrier injection is reduced while preventing as much as possible to drop the operation speed of n-channel type TFT204 of the CMOS circuit in Fig. なお、ここでいう駆動回路としては、図1に示したデータ信号駆動回路102、ゲート信号駆動回路103を指す。 Note that the driver circuit referred to here indicates a data signal driving circuit 102, a gate signal driver circuit 103 shown in FIG. 勿論、他の論理回路(レベルシフタ、A/Dコンバータ、信号分割回路等)を形成することも可能である。 Of course, it is also possible to form other logic circuits (level shifter, A / D converter, signal division circuit, etc.).

nチャネル型205の活性層は、ソース領域35、ドレイン領域36、LDD領域37及びチャネル形成領域38を含み、LDD領域37はゲート絶縁膜18を介してゲート電極39と重なっている。 Active layer of the n-channel type 205 includes a source region 35, includes a drain region 36, LDD regions 37 and a channel forming region 38, LDD region 37 overlaps the gate electrode 39 via the gate insulating film 18.

ドレイン領域側のみにLDD領域を形成しているのは、動作速度を落とさないための配慮である。 What form the LDD region on only the drain region side is a consideration for not to drop the operation speed. また、このnチャネル型TFT205はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。 In addition, the n-channel type TFT205 does not need to worry too much about the off current value, it is better to focus on the operating speed than that. 従って、LDD領域37は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。 Thus, LDD region 37 made to completely overlap the gate electrode, it is desirable to decrease a resistance component to a minimum. 即ち、いわゆるオフセットはなくした方がよい。 In other words, the so-called offset is better to without.

また、CMOS回路のpチャネル型TFT205は、ホットキャリア注入による劣化が殆ど気にならないので、特にLDD領域を設けなくても良い。 Further, p-channel type TFT205 the CMOS circuit, since deterioration due to hot carrier injection is not much need to worry about, it is not particularly provided with an LDD region. 従って活性層はソース領域40、ドレイン領域41及びチャネル形成領域42を含み、その上にはゲート絶縁膜18とゲート電極43が設けられる。 Thus the active layer includes a source region 40, drain region 41 and a channel forming region 42, a gate insulating film 18 and the gate electrode 43 is provided thereon. 勿論、nチャネル型TFT204と同様にLDD領域を設け、ホットキャリア対策を講じることも可能である。 Of course, an LDD region similar to the n-channel type TFT 204, it is also possible to take action against hot carriers.

また、nチャネル型TFT204及びpチャネル型TFT205はそれぞれ第1層間絶縁膜20に覆われ、ソース配線44、45が形成される。 Further, n-channel type TFT204 and p-channel type TFT205 is respectively covered with the first interlayer insulating film 20, a source wiring 44, 45 are formed. また、ドレイン配線46によって両者は電気的に接続される。 Further, both the drain wiring 46 are electrically connected.

次に、47は第1パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは200〜500nm)とすれば良い。 Next, 47 denotes a first passivation film, and its film thickness may be set from 10 nm to 1 m (preferably 200 to 500 nm). 材料としては、珪素を含む絶縁膜(特に窒化酸化珪素膜又は窒化珪素膜が好ましい)を用いることができる。 Material as may be used an insulating film containing silicon (especially a silicon nitride oxide film or a silicon nitride film is preferable). このパッシベーション膜47は形成されたTFTをアルカリ金属や水分から保護する役割をもつ。 The passivation film 47 has a role of protecting the formed TFT from alkali metals and moisture. 最終的にTFTの上方に設けられるEL層にはナトリウム等のアルカリ金属が含まれている。 The EL layer that is finally provided above the TFT includes alkali metal such as sodium. 即ち、第1パッシベーション膜47はこれらのアルカリ金属(可動イオン)をTFT側に侵入させない保護層としても働く。 In other words, the first passivation film 47 works also these alkaline metals (mobile ions) as a protective layer that does not penetrate into the TFT side.

また、48は第2層間絶縁膜であり、TFTによってできる段差の平坦化を行う平坦化膜としての機能を有する。 Further, 48 denotes a second interlayer insulating film functions as a planarization film is flattened in step to be the TFT. 第2層間絶縁膜48としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン) As the second interlayer insulating film 48, an organic resin film is preferable, polyimide, polyamide, acryl, BCB (benzocyclobutene)
等を用いると良い。 And the like may be used to. これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。 These organic resin film is easy to form a good flat surface, has the advantage of low dielectric constant. EL層は凹凸に非常に敏感であるため、TFTによる段差は第2層間絶縁膜で殆ど吸収してしまうことが望ましい。 Since the EL layer is very sensitive to irregularities, it is desirable step due to the TFT becomes almost absorbed by the second interlayer insulating film. また、ゲート配線やデータ配線とEL素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。 Further, in reducing the parasitic capacitance formed between the cathode of the gate wiring or the data wiring and the EL element, it is desirable to thicken provided a low dielectric constant material. 従って、膜厚は0.5〜5μm(好ましくは1.5〜2.5μm)が好ましい。 Therefore, the film thickness is 0.5 to 5 [mu] m (preferably 1.5 to 2.5 [mu] m) are preferred.

また、49は透明導電膜でなる画素電極(EL素子の陽極)であり、第2層間絶縁膜48及び第1パッシベーション膜47にコンタクトホール(開孔)を開けた後、形成された開孔部において電流制御用TFT202のドレイン配線32に接続されるように形成される。 Further, 49 denotes a pixel electrode made of a transparent conductive film (anode of the EL element), after a contact hole (opening) in the second interlayer insulating film 48 and the first passivation film 47, formed opening It is formed so as to be connected to the drain wiring 32 of the current control TFT202 in. なお、図2のように画素電極49とドレイン領域27とが直接接続されないようにしておくと、EL層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐことができる。 Incidentally, it is possible to prevent that the pixel electrode 49 and the drain region 27 as shown in FIG. 2 idea as not directly connected, an alkali metal of the EL layer from entering the active layer via the pixel electrode.

画素電極49の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第3層間絶縁膜50が0.3〜1μmの厚さに設けられる。 On the pixel electrode 49 is a silicon oxide film, the third interlayer insulating film 50 made of silicon nitride oxide film or an organic resin film is provided in a thickness of 0.3~1Myuemu. この第3層間絶縁膜50は画素電極49の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。 The third interlayer insulating film 50 is an opening portion is formed by etching on the pixel electrode 49, the edge of the opening is etched to have a tapered shape. テーパーの角度は10〜60°(好ましくは30〜50°)とすると良い。 Angle of taper may be set to be 10 to 60 ° (preferably 30 to 50 °).

第3層間絶縁膜50の上にはEL層51が設けられる。 EL layer 51 is provided on the third interlayer insulating film 50. EL層51は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。 Although EL layer 51 is used as a single layer or a multilayer structure, the luminous efficiency is better to use a laminated structure. 一般的には画素電極上に正孔注入層/正孔輸送層/発光層/電子輸送層の順に形成されるが、正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層のような構造でも良い。 Although typically formed in this order of the hole injection layer / hole transport layer / light emitting layer / electron transporting layer on the pixel electrode, a hole transport layer / light emitting layer / electron transporting layer, or a hole injection layer / positive structure may be such as hole transporting layer / light emitting layer / electron transport layer / electron injection layer. 本願発明では公知のいずれの構造を用いても良いし、EL層に対して蛍光性色素等をドーピングしても良い。 May be used any known structure in the present invention may be doped with a fluorescent pigment or the like to the EL layer.

有機EL材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用いることができる。 The organic EL material, for example, may be used the following U.S. patents or materials disclosed in publication. 米国特許第4,356,429号、 米国特許第4,539,507号、 米国特許第4,720,432号、 米国特許第4,769,292号、 米国特許第4,885,211号、 米国特許第4,950,950号、 米国特許第5,059,861号、 米国特許第5,047,687号、 米国特許第5,073,446号、 米国特許第5,059,862号、 米国特許第5,061,617号、 米国特許第5,151,629号、 米国特許第5,294,869号、 米国特許第5,294,870号、特開平10−189525号公報、特開平8−241048号公報、特開平8−78159号公報。 U.S. Patent No. 4,356,429, U.S. Pat. No. 4,539,507, U.S. Pat. No. 4,720,432, U.S. Pat. No. 4,769,292, U.S. Pat. No. 4,885,211, U.S. Patent No. 4,950,950, U.S. Pat. No. 5,059,861, U.S. Pat. No. 5,047,687, U.S. Pat. No. 5,073,446, U.S. Patent 5,059,862, U.S. Patent No. 5,061,617, U.S. Pat. No. 5,151,629, U.S. Pat. No. 5,294,869, U.S. Pat. No. 5,294,870, JP-a 10-189525, JP-a No. 8-241048, JP-A No. 8-78159 JP.

なお、EL表示装置には大きく分けて四つのカラー化表示方式があり、R(赤)G(緑)B(青)に対応した三種類のEL素子を形成する方式、白色発光のEL素子とカラーフィルターを組み合わせた方式、青色又は青緑発光のEL素子と蛍光体(蛍光性の色変換層:CCM)とを組み合わせた方式、陰極(対向電極) Incidentally, roughly in the EL display device has four colored display method, and R (red) G (green) B method of forming three types of EL elements corresponding to (blue), the white light emitting EL element scheme combining a color filter, a blue or blue-green light emitting EL elements and a fluorescent substance (fluorescent color conversion layer: CCM) method combining the cathode (counter electrode)
に透明電極を使用してRGBに対応したEL素子を重ねる方式、がある。 There is a system, which overlapping EL elements corresponding to RGB by using a transparent electrode.

図2の構造はRGBに対応した三種類のEL素子を形成する方式を用いた場合の例である。 Structure of FIG. 2 is an example of using the method of forming three types of EL elements corresponding to RGB. なお、図2には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。 Although only one pixel is not shown in FIG. 2, pixels of the same structure is red, are formed so as to correspond to each color of green or blue, thereby color display can be performed.

本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本願発明に用いることができる。 The present invention can be implemented regardless of the emission type, it is possible to use the four all methods to the present invention. しかし、蛍光体はELに比べて応答速度が遅く残光が問題となりうるので、蛍光体を用いない方式が望ましい。 However, phosphors since afterglow slow response speed compared to the EL can be a problem, a method is desirable not to use the fluorescent material. また、発光輝度を落とす要因となるカラーフィルターもなるべく使わない方が望ましいと言える。 In addition, it can be said that those who do not as much as possible also used color filter which is a factor of reducing the emission brightness is desirable.

EL層51の上にはEL素子の陰極52が設けられる。 Cathode 52 of the EL element is provided on the EL layer 51. 陰極52としては、仕事関数の小さいマグネシウム(Mg)、リチウム(Li)若しくはカルシウム(Ca)を含む材料を用いる。 The cathode 52, magnesium work function smaller (Mg), a material containing lithium (Li) or calcium (Ca). 好ましくはMgAg(MgとAgをMg:Ag=10:1で混合した材料)でなる電極を用いれば良い。 Preferably MgAg may be used an electrode made of (Mg and Ag Mg:: Ag = 10 1 mixed material). 他にもMgAgAl電極、LiAl電極、また、LiFAl電極が挙げられる。 Other MgAgAl electrode also, LiAl electrode, also include LiFAl electrode.

陰極52はEL層51を形成した後、大気解放しないで連続的に形成することが望ましい。 Cathode 52 after forming the EL layer 51, it is desirable to continuously form not exposure to the atmosphere. 陰極52とEL層51との界面状態はEL素子の発光効率に大きく影響するからである。 Interface state between the cathode 52 and the EL layer 51 is because a large influence on the luminous efficiency of the EL element. なお、本明細書中では、画素電極(陽極)、EL層及び陰極で形成される発光素子をEL素子と呼ぶ。 In this specification, it referred to the pixel electrode (anode), a light-emitting element formed by EL layer and the cathode and the EL element.

EL層51と陰極52とでなる積層体は、各画素で個別に形成する必要があるが、EL層51は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。 Laminate consisting of the EL layer 51 and the cathode 52, it is necessary to separately form each pixel, EL layer 51 for very weak to moisture, it is not possible to use conventional photolithographic techniques. 従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマCVD法等の気相法で選択的に形成することが好ましい。 Thus, using a physical mask material such as a metal mask, a vacuum deposition method, a sputtering method, it is preferable to selectively form by a gas phase method such as plasma CVD method.

なお、EL層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。 As a method of selectively forming the EL layer, an ink-jet method, it is also possible to use a screen printing method or a spin coating method or the like, since they can not continuously formed in the cathode at present, towards the aforementioned method it can be said that is preferable.

また、53は保護電極であり、陰極52を外部の水分等から保護すると同時に、各画素の陰極52を接続するための電極である。 Further, 53 is a protective electrode, and at the same time protects the cathode 52 from outside moisture or the like, and an electrode for connecting the cathode 52 of each pixel. 保護電極53としては、アルミニウム(Al)、銅(Cu)若しくは銀(Ag)を含む低抵抗な材料を用いることが好ましい。 The protective electrode 53, it is preferable to use aluminum (Al), a low resistance material containing copper (Cu) or silver (Ag). この保護電極53にはEL層の発熱を緩和する放熱効果も期待できる。 Heat dissipation effect on the protective electrode 53 to alleviate the heat generation of the EL layer can be expected. また、上記EL層51、陰極52を形成した後、大気解放しないで連続的に保護電極53まで形成することも有効である。 Further, the EL layer 51, after forming the cathode 52, it is effective to form to continuously protect the electrode 53 without exposure to the atmosphere.

また、54は第2パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは200〜500nm)とすれば良い。 Further, 54 denotes a second passivation film, and its film thickness may be set from 10 nm to 1 m (preferably 200 to 500 nm). 第2パッシベーション膜54を設ける目的は、EL層51を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。 The purpose of providing the second passivation film 54 is to protect the EL layer 51 from moisture is mainly, it is also effective to have a heat radiating effect. 但し、上述のようにEL層は熱に弱いので、なるべく低温(好ましくは室温から120℃までの温度範囲)で成膜するのが望ましい。 However, since sensitive to heat EL layer as described above, possible low temperature (preferably at a temperature range up to 120 ° C. from room) it is desirable to deposit at. 従って、プラズマCVD法、スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法(スピンコーティング法)が望ましい成膜方法と言える。 Therefore, it can be said plasma CVD method, a sputtering method, a vacuum deposition method, an ion plating method or a solution coating method (spin coating method) and desirable film forming method.

なお、図2に図示されたTFTは全て、本願発明で用いるポリシリコン膜を活性層として有することは言うまでもない。 Note that all TFT illustrated in FIG. 2, it has a polysilicon film to be used in the present invention as an active layer of course.

本願発明の主旨は、TFTの活性層として結晶粒界の連続性が高く、結晶方位の揃った特異な結晶構造でなるポリシリコン膜を用いることで高い動作速度を示すTFTを形成し、それにより駆動回路一体型のアクティブマトリクス型EL表示装置の時分割階調表示が可能となるというものである。 Gist of the present invention, the continuity of the grain boundary as the active layer of the TFT is high, forming a TFT exhibiting a high operation speed by using a polysilicon film formed of unique crystal structure with uniform crystal orientation, whereby time division gray scale display of the driver circuit integrated type active matrix type EL display device is that it is possible. 従って、図2のEL表示装置の構造に限定されるものではなく、図2の構造は本願発明を実施する上での好ましい形態の一つに過ぎない。 Accordingly, the present invention is not limited to the structure of the EL display device of FIG. 2, the structure of FIG. 2 is only one preferred form of implementing the present invention.

上記ポリシリコン膜を用いたTFTは、高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。 The TFT using a polysilicon film is also likely to occur degradation such exhibit high operating speed because hot carrier injection. そのため、図2のように、画素内において機能に応じて構造の異なるTFT(オフ電流の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFT)を形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な(動作性能の高い)EL表示装置を作製する上で非常に有効である。 Therefore, as shown in FIG. 2, (a sufficiently low switching TFT in off current, current-control TFT resistant to hot carrier injection) structure different TFT depending on the functions in the pixel to form a can, high reliability It has, and is very effective in manufacturing a good image that can display (high operating performance) EL display device.

本発明の実施例について図5〜図8を用いて説明する。 For the embodiment of the present invention will be described with reference to FIGS. ここでは、画素部とその周辺に設けられる駆動回路部のTFTを同時に作製する方法について説明する。 Here, a method for making a driver circuit portion of the TFT provided in the periphery of the pixel portion at the same time. 但し、説明を簡単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする。 However, in order to simplify the explanation, it is assumed that illustrates a CMOS circuit which is a basic unit with respect to the drive circuit.

まず、図5(A)に示すように、下地膜(図示せず)を表面に設けた基板501を用意する。 First, as shown in FIG. 5 (A), providing a substrate 501 provided with the base film (not shown) on the surface. 本実施例では結晶化ガラス上に下地膜として100nm厚の窒化酸化珪素膜を200nm厚の窒化酸化珪素膜とを積層して用いる。 It is used in this embodiment by laminating a silicon nitride oxide film of 200nm thickness of 100nm thickness silicon nitride oxide film as an underlying film on a crystallized glass. この時、結晶化ガラス基板に接する方の窒素濃度を10〜25wt%としておくと良い。 In this case, it is preferable nitrogen concentration towards contacting the crystallized glass substrate in advance as a 10 to 25 wt%. 勿論、下地膜を設けずに石英基板上に直接素子を形成しても良い。 Of course, it may be formed directly elements on the quartz substrate without providing the base film.

次に基板501の上に45nmの厚さのアモルファスシリコン膜502を公知の成膜法で形成する。 Then an amorphous silicon film 502 having a thickness of 45nm on the substrate 501 by a known deposition method. なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜(微結晶半導体膜を含む)であれば良い。 Note that it is not necessary to limit to the amorphous silicon film, may be a semiconductor film (including a microcrystalline semiconductor film) containing an amorphous structure. さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。 Further it may be a compound semiconductor film containing an amorphous structure such as an amorphous silicon germanium film.

ここから図5(C)までの工程は本出願人による特開平10−247735号公報を完全に引用することができる。 Steps from here to Fig. 5 (C) may be completely cite Japanese Patent 10-247735 discloses by the present applicant. 同公報ではNi等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。 In this publication discloses a technique concerning a method of crystallizing a semiconductor film using an element such as Ni as a catalyst.

まず、開口部503a、503bを有する保護膜504を形成する。 First, a protective film 504 having openings 503a, a 503b. 本実施例では150nm厚の酸化珪素膜を用いる。 A silicon oxide film of 150nm thickness in this embodiment. そして、保護膜504の上にスピンコート法によりニッケル(Ni)を含有する層(Ni含有層)505を形成する。 Then, a layer (Ni-containing layer) 505 containing nickel (Ni) by spin coating on the protective layer 504. このNi含有層の形成に関しては、前記公報を参考にすれば良い。 For the formation of the Ni containing layer, it may be the publication reference.

次に、図5(B)に示すように、不活性雰囲気中で570℃14時間の加熱処理を加え、アモルファスシリコン膜502を結晶化する。 Next, as shown in FIG. 5 (B), a heat treatment of 570 ° C. 14 hours added in an inert atmosphere, to crystallize the amorphous silicon film 502. この際、Niが接した領域(以下、Ni添加領域という)506a、506bを起点として、基板と概略平行に結晶化が進行し、棒状結晶が集まって並んだ結晶構造でなるポリシリコン膜507が形成される。 In this case, Ni is in contact area (hereinafter, Ni addition region called) 506a, as a starting point 506b, a polysilicon film 507 substrate substantially parallel to crystallization proceeds, made of crystal structure aligned gathered rod-like crystals It is formed. この時点において、電子線回折写真には図12(A)に示したような{110}配向に対応する回折斑点が観測されることが判っている。 At this point, the electron beam diffraction photograph is known that diffraction spots corresponding to the {110} orientation as shown in FIG. 12 (A) is observed.

次に、図5(C)に示すように、保護膜505をそのままマスクとして15族に属する元素(好ましくはリン)をNi添加領域506a、506bに添加する。 Next, as shown in FIG. 5 (C), an element belonging to Group 15 of the protective film 505 as it is as the mask (preferably phosphorus) is added Ni addition regions 506a, to 506b.
こうして高濃度にリンが添加された領域(以下、リン添加領域という)508a、508bが形成される。 Thus a high concentration phosphorus is added to the region (hereinafter, referred to as phosphorous added regions) 508a, 508b are formed.

次に、図5(C)に示すように、不活性雰囲気中で600℃12時間の加熱処理を加える。 Next, as shown in FIG. 5 (C), heat treatment is performed for 600 ° C. 12 hours in an inert atmosphere. この熱処理によりポリシリコン膜507中に存在するNiは移動し、最終的には殆ど全て矢印が示すようにリン添加領域508a、508bに捕獲されてしまう。 The Ni existing in the polysilicon film 507 by heat treatment to move, eventually almost all arrows phosphorus-added regions 508a as shown, it would be captured in 508b. これはリンによる金属元素(本実施例ではNi)のゲッタリング効果による現象であると考えられる。 This is considered to be a phenomenon due to the gettering effect of a metal element by phosphorus (Ni in this embodiment).

この工程によりポリシリコン膜509中に残るNiの濃度はSIMS(質量二次イオン分析)による測定値で少なくとも2×10 17 atoms/cm 3にまで低減される。 The concentration of Ni remaining in the polysilicon film 509 by the process is reduced to at least 2 × 10 17 atoms / cm 3 as the value measured by a SIMS (secondary ion mass spectroscopy). Niは半導体にとってライフタイムキラーであるが、この程度まで低減されるとTFT特性には何ら悪影響を与えることはない。 Ni is a lifetime killer for a semiconductor, does not in any way adversely affect the reduced is when the TFT characteristics to this extent. また、この濃度は殆ど現状のSIMS分析の測定限界であるので、実際にはさらに低い濃度(2×10 17 atoms/cm 3以下)であると考えられる。 Moreover, since this concentration is almost is the measurement limit of the SIMS analysis of the current state, it is considered to be actually lower concentration (2 × 10 17 atoms / cm 3 or less).

こうして触媒を用いた結晶化され、且つ、その触媒がTFTの動作に支障を与えないレベルにまで低減されたポリシリコン膜509が得られる。 Thus crystallized using the catalyst, and the polysilicon film 509 to which the catalyst has been reduced to a level which does not give trouble to the operation of the TFT is obtained. その後、このポリシリコン膜509のみを用いた活性層510〜513をパターニング工程により形成する。 Then, an active layer 510 to 513 using only the polysilicon film 509 by patterning step. なお、活性層513の一部は後に抵抗体となる半導体層も含まれる。 A part of the active layer 513 also includes a semiconductor layer which becomes after the resistor. また、この時、後のパターニングにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成すると良い。 Further, a marker for performing mask alignment in this case, after the patterning of the may be formed by using the above polysilicon film. (図5(D)) (FIG. 5 (D))

次に、図5(E)に示すように、50nm厚の窒化酸化シリコン膜をプラズマCVD法により形成し、その上で酸化雰囲気中で950℃1時間の加熱処理を加え、熱酸化工程を行う。 Next, as shown in FIG. 5 (E), a 50nm thick silicon nitride oxide film formed by plasma CVD method, a heat treatment of 950 ° C. 1 hour added in an oxidizing atmosphere thereon, by thermal oxidation process . なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。 Incidentally, the oxidizing atmosphere is may be an oxygen atmosphere, or an oxygen atmosphere was added a halogen element.

この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約15nm厚のポリシリコン膜が酸化されて約30nm厚の酸化シリコン膜が形成される。 In the thermal oxidation process oxidation at the interface between the active layer and the silicon nitride oxide film proceeds, the polysilicon film of about 15nm thick silicon oxide film of about 30nm thickness is oxidized it is formed. 即ち、30nm厚の酸化シリコン膜と50nm厚の窒化酸化シリコン膜が積層されてなる80nm厚のゲート絶縁膜514が形成される。 That is, the gate insulating film 514 of 80nm thick 30nm thick silicon oxide film and a 50nm thick silicon nitride oxide film are laminated is formed. また、活性層510〜513の膜厚はこの熱酸化工程によって30nmとなる。 The film thickness of the active layer 510 to 513 is the 30nm by the thermal oxidation process.

次に、図6(A)に示すように、レジストマスク515を形成し、ゲート絶縁膜514を介してp型を付与する不純物元素(以下、p型不純物元素という)を添加する。 Next, as shown in FIG. 6 (A), a resist mask 515 is formed, an impurity element imparting p-type through the gate insulating film 514 (hereinafter, referred to as p-type impurity element) is added. p型不純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。 The p-type impurity element, typically an element belonging to Group 13, typically may be used boron or gallium. この工程(チャネルドープ工程という)はTFTのしきい値電圧を制御するための工程である。 This (called a channel dope process) is a process for controlling the threshold voltage of the TFT.

なお、本実施例ではジボラン(B 26 )を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。 In this embodiment boron is added by an ion doping method in which plasma excited without mass separation of diborane (B 2 H 6). 勿論、質量分離を行うイオンインプランテーション法を用いても良い。 Of course, it may be used an ion implantation method with mass separation. この工程により1×10 15 〜1×10 18 atoms/cm 3 (代表的には5×10 16 〜5×10 17 atoms/cm 3 )の濃度でボロンを含む不純物領域516〜518が形成される。 1 × 10 15 ~1 × 10 18 atoms / cm 3 impurity regions 516 to 518 containing boron at a concentration of (typically 5 × 10 16 ~5 × 10 17 atoms / cm 3 ) is to be formed by this process .

次に、図6(B)に示すように、レジストマスク519a、519bを形成し、ゲート絶縁膜514を介してn型を付与する不純物元素(以下、n型不純物元素という)を添加する。 Next, as shown in FIG. 6 (B), resist masks 519a, to form an 519b, an impurity element which imparts n-type through the gate insulating film 514 (hereinafter, referred to as n-type impurity element) is added. なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリン又は砒素を用いることができる。 As the n-type impurity element, typically an element belonging to Group 15 in the typically can be used phosphorus or arsenic. なお、本実施例ではフォスフィン(PH 3 )を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを1×10 18 atoms/cm 3の濃度で添加する。 Note that a plasma doping method is used, plasma excited without mass separation of phosphine (PH 3) In this embodiment, phosphorus is added at a concentration of 1 × 10 18 atoms / cm 3 . 勿論、質量分離を行うイオンインプランテーション法を用いても良い。 Of course, it may be used an ion implantation method with mass separation.

この工程により形成されるn型不純物領域520、521には、n型不純物元素が2×10 16 〜5×10 19 atoms/cm 3 (代表的には5×10 17 〜5×10 18 atoms/cm 3 )の濃度で含まれるようにドーズ量を調節する。 The n-type impurity regions 520 and 521 formed by this process, n-type impurity element is 2 × 10 16 ~5 × 10 19 atoms / cm 3 ( typically 5 × 10 17 ~5 × 10 18 atoms / adjusting the dose so as to be contained at concentrations of cm 3).

次に、図6(C)に示すように、添加されたn型不純物元素及びp型不純物元素の活性化工程を行う。 Next, as shown in FIG. 6 (C), it performs the added n-type impurity element and the step of activating a p-type impurity element. 活性化手段を限定する必要はないが、ゲート絶縁膜514が設けられているので電熱炉を用いたファーネスアニール処理が好ましい。 Not necessary to limit the activation means, but, furnace annealing using an electric furnace because the gate insulating film 514 is provided is preferable. また、図6(A)の工程でチャネル形成領域となる部分の活性層/ゲート絶縁膜界面にダメージを与えてしまっている可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。 Moreover, since there is a possibility that they've damaging the active layer / gate insulating film interface processes the channel forming region in a portion of FIG. 6 (A), it is desirable to perform heat treatment at as high as possible temperature.

本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を800℃1時間のファーネスアニール処理により行う。 Since in the case of the present embodiment employs a high crystallized glass heat resistance, the activation process carried out by furnace annealing process 800 ° C. 1 hour. なお、処理雰囲気を酸化性雰囲気にして熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。 Incidentally, the processing atmosphere may be thermally oxidized in the oxidizing atmosphere, heat treatment may be performed in an inert atmosphere.

この工程によりn型不純物領域520、521の端部、即ち、n型不純物領域520、521の周囲に存在するn型不純物元素を添加していない領域(図6(A)の工程で形成されたp型不純物領域)との境界部(接合部)が明確になる。 End of the n-type impurity regions 520 and 521 by this process, i.e., formed in the step in the region not doped with an n-type impurity elements present around the n-type impurity regions 520 and 521 (FIG. 6 (A) p-type boundary of the impurity region) (joint) is clarified.
このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。 This means that in the time the TFT is completed later, means that the LDD region and the channel formation region can form a very good junction.

次に、200〜400nm厚の導電膜を形成し、パターニングしてゲート電極522〜525及び抵抗体を形成するためのマスク膜526を形成する。 Next, a 200~400nm thickness of the conductive film to form a mask layer 526 for forming the gate electrode 522-525 and resistors by patterning. このゲート電極522〜525の線幅によって各TFTのチャネル長の長さが決定する。 The length in the channel length of each TFT by the line width of the gate electrode 522-525 is determined. また、マスク膜526の線幅によって抵抗体の抵抗値が決定する。 The resistance value of the resistor is determined by the line width of the mask layer 526.

なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。 The gate electrode may be formed of a conductive film of a single layer but two layers as required, it is preferable to form a lamination film such three layers. ゲート電極の材料としては公知の導電膜を用いることができる。 The gate electrode material may be any known conductive film. 具体的には、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、クロム(Cr)、シリコン(Si)から選ばれた元素でなる膜、または前記元素の窒化物でなる膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、または前記元素を組み合わせた合金膜(代表的にはMo−W合金、Mo−Ta合金)、または前記元素のシリサイド膜(代表的にはタングステンシリサイド膜、チタンシリサイド膜)を用いることができる。 Specifically, tantalum (Ta), a nitride of titanium (Ti), molybdenum (Mo), tungsten (W), chromium (Cr), silicon (Si) consisting of an element selected from membrane or the element, a film (typically, a tantalum nitride film, tungsten nitride film, a titanium nitride film), or an alloy containing a combination of the above elements (typically, a Mo-W alloy, Mo-Ta alloy), or a silicide film of the element (typically a tungsten silicide film, titanium silicide film) can be used. 勿論、単層で用いても積層して用いても良い。 Of course, it may be used by laminating be used in a single layer.

本実施例では、50nm厚の窒化タングステン(WN)膜と、350nm厚のタングステン(W)膜とでなる積層膜を用いる。 In this embodiment, a 50nm thick tungsten nitride (WN) film, a laminated film made of a 350nm thick tungsten (W) film is used. これはスパッタ法で形成すれば良い。 This may be formed by a sputtering method. また、スパッタガスとしてキセノン(Xe)、ネオン(Ne)等の不活性ガスを添加すると応力による膜はがれを防止することができる。 Further, xenon (Xe) as the sputtering gas, neon (Ne) film due to stress that the addition of inert gas such can prevent peeling.

またこの時、ゲート電極523、525はそれぞれn型不純物領域520、521の一部とゲート絶縁膜514を介して重なるように形成する。 At this time, the gate electrodes 523 and 525 are formed so as to respectively overlap through a portion with the gate insulating film 514 of the n-type impurity regions 520 and 521. この重なった部分が後にゲート電極と重なったLDD領域となる。 This overlapping portion later becomes an LDD region overlapping the gate electrode. なお、ゲート電極524a、524bは断面では二つに見えるが、実際は電気的に接続されている。 The gate electrodes 524a, 524b are visible in two in cross section, in fact are electrically connected.

次に、図7(A)に示すように、ゲート電極522〜525及びマスク膜526をマスクとして自己整合的にn型不純物元素(本実施例ではリン)を添加する。 Next, as shown in FIG. 7 (A), adding (phosphorus in this embodiment) self-aligning manner n-type impurity element using the gate electrode 522-525 and the mask film 526 as a mask. こうして形成される不純物領域527〜533にはn型不純物領域520、521の1/2〜1/10(代表的には1/3〜1/4)の濃度でリンが添加されるように調節する。 Adjusted to (typically 1/3 to 1/4) n-type 1 / 2-1 / 10 of the impurity regions 520 and 521 to the impurity regions 527 to 533 phosphorus in a concentration of added thus formed to. 具体的には、1×10 16 〜5×10 18 atoms/cm 3 (典型的には3×10 17 〜3×10 18 atoms/cm 3 )の濃度が好ましい。 Specifically, a concentration of 1 × 10 16 ~5 × 10 18 atoms / cm 3 ( typically 3 × 10 17 ~3 × 10 18 atoms / cm 3) is preferable.

次に、図7(B)に示すように、ゲート電極等を覆う形でレジストマスク534a〜534dを形成し、n型不純物元素(本実施例ではリン)を添加して高濃度にリンを含む不純物領域535〜542を形成する。 Next, as shown in FIG. 7 (B), a resist mask 534a~534d formed so as to cover the gate electrodes and the like, (phosphorus in this embodiment) n-type impurity element containing phosphorus at a high concentration was added forming an impurity region 535 to 542. ここでもフォスフィン(PH 3 )を用いたイオンドープ法で行い、この領域のリンの濃度は1×10 20 〜1×10 21 atoms/cm 3 (代表的には2×10 20 〜5×10 21 atoms/cm 3 )となるように調節する。 Ion doping using any phosphine (PH 3) where the phosphorous concentration of these regions is 1 × 10 20 ~1 × 10 21 atoms / cm 3 ( typically 2 to × 10 20 ~5 × 10 21 atoms / cm 3) and adjusted to be.

この工程によってnチャネル型TFTのソース領域若しくはドレイン領域が形成されるが、スイッチング用TFTは、図7(A)の工程で形成したn型不純物領域530〜532の一部を残す。 A source region or a drain region of n-channel type TFT is formed by this process, the switching TFT leaves a part of the n-type impurity regions 530-532 formed in the step of FIG. 7 (A). この残された領域が、図2におけるスイッチング用TFTのLDD領域15a〜15dに対応する。 The remaining regions correspond to the LDD regions 15a~15d of the switching TFT in Fig.

次に、図7(C)に示すように、レジストマスク534a〜534cを除去し、新たにレジストマスク543を形成する。 Next, as shown in FIG. 7 (C), the resist mask 534a~534c is removed, and a new resist mask 543. そして、p型不純物元素(本実施例ではボロン)を添加し、高濃度にボロンを含む不純物領域544、545を形成する。 Then, it was added (boron in this embodiment) p-type impurity element, forming impurity regions 544 and 545 containing boron at a high concentration. ここではジボラン(B 26 )を用いたイオンドープ法により3×10 20 〜3×10 21 atoms/cm 3 (代表的には5×10 20 〜1×10 21 atoms/cm 3ノ)濃度となるようにボロンを添加する。 Here 3 × 10 20 ~3 × 10 21 atoms / cm 3 ( typically 5 × 10 20 ~1 × 10 21 atoms / cm 3 Roh) concentration by ion doping using diborane (B 2 H 6) is and so as to be doped with boron.

なお、不純物領域544、545には既に1×10 20 〜1×10 21 atoms/cm 3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添加される。 Although already phosphorus at a concentration of 1 × 10 20 ~1 × 10 21 atoms / cm 3 in the impurity regions 544 and 545 are added, boron added here is added at a concentration of at least 3 times It is. そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型の不純物領域として機能する。 Therefore, pre-impurity regions formed have a n-type completely inverted to P-type, and functions as a P-type impurity regions.

次に、図7(D)に示すように、レジストマスク543を除去した後、第1層間絶縁膜546を形成する。 Next, as shown in FIG. 7 (D), after removing the resist mask 543, a first interlayer insulating film 546. 第1層間絶縁膜546としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。 As the first interlayer insulating film 546, an insulating film containing silicon is used as a single layer, it may be used a laminated film of a combination therein. また、膜厚は400nm〜1.5μmとすれば良い。 In addition, the film thickness may be set 400nm~1.5μm. 本実施例では、200nm厚の窒化酸化珪素膜の上に800nm厚の酸化珪素膜を積層した構造とする。 In this embodiment, a structure obtained by stacking a silicon oxide film of 800nm ​​thickness over 200nm thick silicon nitride oxide film.

その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。 Then, to activate the added n-type or p-type impurity element at each concentration. 活性化手段としては、ファーネスアニール法が好ましい。 The activating means, furnace annealing is preferable. 本実施例では電熱炉において窒素雰囲気中、550℃、4時間の熱処理を行う。 In a nitrogen atmosphere in electric furnace in this embodiment, 550 ° C., heat treatment is performed for 4 hours at.

さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い水素化処理を行う。 Further, in an atmosphere containing 3 to 100% hydrogen, performing hydrogenation heat treatment is performed for 1 to 12 hours at 300 to 450 ° C.. この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。 This process is one of hydrogen termination of dangling bonds in the semiconductor film by thermally excited hydrogen. 水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 As another means for hydrogenation may be performed Plasma hydrogenation (using hydrogen excited by plasma).

なお、水素化処理は第1層間絶縁膜546を形成する間に入れても良い。 Note that the hydrogenation processing may also be inserted during the formation of the first interlayer insulating film 546. 即ち、200nm厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り800nm厚の酸化珪素膜を形成しても構わない。 Namely, hydrogen processing may be performed as above after forming the 200nm thick silicon nitride oxide film, it may be a silicon oxide film of the remaining 800nm ​​thick thereafter.

次に、図8(A)に示すように、第1層間絶縁膜546に対してコンタクトホールを形成し、ソース配線547〜550と、ドレイン配線551〜553を形成する。 Next, as shown in FIG. 8 (A), a contact hole is formed in the first interlayer insulating film 546, and source wirings 547 to 550, a drain interconnection 551 to 553. なお、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜とする。 In this embodiment the electrodes, 100 nm of Ti film, a stacked film of three-layer structure in which continuously formed by sputtering 300 nm, a Ti film 150nm an aluminum film containing Ti. 勿論、他の導電膜でも良い。 Of course, other conductive films may be used.

次に、50〜500nm(代表的には200〜300nm)の厚さで第1パッシベーション膜554を形成する。 Next, (typically 200- 300nm) 50 to 500 nm to form the first passivation film 554 in a thickness of. 本実施例では第1パッシベーション膜554として300nm厚の窒化酸化シリコン膜を用いる。 In this embodiment, a 300nm thick silicon nitride oxide film as the first passivation film 554. これは窒化シリコン膜で代用しても良い。 This may also be substituted by a silicon nitride film.

この時、窒化酸化シリコン膜の形成に先立ってH 2 、NH 3等水素を含むガスを用いてプラズマ処理を行うことは有効である。 In this case, it is effective to perform plasma processing using a gas containing H 2, NH 3, etc. hydrogen prior to the formation of the silicon nitride oxide film. この前処理により励起された水素が第1層間絶縁膜546に供給され、熱処理を行うことで、第1パッシベーション膜554の膜質が改善される。 Hydrogen excited by this preprocess is supplied to the first interlayer insulating film 546 and performing heat treatment, the film quality of the first passivation film 554 is improved. それと同時に、第1層間絶縁膜546に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。 At the same time, the hydrogen added to the first interlayer insulating film 546 diffuses to the lower side, effectively active layers can be hydrogenated.

次に、図8(B)に示すように、有機樹脂からなる第2層間絶縁膜555を形成する。 Next, as shown in FIG. 8 (B), a second interlayer insulating film 555 made of organic resin. 有機樹脂としてはポリイミド、アクリル、BCB(ベンゾシクロブテン)等を使用することができる。 As the organic resin, it is possible to use polyimide, acrylic, BCB (benzocyclobutene) or the like. 特に、第2層間絶縁膜555はTFTが形成する段差を平坦化する必要があるので、平坦性に優れたアクリル膜が好ましい。 In particular, since the second interlayer insulating film 555 is required to flatten the level difference TFT is formed, an acrylic film excellent in flatness is preferable. 本実施例では2.5μmの厚さでアクリル膜を形成する。 In this embodiment forming the acrylic film with a thickness of 2.5 [mu] m.

次に、第2層間絶縁膜555、第1パッシベーション膜554にドレイン配線553に達するコンタクトホールを形成し、画素電極(陽極)556を形成する。 Next, the second interlayer insulating film 555, a contact hole is formed to reach the drain wiring 553 to the first passivation film 554 to form a pixel electrode (anode) 556. 本実施例では酸化インジウム・スズ(ITO)膜を110nmの厚さに形成し、パターニングを行って画素電極とする。 In the present embodiment forms the indium tin oxide (ITO) film with a thickness of 110 nm, and the pixel electrode by patterning. また、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電膜を用いても良い。 It is also possible to use a transparent conductive film obtained by mixing 2 to 20% of zinc oxide (ZnO) indium oxide. この画素電極がEL素子の陽極となる。 This pixel electrode becomes the anode of the EL element.

次に、珪素を含む絶縁膜(本実施例では酸化珪素膜)を500nmの厚さに形成し、画素電極556に対応する位置に開口部を形成して第3層間絶縁膜557を形成する。 Then, (in this example a silicon oxide film) an insulating film containing silicon is formed to a thickness of 500 nm, a third interlayer insulating film 557 to form an opening at a position corresponding to the pixel electrode 556. 開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることができる。 When forming the opening may be a side wall of the easily tapered by using the wet etching method. 開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまう。 Degradation of the sidewall of the opening is not sufficiently gentle EL layer by a step becomes a conspicuous problem.

次に、EL層558及び陰極(MgAg電極)559を、真空蒸着法を用いて大気解放しないで連続形成する。 Next, an EL layer 558 and a cathode (MgAg electrode) 559 are continuously formed without exposure to the atmosphere using vacuum evaporation. なお、EL層558の膜厚は800〜200nm(典型的には100〜120nm)、陰極559の厚さは180〜300nm(典型的には200〜250nm)とすれば良い。 Incidentally, (100 to 120 nm, typically) EL layer 558 thickness 800~200nm of the thickness of the cathode 559 may be set from 180 to 300 nm (typically 200 to 250 nm).

この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次EL層及び陰極を形成する。 In this step, a pixel corresponding to red, successively forming an EL layer and a cathode for a pixel corresponding to a pixel, and blue corresponding to the green. 但し、EL層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。 However, EL layer must be formed separately each color without using the photolithography technique for poor resistance to solution. そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層及び陰極を形成するのが好ましい。 Therefore concealed except the desired pixels using a metal mask, it is preferable to selectively form the EL layer and the cathode only necessary portions.

即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のEL層及び陰極を選択的に形成する。 That is, first, a mask for covering all portions except for the pixel corresponding to red, selectively forming the EL layer and the cathode of the red light emitting using the mask. 次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のEL層及び陰極を選択的に形成する。 Next, a mask for covering all portions except for the pixel corresponding to green, selectively forming the EL layer and the cathode of green luminescence using the mask. 次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のEL層及び陰極を選択的に形成する。 Then, similarly a mask for covering all portions except for the pixel corresponding to blue, selectively forming the EL layer and the cathode of the blue emission using the mask. なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。 Although here it is described as the use of all different masks, not the same mask may also be reused. また、全画素にEL層及び陰極を形成するまで真空を破らずに処理することが好ましい。 Further, it is preferable to process without breaking the vacuum until the EL layer is formed and the cathode to all the pixels.

なお、EL層558としては公知の材料を用いることができる。 Incidentally, it is possible to use known materials as the EL layer 558. 公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。 Known materials, it is preferable to use a consideration of organic material the driving voltage. 例えば正孔注入層、正孔輸送層、発光層及び電子注入層でなる4層構造をEL層とすれば良い。 For example, a hole injection layer, a hole transport layer, a four-layer structure consisting of a light-emitting layer and an electron injection layer may be used as the EL layer.
また、本実施例ではEL素子の陰極としてMgAg電極を用いた例を示すが、公知の他の材料であっても良い。 Further, in this embodiment, although an example of using a MgAg electrode as the cathode of the EL element may be other materials known.

また、保護電極560としてはアルミニウムを主成分とする導電膜を用いれば良い。 Also it may be used a conductive film mainly containing aluminum as a protective electrode 560. 保護電極560はEL層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。 Protective electrode 560 may be formed by a vacuum evaporation method using a mask different from the case of forming the EL layer and the cathode. また、EL層及び陰極を形成した後で大気解放しないで連続的に形成することが好ましい。 Further, it is preferable to continuously form not exposure to the atmosphere after forming the EL layer and the cathode.

最後に、窒化珪素膜でなる第2パッシベーション膜561を300nmの厚さに形成する。 Finally, a second passivation film 561 made of a silicon nitride film to a thickness of 300 nm. 実際には保護電極560がEL層を水分等から保護する役割を果たすが、さらに第2パッシベーション膜561を形成しておくことで、EL素子の信頼性をさらに高めることができる。 In practice it serves the protective electrode 560 protects the EL layer from moisture or the like, by keeping further form a second passivation film 561, it is possible to further enhance the reliability of the EL element.

こうして図8(C)に示すような構造のアクティブマトリクス型EL表示装置が完成する。 Thus the active matrix type EL display device having a structure as shown in FIG. 8 (C) is completed. なお、実際には、図8(C)まで完成したら、さらに外気に曝されないように気密性の高い保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やセラミックス製シーリングカンなどのハウジング材でパッケージング(封入)することが好ましい。 In practice, the device reaching the FIG. 8 (C), the packaging further highly airtight protective film (laminate film, ultraviolet curable resin film) so as not to be exposed to the outside air in the housing material such as and ceramic sealing cans (encapsulation) it is preferable to. その際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置することでEL層の信頼性(寿命)が向上する。 At that time, or the interior of the housing material an inert atmosphere, thereby improving the reliability of the EL layer (life) is by placing a hygroscopic material (e.g., barium oxide) therein.

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター(フレキシブルプリントサーキット:FPC)を取り付けて製品として完成する。 Further, after the airtight properties have been increased by processing such as packaging, a connector for connecting terminals led from elements or circuits formed on the substrate and external signal terminals (flexible printed circuit: FPC) attached to It is completed as a product. このような出荷できる状態にまでしたEL表示装置を本明細書中ではELモジュールという。 Such an EL display device to a state that can be shipped herein referred to as an EL module.

ここで本実施例のアクティブマトリクス型EL表示装置の構成を図11の斜視図を用いて説明する。 Here the structure of an active matrix type EL display device of this embodiment is explained using the perspective view of FIG. 11. 本実施例のアクティブマトリクス型EL表示装置は、ガラス基板601上に形成された、画素部602と、ゲート側駆動回路603と、ソース側駆動回路604で構成される。 The active matrix type EL display device of this example was formed on a glass substrate 601, a pixel portion 602, a gate side driver circuit 603, and a source side driver circuit 604. 画素部のスイッチング用TFT605はnチャネル型TFTであり、ゲート側駆動回路603に接続されたゲート配線606、ソース側駆動回路604に接続されたソース配線607の交点に配置されている。 Switching TFT605 pixel portion is an n-channel TFT, a gate wiring 606 connected to the gate side driver circuit 603, is disposed at the intersection of the source line 607 connected to the source side driver circuit 604. また、スイッチング用TFT605のドレインは電流制御用TFT608のゲートに接続されている。 The drain of the switching TFT TFT605 is connected to the gate of the current control TFT 608.

さらに、電流制御用TFT606のソース側は電源供給線609に接続される。 Further, the source side of the current control TFT606 is connected to the power supply line 609. 本実施例のような構造では、電源供給線609には接地電位(アース電位)が与えられている。 The structure of this embodiment, ground potential (earth potential) is supplied to the power supply line 609. また、電流制御用TFT608のドレインには抵抗体610を介してEL素子611が接続されている。 Further, EL element 611 is connected to the drain of the current control TFT608 via the resistor 610. また、このEL素子611のカソードには所定の電圧(本実施例では10〜12V)が加えられる。 The predetermined voltage to the cathode of the EL element 611 (10~12V in this embodiment) is added.

そして、外部入出力端子となるFPC612には駆動回路まで信号を伝達するための入出力配線(接続配線)613、614、及び電源供給線609に接続された入出力配線615が設けられている。 The input and output lines for transmitting signals (connection wirings) 613 and 614, and an input-output wiring 615 connected to the power supply line 609 is provided to the drive circuit in FPC612 serving as an external input and output terminals.

さらに、ハウジング材をも含めた本実施例のELモジュールについて図12(A)、(B)を用いて説明する。 Further, FIG. 12 (A) for EL module of this embodiment including a housing member, will be described with reference to (B). なお、必要に応じて図11で用いた符号を引用することにする。 Note that to cite numerals used in FIG. 11 as needed.

基板1200上には画素部1201、データ信号側駆動回路1202、ゲート信号側駆動回路1203が形成されている。 On the substrate 1200 pixel portion 1201, a data signal side driving circuit 1202, a gate signal side driving circuit 1203 are formed. それぞれの駆動回路からの各種配線は、入出力配線613〜615を経てFPC612に至り外部機器へと接続される。 Various wirings from the respective driver circuits are connected to external equipment reaches the FPC612 via input and output wirings 613 to 615.

このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジング材1204を設ける。 At least the pixel portion at this time, preferably provided with a housing member 1204 so as to surround the driving circuit and the pixel portion. なお、ハウジング材1204はEL素子の外寸よりも内寸が大きい凹部を有する形状又はシート形状であり、接着剤1205によって、基板1200と共同して密閉空間を形成するようにして基板1200に固着される。 Note that the housing material 1204 is shaped or sheet-shaped having a concave inner size is larger than the outer size of the EL element, by an adhesive 1205, a substrate 1200 manner to form a closed space in cooperation with the substrate 1200 fixed It is. このとき、EL素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。 At this time, EL element is in a state of being completely sealed in the closed space, is completely blocked from the outside air. なお、ハウジング材1204は複数設けても構わない。 Note that the housing material 1204 may be multiply provided.

また、ハウジング材1204の材質はガラス、ポリマー等の絶縁性物質が好ましい。 Further, the material of the housing member 1204 glass, insulating material such as polymer. 例えば、非晶質ガラス(硼硅酸塩ガラス、石英等)、結晶化ガラス、セラミックスガラス、有機系樹脂(アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等)、シリコーン系樹脂が挙げられる。 For example, amorphous glass (borosilicate glass, quartz, etc.), crystallized glass, ceramic glass, organic resin (acrylic resin, styrene resin, polycarbonate resin, epoxy resin, etc.), silicone-based resin and the like. また、セラミックスを用いても良い。 It is also possible to use a ceramic. また、接着剤1205が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能である。 The adhesive 1205 is also possible to use a metal material such as stainless steel alloy if an insulating material.

また、接着剤1205の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用いることが可能である。 The material of the adhesive 1205, it is possible to use an epoxy resin, an adhesive such as acrylate resin. さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いることもできる。 It is also possible to use a thermosetting resin or a photocurable resin as an adhesive. 但し、可能な限り酸素、水分を透過しない材質であることが必要である。 However, it is necessary that a material that does not transmit oxygen and water as much as possible.

さらに、ハウジング材と基板1200との間の空隙1206は不活性ガス(アルゴン、ヘリウム、窒素等)を充填しておくことが望ましい。 Further, the gap 1206 between the housing material and the substrate 1200 is desirably filled with an inert gas (argon, helium, nitrogen, etc.). また、ガスに限らず不活性液体(パーフルオロアルカンに代表されるの液状フッ素化炭素等)を用いることも可能である。 It is also possible to use an inert liquid is not limited to the gas (liquid fluorinated carbon of typified perfluoroalkane, etc.). 不活性液体に関しては特開平8−78519号で用いられているような材料で良い。 With respect to the inert liquid may be a material such as used in JP-A-8-78519.

また、空隙1206に乾燥剤を設けておくことも有効である。 It is also effective to a drying agent is provided in the gap 1206. 乾燥剤としては特開平9−148066号公報に記載されているような材料を用いることができる。 The drying agent can be formed using a material such as those described in JP-A-9-148066. 典型的には酸化バリウムを用いれば良い。 Typically it may be used barium oxide.

また、図12(B)に示すように、画素部には個々に孤立したEL素子を有する複数の画素が設けられ、それらは全て保護電極1207を共通電極として有している。 Further, as shown in FIG. 12 (B), the pixel portion a plurality of pixels is provided with an EL element isolated individually, they have all protection electrodes 1207 as common electrodes. 本実施例では、EL層、陰極(MgAg電極)及び保護電極を大気解放しないで連続形成することが好ましいとしたが、EL層と陰極とを同じマスク材を用いて形成し、保護電極だけ別のマスク材で形成すれば図12(B)の構造を実現することができる。 In this embodiment, EL layers, but the cathode (MgAg electrode) and the protective electrode is that it is preferable to continuously form not exposure to the atmosphere, formed by using the same mask material the EL layer and the cathode, another only the protective electrode structure shown in FIG. 12 (B) if the formation in the mask material can be realized.

このとき、EL層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない。 At this time, EL layer and the cathode may be provided only the pixel portion need not be provided on the drive circuit. 勿論、駆動回路上に設けられていても問題とはならないが、EL層にアルカリ金属が含まれていることを考慮すると設けない方が好ましい。 Of course, no problem be provided on the drive circuit, it is preferable not to provide the consideration that it contains an alkali metal in the EL layer.

なお、保護電極1207は1208で示される領域において、画素電極と同一材料でなる接続配線1209を介して入出力配線1210に接続される。 The protective electrode 1207 in a region indicated by 1208, is connected to the input and output wiring 1210 through a connection wiring 1209 made of the same material as the pixel electrode. 入出力配線1210は保護電極1207に所定の電圧(本実施例では接地電位、具体的には0V)を与えるための電源供給線であり、導電性ペースト材料1211を介してFPC611に接続される。 Output wiring 1210 (ground potential in this embodiment, specifically 0V) predetermined voltage to the protective electrode 1207 is a power supply line for imparting a is connected to FPC611 through a conductive paste material 1211.

ここで領域1208におけるコンタクト構造を実現するための作製工程について図13を用いて説明する。 Here, the manufacturing steps for realizing a contact structure in the region 1208 will be described with reference to FIG. 13.

まず、本実施例の工程に従って図8(A)の状態を得る。 First, obtain the state shown in FIG. 8 (A) in accordance with the steps of this embodiment. このとき、基板端部(図12(B)において1208で示される領域)において第1層間絶縁膜544及びゲート絶縁膜514を除去し、その上に入出力配線1210を形成する。 In this case, the first interlayer insulating film 544 and the gate insulating film 514 is removed at the edge of the substrate (region indicated by 1208 in FIG. 12 (B)), to form the input and output wiring 1210 is formed thereon.
勿論、図8(A)のソース配線及びドレイン配線と同時に形成される。 Of course, it is formed at the same time as the source wiring and the drain wiring of Fig. 8 (A). (図13(A)) (FIG. 13 (A))

次に、図8(B)において第2層間絶縁膜553及び第1パッシベーション膜552をエッチングする際に、1301で示される領域を除去し、且つ開孔部1802を形成する。 Next, a second interlayer insulating film 553 and the first passivation film 552 when etching in FIG. 8 (B), the removal of the region indicated by 1301, and to form an opening portion 1802. そして、開孔部1302を覆うようにして接続配線1209を形成する。 Then, a connection wiring 1209 so as to cover the opening 1302. 勿論、この接続配線1209は図8(B)において画素電極554と同時に形成される。 Of course, the connection wiring 1209 is formed simultaneously with the pixel electrode 554 in FIG. 8 (B). (図13(B)) (FIG. 13 (B))

この状態で画素部ではEL素子の形成工程(第3層間絶縁膜、EL層及び陰極の形成工程)が行われる。 The process of forming the EL element in the pixel portion in a state (the third interlayer insulating film, EL layer and cathode formation processes) are carried out. この際、図13に示される領域ではマスク等を用いて第3層間絶縁膜やEL素子が形成されないようにする。 At this time, in the region shown in FIG. 13 the third interlayer insulating film and the EL element from being formed by using a mask or the like. そして、陰極557を形成した後、別のマスクを用いて保護電極558を形成する。 Then, after forming the cathode 557, to form a protective electrode 558 by using another mask. これにより保護電極558と入出力配線1210とが接続配線1209を介して電気的に接続される。 Thus it is electrically connected to the protective electrode 558 and the input-output wiring 1210 through a connection wiring 1209. さらに、第2パッシベーション膜559を設けて図13(C)の状態を得る。 Furthermore, to obtain a state shown in FIG. 13 (C) provided with a second passivation film 559.

以上の工程により図12(B)の1208で示される領域のコンタクト構造が実現される。 Contact structure of the region indicated by 1208 shown in FIG. 12 (B) is realized by the above steps. そして、入出力配線1210はハウジング材1204と基板1200との間を隙間(但し接着剤1205で充填されている。即ち、接着剤1205は入出力配線の段差を十分に平坦化しうる厚さが必要である。)を通ってFPC611に接続される。 The input and output wiring 1210 is filled between the housing material 1204 and the substrate 1200 by a gap (although the adhesive 1205. That is, the adhesive 1205 should have a thickness which can sufficiently level the step of the input and output lines in a.) it is connected to FPC611 through. なお、ここでは入出力配線1210について説明したが、他の出力配線612〜614も同様にしてハウジング材1204の下を通ってFPC611に接続される。 Note that, although described output wiring 1210 is connected to the FPC611 passing under the housing material 1204 and the other output wirings 612 to 614 as well.

本実施例では、画素の構成を図1(B)に示した構成と異なるものとした例を図14に示す。 In this embodiment, an example in which different from the configuration shown the configuration of the pixel in FIG. 1 (B) in FIG. 14.

本実施例では、図1(B)に示した二つの画素を、接地電位を与えるための電源供給線111について対称となるように配置する。 In this embodiment, two pixels shown in FIG. 1 (B), arranged to be symmetrical about the power supply line 111 for providing a ground potential. 即ち、図14に示すように、電源供給線111を隣接する二つの画素間で共通化することで必要とする配線の本数を低減する。 That is, as shown in FIG. 14, to reduce the number of wirings that need by common between two pixels adjacent the power supply line 111. なお、画素内に配置されるTFT構造等はそのままで良い。 Incidentally, TFT structure or the like arranged in the pixel may be intact.

このような構成とすれば、より高精細な画素部を作製することが可能となり、画像の品質が向上する。 In such a configuration, it is possible to produce a higher-definition pixel portion, the quality of the image is improved.

また、電源供給線111を共通化することで、電源供給線111の線幅のマージンが広がり、画像の明るさを落とすことなく電源供給線111の線幅を広げることができる。 In addition, by sharing the power supply line 111, the spread margin of the line width of the power supply line 111, it is possible to widen the line width of the power supply line 111 without reducing the brightness of the image. それにより電源供給線111の電圧降下の影響を低減することができ、画素の位置によって電源供給線111から供給される電圧が異なるようなことを防ぐことが可能である。 Whereby it is possible to reduce the influence of the voltage drop of the power supply line 111, the voltage supplied from the power supply line 111 by the position of the pixel is possible to prevent different things.

なお、本実施例の構成は実施例1の作製工程に従って容易に実現することが可能である。 The constitution of this embodiment can be easily realized in accordance with the manufacturing steps of the first embodiment.

本実施例では、図1と異なる構造の画素部を形成する場合について図15を用いて説明する。 In this embodiment, it will be described with reference to FIG. 15 for the case of forming a pixel portion having a structure different to that of FIG. なお、第2層間絶縁膜48を形成する工程までは実施例1に従えば良い。 Incidentally, it steps up to the step of forming a second interlayer insulating film 48 may follow the first embodiment. また、第2層間絶縁膜48で覆われたスイッチング用TFT201、電流制御用TFT202は図1と同じ構造であるので、ここでの説明は省略する。 Also, switching was covered with the second interlayer insulating film 48 TFT 201, the current control TFT202 is the same structure as FIG. 1, the description thereof is omitted here.

本実施例の場合、第2層間絶縁膜48及び第1パッシベーション膜47に対してコンタクトホールを形成したら、画素電極61を形成する。 In this embodiment, after a contact hole is formed in the second interlayer insulating film 48 and the first passivation film 47, to form the pixel electrode 61. 本実施例では画素電極61として、200nm厚のアルミニウム合金膜(1wt%のチタンを含有したアルミニウム膜)を設ける。 As the pixel electrode 61 in the present embodiment, there is provided a 200nm thick aluminum alloy film (aluminum film containing 1 wt% of titanium). なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の高い材料であることが好ましい。 It may be any material as long as the metal material as a material of the pixel electrode, but is preferably a highly reflective material.

そして、その上に酸化珪素膜でなる第3層間絶縁膜62を300nmの厚さに形成し、陰極63として230nm厚のMgAg電極、EL層64として下から電子輸送層20nm、発光層40nm、正孔輸送層30nmを形成する。 Then, a third interlayer insulating film 62 made of a silicon oxide film thereon in a thickness of 300 nm, MgAg electrode 230nm thick as a cathode 63, an electron transporting layer 20nm from below as EL layer 64, the light emitting layer 40 nm, the positive forming a hole transport layer 30 nm. 但し、EL層64は陰極63よりも若干大きいパターンとなるように形成しておく必要がある。 However, EL layer 64 is required to be formed to have a slightly larger pattern than the cathode 63. こうすることで陰極63が後に形成する陽極65と短絡することを防ぐことができる。 Can be prevented from being short-circuited with the anode 65 to be formed later is the cathode 63 in this way.

このとき、陰極63とEL層64はマルチチャンバー方式(クラスターツール方式ともいう)の真空蒸着機を用いて大気解放しないで連続的に形成するが、まず第1マスクで全画素に陰極63を形成し、次いで第2マスクで赤色発光のEL層を形成する。 At this time, the cathode 63 and the EL layer 64 is continuously formed without exposure to the atmosphere using a vacuum deposition machine of a multi-chamber method (also called cluster tool system), first, forming the cathode 63 to all the pixels in the first mask and then forming an EL layer emitting red light in the second mask. そして、第2マスクを精密に制御しながらずらして順次緑色発光のEL層、青色発光のEL層を形成する。 Then, sequentially green light emitting EL layer is shifted while precisely controlling the second mask, forming an EL layer of blue luminescence.

なお、RGBに対応する画素がストライプ状に並んでいる時は上記のような方法で第2マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、緑色発光のEL層用に第3マスク、青色発光のEL層用に第4マスクを別途用いても構わない。 Although it is only shifting the second mask in the method described above when pixels corresponding to RGB are arranged in stripes, in order to realize a pixel structure of a so-called delta arrangement, EL layer of green-emitting the third mask use, may be separately using a fourth mask for the EL layer of blue emission.

こうしてEL層65まで形成したら、その上に透明導電膜(本実施例ではITO膜に10wt%の酸化亜鉛を含有させた薄膜)でなる陽極65を110nmの厚さに形成する。 After thus forming up EL layer 65, to form an anode 65 made of (thin film which contains a 10 wt% zinc oxide in the ITO film in this embodiment) the transparent conductive film thereon to a thickness of 110 nm. こうしてEL素子206が形成され、実施例1に示した材料でもって第2パッシベーション膜66を形成すれば図15に示すような構造の画素が完成する。 Thus the EL element 206 is formed, a pixel with the structure shown in FIG. 15 by forming the second passivation film 66 with a material shown in the first embodiment is completed. なお、この場合、図1とは陰極及び陽極の位置が逆になるため、電流制御用TFT202のソース配線に接続される電源供給線には10〜12Vの電圧が与えられ、陽極65に接続される電源には0V(接地電位)が与えられる。 In this case, since the positions of the cathode and anode is opposite to that of FIG. 1, the power supply line connected to a source wiring of the current control TFT202 given voltage 10~12V, is connected to the anode 65 0V (ground potential) is applied to that power.

本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はTFTが形成された基板とは反対側に放射される。 If the structure of this embodiment, red is generated in each pixel, green or blue light is emitted to the side opposite to the substrate on which TFT is formed. そのため、画素内のほぼ全域、即ちTFTが形成された領域をも有効な発光領域として用いることができる。 Therefore, it can be used as substantially the entire area, i.e. the effective light emitting region of the TFT is formed a region in the pixel. その結果、画素の有効発光面積が大幅に向上し、画像の明るさやコントラスト比(明暗の比)が向上する。 As a result, the effective luminescent area is greatly improved pixel, brightness and contrast ratio of the image (the ratio between light and dark) is improved.

なお、本実施例の構成は、実施例1、2のいずれの構成とも自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined with any structure described in Embodiments 1 and 2.

本実施例では、実施例1によって作製されたアクティブマトリクス型EL表示装置の画素構造の一例を説明する。 In this embodiment, an example of a pixel structure of an active matrix type EL display device manufactured in accordance with the first embodiment will be described. 説明には図16を用いる。 The description is made with reference to FIG 16. なお、図16において図1又は図2と対応する部分には適宜、図1又は図2の符号を引用する。 Incidentally, parts corresponding to FIG. 1 or 2 in FIG. 16 as appropriate, reference code of Figure 1 or Figure 2.

図16において、201はスイッチング用TFTであり、ソース領域13、ドレイン領域14、ゲート配線(ゲート配線を兼ねる)106を含む。 16, 201 denotes a switching TFT, containing the source region 13, drain region 14, a gate wiring (also serves as a gate wiring) 106. また、202は電流制御用TFTであり、ソース領域26、ドレイン領域27、ゲート電極30を含む。 Also, 202 is a current controlling TFT, and includes a source region 26, drain region 27, the gate electrode 30. また、電流制御用TFT202のドレインは抵抗体33(但し、図16においてマスク膜55の下に存在する半導体層を指す)、接続領域34及びドレイン配線32を介して画素電極49と電気的に接続される。 The drain of the current control TFT202 is resistor 33 (provided that refers to a semiconductor layer underlying the mask film 55 in FIG. 16), electrically connected to the pixel electrode 49 through the connection region 34 and the drain wiring 32 It is. なお、51,52で示される点線はEL層51と陰極52の形成位置を示し、画素電極49、EL層51及び陰極52でEL素子203を形成している。 The dotted line indicated by 51 and 52 show the formation positions of the EL layer 51 and the cathode 52 to form an EL element 203 in the pixel electrode 49, EL layer 51 and the cathode 52.

このとき、スイッチング用TFT201のドレイン配線22はコンタクト部1601にて電流制御用TFT202のゲート電極30に電気的に接続される。 At this time, the drain wiring 22 of the switching TFT201 is electrically connected to the gate electrode 30 of the current control TFT202 by a contact portion 1601. また、そのゲート電極30は電流制御用TFT202のソース配線31と重なる部分において保持容量113を形成する。 Further, the gate electrode 30 forms a storage capacitor 113 in a portion overlapping with the source wiring 31 of the current control TFT 202. このソース配線31は接地電位を与える電源供給線111と電気的に接続されている。 The source wiring 31 is electrically connected to the power supply line 111 to provide a ground potential.

なお、本実施例において図16に示した画素構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。 Note that the pixel structure shown in FIG. 16 in this embodiment is not intended to limit the present invention in any way, merely preferred example. スイッチング用TFT、電流制御用TFT又は保持容量をどのような位置に形成するかは実施者が適宜設計すれば良い。 Switching TFT, and is either formed in any position of TFT or the holding capacitor current control practitioner may be appropriately designed.
本実施例は、実施例1〜3のいずれの構成とも自由に組み合わせて実施することが可能である。 This embodiment can be freely implemented in combination of any structures of Examples 1 to 3.

本実施例では、アクティブマトリクス型EL表示装置の画素構造を実施例4とは異なる構造とした場合の一例を説明する。 In this embodiment, an example of a case of a structure different from that in Example 4 a pixel structure of an active matrix type EL display device. 具体的には、図16に示した画素構造において、ゲート配線の材料を異なるものとした例を図17に示す。 Specifically, in the pixel structure shown in FIG. 16 shows an example in which the material of the gate wiring different in Figure 17. なお、図17は図16のゲート配線の構成のみが異なるだけでその他は同じであるので、特に詳細な説明は省略する。 Since 17 is only the configuration of the gate wiring 16 are the same other at different only in particular a detailed description thereof is omitted.

図17において、71a、71bは実施例1のゲート電極と同様に窒化タングステン膜とタングステン膜の積層膜で形成されたゲート電極である。 In Figure 17, 71a, 71b is a gate electrode formed of a layered film of similarly tungsten nitride film and a tungsten film and a gate electrode of the first embodiment. これらは図17に示すように各々孤立したパターンとしても良いし、各々電気的に接続されたパターンとしても良いが、形成された時点では電気的にフローティング状態にある。 These may be respectively isolated pattern as shown in FIG. 17, each may be electrically connected to the pattern but in an electrically floating state at a time having formed.

ゲート電極71a、71bとしては窒化タンタル膜とタンタル膜の積層膜やモリブデンとタングステンの合金膜など他の導電膜を用いても良い。 Gate electrodes 71a, may use other conductive films such as a multilayer film or a molybdenum and tungsten alloy film of tantalum nitride film and a tantalum film as 71b. しかしながら、3μm以下(好ましくは2μm以下)の微細な線幅を形成しうる加工性に優れた膜であることが望ましい。 However, it is desirable 3μm or less (preferably 2μm or less) is an excellent film formability capable of forming a fine line width of. また、ゲート絶縁膜を拡散して活性層中へ侵入するような元素を含む膜でないことが望ましい。 Further, it is desirable not a film containing an element such as to penetrate and diffuse a gate insulating film into the active layer.

これに対して、ゲート配線72としてゲート電極71a、71bよりも低抵抗な導電膜、代表的にはアルミニウムを主成分とする合金膜や銅を主成分とする合金膜を用いる。 In contrast, the gate electrode 71a as a gate wiring 72, the conductive film of lower resistance than 71b, typically an alloy film mainly containing an alloy film or copper containing aluminum as its main component. ゲート配線72には特に微細な加工性は要求されない。 It is not required particularly fine workability to the gate line 72. また、活性層と重なることもないので絶縁膜中を拡散しやすいアルミニウムや銅を含んでいても問題とはならない。 Further, since it is no overlapping with the active layer also contain easily diffused aluminum or copper in the insulating film does not become a problem.

本実施例の構造とする場合、実施例1の図7(D)の工程において第1層間絶縁膜544を形成する前に活性化工程を行えば良い。 If the structure of this embodiment may be performed the activation process before forming the first interlayer insulating film 544 in the step of FIG. 7 of Example 1 (D). この場合、ゲート電極71a、71bが露呈した状態で熱処理を加えることになるが、十分に不活性な雰囲気、好ましくは酸素濃度が1ppm以下である不活性雰囲気で熱処理を行う分にはゲート電極71a、71bが酸化されることはない。 In this case, the gate electrode 71a, 71b is is the addition of a heat treatment while exposed sufficiently inert atmosphere, preferably a gate electrode 71a in the amount that the oxygen concentration is subjected to heat treatment in an inert atmosphere which is 1ppm or less , never 71b is oxidized. 即ち、酸化により抵抗値が増加することもないし、除去の困難は絶縁膜(酸化膜)で覆われてしまうようなこともない。 That is, to the resistance value is not increased by oxidation, the difficulty of removing never that would be covered with an insulating film (oxide film).

そして、活性化工程が終了したら、アルミニウム又は銅を主成分とする導電膜を形成し、パターニングによりゲート配線72を形成すればよい。 Then, when the activation process is completed, a conductive film containing aluminum or copper as a main component, may be formed of the gate wirings 72 by patterning. この時点でゲート電極71a、71bとゲート配線72との接触する部分では良好なオーミックコンタクトが確保され、ゲート電極71a、71bに所定のゲート電圧を加えることが可能となる。 The gate electrode 71a at this time, good ohmic contact with the contact portion of the 71b and the gate wire 72 is secured, it is possible to apply a predetermined gate voltage gate electrode 71a, a 71b.

本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。 Structure of this embodiment is effective in the case where the area of ​​the image display area is particularly increased. その理由を以下に説明する。 The reason for this will be described below.

本願発明のEL表示装置は1フレームを複数のサブフレームに分割して駆動するため、画素部を駆動する駆動回路にかかる負担は大きい。 Since the EL display device of the present invention to be driven by dividing one frame into a plurality of subframes, a large burden on the driving circuit for driving the pixel portion. これを低減するには画素部が有する負荷(配線抵抗、寄生容量またはTFTの書き込み容量など)を可能な限り低減することが好ましい。 Load included in the pixel portion to reduce this it is preferable to reduce (wiring resistance, parasitic capacitance or the like writing capacity of TFT) as possible.

TFTの書き込み容量は本願発明で用いるポリシリコン膜によって非常に動作性能の高いTFTが実現できるためさほど問題とはならない。 Writing capacity of TFT has TFT having a very high operation performance of a polysilicon film to be used in the present invention does not become a serious problem can be realized. また、データ配線やゲート配線に付加される寄生容量は大部分がそれら配線の上に形成されたEL素子の陰極(または保護電極)との間で形成されるが、この点については第2層間絶縁膜として比誘電率の低い有機樹脂膜を1.5〜2.5μmという厚さで形成するので寄生容量は殆ど無視できる。 Further, parasitic capacitance added to data wirings and gate wirings is largely formed between the cathodes of the EL elements formed thereon wirings (or protective electrode), on this point second interlayer since forming the lower organic resin film having a relative dielectric constant as an insulating film with a thickness of 1.5~2.5μm parasitic capacitance is almost negligible.

このことより本願発明を画素部の面積の大きいEL表示装置に実施する上で最も障害となるのはデータ配線やゲート配線の配線抵抗となる。 This most disorders and become of the wiring resistance of the data wiring and the gate wiring present invention in performing a large EL display device of the area of ​​the pixel portion from. 勿論、データ信号側駆動回路を複数に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなことも可能である。 Of course, or to the parallel processing by dividing the data signal side driving circuit into a plurality sends a signal from the bidirectional provided data signal side driving circuit and a gate signal side driving circuit across the pixel portion, substantially driving circuit things like lowering the operating frequency is also possible. 但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じてしまう。 However, in that case it occurs another problem such area occupied by the driver circuit increases.

従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、本願発明を実施する上で非常に有効である。 Therefore, as much as possible to reduce the wiring resistance of the gate wiring by the structure as in this embodiment is very effective in carrying out the present invention. なお、本実施例において図17に示した画素構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。 Note that the pixel structure shown in FIG. 17 in this embodiment is not intended to limit the present invention in any way, merely preferred example. また、本実施例は、実施例1〜3のいずれの構成とも自由に組み合わせて実施することが可能である。 Further, this embodiment can be freely implemented in combination of any structures of Examples 1 to 3.

本願発明のように1フレームを複数のサブフレームに分割する時分割階調を行うには極めて高速に駆動するデータ信号側駆動回路が必要となる。 Data signal side driving circuit for driving at a very high speed to do division gradation when dividing one frame as in the present invention into a plurality of sub-frames is required. 即ち、非常に動作速度(応答速度)の速いTFTを用いることが好ましい。 That is, it is preferable to use a fast TFT very operation speed (response speed). 本実施例では、非常に高速で駆動することのできるTFTを作製する上で極めて適したシリコン膜を活性層として用いる例を示す。 In this embodiment, an example in which a highly suitable silicon film in manufacturing the TFT which can be driven very fast as the active layer.

実施例1に従って図5(E)の工程まで行うと、特異な結晶構造でなるシリコン膜(実施例1ではポリシリコン膜)が得られる。 Doing up process shown in FIG. 5 (E) according to Example 1, the silicon film (Example 1, a polysilicon film) made of a unique crystal structure is obtained. このシリコン膜は結晶粒界の連続性が高く、且つ結晶方位が揃っており、TFTの活性層とすることで非常に高い動作速度を示すTFTが得られる。 The silicon film has a high continuity of the crystal grain boundaries, and are aligned crystal orientation, TFT showing a very high operating speed by an active layer of a TFT is obtained. 本明細書中では本実施例で説明するシリコン膜を連続粒界結晶シリコン膜と呼ぶことにする。 In this specification it will be referred to the silicon film described in this embodiment a continuous grain silicon film. 以下に、上記連続粒界結晶シリコン膜を試作して観察した結果について説明する。 The following describes the results of observation by trial the continuous grain silicon film.

連続粒界結晶シリコン膜は、微視的に見れば複数の針状又は棒状の結晶(以下、棒状結晶という)が集まって並んだ結晶構造を有する。 Continuous grain silicon film, when viewed microscopically a plurality of needle-like or rod-like crystals (hereinafter, referred to as rod-shaped crystals) having a crystal structure aligned gathered. このことはTEM(透過型電子顕微鏡法)による観察で容易に確認できた。 This could be easily ascertained by observation with a TEM (transmission electron microscopy).

また、連続粒界結晶シリコン膜についてスポット径1.35μmの電子線回折像を詳細に観察した結果、僅かなゆらぎはあるものの{110}面に対応する回折斑点がきれいに現れており、結晶軸に多少のずれが含まれているものの主たる配向面として{110}面を有することが確認できた。 Observation of the electron beam diffraction image of the spot diameter 1.35μm in detail continuous grain silicon film, diffraction spots corresponding to the {110} plane although slight fluctuations may have clean appearing, the crystal axis was confirmed to have a {110} plane as a main orientation plane though contains some deviation.

図19(A)は連続粒界結晶シリコン膜にスポット径1.35μmの電子線を照射して得た電子線回折像である。 Figure 19 (A) is an electron beam diffraction image obtained by irradiating an electron beam spot diameter 1.35μm in continuous grain silicon film. 一方、図19(B)は従来のポリシリコン膜に同条件で電子線を照射して得た電子線回折像である。 On the other hand, FIG. 19 (B) is an electron beam diffraction image obtained by irradiating an electron beam under the same conditions with a conventional polysilicon film. なお、いずれも写真中央が電子線の照射された位置(電子線の照射点)である。 Note that it is both a position where the center of the photo is irradiation with an electron beam (irradiation point of an electron beam).

図19(A)の方は{110}面に対応する回折斑点が比較的きれいに現れているのに対し、図19(B)の方はまるで不規則であり、配向面がばらばらであることが一目瞭然である。 Figure 19 towards the (A) whereas appearing relatively clean diffraction spots corresponding to the {110} plane, and they were irregular towards FIG. 19 (B), the that the orientation surface is disjoint it is obvious. このように連続粒界結晶シリコン膜は電子線回折写真を見れば、ただちに従来の半導体膜と区別することができる。 Viewed this way continuous grain silicon film electron diffraction photograph, can be distinguished immediately conventional semiconductor film.

なお、図19(A)の電子線回折像において{110}面に対応する回折斑点が現れていることは、{110}配向の単結晶シリコンウェハの電子線回折像と比較すれば明らかである。 Incidentally, it is apparent from the comparison with the electron beam diffraction image of the monocrystal silicon wafer of {110} orientation diffraction spots has appeared corresponding to the {110} plane in the electron beam diffraction image shown in FIG. 19 (A) . また、単結晶シリコンウェハの回折斑点は鋭い点で見えるのに対し、連続粒界結晶シリコン膜の回折斑点は電子線の照射点を中心とした同心円上に広がりを有する。 The diffraction spots of the single crystal silicon wafer while visible with a sharp point, the diffraction spots of continuous grain silicon film has spread on a concentric circle centering on the irradiation point of the electron beam.

これは連続粒界結晶シリコン膜の特徴でもある。 It is also a feature of continuous grain silicon film. 各結晶粒は個々に{110}面を配向面としているため、一つの結晶粒について見れば単結晶シリコンと同様の回折斑点が得られると予想される。 Each crystal grain is expected because of the individual to the {110} plane orientation plane, it is one of the same diffraction spot and a single crystal silicon Looking at the crystal grain obtained. しかし、実際には複数の結晶粒の集合体であるため、各結晶粒は{110}面を配向面としているものの、それぞれが結晶軸周りに僅かな回転を含み、それぞれの結晶粒に対応する回折点が同心円上に複数個現れる。 However, since in practice a set of a plurality of crystal grains, though each crystal grain is the orientation plane of {110} plane, each containing a slight rotation around the crystallographic axis, corresponding to each of the crystal grains diffraction point appears multiple concentrically. それらが重なって広がりを見せるのである。 They are than show the spread overlap.

但し、個々の結晶粒は後述するように極めて整合性の良い結晶粒界を形成するため、結晶軸周りの僅かな回転は結晶性を損なう要因とはならない。 However, the individual grains to form a very consistent good grain boundaries as described later, the slight rotation around the crystallographic axis does not become a factor for impairing the crystallinity. 従って、連続粒界結晶シリコン膜の電子線回折像は、実質的には{110}配向の単結晶シリコンウェハの電子線回折像と差異はないと言える。 Therefore, the electron beam diffraction image of continuous grain silicon film, an electron beam diffraction image and differences of the single crystal silicon wafers of substantially {110} orientation is said to not.

以上のことから、本実施例においてTFTの活性層として用いるシリコン膜は、{110}配向に対応する電子線回折像を示すシリコン膜であると言って差し支えないと考える。 From the above, the silicon film used as an active layer of a TFT in the present embodiment is considered to be fair to say that a silicon film showing the electron beam diffraction image corresponding to {110} orientation.

次に、連続粒界結晶シリコン膜の結晶粒界について述べる。 Next, we describe the crystal grain boundaries of the continuous grain silicon film. なお、説明の便宜上、結晶粒界と呼んでいるが、ある結晶粒とそこから派生した(枝分かれした) For convenience of explanation, but is called a grain boundary, (and branched) derived with some grain therefrom
別の結晶粒との界面とも考えられる。 Also considered to interface with another of the crystal grains. いずれにしても、本明細書中では前述のような界面をも含めて結晶粒界と呼ぶ。 In any event, it referred to herein as the crystal grain boundary, including the interface as described above.

本出願人は個々の棒状結晶が接して形成する結晶粒界をHR−TEM(高分解能透過型電子顕微鏡法)により観察し、結晶粒界において結晶格子に連続性があることを確認した。 Applicants crystal grain boundary which is formed in contact with the individual rod-like crystals were observed by HR-TEM (high resolution transmission electron microscopy), it was confirmed that there is continuity in the crystal lattice in the crystal grain boundary. これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認できた。 This was easily confirmed from the fact that lattice stripes observed are continuously connected in the crystal grain boundary.

なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。 Note that the continuity of the crystal lattice at the crystal grain boundary is attributed to the crystal grain boundary is a grain boundary called "planar boundary". 本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ;Ryuichi Shimokawa and Yutaka Hayashi,Japanese Journal of Applied Physics vol.27,No.5,pp.751-758,1988」に記載された「Planar boundary 」である。 Definition of planar boundary in this specification, "Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement; Ryuichi Shimokawa and Yutaka Hayashi, Japanese Journal of Applied Physics vol.27, No.5, pp.751 has been described in -758,1988 "is" Planar boundary ".

上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。 According to the above article, the planar boundary twin boundaries, special stacking faults, and the like special twist grain boundary. この平面状粒界は電気的に不活性であるという特徴を持つ。 This planar boundary has a feature that it is electrically inactive. 即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。 That is, because it does not function as a trap that inhibits movement of the carrier, yet the grain boundary can be regarded as substantially absent.

特に結晶軸(結晶面に垂直な軸)が〈110〉軸である場合、{211}双晶粒界や{111}双晶粒界はΣ3の対応粒界とも呼ばれる。 Especially when the crystal axis (the axis perpendicular to the crystal plane) is the <110> axis, {211} SoAkiratsubukai and {111} SoAkiratsubukai is also called a coincidence boundary of [sum] 3. Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。 Σ value is a pointer that indicates the degree of matching of the corresponding grain boundary parameters, it is known that Σ value is smaller the consistent good grain boundaries.

連続粒界結晶シリコン膜をTEM観察した結果、結晶粒界の殆どがΣ3の対応粒界であることが判明した。 Result of continuous grain silicon film was observed by TEM, it was found that most of the crystal grain boundary is a corresponding grain boundary of [sum] 3. これは、二つの結晶粒の間に形成された結晶粒界において、両方の結晶粒の面方位が{110}である場合、{111}面に対応する格子縞がなす角をθとすると、θ=70.5°の時にΣ3の対応粒界となることから判断した。 This is because, in the crystal grain boundary formed between two crystal grains, when the plane orientation of both crystal grains is {110}, when the lattice stripes angle corresponding to {111} plane theta, theta = when 70.5 ° were determined from becoming a corresponding grain boundary of [sum] 3.

なお、θ=38.9°の時にはΣ9の対応粒界となるが、この様な他の結晶粒界も存在した。 It should be noted that, at the time of θ = 38.9 ° becomes the corresponding grain boundary of Σ9, was also present such other crystal grain boundaries.

この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。 Such coincidence boundary is formed only between crystal grains of the same plane orientation. 即ち、連続粒界結晶シリコン膜は面方位が概略{110}で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成し得たと言える。 That is, it can be said that the continuous grain silicon film plane direction precisely because are aligned in a schematic {110}, it was able to form such a coincidence boundary over a wide range.

この様な結晶構造(正確には結晶粒界の構造)は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。 Such a crystal structure (structure of the crystal grain boundary exactly) shows that the crystal grain boundaries in the two different crystal grains are joined good very consistent. 即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。 That is, the crystal lattice is continuous with the continuous, has become a very difficult making arrangement a trap level due to crystal defects or the like in the crystal grain boundary. 従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。 Therefore, a semiconductor thin film having such a crystal structure can be regarded substantially no grain boundary.

またさらに、連続粒界結晶シリコン膜を形成する際に700〜1150℃の加熱処理を工程途中で行うことによって、結晶粒内に存在する欠陥(積層欠陥等) Furthermore, by performing heat treatment of 700-1150 ° C. steps on the way in forming a continuous grain silicon film, defects (stacking faults, etc.) present in the crystal grains
が殆ど消滅することがTEM観察によって確認されている。 There can be eliminated almost has been confirmed by TEM observation. これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。 This is evident from the fact that the number of defects before and after this heat treatment step is greatly reduced.

この欠陥数の差は電子スピン共鳴分析(Electron Spin Resonance :ESR) The difference in the number of defects electron spin resonance analysis (Electron Spin Resonance: ESR)
によってスピン密度の差となって現れる。 It appears as the difference in spin density by. 現状では連続粒界結晶シリコン膜のスピン密度は少なくとも 5×10 17 spins/cm 3以下(好ましくは 3×10 17 spins/cm 3以下)であることが判明している。 At present it has been found that the spin density of the continuous grain silicon film is at least 5 × 10 17 spins / cm 3 or less (preferably 3 × 10 17 spins / cm 3 or less). ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。 However, since this measurement value is close to the detection limit of existing measuring apparatuses, it is expected and the actual spin density is even lower.

なお、連続粒界結晶シリコン膜についてのさらに詳細な説明は、本出願人による特願平10−044659号出願明細書、特願平10−152316号出願明細書、特願平10−152308号出願明細書または特願平10−152305号出願明細書を参照すれば良い。 Incidentally, more detailed description of continuous grain silicon film, the present applicant in Japanese Patent Application No. Hei 10-044659 filed specification by, Japanese Patent Application No. Hei 10-152316 filed specification, Japanese Patent Application No. Hei 10-152308 filed specification or Japanese Patent application No. Hei 10-152305 may be referred to application specification.

また、連続粒界結晶シリコン膜を活性層として試作したTFTは、MOSFETに匹敵する電気特性を示した。 Further, TFT was fabricated a continuous grain silicon film as an active layer, showing the electrical properties comparable to MOSFET. 本出願人が試作したTFT(但し、活性層の膜厚は30nm、ゲート絶縁膜の膜厚は100nm)からは次に示す様なデータが得られている。 TFT by the present applicant prototype (provided that the thickness of the active layer is 30 nm, the film thickness of the gate insulating film is 100 nm) data such as the following are obtained from.

(1)スイッチング性能(オン/オフ動作切り換えの俊敏性)の指標となるサブスレッショルド係数が、Nチャネル型TFTおよびPチャネル型TFTともに60〜100mV/decade(代表的には60〜85mV/decade )と小さい。 (1) switching performance subthreshold coefficient as an index of (agility on / off operation switching) is, N-channel type TFT and P-channel type TFT both 60~100MV / decade (typically 60~85MV / decade) When small.
(2)TFTの動作速度の指標となる電界効果移動度(μ FE )が、Nチャネル型TFTで 200〜650cm 2 /Vs (代表的には 300〜500cm 2 /Vs )、Pチャネル型TFTで100〜300cm 2 /Vs(代表的には 150〜200cm 2 /Vs)と大きい。 (2) field-effect mobility as an index showing an operation speed of the TFT (mu FE) is, 200~650cm 2 / Vs in the N-channel type TFT (typically, 300~500cm 2 / Vs), a P-channel type TFT 100~300cm 2 / Vs (typically 150~200cm 2 / Vs) as large as.
(3)TFTの駆動電圧の指標となるしきい値電圧(V th )が、Nチャネル型TFTで-0.5〜1.5 V、Pチャネル型TFTで-1.5〜0.5 Vと小さい。 (3) the index to become the threshold voltage of the driving voltage of the TFT (V th) is, -0.5~1.5 V with N-channel type TFT, -1.5~0.5 V and less in P-channel type TFT.

以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。 As described above, it has been confirmed that it is possible to realize extremely superior switching characteristics and high speed operation characteristics. さらに、上記TFTを用いて試作したリングオシレータでは最大で約1GHzの発振周波数を得ることができた。 Furthermore, it was possible to obtain an oscillation frequency of about 1GHz at most in ring oscillator fabricated by using the TFT. なお、試作したリングオシレータの構成は次の様になっている。 It should be noted that the configuration of the ring oscillator that the prototype is made in the following manner.
段数:9段 TFTのゲート絶縁膜の膜厚:30nm及び50nm TFTのゲート長(チャネル長):0.6μm Number: 9 stages TFT gate insulating film thickness: gate length of 30nm and 50 nm TFT (channel length): 0.6 .mu.m
また、実際にシフトレジスタを試作して動作周波数を確認した。 In addition, to confirm the operating frequency prototype actually shift register. その結果、ゲート絶縁膜の膜厚30nm、ゲート長0.6μm、電源電圧5V、段数50段のシフトレジスタにおいて動作周波数100MHzの出力パルスが得られた。 As a result, the thickness 30nm of the gate insulating film, the gate length 0.6 .mu.m, the power supply voltage 5V, the output pulse operating frequency 100MHz in the shift register stages 50 stages was obtained.

以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、連続粒界結晶シリコン膜を活性層とするTFTが、単結晶シリコンを用いたMOSFETに匹敵する、若しくは凌駕する動作性能をもつことを示唆する。 Phenomenal data over such Ringushireta and shift register, suggesting that TFT to an active layer of continuous grain silicon film has an operation performance comparable to a MOSFET using single crystal silicon, or surpassing to.

以上のように、連続粒界結晶シリコン膜を用いることで極めて動作速度の速いTFTが形成され、そのTFTで駆動回路を形成することで高速動作の可能な駆動回路を実現することができる。 As described above, it can be very operation speed fast TFT by using a continuous grain silicon film is formed, to achieve a possible driving circuit of the high-speed operation by a driver circuit are formed in the TFT. 即ち、以上のようなTFTを、本願発明を実施する上で用いることは極めて有効である。 That is, the use on the above-described TFT, carrying out the present invention is extremely effective.

また、連続粒界結晶シリコン膜を用いたTFTは駆動回路に限らず、画素部に配置するスイッチング用TFTや電流制御用TFTに用いることも有効である。 Further, a TFT using a continuous grain boundary crystal silicon film is not limited to the driving circuit, it is effective to use the switching TFT and the current control TFT provided in the pixel portion.
動作速度が速くなることで保持容量への書き込み時間も短縮され、EL素子を発光させる応答速度も速くなるため、より明るく鮮明な画像を提供しうる。 Operating speed is reduced even writing time to the holding capacitor by faster, since the response speed for emitting the EL element becomes faster, may provide a more brighter and clearer images.

実施例6では非常に高速で駆動しうるTFTを用いて駆動回路を形成する例を示したが、本実施例では、本願発明を実施する上で有効な画素部の駆動方法について説明する。 Although an example of forming a driving circuit using a TFT which can be driven at a very high speed in Example 6, in the present embodiment, describes a method of driving the active pixel portions in practicing the present invention. 説明には図20を用いる。 The description is made with reference to FIG 20.

本実施例では、画素部80を二つの画素部80a、80bに分け、画素部80aをデータ信号側駆動回路81a及びゲート信号側駆動回路82aで駆動し、画素部80bをデータ信号側駆動回路81b及びゲート信号側駆動回路82bで駆動する。 In this embodiment, two pixel portions 80a of the pixel unit 80 is divided into 80b, and drives the pixel unit 80a in a data signal side driving circuit 81a and the gate signal side driving circuit 82a, the pixel portion 80b and the data signal side driving circuit 81b and driven by the gate signal side driving circuit 82b.

この場合、画素部80a、80bを同時に同じ周波数で駆動すれば、データ信号側駆動回路81a、81b及びゲート信号側駆動回路82a、82bの動作周波数を半分に落とすことができる。 In this case, by driving the pixel portion 80a, 80b at the same time at the same frequency, it can be dropped data signal side driving circuit 81a, 81b and the gate signal side driving circuit 82a, the operating frequency of 82b in half. そのため、動作マージンが広がり、信頼性が高く、消費電力の少ないEL表示装置を得ることができる。 Therefore, spread operation margin, high reliability, power consumption can be obtained with little EL display device.

さらに、動作周波数を変えなければアドレス期間を半分にすることができるため、その分だけサステイン期間を長めにとることができる。 Furthermore, it is possible to halve the address period have to change the operating frequency, it is possible to take a longer and that much sustain period. 即ち、発光時間をより長く確保することができるため、画像の明るさを向上させることができる。 That is, it is possible to secure a longer emission time, it is possible to improve the brightness of the image.

また、画素部80aと80bとを併せて1画像を表示することもできるし、画素部80aと80bとで各々異なる画像を表示させても良い。 Moreover, you can also be displayed one image together with the pixel portion 80a and 80b, may be displayed each different image in the pixel portion 80a and 80b. 例えば、どちらか片方が静止画で他方が動画という場合もありうる。 For example, one or the other and the other still picture can sometimes called video. 即ち、画素部80に動画と静止画が混在するような場合があっても良い。 That is, there may be cases in the pixel portion 80 as moving images and still images are mixed.

なお、本実施例では画素部を二つに分けているがさらに複数の画素部に分割することも可能である。 It is also possible to divide into although divided into two further plurality of pixel portions of the pixel portion in this embodiment. また、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わせて実施することが可能である。 The configuration of this embodiment can be freely implemented in combination of any structures of Examples 1-6.

本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例7とは異なる駆動方法とした場合を示す。 In this embodiment, a driving method of the effective pixel section in the practice of the present invention, showing a case of a different driving method as in Example 7. 説明には図21を用いる。 The description is made with reference to FIG 21.

本実施例では、画素部83を四つの画素部83a〜83dに分け、画素部83a〜83dを各々データ信号側駆動回路84a〜84d及びゲート信号側駆動回路85a〜85dで駆動する。 In this embodiment, divided into pixel portion 83 into four pixel portions 83a to 83d, and drives the pixel unit 83a to 83d, respectively in the data signal side driving circuit 84a~84d and the gate signal side driving circuit 85 a - 85 d.

この場合、画素部83a〜83dを同時に同じ周波数で駆動することでデータ信号側駆動回路84a〜84d及びゲート信号側駆動回路85a〜85dの動作周波数を各々1/4に落とすことができる。 In this case, it is possible to drop the operating frequency of the data signal side driving circuit 84a~84d and the gate signal side driving circuit 85a~85d each quarter by driving the pixel portion 83a~83d simultaneously at the same frequency. そのため、実施例7の場合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないEL表示装置を得ることができる。 Therefore, it spreads operation margin than in the case of Example 7, reliable, power consumption can be obtained with little EL display device.

さらに、動作周波数を変えなければアドレス期間を1/4にすることができるため、その分だけサステイン期間を長めにとることができる。 Furthermore, it is possible to 1/4 the address period have to change the operating frequency, it is possible to take a longer and that much sustain period. 即ち、発光時間をより長く確保することができるため、画像の明るさを向上させることができる。 That is, it is possible to secure a longer emission time, it is possible to improve the brightness of the image.

また、画素部83a〜83d全てを併せて1画像を表示することができる。 Further, it is possible to display one image together all pixel portions 83a to 83d. さらに画素部83a、83bで1画像を表示し、画素部83c、83dで1画像を表示し、結果的に異なる2枚の画像を同時に表示することも可能である。 Further pixel portion 83a, one image displayed at 83 b, the pixel unit 83c, to view one image at 83d, it is also possible to display a result on the two different images simultaneously. さらに画素部83a、83bでなる画像を静止画とし、画素部83c、83dでなる画像を動画とすることも可能である。 Further pixel unit 83a, the image is a still image formed of 83 b, it is possible to a moving pixel portion 83c, an image composed by 83d. 即ち、画素部83に動画と静止画とが混在するような場合があっても良い。 That is, there may be cases in the pixel portion 83, such as moving images and still images and are mixed.

なお、本実施例では画素部を四つに分けているがさらに複数の画素部に分割することも可能である。 It is also possible to divide into it and is further plurality of pixel portions divided into four pixel portion in this embodiment. また、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わせて実施することが可能である。 The configuration of this embodiment can be freely implemented in combination of any structures of Examples 1-6.

本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例8とは異なる駆動方法とした場合を示す。 In this embodiment, a driving method of the effective pixel section in the practice of the present invention, showing a case of a different driving method of Example 8. 説明には図22を用いる。 The description is made with reference to FIG 22.

本実施例では、画素部86を四つの画素部86a〜86dに分け、画素部86aをデータ信号側駆動回路87a及びゲート信号側駆動回路88aで駆動し、画素部86bをデータ信号側駆動回路87b及びゲート信号側駆動回路88aで駆動する。 In this embodiment, divided into pixel portion 86 into four pixel portions 86a to 86d, and drives the pixel unit 86a in a data signal side driving circuit 87a and the gate signal side driving circuit 88a, the pixel portion 86b and the data signal side driving circuit 87b and driven by the gate signal side driving circuit 88a. 同様に、画素部86cをデータ信号側駆動回路87c及びゲート信号側駆動回路88bで駆動し、画素部86dをデータ信号側駆動回路87d及びゲート信号側駆動回路88bで駆動する。 Similarly, by driving the pixel unit 86c in the data signal side driving circuit 87c and a gate signal side driving circuit 88b, and drives the pixel unit 86d in the data signal side driving circuit 87d and a gate signal side driving circuit 88b.

この場合、画素部86a〜86dを同時に同じ周波数で駆動することでデータ信号側駆動回路87a〜87dの動作周波数を各々1/4に落とすことができ、ゲート信号側駆動回路88a、88bの動作周波数を各々1/2に落とすことができる。 In this case, it is possible to drop in each quarter the operating frequency of the data signal side driving circuit 87a~87d by driving the pixel portion 86a~86d simultaneously at the same frequency, a gate signal side driving circuit 88a, the operating frequency of the 88b it can be dropped each half. そのため、実施例7の場合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないEL表示装置を得ることができる。 Therefore, it spreads operation margin than in the case of Example 7, reliable, power consumption can be obtained with little EL display device.

さらに、動作周波数を変えなければアドレス期間を1/4にすることができるため、その分だけサステイン期間を長めにとることができる。 Furthermore, it is possible to 1/4 the address period have to change the operating frequency, it is possible to take a longer and that much sustain period. 即ち、発光時間をより長く確保することができるため、画像の明るさを向上させることができる。 That is, it is possible to secure a longer emission time, it is possible to improve the brightness of the image.

また、画素部86a〜86d全てを併せて1画像を表示することもできるし、画素部86a〜86dにおいて各々異なる画像を表示させても良い。 Moreover, It can also be displayed one image together all pixel portions 86a to 86d, it may be displayed each different image in the pixel unit 86a to 86d. 勿論、86a〜86cで1画像を表示し、画素部86dのみ異なる画像とすることも可能である。 Of course, to display one image at 86a-86c, it is also possible to only different image pixel unit 86d.
また、画素部86に動画と静止画とが混在する場合があっても良い。 Further, there may be a case where moving image and a still image and are mixed in the pixel portion 86.

なお、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be freely implemented in combination of any structures of Examples 1-6.

実施例1の図2に示した構造において、活性層と基板11との間に設けられる下地膜12として、放熱効果の高い材料を用いることは有効である。 In the structure shown in FIG. 2 of Example 1, as a base film 12 provided between the active layer and the substrate 11, it is effective to use a high heat dissipation effect material. 特に電流制御用TFTは長時間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が問題となりうる。 In particular the current control TFT is liable to generate heat to become to flow a relatively large amount of current for a long time, deterioration due to self-heating can be a problem. そのような場合に、本実施例のように下地膜が放熱効果を有することでTFTの熱劣化を抑制することができる。 In such a case, it is possible to base film as in the present embodiment to suppress heat deterioration of the TFT by having a heat dissipation effect.

放熱効果をもつ透光性材料としては、B(ホウ素)、C(炭素)、N(窒素) As the light-transmitting material having a heat radiation effect, B (boron), C (carbon), N (nitrogen)
から選ばれた少なくとも一つの元素と、Al(アルミニウム)、Si(珪素)、P(リン)から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。 At least the one element selected from, Al (aluminum), Si (silicon), and an insulating film containing at least one element selected from P (phosphorus).

例えば、窒化アルミニウム(AlxNy)に代表されるアルミニウムの窒化物、炭化珪素(SixCy)に代表される珪素の炭化物、窒化珪素(SixNy) For example, nitrides of aluminum represented by aluminum nitride (AlxNy), carbide of silicon typified by silicon carbide (SixCy), nitride silicon (SixNy)
に代表される珪素の窒化物、窒化ホウ素(BxNy)に代表されるホウ素の窒化物、リン化ホウ素(BxPy)に代表されるホウ素のリン化物を用いることが可能である。 Nitride of silicon typified by, it is possible to use a nitride of boron typified by boron nitride (BxNy), and phosphide of boron typified by boron phosphide (BxPy). また、酸化アルミニウム(AlxOy)に代表されるアルミニウムの酸化物は透光性に優れ、熱伝導率が20Wm -1-1であり、好ましい材料の一つと言える。 The oxide of aluminum typified by aluminum oxide (AlxOy) is excellent in translucency, thermal conductivity is 20Wm -1 K -1, it can be said that one of the preferred materials. なお、上記透光性材料において、x、yは任意の整数である。 In the above light-transmitting material, x, y are arbitrary integers.

また、上記化合物に他の元素を組み合わせることもできる。 It is also possible to combine other elements to the compound. 例えば、酸化アルミニウムに窒素を添加して、AlNxOyで示される窒化酸化アルミニウムを用いることも可能である。 For example, by adding nitrogen to aluminum oxide, it is also possible to use aluminum nitride oxide indicated by AlNxOy. この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。 This material also not only the heat radiation effect is effective in preventing the penetration of substances such as moisture and alkaline metals. なお、上記窒化酸化アルミニウムにおいて、x、yは任意の整数である。 In the above aluminum nitride oxide, x, y are arbitrary integers.

また、特開昭62−90260号公報に記載された材料を用いることができる。 Further, it is possible to use the material described in JP-A-62-90260. 即ち、Si、Al、N、O、Mを含む絶縁膜(但し、Mは希土類元素の少なくとも一種、好ましくはCe(セリウム),Yb(イッテルビウム),Sm(サマリウム),Er(エルビウム),Y(イットリウム)、La(ランタン)、Gd(ガドリニウム)、Dy(ジスプロシウム)、Nd(ネオジウム)から選ばれた少なくとも一つの元素)を用いることもできる。 That, Si, Al, N, O, at least one insulating film (where, M is a rare earth element containing M, preferably Ce (cerium), Yb (ytterbium), Sm (samarium), Er (erbium), Y ( yttrium), La (lanthanum), Gd (gadolinium), Dy (dysprosium), can also be used for Nd (at least one element selected from neodymium)). これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。 Not only heat radiation effect on these materials, the effect of preventing the penetration of substances such as moisture and alkaline metals.

また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜(特にダイヤモンドに特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。)を含む炭素膜を用いることもできる。 It is also possible to use at least (close the particular characteristics diamond. Called diamond-like carbon) diamond thin film or an amorphous carbon film carbon film containing. これらは非常に熱伝導率が高く、放熱層として極めて有効である。 These are very has high thermal conductivity, is very effective as a heat radiating layer. 但し、膜厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚(好ましくは5〜100nm)で用いることが好ましい。 However, since the film thickness is increased when the transmittance brownish decreases, it is preferably used in an as thin as possible thickness (preferably 5 to 100 nm).

また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの薄膜と、珪素を含む絶縁膜とを積層して用いても良い。 Although it is also possible to use a thin film made of a material having the heat radiation effect by itself, and these films may be used by laminating an insulating film containing silicon.

なお、本実施例の構成は、実施例1〜9のいずれの構成とも自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be freely implemented in combination of any structures of Examples 1-9.

実施例1ではEL層として有機EL材料を用いることが好ましいとしたが、本願発明は無機EL材料を用いても実施できる。 It was that it is preferable to use an organic EL material as an EL layer in the first embodiment, the present invention can also be implemented using an inorganic EL material. 但し、現在の無機EL材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するTFTを用いなければならない。 However, due to the high current inorganic EL materials it is extremely driving voltage must be used a TFT having a breakdown voltage that can withstand such a driving voltage.

または、将来的にさらに駆動電圧の低い無機EL材料が開発されれば、本願発明に適用することは可能である。 Or, if it is developed low inorganic EL material future further driving voltage, it is possible to apply the present invention.

また、本実施例の構成は、実施例1〜10のいずれの構成とも自由に組み合わせることが可能である。 The configuration of this embodiment can be freely combined with any structure described in Embodiments 1 to 10.

本願発明を実施して形成されたアクティブマトリクス型EL表示装置(ELモジュール)は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。 The present invention an active matrix type EL display device formed by implementing the (EL module) is excellent in visibility in bright surroundings compared to liquid crystal display device because it is a self-luminous. そのため本願発明は直視型のELディスプレイ(ELモジュールを組み込んだ表示ディスプレイを指す)に対して実施することが可能である。 Therefore the present invention can be performed on a direct view type EL display (indicating a display displaying incorporating an EL module). ELディスプレイとしてはパソコンモニタ、TV放送受信用モニタ、広告表示モニタ等が挙げられる。 PC monitor as EL display, TV broadcast reception monitor, include the ad display monitor or the like.

また、本願発明は上述のELディスプレイも含めて、表示ディスプレイを部品として含むあらゆる電子装置に対して実施することが可能である。 Further, the present invention, including EL display described above can be performed on any electronic device including a display displaying a part.

そのような電子装置としては、ELディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型ディスプレイ(ヘッドマウントディスプレイ等)、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはコンパクトディスク(CD)、レーザーディスク(登録商標) (LD)又はデジタルビデオディスク(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 Such electronic devices, EL display, video camera, digital camera, head mounted type display (head mounted display, etc.), a car navigation, a personal computer, a portable information terminal (mobile computer, portable telephone or electronic book), an image reproducing device provided with a recording medium (compact specifically disc (CD), a play laser disc (registered trademark) (LD) or a recording medium such as a digital video disk (DVD), a display for displaying the reproduced image like apparatus) that includes a. それら電子装置の例を図18に示す。 The examples of the electronic apparatus shown in FIG. 18.

図18(A)はパーソナルコンピュータであり、本体2001、筐体2002、表示装置2003、キーボード2004等を含む。 FIG. 18 (A) is a personal computer including a main body 2001, a housing 2002, a display device 2003, a keyboard 2004 and the like. 本願発明は表示装置2003に用いることができる。 The present invention can be applied to the display device 2003.

図18(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。 And FIG. 18 (B) is a video camera which includes a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106 and the like. 本願発明を表示装置2102に用いることができる。 It can be used the present invention to the display device 2102.

図18(C)は頭部取り付け型のELディスプレイの一部(右片側)であり、本体2301、信号ケーブル2302、頭部固定バンド2303、表示モニタ2304、光学系2305、表示装置2306等を含む。 Figure 18 (C) is part of the EL display of head-mounted (right side), containing a main body 2301, signal cables 2302, a head fixing band 2303, display monitor 2304, optical system 2305, a display device 2306, etc. . 本発明は表示装置2306に用いることができる。 The present invention can be applied to the display device 2306.

図18(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置) Figure 18 (D) an image reproducing device provided with a recording medium (specifically, a DVD playback device)
であり、本体2401、記録媒体(CD、LDまたはDVD等)2402、操作スイッチ2403、表示装置(a)2404、表示装置(b)2405等を含む。 , And the containing body 2401, recording medium (CD, LD, DVD, or the like) 2402, operation switches 2403, a display device (a) 2404, a display device (b) 2405, or the like. 表示装置(a)は主として画像情報を表示し、表示装置(b)は主として文字情報を表示するが、本発明はこれら表示装置(a)、(b)に用いることができる。 Display device (a) mainly displays image information, and displays the display device (b) mainly character information, such a display device the present invention is (a), can be used in (b). なお、記録媒体を備えた画像再生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。 As the image reproducing device provided with a recording medium, it can be used as a CD player, such as a game device.

図18(E)は携帯型(モバイル)コンピュータであり、本体2501、カメラ部2502、受像部2503、操作スイッチ2504、表示装置2505等を含む。 Figure 18 (E) shows a portable (mobile) computer which includes a main body 2501, a camera portion 2502, an image receiving portion 2503, operation switches 2504, a display device 2505 and the like. 本発明は表示装置2505に用いることができる。 The present invention can be applied to the display device 2505.

また、将来的にEL材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。 Also, the higher the light emission luminance in the future EL material, it can be used for a front or rear projector.

以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 As described above, the applicable range of the present invention can be applied to very wide, the electronic devices in all fields. また、本実施例の電子機器は実施例1〜11のどのような組み合わせからなる構成を用いても実現することができる。 The electronic device of this embodiment can be realized by using a combination of constitutions in Example 1-11 throat.

本実施例では、実際のEL表示装置(但しモノクロ表示)の仕様に沿って電流制御用TFTとEL素子との間に設ける抵抗体の抵抗値を決めた例を示す。 In this embodiment, an example in which decided resistance value of the resistor provided between the actual EL display device (although monochrome display) current controlling TFT and the EL element along with the specification of.

まずEL層として用いるEL材料を決定する。 First determine the EL material used as an EL layer. 本実施例では、ITOでなる陽極上に、正孔輸送層として50nm厚のTPD、EL層として50nm厚のAlqを形成し、その上にMgAgでなる陰極を設けた構造のEL素子を作製した。 In this embodiment, on the anode made of ITO, TPD of 50nm thickness as a hole-transporting layer, to form a Alq of 50nm thickness as the EL layer, to produce an EL device having a structure in which a cathode made of MgAg thereon .
但し、ストライプ状のITOパターン(2mm幅)上にEL層を全面蒸着し、ITOパターンと直交するようにストライプ状のMgAg電極(2mm幅)を形成した。 However, the EL layer is entirely deposited on the stripe-shaped ITO pattern (2mm wide), to form a striped MgAg electrode (2mm wide) so as to be orthogonal to the ITO pattern.

このとき作製したEL素子の駆動電圧(Voltage)と電流密度(Current Density)の関係を図23(A)に示す。 The relationship between the driving voltage of the EL element manufactured this time (Voltage) and current density (Current Density) shown in FIG. 23 (A). また、電流密度と発光の輝度(Luminance) Also, the current density and emission intensity (Luminance)
の関係を図23(B)に示す。 Shown in FIG. 23 (B) the relationship. なお、本実施例のEL素子は524nm付近の波長に発光ピークをもち、色度座標はx=0.30、y=0.57であった。 Incidentally, EL element of this embodiment has an emission peak in the wavelength around 524 nm, chromaticity coordinates x = 0.30, was y = 0.57.

図23(B)によれば5000cd/m 2の輝度を出すためには約100mA/cm 2の電流密度が必要となる。 According to FIG. 23 (B) in order to produce the luminance of 5000 cd / m 2 is required current density of about 100 mA / cm 2 is. そこで一辺約156μmの正方形の画素をマトリクス状に備えた対角5インチの画素部を有するEL表示装置を考えると、一画素あたりに必要な電流は約24μAとなる。 So given the EL display device having a pixel portion of the 5-inch diagonal with square pixels per side 156μm in a matrix, the current required per one pixel is about 24Myuei.

図23(A)に示すように、本実施例で用いるEL材料は10V加えた時に100mA/cm 2の電流密度で電流が流れるので、10Vを加えた時に約24μAの電流を安定に流すためには約420kΩの抵抗が必要となる。 As shown in FIG. 23 (A), EL materials used in this example has a current flows at a current density of 100 mA / cm 2 when added 10V, in order to flow a current of about 24μA stable when added 10V is required is of about 420kΩ resistance.

従って、図1(B)に示す抵抗体109として420kΩの抵抗体を設ければEL素子110には常に約24μAという定電流を安定して供給することができる。 Therefore, it is possible to stably supply the always constant current of about 24μA the EL element 110 by providing a resistor 420kΩ as a resistor 109 shown in FIG. 1 (B). その結果、発光輝度を約5000cd/m 2として明るい画像を表示することが可能である。 As a result, it is possible to display a bright image emission luminance as about 5000 cd / m 2.

勿論、EL層の寿命を延ばすには、抵抗体の抵抗値をさらに高めてEL素子に流れる電流を抑えれば良い。 Of course, extend the life of the EL layer, it Osaere the current flowing through the EL element to further enhance the resistance value of the resistor. その代わり、発光輝度はやや落ちることになる。 Instead, the light emission luminance will be somewhat decreased. 例えば1000cd/m 2程度の輝度で十分であれば必要な電流密度は30mA/cm 2程度、EL素子の駆動電圧は約6Vであるので、一画素あたり7.3μAの電流が流れれば良い。 For example 1000 cd / m required current density that is sufficiently in about two luminance 30 mA / cm 2 or so, since the driving voltage of the EL element is about 6V, it flows through a current of 7.3μA per pixel. 従って、約820kΩの抵抗体が必要となる。 Therefore, it is necessary to resistor about 820Keiomega.

このように、EL表示装置の各パラメータを用いれば本願発明に必要な抵抗体の抵抗値を容易に導くことができる。 Thus, the resistance value of the resistor needed for the present invention can be easily guided by using the parameters of the EL display device.

EL表示装置の構成を示す図。 Diagram illustrating the configuration of an EL display device. EL表示装置の断面構造を示す図。 It shows a cross sectional structure of the EL display device. 従来のEL表示装置における画素部の構成を示す図。 Diagram showing the structure of a pixel portion in a conventional EL display device. アナログ階調方式で利用するTFT特性を説明する図。 Diagram for explaining the TFT characteristics utilized by an analog gradation method. EL表示装置の作製工程を示す図。 It shows a manufacturing process of the EL display device. EL表示装置の作製工程を示す図。 It shows a manufacturing process of the EL display device. EL表示装置の作製工程を示す図。 It shows a manufacturing process of the EL display device. EL表示装置の作製工程を示す図。 It shows a manufacturing process of the EL display device. EL表示装置の画素部を拡大した図。 Enlarged view of a pixel portion of an EL display device. 時分割階調方式の動作モードを説明する図。 Diagram for explaining the operation modes of the time-division gradation method. ELモジュールの外観を示す図。 It shows the appearance of the EL module. ELモジュールの外観を示す図。 It shows the appearance of the EL module. コンタクト構造の作製工程を示す図。 It shows a manufacturing process of a contact structure. EL表示装置の画素部の構成を示す図。 Diagram showing the structure of a pixel portion of an EL display device. EL表示装置の断面構造を示す図。 It shows a cross sectional structure of the EL display device. EL表示装置の画素部の上面構造を示す図。 It shows a top structure of the pixel portion of an EL display device. EL表示装置の画素部の上面構造を示す図。 It shows a top structure of the pixel portion of an EL display device. 電子装置の具体例を示す図。 It illustrates a specific example of an electronic device. ポリシリコン膜の電子線回折像を示す図面代用写真。 Drawing-substitute photograph showing an electron beam diffraction image of a polysilicon film. EL表示装置の回路構成を示す図。 Diagram illustrating a circuit configuration of the EL display device. EL表示装置の回路構成を示す図。 Diagram illustrating a circuit configuration of the EL display device. EL表示装置の回路構成を示す図。 Diagram illustrating a circuit configuration of the EL display device. EL素子の電気特性を示す図。 View showing the electric characteristics of the EL element.

Claims (1)

  1. 第1の領域と第2の領域と第3の領域と第4の領域と第5の領域と第6の領域と第7の領域とを有する半導体層が配置された画素部を有し、 A pixel portion in which a semiconductor layer is disposed having a first region and a second region and the third region and the fourth region and the fifth region and the sixth region and the seventh region,
    前記第1の領域は、接続領域であり、 Wherein the first region is a connection region,
    前記第2の領域は、抵抗体であり、 It said second region is a resistor,
    前記第3の領域は、トランジスタのドレイン領域であり、 It said third region is a drain region of the transistor,
    前記第4の領域は、前記トランジスタの第1のLDD領域であり、 The fourth region is a first LDD region of the transistor,
    前記第5の領域は、前記トランジスタの第2のLDD領域であり、 It said fifth region is a second LDD region of the transistor,
    前記第6の領域は、前記トランジスタのチャネル形成領域であり、 It said sixth region is a channel formation region of the transistor,
    前記第7の領域は、前記トランジスタのソース領域であり、 The region of the seventh is the source region of the transistor,
    前記第2の領域は、前記第1の領域と前記第3の領域との間に配置されており、 Said second region is disposed between the first region and the third region,
    前記第3の領域は、前記第2の領域と前記第4の領域との間に配置されており、 The third region is disposed between the second region and the fourth region,
    前記第4の領域は、前記第3の領域と前記第5の領域との間に配置されており、 The fourth region is disposed between the third region and the fifth region,
    前記第5の領域は、前記第4の領域と前記第6の領域との間に配置されており、 Said fifth region is disposed between the fourth region and the sixth region,
    前記第6の領域は、前記第5の領域と前記第7の領域との間に配置されており、 Said sixth region is disposed between the fifth area and the seventh area,
    前記画素部において時分割階調表示が行われ、 The time division gray scale display in the pixel portion is performed,
    前記抵抗体は前記トランジスタのオン抵抗よりも高い抵抗値を有する表示装置の作製方法であって、 The resistor is a method for manufacturing a display device having a high resistance value than the on resistance of the transistor,
    基板上に前記半導体層を形成し、 The semiconductor layer formed on a substrate,
    前記半導体層上にゲート絶縁層を形成し、 Forming a gate insulating layer on the semiconductor layer,
    前記ゲート絶縁層上であって前記第6の領域及び前記第7の領域と重なる位置に第1のマスクを形成し、 The first mask is formed overlapping with the sixth region and the seventh region a the gate insulating layer,
    前記第1のマスクを用いて前記半導体層に第1の不純物元素を添加し、 Using the first mask was added first impurity element into the semiconductor layer,
    前記第1のマスクを除去し、 Removing said first mask,
    前記ゲート絶縁層上に、前記第5の領域及び前記第6の領域と重なるゲート電極と、前記第2の領域と重なる遮光性の薄膜と、を同時に形成し、 On the gate insulating layer, a gate electrode overlapping the fifth region and the sixth region, and light-shielding film overlaps the second region, and formed simultaneously,
    前記ゲート電極及び前記薄膜をマスクとして用いて前記半導体層に第2の不純物元素を添加し、 Adding a second impurity element to the semiconductor layer using as the gate electrode and masking the thin film,
    前記ゲート絶縁層上であって前記第4の領域と重なる位置及び前記ゲート電極上に第2のマスクを形成し、 A second mask is formed on the position and the gate electrode overlaps with the gate insulating layer on the a said fourth region,
    前記ゲート電極及び前記薄膜をマスクとして用い且つ前記第2のマスクを用いて前記半導体層に第3の不純物元素を添加し、 Using and the second mask with the gate electrode and the thin film as a mask by adding a third impurity element to the semiconductor layer,
    前記第2のマスクを除去し、 Removing the second mask,
    前記ゲート電極及び前記薄膜上に第1の絶縁層を形成し、 A first insulating layer formed on the gate electrode and the thin film,
    前記第1の絶縁層上に、前記第1の領域に電気的に接続される第1の配線と、前記第7の領域に電気的に接続される第2の配線と、を形成し、 On the first insulating layer, forming a first wiring which is electrically connected to the first region, and a second wiring electrically connected to said seventh area,
    前記第1の配線上及び前記第2の配線上に、第2の絶縁層を形成し、 On the first wiring and on the second wiring, and a second insulating layer,
    前記第2の絶縁層上に、前記第1の配線に電気的に接続されるEL素子を形成することを特徴とする表示装置の作製方法。 The method for manufacturing a display device, characterized in that said second insulating layer, forming an EL element electrically connected to the first wiring.
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