JP4747543B2 - Display panel - Google Patents

Display panel Download PDF

Info

Publication number
JP4747543B2
JP4747543B2 JP2004283571A JP2004283571A JP4747543B2 JP 4747543 B2 JP4747543 B2 JP 4747543B2 JP 2004283571 A JP2004283571 A JP 2004283571A JP 2004283571 A JP2004283571 A JP 2004283571A JP 4747543 B2 JP4747543 B2 JP 4747543B2
Authority
JP
Grant status
Grant
Patent type
Prior art keywords
sub
pixel
line
transistor
interconnection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004283571A
Other languages
Japanese (ja)
Other versions
JP2006098622A (en )
Inventor
潤 小倉
友之 白嵜
Original Assignee
カシオ計算機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Description

本発明は、発光素子をサブピクセルに用いたディスプレイパネルに関する。 The present invention relates to a display panel using a light emitting element to the sub-pixels.

発光素子である有機エレクトロルミネッセンスディスプレイパネルは、大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルが高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。 A light emitting element an organic electroluminescent display panel, as a passive driving method roughly, can be classified into an active matrix driving method, organic electroluminescence display panel high contrast of the active matrix driving method, high It is better than passive driving method in terms such as definition.

例えば、特許文献1に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルにおいては、有機エレクトロルミネッセンス素子(以下、有機EL素子という。)と、画像データに応じた電圧信号がゲートに印加されて有機EL素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとが、画素ごとに設けられている。 For example, applied in the organic electroluminescent display panel of a conventional active matrix driving method disclosed in Patent Document 1, an organic electroluminescence device (hereinafter, referred to as organic EL elements.) And the voltage signal corresponding to image data to the gate a driving transistor supplying a current to the organic EL element is a switching transistor which performs switching to supply the voltage signal corresponding to image data to the gate of the driving transistor are provided for each pixel.

この有機エレクトロルミネッセンスディスプレイパネルでは、走査線が選択されるとスイッチ用トランジスタがオンになり、その時に輝度を表すレベルの電圧が信号線を介して駆動トランジスタのゲートに印加される。 In this organic electroluminescent display panel, when the scanning line is selected switching transistor is turned on, the voltage of level representing the luminance at that time is applied to the gate of the driving transistor through a signal line. これにより、駆動トランジスタがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源から駆動トランジスタのソース−ドレインを介して有機EL素子に流れ、有機EL素子が電流の大きさに応じた輝度で発光する。 Accordingly, the driving transistor is turned on, a driving current having a magnitude corresponding to the level of the gate voltage from the power supply source of the driving transistor - flow through the organic EL element through the drain, the organic EL element according to the magnitude of the current and emits light with a luminance.

その際、回路内に設けられたコンデンサであるストレージキャパシタに、駆動トランジスタのゲートに印加された電圧が記憶され、走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになってもストレージキャパシタが駆動トランジスタのゲートに電圧を印加するため、ゲート電圧のレベルが保持され続け、有機EL素子が電圧に応じた駆動電流の大きさに従った輝度で発光し続ける。 At this time, the storage capacitor is a capacitor provided in the circuit, the voltage applied to the gate of the driving transistor are stored, during the selection of the scanning line is completed until the next the scanning line is selected in, the switch transistor a storage capacitor also turned off to apply a voltage to the gate of the driving transistor, the level of the gate voltage continues to be held, in accordance with the magnitude of the driving current organic EL elements corresponding to the voltage It continues to emit light at a luminance.

有機エレクトロルミネッセンスディスプレイパネルを駆動するために、有機エレクトロルミネッセンスディスプレイパネルの周辺に駆動回路を設け、有機エレクトロルミネッセンスディスプレイパネルに敷設された走査線、信号線、電源線等に電圧を印加することが行われている。 To drive the organic electroluminescent display panel, a driving circuit in the periphery of the organic electroluminescence display panel provided, laid on the organic electroluminescent display panel scan lines, signal lines, and applying a voltage to the power supply line or the like row are we.

また、従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルでは、電源線のような有機EL素子に電流を流す配線はスイッチ用トランジスタ、駆動トランジスタ等といった薄膜トランジスタの材料を用いて薄膜トランジスタのパターニング工程と同時にパターニングされる。 Further, the organic electroluminescent display panel of a conventional active matrix driving system, the wiring supplying a current to the organic EL element such as a power supply line switching transistors, a thin film transistor patterning step by using the material of the thin film transistor such driving transistor or the like at the same time It is patterned. 即ち、有機エレクトロルミネッセンスディスプレイパネルを製造するにあたって、薄膜トランジスタの電極のもととなる導電性薄膜に対してフォトリソグラフィー法、エッチング法を行うことによって、その導電性薄膜から薄膜トランジスタの電極を形状加工するとともに、同時に電極に接続される配線も形状加工する。 That is, in manufacturing the organic electroluminescent display panel, photolithography to the conductive thin film to be the original thin film transistor electrodes, by performing an etching method, a thin film transistor of the electrode from the conductive thin film while shaping the wiring is also shaping to be simultaneously connected to the electrode. そのため、配線が導電性薄膜から形成されると、配線が薄膜トランジスタの電極の厚さと同じになる。 Therefore, when the wiring is formed of a conductive thin film, the wiring is the same as the thickness of the thin film transistor of the electrodes.
特開平8−330600号公報 JP-8-330600 discloses

しかしながら、薄膜トランジスタの電極は、その名の通り薄膜で形成されトランジスタとして機能することを前提に設計されているため、言い換えれば発光素子に電流を流すことを前提として設計していないため、配線から複数の発光素子に電流を流そうとすると、配線の電気抵抗によって、電圧降下が発生したり、配線を通じた電流の流れの遅延が生じたりする。 However, since the thin film transistor electrodes, because it is designed on the assumption that function as formed were as thin as its name transistors, not designed on the assumption that the current flow to the light emitting element other words, more of the wires When current to flow in the light emitting element, the electric resistance of the wiring, or voltage drop occurs, the flow of the delay of the current through the wires or cause. 電圧降下及び電流遅延を抑えるために配線を低抵抗化することが望まれるが、そのためにトランジスタのソース、ドレイン電極となる金属層を電流が十分に流れる程度にかなり幅広にパターニングして低抵抗配線としたりすると、配線が他の配線や導電体等と平面視して重なる面積が増えてしまい、それらの間で寄生容量が発生してしまう。 Although it is desirable to reduce the resistance of the wiring in order to suppress the voltage drop and current delays, the source of the transistor to the current metal layer serving as a drain electrode is patterned fairly wide to the extent that sufficient flow resistance wire with or with, wiring will increasingly overlapping area with other wiring or conductor such as in a plan view, parasitic capacitance is generated between them. そのため、電流の流れを遅くする要因となり、或いはトランジスタアレイ基板側からEL光を出射するいわゆるボトムエミッション構造の場合、EL素子からの発光を配線が遮光してしまうので、発光面積の割合である開口率の低下を招いてしまっていた。 Therefore, it becomes a factor to slow the flow of current, or if the transistor array substrate side of the so-called bottom emission structure which emits EL light, the wiring luminescence from the EL element is thus shielded, the ratio of the light emission area open It had gotten led to a reduction in the rate.

また、低抵抗化するために薄膜トランジスタのゲート電極を厚くすると、エッチング精度が低下するばかりでなく、ゲート電極の段差を平坦化するための平坦化膜(例えば薄膜トランジスタが逆スタガ構造の場合、ゲート絶縁膜に相当)まで厚くしなければならず、トランジスタ特性が大きく変化してしまう恐れがあり、またソース、ドレイン電極を厚くすると、ソース、ドレイン電極のエッチング精度が低下してしまうため、やはりトランジスタの特性に悪影響を及ぼす恐れがある。 Further, when the thickness of the gate electrode of the thin film transistor in order to reduce the resistance of not only the etching accuracy decreases, when the planarizing film (for example, a thin film transistor for flattening the step of the gate electrode of the reverse stagger structure, the gate insulating must be increased to correspond to the film), there is a possibility that the transistor characteristic greatly changes, and the source, when the thickness of the drain electrode, the source, the etching accuracy of the drain electrode is reduced, also the transistor It may adversely affect the properties.

さらに、各画素の有機EL素子へ流す駆動電流の電流値は極めて小さいため、この駆動電流を各画素に伝達する配線と他の構成要素との間の寄生容量に影響されやすい。 Furthermore, since the current value of the drive current supplied to the organic EL element of each pixel is very small, sensitive to parasitic capacitance between the wiring and other components to transmit the driving current to each pixel. 特に、有機EL素子のカソードとして機能する対向電極との間に比較的大きな寄生容量が、駆動電流の遅延が生じてしまうという問題があった。 In particular, a relatively large parasitic capacitance between the counter electrode serving as the cathode of the organic EL element, the delay of the drive current is a problem that occurs.

そこで、本発明は、配線の低抵抗化を図って電圧降下・信号遅延を抑えつつ、信号線と対向電極間の寄生容量を減らすことでデータの書き込み時間の遅延を抑制することを目的とする。 The present invention is intended to work to lower resistance of a wire while suppressing the voltage drop-signal delay, to suppress to reduce the parasitic capacitance delays in the write time of the data in between the signal lines and the counter electrode .

以上の課題を解決するために、本発明のディスプレイパネルは、 In order to solve the above problems, a display panel of the present invention,
基板と、 And the substrate,
駆動トランジスタと、スイッチトランジスタと、有機EL素子と、をそれぞれ有する複数のサブピクセルと、 A driving transistor, a switching transistor, a plurality of sub-pixels having the organic EL element, respectively,
前記駆動トランジスタ及び前記スイッチトランジスタのゲート、ソース・ドレインとは異なる導電層によって形成された複数の配線と、 A plurality of wires formed by different conductive layers is a gate, the source and drain of the driving transistor and the switching transistor,
前記スイッチトランジスタに電流を流す信号線と、を備え、 And a signal line supplying a current to said switching transistor,
前記有機EL素子は、 The organic EL element,
前記各配線の間において前記各配線に沿って前記基板上に配列され、前記駆動トランジスタのソースまたはドレインの一方に接続されたサブピクセル電極と、 And sub-pixel electrode to which the are arranged on the substrate along each wire, connected to one of a source and a drain of the driving transistor between the respective wires,
前記サブピクセル電極上に成膜された発光層と、 A light emitting layer formed on said sub-pixel electrodes,
前記信号線と重ならないように前記発光層を被覆した対向電極と、を備え、 And a counter electrode covering the light emitting layer so as not to overlap with the signal line,
前記複数の配線は、前記スイッチトランジスタを選択する選択配線と、前記駆動トランジスタのソースまたはドレインの他方に接続された給電配線と、前記対向電極に接続された共通配線とを有し、 Wherein the plurality of wires includes a selection line for selecting the switch transistor, a power supply line connected to the other of the source or the drain of the driving transistor, and connected to common line to said counter electrode,
前記サブピクセルは、赤サブピクセル、緑サブピクセル及び青サブピクセルを有し、 The sub-pixel has a red sub-pixel, a green sub-pixel and blue sub-pixels,
前記赤サブピクセルの前記発光層は前記給電配線及び前記共通配線の間に配置され、 The light emitting layer of the red sub-pixel is disposed between the feed line and the common line,
前記緑サブピクセルの前記発光層は前記共通配線及び前記選択配線の間に配置され、 Wherein the light emitting layer of the green sub-pixel is disposed between the common wiring and the selection line,
前記青サブピクセルの前記発光層は前記選択配線及び前記給電配線の間に配置され、 The light emitting layer of the blue sub-pixels is disposed between the selected wiring and the feed interconnection,
前記選択配線、前記給電配線及び前記共通配線は、前記発光層より凸設されている。 Said selection line, the feed line and the common line is protrusively provided from the light emitting layer.

発光期間に前記駆動トランジスタのソース−ゲート間の電圧を保持する保持トランジスタ有するようにしてもよい。 The source of the driving transistor to the light emitting period - voltage may have a holding transistor which holds a gate.

前記共通配線は分割されているストライプ形状であることが好ましい。 Wherein it is preferred that the common line is a stripe shape which is divided.

好ましくは、前記各配線を被覆した撥水性・撥油性の疎水絶縁膜を備える。 Preferably comprises a hydrophobic insulation film of water-repellent oil-repellent coated with the respective wirings. さらに好ましくは、前記疎水絶縁膜が、電着塗装法により前記各配線に電着されたフッ素系電着塗料からなる。 More preferably, the hydrophobic insulating film, made of electrodeposited fluorine-based electrodeposition paint to the respective wiring by electrodeposition coating method.

本発明によれば、配線がトランジスタのゲート、ソース・ドレインとは異なる導電層によって形成されているから、トランジスタのゲート、ソース・ドレインよりも配線を厚くすることができ、配線を低抵抗化することができる。 According to the present invention, the gate wiring is transistor from being formed by the different conductive layers of the source and drain, the gate of the transistor, it is possible to increase the wiring than the source and drain, to reduce the resistance of the wiring be able to. そのため、配線を通じてトランジスタ・サブピクセル電極に電流を流した場合でも、電圧降下を抑えることができるとともに電流遅延も抑えることができる。 Therefore, even when a current flows to the transistor sub-pixel electrode through the wiring can be suppressed even current delay it is possible to suppress the voltage drop.

また、信号線の上方には有機EL膜の対向電極を設けないから、信号線の全長に亘って信号線が対向電極と対向することによって発生する寄生容量を低減させることができ、データの書き込み時間が遅延することを抑制することができる。 Further, since the above signal line without the counter electrode of the organic EL layer, it is possible to reduce a parasitic capacitance signal line over the entire length of the signal line is generated by the counter and the counter electrode, the writing of data time can be prevented from being delayed.

本発明によれば、配線を厚くすることができるので、配線を低抵抗化することができる。 According to the present invention, it is possible to increase the wiring, it is possible to reduce the resistance of the wiring. 配線の低抵抗化によって遅延、電圧降下を抑えることができる。 Delayed by the resistance of the wiring, it is possible to suppress the voltage drop.

また、信号線が対向電極と対向することによって発生する寄生容量を低減させることができ、データの書き込み時間が遅延することを抑制することができる。 Further, the signal lines can be reduced parasitic capacitance generated by the counter and the counter electrode, the data writing time can be prevented from being delayed.

以下に、本発明を実施するための最良の形態について図面を用いて説明する。 It will be described below with reference to the drawings best mode for carrying out the present invention. 但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。 However, the embodiments described below, various technically preferable limitations are imposed in order to practice the present invention and are not intended to limit the scope of the invention to the following embodiments and illustrated examples. また、以下の説明において、エレクトロルミネッセンス(Electro Luminescence)という用語をELと略称する。 In the following description, abbreviated as EL term electroluminescence (Electro Luminescence).

[第1の実施の形態] First Embodiment
〔ディスプレイパネルの平面レイアウト〕 [Planar layout of the display panel]
図1は、第1の実施形態におけるディスプレイパネルの配線構造を示した略平面図である。 Figure 1 is a schematic plan view showing the wiring structure of the display panel in the first embodiment. また、図2には、アクティブマトリクス駆動方式で動作するカラー表示可能なディスプレイパネル1の画素3の概略平面図が示されている。 Further, in FIG. 2 is a schematic plan view of the pixel 3 of the color display can display panel 1 to operate in an active matrix driving method is shown. このディスプレイパネル1においては、1ピクセルの画素3が、赤色に発光する1ドットの赤サブピクセルPrと、緑色に発光する1ドットの緑サブピクセルPgと、青色に発光する1ドットの青サブピクセルPbと、からなる。 In the display panel 1, pixel 3 of one pixel, and the red sub-pixel Pr of 1 dot that emits red light, a green sub-pixels Pg of 1 dot emitting green light, blue sub-pixels of one dot that emits blue light and Pb, consisting of. このような画素3が絶縁基板2上にマトリクス状に配列されている。 Such pixels 3 are arrayed in a matrix on the insulating substrate 2. 具体的に垂直方向の配列に着目すると、複数の赤サブピクセルPrが垂直方向(列方向)に沿って一列に配列され、複数の緑サブピクセルPgが垂直方向に沿って一列に配列され、複数の青サブピクセルPbが垂直方向に沿って一列に配列されている。 Specifically focusing in the vertical direction of the array, a plurality of red sub-pixels Pr are arrayed in a column in the vertical direction (column direction), a plurality of green sub-pixels Pg are arrayed in a column in the vertical direction, a plurality blue subpixel Pb are arrayed in a line along the vertical. 水平方向(行方向)の配列に着目すると、赤サブピクセルPr、緑サブピクセルPg、青サブピクセルPbの順に繰り返し配列され、水平方向に連続して並んだ赤サブピクセルPr、緑サブピクセルPg、青サブピクセルPbの組み合わせが画素3となる。 Focusing on the sequence of the horizontal direction (row direction), the red sub-pixel Pr, green sub-pixel Pg, are repeatedly arranged in the order of the blue sub-pixel Pb, the red sub-pixels Pr arrayed continuously in the horizontal direction, the green subpixel Pg, the combination of the blue sub-pixel Pb is a pixel 3. なお、以下の説明において、サブピクセルPはこれら赤サブピクセルPr、緑サブピクセルPg、青サブピクセルPbの中の任意のサブピクセルを表し、サブピクセルPについての説明は赤サブピクセルPr、緑サブピクセルPg、青サブピクセルPbの何れについても適用される。 In the following description, the sub-pixels P of these red sub-pixels Pr, green sub-pixel Pg, represents any sub-pixel in the blue sub-pixel Pb, the sub-pixels P described red sub-pixel Pr of the green sub pixel Pg, apply for any of the blue sub-pixels Pb.

絶縁基板2上において、垂直方向の青サブピクセルPbの列と赤サブピクセルPrの列との間には、信号線Yrが敷設され、垂直方向の赤サブピクセルPrの列と緑サブピクセルPgの列との間には、信号線Ygが敷設され、垂直方向の緑サブピクセルPgの列と青サブピクセルPbの列との間には、信号線Ybが敷設されている。 On the insulating substrate 2, between the rows of columns and red sub-pixels Pr in the vertical direction of the blue sub-pixel Pb, the laying signal lines Yr, vertical red sub-pixels Pr columns and the green sub-pixel Pg between the columns are laid in the signal line Yg, between the rows of columns and blue sub-pixels Pb in the vertical direction of the green sub-pixel Pg, the signal line Yb is laid. 従って、水平方向の配列順に着目すると、信号線Yr、信号線Yg、信号線Ybの順に繰り返し配列されている。 Therefore, when attention is paid to the arrangement order in the horizontal direction, are repeatedly arranged signal lines Yr, a signal line Yg, the order of the signal line Yb. これら信号線Yr、信号線Yg、信号線Ybは、垂直方向に延在し、互いに平行に設けられている。 These signal lines Yr, a signal line Yg, the signal line Yb extends in the vertical direction, are provided parallel to each other.

ここで、信号線Yrは垂直方向に沿って一列に配列された全ての赤サブピクセルPrのそれぞれに対して順次所定の電流値の信号を流すものであり、信号線Ygは垂直方向に沿って一列に配列された全ての緑サブピクセルPgのそれぞれに対して順次所定の電流値の信号を流すものであり、信号線Ybは垂直方向に沿って一列に配列された全ての青サブピクセルPbのそれぞれに対して順次所定の電流値の信号を流すものである。 Here, the signal lines Yr is intended to flow a sequential signals of a predetermined current value for each of all the red sub-pixels Pr arrayed in a line along the vertical direction, the signal line Yg along the vertical direction is intended to flow a sequential signals of a predetermined current value for each of all the green sub-pixels Pg arrayed in a line, the signal line Yb in all the blue sub-pixels Pb arrayed in a row along a vertical direction in which successively flow a signal of a predetermined current value for each. なお、以下の説明において、赤サブピクセルPrの場合では信号線Yが図2の信号線Yrを表し、緑サブピクセルPgの場合では信号線Yが図2の信号線Ygを表し、青サブピクセルPbの場合では信号線Yが図2の信号線Ybを表し、信号線Yについての説明は信号線Yr、信号線Yg、信号線Ybの何れについても適用される。 In the following description, in the case of the red sub-pixel Pr signal line Y represents the signal line Yr in FIG. 2, in the case of the green sub-pixel Pg signal line Y represents the signal line Yg in FIG. 2, the blue subpixel the signal lines Y in the case of Pb represents the signal line Yb in FIG. 2, description of the signal line Y signal lines Yr, a signal line Yg, applies for any signal line Yb.

共通配線91は、後述する有機EL素子20に導通され、信号線Y、薄膜トランジスタ22,23、コンタクトホール93と共通配線91は電気的に絶縁されている。 Common interconnection 91 is electrically connected to the organic EL element 20 to be described later, the signal line Y, the thin film transistors 22 and 23, the contact holes 93 and common interconnection 91 are electrically insulated. 平面視して、共通配線91は信号線Yと重なることなく且つ信号線Yに平行に沿うように設けられている。 In plan view, it is provided along parallel to and signal line Y without the common wiring 91 is overlapped with the signal lines Y. このため、共通配線91と信号線Yとの間の寄生容量は重なっている場合に比べて極めて小さくなっている。 Therefore, the extremely small as compared with the case of overlap parasitic capacitance between the common wiring 91 and the signal line Y. また共通配線91は薄膜トランジスタ22,23とに重なっているが、薄膜トランジスタ22,23との間の寄生容量を小さくするために、平面視して、共通配線91と薄膜トランジスタ22,23とが重なる面積が可能な限り小さい方が好ましい。 The common interconnection 91 overlaps the thin film transistors 22 and 23 but, in order to reduce the parasitic capacitance between the thin film transistor 22 and 23, the area that in plan view, overlaps the common line 91 and the thin film transistor 22, 23 as long as is preferably small as possible.

また、複数本の走査線Xが水平方向に沿って延在し、これら走査線Xに対して複数本の供給線Z、複数本の給電配線90が平行に設けられている。 Also, extend a plurality of scanning lines X along the horizontal direction, the supply lines Z in a plurality of relative scanning lines X, a plurality of feed interconnections 90 are provided in parallel. 平面視して、供給線Zに給電配線90が重なっており、供給線Zと給電配線90は互いに導通している。 In plan view, and the feed interconnection 90 overlaps the supply line Z, supply line Z and feed interconnection 90 are electrically connected to each other. 走査線Xと供給線Zとの間において、複数の画素3が水平方向に沿った一行に配列されている。 Between the supply line Z and the scan lines X, they are arranged in a row in which a plurality of pixels 3 along the horizontal direction. 垂直方向の配列順に着目すると、走査線X、画素3の列、供給線Zの順に繰り返し配列されている。 Focusing on the arrangement order of the vertical scanning lines X, it is repeatedly arranged column of pixels 3 in the order of supply lines Z.

ここで、走査線Xは水平方向に沿った一行に配列された全サブピクセルPr,Pg,Pbに信号を供給するものであり、供給線Zも水平方向に沿った一行に配列された全サブピクセルPr,Pg,Pbに信号を供給するものである。 Here, the scanning line X is the total sub-pixels Pr arrayed in a line along the horizontal direction, Pg, supplies a signal to the Pb, all the sub-supply line Z also arranged in one line along the horizontal direction pixels Pr, and supplies a signal Pg, to Pb.

n本の信号線Y 1 〜Y nは垂直方向に並列され、m本の走査線X 1 〜X m水平方向に並列されている。 signal lines Y 1 to Y n of the n is parallel to the vertical direction and are parallel to the scanning lines X 1 to X m horizontal m present. また、m,nはそれぞれ2以上の自然数であり、且つnは3の倍数であり、走査線Xに下付けした数字は図1および後述する図10において上からの配列順を表し、供給線Zに下付けした数字は図1、図10において上からの配列順を表し、信号線Yに下付けした数字は図1において左からの配列順を表し、サブピクセルPに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。 Also, m, n is a natural number of 2 or more, respectively, and n is a multiple of 3, subscript added to the scan line X represents the arrangement order from the top in FIG. 10 to FIG. 1 and described later, the supply line the subscript added to the Z 1 represents a sequence order from the top in FIG. 10, the subscript added to the signal line Y represents the arrangement order from the left in FIG. 1, the subscript added to the sub-pixel P front represents the arrangement order from the top, the rear represents the arrangement order from the left. すなわち、1〜mのうちの任意の自然数をiとし、1からnのうちの任意の自然数をjとした場合に、走査線X iは上からi行目であり、供給線Z iは左からi行目であり、信号線Y jは左からj列目であり、サブピクセルP i,jは上からi行目、左からj列目であり、サブピクセルP i,jは走査線X i 、供給線Z i及び信号線Y jに接続されている。 That is, the arbitrary natural number of 1~m and i, an arbitrary natural number of from 1 n when the j, the scan line X i is the i-th row from the top, the supply line Z i is left from the i-th row, the signal line Y j is the j-th column from the left, the i-th row sub-pixel P i, j is from above, a j-th column from the left, the sub-pixel P i, j is the scan line X i, is connected to the supply line Z i and signal line Y j.

サブピクセルPr,Pg,Pbの色は、後述する有機EL素子20(図3等に図示)の発光色によって定まる。 Sub-pixels Pr, Pg, and colors of Pb is determined by the luminescent color of the organic EL device 20 (shown in Figure 3, etc.) which will be described later.

〔サブピクセルの回路構成〕 [Circuit structure of the sub-pixel]
次に、サブピクセルPr,Pg,Pbの回路構成について図1の略平面図および図3の等価回路図を用いて説明する。 Next, sub-pixels Pr, Pg, and will be described with reference to schematic plan view and an equivalent circuit diagram of FIG. 3 in FIG. 1 for the circuit configuration of Pb. 何れのサブピクセルPr,Pg,Pbも同様に構成されており、1ドットのサブピクセルPにつき、有機EL素子20、Nチャネル型のアモルファスシリコン薄膜トランジスタ(以下単にトランジスタと記述する。)21,22,23及びキャパシタ24が設けられている。 Any of the subpixels Pr, Pg, Pb are also configured similarly, per sub-pixel P of 1 dot, the organic EL element 20, (referred to as referred to simply as a transistor.) N-channel amorphous silicon thin film transistors 21 and 22, 23 and the capacitor 24 are provided. 以下では、トランジスタ21をスイッチトランジスタ21と称し、トランジスタ22を保持トランジスタ22と称し、トランジスタ23を駆動トランジスタ23と称する。 Hereinafter, the transistor 21 is referred to as a switching transistor 21, referred to transistor 22 and holding transistor 22, referred to as a driving transistor 23 and transistor 23.

スイッチトランジスタ21においては、ソース21sが信号線Yに導通し、ドレイン21dが有機EL素子20のサブピクセル電極20a、駆動トランジスタ23のソース23s及びキャパシタ24の上層電極24Bに導通し、ゲート21gが保持トランジスタ22のゲート22g及び走査線Xに導通している。 In the switch transistor 21 becomes conductive source 21s to the signal line Y, the sub-pixel electrode 20a of the drain 21d organic EL element 20, electrically connected to the upper electrode 24B of the source 23s and the capacitor 24 of the driving transistor 23, a gate 21g is maintained It is electrically connected to the gate 22g and the scanning line X of the transistor 22.

保持トランジスタ22においては、ソース22sが駆動トランジスタ23のゲート23g及びキャパシタ24の下層電極24Aに導通し、ドレイン22dが駆動トランジスタ23のドレイン23d及び供給線Zに導通し、ゲート22gがスイッチトランジスタ21のゲート21g及び走査線Xに導通している。 In the holding transistor 22 becomes conductive source 22s is the lower electrode 24A of the gate 23g and the capacitor 24 of the driving transistor 23, the drain 22d is electrically connected to the drain 23d and the supply line Z of the driving transistor 23, a gate 22g of the switch transistors 21 It is electrically connected to the gate 21g and the scan line X. なお、保持トランジスタ22のドレイン22dは、走査線Xに接続されていてもよい。 The drain 22d of the holding transistor 22 may be connected to the scan line X.

駆動トランジスタ23においては、ソース23sが有機EL素子20のサブピクセル電極20a、スイッチトランジスタ21のドレイン21d及びキャパシタ24の上層電極24Bに導通し、ドレイン23dが保持トランジスタ22のドレイン22d及び供給線Zに導通し、ゲート23gが保持トランジスタ22のソース22s及びキャパシタ24の下層電極24Aに導通している。 In the driving transistor 23, the sub-pixel electrode 20a of the source 23s organic EL element 20, electrically connected to the upper electrode 24B of the drain 21d and the capacitor 24 of the switching transistor 21, the drain 23d to the drain 22d and the supply line Z of the holding transistor 22 rendered conductive, the gate 23g is electrically connected to the lower electrode 24A of the source 22s and the capacitor 24 of the holding transistor 22.

有機EL素子20のカソードとなる対向電極20cは共通配線91に導通している。 Counter electrode 20c serving as a cathode of the organic EL element 20 is electrically connected to the common wiring 91.

垂直方向に沿って一列に配列された何れの赤サブピクセルPrのスイッチトランジスタ21のソース21sも共通の信号線Yrに導通し、垂直方向に沿って一列に配列された何れの緑サブピクセルPgのスイッチトランジスタ21のソース21sも共通の信号線Ygに導通し、垂直方向に沿って一列に配列された何れの青サブピクセルPbのスイッチトランジスタ21のソース21sも共通の信号線Ybに導通している。 The source 21s of the switch transistors 21 of all the red sub-pixels Pr arrayed in a line along the vertical direction electrically connected to the common signal line Yr, any arranged in a row along the vertical direction of the green sub-pixel Pg the source 21s of the switch transistors 21 electrically connected to the common signal line Yg, and the source 21s of the switch transistors 21 of all the blue sub-pixels Pb arrayed in a line along the vertical direction electrically connected to the common signal line Yb .

一方、水平方向に沿った一行に配列された何れのサブピクセルPr,Pg,Pbのスイッチトランジスタ21のゲート21gも共通の走査線Xに導通し、水平方向に沿った一行に配列された何れのサブピクセルPr,Pg,Pbの保持トランジスタ22のゲート22gも共通の走査線Xに導通し、水平方向に沿った一行に配列された画素3の何れのサブピクセルPr,Pg,Pbの保持トランジスタ22のドレイン22dも共通の供給線Zに導通し、水平方向に沿った一行に配列された画素3の何れのサブピクセルPr,Pg,Pbの駆動トランジスタ23のドレイン23dも共通の供給線Zに導通している。 On the other hand, any of the sub-pixels Pr arrayed in a line along the horizontal direction, Pg, gates 21g of Pb of the switch transistor 21 is also electrically connected to the common scan line X, of any arranged in one line along the horizontal direction sub-pixels Pr, Pg, and also the gates 22g of the holding transistors 22 of Pb electrically connected to the common scan line X, one of the sub-pixels Pr in the horizontal direction are arranged in one line along the pixel 3, Pg, and Pb holding transistor 22 also conducts a common supply line Z of the drain 22 d, conducting one of the sub-pixels Pr of the pixels 3 arranged in one line along the horizontal direction, Pg, also drain 23d of the Pb of the driving transistor 23 to a common supply line Z doing.

〔サブピクセルの平面レイアウト〕 [Planar layout of the sub-pixel]
図4は、サブピクセルPの電極を主に示した平面図である。 Figure 4 is a plan view showing the electrodes of the sub-pixel P mainly.

図4に示すように、何れのサブピクセルPr,Pg,Pbにおいても、平面視して、スイッチトランジスタ21が信号線Yに沿うように配置され、保持トランジスタ22が走査線Xの近くのサブピクセルPの角部に配置され、駆動トランジスタ23が隣の信号線Yに沿うように配置され、キャパシタ24が駆動トランジスタ23に沿うように配置されている。 As shown in FIG. 4, both the sub-pixels Pr, Pg, even in Pb, in plan view, it is arranged so that the switch transistor 21 is along the signal line Y, the holding transistor 22 is close to the sub-pixel scan lines X is disposed at a corner of P, the driving transistor 23 is arranged along the neighboring signal lines Y, the capacitor 24 is disposed along the drive transistor 23.

なお、ディスプレイパネル1全体を平面視して、全てのサブピクセルPr,Pg,Pbのスイッチトランジスタ21だけに着目すると、複数のスイッチトランジスタ21がマトリクス状に配列され、全てのサブピクセルPr,Pg,Pbの保持トランジスタ22だけに着目すると、複数の保持トランジスタ22がマトリクス状に配列され、全てのサブピクセルPr,Pg,Pbの駆動トランジスタ23だけに着目すると、複数の駆動トランジスタ23がマトリクス状に配列されている。 Incidentally, the entire display panel 1 in a plan view, all the sub-pixels Pr, Pg, when attention is focused only on the switch transistor 21 of Pb, a plurality of switch transistors 21 are arrayed in a matrix, all the sub-pixels Pr, Pg, focusing only on the Pb of the holding transistor 22, a plurality of holding transistors 22 are arrayed in a matrix, all the sub-pixels Pr, Pg, when attention is focused only on the driving transistor 23 of Pb, the plurality of driving transistors 23 are arrayed in a matrix It is.

図2及び図4では、トランジスタ21〜23を見やすくするために、有機EL素子20のサブピクセル電極20aの図示を省略するが、サブピクセル電極20aは、水平方向に隣り合う信号線Yと、垂直方向に隣り合う供給線Z及び走査線Xとによって囲まれた矩形領域内に配置されている。 In Figure 2 and Figure 4, for clarity the transistors 21 to 23, although not shown in the sub-pixel electrode 20a of the organic EL device 20, the sub-pixel electrode 20a includes a signal line Y adjacent in the horizontal direction, vertical It is arranged within the rectangular region surrounded by the supply lines Z and the scan lines X adjacent in direction. そして、サブピクセル電極20aは、その矩形領域に沿うように矩形状に設けられている。 Then, the sub-pixel electrode 20a is provided in a rectangular shape along its rectangular area. そのため、ディスプレイパネル1全体を平面視して、全てのサブピクセルPr,Pg,Pbのサブピクセル電極20aだけに着目すると、複数のサブピクセル電極20aがマトリクス状に配列されている。 Therefore, the entire display panel 1 in a plan view, all the sub-pixels Pr, Pg, when attention is paid only to the sub-pixel electrode 20a of Pb, a plurality of sub-pixel electrodes 20a are arrayed in a matrix.

〔ディスプレイパネルの層構造〕 [Layer Structure of Display Panel]
ディスプレイパネル1の層構造について図5〜図8を用いて説明する。 The layer structure of the display panel 1 will be described with reference to FIGS. ここで、図5は、図2に示された破断線V−Vに沿って絶縁基板2の厚さ方向に切断した矢視断面図であり、図6は、図2に示された破断線VI−VIに沿って絶縁基板2の厚さ方向に切断した矢視断面図であり、図7は、図2に示された破断線VII−VIIに沿って絶縁基板2の厚さ方向に切断した矢視断面図であり、図8は、図2に示された破断線VIII−VIIIに沿って絶縁基板2の厚さ方向に切断したの矢視断面図である。 Here, FIG. 5 is an arrow cross-sectional view taken in the thickness direction of the insulating substrate 2 along a break line V-V shown in FIG. 2, FIG. 6, broken lines shown in FIG. 2 along VI-VI and an arrow cross-sectional view taken in the thickness direction of the insulating substrate 2, 7, cut in the thickness direction of the insulating substrate 2 along a break line VII-VII shown in FIG. 2 It was a sectional view taken along line, FIG. 8 is a cross-sectional view taken along cut in the thickness direction of the insulating substrate 2 along a break line VIII-VIII shown in FIG. なお、図8は、キャパシタ24の下層電極24A,上層電極24Bが短縮されて示されている。 8 shows, the lower electrodes 24A of the capacitors 24, the upper electrode 24B is shown being shortened.

ディスプレイパネル1は、光透過性を有する絶縁基板2に対して種々の層を積層したものである。 Display panel 1 is formed by laminating various layers on the insulating substrate 2 having optical transparency. 絶縁基板2は可撓性のシート状に設けられているか、又は剛性の板状に設けられている。 Insulating substrate 2 is provided or are provided on a flexible sheet, or a rigid plate.

まず、トランジスタ21〜23の層構造について説明する。 First, it will be described layer structure of the transistor 21 to 23. 図5に示すように、スイッチトランジスタ21は、絶縁基板2上に形成されたゲート21gと、ゲート21g上に形成されたゲート絶縁膜31と、ゲート絶縁膜31を挟んでゲート21gに対向した半導体膜21cと、半導体膜21cの中央部上に形成されたチャネル保護膜21pと、半導体膜21cの両端部上において互いに離間するよう形成され、チャネル保護膜21pに一部重なった不純物半導体膜21a,21bと、不純物半導体膜21a上に形成されたドレイン21dと、不純物半導体膜21b上に形成されたソース21sと、から構成されている。 As shown in FIG. 5, the switch transistor 21 has a gate 21g formed on the insulating substrate 2, a gate insulating film 31 formed on the gate 21g, a semiconductor facing the gate 21g through the gate insulating film 31 and film 21c, a channel protective film 21p formed on the central portion of the semiconductor film 21c, is formed to be separated from each other on both ends of the semiconductor film 21c, a portion the channel protective film 21p overlapping impurity semiconductor film 21a, and 21b, the drain 21d formed on the impurity semiconductor film 21a, and a source 21s formed on the impurity semiconductor film 21b, and a. なお、ドレイン21d及びソース21sは一層構造であっても良いし、二層以上の積層構造であっても良い。 The drain 21d and source 21s can have either a single-layer structure or a laminated structure of two or more layers.

駆動トランジスタ23は、絶縁基板2上に形成されたゲート23gと、ゲート23g上に形成されたゲート絶縁膜31と、ゲート絶縁膜31を挟んでゲート23gに対向した半導体膜23cと、半導体膜23cの中央部上に形成されたチャネル保護膜23pと、半導体膜23cの両端部上において互いに離間するよう形成され、チャネル保護膜23pに一部重なった不純物半導体膜23a,23bと、不純物半導体膜23a上に形成されたドレイン23dと、不純物半導体膜23b上に形成されたソース23sと、から構成されている。 The driving transistor 23 has a gate 23g formed on the insulating substrate 2, a gate insulating film 31 formed on the gate 23g, a semiconductor film 23c facing the gate 23g through the gate insulating film 31, a semiconductor film 23c a channel protective film 23p formed on the central portion of the formed so as to be separated from each other on both ends of the semiconductor film 23c, the impurity semiconductor film 23a that partially overlap the channel protective film 23p, and 23b, the impurity semiconductor film 23a a drain 23d formed in the upper, and a source 23s formed on the impurity semiconductor film 23b, and a. 図4に示したように平面視した場合、駆動トランジスタ23がコ字状に設けられていることで、駆動トランジスタ23のチャネル幅が広くなっている。 When viewed in plan, as shown in FIG. 4, the driving transistor 23 that are provided in a U-shape, the channel width of the drive transistor 23 is wide. ドレイン23d及びソース23sは一層構造であっても良いし、二層以上の積層構造であっても良い。 Drain 23d and source 23s can have either a single-layer structure or a laminated structure of two or more layers.

図8に示すように、保持トランジスタ22は、絶縁基板2上に形成されたゲート22gと、ゲート22g上に形成されたゲート絶縁膜31と、ゲート絶縁膜31を挟んでゲート22gに対向した半導体膜22cと、半導体膜22cの中央部上に形成されたチャネル保護膜22pと、半導体膜22cの両端部上において互いに離間するよう形成され、チャネル保護膜22pに一部重なった不純物半導体膜22a,22bと、不純物半導体膜22a上に形成されたドレイン22dと、不純物半導体膜22b上に形成されたソース22sと、から構成されている。 As shown in FIG. 8, the holding transistor 22 has a gate 22g formed on the insulating substrate 2, a gate insulating film 31 formed on the gate 22g, a semiconductor facing the gate 22g through the gate insulating film 31 and film 22c, a channel protective film 22p formed on the central portion of the semiconductor film 22c, is formed to be separated from each other on both ends of the semiconductor film 22c, a portion the channel protective film 22p overlapping impurity semiconductor film 22a, and 22b, the drain 22d formed on the impurity semiconductor film 22a, and a source 22s formed on the impurity semiconductor film 22b, and a.

また、何れのサブピクセルPr,Pg,Pbでも、スイッチトランジスタ21、保持トランジスタ22及び駆動トランジスタ23が同様の層構造になっている。 Further, any of the sub-pixels Pr, Pg, and even Pb, the switch transistor 21, holding transistor 22 and driving transistor 23 is in the same layer structure.

次に、キャパシタ24の層構造について説明する。 It will now be described layer structure of the capacitor 24. 図5に示したように、キャパシタ24は、絶縁基板2上に形成された下層電極24Aと、下層電極24A上に形成されたゲート絶縁膜31と、ゲート絶縁膜31を挟んで下層電極24Aに対向した上層電極24Bと、から構成されている。 As shown in FIG. 5, the capacitor 24 includes a lower electrode 24A formed on the insulating substrate 2, a gate insulating film 31 formed on the lower electrode 24A, the lower electrode 24A through the gate insulating film 31 and the upper electrode 24B opposed, and a. 何れのサブピクセルPr,Pg,Pbでもキャパシタ24は同様の層構造になっている。 Any of the subpixels Pr, Pg, Pb even capacitor 24 has the same layer structure.

次に、トランジスタ21〜23及びキャパシタ24の各層と信号線Y、走査線X及び供給線Zとの関係について図4〜図8を用いて説明する。 Will now be described with reference to FIGS. 4-8 relationship between transistors 21 to 23 and each signal line Y of the capacitor 24, the scanning lines X and supply lines Z.

全てのサブピクセルPr,Pg,Pbのスイッチトランジスタ21のゲート21g、保持トランジスタ22のゲート22g、駆動トランジスタ23のゲート23g及びキャパシタ24の下層電極24A並びに全ての信号線Yr,Yg,Ybは、絶縁基板2上にべた一面に成膜された導電性膜をフォトリソグラフィー法・エッチング法によってパターニングすることで形成されたものである。 All the sub-pixels Pr, Pg, gates 21g of Pb of the switch transistors 21, the gates 22g of the holding transistors 22, the lower electrode 24A as well as all the signal lines Yr gate 23g and the capacitor 24 of the driving transistor 23, Yg, Yb is insulated a conductive film formed Betaichimen on the substrate 2 and is formed by patterning by photolithography etching method. 以下では、スイッチトランジスタ21のゲート21g、保持トランジスタ22のゲート22g、駆動トランジスタ23のゲート23g及びキャパシタ24の下層電極24A並びに信号線Yr,Yg,Ybの元となる導電性膜をゲートレイヤーという。 In the following, a gate 21g of the switch transistors 21, the gates 22g of the holding transistors 22, the lower electrodes 24A and the signal lines Yr gate 23g and the capacitor 24 of the driving transistor 23, Yg, and the underlying conductive film of Yb as the gate layer.

ゲート絶縁膜31は、全てのサブピクセルPr,Pg,Pbのスイッチトランジスタ21、保持トランジスタ22、駆動トランジスタ23及びキャパシタ24に共通した膜であり、面内にべた一面に成膜されている。 The gate insulating film 31, all the subpixels Pr, Pg, Pb of switch transistor 21, holding transistor 22, a common film to the driving transistor 23 and the capacitor 24 are formed on Betaichimen in the plane. 従って、ゲート絶縁膜31は、スイッチトランジスタ21のゲート21g、保持トランジスタ22のゲート22g、駆動トランジスタ23のゲート23g及びキャパシタ24の下層電極24A並びに信号線Yr,Yg,Ybを被覆している。 Therefore, the gate insulating film 31, a gate 21g of the switch transistors 21, the gates 22g of the holding transistors 22, the lower electrodes 24A and the signal lines Yr gate 23g and the capacitor 24 of the driving transistor 23, Yg, and covers the Yb.

全てのサブピクセルPr,Pg,Pbのスイッチトランジスタ21のドレイン21d・ソース21s、保持トランジスタ22のドレイン22d・ソース22s、駆動トランジスタ23のドレイン23d・ソース23s及びキャパシタ24の上層電極24B並びに全ての走査線X及び供給線Zは、ゲート絶縁膜31上にべた一面に成膜された導電性膜をフォトリソグラフィー法・エッチング法によってパターニングすることで形成されたものである。 All the sub-pixels Pr, Pg, drain 21d · source 21s of Pb of the switch transistor 21, the drain 22 d · source 22s of the holding transistor 22, the upper electrode 24B and all of the scanning of the drain 23d · source 23s and the capacitor 24 of the driving transistor 23 lines X and supply line Z are those formed by patterning were deposited in Betaichimen on the gate insulating film 31 conductive film by photolithography etching method. 以下では、スイッチトランジスタ21のドレイン21d・ソース21s、保持トランジスタ22のドレイン22d・ソース22s、駆動トランジスタ23のドレイン23d・ソース23s及びキャパシタ24の上層電極24B並びに走査線X及び供給線Zの元となる導電性膜をドレインレイヤーという。 Hereinafter, the drain 21d · sources 21s of the switch transistors 21, the drain 22 d · source 22s of the holding transistor 22, and the original upper electrode 24B and the scanning lines X and supply line Z of the drain 23d · source 23s and the capacitor 24 of the driving transistor 23 conductive film made of the called drain layer.

1ドットのサブピクセルPにつき1つのコンタクトホール92がゲート絶縁膜31の走査線Xに重なる箇所に形成され、何れのサブピクセルPr,Pg,Pbにおいても、スイッチトランジスタ21のゲート21g及び保持トランジスタ22のゲート22gがコンタクトホール92を介して走査線Xに導通している。 1 One contact hole 92 per sub-pixel P of the dots are formed at a position overlapping the scanning line X of the gate insulating film 31, any of the sub-pixels Pr, Pg, and even in Pb, gate 21g and holding transistor 22 of the switch transistor 21 the gate 22g of is conducting the scan line X through the contact hole 92. 1ドットのサブピクセルPにつき1つのコンタクトホール94がゲート絶縁膜31の信号線Yに重なる箇所に形成され、何れのサブピクセルPr,Pg,Pbにおいても、スイッチトランジスタ21のソース21sがコンタクトホール94を介して信号線Yに導通している。 One contact hole 94 per sub-pixel P of the one dot is formed at a position overlapping the signal line Y of the gate insulating film 31, any of the sub-pixels Pr, Pg, and even in Pb, the source 21s the contact hole 94 of the switching transistor 21 It is electrically connected to the signal lines Y through. 1ドットのサブピクセルPにつき1つのコンタクトホール93がゲート絶縁膜31の下層電極24Aに重なる箇所に形成され、何れのサブピクセルPr,Pg,Pbにおいても保持トランジスタ22のソース22sが駆動トランジスタ23のゲート23g及びキャパシタ24の下層電極24Aに導通している。 One contact hole 93 per sub-pixel P of the one dot is formed at a position overlapping the lower electrode 24A of the gate insulating film 31, any of the sub-pixels Pr, Pg, source 22s also holding transistor 22 in Pb is driving transistor 23 It is electrically connected to the lower electrode 24A of the gate 23g and the capacitor 24.

全てのサブピクセルPr,Pg,Pbのスイッチトランジスタ21、保持トランジスタ22及び駆動トランジスタ23並びに全ての走査線X及び供給線Zは、べた一面に成膜された保護絶縁膜32によって被覆されている。 All the subpixels Pr, Pg, Pb of switch transistor 21, holding transistor 22 and driving transistor 23 as well as all of the scanning lines X and supply lines Z are covered with the protective insulating film 32 which is formed in Betaichimen. なお、詳細については後述するが、保護絶縁膜32は、供給線Zに重なる箇所で矩形状に分断されている。 Although details will be described later, the protective insulating film 32 is divided into rectangles at portions overlapping the supply lines Z.

保護絶縁膜32には平坦化膜33が積層されており、スイッチトランジスタ21、保持トランジスタ22及び駆動トランジスタ23並びに走査線X及び供給線Zによる凹凸が平坦化膜33によって解消されている。 Protection and planarization film 33 is laminated on the insulating film 32, the switch transistor 21, holding transistor 22 and driving transistor 23 and irregularities caused by the scanning lines X and supply lines Z is eliminated by the planarization film 33. つまり、平坦化膜33の表面が平坦となっている。 In other words, the surface of the planarization film 33 is flat. 平坦化膜33は、ポリイミド等の感光性絶縁樹脂を硬化させたものが好ましい。 Planarization film 33 is preferably one obtained by curing the photosensitive insulating resin such as polyimide. なお、詳細については後述するが、平坦化膜33は、供給線Zに重なる箇所で矩形状に分断されている。 Although details will be described later, the planarization film 33 is divided into rectangles at portions overlapping the supply lines Z.

このディスプレイパネル1をボトムエミッション型として用いる場合、すなわち、絶縁基板2を表示面として用いる場合には、ゲート絶縁膜31、保護絶縁膜32及び平坦化膜33には透明な材料を用いる。 To use the display panel 1 as a bottom emission type, i.e., when used as a display surface an insulating substrate 2, a gate insulating film 31, a transparent material in the protective insulating film 32 and planarization film 33. 絶縁基板2から平坦化膜33までの積層構造をトランジスタアレイ基板50という。 The layered structure from the insulating substrate 2 to the planarization film 33 of the transistor array substrate 50.

保護絶縁膜32及び平坦化膜33の各供給線Zに重なる箇所には、水平方向に沿って長尺な溝34が凹設されている。 At a position overlapping the respective supply line Z of the protective insulating film 32 and planarization film 33, the longitudinal channel 34 along the horizontal direction is recessed. 溝34によって保護絶縁膜32及び平坦化膜33が矩形状に分断され供給線Zが露出している。 Protective insulating film 32 and planarization film 33 is exposed supply line Z is divided into rectangles by the grooves 34. 溝34には給電配線90が埋設されており、溝34内において給電配線90が供給線Zに積層されている。 The grooves 34 are buried feed interconnection 90, feed interconnection 90 is laminated to the supply line Z in the groove 34.

給電配線90は、供給線Zを下地電極として電解メッキ法により形成されたものであるので、信号線Yr、信号線Yg、信号線Yb、走査線X及び供給線Zよりも十分に厚い。 Feed interconnection 90, since the supply line Z and is formed by electrolytic plating as the base electrode, the signal line Yr, a signal line Yg, the signal line Yb, sufficiently thicker than the scan line X and supply line Z. 更には、給電配線90の厚さは、保護絶縁膜32と平坦化膜33の厚さの総計にほぼ等しく、平坦化膜33の表面と給電配線90の表面がほぼ面一となっている。 Furthermore, the thickness of the feed interconnection 90 is approximately equal to the total thickness of the protective insulating film 32 and planarization film 33, the surface and the surface of the feed interconnection 90 of the planarization film 33 are substantially flush. 給電配線90は、銅、アルミ、金若しくはニッケルのうちの少なくともいずれかを含むことが好ましい。 Feed interconnection 90 preferably contains copper, aluminum, at least one of gold or nickel.

平坦化膜33の表面、即ちトランジスタアレイ基板50の表面上には、複数のサブピクセル電極20aがマトリクス状に配列されている。 Surface of the planarization film 33, i.e. on the surface of the transistor array substrate 50, a plurality of sub-pixel electrodes 20a are arrayed in a matrix. サブピクセル電極20aは、有機EL素子20のアノードとして機能する電極である。 Sub-pixel electrode 20a is an electrode functioning as the anode of the organic EL element 20. 即ち、サブピクセル電極20aの仕事関数が比較的高く、後述する有機EL層20bへ正孔を効率よく注入するものが好ましい。 That is, a relatively high work function of the sub-pixel electrode 20a, is intended to inject efficiently holes into the organic EL layer 20b for later preferred. また、サブピクセル電極20aは、ボトムエミッションの場合、可視光に対して透過性を有している。 Further, the sub-pixel electrode 20a in the case of bottom emission, has a transparent to visible light. サブピクセル電極20aとしては、例えば、錫ドープ酸化インジウム(ITO)、亜鉛ドープ酸化インジウム、酸化インジウム(In 23 )、酸化スズ(SnO 2 )、酸化亜鉛(ZnO)又はカドミウム−錫酸化物(CTO)を主成分としたものがある。 The sub-pixel electrode 20a, for example, tin-doped indium oxide (ITO), zinc-doped indium oxide, indium oxide (In 2 O 3), tin oxide (SnO 2), zinc oxide (ZnO) or cadmium - tin oxide ( there are things that as a main component CTO).

なお、このディスプレイパネル1をトップエミッション型として用いる場合、すなわち、絶縁基板2の反対側を表示面として用いる場合には、サブピクセル電極20aと平坦化膜33との間に、導電性且つ可視光反射性の高い反射膜を成膜するか、サブピクセル電極20a自体を反射性電極とすれば良い。 In the case of using the display panel 1 as a top emission type, i.e., when used as a display surface on the opposite side of the insulating substrate 2, between the sub-pixel electrode 20a and the planarization film 33, conductive and visible light or depositing a highly reflective reflecting film, a sub-pixel electrode 20a itself may be a reflective electrode.

1ドットのサブピクセルPにつき3つのコンタクトホール88が平坦化膜33及び保護絶縁膜32のサブピクセル電極20aに重なる箇所に形成され、そのコンタクトホール88に導電性パッド87が埋設されている。 1 three contact holes 88 per sub-pixel P of the dots are formed at positions overlapping the sub-pixel electrode 20a of the planarization film 33 and protective insulating film 32, conductive pad 87 is buried in the contact hole 88. 何れのサブピクセルPr,Pg,Pbにおいても、サブピクセル電極20aが、コンタクトホール88を介してキャパシタ24の上層電極24B、スイッチトランジスタ21のドレイン21d及び駆動トランジスタ23のソース23sに導通している。 Any of sub-pixels Pr, Pg, and even in Pb, the sub-pixel electrode 20a is, the upper electrode 24B of the capacitor 24 through the contact hole 88, are electrically connected to the source 23s of the drain 21d and the driving transistor 23 of the switch transistor 21. 導電性パッド87は、給電配線90とともに形成され、特に上層電極24Bを下地電極として電解メッキ法により形成されることが好ましい。 Conductive pad 87 is formed with the feed line 90 is preferably formed in particular by an electrolytic plating method an upper electrode 24B as a base electrode.

これらサブピクセル電極20aは、平坦化膜33上にべた一面に成膜された導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。 These sub-pixel electrodes 20a are obtained by patterning by the planarization film 33 photolithography etching method the formed conductive film Betaichimen on. 給電配線90の表面には導電性ライン51がパターニングされているが、導電性ライン51は、サブピクセル電極20aの元となる導電性膜をエッチングすることによってサブピクセル電極20aとともにパターニングされたものである。 Although the surface of the feed interconnection 90 is a conductive line 51 is patterned, the conductive lines 51 has been patterned with sub-pixel electrode 20a by etching the conductive film to be the source of the sub-pixel electrode 20a is there.

これらサブピクセル電極20aの間には、平面視して、各サブピクセル電極20aを囲繞するようにメッシュ状の絶縁膜52がパターニングされている。 Between these sub-pixel electrode 20a, in plan view, a mesh-shaped insulating film 52 is patterned so as to surround the respective sub-pixel electrodes 20a. また、導電性ライン51は、絶縁膜52によって被覆されている。 The conductive line 51 is covered with the insulating film 52.

絶縁膜52は、平面視して各保持トランジスタ22や駆動トランジスタ23、信号線Y等と重なるようにそれらの上方に設けられているとともに垂直方向にも延在するn本の突起状に形成されている。 Insulating film 52 is formed on the n of the protruding extending in the vertical direction together is provided above them so as to overlap with and viewed the holding transistor 22 and driving transistor 23, the signal line Y, etc. ing. 絶縁膜52上には、垂直方向に延在するn本の共通配線91群が凸設されており、共通配線91は、平面視して信号線Yr,Yg,Ybに平行に形成されている。 On the insulating film 52, the common wiring 91 group n present that extend in the vertical direction are projectingly, the common interconnection 91 is formed in parallel in plan view the signal lines Yr, Yg, the Yb . 即ち、垂直方向の赤サブピクセルPrの列と緑サブピクセルPgの列との間に、垂直方向の緑サブピクセルPgの列と青サブピクセルPbの列との間に、及び垂直方向の青サブピクセルPbの列と赤サブピクセルPrの列との間に、絶縁膜52が配置されている。 That is, between the rows of columns and green sub-pixels Pg in the vertical direction of the red sub-pixel Pr, between the rows of columns and blue sub-pixels Pb in the vertical direction of the green sub-pixel Pg, and vertical blue sub between the rows of columns and red sub-pixels Pr of the pixel Pb, the insulating film 52 is disposed.

共通配線91群は、画素領域の外の非画素領域において、共通配線91と一体的に形成され水平方向に延在する引き回し配線95(図1参照)によって導通され、引き回し配線95は、絶縁基板2の周縁部に複数の端子部Tcに導通している。 The common interconnection 91 group, in the non-pixel region outside of the pixel region, is conducted by the lead wirings 95 extending in the horizontal direction is formed integrally with the common wiring 91 (see FIG. 1), the lead wiring 95, an insulating substrate It is electrically connected to the plurality of terminals Tc 2 of the periphery. 共通配線91は、メッキ法により形成されたものであるので、トランジスタ21〜23の各電極や後述する対向電極20cよりも十分に厚い。 Common interconnection 91, since those formed by plating, sufficiently thicker than the electrodes or later opposing electrode 20c of the transistor 21 to 23. 共通配線91群は、銅、アルミ、金若しくはニッケルのうちの少なくともいずれかを含むことが好ましく、いずれも有機EL層20bの発光する光に対して不透明なくらい厚い。 The common interconnection 91 group, copper, aluminum, preferably contains at least any one of gold or nickel, about both opaque to light emission of the organic EL layer 20b thicker.

サブピクセル電極20a上には、有機EL素子20の有機EL層20bが成膜されている。 On the sub-pixel electrode 20a, the organic EL layer 20b of the organic EL element 20 is formed. 有機EL層20bは広義の発光層であり、有機EL層20bには、有機化合物である発光材料(蛍光体)が含有されている。 The organic EL layer 20b is a broad emission layer, the organic EL layer 20b, the light emitting material (phosphor) is contained organic compound. 有機EL層20bは、サブピクセル電極20aから順に正孔輸送層、狭義の発光層の順に積層した二層構造である。 The organic EL layer 20b, the hole transport layer in this order from the sub-pixel electrode 20a, a two-layer structure of the order of a light-emitting layer of narrow sense. 正孔輸送層は、導電性高分子であるPEDOT(ポリチオフェン)及びドーパントであるPSS(ポリスチレンスルホン酸)からなり、狭義の発光層は、ポリフルオレン系発光材料からなる。 The hole transport layer is a conductive polymer consists PEDOT (polythiophene), and a dopant PSS (polystyrene sulfonic acid), a light-emitting layer of narrow sense is made of a polyfluorene based light emitting material.

赤サブピクセルPrの場合には、有機EL層20bが赤色に発光し、緑サブピクセルPgの場合には、有機EL層20bが緑色に発光し、青サブピクセルPbの場合には、有機EL層20bが青色に発光する。 If the red sub-pixel Pr, the organic EL layer 20b emits red light, in the case of the green sub-pixel Pg, the organic EL layer 20b emits green light, in the case of the blue sub-pixel Pb, the organic EL layer 20b emits light in blue.

赤サブピクセルPrが垂直方向に一列に配列されているので、信号線Yrと信号線Ygとの間において垂直方向に一列に配列された複数のサブピクセル電極20aが、垂直方向に沿って帯状に長尺な共通の赤色発光の有機EL層20bによって被覆されている。 Since the red sub-pixels Pr are arrayed in a line in the vertical direction, a plurality of sub-pixel electrodes 20a arrayed in a row in the vertical direction between the signal line Yr and the signal line Yg is, in a band shape along the vertical direction It is covered with long common red emission of the organic EL layer 20b. 同様に、信号線Ygと信号線Ybとの間において垂直方向に一列に配列された複数のサブピクセル電極20aが、垂直方向に沿って帯状に長尺な共通の緑色発光の有機EL層20bによって被覆され、信号線Ybと信号線Yrとの間において垂直方向に一列に配列された複数のサブピクセル電極20aが、垂直方向に沿って帯状に長尺な共通の青色発光の有機EL層20bによって被覆されている。 Similarly, a plurality of sub-pixel electrodes 20a arrayed in a row in the vertical direction between the signal line Yg and the signal line Yb is a strip along the vertical direction by the elongated common green emission of the organic EL layer 20b coated, a plurality of sub-pixel electrodes 20a arrayed in a row in the vertical direction between the signal line Yb and the signal lines Yr is, in a band shape along the vertical direction by the elongated common blue-emitting organic EL layer 20b It is covered. なお、有機EL層20bがサブピクセル電極20aごとに独立して設けられ、平面視した場合、複数の有機EL層20bがマトリクス状に配列されていても良い。 The organic EL layer 20b is independently provided for each sub-pixel electrode 20a, when viewed in plan, a plurality of organic EL layers 20b may be arranged in a matrix.

有機EL層20bは、共通配線91を形成し、共通配線91の上面および側面にフッ素樹脂電着塗料を電着塗装によって成膜して疎水処理した後に湿式塗布法(例えば、インクジェット法)によって成膜される。 The organic EL layer 20b forms a common wiring 91, formed by a wet coating after hydrophobic treatment by forming the fluorine resin electrodeposition coating the electrodeposition coating on the upper surface and the side surface of the common interconnection 91 (e.g., an inkjet method) It is film. この場合、サブピクセル電極20aに有機化合物含有液を塗布するが、水平方向に隣り合うサブピクセル電極20a間において共通配線91がトランジスタアレイ基板50の表面に対して凸設されているから、サブピクセル電極20aに塗布された有機化合物含有液が隣のサブピクセル電極20aに漏れることがない。 In this case, applying an organic compound containing liquid in the sub-pixel electrode 20a, since the common line 91 between the sub-pixel electrodes 20a adjacent in the horizontal direction is convex set with respect to the surface of the transistor array substrate 50, subpixel the organic compound-containing solution applied to the electrode 20a does not leak to adjacent sub-pixel electrode 20a. 電着塗料としては、エレコートナイスロン、エレコートナイスロンCTR、エレコートAMF(株式会社シミズ製)などが挙げられる。 The electrodeposition paint, Elecoat nice Ron, Elecoat nice Ron CTR, Erekoto AMF (Co., Ltd. Shimizu), and the like.

なお、有機EL層20bは、二層構造の他に、サブピクセル電極20aから順に正孔輸送層、狭義の発光層、電子輸送層となる三層構造であっても良いし、狭義の発光層からなる一層構造であっても良いし、これらの層構造において適切な層間に電子或いは正孔の注入層が介在した積層構造であっても良いし、その他の積層構造であっても良い。 The organic EL layer 20b, in addition to the two-layer structure, a hole transport layer in this order from the sub-pixel electrode 20a, a light-emitting layer of narrow sense may be a three-layer structure comprising an electron transport layer, a light-emitting layer of narrow sense may be a single layer structure composed of, to injection layer electrons or holes in the appropriate layers in one of the above layer structures may be a laminated structure interposed, it may be other lamination structure.

有機EL層20b上には、有機EL素子20のカソードとして機能する対向電極20cが成膜されている。 On the organic EL layer 20b, the counter electrode 20c functioning as the cathode of the organic EL element 20 is formed. 対向電極20cは、共通配線91の上面や側面をも被覆するように形成されており、共通配線91に接しているから、図3の回路図に示したように、対向電極20cが共通配線91に対して導通している。 Counter electrode 20c is formed so as also to cover the upper surface and the side surface of the common interconnection 91, because in contact with the common wiring 91, as shown in the circuit diagram of FIG. 3, the counter electrode 20c is common interconnection 91 It is conducting against. また、対向電極20cは、信号線Yの上方部分には形成されておらず、平面視した場合に信号線Yと重なることなく、n本の共通配線91に沿ったn本に分割されており、ストライプ形状とされている。 The counter electrode 20c is not formed in the upper portion of the signal lines Y, without overlapping with the signal line Y in plan view, is divided into n pieces along the n lines of the common interconnection 91 , there is a stripe shape. したがって、対向電極20cは、低抵抗の共通配線91及び引き回し配線95を介して端子部Tcから入力される電圧Vcomによって等電位となる。 Accordingly, the counter electrode 20c becomes equipotential with the voltage Vcom input from the terminal portion Tc via a common line 91 and the lead wiring 95 having a low resistance.

さらに、対向電極20cは、信号線Y 1 〜Y nと平面視して重なっていないので、信号線Y 1 〜Y nとの間の寄生容量が、重なっている場合に比べて極めて小さくなっている。 Furthermore, the counter electrode 20c, so do not overlap with the signal line Y 1 to Y n in a plan view, parasitic capacitance between the signal lines Y 1 to Y n are extremely small as compared with the case of overlap there. このため、後述する駆動方法においても、書込電流を遅延することなく信号線Y 1 〜Y nに流すことができる。 Therefore, even in the driving method to be described later, it can flow to the signal lines Y 1 to Y n without delaying the write current.

なお、これに限らず、n本の共通配線91は非画素領域に配置された引き回し配線95の下方で分割することなく一体的に成膜されていてもよい。 The invention is not limited thereto, but may be integrally formed without the common wiring 91 of the n book to split under the lead wirings 95, which are arranged in non-pixel areas.

対向電極20cは、サブピクセル電極20aよりも仕事関数の低い材料で形成されており、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。 Counter electrode 20c, rather than the sub-pixel electrode 20a is formed with a low work function material, for example, magnesium, calcium, and lithium, barium, indium, and is formed of a single or an alloy containing at least one rare earth metal It is preferred. . また、対向電極20cは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機EL層20bと接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。 The counter electrode 20c is to the layer of the various materials may be a laminated multilayer structure, refractory metal layer to oxidize is deposited in order to lower the sheet resistance in addition to a layer of the above various materials may be a laminated structure, specifically, a high-purity barium layer having a low work function and provided on the interface side contacting the organic EL layer 20b, a aluminum layer provided to cover the barium layer of or layered structure, the lithium layer to the lower layer, an aluminum layer and the like laminated structure provided in the upper layer. またトップエミッション構造の場合、対向電極20cを上述のような低仕事関数の薄膜とその上にITO等の透明導電膜を積層した透明電極としてもよい。 In the case of a top emission structure, it may be the counter electrode 20c as a transparent electrode formed by laminating a transparent conductive film such as ITO thereon a thin film of a low work function as described above.

対向電極20c上には、封止絶縁膜56が成膜されている。 On the counter electrode 20c, the sealing insulating film 56 is deposited. 封止絶縁膜56は対向電極20c全体を被覆するとともに、共通配線91も被覆している無機膜又は有機膜である。 With sealing insulating film 56 to cover the entire counter electrode 20c, an inorganic film or an organic film also covers the common interconnections 91. そのため、共通配線91及び対向電極20cの劣化が封止絶縁膜56によって防止されている。 Therefore, the deterioration of the common interconnection 91 and the counter electrode 20c is prevented by the sealing insulating film 56.

なお、このディスプレイパネル1をトップエミッション型として用いる場合には、対向電極20c及び封止絶縁膜56を薄膜にしたり、対向電極20c及び封止絶縁膜56を透明な材料としたりすることによって、対向電極20c及び封止絶縁膜56の可視光透過性を高める。 In the case of using the display panel 1 as a top emission type, or the counter electrode 20c and the sealing insulating film 56 on the thin film, by the counter electrode 20c and the sealing insulating film 56 or the transparent material, the opposite electrodes 20c and enhances the visible light transmittance of the sealing insulating film 56.

従来、トップエミッション型のELディスプレイパネルは、対向電極20cの少なくとも一部を金属酸化物のように抵抗値が高い透明電極を用いることになるが、このような材料は十分に厚くしなければシート抵抗が十分に低くならないので、厚くすることによって必然的に有機EL素子20の透過率が下がってしまい、大画面になるほど面内で均一の電位になりにくく表示特性が低くなってしまっていた。 Conventional top emission type EL display panel is at least a portion of the counter electrode 20c so that a transparent electrode resistance value is high as metal oxides, if such material is sufficiently thick sheet since the resistance is not sufficiently low, inevitably transmittance of the organic EL device 20 will be lowered, hardly display characteristic becomes uniform potential in about a plane becomes large screen has fallen is lower by thickening.

しかしながら、本実施形態では、垂直方向に十分な厚さのために低抵抗な複数の共通配線91,91,…、を設けているので、対向電極20cと合わせて有機EL素子20,20,…のカソード電極全体のシート抵抗値を下げ、十分且つ面内で均一に大電流を流すことが可能となる。 However, in the present embodiment, low resistance plurality of common lines in vertical direction to a sufficient thickness 91, ..., since the are provided, the organic EL elements 20, 20 together with the counter electrode 20c, ... lowering the sheet resistance value of the entire cathode electrodes of, it is possible to flow uniformly large current enough and the plane. さらにこのような構造では、共通配線91,91,…がサブピクセル電極20a、20a間に配置するので画素面積(開口率)を損なうことなく有機EL素子20の一方の電極のシート抵抗を下げているので、サブピクセル電極20aと平面視して重なる対向電極20cを薄膜にして透過率を向上したりすることが可能である。 Further in this structure, the common wiring 91, ... is lower the sheet resistance of one electrode of the organic EL element 20 without compromising pixel area (the opening ratio) so arranged between the sub-pixel electrodes 20a, 20a because there can be or the counter electrode 20c overlap with the sub-pixel electrode 20a and the plan view to improve the transmittance in the thin film. なおトップエミッション構造では、サブピクセル電極20aを反射性の材料としてもよい。 Note In the top-emission structure, the sub-pixel electrode 20a may be a reflective material.

そして、トランジスタ21〜23を形成する際のゲートレイヤー及びドレインレイヤー以外の厚膜の導電層を用いて形成された給電配線90をそれぞれ供給線Zに電気的に接続するように設けているので、トランジスタ21〜23を形成する際のゲートレイヤー及びドレインレイヤーのみで形成された供給線Zでの電圧降下による複数の有機EL素子20に後述する書込電流や駆動電流が所定の電流値に達するまでの遅延を抑制し、良好に駆動することが可能となる。 Since is provided so as to be electrically connected to each supply line Z gate layer and non-drain layer thick film conductive layer a feed interconnection 90 formed using at the time of forming the transistors 21 to 23, until the write current or driving current (to be described later) to the plurality of organic EL elements 20 by a voltage drop in the supply lines Z formed only in the gate layer and drain layer for forming the transistor 21 to 23 reaches a predetermined current value a delay suppression, it is possible to satisfactorily drive.

さらに、給電配線90は溝34に埋設されているため、給電配線90の厚さによって水平方向に立体障害とならず、列方向の複数の有機EL素子20にわたって有機EL層20bとなる有機化合物含有液が連続して広がるように且つ共通配線91,91,…によって垂直方向に仕切られながら成膜することができる。 Furthermore, the feed line 90 is because it is buried in the groove 34, it does not become steric hindrance in the horizontal direction by the thickness of the feed interconnection 90, containing organic compounds comprising the organic EL layer 20b over row direction of the plurality of organic EL elements 20 and common wiring so that the liquid spreads successively 91, 91 ... by can be formed while partitioned vertically.

加えて、対向電極20cは、信号線Y 1 〜Y nと平面視して重なっていないので、信号線Y 1 〜Y nとの間の寄生容量が、重なっている場合に比べて極めて小さくなり、書込電流を遅延することなく信号線Y 1 〜Y nに流すことができる。 In addition, the counter electrode 20c, so do not overlap with the signal line Y 1 to Y n in a plan view, parasitic capacitance between the signal lines Y 1 to Y n are extremely small as compared with the case of overlap it can flow to the signal lines Y 1 to Y n without delaying the write current.

〔ディスプレイパネルの駆動方法〕 [Method of driving a display panel]
第一のディスプレイパネル1の構造では、図1に示したように、走査線X 1 〜X mがそれぞれ接続された選択ドライバ111が絶縁基板2の第一の周縁部に配置され、互いに電気的に絶縁された給電配線90,90,…(供給線Z 1 〜Z m )が接続された給電ドライバ112が絶縁基板2の第一の周縁部と対向する周縁部である第二周縁部に配置されている。 In the first structure of the display panel 1, as shown in FIG. 1, the selection driver 111 to the scan lines X 1 to X m are respectively connected are disposed in a first peripheral portion of the insulating substrate 2, electrically from each other insulated feed line to the 90, 90, ... arranged in the second peripheral portion feeding driver 112 (supply lines Z 1 to Z m) is connected to a peripheral edge portion facing the first peripheral portion of the insulating substrate 2 It is. このディスプレイパネル1をアクティブマトリクス方式で駆動するには、次のようになる。 To drive the display panel 1 in an active matrix method in the following way.

すなわち、図9に示すように、走査線X 1 〜X mに接続された選択ドライバ111によって、走査線X 1から走査線X mへの順(走査線X mの次は走査線X 1 )にハイレベルのシフトパルスを順次出力することにより走査線X 1 〜X mを順次選択する。 That is, as shown in FIG. 9, the scanning lines X 1 to X by the connected selection driver 111 m, the order from the scanning line X 1 to scan line X m (the next scan line X m scanning lines X 1) sequentially selects the scanning lines X 1 to X m by sequentially outputting the high-level shift pulse. この走査線X 1 〜X mの選択によりスイッチトランジスタ21を選択する。 The selection of the scanning lines X 1 to X m to select the switch transistor 21. また、選択期間に各給電配線90を介して供給線Z 1 〜Z mにそれぞれ接続された駆動トランジスタ23に書込電流を流すための書込給電電圧VLを印加し、発光期間に駆動トランジスタ23を介して有機EL素子20に駆動電流を流すための駆動給電電圧VHを印加する給電ドライバ112が各給電配線90に接続されている。 Further, by applying a write feed voltage VL for supplying a write current to the driving transistor 23 which is connected to the supply line Z 1 to Z m through the feed interconnections 90 in a selection period, the driving light emission period transistor 23 feed driver 112 applies a driving feed voltage VH for supplying a driving current to the organic EL element 20 is connected to the feeding line 90 via the.

この給電ドライバ112によって、選択ドライバ111と同期するよう、供給線Z 1から供給線Z mへの順(供給線Z mの次は供給線Z 1 )にローレベル(有機EL素子20の対向電極の電圧より低レベル)の書込給電電圧VLを順次出力することにより供給線Z 1 〜Z mを順次選択する。 This feeding driver 112, to synchronize the selection driver 111, the counter electrode of the forward (following the supply lines Z 1 of the supply line Z m) to the low level (the organic EL element 20 to supply line Z m from the supply line Z 1 sequentially selecting the supply lines Z 1 to Z m by than the voltage sequentially outputs the write feed voltage VL of low level). また、選択ドライバ111が各走査線X 1 〜X mを選択している時に、データドライバが書込電流である書込電流(電流信号)を所定の行の駆動トランジスタ23のソース−ドレイン間を介して全信号線Y 1 〜Y nに流す。 Further, when the select driver 111 selects the respective scanning lines X 1 to X m, the source of the write current (current signal) to a predetermined line of the driving transistor 23 is a data driver write current - the drain through to flow into all the signal lines Y 1 to Y n. なお、対向電極20c及び共通配線91群は引き回し配線95及び配線端子Tcによって外部と接続され、一定のコモン電位Vcom(例えば、接地=0ボルト)に保たれている。 The counter electrode 20c and common interconnections 91 group is connected to the outside by lead wires 95 and the wiring terminal Tc, is maintained at a constant common potential Vcom (e.g., ground = 0 V).

各選択期間において、データドライバ側の電位は、給電配線90,90,…及び供給線Z 1 〜Z mに出力された書込給電電圧VL以下で且つこの書込給電電圧VLはコモン電位Vcom以下に設定されている。 In each selection period, the potential of the data driver side, feed interconnections 90, 90, ... and the supply lines Z 1 to Z m output to the and below the write feed voltage VL the write feed voltage VL below the common potential Vcom It is set to. したがってこの時、有機EL素子20から信号線Y 1 〜Y nに流れることはないので図3に示したように、データドライバによって階調に応じた電流値の書込電流(引抜電流)が矢印Aの通り、信号線Y 1 〜Y nに流れ、サブピクセルP i,jにおいては給電配線90及び供給線Z iから駆動トランジスタ23のソース−ドレイン間、スイッチトランジスタ21のソース−ドレイン間を介して信号線Y jに向かった書込電流(引抜電流)が流れる。 Therefore, at this time, no current flows from the organic EL element 20 to the signal lines Y 1 to Y n as shown in FIG. 3, the write current having a current value corresponding to the gray level is supplied from the data driver (pull-out current) arrow as a, it flows to the signal lines Y 1 to Y n, the subpixel P i, a source of the drive transistor 23 from the feed interconnection 90 and supply line Z i in j - drain, the source of the switching transistor 21 - through the drain headed to the signal line Y j Te write current (pull-out current) flows. このように駆動トランジスタ23のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流(引抜電流)の電流値を設定する。 Thus the source of the driving transistor 23 - the value of the current flowing between the drain is uniquely controlled by the data driver, the data driver, the write current according to the gradation is input from an external (pull-out current) to set the current value. 書込電流(引抜電流)が流れている間、i行目のP i,1 〜P i,nの各駆動トランジスタ23のゲート23g−ソース23s間の電圧は、それぞれ信号線Y 1 〜Y nに流れる書込電流(引抜電流)の電流値、つまり駆動トランジスタ23のVg−Ids特性の経時変化にかかわらず駆動トランジスタ23のドレイン23d−ソース23s間を流れる書込電流(引抜電流)の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ24にチャージされて、書込電流(引抜電流)の電流値が駆動トランジスタ23のゲート23g−ソース23s間の電圧のレベルに変換される。 While the write current (pull-out current) is flowing, i-th row of P i, 1 to P i, the voltage between the gate 23g- source 23s of the driving transistor 23 of the n each signal line Y 1 to Y n the flow the write current the current value of (pull-out current), i.e. the current value of the write current flowing between the drain 23d- source 23s of the driving transistor 23 independently of the change over time in the Vg-Ids characteristic of the driving transistor 23 (pull-out current) forcibly set to match the level magnitude of the charge in accordance with the voltage is charged in the capacitor 24, the write current (pull-out current) of the current value between the gate 23g- source 23s of the driving transistor 23 It is converted to the level of the voltage. その後の発光期間では、走査線X iがローレベルになり、スイッチトランジスタ21及び保持トランジスタ22がオフ状態となるが、オフ状態の保持トランジスタ22によってキャパシタ24の電極24A側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ23のソース23sの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ23のゲート23g−ソース23s間の電位差がそのまま維持される。 In the subsequent light emission period, the scan line X i goes low, the switching transistor 21 and holding transistor 22 are turned off, the charge of the electrode 24A side of the capacitor 24 by the holding transistor 22 in the OFF state is confined by floating ready, the voltage of the source 23s of the driving transistor 23 is also modulated from the selection period when shifting the light emission period, the potential difference between the gate 23g- source 23s of the driving transistor 23 is maintained. この発光期間では、供給線Z i及びそれに接続された給電配線90の電位が駆動給電電圧VHとなり、有機EL素子20の対向電極20cの電位Vcomより高くなることによって、供給線Z i及びそれに接続された給電配線90から駆動トランジスタ23を介して有機EL素子20に駆動電流が矢印Bの方向に流れ、有機EL素子20が発光する。 In this light emission period, the supply line Z i and the connected potential of the feed interconnection 90 equals the driving feed voltage VH to it, by becoming higher than the potential Vcom of the counter electrode 20c of the organic EL element 20, connection Z i and its supply line drive current to the organic EL element 20 from the feed line 90 through the driving transistor 23 flows in the direction of the arrow B, the organic EL element 20 emits light. 駆動電流の電流値は駆動トランジスタ23のゲート23g−ソース23s間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流(引抜電流)の電流値に等しくなる。 Since the current value of the driving current depends on the voltage between the gate 23g- source 23s of the driving transistor 23, the current value of the driving current in the light emission period equals the current value of the write current (pull-out current) in the selection period.

そして、第二のディスプレイパネル1の構造は、図10に示すように、走査線X 1 〜X mがそれぞれ接続された選択ドライバ111が絶縁基板2の第一の周縁部に配置され、給電配線90,90,……が互いに電気的に接続されるよう給電配線90,90,……と一体的に形成された引き回し配線109が絶縁基板2の第一の周縁部と対向する周縁部である第二周縁部に配置されている。 The structure of the second display panel 1, as shown in FIG. 10, the selection driver 111 to the scan lines X 1 to X m are respectively connected are disposed in a first peripheral portion of the insulating substrate 2, the power supply wiring 90, 90, it is at the edge of the feed interconnection 90 and 90 so that ... are electrically connected to each other, ... and lead wirings 109 which are integrally formed to face the first peripheral portion of the insulating substrate 2 It is disposed in the second peripheral portion. 引き回し配線109は、第一周縁部及び第二周縁部と直交する第三の周縁部及び第四の周縁部のそれぞれに位置する端子部90d及び端子部90eの両方からクロック信号が入力されている。 Lead wiring 109, the third peripheral section and the clock signal from both of the terminal portion 90d and the terminal portion 90e which is positioned on each of the fourth peripheral edge perpendicular to the first peripheral portion and the second peripheral portion is input . 第二のディスプレイパネル1のアクティブマトリクス駆動方法は次のようになる。 Active matrix driving method of the second display panel 1 is as follows. すなわち、図11に示すように、外部の発振回路が端子部90d及び端子部90eから引き回し配線109を介して給電配線90,90,…及び供給線Z 1 〜Z mに対してクロック信号を出力する。 That is, as shown in FIG. 11, an external oscillation circuit power supply wiring through a lead wiring 109 from the terminal portion 90d and the terminal portions 90e 90, 90, ... and outputs a clock signal to the supply lines Z 1 to Z m to. また、選択ドライバ111によって走査線X 1から走査線X mへの順(走査線X mの次は走査線X 1 )にハイレベルのシフトパルスを順次出力することにより走査線X 1 〜X mを順次選択するが、選択ドライバ111が走査線X 1 〜X mの何れか1つがハイレベルつまりオンレベルのシフトパルスを出力している時には発振回路のクロック信号がローレベルになる。 The scanning lines X 1 to X m by sequentially outputting the high-level shift pulse sequentially (the next scan line X m scanning lines X 1) from the scanning line X 1 by the selection driver 111 to the scan line X m sequentially but selects the clock signal of the oscillation circuit when it is selected driver 111 any one of the scan lines X 1 to X m, which outputs a shift pulse of high level, i.e. on the level becomes low. また、選択ドライバ111が各走査線X 1 〜X mを選択している時に、データドライバが書込電流である引抜電流(電流信号)を駆動トランジスタ23のソース−ドレイン間を介して全信号線Y 1 〜Y nに流す。 Further, when the select driver 111 selects the respective scanning lines X 1 to X m, the source of pull-out current (current signal) to the driving transistor 23 data drivers are write current - All signal line via the drain supplied to the Y 1 ~Y n. なお、対向電極20c及び給電配線90の一定のコモン電位Vcom(例えば、接地=0ボルト)に保たれている。 Incidentally, a constant common potential Vcom of the counter electrode 20c and feed interconnection 90 (e.g., ground = 0 V) ​​are kept.

走査線X iの選択期間においては、i行目の走査線X iにシフトパルスが出力されているから、スイッチトランジスタ21及び保持トランジスタ22がオン状態となる。 In the selection period of the scan line X i, from the shift pulse to the i-th scanning line X i is output, the switch transistor 21 and holding transistor 22 are turned on. 各選択期間において、データドライバ側の電位は、給電配線90,90,…及び供給線Z 1 〜Z mに出力されたクロック信号のローレベル以下で且つこのクロック信号のローレベルはコモン電位Vcom以下に設定されている。 In each selection period, the potential of the data driver side, feed interconnections 90, 90, ... and the low level of the supply lines Z 1 to Z m and the clock signal following a low level of the clock signal output to the following common potential Vcom It is set to. したがってこの時、有機EL素子20から信号線Y 1 〜Y nに流れることはないので図3に示したように、データドライバによって階調に応じた電流値の書込電流(引抜電流)が矢印Aの通り、信号線Y 1 〜Y nに流れ、サブピクセルP i,jにおいては給電配線90及び供給線Z iから駆動トランジスタ23のソース−ドレイン間、スイッチトランジスタ21のソース−ドレイン間を介して信号線Y jに向かった書込電流(引抜電流)が流れる。 Therefore, at this time, no current flows from the organic EL element 20 to the signal lines Y 1 to Y n as shown in FIG. 3, the write current having a current value corresponding to the gray level is supplied from the data driver (pull-out current) arrow as a, it flows to the signal lines Y 1 to Y n, the subpixel P i, a source of the drive transistor 23 from the feed interconnection 90 and supply line Z i in j - drain, the source of the switching transistor 21 - through the drain headed to the signal line Y j Te write current (pull-out current) flows. このように駆動トランジスタ23のソース−ドレイン間を流れる電流の電流値は、データドライバによって一義的に制御され、データドライバは、外部から入力された階調に応じて書込電流(引抜電流)の電流値を設定する。 Thus the source of the driving transistor 23 - the value of the current flowing between the drain is uniquely controlled by the data driver, the data driver, the write current according to the gradation is input from an external (pull-out current) to set the current value. 書込電流(引抜電流)が流れている間、i行目のP i,1 〜P i,nの各駆動トランジスタ23のゲート23g−ソース23s間の電圧は、それぞれ信号線Y 1 〜Y nに流れる書込電流(引抜電流)の電流値、つまり駆動トランジスタ23のVg−Ids特性の経時変化にかかわらず駆動トランジスタ23のドレイン23d−ソース23s間を流れる書込電流(引抜電流)の電流値に見合うように強制的に設定され、この電圧のレベルに従った大きさの電荷がキャパシタ24にチャージされて、書込電流(引抜電流)の電流値が駆動トランジスタ23のゲート23g−ソース23s間の電圧のレベルに変換される。 While the write current (pull-out current) is flowing, i-th row of P i, 1 to P i, the voltage between the gate 23g- source 23s of the driving transistor 23 of the n each signal line Y 1 to Y n the flow the write current the current value of (pull-out current), i.e. the current value of the write current flowing between the drain 23d- source 23s of the driving transistor 23 independently of the change over time in the Vg-Ids characteristic of the driving transistor 23 (pull-out current) forcibly set to match the level magnitude of the charge in accordance with the voltage is charged in the capacitor 24, the write current (pull-out current) of the current value between the gate 23g- source 23s of the driving transistor 23 It is converted to the level of the voltage. その後の発光期間では、走査線X iがローレベルになり、スイッチトランジスタ21及び保持トランジスタ22がオフ状態となるが、オフ状態の保持トランジスタ22によってキャパシタ24の電極24A側の電荷が閉じ込められてフローティング状態になり、駆動トランジスタ23のソース23sの電圧が選択期間から発光期間に移行する際に変調しても、駆動トランジスタ23のゲート23g−ソース23s間の電位差がそのまま維持される。 In the subsequent light emission period, the scan line X i goes low, the switching transistor 21 and holding transistor 22 are turned off, the charge of the electrode 24A side of the capacitor 24 by the holding transistor 22 in the OFF state is confined by floating ready, the voltage of the source 23s of the driving transistor 23 is also modulated from the selection period when shifting the light emission period, the potential difference between the gate 23g- source 23s of the driving transistor 23 is maintained. この発光期間のうち、いずれの行の選択期間でもない間、つまり、クロック信号が給電配線90及び供給線Z iの電位が有機EL素子20の対向電極20c及び給電配線90の電位Vcomより高いハイレベルの間、より高電位の給電配線90及び供給線Z iから駆動トランジスタ23のソース−ドレイン間を介して有機EL素子20に駆動電流が矢印Bの方向に流れ、有機EL素子20が発光する。 Of the light emission period, while not a selection period of one row, i.e., a high clock signal is the potential of the feed interconnection 90 and supply line Z i higher than the potential Vcom of the counter electrode 20c and feed interconnection 90 of the organic EL element 20 during the level, the higher the potential source of the driving transistor 23 from the feed interconnection 90 and supply line Z i of the - flow in the direction of the drive current to the organic EL element 20 through the drain arrow B, the organic EL element 20 emits light . 駆動電流の電流値は駆動トランジスタ23のゲート23g−ソース23s間の電圧に依存するため、発光期間における駆動電流の電流値は、選択期間における書込電流(引抜電流)の電流値に等しくなる。 Since the current value of the driving current depends on the voltage between the gate 23g- source 23s of the driving transistor 23, the current value of the driving current in the light emission period equals the current value of the write current (pull-out current) in the selection period. また発光期間において、いずれかの行の選択期間の間、つまりクロック信号がローレベルである時は、給電配線90及び供給線Z iの電位が対向電極20c及び給電配線90の電位Vcom以下であるので、有機EL素子20に駆動電流は流れず発光しない。 In addition the light emission period, during any row selection period, i.e. when the clock signal is at a low level, the potential of the feed interconnection 90 and supply line Z i is equal to or lower than the potential Vcom of the counter electrode 20c and feed interconnection 90 since the drive current to the organic EL element 20 does not emit light not flow.

何れの駆動方法においても、スイッチトランジスタ21は、駆動トランジスタ23のソース23sと信号線Yとの間の電流のオン(選択期間)・オフ(発光期間)を行うものとして機能する。 In either driving method, the switch transistor 21 functions as performing current-on between the source 23s and the signal line Y of the driving transistor 23 (selection period) and off (light emission period). また、保持トランジスタ22は、選択期間に駆動トランジスタ23のソース23s−ドレイン23d間に電流が流れることができる状態にし、発光期間に駆動トランジスタ23のゲート23g−ソース23s間に印加した電圧を保持するものとして機能する。 The holding transistor 22 is in a state capable of current flows between the source 23s- drain 23d of the driving transistor 23 during the selection period, to hold a voltage applied between the gate 23g- source 23s of the driving transistor 23 in the light emission period to function as a thing. そして、駆動トランジスタ23は、発光期間中に供給線Z及び給電配線90がハイレベルになった時に、階調に応じた大きさの電流を有機EL素子20に流して有機EL素子20を駆動するものとして機能する。 Then, the driving transistor 23, the supply line Z and feed interconnection 90 is when it becomes a high level, to drive the organic EL element 20 by supplying a current having a magnitude corresponding to the gray level to the organic EL element 20 during the light emission period to function as a thing.

以上のように、給電配線90,90,…をそれぞれ流れる電流の大きさは一列の供給線Z iに接続されたn個の有機EL素子20に流れる駆動電流の大きさの和になるので、VGA以上の画素数で動画駆動するための選択期間に設定した場合、給電配線90,90,…のそれぞれの寄生容量が増大してしまい、トランジスタ21〜23のような薄膜トランジスタのゲート電極又はソース、ドレイン電極を構成する薄膜からなる配線ではn個の有機EL素子20に書込電流(つまり駆動電流)を流すには抵抗が高すぎるが、本実施形態では、サブピクセルP 1,1 〜P m,nの薄膜トランジスタのゲート電極やソース、ドレイン電極とは異なる導電層によって給電配線90,90,…をそれぞれ構成しているので各給電配線90,90,…による電圧 As described above, the feed lines 90, 90, ... so the is the sum of the magnitude of the driving current flowing to the n organic EL elements 20 connected to the supply line Z i of a row magnitude of currents flowing through, when set to the selection period for moving driving at VGA or higher number of pixels, feed interconnections 90, 90, ... each parasitic capacitance causes increased, the thin film transistor gate electrode or the source, such as transistors 21 to 23, Although the flow the write current (i.e. the drive current) to the n organic EL elements 20 in the wiring of a thin film that constitutes the drain electrode resistance is too high, in the present embodiment, the sub-pixels P 1, 1 to P m , the gate electrode and the source of the n thin film transistors, each feed interconnections so constitute respective feed lines 90, 90, ... of the different conductive layer and the drain electrode 90, 90, ... voltage by 下は小さくなり、短い選択期間であっても遅延なく十分に書込電流(引抜電流)を流すことができる。 Below is reduced to allow flow shorter a selection period without delay sufficient write current (pull-out current). そして、給電配線90,90,…を厚くすることで給電配線90,90,…を低抵抗化したので、給電配線90,90,…の幅を狭くすることができる。 The feed interconnections 90, 90, feed interconnection by increasing the ... 90, 90, ... and so the low-resistance, feed interconnections 90, 90, it is possible to narrow the ... width. そのため、ボトムエミッションの場合、画素開口率の減少を最小限に抑えることができる。 Therefore, in the case of bottom emission, it is possible to minimize the reduction of pixel aperture ratio.

同様に、発光期間に共通配線91に流れる駆動電流の大きさは、選択期間に給電配線90に流れる書込電流(引抜電流)の大きさと同じであるが、共通配線91は、サブピクセルP 1,1 〜P m,nの薄膜トランジスタのゲート電極やソース、ドレイン電極を構成する導電層とは異なる導電層を用いているので十分な厚さにすることができるため、共通配線91を低抵抗化することができ、さらに対向電極20c自体が薄膜化してより高抵抗になっても対向電極20cの電圧を面内で一様にすることができる。 Similarly, the magnitude of the driving current flowing to the common interconnection 91 in the light emission period is the same as the size of the write current flowing through the selected period feed interconnection 90 (pull-out current), the common interconnection 91, the sub-pixels P 1 , 1 to P m, the gate electrode and the source of the n of the thin film transistor, because of the use of different conductive layer and the conductive layer constituting the drain electrode because it can be sufficiently thick, reduce the resistance of the common wiring 91 it can be, it can be made uniform also the voltage of the counter electrode 20c in a plane and further the counter electrode 20c itself becomes highly resistive more thinned. 従って、仮に全てのサブピクセル電極20aに同じ電位を印加した場合でも、どの有機EL層20bの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。 Therefore, if all of the sub-pixel electrode 20a even when the same potential is applied, the emission intensity of any organic EL layers 20b almost equal, it is possible to uniform emission intensity in a plane. また、ELディスプレイパネル1をトップエミッション型として用いた場合、対向電極20cをより薄膜化ことが可能なので、有機EL層20bを発した光が対向電極20cを透過中に減衰し難くなる。 In the case of using the EL display panel 1 as a top emission type, so that can more thinned counter electrode 20c, is light emitted from the organic EL layer 20b hardly attenuates while passing through the counter electrode 20c. 更に、平面視して水平方向に隣り合うサブピクセル電極20aの間に共通配線91が設けられているため、画素開口率の減少を最小限に抑えることができる。 Furthermore, since the common interconnections 91 are provided between the sub-pixel electrodes 20a adjacent in the horizontal direction when viewed from the upper side, it is possible to minimize the reduction of pixel aperture ratio.

上述した二通りの駆動方法のうち第二のディスプレイパネル1の駆動方法でディスプレイパネル1においては、給電配線90,90,…は、絶縁基板2の第二の周縁部の引き回し配線109、端子部90d及び端子部90eを介して外部の発振回路からのクロック信号により等電位となるため、すみやかに有機EL素子20、20……から給電配線90,90,…全体に電流を供給することができる。 In the display panel 1 in the second display panel 1 of the driving method of driving two methods described above, the power supply wiring 90, 90, ..., the second peripheral portion of the lead wirings 109 of the insulating substrate 2, the terminal portions since the equipotential by the clock signal from the external oscillation circuit through 90d and the terminal portions 90e, can be supplied promptly organic EL element 20, 20 power supply wiring from ...... 90, 90, ... of the current to the entire .

そして、第一及び第二のELディスプレイパネル1の対向電極20cは、信号線Y 1 〜Y nと平面視して重なっていないので、信号線Y 1 〜Y nとの間の寄生容量が、重なっている場合に比べて極めて小さくなっている。 Then, the first and second counter electrodes 20c of the EL display panel 1, so do not overlap with the signal line Y 1 to Y n in a plan view, parasitic capacitance between the signal lines Y 1 to Y n are, It has become extremely small as compared with the case of overlap. このため、書込電流が各有機EL素子20をそれぞれ発光するのに要する微小な電流であっても、各信号線Y 1 〜Y nの寄生容量に電荷を速やかにチャージでき、遅延することなく信号線Y 1 〜Y nに定常化されて流れるので、駆動トランジスタ23のゲート−ソース間の電位を速やかに駆動電流が流れる状態にすることができる。 Therefore, even a minute current required to write current to emit each organic EL element 20, respectively, you can quickly charge the parasitic capacitance of each signal line Y 1 to Y n, without delay since flow is steady state to the signal lines Y 1 to Y n, the gate of the driving transistor 23 - can be quickly state in which the drive current flows potential between the source.

[第2の実施の形態] Second Embodiment
図12〜図19を用いて、第2実施形態におけるディスプレイパネル1について説明する。 With reference to FIGS. 12 to 19 to describe a display panel 1 in the second embodiment. なお、図12〜図19に示すように、第2実施形態におけるディスプレイパネル1については、第1実施形態におけるディスプレイパネル1のいずれかの部分と同一の部分に対しては同一の符号を付し、同一の部分についての説明を省略する。 Incidentally, as shown in FIGS. 12 to 19, the display panel 1 in the second embodiment are denoted by the same reference numerals for any parts identical to parts of the display panel 1 in the first embodiment , the description thereof is omitted for the same parts.

〔ディスプレイパネルの平面レイアウト〕 [Planar layout of the display panel]
図12は、第2実施形態におけるディスプレイパネル1の画素3の概略平面図である。 Figure 12 is a schematic plan view of the pixel 3 of the display panel 1 in the second embodiment. 本実施形態のディスプレイパネル1においては、絶縁基板2上に設けられた複数の赤サブピクセルPrが水平方向に沿った一行に配列され、複数の緑サブピクセルPgが水平方向に沿った一行に配列され、複数の青サブピクセルPbが水平方向に沿った一行に配列されている。 In the display panel 1 of this embodiment, are arranged in a row in which a plurality of red sub-pixels Pr provided on the insulating substrate 2 along the horizontal direction, arranged in a row in which a plurality of green sub-pixels Pg is along the horizontal direction is, a plurality of blue sub-pixel Pb are arrayed in one line along the horizontal direction. 垂直方向の配列順に着目すると、赤サブピクセルPr、緑サブピクセルPg、青サブピクセルPbの順に繰り返し配列されている。 Focusing on the arrangement order of the vertical direction, the red sub-pixel Pr, green sub-pixel Pg, are repeatedly arranged in the order of blue sub-pixels Pb. そして、1ドットの赤サブピクセルPr、1ドットの緑サブピクセルPg、1ドットの青サブピクセルPbの組み合わせが1ピクセルの画素3となり、このような画素3がマトリクス状に配列されている。 Then, 1-dot red sub-pixel Pr, 1-dot green sub-pixel Pg, one dot next pixel 3 of the blue sub-pixel Pb combination one pixel, such a pixel 3 are arranged in a matrix.

また、垂直方向に沿って延在した3本の信号線Yr,Yg,Ybが1組となっており、3本の信号線Yr,Yg,Ybの組み合わせを信号線群4という。 Further, three signal lines Yr extending along the vertical direction, Yg, Yb has become a pair, three signal lines Yr, Yg, a combination of Yb that the signal line group 4. 1群の信号線群4に着目すると3本の信号線Yr,Yg,Ybが互いに近接しているが、隣り合う信号線群4の間隔は同一信号線群4内の隣り合う信号線Yr,Yg,Ybの間隔よりも広い。 A group of signal line group 4 three signal lines when focusing on Yr, Yg, Yb but are close to each other, the distance between the adjacent signal line group 4 is adjacent in the same signal line group 4 signal lines Yr, Yg, wider than the distance between the Yb. そして、垂直方向の画素3の列1列につき、1群の信号線群4が設けられている。 Then, column 1 row of vertical pixels 3 per one group of signal line group 4 is provided. すなわち、垂直方向に配列された1列のうちのサブピクセルPr,Pg,Pbは、1群の信号線群4の信号線Yr,Yg,Ybにそれぞれ接続されている。 That is, the subpixels Pr, Pg, Pb of one row arranged in the vertical direction, the signal line of a group of signal line group 4 Yr, Yg, are connected to Yb.

ここで、信号線Yrは垂直方向の画素3の列のうち全ての赤サブピクセルPrに対して信号を供給するものであり、信号線Ygは垂直方向の画素3の列のうち全ての緑サブピクセルPgに対して信号を供給するものであり、信号線Ybは垂直方向の画素3の列のうち全ての青サブピクセルPbに対して信号を供給するものである。 Here, the signal lines Yr is to supply a signal to all the red sub-pixels Pr of the column of vertical pixels 3, all of the green sub-out of the column signal line Yg in the vertical direction pixel 3 and it supplies a signal to the pixel Pg, the signal line Yb is intended to supply a signal to all the blue sub-pixels Pb of the column of vertical pixels 3.

また、複数本の走査線Xが水平方向に沿って延在し、これら走査線Xに対して複数本の供給線Z、複数本の選択配線89、複数本の給電配線90及び複数本の共通配線91が平行に設けられている。 Also, extend a plurality of scanning lines X along the horizontal direction, the supply lines Z in a plurality of relative scanning lines X, a plurality of selection lines 89, the common plurality of feed interconnection 90 and a plurality of wires 91 are provided in parallel. 水平方向に沿った一行の画素3群につき、1本の走査線Xと、1本の供給線Zと、1本の給電配線90と、1本の選択配線89と、1本の共通配線91とが設けられている。 Per pixel three groups of line along the horizontal direction, one of the scan lines X, one supply line Z of the one of the feed interconnection 90, and one of the selection line 89, one common interconnection 91 door is provided. 具体的には、共通配線91は垂直方向に隣り合う赤サブピクセルPrと緑サブピクセルPgの間に配置され、走査線X及び選択配線89は垂直方向に隣り合う緑サブピクセルPgと青サブピクセルPbとの間に配置され、供給線Z及び給電配線90は青サブピクセルPbと隣の画素3の赤サブピクセルPrとの間に配置されている。 Specifically, the common line 91 vertically adjacent are arranged between the red sub-pixel Pr and green sub-pixel Pg, the scan line X and select interconnection 89 are vertically adjacent green subpixel Pg and blue sub-pixels is disposed between the Pb, supply line Z and feed interconnection 90 are arranged between the red sub-pixel Pr of the blue sub-pixel Pb and the adjacent pixel 3. 選択配線89及び給電配線90は同じ膜厚である。 Selection wirings 89 and the feed interconnection 90 is the same thickness.

ここで、走査線Xは水平方向に沿った一行に配列された画素3の全サブピクセルPr,Pg,Pbに信号を供給するものであり、供給線Zも水平方向に沿った一行に配列された画素3の全サブピクセルPr,Pg,Pbに信号を供給するものである。 Here, the scanning line X is to supply a signal horizontal all the subpixels Pr direction are arranged in one line along the pixel 3, Pg, to Pb, the supply line Z also arranged in one line along the horizontal direction All sub-pixels Pr of the pixels 3, and supplies a signal Pg, to Pb.

また、平面視して、走査線Xには選択配線89が延在方向に重なることによって電気的に導通されており、供給線Zには給電配線90が延在方向に重な重なることによって電気的に導通されている。 Also, in plan view, and selection wire 89 to the scanning line X is electrically connected by overlapping the extending direction, an electric by the feed interconnection 90 overlaps heavy in the extending direction to the supply line Z They are connected to each other.

図12において水平方向に長尺な矩形状で示されたサブピクセルPr,Pg,Pbの位置は、有機EL素子20のアノードであるサブピクセル電極20a(図13等に図示)の位置を表したものである。 Sub-pixels Pr indicated by horizontally elongated rectangular shape in FIG. 12, Pg, the position of the Pb represented the position of the sub-pixel electrode 20a (shown in FIG. 13, etc.) is the anode of the organic EL element 20 it is intended. すなわち、ディスプレイパネル1全体に着目して平面視した場合、複数のサブピクセル電極20aがマトリクス状に配列されており、1つのサブピクセル電極20aによって1ドットのサブピクセルPが定まる。 That is, when viewed in plan in view of the entire display panel 1, a plurality of sub-pixel electrodes 20a are arrayed in a matrix, the sub-pixels P of 1 dot is determined by a single sub-pixel electrode 20a. 従って、給電配線90と隣の共通配線91との間において複数のサブピクセル電極20aが水平方向に沿った一行に配列され、共通配線91と隣の選択配線89との間において複数のサブピクセル電極20aが水平方向に沿った一行に配列され、選択配線89と隣りの給電配線90との間において複数のサブピクセル電極20aが水平方向に沿った一行に配列されている。 Therefore, arranged in one row in which a plurality of sub-pixel electrodes 20a are along the horizontal direction between the common interconnection 91 next to the feed interconnection 90, a plurality of sub-pixel electrodes between the common interconnection 91 and the adjacent select interconnection 89 20a are arranged in one line along the horizontal direction, a plurality of sub-pixel electrodes 20a are arrayed in one line along the horizontal direction between the feed interconnection 90 of the next to the selection line 89.

m、nをそれぞれ2以上の整数とし、画素3が垂直方向に沿ってmピクセルだけ、水平方向に沿ってnピクセルだけ配列されていると、サブピクセル電極20aは垂直方向に沿ってサブピクセルの一列分の数と同数の(3×m)個だけ、水平方向に沿ってサブピクセルの一行分の数と同数のn個だけ配列されている。 m, and n each an integer of 2 or more, by m pixels along the pixel 3 in the vertical direction, when being arranged by n pixels along the horizontal direction, the sub-pixel electrode 20a is a sub-pixel along the vertical direction the number same number of (3 × m) pieces and one column are only arranged n pieces as many of one row of sub-pixels along the horizontal direction. この場合、信号線群4がn群になり、走査線X、供給線Z、選択配線89、給電配線90及び共通配線91はそれぞれm本になる。 In this case, the signal line group 4 becomes n groups, scan line X, supply lines Z, select lines 89, feed interconnection 90 and common interconnection 91 is to the m respectively. 後述する有機EL素子20の有機EL層20bとなる有機化合物含有液を一行分のサブピクセル内に堰き止める隔壁としても機能する選択配線89、給電配線90及び共通配線91の総和は(3×m)本になるが、全行の有機化合物含有液を各行毎のサブピクセル内に仕切るためには(3×m+1)本必要になる。 Select line 89, which also functions as a partition for blocking the organic compound-containing solution comprising an organic EL layer 20b of the organic EL element 20 which will be described later in the sub-pixels of one row, the sum of the feed interconnection 90 and common interconnection 91 (3 × m ) to the present, but in order to divide into sub-pixels of each row of the organic compound-containing solution in all the rows it needed the (3 × m + 1). このため、共通配線91と同じ高さ且つ同じ長さの(3×m+1)本目の隔壁ダミー配線81を、選択配線89、給電配線90及び共通配線91に合わせて行方向に並列させる。 Therefore, the same height and the same length as the common interconnection 91 (3 × m + 1) a-th partition wall dummy wiring 81, select lines 89, is parallel to the row direction in accordance with the feed interconnection 90 and common interconnection 91.

〔サブピクセルの回路構成〕 [Circuit structure of the sub-pixel]
図13に示すように、本実施形態のサブピクセルPr,Pg,Pbの回路構成は第1実施形態についての等価回路図(図3参照)と同様であるが、前述したように、選択配線89が走査線Xに電気的に導通されている。 As shown in FIG. 13, the sub-pixels Pr of the present embodiment, Pg, although the circuit configuration of Pb is similar to the equivalent circuit diagram for the first embodiment (see FIG. 3), as described above, select lines 89 There has been electrically connected to the scan line X.

〔画素の平面レイアウト〕 [Planar layout of the pixel]
画素3の平面レイアウトについて図14〜図16を用いて説明する。 The planar layout of the pixel 3 will be described with reference to FIGS. 14 to 16. 図14は、赤サブピクセルPrの電極を主に示した平面図であり、図15は、緑サブピクセルPgの電極を主に示した平面図であり、図16は、青サブピクセルPbの電極を主に示した平面図である。 Figure 14 is a plan view mainly shows the electrodes of the red sub-pixel Pr, FIG. 15 is a plan view mainly shows the electrodes of the green sub-pixel Pg, 16, the blue sub-pixel Pb electrode which is a plan view showing mainly. なお、図14〜図16においては、図面を見やすくするために、有機EL素子20のサブピクセル電極20a及び対向電極20cの図示を省略する。 Note that, in FIGS. 14 to 16, for the sake of clarity, not shown in the sub-pixel electrode 20a and counter electrode 20c of the organic EL element 20.

図14に示すように、赤サブピクセルPrにおいては、平面視して、駆動トランジスタ23が供給線Z及び給電配線90に沿うように配置され、スイッチトランジスタ21が共通配線91に沿うように配置され、保持トランジスタ22が供給線Zの近くの赤サブピクセルPrの角部に配置されている。 As shown in FIG. 14, in the red sub-pixel Pr, in plan view, the driving transistor 23 is arranged along the supply line Z and feed interconnection 90 are arranged so that the switch transistor 21 is along the common interconnection 91 , holding transistor 22 is arranged at a corner near the red sub-pixel Pr of the supply line Z.

図15に示すように、緑サブピクセルPgにおいては、平面視して、駆動トランジスタ23が共通配線91に沿うように配置され、スイッチトランジスタ21が走査線X及び選択配線89に沿うように配置され、保持トランジスタ22が共通配線91の近くの緑サブピクセルPgの角部に配置されている。 As shown in FIG. 15, in the green sub-pixel Pg, in plan view, the driving transistor 23 is arranged along the common interconnection 91, the switch transistor 21 is arranged along the scan line X and select interconnection 89 , holding transistor 22 is arranged at a corner near the green sub-pixel Pg of the common interconnection 91.

図16に示すように、青サブピクセルPbにおいては、平面視して、駆動トランジスタ23が走査線Xに沿うように配置され、スイッチトランジスタ21が隣の行の供給線Z及び給電配線90に沿うように配置され、保持トランジスタ22が走査線Xの近くの青サブピクセルPbの角部に配置されている。 As shown in FIG. 16, in the blue sub-pixel Pb, in plan view, the driving transistor 23 is arranged along the scan lines X, along the switch transistor 21 to the supply line Z and feed interconnection 90 of the next row are arranged, the holding transistor 22 is arranged at a corner near the blue sub-pixels Pb of the scanning lines X.

図14〜図16に示すように、何れのサブピクセルPr,Pg,Pbでも、キャパシタ24が隣の列の信号線群4に沿って配置されている。 As shown in FIGS. 14 to 16, any of the sub-pixels Pr, Pg, and even Pb, the capacitor 24 is arranged along the signal line group 4 of the adjacent column.

なお、ディスプレイパネル1全体を平面視して、全てのサブピクセルPr,Pg,Pbのスイッチトランジスタ21だけに着目すると、複数のスイッチトランジスタ21がマトリクス状に配列され、全てのサブピクセルPr,Pg,Pbの保持トランジスタ22だけに着目すると、複数の保持トランジスタ22がマトリクス状に配列され、全てのサブピクセルPr,Pg,Pbの駆動トランジスタ23だけに着目すると、複数の駆動トランジスタ23がマトリクス状に配列されている。 Incidentally, the entire display panel 1 in a plan view, all the sub-pixels Pr, Pg, when attention is focused only on the switch transistor 21 of Pb, a plurality of switch transistors 21 are arrayed in a matrix, all the sub-pixels Pr, Pg, focusing only on the Pb of the holding transistor 22, a plurality of holding transistors 22 are arrayed in a matrix, all the sub-pixels Pr, Pg, when attention is focused only on the driving transistor 23 of Pb, the plurality of driving transistors 23 are arrayed in a matrix It is.

〔ディスプレイパネルの層構造〕 [Layer Structure of Display Panel]
ディスプレイパネル1の層構造について図17および図18を用いて説明する。 The layer structure of the display panel 1 will be described with reference to FIGS. 17 and 18. ここで、図17は、図14〜図16に示された面XVII−XVIIに沿って絶縁基板2の厚さ方向に切断した矢視断面図、図18は、図14に示された面XVIII−XVIIIに沿って絶縁基板2の厚さ方向に切断した矢視断面図である。 Here, FIG. 17, FIGS. 14 to 16 in the indicated plane XVII-XVII along with arrow sectional view taken in the thickness direction of the insulating substrate 2, 18, faces XVIII shown in FIG. 14 it is an arrow sectional view taken in the thickness direction of the insulating substrate 2 along the -xviii. なお、図14における面XVIII−XVIIIと同様の図15および図16における面の矢視断面図も図18とほぼ同様の断面図となる。 Note that cross-sectional view taken along the plane in the plane XVIII-XVIII similar FIGS. 15 and 16 in FIG. 14 are approximately a cross-sectional view similar to FIG. 18. また、図18は、コンタクトホール88とキャパシタ24の下層電極24A,24Bとの間隔が実際より短縮されて示されている。 Further, FIG. 18 illustrates the lower electrodes 24A of the contact hole 88 and the capacitor 24, the distance between 24B is shorter than the actual. さらに、保持トランジスタ22は、駆動トランジスタ23と同様の層構造となっているため、保持トランジスタ22の断面図については省略する。 Further, the holding transistor 22, because that is the same layer structure as the driving transistor 23 will be omitted cross-sectional view of the holding transistor 22. 何れのサブピクセルPr,Pg,Pbでも、スイッチトランジスタ21、保持トランジスタ22及び駆動トランジスタ23が同様の層構造になっている。 Any of the sub-pixels Pr, Pg, even Pb, the switch transistor 21, holding transistor 22 and driving transistor 23 is in the same layer structure.

本実施形態では、1つの画素3(一つのサブピクセルPr,一つのサブピクセルPg,及び一つのサブピクセルPbの組)につき1つのコンタクトホール92がゲート絶縁膜31の走査線Xに重なる箇所に形成され、サブピクセルPr,Pg,Pbのスイッチトランジスタ21のゲート21g及び保持トランジスタ22のゲート22gがコンタクトホール92を介して走査線Xに導通している。 In the present embodiment, one pixel 3 (one sub-pixel Pr, one sub-pixel Pg, and a set of one sub-pixel Pb) One contact hole 92 per is at a position overlapping the scanning line X of the gate insulating film 31 is formed, the sub-pixels Pr, Pg, gates 22g of the gate 21g and holding transistor 22 of Pb of the switch transistors 21 are electrically connected to the scan line X through the contact hole 92.

赤サブピクセルPrにおいては、保持トランジスタ22のドレイン22d及び駆動トランジスタ23のドレイン23dが供給線Zと一体に設けられている。 In the red sub-pixel Pr, the drain 23d of the drain 22d and the driving transistor 23 of the holding transistor 22 is provided integrally with the supply line Z. それに対して、緑サブピクセルPg及び青サブピクセルPbにおいては、保持トランジスタ22のドレイン22d及び駆動トランジスタ23のドレイン23dの何れも、供給線Zに対して別体に設けられている。 In contrast, in the green sub-pixel Pg and blue sub-pixel Pb, none of the drain 23d of the drain 22d and the driving transistor 23 of the holding transistor 22, are provided separately to the supply lines Z. そこで、緑サブピクセルPg及び青サブピクセルPbの保持トランジスタ22のドレイン22d及び駆動トランジスタ23のドレイン23dは、以下のようにして供給線Zに導通している。 Therefore, the drain 23d of the drain 22d and the driving transistor 23 of the holding transistor 22 of the green subpixel Pg, and blue sub-pixel Pb is electrically connected to the supply line Z in the following manner.

すなわち、1ピクセルの画素3につき1本の接続線96が画素3を垂直方向に縦断するよう設けられている。 That is, one connection line 96 per pixel 3 of one pixel is provided to cross the pixels 3 in the vertical direction. この接続線96は、ゲートレイヤーをパターニングすることで形成されたものであり、ゲート絶縁膜31によって被覆されている。 The connecting line 96 has been formed by patterning the gate layer is covered by the gate insulating film 31. ゲート絶縁膜31の供給線Zと接続線96が重なる箇所には、コンタクトホール97が形成され、そのコンタクトホール97を介して接続線96が供給線Zに導通している。 At locations where the connecting line 96 and supply line Z of the gate insulating film 31 overlap, contact holes 97 are formed, the connection line 96 is electrically connected to the supply line Z through the contact hole 97. また、緑サブピクセルPgにおいては、コンタクトホール98がゲート絶縁膜31の接続線96と駆動トランジスタ23のドレイン23dとが重なる箇所に形成され、そのコンタクトホール98を介して接続線96と駆動トランジスタ23のドレイン23dが導通している。 Also, the green in subpixel Pg, a contact hole 98 is formed at a position where the drain 23d overlaps the connection line 96 and the driving transistor 23 of the gate insulating film 31, the contact hole 98 via the connection line 96 and the driving transistor 23 drain 23d of is conducting. 青サブピクセルPbにおいては、コンタクトホール99がゲート絶縁膜31の接続線96と駆動トランジスタ23のドレイン23dとが重なる箇所に形成され、そのコンタクトホール99を介して接続線96と駆動トランジスタ23のドレイン23dが導通している。 In the blue sub-pixel Pb, is formed where the contact hole 99 overlaps the drain 23d of the connecting line 96 and the driving transistor 23 of the gate insulating film 31, the drain of the driving transistor 23 and the connection line 96 through the contact hole 99 23d is conducting. 以上により、緑サブピクセルPg及び青サブピクセルPbのどちらにおいても、保持トランジスタ22のドレイン22d及び駆動トランジスタ23のドレイン23dが接続線96を介して供給線Z及び給電配線90に導通している。 Thus, in both of the green subpixel Pg, and blue sub-pixel Pb is also a drain 23d of the drain 22d and the driving transistor 23 of the holding transistor 22 is electrically connected to the supply line Z and feed interconnection 90 through the connection line 96.

全てのサブピクセルPr,Pg,Pbのスイッチトランジスタ21、保持トランジスタ22及び駆動トランジスタ23並びに全ての走査線X及び供給線Zは、べた一面に成膜された窒化シリコン又は酸化シリコン等の保護絶縁膜32によって被覆されている。 All the subpixels Pr, Pg, Pb of switch transistor 21, holding transistor 22 and driving transistor 23 as well as all of the scanning lines X and supply lines Z is silicon nitride is deposited on Betaichimen or the protective insulating film such as silicon oxide It is covered by 32. なお、詳細については後述するが、保護絶縁膜32は、走査線X及び供給線Zに重なる箇所で矩形状に分断されている。 Although details will be described later, the protective insulating film 32 is divided into rectangles at portions overlapping the scan lines X and supply lines Z.

保護絶縁膜32には平坦化膜33が積層されており、スイッチトランジスタ21、保持トランジスタ22及び駆動トランジスタ23並びに走査線X及び供給線Zによる凹凸が平坦化膜33によって解消されている。 Protection and planarization film 33 is laminated on the insulating film 32, the switch transistor 21, holding transistor 22 and driving transistor 23 and irregularities caused by the scanning lines X and supply lines Z is eliminated by the planarization film 33. つまり、平坦化膜33の表面が平坦となっている。 In other words, the surface of the planarization film 33 is flat. 平坦化膜33は、ポリイミド等の感光性絶縁樹脂を硬化させたものである。 Planarization film 33 is obtained by curing the photosensitive insulating resin such as polyimide. なお、詳細については後述するが、平坦化膜33は、走査線X及び供給線Zに重なる箇所で矩形状に分断されている。 Although details will be described later, the planarization film 33 is divided into rectangles at portions overlapping the scan lines X and supply lines Z.

平坦化膜33の表面、即ちトランジスタアレイ基板50の表面上であって赤サブピクセルPrと緑サブピクセルPgの間には、走査線Xに平行な絶縁ライン61が形成されている。 The surface of the planarization film 33, i.e., a surface of the transistor array substrate 50 between the red sub-pixel Pr and green sub-pixels Pg are formed parallel isolation line 61 to the scan line X. 絶縁ライン61は、ポリイミド等の感光性絶縁樹脂を硬化させてなり、その上部には絶縁ライン61より幅狭の共通配線91が積層されている。 Isolation line 61 is made by curing a photosensitive insulating resin such as polyimide, the common wiring 91 of the narrow than the insulating line 61 is laminated thereon. 共通配線91は、メッキ法により形成されたものであるので、信号線Y、走査線X及び供給線Zよりも十分に厚く、平坦化膜33の表面に対して凸設されている。 Common interconnection 91, since those formed by plating, the signal line Y, sufficiently thicker than the scan line X and supply line Z, are convex set with respect to the surface of the planarization film 33. 共通配線91は金若しくはニッケルのうちの少なくともいずれかを含むことが好ましい。 Common interconnection 91 preferably contains at least one of gold or nickel.

共通配線91の表面には、撥水性・撥油性を有した撥液性導通層55が成膜されている。 On the surface of the common interconnection 91, liquid repellent conductive layer 55 having water repellency, oil repellency is formed. 撥液性導通層55は、次の化学式に示されたトリアジルトリチオールのチオール基(−SH)の水素原子(H)が還元離脱し、硫黄原子(S)が共通配線91の表面に酸化吸着したものである。 Liquid repellent conductive layer 55, the hydrogen atoms of thiol groups of triazyl trithiol shown in the following formula (-SH) (H) is reduced withdrawal sulfur atom (S) is oxidized on the surface of the common interconnection 91 it is obtained by adsorption.

撥液性導通層55はトリアジルトリチオール分子が共通配線91の表面に規則正しく並んだ極薄い分子層からなる膜であるから、撥液性導通層55が非常に低抵抗であって導電性を有する。 Since liquid repellent conductive layer 55 is a film triazyl trithiol molecule consists of very thin molecular layers aligned regularly on the surface of the common interconnection 91, the conductive liquid repellent conductive layer 55 is a very low resistance a. なお、撥水性・撥油性を顕著にするためにトリアジルトリチオールに代えて、トリアジルトリチオールの1又は2のチオール基がフッ化アルキル基に置換されたものでも良い。 Instead of triazyl trithiol to remarkable water repellency oil-repellency, 1 or 2 thiol groups of triazyl trithiol may be those substituted with alkyl fluoride group.

保護絶縁膜32及び平坦化膜33の各供給線Zに重なる箇所には、水平方向に沿って開口された長尺な溝35が凹設され、更に、保護絶縁膜32及び平坦化膜33の各走査線Xに重なる箇所には水平方向に沿って開口された長尺な溝36が凹設されている。 At a position overlapping the respective supply line Z of the protective insulating film 32 and planarization film 33, the longitudinal channel 35 which is open along the horizontal direction are recessed further protective insulating film 32 and planarization film 33 the portion overlapping the respective scanning lines X are recessed the longitudinal channel 36 which is open along the horizontal direction. これら溝35,36によって保護絶縁膜32及び平坦化膜33が矩形状に分断されている。 Protective insulating film 32 and planarization film 33 is divided into rectangles by the grooves 35 and 36. 溝35には給電配線90が埋められており、溝35内において給電配線90が供給線Zにそれぞれ積層されることによって電気的に接続されている。 The groove 35 has the feed line 90 is filled, the feed interconnection 90 is electrically connected by being laminated respectively to the supply line Z in the groove 35. 溝36には選択配線89が埋められており、溝36内において選択配線89が走査線Xにそれぞれ積層されることによって電気的に接続されている。 The grooves 36 are filled selection wirings 89 are electrically connected by the selection lines 89 is laminated to a scanning line X in the groove 36.

選択配線89及び給電配線90は、メッキ法により形成されたものであるので、信号線Y、走査線X及び供給線Zよりも十分に厚い。 Selection wirings 89 and the feed interconnection 90, since those formed by plating, the signal line Y, sufficiently thicker than the scan line X and supply line Z. 更には、選択配線89及び給電配線90の厚さは、保護絶縁膜32と平坦化膜33の厚さの総計よりも厚く、平坦化膜33の表面から凸設されている。 Furthermore, the thickness of the selected wire 89 and the feed interconnection 90 is thicker than the total thickness of the protective insulating film 32 and planarization film 33 are projectingly provided from the surface of the planarization film 33. 選択配線89及び給電配線90のどちらも、銅、アルミ、金若しくはニッケルのうちの少なくともいずれかを含むことが好ましい。 Both selection wirings 89 and the feed interconnection 90 preferably contains copper, aluminum, at least one of gold or nickel. 選択配線89の表面に、撥水性・撥油性を有した疎水絶縁膜53が成膜され、給電配線90の表面には、撥水性・撥油性を有した疎水絶縁膜54が成膜されている。 On the surface of the selection lines 89, the hydrophobic insulating film 53 having water repellency, oil repellency is formed on the surface of the feed interconnection 90, the hydrophobic insulating film 54 having water repellency, oil repellency is formed . どちらの疎水絶縁膜53,54もフッ素樹脂電着塗料からなり、電着塗装によって成膜されたものである。 Both the hydrophobic insulating film 53 is also made of a fluororesin electrodeposition coating, in which has been formed by electrodeposition coating.

信号線群4および接続線96の上方の平坦化膜33上には、バンクとして絶縁膜52が平面視して信号線群4等に沿って垂直方向に延在するように積層されている。 On top of the planarization film 33 of the signal line group 4 and the connecting wire 96, the insulating film 52 is laminated so as to extend vertically along a plane view to the signal line group 4 such as a bank.

平坦化膜33の表面、即ちトランジスタアレイ基板50の表面上には、複数のサブピクセル電極20aがマトリクス状に配列されている。 Surface of the planarization film 33, i.e. on the surface of the transistor array substrate 50, a plurality of sub-pixel electrodes 20a are arrayed in a matrix. これらサブピクセル電極20aは、平坦化膜33上にべた一面に成膜された透明導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。 These sub-pixel electrodes 20a are obtained by patterning by the planarization film 33 photolithography etching method, a transparent conductive film formed Betaichimen on.

1ドットのサブピクセルPにつき1つのコンタクトホール88が平坦化膜33及び保護絶縁膜32のサブピクセル電極20aに重なる箇所に形成され、そのコンタクトホール88に導電性パッドが埋設されている。 1 One contact hole 88 per sub-pixel P of the dots are formed at positions overlapping the sub-pixel electrode 20a of the planarization film 33 and protective insulating film 32, conductive pad is buried in the contact hole 88. 何れのサブピクセルPr,Pg,Pbにおいても、サブピクセル電極20aが、キャパシタ24の上層電極24B、スイッチトランジスタ21のドレイン21d及び駆動トランジスタ23のソース23sに導通している。 Any of sub-pixels Pr, Pg, and even in Pb, the sub-pixel electrode 20a is, the upper electrode 24B of the capacitor 24, are electrically connected to the source 23s of the drain 21d and the driving transistor 23 of the switch transistor 21.

サブピクセル電極20a上には、有機EL素子20の有機EL層20bが成膜されており、各色の有機EL層20bは、それぞれ選択配線89、給電配線90及び共通配線91のうちの垂直方向に互いに隣接する2つの間において水平方向に沿って配列された複数のサブピクセル電極20aを帯状に被覆するように成膜されている。 On the sub-pixel electrode 20a, the organic EL layer 20b of the organic EL element 20 and is deposited, the organic EL layer 20b of the respective colors, each selection line 89, in the vertical direction of the feed interconnection 90 and common interconnection 91 It is formed so as to cover a plurality of sub-pixel electrodes 20a arrayed along the horizontal direction between two adjacent to each other in a band. すなわち、赤色発光の有機EL層20bは給電配線90と共通配線91との間、緑色発光の有機EL層20bは共通配線91と選択配線89との間、青色発光の有機EL層20bは選択配線89と給電配線90との間において、それぞれ帯状に成膜されている。 That is, the organic EL layer 20b of the red light emission between the common interconnection 91 and feed interconnection 90, between the organic EL layer 20b of the green light and the common wiring 91 and the selection line 89, the organic EL layer 20b of the blue light emission selection line in between the 89 and the feed interconnection 90 is formed on the strip, respectively. なお、有機EL層20bは、サブピクセル電極20aごとに独立して設けられ、平面視した場合、複数の有機EL層20bがマトリクス状に配列されていても良い。 The organic EL layer 20b is independently provided for each sub-pixel electrode 20a, when viewed in plan, a plurality of organic EL layers 20b may be arranged in a matrix.

有機EL層20bは、疎水絶縁膜53、疎水絶縁膜54及び撥液性導通層55のコーティング後に湿式塗布法(例えば、インクジェット法)によって成膜される。 The organic EL layer 20b is hydrophobic insulating film 53, wet coating after coating of the hydrophobic insulating film 54 and liquid repellent conductive layer 55 (e.g., an inkjet method) is formed by. この場合、サブピクセル電極20aに有機EL層20bとなる有機化合物を含有する有機化合物含有液を塗布するが、この有機化合物含有液の液面は、絶縁ライン61の頭頂部よりも高い。 In this case, applying an organic compound containing solution containing an organic compound comprising an organic EL layer 20b to the subpixel electrode 20a, the liquid level of the organic compound-containing solution is higher than the top of the insulating line 61. 垂直方向に隣り合うサブピクセル電極20a間において頭頂部が絶縁ライン61の頭頂部よりも十分高い厚膜の選択配線89、給電配線90、共通配線91がトランジスタアレイ基板50の表面に対して凸設されているから、サブピクセル電極20aに塗布された有機化合物含有液が垂直方向に隣接するサブピクセル電極20aに漏れることがない。 High enough thick film of the select interconnection 89 than the top of the top portion is insulated line 61 between the sub-pixel electrodes 20a adjacent in the vertical direction, the feed interconnection 90, the convex set common interconnection 91 to the surface of the transistor array substrate 50 from being an organic compound-containing solution applied to the sub-pixel electrode 20a is prevented from leaking to the sub-pixel electrodes 20a adjacent in the vertical direction. また、選択配線89、給電配線90、共通配線91には撥水性・撥油性の疎水絶縁膜53、疎水絶縁膜54、撥液性導通層55がそれぞれコーティングされているから、サブピクセル電極20aに塗布された有機化合物含有液をはじき、サブピクセル電極20aに塗布された有機化合物含有液がサブピクセル電極20aの中央に対して撥液性導電層55の端部付近、疎水絶縁膜53の端部付近や、疎水絶縁膜54の端部付近で極端に厚く堆積されなくなるので、有機化合物含有液が乾燥してなる有機EL層20bを面内均一な膜厚で成膜することができる。 The selection wire 89, feed interconnections 90, the hydrophobic insulating film 53 of water-repellent oil-repellent to the common wiring 91, the hydrophobic insulating film 54, since liquid repellent conductive layer 55 is coated respectively, to the sub-pixel electrode 20a repel coated organic compound-containing solution, near the end of the liquid repellent conductive layer 55 an organic compound-containing solution applied to the sub-pixel electrode 20a is the central sub-pixel electrode 20a, the end of the hydrophobic insulating film 53 and around, so will not be extremely thick deposited near the end of the hydrophobic insulating film 54 may be deposited an organic EL layer 20b of the organic compound-containing liquid is dried in-plane uniform thickness.

有機EL層20b上には、有機EL素子20のカソードとして機能する対向電極20cが成膜されている。 On the organic EL layer 20b, the counter electrode 20c functioning as the cathode of the organic EL element 20 is formed. 対向電極20cは、共通配線91の上面や側面をも被覆するように形成されており、撥液性導通層55を挟んで共通配線91に通電するから、図13の回路図に示すように、対向電極20cが共通配線91に対して導通している。 Counter electrode 20c is formed so as also to cover the upper surface and the side surface of the common interconnection 91, from energizing the common line 91 across the liquid repellent conductive layer 55, as shown in the circuit diagram of FIG. 13, counter electrode 20c is conductive to the common line 91. なお、保持トランジスタ22のドレイン22dは、走査線Xに接続されていてもよい。 The drain 22d of the holding transistor 22 may be connected to the scan line X. 一方、選択配線89には疎水絶縁膜53がコーティングされ、給電配線90には疎水絶縁膜54がコーティングされているので、対向電極20cが選択配線89及び給電配線90の何れに対しても絶縁されている。 On the other hand, the selection line 89 is hydrophobic insulating film 53 is coated, the feed interconnection 90 because the hydrophobic insulating film 54 is coated, the counter electrode 20c is also insulated from any selection wirings 89 and the feed interconnection 90 ing.

また、対向電極20cは、図19に示すように、信号線群4上方の絶縁膜52の部分には被覆されずに分割されており、垂直方向に延在したストライプ形状とされている。 The counter electrode 20c, as shown in FIG. 19, the portion of the signal line group 4 above the insulating film 52 is divided without being coated, there is a stripe shape extending in a vertical direction. 複数に分割された対向電極20cは、画素領域の外の非画素領域において、選択配線89、給電配線90及び共通配線91と一体的に形成され水平方向に延在する引き回し配線108によって導通され、引き回し配線108は、絶縁基板2の周縁部に複数の端子部Tcに導通している。 Counter electrode 20c which is divided into a plurality, in the non-pixel region outside of the pixel region, is conducted by the selection line 89, feed interconnection 90 and common interconnection 91 and integrally formed lead wire 108 extending in the horizontal direction, lead wiring 108 is electrically connected to the plurality of terminals Tc on the periphery of the insulating substrate 2. このように、複数の対向電極20c群はいずれも信号線Y 1 〜Y nと平面視して重なっていないので、信号線Y 1 〜Y nとの間の寄生容量が、重なっている場合に比べて極めて小さくなっている。 Thus, since a plurality of counter electrodes 20c group it does not overlap with any of the signal lines Y 1 to Y n in a plan view, when the parasitic capacitance between the signal lines Y 1 to Y n are overlaps compared to it has become extremely small. このため、書込電流が各有機EL素子20をそれぞれ発光するのに要する微小な電流であっても、各信号線Y 1 〜Y nの寄生容量に電荷を速やかにチャージでき、遅延することなく信号線Y 1 〜Y nに定常化されて流れるので、駆動トランジスタ23のゲート−ソース間の電位を速やかに駆動電流が流れる状態にすることができる。 Therefore, even a minute current required to write current to emit each organic EL element 20, respectively, you can quickly charge the parasitic capacitance of each signal line Y 1 to Y n, without delay since flow is steady state to the signal lines Y 1 to Y n, the gate of the driving transistor 23 - can be quickly state in which the drive current flows potential between the source.

〔ディスプレイパネルの駆動方法〕 [Method of driving a display panel]
ディスプレイパネル1の駆動方法については、第1実施形態と同様である。 For the driving method of the display panel 1 is the same as in the first embodiment. なお、第2の実施形態においては、走査線X 1 〜X mまたはそれと導通された選択配線89の選択によりスイッチトランジスタ21を選択する。 In the second embodiment, it selects the switch transistor 21 by the selection of the scanning lines X 1 to X m or a conductive selectivity wiring 89.

以上の本実施形態のように、給電配線90や共通配線91、或いは選択配線89を水平方向に延在するように設けた場合においても、給電配線90や共通配線91、選択配線89がトランジスタ21〜23の電極とは別層で形成され、厚膜に形成することができるから、これらの配線を低抵抗化することができる。 Thus in this embodiment, the feed interconnection 90 and common interconnection 91, or even when the selection line 89 is provided so as to extend in the horizontal direction, the feed interconnection 90 and common interconnection 91, the selection lines 89 transistor 21 the ~ 23 electrodes are formed in different layers, because it is possible to form a thick film, it is possible to reduce the resistance of these wires. また、低抵抗な共通配線91が対向電極20cに導通しているから、対向電極20c自体が薄膜化してより高抵抗になっても対向電極20cの電圧をそれぞれの面内で一様にすることができる。 It common interconnection 91 of low resistance to uniform because conducting the counter electrode 20c, the voltage of the counter electrode 20c itself also counter electrode 20c become high-resistance more thinned within each plane can. 従って、仮に全てのサブピクセル電極20aに同じ電位を印加した場合でも、どの有機EL層20bの発光強度もほぼ等しくなり、面内の発光強度を一様することができる。 Therefore, if all of the sub-pixel electrode 20a even when the same potential is applied, the emission intensity of any organic EL layers 20b almost equal, it is possible to uniform emission intensity in a plane.

また、ディスプレイパネル1をトップエミッション型として用いた場合、対向電極20cをより薄膜化することが可能なので、有機EL層20bを発した光が対向電極20cを透過中に減衰し難くなる。 In the case of using the display panel 1 as a top emission type, since it is possible to further thin the counter electrode 20c, is light emitted from the organic EL layer 20b hardly attenuates while passing through the counter electrode 20c.

また、平坦化膜33及び保護絶縁膜32に埋設された給電配線90がトランジスタ21〜23の電極とは別層で形成されているから、給電配線90を厚膜にすることができ、給電配線90を低抵抗化することができる。 Further, since it embedded in the planarization film 33 and protective insulating film 32 feed interconnections 90 are formed from a layer different from the electrodes of the transistors 21 to 23, the feed interconnection 90 can be thick, the power supply wiring it can be reduce the resistance of the 90. 低抵抗な給電配線90が薄膜の供給線Zに積層されているから、供給線Zの電圧降下を抑えることができ、更には供給線Z及び給電配線90の信号遅延を抑えることができる。 From a low-resistance feed interconnections 90 are stacked in the supply line Z of the thin film, it is possible to suppress the voltage drop of the supply line Z, further can suppress the signal delay of the supply line Z and feed interconnection 90. 例えば、仮に給電配線90がない場合にディスプレイパネルを大画面化したときには、供給線Zの電圧降下によって面内の発光強度のムラが発生したり、発光しない有機EL素子20が存在したりするおそれがある。 For example, if when the display panel has a larger screen when there is no feed interconnection 90 is a possibility that unevenness of luminescence intensity may occur within the surface by the voltage drop of the supply lines Z, not emitting organic EL element 20 or there there is. しかしながら、本実施形態では、低抵抗な給電配線90が供給線Zに導通しているから、面内の発光強度のムラを抑えることができ、更に発光しない有機EL素子20をなくすことができる。 However, in the present embodiment, since the low-resistance feed interconnections 90 are electrically connected to the supply line Z, it is possible to suppress the unevenness of luminous intensity in the plane, it is possible to eliminate the organic EL element 20 without further emission.

また、対向電極20cが、全てのサブピクセルPr,Pg,Pbに共通した共通電極としてべた一面に形成されるのではなく、対向電極20cが信号線Yの上方部分には形成されず、平面視した場合に対向電極20cが信号線Yに沿って分割され、ストライプ形状とされているから、信号線Yと、有機EL素子20のカソードとして機能する対向電極20cとの間の寄生容量を効果的に低減させることができ、キャパシタ24へのデータの書き込み時間が遅延することを有効に抑制することができる。 The counter electrode 20c is, all the sub-pixels Pr, Pg, rather than being formed in Betaichimen as common common electrode Pb, not formed in the upper portion of the counter electrode 20c is a signal line Y, a plan view counter electrode 20c when is divided along the signal line Y, from being a stripe shape, effectively the signal lines Y, the parasitic capacitance between the counter electrode 20c functioning as the cathode of the organic EL element 20 can be reduced to, time for writing data into the capacitor 24 can be effectively prevented from being delayed. すなわち、信号線Yの上方部分にも対向電極20cを形成すると、信号線Yのほぼ全長に亘って対向電極20cと対向する状態となり、比較的大きな寄生容量が発生するが、前記のように対向電極20cを信号線Yの上方には形成しないことでこのような事態を回避することができる。 That is, when forming the even counter electrode 20c on the upper portion of the signal lines Y, a state facing the counter electrode 20c over substantially the entire length of the signal line Y, a relatively large parasitic capacitance is generated, opposing to the it is possible to avoid such a situation by not forming the electrodes 20c above the signal line Y.

〔給電配線及び共通配線の幅、断面積及び抵抗率〕 [Width of the feed interconnection and common interconnection, cross-sectional area and resistivity]
以下、第1実施形態及び第2実施形態のディスプレイパネル1の給電配線及び共通配線の幅、断面積及び抵抗率を定義する。 Hereinafter, the first embodiment and the second embodiment of a display panel 1 of the feed interconnection and common interconnection of width, to define a cross-sectional area and resistivity. ここで、ディスプレイパネル1の画素数をWXGA(768×1366)としたときに、給電配線90及び共通配線91の望ましい幅、断面積を定義する。 Here, when the number of pixels the display panel 1 as a WXGA (768 × 1366), the feed interconnection 90 and the desired width of the common wiring 91, to define a cross-sectional area. 図20は、各サブピクセルの駆動トランジスタ23及び有機EL素子20の電流−電圧特性を示すグラフである。 Figure 20 is a current of the driving transistor 23 and organic EL element 20 of each sub-pixel - is a graph showing the voltage characteristic.

図20において、縦軸は1つの駆動トランジスタ23のソース23s−ドレイン23d間を流れる書込電流の電流値又は1つの有機EL素子20のアノード−カソード間を流れる駆動電流の電流値であり、横軸は1つの駆動トランジスタ23のソース23s−ドレイン23d間の電圧(同時に1つの駆動トランジスタ23のゲート23g−ドレイン23d間の電圧)である。 In Figure 20, the vertical axis represents the anode of one current value of the write current flowing between the source 23s- drain 23d of the driving transistor 23 or one of the organic EL element 20 - is a current value of the driving current flowing between the cathode and the horizontal axes are (voltage between the gate 23g- drain 23d of 1 at the same time one of the drive transistor 23) the voltage between the source 23s- drain 23d of one driving transistor 23. 図中、実線Ids maxは、最高輝度階調(最も明るい表示)のときの書込電流及び駆動電流であり、一点鎖線Ids midは、最高輝度階調と最低輝度階調との間の中間輝度階調のときの書込電流及び駆動電流であり、二点鎖線Vpoは駆動トランジスタ23の不飽和領域(線形領域)と飽和領域との閾値つまりピンチオフ電圧であり、三点鎖線Vdsは駆動トランジスタ23のソース23s−ドレイン23d間を流れる書込電流であり、破線Ielは有機EL素子20のアノード−カソード間を流れる駆動電流である。 In the figure, a solid line Ids max indicates a write current and driving current for the highest luminance gray level (brightest display), a dashed line Ids mid an intermediate luminance between the highest luminance gray level and the lowest luminance gradation a write current and driving current for gradation, two-dot chain line Vpo is the threshold, that the pinch-off voltage of an unsaturated region (linear region) and the saturation region of the driving transistor 23, the three-dot chain line Vds driving transistor 23 a write current flowing between the source 23s- drain 23d, dashed Iel the anode of the organic EL element 20 - which is a driving current flowing between the cathode.

ここで電圧VP1は、最高輝度階調時の駆動トランジスタ23のピンチオフ電圧であり、電圧VP2は、駆動トランジスタ23が最高輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧VELmax(電圧VP4−電圧VP3)は有機EL素子20が最高輝度階調の書込電流と電流値が等しい最高輝度階調の駆動電流で発光するときのアノード−カソード間の電圧である。 Here the voltage VP1 is the pinch-off voltage of the driving transistor 23 at the maximum luminance gradation, voltage VP2 is the source when the driving transistor 23 is a write current of the highest luminance gray level flows - a drain voltage, the voltage VelMax (voltage VP4- voltage VP3) is the anode at the time of light emission by the driving current of the highest luminance gradation organic EL device 20 is the write current and the current value of the highest luminance gradation is equal - a voltage between the cathode. 電圧VP2'は、駆動トランジスタ23が中間輝度階調の書込電流が流れるときのソース−ドレイン間電圧であり、電圧(電圧VP4'−電圧VP3')は有機EL素子20が中間輝度階調の書込電流と電流値が等しい中間輝度階調の駆動電流で発光するときのアノード−カソード間電圧である。 Voltage VP2 'is the driving transistor 23 is the source of it flows write current for the intermediate luminance gray level is - a drain voltage, the voltage (voltage VP4'- voltage VP3') is the organic EL element 20 of the intermediate luminance gradation a cathode voltage - anode when write current and the current value emits light by a driving current equal intermediate luminance gradation.

駆動トランジスタ23及び有機EL素子20はいずれも飽和領域で駆動させるために、(給電配線90の発光期間時の電圧VH)から(共通配線91の発光期間時の電圧Vcom)を減じた値VXは下記の式(1)を満たす。 For both the driving transistor 23 and organic EL element 20 is driven in a saturation region, a value VX obtained by subtracting (the voltage Vcom at the time of light emission period of the common interconnection 91) from (a voltage VH during the light emission period of the feed interconnection 90) satisfy the following formula (1).

VX=Vpo+Vth+Vm+VEL …(1) VX = Vpo + Vth + Vm + VEL ... (1)

Vth(最高輝度時の場合VP2−VP1に等しい)は駆動トランジスタ23の閾値電圧であり、VEL(最高輝度時の場合VELmaxに等しい)は有機EL素子20のアノード−カソード間電圧であり、Vmは、階調に応じて変位する許容電圧である。 Vth (when at the maximum luminance is equal to VP2-VP1) is the threshold voltage of the driving transistor 23, VEL (equal to VELmax for the highest luminance) is the anode of the organic EL element 20 - a cathode voltage, the Vm an allowable voltage which displaces in accordance with the gradation.

図から明らかなように、電圧VXのうち、輝度階調が高くなる程、トランジスタ23のソース−ドレイン間に要する電圧(Vpo+Vth)が高くなるとともに有機EL素子20のアノード−カソード間に要する電圧VELが高くなる。 As can be seen, among the voltages VX, higher the luminance gradation is higher, the source of the transistor 23 - the anode of the organic EL element 20 with the voltage required between the drain (Vpo + Vth) increases - the voltage required between the cathode VEL It increases. したがって、許容電圧Vmは、輝度階調が高くなるほど低くなり、最小許容電圧VmminはVP3−VP2となる。 Therefore, the allowable voltage Vm becomes low as the luminance gray level becomes higher, the minimum allowable voltage Vmmin becomes VP3-VP2.

有機EL素子20は低分子EL材料及び高分子EL材料にかかわらず一般的に経時劣化し、高抵抗化する。 The organic EL element 20 is generally deteriorated with time regardless of the low-molecular weight EL material, a high resistance. 10000時間後のアノード−カソード間電圧は初期時の1.4倍程度になることが確認されている。 10000 hours after the anode - cathode voltage is confirmed to become 1.4 times the initial time. つまり、電圧VELは、同じ輝度階調時でも時間が経つ程高くなる。 That is, the voltage VEL rises along with the elapse of time even when the same luminance level. このため、駆動初期時の許容電圧Vmが高い程長期間にわたって動作が安定するので、電圧VELが8V以上、より望ましくは13V以上となるように電圧VXを設定している。 Therefore, since the operation for a long period of time the higher the allowable voltage Vm during the initial driving is stabilized, the voltage VEL is 8V or more, more preferably is set to voltage VX to be equal to or greater than the 13V.

この許容電圧Vmには、有機EL素子20の高抵抗化ばかりでなく、さらに、給電配線90による電圧降下の分も含まれる。 This is allowable voltage Vm, not only increase in resistance of the organic EL device 20, further, minute also includes a voltage drop by the feed interconnection 90.

給電配線90の配線抵抗のために電圧降下が大きいとディスプレイパネル1の消費電力が著しく増大してしまうため、給電配線90の電圧降下は1V以下に設定することが特に好ましい。 Since the power consumption of the display panel 1 the voltage drop is great for the wiring resistance of the feed interconnection 90 is significantly increased, the voltage drop of the feed interconnection 90 is especially preferably set to 1V or less.

行方向の一つの画素の長さである画素幅Wpと、行方向の画素数(1366)と、画素領域以外における第一の引き回し配線から一方の配線端子までの延長部分と、画素領域以外における第一の引き回し配線から他方の配線端子までの延長部分と、を考慮した結果、ディスプレイパネル1のパネルサイズが32インチ、40インチの場合、第一の引き回し配線の全長はそれぞれ706.7mm、895.2mmとなる。 And one length of the pixel width Wp of the pixel in the row direction, the row direction of the number of pixels as (1366), and extension of up to one wiring terminal from the first lead interconnection in the non-pixel region, definitive besides pixel region result of considering the extension of the first lead interconnection to the other interconnection terminal, a 32-inch panel size of the display panel 1, when a 40-inch, the overall length of the first lead wiring respectively 706.7Mm, 895 the .2mm. ここで、給電配線90の線幅WL及び共通配線91の線幅WLが広くなると、構造上有機EL層20bの面積が小さくなり、さらに他の配線との重なり寄生容量を発生してさらなる電圧降下をもたらすため、給電配線90の幅WL及び共通配線91の線幅WLはそれぞれ画素幅Wpの5分の1以下に抑えることが望ましい。 Here, the line width WL of the common wiring 91 of the feed interconnection 90 becomes wider, the smaller the area of ​​the structure on the organic EL layer 20b, a further voltage drop by further generating the overlap parasitic capacitance to other wiring to provide, the line width WL of the common wiring 91 of the feed interconnection 90 is desirably each reduced to less than 1/5 of the pixel width Wp. このようなことを考慮すると、ディスプレイパネル1のパネルサイズが32インチ、40インチの場合、幅WLはそれぞれ34μm以内、44μm以内となる。 Considering the above, the panel size of the display panel 1 and a 32-inch, if a 40-inch, within each width WL 34 .mu.m, is within 44 .mu.m. また給電配線90及び共通配線91の最大膜厚Hmaxはアスペクト比を考慮すると、トランジスタ21〜23の最小加工寸法4μmの1.5倍、つまり6μmとなる。 The maximum film thickness Hmax of the feed interconnection 90 and common interconnection 91 is considering the aspect ratio, 1.5 times the minimum feature size 4μm transistors 21 to 23, that is, 6 [mu] m. したがって給電配線90及び共通配線91の最大断面積Smaxは32インチ、40インチで、それぞれ204μm 2 、264μm 2となる。 Thus the maximum cross-sectional area Smax of the feed interconnection 90 and common interconnection 91 is 32-inch 40-inch respectively 204Myuemu 2, a 264μm 2.

このような32インチのディスプレイパネル1について、最大電流が流れるように全点灯したときの給電配線90及び共通配線91のそれぞれの最大電圧降下を1V以下にするためには図21に示すように、給電配線90及び共通配線91のそれぞれの配線抵抗率ρ/断面積Sは4.7Ω/cm以下に設定される必要がある。 For the display panel 1 of such 32-inch respective maximum voltage drop of the feed interconnection 90 and common interconnection 91 when the full lighting so that the maximum current flows through to below 1V, as shown in FIG. 21, each interconnection resistivity [rho / sectional area S of the feed interconnection 90 and common interconnection 91 must be set below 4.7 ohm / cm. 図22に32インチのディスプレイパネル1の給電配線90及び共通配線91のそれぞれの断面積と電流密度の相関関係を表す。 The feed interconnection 90 and 22 to 32-inch display panel 1 represents the correlation between the sectional area and the current density of the common interconnection 91. なお、上述した給電配線90及び共通配線91の最大断面積Smax時に許容される抵抗率は、32インチで9.6μΩcm、40インチで6.4μΩcmとなる。 Incidentally, maximum sectional area Smax is the resistivity of the feed interconnection 90 and common interconnection 91 described above, 9.6Myuomegacm 32-inch, and 6.4μΩcm 40 inches.

そして、40インチのディスプレイパネル1について、最大電流が流れるように全点灯したときの給電配線90及び共通配線91のそれぞれの最大電圧降下を1V以下にするためには図23に示すように、給電配線90及び共通配線91のそれぞれの配線抵抗率ρ/断面積Sは2.4Ω/cm以下に設定される必要がある。 Then, the display panel 1 40-inch, each of the maximum voltage drop of the feed interconnection 90 and common interconnection 91 when the full lighting so that the maximum current flows through to below 1V, as shown in FIG. 23, power supply each interconnection resistivity [rho / sectional area S of the interconnection 90 and common interconnection 91 must be set below 2.4Ω / cm. 図24に40インチのディスプレイパネル1の給電配線90及び共通配線91のそれぞれの断面積と電流密度の相関関係を表す。 Feeding wire 24 on a 40-inch display panel 1 90 and representing the correlation between the sectional area and the current density of the common interconnection 91.

給電配線90及び共通配線91の故障により動作しなくなる故障寿命MTFは、下記の式(2)を満たす。 Median time to failure MTF longer operate due to a failure of the feed interconnection 90 and common interconnection 91 satisfies the equation (2) below.

MTF=A exp(Ea/K b T)/ρJ 2 …(2) MTF = A exp (Ea / K b T) / ρJ 2 ... (2)

Eaは活性化エネルギー、K b T=8.617×10― 5 eV、ρは給電配線90及び共通配線91の抵抗率、Jは電流密度である。 Ea is the activation energy, the resistivity of the K b T = 8.617 × 10- 5 eV, ρ is the feed interconnection 90 and common interconnection 91, J is the current density.

給電配線90及び共通配線91の故障寿命MTFは抵抗率の増大やエレクトロマイグレーションに律速する。 Median time to failure MTF of the feed interconnection 90 and common interconnection 91 is limited by the increase and electromigration resistance. 給電配線90及び共通配線91をAl系(Al単体或いはAlTiやAlNd等の合金)に設定し、MTFが10000時間、85℃の動作温度で試算すると、電流密度Jは2.1×10 4 A/cm 2以下にする必要がある。 The feed interconnection 90 and common interconnection 91 is set to an Al-based (Al alone or AlTi and alloys AlNd etc.), MTF is 10000 hours, when estimated operating temperature of 85 ° C., the current density J is 2.1 × 10 4 A / it is necessary to cm 2 or less. 同様に給電配線90及び共通配線91をCuに設定すると、2.8×10 6 A/cm 2以下にする必要がある。 Setting Likewise the feed interconnection 90 and common interconnection 91 to Cu, it is necessary to 2.8 × 10 6 A / cm 2 or less. なおAl合金内のAl以外の材料はAlよりも低い抵抗率であることを前提としている。 Incidentally materials except Al in an Al alloy is premised that a resistivity lower than Al.

これらのことを考慮して、32インチのディスプレイパネル1では、全点灯状態で10000時間に給電配線90及び共通配線91が故障しないようなAl系の給電配線90及び共通配線91のそれぞれの断面積Sは、図22から、57μm 2以上必要になり、同様にCuの給電配線90及び共通配線91のそれぞれの断面積Sは、図22から、0.43μm 2以上必要になる。 In consideration of these, 32 cross-sectional area of ​​each of the inch display panel 1, the feed interconnection 90 and common interconnection 91 of the Al-based feed interconnection 90 and common interconnection 91 does not malfunction to 10000 hours at full lighting state S from FIG. 22, requires 57 .mu.m 2 or more, as well as the sectional area S of the feed interconnection 90 and common interconnection 91 made of Cu is composed of 22, the required 0.43 .mu.m 2 or more.

そして40インチのディスプレイパネル1では、全点灯状態で10000時間に給電配線90及び共通配線91が故障しないようなAl系の給電配線90及び共通配線91のそれぞれの断面積Sは、図24から、92μm 2以上必要になり、同様にCuの給電配線90及び共通配線91のそれぞれの断面積Sは、図24から、0.69μm 2以上必要になる。 Then, in the display panel 1 40-inch, the sectional area S of the feed interconnection 90 and common interconnection 91 of the Al-based feed interconnection 90 and common interconnection 91 is not failure in the full lighting state for 10,000 hrs, from FIG. 24, 92 [mu] m 2 or more is required, as well as the sectional area S of the feed interconnection 90 and common interconnection 91 made of Cu is composed of 24, the required 0.69 .mu.m 2 or more.

Al系の給電配線90及び共通配線91では、Al系の抵抗率が4.00μΩcmとすると、32インチのディスプレイパネル1では上述のように配線抵抗率ρ/断面積Sが4.7Ω/cm以下なので、最小断面積Sminは85.1μm 2となる。 In the Al-based feed interconnection 90 and common interconnection 91, the Al-based resistivity and 4.00Myuomegacm, 32-inch display panel 1, the wiring resistivity [rho / sectional area S as described above 4.7 ohm / cm or less so, the minimum sectional area Smin is 85.1μm 2. このとき上述のように給電配線90及び共通配線91の配線幅WLは34μm以内なので給電配線90及び共通配線91の最小膜厚Hminは2.50μmとなる。 Since the line width WL of the feed interconnection 90 and common interconnection 91 as described above, the minimum thickness Hmin of the feed interconnection 90 and common interconnection 91 because within 34μm becomes 2.50 .mu.m.

またAl系の給電配線90及び共通配線91の40インチのディスプレイパネル1では上述のように配線抵抗率ρ/断面積Sが2.4Ω/cm以下なので、最小断面積Sminは167μm 2となる。 Since the wiring resistivity [rho / sectional area S as 40 described above in the display panel 1 inch of the Al-based feed interconnection 90 and common interconnection 91 is a less 2.4Ω / cm, the minimum sectional area Smin is 167μm 2. このとき上述のように給電配線90及び共通配線91の配線幅WLは44μm以内なので給電配線90及び共通配線91の最小膜厚Hminは3.80μmとなる。 Since the line width WL of the feed interconnection 90 and common interconnection 91 as described above, the minimum thickness Hmin of the feed interconnection 90 and common interconnection 91 because within 44μm becomes 3.80Myuemu.

Cuの給電配線90及び共通配線91では、Cuの抵抗率が2.10μΩcmとすると、32インチのディスプレイパネル1では上述のように配線抵抗率ρ/断面積Sが4.7Ω/cm以下なので、最小断面積Sminは44.7μm 2となる。 In Cu feed interconnection 90 and common interconnection 91, the resistivity of the Cu is to 2.10Myuomegacm, since 32-inch wire resistivity [rho / sectional area S as described above in the display panel 1 is such less 4.7 ohm / cm, the minimum sectional area Smin is 44.7μm 2. このとき上述のように給電配線90及び共通配線91の配線幅WLは34μm以内なので給電配線90及び共通配線91の最小膜厚Hminは1.31μmとなる。 Since the line width WL of the feed interconnection 90 and common interconnection 91 as described above, the minimum thickness Hmin of the feed interconnection 90 and common interconnection 91 because within 34μm becomes 1.31 .mu.m.

またCuの給電配線90及び共通配線91の40インチのディスプレイパネル1では上述のように配線抵抗率ρ/断面積Sが2.4Ω/cm以下なので、最小断面積Sminは87.5μm 2となる。 Since the wiring resistivity [rho / sectional area S as described above in 40-inch display panel 1 of the feed interconnection 90 and common interconnection 91 made of Cu is such following 2.4Ω / cm, the minimum sectional area Smin is 87.5 [mu] m 2 . このとき上述のように給電配線90及び共通配線91の配線幅WLは44μm以内なので給電配線90及び共通配線91の最小膜厚Hminは1.99μmとなる。 Since the line width WL of the feed interconnection 90 and common interconnection 91 as described above, the minimum thickness Hmin of the feed interconnection 90 and common interconnection 91 because within 44μm becomes 1.99Myuemu.

以上のことから、ディスプレイパネル1を正常且つ消費電力を低く動作させるには、給電配線90及び共通配線91での電圧降下を1V以下にした方が好ましく、このような条件にするには、給電配線90及び共通配線91がAl系の32インチのパネルでは、膜厚Hが2.50μm〜6μm、幅WLが14.1μm〜34.0μm、抵抗率が4.0μΩcm〜9.6μΩcmとなり、給電配線90及び共通配線91がAl系の40インチのパネルでは、給電配線90及び共通配線91がAl系の場合、膜厚Hが3.80μm〜6μm、幅WLが27.8μm〜44.0μm、抵抗率が4.0μΩcm〜9.6μΩcmとなる。 From the above, in order to operate a low normal and power consumption display panel 1, preferably better to below 1V voltage drop in the feed interconnection 90 and common interconnection 91, to such a condition, power supply in a 32-inch panel in which the interconnection 90 and common interconnection 91 is Al system, the thickness H is 2.50Myuemu~6myuemu, width WL is 14.1Myuemu~34.0Myuemu, resistivity 4.0μΩcm~9.6μΩcm, and the power supply in interconnection 90 and common interconnection 91 is 40 inch Al-based panel, if the feed interconnection 90 and common interconnection 91 of the Al-based, film thickness H is 3.80Myuemu~6myuemu, the width WL 27.8Myuemu~44.0Myuemu, resistivity is 4.0μΩcm~9.6μΩcm.

総じてAl系の給電配線90及び共通配線91の場合、膜厚Hが2.50μm〜6μm、幅WLが14.1μm〜44μm、抵抗率が4.0μΩcm〜9.6μΩcmとなる。 If general the feed interconnection 90 and common interconnection 91 of Al-based, film thickness H is 2.50Myuemu~6myuemu, the width WL 14.1Myuemu~44myuemu, the resistivity becomes 4.0Myuomegacm~9.6Myuomegacm.
同様に、給電配線90及び共通配線91がCuの32インチのパネルでは、膜厚Hが1.31μm〜6μm、幅WLが7.45μm〜34μm、抵抗率が2.1μΩcm〜9.6μΩcmとなり、給電配線90及び共通配線91がCuの40インチのパネルでは、給電配線90及び共通配線91がCu系の場合、膜厚Hが1.99μm〜6μm、幅WLが14.6μm〜44.0μm、抵抗率が2.1μΩcm〜9.6μΩcmとなる。 Similarly, in a 32-inch panel in which the feed interconnection 90 and common interconnection 91 are made of Cu, the thickness H is 1.31Myuemu~6myuemu, width WL is 7.45Myuemu~34myuemu, resistivity 2.1μΩcm~9.6μΩcm next, the panel of 40-inch feed interconnection 90 and common interconnection 91 is Cu, when the feed interconnection 90 and common interconnection 91 is Cu based, the thickness H is 1.99Myuemu~6myuemu, the width WL 14.6Myuemu~44.0Myuemu, resistivity is 2.1μΩcm~9.6μΩcm.

総じてCuの給電配線90及び共通配線91の場合、膜厚Hが1.31μm〜6μm、幅WLが7.45μm〜44μm、抵抗率が2.1μΩcm〜9.6μΩcmとなる。 If general the feed interconnection 90 and common interconnection 91 made of Cu, the thickness H is 1.31Myuemu~6myuemu, the width WL 7.45μm~44μm, the resistivity becomes 2.1Myuomegacm~9.6Myuomegacm. したがって、給電配線90及び共通配線91としてAl系材料又はCuを適用した場合、ディスプレイパネル1の給電配線90及び共通配線91は、膜厚Hが1.31μm〜6μm、幅WLが7.45μm〜44μm、抵抗率が2.1μΩcm〜9.6μΩcmとなる。 Therefore, when an Al-based material or Cu is used for the feed interconnection 90 and common interconnection 91, feed interconnection 90 and common interconnection 91 of the display panel 1 has a thickness H is 1.31Myuemu~6myuemu, the width WL 7.45Myuemu~ 44μm, the resistivity is 2.1μΩcm~9.6μΩcm.

〔変形例1〕 Modification 1]
なお、本発明は、上記の第1及び第2の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。 The present invention is not limited to the first and second embodiments described above, without departing from the scope of the present invention may be performed various improvements and design changes.

上記各実施形態では、トランジスタ21〜23がNチャネル型の電界効果トランジスタとして説明を行った。 In the above embodiments, the transistors 21 to 23 has been described as a field-effect transistor of N channel type. トランジスタ21〜23がPチャネル型の電界効果トランジスタであっても良い。 Transistors 21 to 23 may be a field-effect transistor of the P-channel type. その場合、図3や図13の回路構成では、トランジスタ21〜23のソース21s,22s,23sとトランジスタ21〜23のドレイン21d,22d,23dの関係が逆になる。 In that case, in the circuit configuration of FIG. 3 and FIG. 13, the source 21s of the transistor 21 to 23, 22s, drains 21d of the 23s and transistors 21 to 23, 22 d, the relationship 23d are reversed. 例えば、駆動トランジスタ23がPチャネル型の電界効果トランジスタの場合には、駆動トランジスタ23のドレイン23dが有機EL素子20のサブピクセル電極20aに導通し、ソース23sが供給線Zおよび給電配線90に導通する。 For example, when the drive transistor 23 is a field effect transistor of the P-channel type, the drain 23d of the driving transistor 23 is electrically connected to the sub-pixel electrode 20a of the organic EL element 20, conductive source 23s is the supply line Z and feed interconnection 90 to.

〔変形例2〕 Modification 2]
また、上記各実施形態では、1ドットのサブピクセルPにつき3つのトランジスタ21〜23が設けられているが、1ドットのサブピクセルPにつき1又は複数のトランジスタが設けられ、これらトランジスタを用いてアクティブ駆動することができるディスプレイパネルであれば、本発明を適用することができる。 In the above embodiments, although the three transistors 21 to 23 per sub-pixel P of one dot is provided, one or more transistors per subpixel P 1 dot is provided with these transistors active if display panel which can be driven, it is possible to apply the present invention.

〔変形例3〕 [Modification 3]
また、上記第2の実施形態では、水平方向の緑サブピクセルPgの列と青サブピクセルPbとの間において選択配線89が凸設されているが、共通配線91と同様の共通配線が凸設されるように構成されても良い。 Further, in the second embodiment, although selection line 89 between the column and the blue sub-pixels Pb in the horizontal direction of the green sub-pixel Pg is projectingly the same common wiring and the common wiring 91 is protrusively it may be configured to be. その場合、共通配線の下には溝36が設けずに、共通配線が走査線Xに対して絶縁された状態で、撥液性導通層55と同様の撥液性導通層がその共通配線の表面にコーティングされ、その共通配線が対向電極20cに導通するように構成することも可能である。 In that case, instead of providing a groove 36 below the common wiring, with the common wiring is insulated from the scan lines X, similar to the liquid repellent conductive layer 55 liquid repellent conductive layer of the common wiring is coated on the surface, it is also possible that the common wiring arranged to conduct to the counter electrode 20c.

また、例えば、図25に示すように、保護絶縁膜32及び平坦化膜33の走査線Xに重なる箇所に溝36を凹設し、溝36に選択配線89を埋め込んで走査線Xに導通するように厚膜状に形成し、その上方に絶縁ライン62を形成し、さらにその上方に共通配線100を厚膜状に形成することも可能である。 Further, for example, as shown in FIG. 25, recessed grooves 36 at a position overlapping the scanning line X of the protective insulating film 32 and planarization film 33, electrically connected to the scan line X embed selection line 89 into the groove 36 forming a thick film as to form an insulating line 62 thereabove, it is also possible to further form a common wiring 100 in thick film thereabove. その場合も、共通配線100の表面には撥液性導通層57がコーティングされ、共通配線100が対向電極20cに導通するように構成される。 Also in this case, the surface of the common wiring 100 is coated is liquid repellent conductive layer 57, configured as common wiring 100 is electrically connected to the counter electrode 20c.

〔変形例4〕 [Modification 4]
また、上記実施形態では、信号線Yがゲートレイヤーからパターニングされたものであるが、信号線Yがドレインレイヤーからパターニングされたものでも良い。 Further, in the above embodiment, in which the signal line Y is patterned from the gate layer, may be one signal line Y is patterned from the drain layer. この場合、走査線X及び供給線Zがゲートレイヤーからパターニングされたものとなり、信号線Yが走査線X及び供給線Zよりも上層になる。 In this case, as the scan line X and supply line Z are patterned from the gate layer, the signal line Y is in an upper layer than the scan line X and supply line Z.

第1の実施形態におけるディスプレイパネルの配線構造を示した略平面図である。 It is a schematic plan view showing the wiring structure of the display panel in the first embodiment. 図1のディスプレイパネルの画素を示した平面図である。 It is a plan view showing a display panel in the pixel FIG. サブピクセルPの等価回路図である。 It is an equivalent circuit diagram of a sub-pixel P. サブピクセルPの電極を示した平面図である。 Is a plan view showing the electrodes of the sub-pixels P. 図2に示された破断線V−Vに沿って絶縁基板の厚さ方向に切断した矢視断面図である。 It is an arrow sectional view taken in the thickness direction of the insulating substrate along the break line V-V shown in FIG. 図2に示された破断線VI−VIに沿って絶縁基板の厚さ方向に切断した矢視断面図である。 It is an arrow sectional view taken in the thickness direction of the insulating substrate along the break line VI-VI shown in FIG. 図2に示された破断線VII−VIIに沿って絶縁基板の厚さ方向に切断した矢視断面図である。 It is an arrow sectional view taken in the thickness direction of the insulating substrate along the break line VII-VII shown in FIG. 図2に示された破断線VIII−VIIIに沿って絶縁基板2の厚さ方向に切断した矢視断面図である。 It is an arrow sectional view taken in the thickness direction of the insulating substrate 2 along a break line VIII-VIII shown in FIG. 図1のディスプレイパネルの駆動方法を説明するためのタイミングチャートである。 A display panel driving method of FIG. 1 is a timing chart for explaining the. 第二のディスプレイパネルの配線構造を示した略平面図である。 It is a schematic plan view showing the wiring structure of the second display panel. 図10のディスプレイパネルの駆動方法を説明するためのタイミングチャートである。 Is a timing chart for explaining a driving method of a display panel in FIG. 10. 第2実施形態におけるディスプレイパネルの画素を示した平面図である。 Is a plan view showing a pixel of a display panel in the second embodiment. サブピクセルPの等価回路図である。 It is an equivalent circuit diagram of a sub-pixel P. 赤サブピクセルPrの電極を示した平面図である。 Is a plan view showing the electrodes of the red sub-pixel Pr. 緑サブピクセルPgの電極を示した平面図である。 Is a plan view showing the electrodes of the green sub-pixel Pg. 青サブピクセルPbの電極を示した平面図である。 Is a plan view showing the electrodes of the blue sub-pixels Pb. 図14〜図16に示された破断線XVII−XVIIに沿って絶縁基板の厚さ方向に切断した矢視断面図である。 It is an arrow sectional view taken in the thickness direction of the insulating substrate along the break line XVII-XVII shown in FIGS. 14-16. 図14に示された破断線XVIII−XVIIIに沿って絶縁基板の厚さ方向に切断した矢視断面図である。 It is an arrow sectional view taken in the thickness direction of the insulating substrate along the break line XVIII-XVIII shown in FIG. 14. 第2実施形態におけるディスプレイパネルの配線構造を示した略平面図である。 It is a schematic plan view showing the wiring structure of the display panel in the second embodiment. 各サブピクセルの駆動トランジスタ及び有機EL素子の電流−電圧特性を示すグラフである。 Current of the driving transistor and organic EL element of each sub-pixel - is a graph showing the voltage characteristic. 32インチのディスプレイパネルの給電配線及び共通配線のそれぞれの最大電圧降下と配線抵抗率ρ/断面積Sの相関を示すグラフである。 32 is a graph showing the correlation between each of the maximum voltage drop and the interconnection resistivity [rho / sectional area S of an inch of the feed interconnection and common interconnection of the display panel. 32インチのディスプレイパネルの給電配線及び共通配線のそれぞれの断面積と電流密度の相関を示すグラフである。 32 is a graph showing the correlation between the sectional area and the current density of an inch of the feed interconnection and common interconnection of the display panel. 40インチのディスプレイパネルの給電配線及び共通配線のそれぞれの最大電圧降下と配線抵抗率ρ/断面積Sの相関を示すグラフである。 Is a graph showing the correlation between each of the maximum voltage drop and the interconnection resistivity [rho / sectional area S of the 40-inch feed interconnection and common interconnection of the display panel. 40インチのディスプレイパネルの給電配線及び共通配線のそれぞれの断面積と電流密度の相関を示すグラフである。 Is a graph showing the respective correlation of the cross-sectional area and the current density of the 40-inch feed interconnection and common interconnection of the display panel. 変形例における破断線XVII−XVIIに沿って絶縁基板の厚さ方向に切断した矢視断面図である。 Along the break line XVII-XVII in a modified example is an arrow sectional view taken in the thickness direction of the insulating substrate.

符号の説明 DESCRIPTION OF SYMBOLS

1 ディスプレイパネル2 絶縁基板20a サブピクセル電極20b 有機EL層20c 対向電極21 スイッチトランジスタ22 保持トランジスタ23 駆動トランジスタ21d、22d、23d ドレイン21s、22s、23s ソース21g、22g、23g ゲート89 選択配線90 給電配線91 共通配線Pr、Pg、Pb サブピクセルY 信号線 1 display panel 2 insulating substrate 20a subpixel electrode 20b organic EL layer 20c opposite electrode 21 switches the transistor 22 holds the transistor 23 driving transistor 21d, 22d, 23d drain 21s, 22s, 23s source 21g, 22g, 23g gate 89 select line 90 feed line 91 common wiring Pr, Pg, Pb subpixels Y signal line

Claims (4)

  1. 基板と、 And the substrate,
    駆動トランジスタと、スイッチトランジスタと、有機EL素子と、をそれぞれ有する複数のサブピクセルと、 A driving transistor, a switching transistor, a plurality of sub-pixels having the organic EL element, respectively,
    前記駆動トランジスタ及び前記スイッチトランジスタのゲート、ソース・ドレインとは異なる導電層によって形成された複数の配線と、 A plurality of wires formed by different conductive layers is a gate, the source and drain of the driving transistor and the switching transistor,
    前記スイッチトランジスタに電流を流す信号線と、を備え、 And a signal line supplying a current to said switching transistor,
    前記有機EL素子は、 The organic EL element,
    前記各配線の間において前記各配線に沿って前記基板上に配列され、前記駆動トランジスタのソースまたはドレインの一方に接続されたサブピクセル電極と、 And sub-pixel electrode to which the are arranged on the substrate along each wire, connected to one of a source and a drain of the driving transistor between the respective wires,
    前記サブピクセル電極上に成膜された発光層と、 A light emitting layer formed on said sub-pixel electrodes,
    前記信号線と重ならないように前記発光層を被覆した対向電極と、を備え、 And a counter electrode covering the light emitting layer so as not to overlap with the signal line,
    前記複数の配線は、前記スイッチトランジスタを選択する選択配線と、前記駆動トランジスタのソースまたはドレインの他方に接続された給電配線と、前記対向電極に接続された共通配線とを有し、 Wherein the plurality of wires includes a selection line for selecting the switch transistor, a power supply line connected to the other of the source or the drain of the driving transistor, and connected to common line to said counter electrode,
    前記サブピクセルは、赤サブピクセル、緑サブピクセル及び青サブピクセルを有し、 The sub-pixel has a red sub-pixel, a green sub-pixel and blue sub-pixels,
    前記赤サブピクセルの前記発光層は前記給電配線及び前記共通配線の間に配置され、 The light emitting layer of the red sub-pixel is disposed between the feed line and the common line,
    前記緑サブピクセルの前記発光層は前記共通配線及び前記選択配線の間に配置され、 Wherein the light emitting layer of the green sub-pixel is disposed between the common wiring and the selection line,
    前記青サブピクセルの前記発光層は前記選択配線及び前記給電配線の間に配置され、 The light emitting layer of the blue sub-pixels is disposed between the selected wiring and the feed interconnection,
    前記選択配線、前記給電配線及び前記共通配線は、前記発光層より凸設されていることを特徴とするディスプレイパネル。 It said selection line, the feed line and the common line is a display panel, characterized by being protrudingly provided from the light emitting layer.
  2. 発光期間に前記駆動トランジスタのソース−ゲート間の電圧を保持する保持トランジスタを有することを特徴とする請求項1に記載のディスプレイパネル。 Display panel according to claim 1, characterized in that it comprises a holding transistor which holds a voltage between the gate - source of the driving transistor to the light emitting period.
  3. 前記共通配線は分割されているストライプ形状であることを特徴とする請求項1または2に記載のディスプレイパネル。 The common wiring display panel according to claim 1 or 2, characterized in that a stripe shape which is divided.
  4. 複数の配線は、ダミー配線を有することを特徴とする請求項1から3の何れか一項に記載のディスプレイパネル。 A plurality of wires, the display panel according to any one of claims 1 3, characterized in that it comprises a dummy wire.
JP2004283571A 2004-09-29 2004-09-29 Display panel Active JP4747543B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004283571A JP4747543B2 (en) 2004-09-29 2004-09-29 Display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004283571A JP4747543B2 (en) 2004-09-29 2004-09-29 Display panel

Publications (2)

Publication Number Publication Date
JP2006098622A true JP2006098622A (en) 2006-04-13
JP4747543B2 true JP4747543B2 (en) 2011-08-17

Family

ID=36238523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004283571A Active JP4747543B2 (en) 2004-09-29 2004-09-29 Display panel

Country Status (1)

Country Link
JP (1) JP4747543B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010060601A (en) 2008-09-01 2010-03-18 Sony Corp Image display apparatus and method for driving the same
JP2012019118A (en) * 2010-07-09 2012-01-26 Casio Comput Co Ltd Transistor structure, method for manufacturing transistor structure, and light-emitting device
JP2012064604A (en) * 2010-09-14 2012-03-29 Casio Comput Co Ltd Transistor structure, method of manufacturing transistor structure, and light-emitting device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH031572A (en) * 1989-05-29 1991-01-08 Fujitsu Ltd Thin film transistor matrix and manufacture thereof
US5162931A (en) * 1990-11-06 1992-11-10 Honeywell, Inc. Method of manufacturing flat panel backplanes including redundant gate lines and displays made thereby
JPH08184857A (en) * 1994-12-29 1996-07-16 Sharp Corp Liquid crystal display device
JP2002318553A (en) * 2001-04-20 2002-10-31 Toshiba Corp Luminous display device
JP2003195810A (en) * 2001-12-28 2003-07-09 Casio Comput Co Ltd Driving circuit, driving device and driving method for optical method
JP4183951B2 (en) * 2002-02-25 2008-11-19 株式会社半導体エネルギー研究所 The light-emitting device
JP2003330387A (en) * 2002-03-05 2003-11-19 Sanyo Electric Co Ltd Display apparatus
JP4640690B2 (en) * 2002-07-24 2011-03-02 日本電気株式会社 Method for manufacturing an active matrix organic el display device

Also Published As

Publication number Publication date Type
JP2006098622A (en) 2006-04-13 application

Similar Documents

Publication Publication Date Title
US20040256617A1 (en) Display device and display device driving method
US20140034923A1 (en) Organic light emitting diode display
US6373453B1 (en) Active matrix display
US20060097628A1 (en) Flat panel display
US20080246026A1 (en) Organic light emitting diode display
US20050200270A1 (en) Electroluminescence display device
US20070075955A1 (en) Organic light emitting diode display
US7499042B2 (en) Display device, data driving circuit, and display panel driving method
JPH10161564A (en) Display device
JP2002287663A (en) Display device
JP2006011059A (en) Optoelectronic device and electronic apparatus
JP2006030635A (en) Display apparatus
US20060082284A1 (en) Display and array substrate
US20060066229A1 (en) EL display device, method of manufacturing the same, and electronic apparatus
US7482187B2 (en) Display and method of manufacturing the same
US20140118232A1 (en) Organic light emitting diode display and method of manufacturing the same
US20150207094A1 (en) Display panel and display device
US20110303930A1 (en) Organic light emitting diode display
US20080150437A1 (en) Pixel circuit and display device, and a method of manufacturing pixel circuit
US7038240B2 (en) Color display device
WO1999001856A1 (en) Display
US20050082969A1 (en) Display device
US20090251048A1 (en) Organic light emitting device and manufacturing method thereof
US20060098521A1 (en) Transistor array substrate and display panel
US6815710B2 (en) Organic electroluminescence unit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101102

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20101228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110325

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110502

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250