JP4726881B2 - Output buffer circuit and interface circuit using output buffer circuit - Google Patents

Output buffer circuit and interface circuit using output buffer circuit Download PDF

Info

Publication number
JP4726881B2
JP4726881B2 JP2007293281A JP2007293281A JP4726881B2 JP 4726881 B2 JP4726881 B2 JP 4726881B2 JP 2007293281 A JP2007293281 A JP 2007293281A JP 2007293281 A JP2007293281 A JP 2007293281A JP 4726881 B2 JP4726881 B2 JP 4726881B2
Authority
JP
Japan
Prior art keywords
transistor
voltage
input
output
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007293281A
Other languages
Japanese (ja)
Other versions
JP2008067410A (en
Inventor
和穂 坂本
裕規 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2007293281A priority Critical patent/JP4726881B2/en
Publication of JP2008067410A publication Critical patent/JP2008067410A/en
Application granted granted Critical
Publication of JP4726881B2 publication Critical patent/JP4726881B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

本発明は、３ステートのバッファ回路からなる出力バッファ回路に関し、特に高耐圧トランジスタを使用せずに複数の電源電圧で使用することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路に関する。   The present invention relates to an output buffer circuit composed of a three-state buffer circuit, and more particularly to an output buffer circuit that can be used with a plurality of power supply voltages without using a high voltage transistor and an interface circuit using the output buffer circuit.

図４は、従来の出力バッファ回路の例を示した回路図である（例えば、特許文献１参照。）。
図４における出力バッファ回路１００では、高電圧、例えば５Ｖの出力をドライブするために高耐圧トランジスタＰＴ４１を使用している。また、出力バッファ回路１００は、トランジスタＰＴ４１のゲート電圧を所定の基準電圧ＶＲＥＦから５Ｖの電圧に変換するために、レベルシフト回路１３２を備えており、レベルシフト回路１３２は、図５で示すような回路構成をなしている。
特開平１１−４１０８２号公報 FIG. 4 is a circuit diagram showing an example of a conventional output buffer circuit (see, for example, Patent Document 1).
In the output buffer circuit 100 in FIG. 4, a high voltage transistor PT41 is used to drive an output of a high voltage, for example, 5V. Further, the output buffer circuit 100 includes a level shift circuit 132 for converting the gate voltage of the transistor PT41 from a predetermined reference voltage VREF to a voltage of 5V. The level shift circuit 132 is as shown in FIG. It has a circuit configuration.
Japanese Patent Laid-Open No. 11-41082

しかし、図４及び図５で示した出力バッファ回路は、コスト的に不利となる要素を含んでいる。すなわち、高耐圧トランジスタを使用することによってプロセスコストが上昇すると共に、レベルシフト回路１３２を備えることによって使用トランジスタ数の増加に伴うチップ面積コストが上昇するという問題があった。更に、高耐圧トランジスタＰＴ４１を使用することにより、ＰＭＯＳトランジスタであるトランジスタＰＴ４１のソースに低電圧、例えば３.３Ｖの電圧が印加された場合に、パッドＰａｄから出力される信号の立ち上がり時間が遅くなるという問題があった。   However, the output buffer circuit shown in FIGS. 4 and 5 includes elements that are disadvantageous in cost. That is, there is a problem that the process cost is increased by using the high breakdown voltage transistor, and the chip area cost is increased due to the increase in the number of transistors used by providing the level shift circuit 132. Further, the use of the high breakdown voltage transistor PT41 delays the rise time of the signal output from the pad Pad when a low voltage, for example, 3.3V voltage is applied to the source of the transistor PT41 which is a PMOS transistor. There was a problem.

本発明は、このような問題を解決するためになされたものであり、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得ることを目的とする。   The present invention has been made in order to solve such a problem. The present invention has a simple circuit configuration without using a high breakdown voltage transistor and a level shift circuit, and can be used for a low voltage input signal of 3.3V. An object is to obtain an output buffer circuit capable of outputting either a low voltage signal of .3V or a high voltage signal of 5V and an interface circuit using the output buffer circuit.

この発明に係る出力バッファ回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端が所定の信号レベルになると、前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えるものである。 An output buffer circuit according to the present invention is an output buffer circuit that forms a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal according to an input output enable signal.
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
Is provided.

具体的には、前記第１及び第２の各トランジスタは、それぞれＰチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、前記出力端がローレベルになると前記第２のトランジスタのサブストレートゲートを第２のトランジスタの耐電圧以下の電圧に接続し、前記出力端がハイレベルになると前記第２のトランジスタのサブストレートゲートと前記耐電圧以下の電圧との接続を遮断するようにした。 Specifically, each of the first and second transistors is a P-channel MOS transistor, and when the output terminal is at a low level, the fifth transistor has a substrate gate of the second transistor. A voltage lower than the withstand voltage of the second transistor is connected, and when the output terminal becomes high level, the connection between the substrate gate of the second transistor and the voltage less than the withstand voltage is cut off .

また、具体的には、前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されるようにした。   Specifically, a voltage lower than the withstand voltage of the first transistor is input to the control signal input terminal of the second transistor.

前記第１から第５の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されるようにしてもよい。   The first to fifth transistors, the voltage generation circuit unit, and the input circuit unit may be integrated in one IC.

また、この発明に係るインタフェース回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端が所定の信号レベルになると、前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えるものである。 Further, an interface circuit according to the present invention is an interface circuit using an output buffer circuit that forms a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal according to an input output enable signal.
The output buffer circuit includes:
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
Is provided.

具体的には、前記第１及び第２の各トランジスタは、それぞれＰチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、前記出力端がローレベルになると前記第２のトランジスタのサブストレートゲートを第２のトランジスタの耐電圧以下の電圧に接続し、前記出力端がハイレベルになると前記第２のトランジスタのサブストレートゲートと前記耐電圧以下の電圧との接続を遮断するようにした。 Specifically, each of the first and second transistors is a P-channel MOS transistor, and when the output terminal is at a low level, the fifth transistor has a substrate gate of the second transistor. A voltage lower than the withstand voltage of the second transistor is connected, and when the output terminal becomes high level, the connection between the substrate gate of the second transistor and the voltage less than the withstand voltage is cut off .

前記出力バッファ回路は１つのＩＣに集積されるようにしてもよい。   The output buffer circuit may be integrated in one IC.

本発明によれば、回路を構成するすべてのトランジスタを、正側電源電圧と負側電源電圧の電圧差の最小値の耐電圧を有する低耐圧のトランジスタにすることができ、プロセスコストを安価にすることができ、正側電源電圧と負側電源電圧の電圧差の最大値の耐電圧を有する高耐圧のトランジスタを使用した場合に生じる出力信号の立ち上がり時間の遅延を小さくすることができる。更に、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で実現することができ、回路規模を小さくしてコストの低減を図ることができる。   According to the present invention, all the transistors constituting the circuit can be made a low withstand voltage transistor having a withstand voltage of the minimum value of the voltage difference between the positive power supply voltage and the negative power supply voltage, and the process cost can be reduced. Therefore, it is possible to reduce the delay of the rise time of the output signal that occurs when a high-breakdown-voltage transistor having a maximum withstand voltage of the voltage difference between the positive-side power supply voltage and the negative-side power supply voltage is used. Further, it can be realized with a simple circuit configuration without using a high voltage transistor and a level shift circuit, and the circuit scale can be reduced to reduce the cost.

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における出力バッファ回路の例を示した回路図である。
図１において、出力バッファ回路１は、入力されているアウトプットイネーブル信号ＯＥがアサートされると、デジタル信号である入力信号Ｓｉに応じた信号Ｓｏを出力端ＯＵＴから出力し、該アウトプットイネーブル信号ＯＥがネゲートされると出力端ＯＵＴはハイインピーダンス状態になる３ステートのバッファ回路をなしている。 Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of an output buffer circuit according to the first embodiment of the present invention.
In FIG. 1, when an input output enable signal OE is asserted, the output buffer circuit 1 outputs a signal So corresponding to the input signal Si, which is a digital signal, from the output terminal OUT, and the output enable signal When OE is negated, the output terminal OUT forms a three-state buffer circuit that enters a high impedance state.

出力バッファ回路１は、外部から入力されたアウトプットイネーブル信号ＯＥ及び入力信号Ｓｉから内部信号Ｐｉ及びＮｉを生成して出力する入力回路部２と、入力回路部２からの内部信号Ｐｉに応じて所定の電圧Ｖｒｅｆを生成して出力するＶｒｅｆ生成回路部３と、入力回路部２からの内部信号Ｎｉ及びＶｒｅｆ生成回路部３からの電圧Ｖｒｅｆに応じたデジタル信号を生成して出力する出力回路部４とを備えている。なお、出力バッファ回路１は、１つのＩＣに集積されるようにしてもよい。   The output buffer circuit 1 generates an internal signal Pi and Ni from the output enable signal OE and the input signal Si input from the outside, and outputs them according to the internal signal Pi from the input circuit unit 2. A Vref generation circuit unit 3 that generates and outputs a predetermined voltage Vref, and an output circuit unit that generates and outputs a digital signal corresponding to the internal signal Ni from the input circuit unit 2 and the voltage Vref from the Vref generation circuit unit 3 4 is provided. The output buffer circuit 1 may be integrated in one IC.

入力回路部２は、ＮＡＮＤ回路１１、ＮＯＲ回路１２及びインバータ１３で構成されており、ＮＡＮＤ回路１１及びＮＯＲ回路１２の一方の入力端にはそれぞれ入力信号Ｓｉが入力されている。また、アウトプットイネーブル信号ＯＥは、ＮＡＮＤ回路１１の他方の入力端に入力されると共にインバータ１３を介してＮＯＲ回路１２の他方の入力端に接続されている。ＮＡＮＤ回路１１の出力信号が内部信号Ｐｉをなし、ＮＯＲ回路１２の出力信号が内部信号Ｎｉをなす。   The input circuit unit 2 includes a NAND circuit 11, a NOR circuit 12, and an inverter 13, and an input signal Si is input to one input terminal of each of the NAND circuit 11 and the NOR circuit 12. The output enable signal OE is input to the other input terminal of the NAND circuit 11 and connected to the other input terminal of the NOR circuit 12 via the inverter 13. The output signal of the NAND circuit 11 forms the internal signal Pi, and the output signal of the NOR circuit 12 forms the internal signal Ni.

Ｖｒｅｆ生成回路部３は、インバータ２１、ＮＭＯＳトランジスタ２２，２３及び抵抗２４，２５で構成されている。正側電源電圧をなす電源電圧ＶＣＣ１と負側電源電圧をなす接地電圧との間には抵抗２４，２５及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２２，２３が直列に接続されている。また、異なる電圧が選択されて電源電圧ＶＣＣ１として入力され、例えば５Ｖ又は３.３Ｖのいずれかの電圧が電源電圧ＶＣＣ１として入力される。ＮＭＯＳトランジスタ２２のゲートには３.３Ｖの定電圧が入力され、ＮＭＯＳトランジスタ２３のゲートには、インバータ２１を介して入力回路部２からの内部信号Ｐｉが入力されている。   The Vref generation circuit unit 3 includes an inverter 21, NMOS transistors 22 and 23, and resistors 24 and 25. Resistors 24 and 25 and N-channel MOS transistors (hereinafter referred to as NMOS transistors) 22 and 23 are connected in series between a power supply voltage VCC1 forming a positive power supply voltage and a ground voltage forming a negative power supply voltage. Yes. Further, a different voltage is selected and input as the power supply voltage VCC1, and for example, either 5V or 3.3V is input as the power supply voltage VCC1. A constant voltage of 3.3 V is input to the gate of the NMOS transistor 22, and the internal signal Pi from the input circuit unit 2 is input to the gate of the NMOS transistor 23 via the inverter 21.

ＮＭＯＳトランジスタ２２のしきい値電圧をＶｔｈ１とすると、ＮＭＯＳトランジスタ２２によって、ＮＭＯＳトランジスタ２３のドレイン電圧は（３.３Ｖ−Ｖｔｈ１）となる。例えば、しきい値電圧Ｖｔｈ１を０.６Ｖとすると、ＮＭＯＳトランジスタ２３のドレイン電圧は２.７Ｖになる。このようにすることにより、電源電圧ＶＣＣ１が高電圧、例えば５Ｖになった場合においても、ＮＭＯＳトランジスタ２３のドレイン電圧を（３.３Ｖ−Ｖｔｈ１）にすることができ、ＮＭＯＳトランジスタ２３に耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよいようにすることができる。抵抗２４及び２５の接続部から電圧Ｖｒｅｆが出力される。   Assuming that the threshold voltage of the NMOS transistor 22 is Vth1, the drain voltage of the NMOS transistor 23 becomes (3.3V-Vth1) by the NMOS transistor 22. For example, when the threshold voltage Vth1 is 0.6V, the drain voltage of the NMOS transistor 23 is 2.7V. Thus, even when the power supply voltage VCC1 becomes a high voltage, for example, 5V, the drain voltage of the NMOS transistor 23 can be set to (3.3V−Vth1), and the withstand voltage of the NMOS transistor 23 is increased. It is possible to eliminate the use of a high breakdown voltage transistor of 5 V or higher. A voltage Vref is output from the connection portion of the resistors 24 and 25.

出力回路部４は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）３１，３２及びＮＭＯＳトランジスタ３３，３４で構成されている。電源電圧ＶＣＣ１と接地電圧の間には、ＰＭＯＳトランジスタ３１，３２及びＮＭＯＳトランジスタ３３，３４が直列に接続されており、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３との接続部が、出力バッファ回路１の出力端ＯＵＴをなしている。ＰＭＯＳトランジスタ３１のゲートにはＶｒｅｆ生成回路部３からの電圧Ｖｒｅｆが入力されており、ＰＭＯＳトランジスタ３１のサブストレートゲート（バックゲートともいう）には電源電圧ＶＣＣ１が入力されている。   The output circuit unit 4 includes P-channel MOS transistors (hereinafter referred to as PMOS transistors) 31 and 32 and NMOS transistors 33 and 34. Between the power supply voltage VCC1 and the ground voltage, PMOS transistors 31 and 32 and NMOS transistors 33 and 34 are connected in series, and a connection portion between the PMOS transistor 32 and the NMOS transistor 33 is an output terminal of the output buffer circuit 1. OUT is made. The voltage Vref from the Vref generation circuit unit 3 is input to the gate of the PMOS transistor 31, and the power supply voltage VCC1 is input to the substrate gate (also referred to as a back gate) of the PMOS transistor 31.

ＰＭＯＳトランジスタ３２のゲートには定電圧Ｖ１が入力されており、ＰＭＯＳトランジスタ３２のサブストレートゲートには電源電圧ＶＣＣ１が入力されている。ＮＭＯＳトランジスタ３３のゲートには３.３Ｖの定電圧が入力されており、ＮＭＯＳトランジスタ３４のゲートには入力回路部２からの内部信号Ｎｉが入力されている。ＮＭＯＳトランジスタ３３においても、ＮＭＯＳトランジスタ２２と同様の働きをなす。ＮＭＯＳトランジスタ３３のしきい値電圧もＮＭＯＳトランジスタ２２と同様にＶｔｈ１として説明すると、ＮＭＯＳトランジスタ３４に耐電圧が５Ｖ以上の高耐圧なトランジスタを使用することなく、出力端ＯＵＴが５Ｖになった場合でもＮＭＯＳトランジスタ３４のドレイン電圧を（３.３Ｖ−Ｖｔｈ１）にすることができる。   A constant voltage V1 is input to the gate of the PMOS transistor 32, and a power supply voltage VCC1 is input to the substrate gate of the PMOS transistor 32. A constant voltage of 3.3 V is input to the gate of the NMOS transistor 33, and the internal signal Ni from the input circuit unit 2 is input to the gate of the NMOS transistor 34. The NMOS transistor 33 performs the same function as the NMOS transistor 22. The threshold voltage of the NMOS transistor 33 is also assumed to be Vth1 similarly to the NMOS transistor 22, and even when the output terminal OUT becomes 5V without using a high breakdown voltage transistor having a withstand voltage of 5V or more for the NMOS transistor 34. The drain voltage of the NMOS transistor 34 can be set to (3.3V-Vth1).

なお、Ｖｒｅｆ生成回路部３は電圧生成回路部をなし、ＰＭＯＳトランジスタ３１が第１のトランジスタを、ＰＭＯＳトランジスタ３２が第２のトランジスタを、ＮＭＯＳトランジスタ３４が第３のトランジスタを、ＮＭＯＳトランジスタ３３が第４のトランジスタを、ＰＭＯＳトランジスタ３５が第５のトランジスタをそれぞれなす。また、抵抗２４及び２５が分圧回路をなし、インバータ２１を含めてＮＭＯＳトランジスタ２２及び２３が接続回路をなし、ＮＭＯＳトランジスタ２２が第７のトランジスタを、ＮＭＯＳトランジスタ２３が第６のトランジスタをそれぞれなす。   The Vref generation circuit unit 3 is a voltage generation circuit unit. The PMOS transistor 31 is a first transistor, the PMOS transistor 32 is a second transistor, the NMOS transistor 34 is a third transistor, and the NMOS transistor 33 is a first transistor. 4 transistors, and the PMOS transistor 35 forms the fifth transistor. The resistors 24 and 25 form a voltage dividing circuit, the NMOS transistors 22 and 23 including the inverter 21 form a connection circuit, the NMOS transistor 22 forms a seventh transistor, and the NMOS transistor 23 forms a sixth transistor. .

このような構成において、入力回路部２では、アウトプットイネーブル信号ＯＥがハイレベルになってアサートされると、入力信号Ｓｉがハイレベルのときは、内部信号Ｐｉ及びＮｉは共にローレベルになり、入力信号Ｓｉがローレベルのときは、内部信号Ｐｉ及びＮｉは共にハイレベルになる。次に、入力回路部２において、アウトプットイネーブル信号ＯＥがローレベルになってネゲートされると、内部信号Ｐｉは入力信号Ｓｉの信号レベルに関係なくハイレベルになり、内部信号Ｎｉは入力信号Ｓｉの信号レベルに関係なくローレベルになる。   In such a configuration, when the output enable signal OE is asserted at a high level in the input circuit unit 2, when the input signal Si is at a high level, both the internal signals Pi and Ni are at a low level. When the input signal Si is at a low level, the internal signals Pi and Ni are both at a high level. Next, when the output enable signal OE is negated at the low level in the input circuit unit 2, the internal signal Pi becomes high regardless of the signal level of the input signal Si, and the internal signal Ni becomes the input signal Si. Low level regardless of the signal level.

ここで、電源電圧ＶＣＣ１が５Ｖ、定電圧Ｖ１が１.８Ｖ、入力信号Ｓｉのハイレベルは３.３Ｖでローレベルは０Ｖである場合について説明する。
まず、内部信号Ｐｉが３.３Ｖのハイレベルで内部信号Ｎｉが０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフして遮断状態になるため、電圧Ｖｒｅｆは５Ｖになる。出力回路部４において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４は共にオフして遮断状態になり、出力端ＯＵＴはハイインピーダンス状態になる。 Here, a case where the power supply voltage VCC1 is 5V, the constant voltage V1 is 1.8V, the high level of the input signal Si is 3.3V, and the low level is 0V will be described.
First, the case where the internal signal Pi is at a high level of 3.3V and the internal signal Ni is at a low level of 0V will be described. In the Vref generation circuit unit 3, when the internal signal Pi becomes high level, the NMOS transistor 23 is turned off and cut off, so that the voltage Vref becomes 5V. In the output circuit unit 4, both the PMOS transistor 31 and the NMOS transistor 34 are turned off and cut off, and the output terminal OUT enters a high impedance state.

次に、内部信号Ｐｉ及びＮｉが共に０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがローレベルになると、ＮＭＯＳトランジスタ２３はオンする。電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の５Ｖを、抵抗２４の抵抗値と、抵抗２５、ＮＭＯＳトランジスタ２２及び２３の各オン抵抗の合成抵抗値との比で分圧した電圧となり、５Ｖよりも低下する。このため、電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ３１をオン状態にするが、ＰＭＯＳトランジスタ３１のゲート・ソース間電圧Ｖｇｓの定格耐電圧値を超えない範囲になるように抵抗２４及び２５の各抵抗値を設定しておく。例えば、この場合、抵抗２４の抵抗値を１５ｋΩに、抵抗２５の抵抗値を５ｋΩにそれぞれする。このようにすることにより、ＰＭＯＳトランジスタ３１に、耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。   Next, the case where both the internal signals Pi and Ni are at a low level of 0V will be described. In the Vref generation circuit unit 3, when the internal signal Pi becomes low level, the NMOS transistor 23 is turned on. The voltage Vref is a voltage obtained by dividing 5 V of the power supply voltage VCC1 by the ratio of the resistance value of the resistor 24 and the combined resistance value of the on-resistances of the resistor 25 and the NMOS transistors 22 and 23, and is lower than 5V. Therefore, the voltage Vref sets the resistance values of the resistors 24 and 25 so as to be in a range not exceeding the rated withstand voltage value of the gate-source voltage Vgs of the PMOS transistor 31 although the PMOS transistor 31 is turned on. Keep it. For example, in this case, the resistance value of the resistor 24 is set to 15 kΩ, and the resistance value of the resistor 25 is set to 5 kΩ. By doing so, it is not necessary to use a high breakdown voltage transistor having a withstand voltage of 5 V or more for the PMOS transistor 31.

一方、出力回路部４において、ＮＭＯＳトランジスタ３４は、オフして遮断状態になる。ＰＭＯＳトランジスタ３１及び３２は共にオンし、ＰＭＯＳトランジスタ３１のドレイン電圧が５Ｖになると、ゲートに１.８Ｖの電圧が入力されているＰＭＯＳトランジスタ３２もオン状態になり、出力端ＯＵＴは５Ｖのハイレベルになる。このとき、ＰＭＯＳトランジスタ３２のサブストレートゲートは５Ｖであり、ＰＭＯＳトランジスタ３２においても耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。   On the other hand, in the output circuit unit 4, the NMOS transistor 34 is turned off and is in a cut-off state. When both the PMOS transistors 31 and 32 are turned on and the drain voltage of the PMOS transistor 31 becomes 5V, the PMOS transistor 32 having a voltage of 1.8V input to the gate is also turned on, and the output terminal OUT has a high level of 5V. become. At this time, the substrate gate of the PMOS transistor 32 is 5V, and the PMOS transistor 32 may not use a high breakdown voltage transistor having a withstand voltage of 5V or more.

次に、内部信号Ｐｉ及びＮｉが共に３.３Ｖのハイレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフする。このため、電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の５Ｖになり、ＰＭＯＳトランジスタ３１をオフさせて遮断状態にする。また、出力回路部４において、ＮＭＯＳトランジスタ３４はオンし、ＰＭＯＳトランジスタ３１がオフして遮断状態になることから、出力端ＯＵＴは０Ｖのローレベルになる。このとき、ＰＭＯＳトランジスタ３２のしきい値電圧をＶｔｈ２とすると、ＰＭＯＳトランジスタ３２のソース電圧、すなわちＰＭＯＳトランジスタ３１のドレイン電圧は、（１.８Ｖ＋Ｖｔｈ２）となり、ＰＭＯＳトランジスタ３１に、耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。   Next, a case where the internal signals Pi and Ni are both at a high level of 3.3V will be described. In the Vref generation circuit unit 3, when the internal signal Pi becomes high level, the NMOS transistor 23 is turned off. For this reason, the voltage Vref becomes 5 V of the power supply voltage VCC1, and the PMOS transistor 31 is turned off so as to be cut off. Further, in the output circuit unit 4, the NMOS transistor 34 is turned on and the PMOS transistor 31 is turned off, so that the output terminal OUT becomes a low level of 0V. At this time, if the threshold voltage of the PMOS transistor 32 is Vth2, the source voltage of the PMOS transistor 32, that is, the drain voltage of the PMOS transistor 31, becomes (1.8V + Vth2), and the withstand voltage of the PMOS transistor 31 is 5V or more. A high voltage transistor may not be used.

次に、電源電圧ＶＣＣ１が３.３Ｖ、定電圧Ｖ１が０Ｖ、入力信号Ｓｉのハイレベルは３.３Ｖである場合について説明する。
まず、内部信号Ｐｉが３.３Ｖのハイレベルで内部信号Ｎｉが０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフして遮断状態になるため、電圧Ｖｒｅｆは３.３Ｖになる。出力回路部４において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４は共にオフして遮断状態になり、出力端ＯＵＴはハイインピーダンス状態になる。 Next, a case where the power supply voltage VCC1 is 3.3V, the constant voltage V1 is 0V, and the high level of the input signal Si is 3.3V will be described.
First, the case where the internal signal Pi is at a high level of 3.3V and the internal signal Ni is at a low level of 0V will be described. In the Vref generation circuit unit 3, when the internal signal Pi becomes high level, the NMOS transistor 23 is turned off and cut off, so that the voltage Vref becomes 3.3V. In the output circuit unit 4, both the PMOS transistor 31 and the NMOS transistor 34 are turned off and cut off, and the output terminal OUT enters a high impedance state.

次に、内部信号Ｐｉ及びＮｉが共に０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがローレベルになると、ＮＭＯＳトランジスタ２３はオンする。電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の３.３Ｖを、抵抗２４の抵抗値と、抵抗２５、ＮＭＯＳトランジスタ２２及び２３の各オン抵抗の合成抵抗値との比で分圧した電圧となり、３.３Ｖよりも低下する。このため、電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ３１をオン状態にする。   Next, the case where both the internal signals Pi and Ni are at a low level of 0V will be described. In the Vref generation circuit unit 3, when the internal signal Pi becomes low level, the NMOS transistor 23 is turned on. The voltage Vref is a voltage obtained by dividing 3.3V of the power supply voltage VCC1 by the ratio of the resistance value of the resistor 24 and the combined resistance value of the on-resistances of the resistor 25 and the NMOS transistors 22 and 23 from 3.3V. Also decreases. For this reason, the voltage Vref turns on the PMOS transistor 31.

一方、出力回路部４において、ＮＭＯＳトランジスタ３４は、オフして遮断状態になる。ＰＭＯＳトランジスタ３１のドレイン電圧が３.３Ｖになると、ゲートに０Ｖの電圧が入力されているＰＭＯＳトランジスタ３２もオン状態になり、出力端ＯＵＴは３.３Ｖのハイレベルになる。このとき、ＰＭＯＳトランジスタ３２のゲート電圧を１.８Ｖにしておくと、出力端ＯＵＴから出力される信号の立ち上がり時間が長くなり、出力端ＯＵＴから出力される信号の立ち上がり特性が悪くなる。このため、ＰＭＯＳトランジスタ３２のゲート電圧を、１.８Ｖから０Ｖに変える。   On the other hand, in the output circuit unit 4, the NMOS transistor 34 is turned off and is in a cut-off state. When the drain voltage of the PMOS transistor 31 becomes 3.3V, the PMOS transistor 32 having 0V voltage input to the gate is also turned on, and the output terminal OUT becomes a high level of 3.3V. At this time, if the gate voltage of the PMOS transistor 32 is set to 1.8 V, the rising time of the signal output from the output terminal OUT becomes longer, and the rising characteristic of the signal output from the output terminal OUT becomes worse. Therefore, the gate voltage of the PMOS transistor 32 is changed from 1.8V to 0V.

次に、内部信号Ｐｉ及びＮｉが共に３.３Ｖのハイレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフする。このため、電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の３.３Ｖになり、ＰＭＯＳトランジスタ３１をオフさせて遮断状態にする。また、出力回路部４において、ＮＭＯＳトランジスタ３４はオンし、ＰＭＯＳトランジスタ３１がオフして遮断状態になることから、出力端ＯＵＴは０Ｖのローレベルになる。   Next, a case where the internal signals Pi and Ni are both at a high level of 3.3V will be described. In the Vref generation circuit unit 3, when the internal signal Pi becomes high level, the NMOS transistor 23 is turned off. For this reason, the voltage Vref becomes 3.3 V of the power supply voltage VCC1, and the PMOS transistor 31 is turned off to be cut off. Further, in the output circuit unit 4, the NMOS transistor 34 is turned on and the PMOS transistor 31 is turned off, so that the output terminal OUT becomes a low level of 0V.

このような出力バッファ回路１はインタフェース回路に使用され、図２は、出力バッファ回路１がインタフェース回路に使用された例を示したブロック図である。なお、図２では、パソコンＰＣに使用されるＰＣカードのインタフェース回路を例にして示している。
図２において、スマートカード等を接続したカードアダプタやＰＣカード等のカード４１が接続されるＰＣカードコネクタ４２は、ＰＣカードコントローラ４３を介してチップセット４４に接続されている。ＰＣカードコントローラ４３は、ＰＣＭＣＩＡコントローラやＵＳＢホストコントローラ等をなすコントローラ４５、インタフェース回路４６及びカード検出回路４７を備えている。 Such an output buffer circuit 1 is used for an interface circuit, and FIG. 2 is a block diagram showing an example in which the output buffer circuit 1 is used for an interface circuit. FIG. 2 shows an example of an interface circuit of a PC card used for a personal computer PC.
In FIG. 2, a card adapter 42 to which a smart card or the like is connected or a PC card connector 42 to which a card 41 such as a PC card is connected is connected to a chipset 44 via a PC card controller 43. The PC card controller 43 includes a controller 45 that forms a PCMCIA controller, a USB host controller, and the like, an interface circuit 46, and a card detection circuit 47.

ＰＣカードコネクタ４２に接続されたカード４１に信号を出力する場合、チップセット４３から出力された信号は、コントローラ４５からインタフェース回路４６の少なくとも１つの出力バッファ回路１を介してＰＣカードコネクタ４２に接続されたカード４１に出力される。ここで、ＰＣカードは３.３Ｖで作動し、スマートカードは５Ｖで作動する。このため、カード検出回路４７は、ＰＣカードコネクタ４１に接続されたカード４１を識別し、該識別した結果に応じてインタフェース回路４６の出力バッファ回路１に出力する電源電圧ＶＣＣ１及び定電圧Ｖ１の各電圧値を変える。   When a signal is output to the card 41 connected to the PC card connector 42, the signal output from the chip set 43 is connected to the PC card connector 42 from the controller 45 via the at least one output buffer circuit 1 of the interface circuit 46. Is output to the card 41. Here, the PC card operates at 3.3V, and the smart card operates at 5V. Therefore, the card detection circuit 47 identifies the card 41 connected to the PC card connector 41, and each of the power supply voltage VCC1 and the constant voltage V1 output to the output buffer circuit 1 of the interface circuit 46 according to the identified result. Change the voltage value.

すなわち、カード検出回路４７は、ＰＣカードコネクタ４１にＰＣカードが接続されると、出力バッファ回路１に３.３Ｖの電源電圧ＶＣＣ１と０Ｖの定電圧Ｖ１をそれぞれ出力する。また、カード検出回路４７は、ＰＣカードコネクタ４１にスマートカードが接続されると、出力バッファ回路１に５Ｖの電源電圧ＶＣＣ１と１.８Ｖの定電圧Ｖ１をそれぞれ出力する。なお、出力バッファ回路１に出力される電源電圧ＶＣＣ１及び定電圧Ｖ１は、カード検出回路４７からの制御信号に応じて３.３Ｖと０Ｖ、又は５Ｖと１.８Ｖを選択的に出力する定電圧回路（図示せず）から供給されるようにしてもよい。この場合、ＮＭＯＳトランジスタ２２及び２３のゲートには該定電圧回路から常時供給されるようにしてもよい。   That is, when a PC card is connected to the PC card connector 41, the card detection circuit 47 outputs the power supply voltage VCC1 of 3.3V and the constant voltage V1 of 0V to the output buffer circuit 1, respectively. Further, when a smart card is connected to the PC card connector 41, the card detection circuit 47 outputs a power supply voltage VCC1 of 5V and a constant voltage V1 of 1.8V to the output buffer circuit 1, respectively. The power supply voltage VCC1 and the constant voltage V1 output to the output buffer circuit 1 are a constant voltage that selectively outputs 3.3V and 0V, or 5V and 1.8V in accordance with a control signal from the card detection circuit 47. It may be supplied from a circuit (not shown). In this case, the gates of the NMOS transistors 22 and 23 may be constantly supplied from the constant voltage circuit.

このように、本第１の実施の形態における出力バッファ回路は、電源電圧ＶＣＣ１の電圧に応じてＰＭＯＳトランジスタ３１のゲート電圧である電圧Ｖｒｅｆを変えると共に、ＰＭＯＳトランジスタ３１にＰＭＯＳトランジスタ３２を直列に接続しＰＭＯＳトランジスタ３２のゲート電圧を電源電圧ＶＣＣ１の電圧に応じて変えるようにした。このことから、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる。   As described above, the output buffer circuit according to the first embodiment changes the voltage Vref that is the gate voltage of the PMOS transistor 31 in accordance with the voltage of the power supply voltage VCC1, and connects the PMOS transistor 32 in series with the PMOS transistor 31. The gate voltage of the PMOS transistor 32 is changed according to the voltage of the power supply voltage VCC1. Therefore, either a 3.3V low voltage signal or a 5V high voltage signal is used for a 3.3V low voltage input signal with a simple circuit configuration without using a high voltage transistor and a level shift circuit. Can be output.

第２の実施の形態．
前記第１の実施の形態では、電源電圧ＶＣＣ１が５Ｖで出力端ＯＵＴがローレベルのとき、ＰＭＯＳトランジスタ３２のドレインとサブストレートゲートとの間の電圧は５Ｖになり、場合によってはＰＭＯＳトランジスタ３２に高耐圧のトランジスタを使用する必要性が生じる。このため、出力端ＯＵＴがローレベルのときに、ＰＭＯＳトランジスタ３２のサブストレートゲートの電圧を低下させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。 Second embodiment.
In the first embodiment, when the power supply voltage VCC1 is 5V and the output terminal OUT is at a low level, the voltage between the drain of the PMOS transistor 32 and the substrate gate is 5V. The need to use high voltage transistors arises. For this reason, when the output terminal OUT is at a low level, the voltage of the substrate gate of the PMOS transistor 32 may be lowered. This is the second embodiment of the present invention.

図３は、本発明の第２の実施の形態における出力バッファ回路の例を示した回路図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１の出力回路部４にＰＭＯＳトランジスタ３５と抵抗３６を追加したことにあり、これに伴って、図１の出力回路部４は出力回路部４ａに、図１の出力バッファ回路１を出力バッファ回路１ａにそれぞれした。 FIG. 3 is a circuit diagram showing an example of the output buffer circuit in the second embodiment of the present invention. In FIG. 3, the same or similar parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted here, and only differences from FIG. 1 will be described.
3 is different from FIG. 1 in that a PMOS transistor 35 and a resistor 36 are added to the output circuit unit 4 of FIG. 1, and the output circuit unit 4 of FIG. The output buffer circuit 1 shown in FIG. 1 is used as the output buffer circuit 1a.

図３において、出力回路部４ａは、ＰＭＯＳトランジスタ３１，３２，３５、ＮＭＯＳトランジスタ３３，３４及び抵抗３６で構成されている。３.３Ｖの電圧とＰＭＯＳトランジスタ３２のサブストレートゲートとの間にＰＭＯＳトランジスタ３５が接続され、出力端ＯＵＴとＰＭＯＳトランジスタ３５のゲートとの間に抵抗３６が接続されている。ＰＭＯＳトランジスタ３５のサブストレートゲートはＰＭＯＳトランジスタ３２のサブストレートゲートに接続されている。   In FIG. 3, the output circuit unit 4 a includes PMOS transistors 31, 32, and 35, NMOS transistors 33 and 34, and a resistor 36. A PMOS transistor 35 is connected between the voltage of 3.3 V and the substrate gate of the PMOS transistor 32, and a resistor 36 is connected between the output terminal OUT and the gate of the PMOS transistor 35. The substrate gate of the PMOS transistor 35 is connected to the substrate gate of the PMOS transistor 32.

このような構成において、電源電圧ＶＣＣ１が５Ｖで定電圧Ｖ１が１.８Ｖの場合、出力端ＯＵＴがハイレベルのときは、ＰＭＯＳトランジスタ３５はオフして遮断状態になることから、ＰＭＯＳトランジスタ３２のサブストレートゲートは５Ｖになり、出力端ＯＵＴがローレベルのときは、ＰＭＯＳトランジスタ３５はオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになる。同様に、電源電圧ＶＣＣ１が３.３Ｖで定電圧Ｖ１が０Ｖの場合、出力端ＯＵＴがハイレベルのときは、ＰＭＯＳトランジスタ３５はオフして遮断状態になることから、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになり、出力端ＯＵＴがローレベルのときは、ＰＭＯＳトランジスタ３５はオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになる。   In such a configuration, when the power supply voltage VCC1 is 5V and the constant voltage V1 is 1.8V, the PMOS transistor 35 is turned off and cut off when the output terminal OUT is at a high level. The substrate gate is 5V, and when the output terminal OUT is at a low level, the PMOS transistor 35 is turned on, and the substrate gate of the PMOS transistor 32 is 3.3V. Similarly, when the power supply voltage VCC1 is 3.3V and the constant voltage V1 is 0V, the PMOS transistor 35 is turned off and cut off when the output terminal OUT is at a high level. When the output terminal OUT is at a low level, the PMOS transistor 35 is turned on, and the substrate gate of the PMOS transistor 32 is 3.3V.

このように、本第２の実施の形態における出力バッファ回路は、出力端ＯＵＴがローレベルのときにＰＭＯＳトランジスタ３５がオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートが３.３Ｖになるようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、出力端ＯＵＴがローレベルのときもＰＭＯＳトランジスタ３２のサブストレートゲートの電圧を３.３Ｖにすることができ、ＰＭＯＳトランジスタ３２に高耐圧のトランジスタを使用する必要性をなくすことができる。   As described above, in the output buffer circuit according to the second embodiment, the PMOS transistor 35 is turned on when the output terminal OUT is at the low level, and the substrate gate of the PMOS transistor 32 is set to 3.3V. As a result, the same effect as in the first embodiment can be obtained, and the voltage of the substrate gate of the PMOS transistor 32 can be 3.3 V even when the output terminal OUT is at a low level. The necessity of using a high voltage transistor for the PMOS transistor 32 can be eliminated.

本発明の第１の実施の形態における出力バッファ回路の例を示した回路図である。FIG. 3 is a circuit diagram showing an example of an output buffer circuit in the first embodiment of the present invention. 図１の出力バッファ回路が使用されたインタフェース回路の例を示した図である。FIG. 2 is a diagram illustrating an example of an interface circuit in which the output buffer circuit of FIG. 1 is used. 本発明の第２の実施の形態における出力バッファ回路の例を示した回路図である。FIG. 6 is a circuit diagram illustrating an example of an output buffer circuit according to a second embodiment of the present invention. 従来の出力バッファ回路の例を示した回路図である。It is a circuit diagram showing an example of a conventional output buffer circuit. 図４のレベルシフト回路３２の回路例を示した図である。FIG. 5 is a diagram illustrating a circuit example of a level shift circuit 32 in FIG. 4.

符号の説明Explanation of symbols

１，１ａ 出力バッファ回路
２ 入力回路部
３ Ｖｒｅｆ生成回路部
４，４ａ 出力回路部
１１ ＮＡＮＤ回路
１２ ＮＯＲ回路
１３，２１ インバータ
２２，２３，３３，３４ ＮＭＯＳトランジスタ
２４，２５，３６ 抵抗
３１，３２，３５ ＰＭＯＳトランジスタ
４１ カード
４２ ＰＣカードコネクタ
４３ ＰＣカードコントローラ
４４ チップセット
４５ コントローラ
４６ インタフェース回路
４７ カード検出回路 DESCRIPTION OF SYMBOLS 1,1a Output buffer circuit 2 Input circuit part 3 Vref generation circuit part 4, 4a Output circuit part 11 NAND circuit 12 NOR circuit 13,21 Inverter 22,23,33,34 NMOS transistor 24,25,36 Resistance 31,32, 35 PMOS transistor 41 Card 42 PC card connector 43 PC card controller 44 Chipset 45 Controller 46 Interface circuit 47 Card detection circuit

Claims (7)

入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端が所定の信号レベルになると、前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えることを特徴とする出力バッファ回路。 In an output buffer circuit forming a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal in accordance with an input output enable signal,
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
An output buffer circuit comprising: 前記第１及び第２の各トランジスタは、それぞれＰチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、前記出力端がローレベルになると前記第２のトランジスタのサブストレートゲートを第２のトランジスタの耐電圧以下の電圧に接続し、前記出力端がハイレベルになると前記第２のトランジスタのサブストレートゲートと前記耐電圧以下の電圧との接続を遮断することを特徴とする請求項１記載の出力バッファ回路。 Each of the first and second transistors is a P-channel MOS transistor, and the fifth transistor has a substrate gate of the second transistor connected to the second transistor when the output terminal is at a low level. 2. The output according to claim 1, wherein the output is connected to a voltage lower than the withstand voltage and the connection between the substrate gate of the second transistor and the voltage lower than the withstand voltage is cut off when the output terminal becomes a high level. Buffer circuit. 前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されることを特徴とする請求項１又は２記載の出力バッファ回路。 3. The output buffer circuit according to claim 1, wherein a voltage equal to or lower than a withstand voltage of the first transistor is input to a control signal input terminal of the second transistor . 前記第１から第５の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されることを特徴とする請求項１、２又は３記載の出力バッファ回路。 4. The output buffer circuit according to claim 1, wherein the first to fifth transistors, the voltage generation circuit unit, and the input circuit unit are integrated in one IC . 入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端が所定の信号レベルになると、前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備えることを特徴とするインタフェース回路。 In an interface circuit using an output buffer circuit that forms a three-state buffer circuit in which an output terminal is in a high impedance state regardless of an input signal in accordance with an input output enable signal,
The output buffer circuit includes:
A first transistor that outputs a current from a positive power supply voltage to the output terminal in response to a signal input to the control signal input terminal;
A second transistor connected between the first transistor and the output terminal, and having a predetermined voltage corresponding to the positive power supply voltage input to the control signal input terminal;
A third transistor that outputs a current from the output terminal to the negative power supply voltage in response to a signal input to the control signal input terminal;
A fourth transistor connected between the output terminal and the third transistor and having a predetermined voltage input to a control signal input terminal;
A fifth transistor for supplying a voltage equal to or lower than a withstand voltage of the second transistor to the substrate gate of the second transistor when the output terminal reaches a predetermined signal level;
A voltage generation circuit that generates a predetermined voltage Vref corresponding to a voltage difference between the positive power supply voltage and the negative power supply voltage according to an input control signal and outputs the predetermined voltage Vref to the control signal input terminal of the first transistor And
An input circuit unit that generates and outputs control signals for the third transistor and the voltage generation circuit unit in response to the output enable signal and the input signal;
Interface circuit comprising: a. 前記第１及び第２の各トランジスタは、それぞれＰチャネル型ＭＯＳトランジスタであり、前記第５のトランジスタは、前記出力端がローレベルになると前記第２のトランジスタのサブストレートゲートを第２のトランジスタの耐電圧以下の電圧に接続し、前記出力端がハイレベルになると前記第２のトランジスタのサブストレートゲートと前記耐電圧以下の電圧との接続を遮断することを特徴とする請求項５記載のインタフェース回路。 Each of the first and second transistors is a P-channel MOS transistor, and the fifth transistor has a substrate gate of the second transistor connected to the second transistor when the output terminal is at a low level. 6. The interface according to claim 5 , wherein the interface is connected to a voltage lower than the withstand voltage, and the connection between the substrate gate of the second transistor and the voltage lower than the withstand voltage is cut off when the output terminal becomes a high level. circuit. 前記出力バッファ回路は１つのＩＣに集積されることを特徴とする請求項５又は６記載のインタフェース回路。 7. The interface circuit according to claim 5, wherein the output buffer circuit is integrated in one IC .
JP2007293281A 2007-11-12 2007-11-12 Output buffer circuit and interface circuit using output buffer circuit Expired - Fee Related JP4726881B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007293281A JP4726881B2 (en) 2007-11-12 2007-11-12 Output buffer circuit and interface circuit using output buffer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007293281A JP4726881B2 (en) 2007-11-12 2007-11-12 Output buffer circuit and interface circuit using output buffer circuit

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003196473A Division JP4054727B2 (en) 2003-07-14 2003-07-14 Output buffer circuit and interface circuit using output buffer circuit

Publications (2)

Publication Number Publication Date
JP2008067410A JP2008067410A (en) 2008-03-21
JP4726881B2 true JP4726881B2 (en) 2011-07-20

Family

ID=39289618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007293281A Expired - Fee Related JP4726881B2 (en) 2007-11-12 2007-11-12 Output buffer circuit and interface circuit using output buffer circuit

Country Status (1)

Country Link
JP (1) JP4726881B2 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766710A (en) * 1993-08-26 1995-03-10 Hitachi Ltd Input/output buffer ciircuit
JP3366484B2 (en) * 1995-03-27 2003-01-14 沖電気工業株式会社 Output driver circuit
JP3190233B2 (en) * 1995-08-22 2001-07-23 株式会社東芝 Output buffer circuit
US5808480A (en) * 1996-02-29 1998-09-15 Lucent Technologies Inc. High voltage swing output buffer in low voltage technology
JPH11317652A (en) * 1998-02-13 1999-11-16 Matsushita Electric Ind Co Ltd Output circuit

Also Published As

Publication number Publication date
JP2008067410A (en) 2008-03-21

Similar Documents

Publication Publication Date Title
US7579882B2 (en) Output buffer circuit eliminating high voltage insulated transistor and level shift circuit, and an electronic device using the output buffer circuit
US10454466B1 (en) Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages
EP3197051A1 (en) Driving circuit for non-volatile memory
US10347325B1 (en) DDR4 memory I/O driver
CN108536211B (en) Voltage regulator
JP5690341B2 (en) Integrated circuit adapted to be selectively AC or DC coupled
US6285209B1 (en) Interface circuit and input buffer integrated circuit including the same
JP6643157B2 (en) Semiconductor device
JP4021395B2 (en) Level shift circuit and semiconductor integrated circuit having the level shift circuit
US9018986B2 (en) Output buffers
CN110350909B (en) Interface circuit
JP3950120B2 (en) Driver circuit and system having driver circuit
CN113647022A (en) Bidirectional voltage level converter
US7336117B2 (en) Enhancement of power on reliability in a dual power supply digital device with down converter
JP4726881B2 (en) Output buffer circuit and interface circuit using output buffer circuit
CN110710103A (en) Low-voltage crystal oscillator circuit conforming to GPIO
JP4364752B2 (en) Output circuit
JP2010183533A (en) Semiconductor integrated device
US8975929B2 (en) High voltage tolerant input buffer
US11081973B1 (en) High voltage tolerant inverter
US7737734B1 (en) Adaptive output driver
US11621705B2 (en) Semiconductor integrated circuit device and level shifter circuit
US20050231233A1 (en) Semiconductor integrated circuit device
JP4671894B2 (en) 3-value detection circuit
JP2011250189A (en) Level conversion circuit and electronic apparatus

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100608

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100804

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110405

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110412

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees