JP4696337B2 - Semiconductor device - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
この発明は、バイポーラトランジスタ、IGBT(絶縁ゲート型バイポーラトランジスタ)およびMOSFETなどの半導体装置とその製造方法に関し、特に、その周辺耐圧構造に関する。 The present invention, a bipolar transistor, IGBT relates to a semiconductor device and a manufacturing method thereof, such as (insulated gate bipolar transistor) and MOSFET, in particular, to the surrounding pressure-resistant structure.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
現在、スイッチング半導体素子として、一般的にバイポーラトランジスタ、MOSFETおよびIGBTがその用途に応じて使用されている。 Currently, as a switching semiconductor element, typically a bipolar transistor, MOSFET and IGBT are used depending on the application.
バイポーラトランジスタ(以下、BJTと称す:Bipolar Junction Transistor)は、飽和状態では伝導度変調を起こしていることからオン抵抗は小さいが、スイッチング速度、特に、ターンオフ時は、少数キャリアの蓄積による過剰キャリアが存在することから、ターンオフ時間が長くなり、比較的低周波数領域で用いられる。 Bipolar transistor (hereinafter, referred to as BJT: Bipolar Junction Transistor) is a saturated low on-resistance because it has caused a conductivity modulation, switching speed, particularly, during turn-off, the excess carriers due to the accumulation of minority carriers since the present, a longer turn-off time, is used in a relatively low frequency range. また、電流駆動素子であるために、駆動回路での発生損失が大きくなる。 Further, since a current drive device, generation loss in the driving circuit increases.
【0003】 [0003]
これに対して、MOSFETは電圧駆動素子であることから、駆動回路での発生損失は小さく、また少数キャリアの蓄積がないので、スイッチング速度は速い。 In contrast, since the MOSFET is a voltage driven device, small loss generated in the drive circuit, and because there is no accumulation of minority carriers, the switching speed is high. そのため、高周波数領域で用いられる。 Therefore, use in a high frequency range.
しかし、少数キャリアの注入に基づく伝導度変調が起こらないので、オン抵抗が大きくなる。 However, since conductivity modulation based on minority carrier injection does not occur, the on resistance increases.
【0004】 [0004]
IGBTは、MOSFETと同様に、電圧駆動素子であるので、駆動回路での発生損失は小さく、BJTと同様に、少数キャリアの注入に基づく伝導度変調を起こすためにオン抵抗を小さくできる。 IGBT, like MOSFET, since it is voltage driven element, generation loss in the driving circuit is small, as with BJT, can reduce the on-resistance in order to cause conductivity modulation based on minority carrier injection. しかし、ターンオフ時は少数キャリアの蓄積効果に加えて、空乏層の拡がりによる多数キャリアの掃き出しにより、コレクタ領域からnベース領域へ少数キャリアの再注入が起こり、ターンオフ時間は遅くなる。 However, during turn-off in addition to the storage effect of minority carriers, the sweep of majority carriers by spreading of the depletion layer, occurs reinjection of minority carriers from the collector region to the n base region, the turn-off time is slow.
【0005】 [0005]
従って、スイッチング回路においては、BJTやIGBTは定常損失は小さいがスイッチング損失が大きい特性を示すので、比較的低周波数領域で用いられることが多く、MOSFETは、逆に定常損失は大きいがスイッチング損失が小さいので比較的高周波数領域で用いられることが多い。 Thus, in the switching circuit, since although BJT or IGBT steady loss is small showing characteristics switching loss is large, often used at a relatively low frequency range, MOSFET, it is a large switching loss steady loss conversely small because it is often used at a relatively high frequency range.
これらの半導体素子は、インバータ回路やチョッパー回路で、フリーホイールダイオードを逆並列して使用され、電源は直流電源が多い。 These semiconductor devices, an inverter circuit and chopper circuit are antiparallel to using a free wheel diode, the power supply DC power supply is large. そのため、素子は、逆阻止能力を必要としないために、通常、これらの素子は順阻止能力のみを有している。 Therefore, elements, in order not to require a reverse blocking capability, typically, these devices have only a forward blocking capability.
【0006】 [0006]
これは、例えば、前記で説明したMOSFETは、素子構造上、耐圧を維持できるpn接合は1個であり(他の1個のソース側のpn接合は短絡されている)、素子耐圧特性は一方向しか示さない。 This, for example, MOSFET described above, the device structure, a pn junction which can maintain the withstand voltage is one (the pn junction of the other one of the source side is short-circuited), the device breakdown voltage characteristic one only show direction. これに対して、BJTやIGBTは2個のpn接合を有しているので、原理的には素子耐圧特性は双方向を示が、逆阻止能力を必要としないことから、逆阻止能力をもつチップ端面に露出したpn接合は、スクラバーで切断された機械的歪みを持った接合となっている。 In contrast, since the BJT or IGBT has two pn junctions, the device breakdown voltage characteristic in principle is shown a bidirectional, since it does not require a reverse blocking capability, it has a reverse blocking capability pn junction exposed at the tip end face has a bonding with a mechanical strain cut with scrubber. そのために、逆阻止能力はない。 Therefore, the reverse blocking ability is not.
【0007】 [0007]
図17は、従来のIGBTの要部断面図である。 Figure 17 is a fragmentary cross-sectional view of a conventional of the IGBT. 高比抵抗のn形半導体基板の表面層に、pベース領域102が形成され、裏面側の表面層にpコレクタ領域103が形成されている。 A high specific surface layer of the n-type semiconductor substrate resistor, p base region 102 is formed, p collector region 103 is formed in the surface layer of the back side. pベース領域102とpコレクタ領域103に挟まれた領域がnベース領域101である。 p base region 102 and p region between the collector region 103 is n base region 101. 活性領域114であるpベース領域102の表面層にはnエミッタ領域104が形成されている。 n emitter region 104 in the surface layer of the p base region 102 is formed as an active region 114. この活性領域114の外側にはガードリング構造113(プレーナ型の耐圧構造の1種)が形成されている。 The guard ring structure 113 on the outside of the active region 114 (one planar type voltage blocking structure) is formed. nエミッタ領域104とnベース領域101に挟まれたpベース領域102上と、pベース領域102に挟まれたnベース領域101上にゲート酸化膜105を介してゲート電極106が形成される。 And p base region 102 above sandwiched between n emitter region 104 and the n base region 101, p base region a gate electrode 106 through the gate oxide film 105 on the n base region 101 sandwiched 102 is formed. nエミッタ領域104上、pコレクタ領域103上にエミッタ電極108とコレクタ電極109が形成される。 n emitter region 104 on the emitter electrode 108 and collector electrode 109 is formed on the p collector region 103. エミッタ電極108とゲート電極106は層間絶縁膜107で絶縁されている。 Emitter electrode 108 and the gate electrode 106 is insulated by an interlayer insulating film 107. 前記のガードリング構造113は、前記の活性領域114を取り囲むように、n形半導体基板の表面層にp領域111、酸化膜112および金属膜124を形成して作られる。 The guard ring structure 113, so as to surround the active region 114, p region 111 in the surface layer of the n-type semiconductor substrate is made by forming an oxide film 112 and the metal film 124. 前記したように、逆阻止能力をもつチップ端面に露出したpn接合部(A部)は、スクラバーで切断された機械的歪みを持った接合となっている。 As mentioned above, pn junction exposed at the tip end surface having a reverse blocking capability (A portion) has a joining having a mechanical strain cut with scrubber. そのために、逆阻止能力はない。 Therefore, the reverse blocking ability is not.
【0008】 [0008]
一方、順阻止能力を有するpn接合の外周部には、図示したガードリング構造113や図示しないフィールドプレート構造など各種周辺耐圧構造を半導体チップの外周部に施して、素子の順方向の耐圧特性を安定に確保している。 On the other hand, the outer peripheral portion of the pn junction with a forward blocking capability, is subjected to various peripheral breakdown voltage structure such as a field plate structure which is not or guard ring structure 113 illustrated shown in the outer peripheral portion of the semiconductor chip, the forward withstand voltage characteristics of the device It has secured stable.
【0009】 [0009]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
最近、半導体電力変換装置において、直接リンク形変換回路という、双方向スイッチング素子を使った回路を用いて、AC(交流)/AC変換、AC/DC(直流)変換、DC/AC変換を行う各種変換装置が研究されている。 Recently, in the semiconductor power conversion device, that directly link type converter using the circuit using a bidirectional switching element, AC (alternating current) / AC converter, AC / DC (direct current) converter, various performing DC / AC conversion conversion devices have been studied. 双方向スイッチング素子を使用することで、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図ることができる。 By using the bidirectional switching element, it is possible to achieve miniaturization of the circuit, lightweight, high efficiency, fast response and low cost.
【0010】 [0010]
従来素子は、前記したように、逆阻止能力がないために、直列にダイオードを接続して変換装置を構成する必要があり、ダイオードも含めた発生損失が大きくなり、変換装置の変換効率の低下を招き、また、素子点数が多くなり、変換装置の小型化、軽量化、低コスト化が困難となる。 Conventionally element, as described above, since there is no reverse blocking capability, it is necessary to configure the converter by connecting a diode in series, the diode also occur loss increases, including a decrease in conversion efficiency of the converter the invited, also, the number of elements number, size, weight of the converter, cost reduction becomes difficult. そのために、素子自身に逆素子能力を持たせることが必要となる。 Therefore, it is necessary to have an inverse element capacity element itself. この発明の目的は、順方向および逆方向の耐圧特性を有する半導体装置とその製造方法を提供することにある。 The purpose of the invention is to provide a semiconductor device and a manufacturing method thereof having a breakdown voltage characteristic of the forward and reverse directions.
【0011】 [0011]
【課題を解決するための手段】 In order to solve the problems]
前記の目的を達成するために、第1導電形半導体基板の一方の主面側の表面層に、半導体基板より高濃度の第2導電形の第1領域を選択的に形成し、他方の主面側の表面層に、半導体基板より高濃度の第2導電形の第2領域を形成し、前記半導体基板の前記一方の主面側の外周部の表面にプレーナ型の耐圧構造を形成し、前記プレーナ型の耐圧構造の最外周端には第2導電型の第3領域が形成され、該第3領域の表面には内周側に向かって延びる金属膜が接するように形成された半導体装置において、前記第3領域と第2領域との間にベベル構造の溝を形成し、該ベベル構造の溝の側面に形成する第2導電形の第4領域によって前記第3領域と前記第2領域を接続する構成とする。 To achieve the above object, the surface layer of the one main surface side of the first conductivity type semiconductor substrate, selectively forming a first region of a second conductivity type high concentration than the semiconductor substrate, a main other the surface layer of the surface side, to form a second region of the second conductivity type high concentration than the semiconductor substrate, to form a pressure-resistant structure of the planar to the outer peripheral portion surface of said one main surface side of said semiconductor substrate, the planar to the outermost edge of the breakdown withstanding third region of the second conductivity type is formed, the semiconductor device formed as a metal film extending toward the inner circumferential side contacts the surface of the third region in the third region and the second region and the third region to form a groove in the bevel structure, the fourth region of the second conductivity type formed on the side surfaces of the groove of the beveled structure between the second region to connect the configuration to.
【0012】 [0012]
前記ベベル構造がポジティブベベル構造もしくはネガティブベベル構造であるとよい。 The bevel structure may is a positive bevel structure or negative bevel structure. また、前記プレーナ型の耐圧構造が、ガードリング構造もしくはフィールドプレート構造の耐圧構造であるとよい。 Further, the breakdown voltage structure of the planar type, may is in a pressure structure of the guard ring structure or field plate structure.
【0013】 [0013]
【0014】 [0014]
【0015】 [0015]
【0016】 [0016]
前記のように、プレーナ型の耐圧構造とベベル型の耐圧構造を形成することで、順方向耐圧特性は勿論のこと逆方向耐圧特性も得ることができる。 As described above, by forming a pressure-resistant structure and bevel type voltage withstanding structure of the planar type, the forward withstand voltage characteristics Ru can be obtained even reverse breakdown voltage of course.
【0017】 [0017]
【0018】 [0018]
【0019】 [0019]
【0020】 [0020]
【0021】 [0021]
【0022】 [0022]
【0023】 [0023]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下の実施例の説明ではすべて、第1導電形をn形、第2導電形をp形とするが、これを逆にすることもできる。 The following examples in the description of all, the first conductivity type n-type, but the second conductivity type is p-type, it is also possible to do this in the reverse.
図1は、この発明の第1実施例の半導体装置の要部断面図である。 Figure 1 is a fragmentary cross-sectional view of a semiconductor device of the first embodiment of the present invention. 半導体装置としては、IGBTを例にとり説明する。 As the semiconductor device will be described by taking an IGBT as an example.
【0024】 [0024]
高比抵抗のn形半導体基板の表面層に、pベース領域2が形成され、裏面側の表面層にpコレクタ領域3が形成されている。 A high specific surface layer of the n-type semiconductor substrate resistor, p base region 2 is formed, p collector region 3 is formed on the surface layer of the back side. pベース領域2とpコレクタ領域3に挟まれた領域がnベース領域1である。 p base region 2 and p region sandwiched between the collector region 3 is n base region 1. 活性領域14であるpベース領域2の表面層にはnエミッタ領域4が形成されている。 The surface layer of the p base region 2 is active region 14 n emitter region 4 is formed. この活性領域14の外側にはガードリング構造13(プレーナ型の耐圧構造の1種)が形成されている。 The guard ring structure 13 outside the active region 14 (one planar type voltage blocking structure) is formed. nエミッタ領域4とnベース領域1に挟まれたpベース領域2上と、pベース領域2に挟まれたnベース領域1上にゲート酸化膜5を介してゲート電極6が形成される。 And p base region 2 above sandwiched between n emitter region 4 and the n base region 1, a gate electrode 6 is formed via a gate oxide film 5 on the n base region 1 sandwiched between p base region 2. nエミッタ領域4上、pコレクタ領域3上にエミッタ電極8とコレクタ電極9が形成される。 On the n emitter region 4, the emitter electrode 8 and collector electrode 9 is formed on the p collector region 3. エミッタ電極8とゲート電極6は層間絶縁膜7で絶縁されている。 Emitter electrode 8 and the gate electrode 6 is insulated by an interlayer insulating film 7. ゲート電極6、エミッタ電極8およびコレクタ電極9とゲート端子G、エミッタ端子Eおよびコレクタ端子Cがそれぞれ接続する。 Gate electrode 6, the emitter electrode 8 and collector electrode 9 and the gate terminal G, the emitter terminal E and the collector terminal C is connected. 前記のガードリング構造13は、前記の活性領域14を取り囲むように、n形半導体基板の表面層にリング状の数本(ここでは外周端も含め2本)のp領域11を形成し、このリング状に形成された複数の独立したp領域11の間の表面に酸化膜12を形成し、このp領域11上に金属膜24を形成することで、作られる。 The guard ring structure 13, so as to surround the active region 14, the surface layer in a ring shape several of n-type semiconductor substrate (in this case also the outer peripheral edge including two) forming a p region 11, the forming an oxide film 12 on the surface between the plurality of independent p region 11 formed in a ring shape, by forming the metal film 24 on the p region 11 are made. この構成では、ベース領域1とpコレクタ領域3によりpn接合が形成される、所謂、ノンパンチスルー型のIGBTであり、ベース領域1とpコレクタ領域の間にn +バッファ層を有するパンチスルー型のIGBTに比べ、大きな逆方向耐圧を得ることができる。 In this arrangement, pn junction is formed by the base region 1 and the p collector region 3, so-called a non-punch-through type IGBT, a punch-through type having n + buffer layer between the base region 1 and the p collector region compared with the IGBT, it is possible to obtain a large reverse breakdown voltage.
【0025】 [0025]
n形半導体基板の外周端部は、pn接合21の面を横切る半導体基板の端面の表面を直線斜面になるように機械研磨加工し、化学処理で加工層を除去する。 Outer edge of the n-type semiconductor substrate is mechanically polished surface of the end face of the semiconductor substrate across the surface of the pn junction 21 to be a linear slope, removing the working layer by a chemical process. この加工面がベベル構造の面となり、ここでは、高濃度領域(pコレクタ領域3)が低濃度領域(nベース領域1)よりも、断面図で広くなるように、pn接合21に対してポジティブベベル構造18を形成する。 The working surface is the surface of the bevel structure, here, than the high concentration region (p collector region 3) is a low concentration region (n base region 1), to be wider in cross-section, positive for pn junction 21 to form a bevel structure 18. この実施例では、pコレクタ領域3の方をnベース領域1より広くなるように加工する。 In this embodiment, processed towards the p collector region 3 to be wider than n base region 1. このベベル加工面とpn接合21面との角度θが、30度から60度程度になるように加工する。 The angle between the beveled surface and the pn junction 21 surface θ is processed so as to be about 60 degrees from 30 degrees. このようにして、pn接合21に対してポジティブベベル構造16を形成する。 In this manner, a positive bevel structure 16 with respect to the pn junction 21.
【0026】 [0026]
尚、前記のことを再度説明すると、ポジティブベベル構造とは、低濃度領域の端部の面(ここでは、nベース領域1の端部の面のこと)とpn接合21との角度θが90度より小さくなるように端部を加工した耐圧構造とも言える。 Incidentally, the re-explains that the, the positive bevel structure, (here, n that the surface of the end portion of the base region 1) surface of the end portion of the low concentration region angle between the pn junction 21 theta is 90 it can be said that processed breakdown withstanding the ends to be smaller than the degree. これに対してネガティブベベル構造とは、高濃度領域の端部の面とpn接合との角度が90度より小さくなるように端部を加工した耐圧構造のことである。 The negative bevel structure hand, is that the breakdown withstanding processing the end portion such that the angle between the surface and the pn junction of the end portion of the high concentration region is less than 90 degrees. 勿論、ベベル加工された表面には図示しない表面保護膜が被覆される。 Of course, the beveled surface surface protective layer (not shown) is coated. ここでは、このベベル加工面は、直線状の傾斜面をしている。 Here, the beveled surface is a straight inclined surface.
【0027】 [0027]
このIGBTの順方向の耐圧特性は、ゲート電極6に零Vまたは負の電圧を印加あるいはゲート・エミッタ電極を短絡させた状態でコレクタ電極9に正の電圧を印加したときに、nベース領域1とpベース領域2のpn接合22が逆バイアス状態になり、このpn接合22の降伏電圧が素子耐圧となる。 The forward withstand voltage characteristics of the IGBT, when a positive voltage is applied to the collector electrode 9 in a state where the gate electrode 6 are short-circuited applied or gate-emitter electrode zero V or a negative voltage, n base region 1 and p becomes pn junction 22 is reverse biased state of the base region 2, the breakdown voltage of the pn junction 22 is an element withstand voltage. このプレーナ型の半導体素子では、空乏層が半導体素子の外周部に向かって横方向に拡がる。 The semiconductor device of the planar type, spreads laterally depletion layer toward the outer peripheral portion of the semiconductor device. プレーナ型の耐圧構造であるガードリング構造13により、空乏層を外側に拡がりやすくして、素子の順方向耐圧を得ている。 The guard ring structure 13 is a pressure-resistant structure of the planar type, and easily spread the depletion layer on the outside, to obtain the forward breakdown voltage of the device.
【0028】 [0028]
一方、コレクタ電極9に負の電圧(エミッタ電極8に正の電圧)を印加した場合、nベース領域1とpコレクタ領域3の端面は、前記したように、ポジティブベベル構造16(正ベベル構造)の加工がなされ、そのため、nベース領域1およびpコレクタ領域3に拡がった空乏層の端部表面での電界強度は小さくなり、素子の逆方向耐圧を得ている。 On the other hand, a negative voltage to the collector electrode 9 when applying a (positive voltage to the emitter electrode 8), the end surface of the n base region 1 and the p collector region 3, as described above, positive bevel structure 16 (positive bevel structure) processing is made of, therefore, the electric field intensity at the end surface of the depletion layer spread in the n base region 1 and the p collector region 3 is reduced, to obtain a reverse breakdown voltage of the device. 特に、前記したように、角度θを30度から60度程度にすることで、ベベル加工面での電界強度を半導体基板内部での電界強度より低下させることができて、高い逆方向耐圧を得ることができる。 In particular, as described above, by setting the angle θ from 30 degrees to about 60 degrees, and can be lower than the field strength of the electric field strength in the semiconductor substrate inside the at beveled surface to obtain a high reverse breakdown voltage be able to.
【0029】 [0029]
この実施例では、順方向耐圧をプレーナ型の耐圧構造で得て、逆方向耐圧をベベル構造の耐圧構造で得ている。 In this embodiment, with the forward withstand voltage withstand structure of a planar, to obtain a reverse breakdown voltage in a pressure structure of beveled structure.
図2は、この発明の第2実施例の半導体装置の要部断面図である。 Figure 2 is a fragmentary cross-sectional view of a semiconductor device of the second embodiment of the present invention. 図1との違いは、ポジティブベベル構造16をネガティブベベル構造17にした点であり、その他は、図1と同じである。 The difference between FIG. 1 is a point where the positive bevel structure 16 to the negative bevel structure 17, and the other structure is the same as FIG. この構造では、逆方向耐圧が図1より得にくいが、pn接合23に対してはポジティブベベル構造となるので、ガードリング構造13と相まって順方向耐圧は得やすい。 In this structure, although the reverse breakdown voltage is difficult to obtain from FIG 1, since a positive bevel structure for pn junction 23, coupled forward bias the guard ring structure 13 is easily obtained.
【0030】 [0030]
図3は、この発明の第3実施例の半導体装置の要部断面図である。 Figure 3 is a fragmentary cross-sectional view of a semiconductor device of the third embodiment of the present invention. 図1との違いは、pn接合21とpn接合23の両方のpn接合に対してもポジティブベベル構造の加工がなされたダブルポジティブベベル構造18にした点である。 The difference from FIG. 1 in that the double positive bevel structure 18 processed positive bevel structure is made with respect to the pn junction of both pn junction 21 and the pn junction 23. また、このダブルポジティブベベルのことをΣベベルともいう。 In addition, it refers to this double positive bevel also Σ bevel. この場合は、逆方向耐圧が得やすいことは勿論のこと、順方向耐圧も得やすい。 In this case, the reverse breakdown voltage is easily obtained, of course, easily obtained even forward bias. 特に、順方向耐圧は、ガートリング構造13と、ダブルポジティブベベル構造18の双方で分担するので、電界強度が小さくなり、耐圧構造部を縮小して、チップサイズを小型化できる。 In particular, the forward breakdown voltage, and Gert ring structure 13, since the shared by both the double positive bevel structure 18, the electric field strength decreases, by reducing the voltage withstanding structure portion, the chip size can be miniaturized.
【0031】 [0031]
図4は、この発明の第4実施例の半導体装置の要部断面図である。 Figure 4 is a fragmentary cross-sectional view of a semiconductor device of the fourth embodiment of the present invention. 図1との違いは、ポジティブベベル構造16を形成する箇所に、pn接合21を横切るようにエミッタ側の半導体基板表面から溝31を形成した点である。 The difference from FIG. 1, the position to form a positive bevel structure 16 is that the formation of the groove 31 from the emitter side surface of the semiconductor substrate so as to cross the pn junction 21. この溝31の面が、pn接合21に対してポジティブベベル構造となり、図1と同じ効果が得られる。 Surface of the groove 31 becomes a positive bevel structure with respect to the pn junction 21, the same effect as FIG. 1 is obtained. また、ベベル加工面にガラスなどの保護膜を被覆する場合に、この溝31にガラスなどを充填することで容易に保護膜を被覆することができる。 Further, it is possible when coating the protective layer, such as glass beveled surface, easily cover the protective film by filling a glass or the like in the groove 31.
【0032】 [0032]
図5は、この発明の第5実施例の半導体装置の要部断面図である。 Figure 5 is a fragmentary cross-sectional view of a semiconductor device of a fifth embodiment of the present invention. 図4との違いは、コレクタ側の半導体基板表面から溝32を形成した点である。 The difference between FIG. 4 is that the formation of the groove 32 from the collector side of the semiconductor substrate surface. 図2と同じ効果が得られる。 The same effect as in FIG. 2 is obtained.
図6は、この発明の第6実施例の半導体装置の要部断面図である。 Figure 6 is a fragmentary cross-sectional view of a semiconductor device of the sixth embodiment of the present invention. 図4との違いは、溝がコレクタ側の半導体基板表面に達している点である。 The difference between FIG. 4 is that the groove reaches the semiconductor substrate surface on the collector side. 溝側面41がpn接合21に対してポジティブベベル構造の加工面となる。 Groove flank 41 is machined surface of the positive bevel structure with respect to the pn junction 21. 図4と同じ効果が得られる。 The same effect as in FIG. 4 is obtained.
【0033】 [0033]
図7は、この発明の第7実施例の半導体装置の要部断面図である。 Figure 7 is a fragmentary cross-sectional view of a semiconductor device of the seventh embodiment of the present invention. 図5との違いは、溝がコレクタ側の半導体基板表面に達している点である。 The difference between FIG. 5 is that the groove reaches the semiconductor substrate surface on the collector side. 溝側面42がpn接合21に対してネガティブベベル構造の加工面となる。 Groove flank 42 is machined surface of the negative bevel structure with respect to the pn junction 21. 図2と同じ効果が得られる。 The same effect as in FIG. 2 is obtained.
図8は、この発明の第8実施例の半導体装置の要部断面図である。 Figure 8 is a fragmentary cross-sectional view of a semiconductor device of the eighth embodiment of the present invention. これは、溝をエミッタ側およびコレクタ側の双方の半導体基板表面から形成し、この溝がnベース領域1の中央部で接するようにしたものである。 This groove is formed from both of the semiconductor substrate surface on the emitter side and the collector side, in which the groove is in contact with the central portion of the n base region 1. 溝側面はpn接合21、23に対してともにネガティブベベル構造となる。 Groove flank both become negative beveled structure with respect to the pn junction 21 and 23. この場合は、ポジティブベベル構造に比べて逆方向耐圧は得にくい構造ではあるが、ベベル面の表面処理を適正に行うことで、十分逆方向耐圧を得ることができる。 In this case, although the reverse breakdown voltage is difficult to obtain structures in comparison with the positive bevel structure, by performing a proper surface treatment of the bevel surface, it is possible to obtain a sufficient reverse breakdown voltage.
【0034】 [0034]
図9は、この発明の第9実施例の半導体装置の要部断面図である。 Figure 9 is a fragmentary cross-sectional view of a semiconductor device of the ninth embodiment of the present invention. 図4との違いは、溝31の最低面から外側を切断除去した点である。 The difference between FIG. 4 is that the cut and removed outwardly from the lowest surface of the groove 31. 溝側面44がpn接合21に対してポジティブベベル構造となる。 Groove flank 44 becomes positive bevel structure with respect to the pn junction 21. 効果は図6と同じである。 Effect is the same as FIG.
図10は、この発明の第10実施例の半導体装置の要部断面図である。 Figure 10 is a fragmentary cross-sectional view of a semiconductor device of the tenth embodiment of the present invention. 図5との違いは、溝32の最低面から外側を切断除去した点である。 The difference between FIG. 5 is that the cut and removed outwardly from the lowest surface of the groove 32. 溝側面45がpn接合21に対してネガティブベベル構造となる。 Groove flank 45 becomes negative beveled structure with respect to the pn junction 21. 効果は図7と同じである。 Effect is the same as FIG.
【0035】 [0035]
図11は、この発明の第11実施例の半導体装置の要部断面図である。 Figure 11 is a fragmentary cross-sectional view of a semiconductor device of the eleventh embodiment of the present invention. 図5との違いは、溝46がpn接合21は横切るが、pn接合23に達していない点である。 The difference from FIG. 5, the groove 46 pn junction 21 traverses but is that it does not reach the pn junction 23. この溝46の表面が、pn接合21に対してネガティブベベル構造となる。 Surface of the groove 46, a negative beveled structure with respect to the pn junction 21. 逆方向の耐圧特性において、図5と同じ効果が得られる。 In reverse breakdown voltage, the same effect as FIG. 5 is obtained.
図12は、この発明の第12実施例の半導体装置の要部断面図である。 Figure 12 is a fragmentary cross-sectional view of a semiconductor device of the twelfth embodiment of the present invention. 図8との違いは、溝47、48をエミッタ側およびコレクタ側の双方の半導体基板表面から接しないように形成した点である。 The difference between FIG. 8 is that formed so as not to contact the grooves 47 and 48 from both of the semiconductor substrate surface of the emitter side and the collector side. 効果は図8と同じである。 Effect is the same as FIG.
【0036】 [0036]
図13は、この発明の第13実施例の製造方法で、同図(a)、同図(b)は工程順に示した要部工程断面図である。 Figure 13 is a manufacturing method of the thirteenth embodiment of the present invention, FIG. (A), FIG. (B) is a main part sectional views showing the order of steps. この製造工程は、図1の半導体装置の製造工程例である。 This production process is a production process of the semiconductor device in FIG.
nベース領域1、pベース領域2、pコレクタ領域3、nエミッタ領域4、ガードリング構造14、ゲート電極6、エミッタ電極8およびコレクタ電極9などを形成する(同図(a))。 n base region 1, p base region 2, p collector region 3, n emitter regions 4, the guard ring structure 14, the gate electrode 6, to form a like emitter electrode 8 and collector electrode 9 (FIG. (a)). その後、nベース領域1とpコレクタ領域3のpn接合21を横切るチップ端面の表面がpn接合21に対してポジティブベベル構造になるように、点線で示すように、端面の表面を斜面25(角度θ)になるように、機械研磨と化学処理で形成し(同図(b))、ポジティブベベル構造16とする。 After that, as n base region 1 and the p surface of the chip end surface across the pn junction 21 of the collector region 3 becomes positive bevel structure with respect to the pn junction 21, as indicated by the dotted line, the slope 25 of the surface of the end face (angle as will become theta), it is formed by mechanical polishing and chemical treatment (FIG. (b)), the positive bevel structure 16. その後でポジティブベベル構造16の表面に、図示しない保護膜を被覆する。 On the surface of the positive bevel structure 16 thereafter, coating a protective film (not shown). この角度θは図1で説明したように、30度から60度程度にする。 The angle θ as explained in FIG. 1, to about 60 degrees from 30 degrees.
【0037】 [0037]
図14は、この発明の第14実施例の製造方法で、同図(a)、同図(b)は工程順に示した要部工程断面図である。 Figure 14 is a manufacturing method of the fourteenth embodiment of the present invention, FIG. (A), FIG. (B) is a main part sectional views showing the order of steps. この製造工程は、図4の半導体装置の製造工程例である。 This production process is a production process of the semiconductor device in FIG.
ガードリング構造13となる箇所の外側に、nベース領域1のpn接合21近傍に達する溝51を形成する(同図(a))。 Outside the portion which becomes the guard ring structure 13, a groove 51 reaching the pn junction 21 near the n base region 1 (FIG. (A)). その後、この溝51の表面層を化学処理(エッチング)により除去する。 Then, to remove the surface layer of the groove 51 by chemical treatment (etching). このとき、エッチング後の溝31の底部の深さをpn接合21を横切る深さにする(同図(b))。 At this time, the depth of the bottom of the groove 31 after the etching to a depth crossing the pn junction 21 (FIG. (B)). その後、溝31を図示しないガラスなど絶縁膜でパッシベーションする。 Then passivated with an insulating film such as glass (not shown) grooves 31. このようにして、図4の半導体装置が完成する。 Thus, the semiconductor device of FIG. 4 is completed.
【0038】 [0038]
図5から図12の半導体装置の製造方法は、図14と同様の製造方法である。 The method of manufacturing a semiconductor device of FIG. 12 from FIG. 5 is similar to the manufacturing method and Fig. ただし、図14と違うのは、溝51の底部の深さが異なっている点である。 However, the difference between FIG. 14 is that have different depth of the bottom of the groove 51.
図15は、この発明の第15実施例の製造方法で、同図(a)、同図(c)は工程順に示した要部工程断面図である。 Figure 15 is a manufacturing method of the fifteenth embodiment of the present invention, FIG. (A), FIG. (C) is a main portion cross-sectional views showing in order of processes.
同図(a)、(b)は、図14(a)、(b)と同じである。 FIG (a), (b) is, FIG. 14 (a), the is the same as (b). 図14(b)に続いて、溝31表面からp領域32をpコレクタ領域3とp領域11に接するように形成する(同図(c))。 Following in FIG. 14 (b), is formed so as to be in contact from the groove 31 surface p region 32 in the p collector region 3 and the p region 11 (FIG. (C)). その後、この溝31を図示しないガラスなど絶縁膜でパッシベーションする。 Thereafter, a passivation glass an insulating film (not shown) the groove 31.
【0039】 [0039]
このp領域32を形成することで、空乏層が、ガードリング構造13の構成する外周端のpn接合23から、p ベース領域2の方向に向かって拡がり、順方向耐圧と同様に逆方向耐圧を得ることができる。 By forming the p region 32, a depletion layer from the pn junction 23 of the outer peripheral edge constituting the guard ring structure 13, it spreads toward the p base region 2, the reverse breakdown voltage similar to the forward withstand voltage it is possible to obtain. このp領域32は、埋め込み分離構造のp領域と同様の働きをするが、埋め込み分離構造のようにエピタキシャル成長工程という高コストの工程は不要で、溝31を形成し、拡散工程でp領域32を形成するという極めて低コストで逆方向耐圧を得る半導体装置を形成できる。 The p region 32 is the same function as the p region of the buried isolation structure, costly process that epitaxial growth step as buried isolation structure is not required and forms a groove 31, a p region 32 in the diffusion process the semiconductor device for obtaining a reverse breakdown voltage at very low cost of forming can be formed. また、図15の半導体装置と類似の半導体装置は、図4を除く、図1から図10の半導体装置のベベル面(半導体基板の端面)にp領域を形成することで得ることができる。 The semiconductor device similar to the semiconductor device in FIG 15 can be obtained by forming the p region except 4, the bevel surface of the semiconductor device of FIG. 10 from FIG. 1 (the end face of the semiconductor substrate).
【0040】 [0040]
図16は、この発明の半導体装置を逆並列に接続し、双方向半導体装置とした例である。 Figure 16 connects the semiconductor device of the present invention in reverse parallel, is an example of a bidirectional semiconductor device.
絶縁基板61上に独立した金属板62、63を固着し、その上に第1IGBT64と第2IGBT65のコレクタ電極9a、9bをそれぞれ固着する。 Fixing a metal plate 62, 63 independent on the insulating substrate 61, fixed thereon first 1IGBT64 and the 2IGBT65 collector electrodes 9a, 9b, respectively. 第1IGBT64のエミッタ電極6aと金属板63を接続し、エミッタ電極8aを主端子T1と接続する。 The emitter electrode 6a and the metal plate 63 of the 1IGBT64 connected, to connect the emitter electrode 8a and the main terminal T1. また、金属板62を第2IGBTのエミッタ電極8bと接続し、このエミッタ電極8bを主端子T2と接続する。 Also, a metal plate 62 connected to the emitter electrode 8b of the second IGBT, to connect the emitter electrode 8b and the main terminal T2. このようにして、第1IGBT64と第2IGBT65が逆並列接続される。 In this way, the 1IGBT64 a second 2IGBT65 are connected in antiparallel. また、第1IGBT64および第2IGBT65のゲート電極6a、6bとゲート端子G1、G2とそれぞれ接続する。 Also connects the 1IGBT64 and second 2IGBT65 gate electrode 6a, 6b and the gate terminal G1, G2 respectively. これらの逆並列されたIGBT64、65を一個のパッケージ70に収納して、主端子T1、T2とゲート端子G1、G2を有する双方向半導体装置が得られる。 These are antiparallel IGBT64,65 a and housed in one package 70, the bidirectional semiconductor device is obtained having a main terminals T1, T2 and a gate terminal G1, G2. 勿論、個別のバッケージに収納されたIGBT64、65を互いに逆並列してもよい。 Of course, it may be anti-parallel to each other IGBT64,65 housed in separate Bakkeji. この双方向半導体装置を用いることにより、直流はもとより交流の電力を制御することができる。 By using the bi-directional semiconductor device, a direct current can control the power of the AC well.
【0041】 [0041]
前記の各実施例は素子耐圧が600V以下と比較的低耐圧素子に適用される。 Each embodiment of said device breakdown voltage is applied below the relatively low voltage element 600V. 素子耐圧が600Vを超えると、nベース領域1の厚みが厚くなり、ベベル構造をnベース領域1全体に亘って形成することが困難となる。 If the device breakdown voltage is more than 600V, thickness of the n base region 1 becomes thick, it is difficult to form over a bevel structure throughout n base region 1. このように、ベベル1がpn接合16に達していない場合でも、耐圧は維持させる方法をつぎに説明する。 Thus, even if the bevel 1 does not reach the pn junction 16 will now be described a method of breakdown voltage to be maintained.
【0042】 [0042]
図18は、この発明の第16実施例の半導体装置の要部断面図である。 Figure 18 is a fragmentary cross-sectional view of a semiconductor device of the sixteenth embodiment of the present invention. 図1との違いは、pコレクタ領域3に接して、p領域81をnベース領域1の側壁にベベル構造部に達するように形成した点である。 The difference between FIG. 1 is in contact with the p-type collector region 3 is that formed to reach the bevel structure the p region 81 on the side wall of the n base region 1. このp領域81は埋め込みで形成する。 The p region 81 is formed by implantation.
このように、p領域81を設けることで、pn接合21が逆バイアスされた場合、空乏層はnベース領域2内を上方、つまり、pベース領域2やp領域11に向かって広がると共に、p領域81からnベース領域1内を横方向にも広がり、安定した耐圧特性を得ることができる。 Thus, by providing the p region 81, if the pn junction 21 is reverse biased, the depletion layer above the n base region 2, that is, with spreads toward the p base region 2 and p region 11, p also it spreads laterally n base region 1 from region 81, it is possible to obtain a stable breakdown voltage characteristic. また、p領域81が無い箇所はベベル構造が形成されているために、空乏層がnベース領域1内に拡がり易くなっている。 Further, portions p region 81 is not to bevel structure is formed, a depletion layer is more likely expansion to n base region 1.
【0043】 [0043]
図19は、この発明の第17実施例の半導体装置の要部断面図である。 Figure 19 is a fragmentary cross-sectional view of a semiconductor device of the seventeenth embodiment of the present invention. 図2との違いは、p領域11に接して、p領域82をnベース領域1の側壁にベベル構造部に達するように形成した点である。 The difference between FIG. 2 is in contact with the p region 11, in that formed to reach the bevel structure the p region 82 on the side wall of the n base region 1. このp領域82は埋め込みで形成する。 The p region 82 is formed by implantation. 図18と同じで、nベース領域1とp領域21のpn接合が逆バイアスされた場合、空乏層はnベース領域1の上方、つまり、p領域11に向かって広がると共に、空乏層がp領域82に達すると、nベース領域1内を横方向に広がり、安定した耐圧特性を得ることができる。 The same as in FIG. 18, n base region 1 and the case where the pn junction of the p region 21 is reverse biased, the depletion layer above the n base region 1, i.e., the spread toward the p region 11, the depletion layer is p region Upon reaching 82, spreads the n base region 1 in the transverse direction, it is possible to obtain a stable breakdown voltage characteristic.
【0044】 [0044]
図20は、この発明の第18実施例の半導体装置の要部断面図である。 Figure 20 is a fragmentary cross-sectional view of a semiconductor device of the eighteenth embodiment of the present invention. 図4との違いは、溝31の先端がpn接合21に達せず、nベース領域1内にあり、p領域81がpコレクタ領域3より深く、この溝31に達するように形成されてる点である。 The difference from FIG. 4, not reach the tip of the groove 31 in the pn junction 21 located in the n base region 1, p region 81 is deeper than the p-type collector region 3, in that it is formed so as to reach the groove 31 is there. 図18と同じ効果があり、安定した耐圧特性を得ることができる。 Has the same effect as FIG. 18, it is possible to obtain a stable breakdown voltage characteristic.
図21は、この発明の第19実施例の半導体装置の要部断面図である。 Figure 21 is a fragmentary cross-sectional view of a semiconductor device of the nineteenth embodiment of the present invention. 図5との違いは、溝32の先端がp領域11に達せず、nベース領域1内にあり、p領域82がp領域11より深く、この溝32に達するように形成されてる点である。 The difference from FIG. 5, the tip of the groove 32 does not reach the p region 11, located in the n base region 1, p region 82 is deeper than the p region 11 is that is formed to reach the groove 32 . 図19と同じ効果があり、安定した耐圧特性を得ることができる。 Has the same effect as FIG. 19, it is possible to obtain a stable breakdown voltage characteristic.
【0045】 [0045]
図22は、この発明の第20実施例の半導体装置の要部断面図である。 Figure 22 is a fragmentary cross-sectional view of a semiconductor device of the twentieth embodiment of the present invention. これは、図20の溝31の底部の位置で切断して形成される。 This is formed by cutting at the position of the bottom of the groove 31 in FIG. 20. p領域81があるために、この切断面88は化学処理なしでも構わない。 Because of the p region 81, the cutting surface 88 may without chemical treatment. 効果は図20と同じであり、安定した耐圧特性を得ることができる。 Effect is the same as FIG. 20, it is possible to obtain a stable breakdown voltage characteristic.
図23は、この発明の第21実施例の半導体装置の要部断面図である。 Figure 23 is a fragmentary cross-sectional view of a semiconductor device of the twenty-first embodiment of the present invention. これは、図21の溝32の底部の位置で切断して形成される。 This is formed by cutting at the position of the bottom of the groove 32 in FIG. 21. p領域82があるために、この切断面89は化学処理なしでも構わない。 Because of the p region 82, the cut surface 89 may without chemical treatment. 効果は図21と同じである。 Effect is the same as FIG. 21.
【0046】 [0046]
図24は、この発明の第22実施例の半導体装置の要部断面図である。 Figure 24 is a fragmentary cross-sectional view of a semiconductor device of the twenty-second embodiment of the present invention. 図20の溝31の表面層にp層83を形成し、p領域11とp領域81がp層83で繋げる。 The p layer 83 is formed on the surface layer of the grooves 31 in FIG. 20, p region 11 and p region 81 connects the p-layer 83. このように、nベース領域1の側面がp領域で囲むことで、空乏層がnベース領域1内に拡がり易くなり、安定な耐圧特性を得ることができる。 In this manner, the side surface of the n base region 1 is surrounded by the p region, a depletion layer is easily spread in the n base region 1, it is possible to obtain a stable breakdown voltage characteristic.
図25は、この発明の第23実施例の半導体装置の要部断面図である。 Figure 25 is a fragmentary cross-sectional view of a semiconductor device of the twenty-third embodiment of the present invention. 図21の溝32の表面層にp層84を形成し、p領域11とp領域81がp層84で繋げる。 The p layer 84 is formed on the surface layer of the grooves 32 in FIG. 21, p region 11 and p region 81 connects the p-layer 84. このように、nベース領域1の側面がp領域で囲むことで、空乏層がnベース領域1内に拡がり易くなり、安定な耐圧特性を得ることができる。 In this manner, the side surface of the n base region 1 is surrounded by the p region, a depletion layer is easily spread in the n base region 1, it is possible to obtain a stable breakdown voltage characteristic.
【0047】 [0047]
図26は、この発明の第24実施例の半導体装置の要部断面図である。 Figure 26 is a fragmentary cross-sectional view of a semiconductor device of the twenty-fourth embodiment of the present invention. これは、図24の溝31の底部の位置で切断して形成される。 This is formed by cutting at the position of the bottom of the groove 31 in FIG. 24. p領域81があるために、この切断面88は化学処理なしでも構わない。 Because of the p region 81, the cutting surface 88 may without chemical treatment. 効果は図24と同じであり、安定した耐圧特性を得ることができる。 Effect is the same as FIG. 24, it is possible to obtain a stable breakdown voltage characteristic.
図27は、この発明の第25実施例の半導体装置の要部断面図である。 Figure 27 is a fragmentary cross-sectional view of a semiconductor device of the twenty-fifth embodiment of the present invention. これは、図25の溝32の底部の位置で切断して形成される。 This is formed by cutting at the position of the bottom of the groove 32 in FIG. 25. p領域82があるために、この切断面89はベベル構造で必要とされるパッシベーション処理をしなくても構わない。 Because of the p region 82, the cutting surface 89 may be without a passivation process required by bevel structure. 効果は図25と同じであり、安定した耐圧特性を得ることができる。 Effect is the same as FIG. 25, it is possible to obtain a stable breakdown voltage characteristic.
【0048】 [0048]
図28から図32は、この発明の第26実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。 Figure 32 Figures 28 is a method of manufacturing a semiconductor device of the twenty-sixth embodiment of the present invention, is a main part manufacturing step sectional views showing the order of steps.
n型半導体基板100のpコレクタ領域3を形成する側の主面(裏面側)で、ベベル構造が形成される予定の箇所に、埋め込みによるp領域81を形成する(図28)。 In n-type semiconductor substrate 100 of p on the side forming the collector region 3 main surface (back side), a location plan bevel structure is formed, to form the p region 81 by implantation (Figure 28).
【0049】 [0049]
つぎに、反対の主面の表面層に、ガードリング構造13のp領域11や活性領域14のpベース領域2、nエミッタ領域4、ゲート電極6およびエミッタ電極8などを形成する(図29)。 Next, the surface layer of the opposite major surfaces, and the like are formed p base region 2, n emitter regions 4, the gate electrode 6 and the emitter electrode 8 in the p region 11 and active region 14 of the guard ring structure 13 (FIG. 29) .
つぎに、pコレクタ領域3を形成する(図30)。 Next, a p collector region 3 (Fig. 30).
つぎに、溝31をp領域81に達するように形成する(図31)。 Then formed to reach the grooves 31 in the p region 81 (FIG. 31). この図31が図20となる。 FIG. 31 is 20. また、この図31の溝31の底部から切断線86に沿って切断すると図22となる。 Moreover, the Figure 22 when cut along a line 86 from the bottom of the groove 31 in FIG. 31.
【0050】 [0050]
つぎに、溝31の表面層にp層83を形成する(図32)。 Next, a p layer 83 on the surface layer of the grooves 31 (FIG. 32). この図32が図26となる。 FIG. 32 is 26. また、この図32の溝の底部から切断線87に沿って切断すると図26となる。 Moreover, the Figure 26 when cut along a line 87 from the bottom of the groove of FIG. 32.
図33は、この発明の第27実施例の半導体装置の要部断面図である。 Figure 33 is a fragmentary cross-sectional view of a semiconductor device of the 27th embodiment of the present invention. この実施例は、図1のガードリング構造をフィールドプレート構造にした場合である。 This embodiment is a case where the guard ring structure of Figure 1 in the field plate structure. この場合、フィールドプレート構造13aの最外周部に形成されるp領域11aが、図1のガードリング構造13の最外周部に形成されるp領域11に相当する。 In this case, the p region 11a which is formed in the outermost peripheral portion of the field plate structure 13a corresponds to the p region 11 are formed in the outermost peripheral portion of the guard ring structure 13 of FIG. この場合も図1と同様の効果が期待できる。 In this case it is also expected the same effect as FIG. 尚、図33は図1に相当する実施例を示したが、当然、図2から図27のガードリング構造13を図33のフィールドプレート構造13aとしても、同様の効果が期待できる。 Incidentally, FIG. 33 is shown an embodiment that corresponds to Figure 1, of course, the guard ring structure 13 of FIG. 27 from FIG. 2 also as a field plate structure 13a of FIG. 33, the same effect can be expected.
【0051】 [0051]
また、図中の51はa−Si膜などの抵抗性絶縁膜、52はフィールドプレート部、12aは層間絶縁膜などの絶縁膜、24a、24bはAl−Si膜などの金属膜、14aは活性領域である。 Also, resistant insulating film such as 51 a-Si film in the drawing, 52 is a field plate portion, 12a denotes an insulating film such as an interlayer insulating film, 24a, 24b is a metal film such as Al-Si film, 14a is active it is a region.
【0052】 [0052]
【発明の効果】 【Effect of the invention】
この発明によれば、プレーナ型の耐圧構造を有し、前記プレーナ型の耐圧構造の最外周端には第2導電型の第3領域が形成され、該第3領域の表面には内周側に向かって延びる金属膜が接するように形成された半導体装置において、前記第3領域と第2領域との間にベベル構造の溝を形成し、該ベベル構造の溝の側面に形成する第2導電形の第4領域によって前記第3領域と前記第2領域を接続することで、逆方向耐圧を有する半導体装置にすることができる。 According to the present invention, have a breakdown voltage structure of the planar type, the the outermost peripheral edge of the planar type voltage withstanding structure is formed a third region of the second conductivity type, the surface of the third region inner circumferential side in the semiconductor device formed such that the metal film is in contact extending toward the groove to form a bevel structure between the third region and the second region, the second conductive forming the side surfaces of the groove of the beveled structure by connecting the second region and the third region by the fourth region form can be a semiconductor device having a reverse breakdown voltage. また、半導体基板が厚い場合、ベベル構造が形成されない端部にp領域をpコレクタ領域または/およびガードリングのp領域に接続するように形成することで、逆方向耐圧を有する半導体装置にすることができる。 Further, when the semiconductor substrate is thick, by forming the p region to the end of beveled structure is not formed so as to be connected to the p region of the p collector region or / and the guard ring, that a semiconductor device having a reverse breakdown voltage can.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 この発明の第1実施例の半導体装置の要部断面図【図2】 この発明の第2実施例の半導体装置の要部断面図【図3】 この発明の第3実施例の半導体装置の要部断面図【図4】 この発明の第4実施例の半導体装置の要部断面図【図5】 この発明の第5実施例の半導体装置の要部断面図【図6】 この発明の第6実施例の半導体装置の要部断面図【図7】 この発明の第7実施例の半導体装置の要部断面図【図8】 この発明の第8実施例の半導体装置の要部断面図【図9】 この発明の第9実施例の半導体装置の要部断面図【図10】 この発明の第10実施例の半導体装置の要部断面図【図11】 この発明の第11実施例の半導体装置の要部断面図【図12】 この発明の第12実施例の半導体装置の要部断面図【図13】 この発明の第 [1] fragmentary cross-sectional view of a semiconductor device of the second embodiment of the cross section of a main portion [2] The present invention of a semiconductor device of the first embodiment [3] of the present invention in the third embodiment of the present invention the fourth cross sectional view of a semiconductor device of example 5 shows fragmentary cross-sectional view of a semiconductor device of a fifth embodiment of the present invention in cross sectional view and FIG. 4] the present invention of the semiconductor device 6 this fragmentary cross-sectional view of a semiconductor device of the sixth embodiment of the invention Figure 7 cross sectional view of a semiconductor device of the seventh embodiment of the invention Figure 8 a main portion of a semiconductor device of the eighth embodiment of the present invention eleventh sectional view 9 fragmentary cross-sectional view and FIG. 10 of the semiconductor device of the ninth embodiment of the present invention fragmentary cross-sectional view 11 of the semiconductor device of the tenth embodiment of the present invention the present invention example fragmentary cross-sectional view and FIG. 12 of the semiconductor device main part sectional view [13] of the semiconductor device of the twelfth embodiment of the present invention the of the invention 13実施例の製造方法で、(a)、(b)は工程順に示した要部工程断面図【図14】 この発明の第14実施例の製造方法で、(a)、(b)は工程順に示した要部工程断面図【図15】 この発明の第15実施例の製造方法で、(a)、(c)は工程順に示した要部工程断面図【図16】 この発明の半導体装置を逆並列に接続し、双方向半導体装置とした構成図【図17】 従来のIGBTの要部断面図【図18】 この発明の第16実施例の半導体装置の要部断面図【図19】 この発明の第17実施例の半導体装置の要部断面図【図20】 この発明の第18実施例の半導体装置の要部断面図【図21】 この発明の第19実施例の半導体装置の要部断面図【図22】 この発明の第20実施例の半導体装置の要部断面図【図23】 この発明の In the manufacturing method of the 13th embodiment, in (a), (b) is a fragmentary cross-sectional views showing the process order [14] the production method of the fourteenth embodiment of the present invention, (a), (b) the step in the manufacturing method of the fifteenth embodiment of a main part sectional views [15] the invention shown in the order, (a), (c) is a fragmentary cross-sectional views showing the process order [16] the semiconductor device of the present invention connect to antiparallel, fragmentary cross-sectional view 19 of a bidirectional semiconductor device and configured diagram FIG. 17 has a main portion sectional view of a conventional IGBT 18 shows a semiconductor device of the sixteenth embodiment of the present invention principal of the 17 cross sectional view of a semiconductor device of example 20 shows cross sectional view and FIG. 21 of the semiconductor device of the eighteenth embodiment of the present invention a semiconductor device of the nineteenth embodiment of the present invention of the invention part sectional view [FIG. 22] fragmentary cross-sectional view of a semiconductor device of the twentieth embodiment of the present invention [Figure 23] of the present invention 第21実施例の半導体装置の要部断面図【図24】 この発明の第22実施例の半導体装置の要部断面図【図25】 この発明の第23実施例の半導体装置の要部断面図【図26】 この発明の第24実施例の半導体装置の要部断面図【図27】 この発明の第25実施例の半導体装置の要部断面図【図28】 この発明の第26実施例の半導体装置の要部製造工程断面図【図29】 図28に続く、この発明の第26実施例の半導体装置の要部製造工程断面図【図30】 図29に続く、この発明の第26実施例の半導体装置の要部製造工程断面図【図31】 図30に続く、この発明の第26実施例の半導体装置の要部製造工程断面図【図32】 図31に続く、この発明の第26実施例の半導体装置の要部製造工程断面図【図33】 この発明の第2 21 cross sectional view of a semiconductor device of Embodiment [24] The 22 cross sectional view of a semiconductor device of Example 25 shows fragmentary cross-sectional view of a semiconductor device of the twenty-third embodiment of the present invention of the invention [Figure 26] fragmentary cross-sectional view of a semiconductor device of the twenty fragmentary cross-sectional view of a semiconductor device of embodiment [27] 25th embodiment of the present invention [Figure 28] of the twenty-sixth invention embodiment of the present invention It followed main part manufacturing step sectional view [29] Figure 28 of the semiconductor device, followed by a main part manufacturing step sectional views FIG. 30 FIG. 29 of the semiconductor device of the 26th embodiment of the present invention, the 26 embodiment of the present invention examples following the main part manufacturing step sectional views FIG. 31 FIG. 30 of the semiconductor device, followed by a main part manufacturing step sectional views FIG. 32 FIG. 31 of the semiconductor device of the 26th embodiment of the invention, the of the invention main part manufacturing step sectional views of a semiconductor device 26 in example [33] the second of the present invention 6実施例の半導体装置の要部断面図【符号の説明】 Fragmentary cross-sectional view of a semiconductor device of the sixth embodiment [Description of symbols]
1 nベース領域 1 n base region
2 pベース領域 2 p base region
3 pコレクタ領域 3 p collector region
4 nエミッタ領域 4 n emitter region
5 ゲート酸化膜 5 gate oxide film
6、6a、6b ゲート電極 6,6a, 6b gate electrode
7 層間絶縁膜 7 interlayer insulating film
8、8a、8b エミッタ電極 8,8a, 8b emitter electrode
9、9a、9b コレクタ電極 11、11a p領域 12 酸化膜 12a 絶縁膜 13 ガードリング構造 13a フィールドプレート構造 14、14a 活性領域 16 ポジティブベベル構造 17 ネガティブベベル構造 18 ダブルポジティブベベル構造 21、22、23 pn接合 24、24a、24b 金属膜 25 斜面 9, 9a, 9b collector electrode 11, 11a p region 12 oxide film 12a insulating film 13 guard ring structure 13a field plate structure 14,14a active region 16 positive bevel structure 17 negative bevel structure 18 double positive bevel structure 21, 22, 23 pn joining 24,24a, 24b metal film 25 slope
31、46、 47、48、51 溝 41、42、43、44、45 溝側面 51 抵抗性絶縁膜 52 フィールドプレート部 61 絶縁基板 62、63 金属板 64 第1IGBT 31, 46, 47,48,51 grooves 43, 44, 45 groove flank 51 resistant insulating film 52 field plate 61 insulating substrate 62, 63 a metal plate 64 first 1IGBT
65 第2IGBT 65 The 2IGBT
70 パッケージ 70 package
32、 81、82 p領域 83、84 p層 86、87 切断線 88、89 切断面 100 n型半導体基板 32, 81 and 82 p region 83 and 84 p layer 86, 87 cutting lines 88 and 89 the cut surface 100 n-type semiconductor substrate

Claims (3)

  1. 第1導電形半導体基板の一方の主面側の表面層に、半導体基板より高濃度の第2導電形の第1領域を選択的に形成し、他方の主面側の表面層に、半導体基板より高濃度の第2導電形の第2領域を形成し、前記半導体基板の前記一方の主面側の外周部の表面にプレーナ型の耐圧構造を形成し、前記プレーナ型の耐圧構造の最外周端には第2導電型の第3領域が形成され、該第3領域の表面には内周側に向かって延びる金属膜が接するように形成された半導体装置において、前記第3領域と第2領域との間にベベル構造の溝を形成し、該ベベル構造の溝の側面に形成する第2導電形の第4領域によって前記第3領域と前記第2領域を接続することを特徴とする半導体装置。 The surface layer of the one main surface side of the first conductivity type semiconductor substrate, a first region of a second conductivity type high concentration than the semiconductor substrate is selectively formed on the surface layer of the other main surface side, the semiconductor substrate to form a higher concentration second region of the second conductivity type, said to form a pressure-resistant structure of a planar type semiconductor substrate said one main surface side outer periphery surface of the, the outermost periphery of the planar type voltage withstanding structure the end is formed a third region of the second conductivity type, the semiconductor device formed as a metal film extending toward the inner circumferential side contacts the surface of the third region, the third region and the second forming a groove in the bevel structure between the regions, the semiconductor, characterized by connecting the second region and the third region by the fourth region of the second conductivity type formed on the side surfaces of the groove of the beveled structure apparatus.
  2. 前記ベベル構造がポジティブベベル構造もしくはネガティブベベル構造であることを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the beveled structure is a positive bevel structure or negative bevel structure.
  3. 前記プレーナ型の耐圧構造が、ガードリング構造もしくはフィールドプレート構造の耐圧構造であることを特徴とする請求項1または2に記載の半導体装置。 The planar type withstand voltage structure is a semiconductor device according to claim 1 or 2, characterized in that a pressure-resistant structure of the guard ring structure or field plate structure.
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