JP4683457B2 - Nonvolatile memory, a microcomputer for data processors and ic card - Google Patents

Nonvolatile memory, a microcomputer for data processors and ic card Download PDF

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JP4683457B2 JP2004202991A JP2004202991A JP4683457B2 JP 4683457 B2 JP4683457 B2 JP 4683457B2 JP 2004202991 A JP2004202991 A JP 2004202991A JP 2004202991 A JP2004202991 A JP 2004202991A JP 4683457 B2 JP4683457 B2 JP 4683457B2
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剛 田畑
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ルネサスエレクトロニクス株式会社
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本発明は、1個のトランジスタで1個のメモリセルが構成され閾値電圧の高低によって情報保持を行う不揮発性メモリ、前記不揮発性メモリと共に中央処理装置がオンチップされたデータプロセッサに関し、例えばICカード用マイクロコンピュータに適用して有効な技術に関する。 The present invention is a non-volatile memory performing information held by the height of one transistor with one threshold voltage the memory cell is constituted, relates to a data processor for the central processing unit is on-chip with the nonvolatile memory, for example, an IC card It relates to a technique effectively applied to use micro-computer.

特許文献1には電荷蓄積層に窒化膜を用いたMONOS(メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ)構造のメモリトランジスタとMOS(メタル・オキサイド・セミコンダクタ)スイッチトランジスタとの2素子/1セル型不揮発性メモリについて記載される。 2 elements / 1-cell type of the memory transistor and the MOS (Metal Oxide Semiconductor) switch transistor MONOS (Metal Oxide Nitride Oxide Semiconductor) structure using the nitride film into the charge storage layer in Patent Document 1 described nonvolatile memory. 不揮発性メモリを低い閾値電圧にするときは、低い閾値電圧にするための電圧を印加する。 When the non-volatile memory to a low threshold voltage applies a voltage to the low threshold voltage. その逆に、高い閾値電圧にするときは高い閾値電圧にするための電圧を印加する。 On the contrary, when the high threshold voltage applies a voltage to the high threshold voltage. 低い閾値電圧にされた不揮発性メモリセルはデプレッション型とされるが、メモリセルの非選択時にはスイッチトランジスタをオフ状態にして電流を遮断するので、前記メモリトランジスタの閾値電圧が低くなり過ぎても非選択状態でビット線に不所望な電流を流すことはない。 Although non-volatile memory cells in the low threshold voltage is a depletion type, since the time of non-selection of the memory cell to cut off the current to the switching transistor in the OFF state, even if the threshold voltage too low of the memory transistor non It does not flow undesired current to the bit line in the selected state.

特許文献2には1個のトランジスタで1個のメモリセルを構成する(1素子/1セル型)不揮発性メモリの閾値電圧設定方法が記載される。 It is described one form the memory cell (1 element / 1-cell type) non-volatile threshold voltage setting method of the memory of one transistor in Patent Document 2. すなわち、不揮発性メモリセルを低い閾値電圧にするとき、低い閾値電圧にするための電圧印加の前に、高い閾値電圧にするための電圧印加を行う。 That is, when the low threshold voltage nonvolatile memory cells, before the voltage application to the low threshold voltage, a voltage is applied to the high threshold voltage. 逆に、高い閾値電圧にするときは、高い閾値電圧にするための電圧印加の前に、低い閾値電圧にするための電圧印加を行なう。 Conversely, when the high threshold voltage, prior to application of a voltage to the high threshold voltage, performs voltage application to the low threshold voltage.

特許文献3には1素子/1セル型の不揮発性メモリにおいて、消去されたビットがデプレッション型にされる場合、非選択読み出しワード線電位にその閾値電圧より低い電圧(負電圧)を印可して、過電流が流れないようにすることについて記載がある。 In the nonvolatile memory of the first element / 1-cell type in Patent Document 3, when the erased bit is the depletion type, by applying the threshold voltage lower than the voltage on the unselected read word line potential (negative voltage) , there is described that the overcurrent does not flow.

国際公開第03/012878号パンフレット International Publication No. 03/012878 pamphlet 特開平1−113997号公報 JP-1-113997 discloses 特開昭60−095795号公報 JP-A-60-095795 JP

本発明者はMONOS構造の1個のメモリトランジスタによる1素子/1セル型不揮発性メモリについて検討した。 The present inventors have studied 1 element / 1-cell type nonvolatile memory according to one of the memory transistors of the MONOS structure. 上記特許文献1記載の2素子/1セル構造の不揮発性メモリと同様に、低い閾値電圧にされたときメモリセルがデプレッション型では非選択時にも電流が流れるので、選択読み出しが不可能になる。 Similar to the non-volatile memory of 2 elements / one-cell structure described in Patent Document 1, since the memory cell when a low threshold voltage is current also flows at the time of non-selection is depletion type, becomes impossible selected read. この点については、浮遊ゲートを持つ不揮発性メモリセルにおいて高低双方の閾値電圧をどちらもエンハンス型に限定する前記特許文献2では生じ得ないことである。 This point is that the not occur in Patent Document 2 both the threshold voltages of the high and low both limit the enhancement mode in a nonvolatile memory cell having a floating gate.

本発明者は、低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルの非選択時にメモリトランジスタをオフ状態にするために、ワード線非選択レベルに負電圧を採用した。 The present inventors, in order to non-selected off-state memory transistor during the 1 element / 1-cell type of memory cells in the depletion type when the low threshold voltage, employing a negative voltage to the word line non-select level did. 特に、消去及び書き込み時間を短縮するためにベリファイ動作を行なわないこととした。 In particular, it was decided not to perform verify operation in order to shorten the erase and write times. そうすると、バイトなどの単位で複数の不揮発性メモリセルに閾値電圧を低くする電圧を印加すると、低い閾値電圧状態と高い閾値電圧状態が混在する複数個の不揮発性メモリセルのうち、当該低い閾値電圧状態の不揮発性メモリセルには低い閾値電圧にするための電圧が重ねて印加される。 Then, when a voltage is applied to lower the threshold voltage to the plurality of nonvolatile memory cell in units such bytes, among the plurality of nonvolatile memory cell having a low threshold voltage state and a high threshold voltage state are mixed, the lower the threshold voltage voltage for the low threshold voltage is applied to overlap the non-volatile memory cell state. このように、重ねて印加されると、閾値電圧が徐々に下がって行き、上記ベリファイも行なわないから最後には非選択読み出しワード電位より下がる可能性がある。 Thus, when it is applied on top, the threshold voltage is gradually lowered, the end do not take place even the verify is likely to fall from the unselected read word potential. 特許文献3にはこれを回避する方法に言及していない。 Patent Document 3 does not mention how to avoid this. 更にこのとき、デプレッション型にされる1素子/1セル型のメモリセルの閾値電圧が徐々に下がって最終的に漸次到達しようとする最低レベルよりもワード線非選択レベルを下げて対処することも可能であるが、そうすると、ワード線を非選択から選択レベルに駆動するのに比較的長い時間を要し、アクセス速度の低下を免れないことが見出された。 Moreover this time, also to address finally lowering the word line non-selection level than the lowest level to be reached gradually threshold voltage of 1 element / 1-cell type of memory cells in the depletion type gradually decreases with can be, but then, takes a relatively long time to drive the selected level from the non-selected word line, it has been found to inevitably a reduction in the access speed.

本発明の目的は、非選択の不揮発性メモリセルに不所望な電流が流れるのを防止することにある。 An object of the present invention is to prevent the the non-volatile memory cells in unselected undesired current flows.

本発明の別の目的は、低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することにある。 Another object of the present invention is to prevent the threshold voltage of the first element / 1-cell type of memory cells in the depletion type when the low threshold voltage is shifted undesirably low level.

本発明の更に別の目的は、低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルからの読み出し動作の安定化と高速化、並びに前記メモリセルに対する閾値変更処理の高速化に資することにある。 Still another object of the present invention, 1 stabilization and speed of the read operation from the device / 1-cell type memory cell, and the threshold value changing process for the memory cells in the depletion type when the low threshold voltage It lies in the fact that will contribute to speeding.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application is as follows.

〔1〕不揮発性メモリは、複数の不揮発性メモリセルと、複数のワード線とを有し、前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続される。 [1] non-volatile memory includes a plurality of nonvolatile memory cells, and a plurality of word lines, each of the plurality of word lines, to the corresponding non-volatile memory cells of the plurality of nonvolatile memory cells It is connected. 前記複数の不揮発性メモリセルのそれぞれは、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、低い閾値電圧レベルは負電圧領域とされ、高い閾値電圧レベルは正電圧領域とされる。 Each of the plurality of nonvolatile memory cells, it is possible to store the data according to the level of the threshold voltage level, a low threshold voltage level is a negative voltage region, high threshold voltage level is a positive voltage region that. 不揮発性メモリは、前記低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第1動作と、前記高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第2動作とのそれぞれの動作制御がされ、前記第1動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加し、前記第2動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加した後、不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第2電圧をワード線に印加する。 The non-volatile memory, the second to be changed first operation and that changes the nonvolatile memory cells of the lower threshold voltage level to a high threshold voltage level, the non-volatile memory cell of the high threshold voltage level to a low threshold voltage level the respective operation control of the operation in the first operation, a first voltage is applied to the word line non-volatile memory cells are connected to vary the threshold voltage level, in the second operation, the threshold voltage level after nonvolatile memory cell to be changed is applied a first voltage to a word line connected to apply a second voltage for changing the threshold voltage of the nonvolatile memory cell to a low threshold voltage level to the word line. 要するに、第1動作を書込み動作、第2動作を消去動作とすると、消去動作では予め電圧もしくは電圧印加時間の観点で軽い書込み動作を行なってから閾値電圧を下げる動作を行なう。 In short, the first operation of the write operation, when the erase operation and the second operation, an operation to lower the threshold voltage after performing a light writing operation in terms of pre-voltage or the voltage application time is erasing operation. 低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。 It is possible to prevent the threshold voltage of the first element / 1-cell type of memory cells in the depletion type when the low threshold voltage is shifted undesirably low level. したがって、非選択の不揮発性メモリセルに不所望な電流は流れない。 Thus, undesired current in the non-volatile memory cells in unselected does not flow. 読み出し動作における不揮発性メモリセルの非選択レベルを限界まで低くすることを要しない。 No need to lower the non-selection level of the nonvolatile memory cell in the read operation to the limit. したがって、低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルに対して消去・書き込み時のベリファイを行なわなくても、メモリセルからの読み出し動作の安定化と高速化、前記メモリセルに対する閾値変更処理の高速化に資することができる。 Thus, even without performing verify during erase and write to one element / one cell type of memory cells in the depletion type when the low threshold voltage, the stabilization of the read operation from the memory cell and high speed , it can contribute to speeding up the threshold value changing process for the memory cell.

上記軽い書き込みを行なうには、例えば、前記第2動作においてワード線に前記第1電圧を印加する時間を、前記第1動作においてワード線に第1電圧を印加する時間よりも短い時間とすればよい。 To do the light writing, for example, the time for applying the first voltage to the word line in the second operation, if a time shorter than the time for applying a first voltage to the word line in said first operation good. 或いは、前記第2動作においてワード線に印加する前記第1電圧を、前記第1動作においてワード線に印加する第1電圧よりも低い電圧とすればよい。 Alternatively, the first voltage applied to the word line in said second operation may be set to a voltage lower than the first voltage applied to the word line in said first operation. 軽い書き込みを行なった場合、消去状態にある不揮発性メモリセルの閾値電圧は比較的高くなるが、書き込み状態にある不揮発性メモリセルの閾値電圧はほとんど変化しない。 If you make a light writing, the threshold voltage of the nonvolatile memory cells in the erased state is relatively high, the threshold voltage of the nonvolatile memory cell in the write state is hardly changed. そのような意味で軽い書き込みである。 A light writing in such a meaning.

本発明の具体的な形態では、前記不揮発性メモリセルは、ソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間のチャネル形成領域、前記チャネル形成領域の上に形成される電荷蓄積性絶縁層、及び前記電荷蓄積性絶縁層の上に配置されたゲート電極とを有する電界効果型トランジスタである。 In a specific embodiment of the present invention, the nonvolatile memory cell, a source electrode, a drain electrode, a channel formation region between the source electrode and the drain electrode, the charge storage insulator formed on the channel forming region layer, and a field effect transistor having a arranged a gate electrode on the charge storage insulating layer.

本発明の更に具体的な形態では、共通のワード線に接続された不揮発性メモリセルはn個単位で異なるウェル領域に配置され、前記第1動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第1ウェル電圧を印加し、前記第1ウェル電圧が印加されたウェル領域に配置された不揮発性メモリセルのうち、閾値電圧レベルを変化させるべき不揮発性メモリセルのソース・ドレインには第1ソース・ドレイン電圧を印加し、閾値電圧レベルの変化を抑止すべき不揮発性メモリセルのソース・ドレインには第2ソース・ドレイン電圧を印加し、前記第2ソース・ドレイン電圧は前記第1ウェル電圧とゲート電圧に対してチャンネルを形成する電圧である。 In a further specific form, which is connected to a common word line non-volatile memory cells are arranged in a different well regions of n units, wherein in the first operation, the non-volatile memory to alter the threshold voltage level of the present invention a first well voltage is applied to the well region in which cells are arranged, of the first well voltage is disposed in the well region is applied nonvolatile memory cell, the nonvolatile memory cell to vary the threshold voltage level the source and drain by applying a first source-drain voltage, the source-drain of the nonvolatile memory cell to be suppressed a change in the threshold voltage level applied to the second source-drain voltage, said second source-drain voltage is a voltage for forming a channel to the first well voltage and the gate voltage. 上記より、ワード線とウェル領域を共有するn個の不揮発性メモリセルに対してメモリセル単位で書込みと書き込み阻止をコントロールすることができる。 The more, it is possible to control the writing and writing prevention in the memory cell unit for n nonvolatile memory cells sharing the word line and the well region.

このとき、前記第2動作では、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第2ウェル電圧を印加し、前記第2ウェル電圧が印加されたウェル領域に配置された全ての不揮発性メモリセルのうち、閾値電圧レベルを変化させるべき不揮発性メモリセル以外の不揮発性メモリセルが接続されたワード線には前記第2ウェル電圧に等しい電圧を印加する。 At this time, in the second operation, the second well voltage is applied to the well region in which the non-volatile memory cells are arranged to vary the threshold voltage level, said second well voltage is disposed in the well region is applied of all the non-volatile memory cell, the word line non-volatile memory cells other than the nonvolatile memory cells are connected to vary the threshold voltage level for applying a voltage equal to said second well voltage. これにより、ワード線とウェル領域を共有するn個の不揮発性メモリセル単位で一括消去をコントロールすることができる。 Thus, it is possible to control the collective erasure of n non-volatile memory cell units sharing the word line and the well region. 典型的な例としては前記nは8である。 A typical example wherein n is 8.

〔2〕本発明の別の観点による不揮発性メモリは、窒化膜を電荷蓄積層として有し、書き込み又は消去の何れか一方の状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有する。 [2] a non-volatile memory according to another aspect of the present invention, nonvolatile memory having a nitride film as the charge storage layer, the threshold voltage in one state of the write or erase is controlled so that the negative voltage a cell to multiple Yes. 前記不揮発性メモリセルの閾値電圧が正電圧である書き込み又は消去の何れか他方の状態から、前記書き込み又は消去の何れか一方の状態へ遷移させる場合において、状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なう。 Threshold voltage of the nonvolatile memory cell is a positive voltage from any other state of the write or erase, in a case of transition to the write or one of the state of erasure, of the non-volatile memory cell to transition state after applying a voltage to change the threshold voltage to a higher threshold voltage direction of the positive voltage, it performs control for applying a voltage to change the threshold voltage of the nonvolatile memory cell to transition the state to a negative voltage. 要するに、第1動作を書込み動作、第2動作を消去動作とすると、消去動作では予め電圧もしくは電圧印加時間の観点で軽い書込み動作を行なってから閾値電圧を下げる動作を行なう。 In short, the first operation of the write operation, when the erase operation and the second operation, an operation to lower the threshold voltage after performing a light writing operation in terms of pre-voltage or the voltage application time is erasing operation. 低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。 It is possible to prevent the threshold voltage of the first element / 1-cell type of memory cells in the depletion type when the low threshold voltage is shifted undesirably low level. したがって、非選択の不揮発性メモリセルに不所望な電流は流れない。 Thus, undesired current in the non-volatile memory cells in unselected does not flow. 読み出し動作における不揮発性メモリセルの非選択レベルを限界まで低くすることを要しない。 No need to lower the non-selection level of the nonvolatile memory cell in the read operation to the limit. したがって、低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルに対して消去・書き込み時のベリファイを行なわなくても、メモリセルからの読み出し動作の安定化と高速化、前記メモリセルに対する閾値変更処理の高速化に資することができる。 Thus, even without performing verify during erase and write to one element / one cell type of memory cells in the depletion type when the low threshold voltage, the stabilization of the read operation from the memory cell and high speed , it can contribute to speeding up the threshold value changing process for the memory cell.

上記軽い書き込みを行なうには、例えば、前記閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときに印加する電圧よりも低い電圧とする。 To do the light writing, for example, a voltage for changing the threshold voltage to a higher threshold voltage direction of the positive voltage, than the voltage applied when the transition threshold voltage of the negative voltage to the threshold voltage of the positive voltage and low voltage. 或いは、閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧の印加時間を、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときの電圧印加時間よりも短い時間とする。 Alternatively, the application time of the voltage to change the threshold voltage to a higher threshold voltage direction of a positive voltage, and shorter than the duration of voltage application when a transition of the threshold voltage of the negative voltage to the threshold voltage of the positive voltage.

〔3〕本発明の更に別の観点によるデータプロセッサは、上記不揮発性メモリと、命令を実行する中央処理装置とを単一の半導体基板に有する。 [3] Further data processor according to another aspect of the present invention has the above-described non-volatile memory, a central processing unit for executing instructions on a single semiconductor substrate. 前記不揮発性メモリは、例えば前記中央処理装置によってアクセスされるデータの格納に用いられる。 Wherein the nonvolatile memory is used to store data to be accessed for example by the central processing unit. また、前記不揮発性メモリは中央処理装置によるランダムアクセスに行って前記第1動作、前記第2動作、及び記憶データの読み出し動作が可能にされる。 Further, the nonvolatile memory is the first operation performed in the random access by the central processing unit is the second operation, and to allow the read operation of memory data.

〔4〕本発明の更に別の観点によるICカード用マイクロコンピュータは、不揮発性メモリと、中央処理装置とを単一の半導体基板に有し、前記不揮発性メモリは、第1の情報記憶状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有し、前記不揮発性メモリセルの閾値電圧が正電圧である第2の情報記憶状態から、前記第1の情報記憶状態へ遷移させる場合において、状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なう。 [4] In addition the microcomputer for an IC card according to another aspect of the present invention, a nonvolatile memory, and a central processing unit on a single semiconductor substrate, the nonvolatile memory in the first information storage status has a plurality of nonvolatile memory cell where the threshold voltage is controlled to a negative voltage, from the second information storage state threshold voltage is a positive voltage of the nonvolatile memory cell, wherein the first information storage status in case of transition, after applying a voltage to change the threshold voltage of the nonvolatile memory cell to transition the state to a higher threshold voltage direction of the positive voltage, the threshold voltage of the nonvolatile memory cell to transition the state negative voltage It performs control for applying a voltage to vary the.

上記ICカード用マイクロコンピュータは更に前記中央処理装置が実行するプログラムを格納する不揮発性のプログラムメモリを有する。 The microcomputer for the IC card further comprises a program memory of a nonvolatile storing the program to be executed by the central processing unit.

〔5〕本発明の更に別の観点による不揮発性メモリは、複数の不揮発性メモリセルと、複数のワード線とを有し、前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続される。 [5] a nonvolatile memory according to still another aspect of the present invention includes a plurality of nonvolatile memory cells and a plurality of word lines, wherein each of the plurality of word lines, the plurality of nonvolatile memory cells among is connected to a corresponding nonvolatile memory cell. 前記複数の不揮発性メモリセルのそれぞれは、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第1動作と、高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第2動作とのそれぞれの動作制御がされる。 Each of the plurality of nonvolatile memory cells, it is possible to store the data according to the level of the threshold voltage level, the first operation that changes the nonvolatile memory cell of a low threshold voltage level to a high threshold voltage level When is the respective operation control of the second operation that changes the nonvolatile memory cells of a high threshold voltage level to a low threshold voltage level. 前記第1動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加し、前記第2動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に第1電圧を印加した後、不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第2電圧をワード線に印加する。 In the first operation, a first voltage is applied to the word line non-volatile memory cells are connected to vary the threshold voltage level, it said in the second operation, the nonvolatile memory cell is connected to vary the threshold voltage level after a first voltage is applied to the word line, and applies a second voltage to vary the threshold voltage of the nonvolatile memory cell to a low threshold voltage level to the word line.

本発明の具体的な形態では、前記低い閾値電圧レベルは負電圧領域とされ、前記高い閾値電圧レベルは正電圧領域とされる。 In a specific embodiment of the present invention, the lower threshold voltage level is a negative voltage region, the higher the threshold voltage level is a positive voltage region. このとき、前記第1動作及び第2動作において変化された閾値電圧を検証するベリファイ動作の実行が不可能にされている。 In this case, the execution of the verify operation for verifying a change threshold voltages in the first and second operations is impossible. また、前記不揮発性メモリセルの記憶情報を読み出すとき前記不揮発性メモリセルの選択レベルは回路の接地レベルである。 Further, the selection level of the nonvolatile memory cell when reading out information stored in the nonvolatile memory cell is the ground level of the circuit.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application is as follows.

すなわち、非選択の不揮発性メモリセルに不所望な電流が流れるのを防止することができる。 That is, it is possible to prevent the the nonvolatile memory cells in unselected undesired current flows.

また、低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。 Further, it is possible to prevent the threshold voltage of the first element / 1-cell type of memory cells in the depletion type when the low threshold voltage is shifted undesirably low level.

また、低い閾値電圧にされたときデプレッション型にされる1素子/1セル型のメモリセルからの読み出し動作の安定化と高速化、並びに前記メモリセルに対する閾値変更処理の高速化に資することができる。 Further, it is possible to contribute to low when the threshold voltage stabilizing the reading operation from the first element / 1-cell type of memory cells in the depletion type and speed, and speed threshold change processing for said memory cells .

《マイクロコンピュータ》 "Microcomputer"
図1にはデータプロセッサの一例としてマイクロコンピュータが示される。 In Figure 1 the microcomputer is shown as an example of the data processor. 同図に示されるマイクロコンピュータ1は、特に制限されないが、所謂ICカードマイコンと称されるICカード用マイクロコンピュータである。 The microcomputer 1 shown in the drawing is not particularly limited, a microcomputer for called IC card and a so-called IC card microcomputer. 同図に示されるマイクロコンピュータ1は、単結晶シリコンなどの1個の半導体基板若しくは半導体チップにCMOSなどの半導体集積回路製造技術によって形成される。 The microcomputer 1 shown in the figure, are formed on one semiconductor substrate or semiconductor chip, such as single crystal silicon by a semiconductor integrated circuit manufacturing technique, such as CMOS.

マイクロコンピュータ1は、中央処理装置(CPU)2、ランダム・アクセス・メモリ(RAM)4、タイマ5、EEPROM(エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ)6、コプロセッサ7、クロック生成回路9、マスクROM10、システムコントロールロジック11、入出力ポート(I/Oポート)12、データバス13、及びアドレスバス14を有する。 The microcomputer 1 includes a central processing unit (CPU) 2, a random access memory (RAM) 4, a timer 5, EEPROM (Electrically Erasable and Programmable Read Only Memory) 6, a coprocessor 7, clock generating circuit 9, a mask ROM 10, system control logic 11, input and output ports (I / O port) 12, data bus 13, and an address bus 14.

前記EEPROM6はCPU2に等による演算処理で利用されるデータの格納に用いられる。 The EEPROM6 is used to store data used by the arithmetic processing by CPU2 second -. 前記マスクROMは前記CPU2が実行するプログラム(動作プログラム)の格納に利用される。 The mask ROM is used to store the program (operation program) that the CPU2 performs. 前記RAM4はCPU2のワーク領域又はデータの一時記憶領域とされ、例えばSRAM(スタティック・ランダム・アクセス・メモリ)若しくはDRAM(ダイナミック・ランダム・アクセス・メモリ)から成る。 The RAM4 is the CPU2 of the work area or temporary storage area for data, for example, a SRAM (Static Random Access Memory) or a DRAM (Dynamic Random Access Memory). 前記CPU2は、マスクROM10から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。 The CPU2 fetches instructions from the mask ROM 10, and decodes the fetched instruction, performs operand fetch and data operation based on the decoded result. コプロセッサ7はRSAや楕円曲線暗号演算における剰余乗算処理などをCPU2に代わって行うプロセッサユニットとされる。 Coprocessor 7 is a processor unit to perform on behalf of such modular multiplication process in the RSA and elliptic curve cryptography operations to CPU 2. I/Oポート12は2ビットの入出力端子I/O1,I/O2を有し、データの入出力と外部割り込み信号の入力に兼用される。 I / O port 12 has an input-output terminal I / O1, I / O2 of 2 bits, is also used to input the data input and output and the external interrupt signal. I/Oポート12はデータバス13に結合され、データバス13には前記CPU2、RAM4、タイマ5、EEPROM6、マスクROM10、及びコプロセッサ7が接続される。 I / O port 12 is coupled to the data bus 13, the CPU 2, RAM 4 to the data bus 13, a timer 5, EEPROM 6, the mask ROM 10, and coprocessor 7 is connected. マイクロコンピュータ1においてCPU2がバスマスタモジュールとされ、前記RAM4、タイマ5、EEPROM6、マスクROM10、及びコプロセッサ7に接続されるアドレスバス14にアドレス信号を出力可能にされる。 CPU2 in the microcomputer 1 is set to the bus master module, the RAM 4, the timer 5, EEPROM 6, is masked ROM 10, and to the address bus 14 connected to the coprocessor 7 can output an address signal. システムコントロールロジック11はマイクロコンピュータ1の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジックを有する。 System control logic 11 performs the control and interrupt control of the operation mode of the microcomputer 1 has a random number generation logic further utilized for the generation of encryption keys. RES/はマイクロコンピュータ1に対するリセット信号である。 RES / is reset signal to the microcomputer 1. マイクロコンピュータ1はリセット信号RES/によってリセット動作が指示されると、内部が初期化され、CPU2はマスクROM10が保有するプログラムの先頭番地から命令実行を開始する。 When microcomputer 1 reset operation is instructed by the reset signal RES /, the internal is initialized, CPU 2 starts instruction execution from the start address of the program mask ROM10's. クロック生成回路9は外部クロック信号CLKを受けて内部クロック信号CKを生成する。 The clock generation circuit 9 generates an internal clock signal CK receives the external clock signal CLK. マイクロコンピュータ1は内部クロック信号CKに同期動作される。 The microcomputer 1 is operated in synchronization with the internal clock signal CK.

特に制限されないが、前記CPU2は所謂32ビットCPUであり、32ビット単位で演算処理が可能にされ、図示はしないが、32ビットの汎用レジスタ、32ビットの算術論理演算器などを有し、前記データバス13は32ビットとされる。 Is not particularly limited, the CPU2 is a so-called 32-bit CPU, is possible processing in units of 32 bits, although not shown, a 32-bit general-purpose registers have like 32-bit arithmetic logic unit, the data bus 13 is 32 bits. したがって、CPU2の命令セットに含まれるデータ転送命令や、演算命令は、ほとんどが32ビット単位でデータを処理することができる。 Therefore, the instruction and data transfer included in the CPU2 instruction set, the operation instruction may be most to process data in 32-bit units. 尚、CPU2によるデータアクセス単位は8ビットである。 The data access unit by CPU2 is 8 bits. ここでデータアクセス単位とはCPU2が管理するアドレス空間におけるアドレスの最小単位を構成するデータ領域のビット数を意味し、データアクセス単位は8ビットとされる。 Here, the data access unit means the number of bits of the data area that constitutes the minimum unit of address in the address space of CPU2 is managed, the data access unit is set to 8 bits.

前記EEPROM6は電気的に消去動作及び書込み動作が可能にされる不揮発性メモリである。 The EEPROM6 is a nonvolatile memory that is possible electrically erase operation and write operation. ここで消去動作とは不揮発性メモリセルが保持する記憶情報を消去する一つの手法であり、例えば不揮発性メモリセルの閾値電圧を低くする処理を意味する。 Here erasing operation and is one of the techniques for erasing stored information held by the nonvolatile memory cell, it means a process of such as lower the threshold voltage of the nonvolatile memory cell. この動作によって実現されるメモリセルの閾値電圧が低い状態を消去状態と称する。 The threshold voltage of the memory cell to be implemented by this operation is referred to as an erase state low. 書き込み動作とは不揮発性メモリセルに情報を保持させるための一つの手法であり、例えば不揮発性メモリセルの閾値電圧を高くする動作を意味する。 The write operation is one technique for holding the information in the nonvolatile memory cell, for example, it means the operation of increasing the threshold voltage of the nonvolatile memory cell. この動作によって実現されるメモリセルの閾値電圧が高い状態を書き込み状態と称する。 The threshold voltage of the memory cell to be implemented by this operation is referred to as the write state high. EEPROM6は、例えば8ビット単位で消去処理が可能にされ、書込み処理と読み出しは32ビット単位で可能にされる。 EEPROM6, for example erasing process in units of 8 bits is enabled, writing process and reading is possible with 32-bit units. EEPROM6は入出力データの暗号化に利用する暗号鍵、個人を特定するために用いられるID情報などの、所定の演算処理単位のデータ等を格納する領域として用いられる。 EEPROM6 is used as an area for storing the encryption key used to encrypt the input data, such as ID information used to identify an individual, the data of the predetermined arithmetic processing unit. CPU2の演算処理で利用する暗号鍵等の書き込み処理においては必要な演算処理単位のデータ長(例えば8ビット)に合わせて記憶情報の消去を行なうことができる。 In the writing process such as an encryption key to be used in CPU2 arithmetic processing can be fit to the data length of the required processing units (e.g., 8 bits) to erase the stored information. マスクROM10はCPU2が処理するプログラム等を保有する。 Mask ROM10 is to hold the programs and the like CPU2 to process. 例えば、仮想マシン言語プログラム、暗号化プログラム、復号プログラムなどを保持する。 For example, holding the virtual machine language program, an encryption program, and decoding program.

図2にはマイクロコンピュータ1の別の例が示される。 Another example of the microcomputer 1 is shown in FIG. 同図に示されるマイクロコンピュータ1は、第1図のマイクロコンピュータと外部インタフェース手段が相違される。 The microcomputer 1 shown in the figure, a microcomputer and an external interface means of the first view is different. すなわち図2のマイクロコンピュータは図示を省略するアンテナに接続可能なアンテナ端子TML1,TML2を有する高周波部15を備える。 That microcomputer of FIG. 2 includes a high-frequency section 15 having an antenna terminal TML1, TML2 connectable to an antenna not shown. 高周波部15は前記アンテナが所定の電波(例えばマイクロ波)を横切ることによって生ずる誘導電流を動作電源として電源電圧Vccを出力し、リセット信号RES及びクロック信号CKを生成し、アンテナから非接触で情報の入出力を行なう。 RF unit 15 outputs a power supply voltage Vcc the induced current generated by the antenna crosses a predetermined radio wave (e.g., microwave) as an operating power supply, generates a reset signal RES and a clock signal CK, noncontact information from antenna carry out the input and output. I/Oポート12は外部と入出力すべき情報をRF部15とやり取りする。 I / O port 12 for exchanging information to be output to the external and the RF unit 15.

《不揮発性メモリ》 "Non-volatile memory"
図3には前記EEPROM6に採用されている不揮発性メモリセルの構造が縦断面によって例示される。 The Figure 3 structure of the nonvolatile memory cell adopted in the EEPROM6 is illustrated by the longitudinal section. 図3に例示される不揮発性メモリセル(単にメモリセルとも記す)MCは、シリコン基板上に設けたp型ウェル領域27に形成されたMONOS構造を有する。 Figure 3 (referred to simply as memory cells) illustrated the nonvolatile memory cell MC has a MONOS structure formed in the p-type well region 27 provided on the silicon substrate. 即ち、ソース線に接続するソース線接続電極(ソース電極Soc)としてのn型拡散層(n型不純物領域)20、ビット線に接続するビット線接続電極(ドレイン電極Drn)としてのn型拡散層(n型不純物領域)21、ソース電極とドレイン電極の間のチャネル形成領域22、電荷蓄積性絶縁膜(例えばシリコン窒化膜)23、電荷蓄積性絶縁膜23の上下に配置され例えば酸化シリコン膜で形成された絶縁膜24,25、及びn型ポリシリコン層などによって形成され書込み動作・消去動作時に高電圧の印加に利用されるメモリゲート電極(MG)26を有する。 I.e., n-type diffusion layer as the n-type diffusion layer (n-type impurity regions) 20, the bit line connection electrode connected to a bit line as a source line connecting electrode connected to a source line (source electrode Soc) (drain electrode Drn) (n-type impurity regions) 21, a channel formation region 22 between the source electrode and the drain electrode, a charge storage insulating film (e.g., silicon nitride film) 23 is disposed above and below the charge storage insulating film 23, for example, a silicon oxide film a memory gate electrode (MG) 26 to be used is formed by a formed insulating films 24 and 25, and the n-type polysilicon layer in a write operation or erase operation to the application of high voltage. 例えば前記絶縁膜24は膜厚1.5nm、電荷蓄積性絶縁膜23は膜厚10nm(酸化シリコン膜換算)、前記絶縁膜25は膜厚3nmとされる。 For example, the insulating film 24 has a thickness 1.5 nm, the charge storage insulating film 23 has a thickness 10 nm (silicon oxide film conversion), the insulating film 25 is a film thickness of 3 nm. 前記電荷蓄積性絶縁膜23とその表裏に配置された絶縁膜24及び絶縁膜25は併せてONO(酸化膜・窒化膜・酸化膜)構造のメモリゲート絶縁膜となる。 Wherein the charge storage insulating film 23 and the front and back surfaces disposed an insulating film 24 and the insulating film 25 together ONO (oxide-nitride-oxide) structure memory gate insulating film.

図4には前記EEPROM6のブロック図が例示される。 Block diagram of the EEPROM6 is illustrated in FIG. メモリアレイ(MARY)30は行方向に8個のウェル領域WEL0〜WELnに分割され、マトリクス配置された複数個の不揮発性メモリセルMCを有する。 It is divided into a memory array (MARY) 30 row direction into eight well region WEL0~WELn, having a matrix arranged plurality of nonvolatile memory cell MC. 図4では代表的に1行分の不揮発性メモリセルMCが示されているが実際には複数行配置されている。 The Although FIG. 4, typically non-volatile memory cells MC of one row are shown actually are multiple lines disposed. ウェル領域WEL0〜WELnは各々1本の共通ワード線に対して8個の不揮発性メモリセルMCが配置されている。 Eight nonvolatile memory cells MC with respect to the well region WEL0~WELn each one common word lines are arranged. 同一列に配置された不揮発性メモリセルMCのドレイン電極21は対応するビット線D0〜D7に、同一列に配置された不揮発性メモリセルMCのソース電極20は対応するソース線S0〜S7に接続される。 Connecting the drain electrode 21 of arranged on the same column nonvolatile memory cell MC to the corresponding bit line D0 to D7, the source electrode 20 of arranged on the same column nonvolatile memory cells MC in the corresponding source line S0~S7 It is.

ワード線WLはXアドレスデコーダ(XDEC)31のデコード出力に従ってメモリゲートドライバ回路(MGD)32が駆動する。 Word lines WL are memory gate driver circuit (MGD) 32 is driven according to the decode output of the X address decoder (XDEC) 31. ウェル領域WEL0〜WELnの電圧はウェルデコーダ(WDEC)33によって制御される。 Voltage well regions WEL0~WELn is controlled by the well decoder (WDEC) 33. 各ビット線D0〜D7及びソース線S0〜S7の電圧はセンスラッチ回路(SLAT)34によって制御される。 Voltage of each bit line D0~D7 and source line S0~S7 are controlled by sense latch circuit (SLAT) 34. センスラッチ回路34には入出力スイッチ(IOSW)回路35が接続される。 Output switches (IOSW) circuit 35 is connected to the sense latch circuit 34. 入出力スイッチ回路35はYアドレスデコーダ(YDEC)36のデコード出力に従って32ビットの共通データ線37とセンスラッチ回路34との間で書き込みデータ又は読み出しデータを32ビット単位で入出力可能にする。 Output switching circuit 35 allows input and output in 32-bit units write data or read data to and from the common data line 37 and the sense latch circuit 34 of 32 bits according to the decode output of the Y address decoder (YDEC) 36. 昇圧回路(VPG)38は書き込み動作及び消去動作のための高電圧を生成して前記ウェルデコーダ33、メモリゲートドライバ32及びセンスラッチ回路34に供給する。 Booster circuit (VPG) 38 is the well decoder 33 generates a high voltage for writing operation and erasing operation, and supplies to the memory gate driver 32 and a sense latch circuit 34.

制御回路(TCONT)40には外部端子として夫々複数個のアドレス入力端子ADR、アクセス制御端子CNT及びデータ入出力端子DATに接続される。 The control circuit (TCONT) 40 is connected as an external terminal each plurality of address input terminals ADR, to the access control terminal CNT and data input terminal DAT. アドレス入力端子ADRから入力されたアドレス信号の内、ワード線WLの選択に用いられるXアドレス信号はXアドレスデコーダ31に供給され、ビット線D0〜D7及びソース線S0〜S7の選択に用いられるYアドレス信号はウェルデコーダ33及Yアドレスデコーダ36に供給される。 Of the address signal inputted from the address input terminal ADR, Y of the X address signal used to select a word line WL is supplied to the X address decoder 31, used to select a bit line D0~D7 and source line S0~S7 address signal is supplied to the well decoder 33 及 Y address decoder 36. データ入出力端子DATから入力された書き込みデータは共通データ線37に与えられ、メモリセルからの読み出しデータは共通データ線37を介してデータ入出力端子DATから出力される。 Write data input from the data input terminal DAT is given to the common data line 37, read data from the memory cell is outputted from the data input terminal DAT via a common data line 37. EEPROM6の消去動作、書き込み動作及び読み出し動作はアクセス制御端子CNTに供給されるアクセス制御信号によって指示される。 Erase operation of the EEPROM 6, the writing operation and the reading operation is instructed by the access control signal supplied to the access control terminal CNT. Vddは外部から供給される電源電圧、Vssは回路の接地電圧である。 Vdd is the power supply voltage supplied from the outside, Vss is the ground voltage of the circuit.

制御回路40によるメモリ動作の制御態様は消去動作、書き込み動作及び読み出し動作に大別される。 Control mode of the memory operation by the control circuit 40 is roughly divided into the erase operation, the write operation and read operation. 消去動作はプレ書き込み(Pre-Write)電圧の印加、消去(Erase)電圧の印加及び消去阻止電圧の印加によって行なわれる。 Erase operation applied pre write (Pre-Write) voltage is performed by application of application and erasing blocking voltage of the erase (Erase) voltage. 書き込み動作は書き込み(Write)電圧の印加と書き込み阻止電圧の印加とによって行なわれる。 The write operation is performed by the application of applying a write blocking voltage of the write (Write) voltage. 読み出し動作は読み出し電圧の印加と読み出し非選択電圧の印加によって行なわれる。 The reading operation is performed by the application of application and the read non-selection voltage of the read voltage.

図5には不揮発性メモリセルに情報記憶を行なう場合の電圧印加形態が示される。 The Figure 5 is shown the voltage application form of when information is stored in the nonvolatile memory cell. “0”programとはメモリセルの閾値電圧を高くして論理値“0”の情報を保持すること( “0”情報保持)を意味する。 "0" program and means to hold the information of a logical value "0" by raising the threshold voltage of the memory cell ( "0" information held). “1”programとはメモリセルの閾値電圧を低くして論理値“1”の情報を保持すること( “1”情報保持)を意味する。 "1" program and means to hold the information of a logical value "1" by lowering the threshold voltage of the memory cell ( "1" information held). 不揮発性メモリセルに対する論理値“0”情報の記憶は、プレ書き込み(Pre-Write)電圧の印加、消去(Erase)電圧の印加、及び書き込み(write)電圧の印加によって行なう。 Storage logic value "0" information for the non-volatile memory cells, the application of the pre-write (Pre-Write) voltage, performed by the application of the erase (Erase) application of a voltage, and write (write) voltage. 不揮発性メモリセルに対する論理値“1”情報の記憶は、プレ書き込み(Pre-Write)電圧の印加、消去(Erase)電圧の印加、及び書き込み(write)阻止電圧の印加によって行なう。 Storing a logical value "1" information for the non-volatile memory cells, the application of the pre-write (Pre-Write) voltage, performed by the application of the erase (Erase) application of a voltage, and write (write) blocking voltage.

図6には消去動作において印加される消去電圧及び消去阻止電圧が例示される。 Erase voltage and erasing blocking voltage is applied in the erasing operation is illustrated in FIG. 消去対象ウェル領域には消去電圧として1.5Vのウェル電圧、消去非対象ウェル領域には消去阻止電圧として−8.5Vのウェル電圧、消去対象ワード線には消去電圧として−8.5Vのメモリゲート電圧、消去非対象ワード線には消去阻止電圧として1.5Vのメモリゲート電圧が供給され、全てのビット線及びソース線は1.5Vにされる。 Well voltage of the erased well region 1.5V as the erase voltage, well voltage of -8.5V as erasing blocking voltage for erasing non-target well region, the memory of -8.5V as an erase voltage to the erased word line the gate voltage, the erase asymmetric word line is supplied with the memory gate voltage of 1.5V as erasing blocking voltage, all the bit lines and source lines are to 1.5V. これにより、代表的に示されたメモリセルMC1、MC2が消去対象とさ、ウェル領域からメモリゲート電極へ向かう電界が形成され、メモリセルMC1、MC2の電荷蓄積性絶縁膜23に捕獲されている電子が酸化膜を通して電子がFNトンネルにてウェル領域に放出される。 Thus, representatively shown memory cells MC1, MC2 is Is erased, an electric field directed from the well region to the memory gate electrode is formed, and is trapped in the charge storage insulating film 23 of the memory cells MC1, MC2 electrons electrons through an oxide film is released to the well region at FN tunneling. メモリセルMC1、MC2の閾値電圧は負電圧にされ、メモリセルMC1、MC2はデプレション型になる。 The threshold voltage of the memory cell MC1, MC2 is a negative voltage, the memory cell MC1, MC2 become depletion mode. 代表的に示されたメモリセルMC3、MC4は消去非対象とさ、電子の放出に必要な電界の形成が阻止されている。 Representatively shown memory cell MC3, MC4 is Is an erase non-target, the electric field formation is prevented required for electron emission. 図より明らかなように消去はウェル単位の8ビットを最小単位として行なわれる。 Clear As is clear from FIG. Is performed 8 bits of the well units as a minimum unit. 図6の例ではメモリセルMC1は“0”情報を保持したメモリセル(“0”にしたいビット)とされ、メモリセルMC2は“1”情報を保持したいメモリセル(“1”にしたいビット)とされる。 Memory cell holding the memory cell MC1 is "0" information in the example of FIG. 6 is a ( "0" bit to be in) memory cell to hold the memory cell MC2 is "1" information (bit to be "1") It is.

図7には書き込み動作において印加される書き込み電圧及び書き込み阻止電圧が例示される。 Write voltage and the write blocking voltage is applied in the write operation is illustrated in FIG. 全てのウェル領域には書き込み電圧として−10.7Vのウェル電圧、書き込み対象ワード線には書き込み電圧として1.5Vのメモリゲート電圧、書き込み非対象ワード線には書き込み阻止電圧として−10.7Vのメモリゲート電圧が供給される。 Well voltage of -10.7V as a write voltage to all the well region, the memory gate voltage of 1.5V as a write voltage to the write target word line, as the write inhibit voltage to the write non-target word line -10.7V of memory gate voltage is supplied. そして、“0”情報を保持したいメモリセルに接続するソース線及びビット線には書き込み電圧として−10.7V、“1”情報を保持したいメモリセルに接続するソース線及びビット線には書き込み阻止電圧として1.5Vを印加する。 Then, "0" -10.7V information as a source line and a write voltage to the bit line connected to the memory cell to hold "1" to the source line and the bit line connection information memory cell to hold writing prevention applying a 1.5V as voltage. 同図に従えば、メモリセルM1が書込み選択、メモリセルM2〜M4が書込み非選択とされる。 According to the figure, the memory cell M1 is write select memory cell M2~M4 is an unselected. 書き込み選択とされるメモリセルM1にはメモリゲート電極からウェル領域へ向かう電界が形成され、メモリセルMC1のウェル領域からFNトンネルにて電荷蓄積性絶縁膜23に電子が捕獲され、その閾値電圧が正電圧とされる。 Electric field directed from the memory gate electrode to the well region is formed in the memory cell M1 which is a write select, electrons are captured from the well region of the memory cell MC1 in the charge storage insulating film 23 by FN tunneling, the threshold voltage thereof It is a positive voltage. 代表的に示されたメモリセルMC3、MC4にはそのような電界が形成されず電子の捕獲はない。 Representatively shown memory cell MC3, MC4 such an electric field is not electron capture not formed on the. 代表的に示されたメモリセルMC2には前記電界が形成されるが、そのチャネル領域が反転するので、これによってウェル領域から電荷蓄積性絶縁膜23に電子は捕獲されない。 Although the memory cell MC2, as representatively shown the electric field is formed, since the channel region is inverted, whereby the electrons in the charge storage insulating film 23 from the well region is not captured. これにより、 “0”情報を保持したいメモリセル(“0”にしたいビット)MC1の閾値電圧は高くなり、“1”情報を保持したいメモリセル(“1”にしたいビット)MC2の閾値電圧は負電圧のままにされる。 Thus, "0" threshold voltage of MC1 (bits like to "0") memory cell to hold information becomes higher, "1" threshold voltage (desired bit to "1") MC2 memory cell to hold information It is left of the negative voltage.

ここで図6と図7のメモリセルMC2に着目する。 Here attention is paid to the memory cell MC2 in Figures 6 and 7. メモリセルMC2は“1”情報を保持したいメモリセル(“1”にしたいビット)であり、書き込み最小単位の8ビットにおいて書き込み電圧の印加が阻止されるメモリセルである。 Memory cell MC2 is "1" memory cell to hold information (bit to be "1"), a memory cell application of the write voltage in the 8-bit write smallest unit is prevented. このメモリセルMC2に対しても図6に示されるように消去動作にて消去電圧が印加されている。 The erase voltage at the erase operation as shown in FIG. 6 is applied also to the memory cell MC2. したがって、書き込み最小単位の8ビットに含まれる特定のメモリセルが繰返し書き込み電圧印加の非対象にされると、当該メモリセルには連続的に消去電圧が印加され、その閾値電圧が過剰に低くなることが考えられる。 Therefore, when a particular memory cell included in 8 bits of write smallest unit is the non-target repetitive write voltage application, continuously erase voltage is applied to the memory cell, the threshold voltage is excessively lowered it is conceivable. 特に、書き込み動作及び消去動作においてベリファイを行なわないから、閾値電圧が過剰に低くなってもそれを直接検出することはできない。 In particular, since not performed verification in a write operation and erase operation, it is not possible to detect it directly even if the threshold voltage becomes excessively low. 消去状態の閾値電圧が過剰に低くならない様にするのに、EEPROM6において消去動作では消去電圧の印加に先立ってプレ書き込み電圧を印加する。 To the threshold voltage of the erased state to such not excessively low, the erasing operation in EEPROM6 applying a pre-writing voltage prior to application of the erase voltage.

プレ書き込み電圧は、例えば図7のメモリセルMC1の如く閾値電圧を高くしたいメモリセルに印加する書き込み電圧と同レベルとされる。 Pre-write voltage is a write voltage and a same level to be applied to the memory cell to be increased, for example, a threshold voltage as the memory cell MC1 of FIG. 要するに、図7のメモリセルMC1、MC2に印加されるウェル領域印加電圧(−10.7V)、メモリゲート電圧(1.5V)、ビット線及びソース線電圧(−10.7V)である。 In short, the well region applied voltage (-10.7V) applied to the memory cell MC1, MC2 7, a memory gate voltage (1.5V), the bit line and the source line voltage (-10.7V). プレ書き込み電圧の印加時間は書込み電圧の印加時間よりも短い時間とされる。 Application time of the pre-write voltage is set to a time shorter than the application time of the write voltage. 即ち、プレ書き込み電圧の印加による動作は軽い書込み動作として位置付けられる。 That is, the operation due to the application of the pre-write voltage is positioned as a light writing operation. 軽い書き込みを行なった場合、消去状態にある不揮発性メモリセルの閾値電圧は比較的高くなるが、書き込み状態にある不揮発性メモリセルの閾値電圧はほとんど変化しない。 If you make a light writing, the threshold voltage of the nonvolatile memory cells in the erased state is relatively high, the threshold voltage of the nonvolatile memory cell in the write state is hardly changed. したがって、プレ書き込み電圧を印加した後には各々のメモリセルの閾値電圧は多少のばらつきは有るが正の閾値電圧に揃えられる。 Therefore, the threshold voltage of each memory cell after applying a pre-writing voltage is there some variation but aligned with the positive threshold voltage. この後に消去電圧を印加することにより、元々消去状態に有ったメモリセルも元々書き込み状態にあったメモリセルと大凡同様のレベルだけ閾値電圧が負側に低下されるだけで済み、消去状態の不揮発性メモリセルの閾値電圧が累積的に低下する事態の発生を未然に防止することができる。 By applying an erase voltage Thereafter, originally only have the threshold voltage by the memory cell and the approximate same level that was originally written state even memory cells there was in the erased state is reduced to the negative side, the erased state can be the threshold voltage of the nonvolatile memory cell is prevented the occurrence of a situation to decrease cumulatively.

図8には前記昇圧回路38の一例が示される。 An example of the booster circuit 38 is shown in FIG. 発振回路43から出力されるクロック信号CLKiはナンドゲート44を介してチャージポンプ回路45に供給される。 Clock signal CLKi outputted from the oscillation circuit 43 is supplied to the charge pump circuit 45 via the NAND gate 44. チャージポンプ回路45は信号CLKSTPのハイレベル期間にクロック信号CLKiに同期して昇圧動作を行ない、信号CLKSTPのローレベル期間に昇圧動作を停止する。 The charge pump circuit 45 performs a boosting operation in synchronization with the high level period of the signal CLKSTP the clock signal CLKi, stops the boosting operation to a low level period of the signal CLKSTP. チャージポンプ回路45から出力される昇圧電圧Vppは抵抗分圧回路46で分圧され、比較回路47によって基準電圧Vrefと比較され、その比較結果が信号CLKSTPとしてナンドゲート44に帰還される。 Charge boosted voltage Vpp output from the pump circuit 45 is divided by a resistor divider 46, is compared with the reference voltage Vref by the comparator circuit 47, the comparison result is fed back as a signal CLKSTP to a NAND gate 44. 昇圧電圧Vppが規定よりも低ければ信号CLKSTPはハイレベル、高ければ信号CLKSTPはローレベルにされ、負帰還制御にて所定の昇圧電圧を形成する。 Boosted voltage Vpp is lower if the signal CLKSTP high level than prescribed, high if the signal CLKSTP is a low level, to form a predetermined boosted voltage at the negative feedback control. 昇圧電圧Vppのレベルは書込みと消去で相違され、そのレベルは制御信号E/Wにて抵抗分圧回路46に指示される。 Level of the boosted voltage Vpp is different from the erase and write, that level is indicated in the resistor divider 46 by the control signal E / W. 昇圧制御回路(WSM)48は制御回路40からに指示に従って基準電圧Vref、発振制御信号及び制御信号E/Wを生成する。 Boost control circuit (WSM) 48 is the reference voltage Vref according to an instruction from the control circuit 40 generates an oscillation control signal and the control signal E / W.

図9には不揮発性メモリセルに情報記憶を行なう場合の昇圧電圧波形が示される。 The Figure 9 is shown boosted voltage waveform when information is stored in the nonvolatile memory cell. 例えばプレ書き込み電圧印加期間は0.1ミリ秒(ms)、消去電圧印加期間は1ms、書き込み電圧印加期間は1msである。 For example the pre-write voltage application period 0.1 msec (ms), the erase voltage application period is 1 ms, the write voltage application period is 1 ms. 夫々の時間は制御回路40からの制御信号によって一義的に、或いはレジスタ設定値によってプログラマブルに制御される。 Each time the uniquely by a control signal from the control circuit 40, or is controlled programmably by a register setting.

図10には図9に示されるようなプレ書き込み電圧の印加を行なって不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態が例示される。 The Figure 10 is a state of the threshold voltage when subjected to information stored in the nonvolatile memory cell by performing application of the pre-write voltage as shown in FIG. 9 are illustrated. 初期状態の記憶情報に対する記憶処理形態の組み合わせは4通りとされる。 The combination of the storage processing form for storing information in the initial state is set to four kinds. 記憶情報“0”を保持する書き込み状態の初期閾値電圧を+1.5V、記憶情報“1”を保持する消去状態の初期閾値電圧を−1.0Vとする。 The initial threshold voltage of the write state for holding stored information "0" + 1.5V, the initial threshold voltage of the erased state to retain stored information "1" and -1.0 V. プレ書き込み電圧を印加すると、(A)及び(C)の書き込み状態のメモリセルはその閾値電圧に変化はなく、(B)及び(D)の消去状態のメモリセルはその閾値電圧が正の電圧+1.1Vにシフトされる。 The application of a pre-writing voltage, (A) and the memory cell in the write state of (C) is no change in the threshold voltage, (B) and (D) of the memory cell in the erased state voltage the threshold voltage is positive + it is shifted to 1.1V. プレ書き込み電圧印加時間は0.1msのように比較的短い時間だからである。 Pre write voltage application time is because it is a relatively short time as 0.1 ms. その後、消去電圧が印加されると、(A)〜(D)の夫々のメモリセルの閾値電圧は1.1Vに揃えられる。 Thereafter, when the erase voltage is applied, the threshold voltage of each of the memory cells (A) ~ (D) is aligned in 1.1V. 消去電圧印加時間は1msのように比較的長い時間だからである。 Erase voltage application time is because it is a relatively long time as 1 ms. “0”情報保持(“0”program)を行なう(A)、(B)の形態のメモリセルには書き込み電圧が印加され、その閾値電圧は+1.5Vにされる。 "0" data retention ( "0" program) performing (A), is applied write voltage to the memory cells in the form of (B), the threshold voltage is in the + 1.5V. “1”情報保持(“1”program)を行なう(C)、(D)の形態のメモリセルには書き込み阻止電圧が印加され、その閾値電圧は−1.1Vのままにされる。 "1" information storage ( "1" program) performs (C), is applied a write blocking voltage to the memory cells in the form of (D), the threshold voltage is left -1.1 V.

比較例として図11には不揮発性メモリセルに情報記憶を行なう場合にプレ書き込み電圧の印加を行なわない場合の電圧印加形態が示される。 11 as a comparative example a voltage application form of case without application of the pre-write voltage when information is stored in the nonvolatile memory cell is shown. 不揮発性メモリセルに対する論理値“0”情報保持は消去(Erase)電圧の印加、及び書き込み(write)電圧の印加によって行なう。 Logical values ​​for the non-volatile memory cells "0" information holding is performed by the application of the erase (Erase) application of a voltage, and write (write) voltage. 不揮発性メモリセルに対する論理値“1”情報保持は消去(Erase)電圧の印加及び書き込み(write)阻止電圧の印加によって行なう。 Logical values ​​for the non-volatile memory cell "1" information holding is performed by applying the application and write (write) blocking voltage of the erase (Erase) voltage. このようにして不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態が図12に例示される。 State threshold voltage when subjected to information stored in the nonvolatile memory cell this way is illustrated in Figure 12. 初期状態の記憶情報“1”を保持する消去状態の初期閾値電圧が−1.1Vのとき、プレ書き込み電圧の印加を行なわずにそのまま消去電圧の印加を行なうと、閾値電圧が初期閾値電圧よりも低い−1.4Vになる。 When the initial threshold voltage of the erased state to retain stored information "1" in the initial state is -1.1 V, performed the application of it erase voltage without application of the pre-writing voltage, the threshold voltage is higher than the initial threshold voltage also becomes low -1.4V. この後、(d)のように書き込み阻止電圧が印加されるメモリセルでは低くなり過ぎた−1.4Vに閾値電圧がそのまま残ってしまう。 Thereafter, it may remain intact threshold voltage -1.4V was too low in the memory cell in which the write inhibit voltage is applied as shown in (d).

図13には図12の(d)における“1”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向と、図10の(D)における“1”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向が対比して示される。 The transition tendency of the threshold voltage when "1" data retention is repeated in (d) of FIG. 12 in FIG. 13, the threshold at which "1" data retention is repeated in (D) in FIG. 10 transition tendency of the voltage is shown in comparison. 同図より明らかなように前者の閾値電圧が漸次低下していく。 As apparent former threshold voltage than the figure decreases gradually.

図14には読み出し動作における読み出し電圧の印加状態が例示される。 Application state of the read voltage in the read operation is illustrated in Figure 14. 全てのウェル領域は−2.0V、非選択ワード線は−2.0V、選択ワード線は0Vにされる。 All well region -2.0 V, the unselected word line is -2.0 V, the selected word line is at 0V. 図14の例ではメモリセルMC3は消去状態でありデプレッション型にされているから、0Vによるワード線選択動作でオン状態にされる。 Since in the example of FIG. 14 the memory cell MC3 is in and depletion type erased state, it is turned on by the word line selecting operation of 0V. メモリセルMC4は書き込み状態のエンハンスメント型であるからオフ状態にされる。 Memory cell MC4 is because it is enhancement type write state to the off state. 一方、非選択ワード線に接続されるメモリセルMC1、MC2は書き込み状態と消去状態の区別無く何れであってもオフ状態にされるべきである。 On the other hand, a memory cell MC1 connected to the unselected word lines, MC2 should be turned off be either without distinction the writing state and the erasing state. しかしながら、図13に示されるように連続消去回数の多いメモリセルはその閾値電圧が−2.0V以下に成る可能性が有り、そうなると、非選択ワード線にメモリゲートが接続するメモリセルからリークする電流と選択ワード線にメモリゲートが接続するメモリセルの読み出しデータに応じて流れる電流とがビット線上で衝突したりして、読み出しデータに誤りを生ずることになる。 However, continuous erase count with many memory cells the threshold voltages as shown in FIG. 13 may become less -2.0 V, Sonaruto, memory gate to the non-selected word line leaks from the memory cell connected the current flowing in accordance with the read data of the memory cell memory gate current and the selected word line is connected to collide with the bit line, thereby causing an error in the read data. 図13からも明らかなように消去電圧印加前にプレ書き込み電圧の印加を行なえば、そのような読み出しデータの誤りを生ずることもない。 By performing the application of the pre-write voltage before the erase voltage is applied as it is apparent from FIG. 13, never causing an error in such read data.

読み出しデータの誤り排除という観点よりすれば、ワード線非選択レベルを更に低くしても対処することができる。 If from the viewpoint of error elimination of read data, be further lowered word line non-selection level can be addressed. 例えば、図15には不揮発性メモリセルMCにおける閾値電圧の高電圧印加時間依存性が示される。 For example, in Figure 15 the high voltage application time dependence of the threshold voltage of the nonvolatile memory cell MC is shown. 消去電圧印加時間を長くしても閾値電圧は−2.5Vで飽和し、それ以下にはならない。 Threshold voltage by increasing the erase voltage application time is saturated with -2.5 V, it follows not. この結果に従えば、非選択ワード線電位を−2.5以下の例えば単体や電位バラツキを考慮して−3V程度に設定すれば、非選択ワード線に接続されるメモリセルには一切不所望な過電流は流れない。 According to this result, by setting the non-selected word line about -3V potential considering -2.5 following example alone and potential variations, and the memory cell connected to the unselected word lines at all undesired over-current does not flow such. しかしならが、ワード電位を非選択レベルの−3Vから選択レベルに反転駆動するのに時間がかかり、動作スピードが遅くなり、また、消費電力も大きくなるという欠点が顕在化する。 However, if it takes time to reverse driving the selection level of the word potential of the non-selection level from -3 V, the operation speed becomes slow, also disadvantage that the power consumption is also increased becomes apparent.

図9の説明では消去電圧の印加前にプレ書き込み電圧を印加して過消去状態の発生を抑制している。 In the description of FIG. 9 thereby suppressing the occurrence of over-erased by applying a pre-writing voltage before application of the erase voltage. 比較例として消去電圧印加後に弱い書き込み(ポスト書き込み)を行なって過消去を回避する方法も考えられるが、閾値電圧を−1.1Vのように僅かに上昇させるような弱い書き込みは非常に短い時間の書き込みパルスの印加になり、ポスト書き込みの場合には特に安定して短いパルスを印加しなければならず、非常に難しい。 How to avoid the over-erased by performing weak programming (post write) after the erase voltage application as a comparative example is also conceivable, but weak write a very short time as to slightly increase as -1.1V threshold voltage made of the application of the write pulse, it must be applied to the short pulse especially stable in the case of post writing, very difficult. プレ書き込みの場合も書き込みパルスの印加時間は短いが、その後に比較的長い時間による反対方向の消去電圧の印加が行なわれるから、プレ書き込みによる閾値電圧のばらつきが多少大きくなっても、不揮発性メモリセルに最終的に得られる閾値電圧には大きな影響が及ばない。 And write pulse application time in the case of the pre-write is shorter, because subsequent application of the erase voltage in the opposite direction due to the relatively long time is performed, even if the variation in the threshold voltage due to the pre-write becomes somewhat large, non-volatile memory large is not affected eventually threshold voltage obtained in the cell.

上記EEPROM6による書き込み及び消去動作ではベリファイを行なわない。 Not performed verify the writing and erasing operation by the EEPROM 6. 高電圧を印加しながらベリファイを行なっていけば閾値電圧を所要のエリアに分布させることができ、累積的な消去電圧印加によって過消去状態になることはない。 A high voltage can be distributed to the desired area of ​​the threshold voltage if we perform verification while applying, it does not become over-erased state by cumulative erase voltage application. ベリファイを採用すれば逆に消去及び書込み動作が著しく遅くなる。 Erase and write operations in the reverse be adopted verify noticeable delays. CPU2によるランダムアクセスでデータの書換えが行なわれる用途では、メモリカードなどのストレージ用途とは異なり、ランダムアクセスの高速化が要求されるからである。 In applications where rewriting of data is performed in a random access by CPU 2, unlike storage applications such as a memory card, because high-speed random access is required. 特にICカード用マイクロコンピュータ1にオンチップされるEEPROM6は、セキュリティーを要するデータの書き換えをなるべく短時間に完了したいという要求を満足させるのに優れている。 Particularly EEPROM6 to be on-chip microcomputer 1 for an IC card is excellent to satisfy the request to complete the rewriting of data requiring security as possible in a short time.

以上説明したマイクロコンピュータ1にオンチップのEEPOROM6によれば、不揮発性メモリセルは1トランジスタ/1セルで構成され、低い閾値電圧状態(消去状態)では閾値電圧が0V以下のデプレッション型とされ、低いしきい電圧にする電圧印加の前に高いしきい電圧にしたい場合(Write)の電圧印加の10分の1程度の時間でプレ書き込み電圧の印加を消去電圧印加の前に挿入する。 Above, according to the microcomputer 1 described on-chip EEPOROM6, nonvolatile memory cell is composed of one transistor / one cell, the low threshold voltage state (erase state) threshold voltage is less than the depletion type 0V, low in about one time 10 minutes voltage application when (write) to be in the high threshold voltage before the voltage application to the threshold voltage to insert the application of pre-writing voltage before the erase voltage application. そうすることにより、消去状態のメモリセルに累積的に消去電圧を印加したときその閾値電圧が過剰に低下してワード線非選択レベルでオン状態になる不都合を解消することができる。 By doing so, it is possible to eliminate a disadvantage that the threshold voltage is turned on at excessively reduced to the word line non-selecting level when applying cumulatively erase voltage to the memory cell in the erased state. 消去電圧印加に先立ちプレ書き込み電圧を印加する場合には、消去電圧印加を繰返しても閾値電圧は安定を維持する。 When applying the pre-write voltage prior to the erase voltage applied, the threshold voltage be repeated erase voltage application is maintained stable. ワード線非選択レベルを可能な限り低くしたり、ベリファイを行なったりすることに起因するランダムアクセス速度の低下を生じない。 Or as low as possible the word line non-selection level, does not cause deterioration of the random access speed due to or performing verification. プレ書き込み電圧の印加時間は、書込み動作にて高い閾値電圧を得るための書き込み電圧印加時間の大凡10分の1程度で充分であり、消去(Erase)時間の増大は例えば1割程度で済む。 Application time of the pre-write voltage is sufficient about one write voltage application time approximately 10 minutes to obtain a high threshold voltage in a write operation, the increase in erase (Erase) time requires only about 10%, for example.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the present inventors has been made by the specifically described based on the embodiments, the present invention is not limited thereto but can naturally be modified in various manners without departing from the gist thereof.

以上の説明ではメモリセルへの情報記憶方式は消去電圧印加の後に書き込み電圧を印加するという順であった。 In the above description information storage method in the memory cell it was in the order of applying the write voltage after the erase voltage application. この逆の順で、書き込み電圧の印加の後に、消去電圧を印加する場合には、“0”情報保持側の高い閾値電圧が上昇し過ぎるという問題が顕在化する。 In order Conversely, after application of the write voltage, when the erase voltage is applied, the "0" high threshold voltage of the information holding side manifest is a problem that too high. 例えば、図16に示す様に、書き込み電圧の印加を繰り返していくと、閾値電圧が上昇し過ぎた不揮発性メモリセルは、消去電圧を印加しても“1”情報保持側の低い閾値電圧が目標値まで下がらないという問題が考えられる。 For example, as shown in FIG. 16, when is repeated application of a write voltage, non-volatile memory cell where the threshold voltage is excessively increased, the low threshold voltage of the applied be "1" information holding side erase voltage a problem that does not drop to the target value is considered. 図16において書き込み電圧の印加繰り返し回数が多いほど閾値電圧が上昇する。 Threshold voltage greater the applied number of repetitions of the write voltage increases 16. 図16において左端の特性線は初期特性、その右隣りの特性線はライト電圧印加による重複書き込みを10回行なった後に消去電圧印加による消去を1回行なったときの特性線、その右隣りの特性線はライト電圧印加による重複書き込みを100回行なった後に消去電圧印加による消去を1回行なったときの特性線、その右隣りの特性線はライト電圧印加による重複書き込みを1000回行なった後に消去電圧印加による消去を1回行なったときの特性線である。 Leftmost characteristic curve in FIG. 16 is the initial characteristics, characteristic line when the right side of the characteristic curve was conducted once erasing by erase voltage application after performing 10 times a duplicate write by the write voltage application, the characteristics of the right side line characteristic line when performed once erase by the erase voltage application after performing 100 times duplicate write by the write voltage application, the right side of the characteristic line erase voltage after performing 1000 times duplicate write by the write voltage application is a characteristic line when performed once erase by application. これを解決するには、書き込み電圧の印加前に、弱い消去(プレ消去電圧印加)を入れる事が有効と考えられる。 To resolve this, before application of the write voltage, putting a weak erase (pre erase voltage application) is considered effective. 弱い消去とは電圧印加時間が通常の消去電圧印加時間より短い、或いは印加電圧が通常の消去電圧よりも低いことを意味する。 Voltage application time is weak erasure is shorter than the normal erase voltage application time, or the applied voltage means that less than a normal erase voltage.

メモリアレイはNOR型に限定されない。 Memory array is not limited to the NOR type. NAND型メモリアレイ等のEEPROMにも適用することが可能である。 In EEPROM such as a NAND-type memory array can be applied. 例えば図17に例示されるNAND型メモリアレイでは、記憶情報の読み出しを行なうときは非選択ワード線を選択レベルのハイレベル(例えば0.5V)にし、選択ワード線を非選択レベルの0Vにして、直流経路に電流が流れる又は流れない、に応じて記憶情報の論理値“1”又は“0”を判定する。 The NAND memory array illustrated example in FIG. 17, when reading out the stored information to the non-selected word line selection level of high level (e.g. 0.5V), and the selected word line in the non-selection level 0V no flow or flow current into a direct current path, determines the logical value of the storage data "1" or "0" depending on. したがって、書き込み後の閾値電圧は0Vと0.5Vの間になければならない。 Therefore, the threshold voltage after the writing must be between 0V and 0.5V. 閾値電圧が0V以下だと論理値の誤判定を生じ、閾値電圧が0.5V以上だと非選択ワード線に電流が流れず誤動作となる。 Cause erroneous determination logic value threshold voltage that it less 0V, the threshold voltage becomes erroneous operation current does not flow to the unselected word line that it more 0.5V. 消去電圧印加及び書き込み電圧印加の順で情報を行なう場合は、消去電圧印加が連続して繰り返されると、メモリセルの閾値電圧が下がり過ぎ、書き込み電圧を印加しても0V以上にならない問題が発生する事が考えられる。 When information is in the order of the erase voltage application and write voltage is applied, the erase voltage application is repeated in succession, only lowers the threshold voltage of the memory cell, a problem that even when applying a write voltage does not above 0V occurs it is conceivable to. この場合は、弱い書き込み処理を消去電圧印加の前に入れるプレ書き込み電圧の印加が有効である。 In this case, the application of the pre-write voltage to put a weak writing process prior to the erase voltage application is effective. また、書き込み電圧印加及び消去電圧印加の順で情報記憶を行なう場合は、書き込み電圧の印加が連続して繰り返されると、メモリセルの閾値電圧が上がり過ぎ、閾値電圧が非選択ワード電位より上昇して読み出しの不具合を生ずる事が考えられる。 In the case of performing forward the information storage of the write voltage application and the erase voltage application, the application of the writing voltage is continuously repeated, only increases the threshold voltage of the memory cell, the threshold voltage is higher than the unselected word potential it is conceivable that cause the problem of reading Te. この場合は、弱い消去を書き込み電圧印加の前に入れるプレ消去電圧印加方式の採用が有効である。 In this case, the adoption of the pre-erase voltage application method to put in front of the voltage application writes a weak erasure is valid.

書き込み・消去の定義は相対的であり、閾値電圧を高くする動作を消去動作、低くする動作を書込み動作というように、いままでとは逆に定義することも可能である。 Definition of the write-erase is relative, the erase operation an operation to increase the threshold voltage, so that the write operation of the operation to lower, it is also possible to define contrary to hitherto.

電荷蓄積性絶縁膜はシリコン窒化膜に限定されず、誘電体にカーボン粒子、或いはシリコンなどが分散された膜等であってもよい。 Charge storage insulating film is not limited to silicon nitride film, the carbon particles in the dielectric, or silicon may be a film or the like dispersed.

データプロセッサの一例としてマイクロコンピュータを示すブロック図である。 It is a block diagram showing a microcomputer as an example of the data processor. 非接触インタフェースを有するマイクロコンピュータの別の例を示すブロック図である。 It is a block diagram showing another example of a microcomputer having a contactless interface. EEPROMに採用されている不揮発性メモリセルの構造を例示する縦断面図である。 It is a longitudinal sectional view illustrating the structure of a nonvolatile memory cell which has been adopted in the EEPROM. EEPROMのブロック図である。 It is a block diagram of a EEPROM. 不揮発性メモリセルに情報記憶を行なう場合の電圧印加形態を示す説明図である。 It is an explanatory view showing a voltage application form of when information is stored in the nonvolatile memory cell. 消去動作において印加される消去電圧及び消去阻止電圧を例示する説明図である。 Is an explanatory diagram illustrating an erase voltage and erasing blocking voltage is applied in the erasing operation. 書き込み動作において印加される書き込み電圧及び書き込み阻止電圧を例示する説明図である。 Is an explanatory view illustrating a write voltage and write blocking voltage is applied in the write operation. 昇圧回路の一例を示すブロック図である。 Is a block diagram showing an example of the booster circuit. 不揮発性メモリセルに情報記憶を行なう場合の昇圧電圧波形を示す波形図である。 It is a waveform diagram showing a boost voltage waveforms when information is stored in the nonvolatile memory cell. 図9に示されるようなプレ書き込み電圧の印加を行なって不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態を例示する説明図である。 Perform the application of the pre-write voltage as shown in FIG. 9 is an explanatory view illustrating the state of the threshold voltage when subjected to information stored in the nonvolatile memory cell. 不揮発性メモリセルに情報記憶を行なう場合にプレ書き込み電圧の印加を行なわない場合の電圧印加形態を比較例として示す説明図である。 It is an explanatory view showing a comparative example voltage application form of case without application of the pre-write voltage when information is stored in the nonvolatile memory cell. 図11により不揮発性メモリセルに情報記憶を行なったときの閾値電圧の状態を示す説明図である。 It is an explanatory view showing a state of a threshold voltage when subjected to information stored in a nonvolatile memory cell by Figure 11. 図12の(d)における“1”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向と、図10の(D)における“1”情報保持が繰り返し行なわれたときの閾値電圧の遷移傾向を対比して示す説明図である。 The transition tendency of the threshold voltage when "1" data retention is repeated in (d) of FIG. 12, the transition tendency of the threshold voltage when "1" data retention is repeated in (D) in FIG. 10 it is an explanatory view showing a comparison. 読み出し動作における読み出し電圧の印加状態を例示する説明図である。 Is an explanatory view illustrating the state of application of the read voltage in the read operation. 不揮発性メモリセルにおける閾値電圧の高電圧印加時間依存性を示す特性図である。 It is a characteristic diagram showing a high-voltage application time dependence of the threshold voltage of the nonvolatile memory cell. 書き込み電圧印加の繰り返し回数が多いほど閾値電圧が上昇することを示す説明図である。 Threshold voltage larger the number of repetitions of write voltage application is an explanatory diagram showing that increasing. EEPROMのNAND型メモリアレイを概略的に示す回路図である。 The NAND memory array of EEPROM is a circuit diagram schematically illustrating.

符号の説明 DESCRIPTION OF SYMBOLS

1 マイクロコンピュータ 2 CPU 1 microcomputer 2 CPU
4 RAM 4 RAM
6 EEPROM(不揮発性メモリ) 6 EEPROM (non-volatile memory)
10 マスクROM(プログラムメモリ) 10 mask ROM (program memory)
MC、MC1〜MC4 メモリセル 20 ソース電極 21 ドレイン電極 22 チャネル形成領域 23 電荷蓄積性絶縁膜 24,25 絶縁膜 26 メモリゲート電極 30 メモリアレイ WEL0〜WELn ウェル領域 D0〜D7 ビット線 S0〜S7 ソース線 31 Xアドレスデコーダ 32 メモリゲートドライバ回路 33 ウェルデコーダ 34 センスラッチ回路 36 Yアドレスデコーダ 38 昇圧回路 MC, MC1 to MC4 memory cell 20 source electrode 21 drain electrode 22 channel forming region 23 the charge storage insulating film 24, 25 insulating film 26 memory gate electrode 30 memory array WEL0~WELn well region D0~D7 bit line S0~S7 source line 31 X-address decoder 32 memory gate driver circuit 33 wells decoder 34 sense latch circuit 36 ​​Y address decoder 38 booster circuit

Claims (14)

  1. 複数の不揮発性メモリセルと、複数のワード線とを有し、 Includes a plurality of nonvolatile memory cells and a plurality of word lines,
    前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続され、 Wherein each of the plurality of word lines are connected to a corresponding nonvolatile memory cell of the plurality of nonvolatile memory cells,
    前記複数の不揮発性メモリセルのそれぞれは、ソース電極及びドレイン電極となる2つの拡散層領域と、該拡散層領域に挟まれたチャネル領域上部に電荷蓄積層とゲート電極とを有するトランジスタであり、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、低い閾値電圧レベルは負電圧領域とされ、高い閾値電圧レベルは正電圧領域とされ、 Wherein each of the nonvolatile memory cell is a transistor having two diffusion regions serving as a source electrode and a drain electrode, and a charge storage layer and the gate electrode to the channel region top sandwiched the diffusion layer region, it is possible to store the data according to the level of the threshold voltage level, a low threshold voltage level is a negative voltage region, high threshold voltage level is a positive voltage region,
    前記不揮発性メモリセルに格納されたデータの読出し動作において、読出し対象となる不揮発性メモリセルが形成されるウェル領域に負電圧が印加され、ゲート電極には0Vが印加され、読出し非対象となる不揮発性メモリセルのゲート電極には前記ウェル領域に印加される電圧と同じ電圧が印加され、 In the read operation of data stored in the nonvolatile memory cell, a negative voltage is applied to the well region in which the nonvolatile memory cell to be read is formed, 0V is applied to the gate electrode, the read non-target the gate electrode of the nonvolatile memory cells same voltage as the voltage applied to the well region is applied,
    前記低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第1動作と、前記高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第2動作とのそれぞれの動作制御がされ、 First operation and that changes the nonvolatile memory cells of the lower threshold voltage level to a high threshold voltage level, the each of the second operation that changes the nonvolatile memory cell of the high threshold voltage level to a low threshold voltage level the operation control,
    前記第1動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが形成されたウェル領域にウェル書込み電圧を印加し、当該不揮発性メモリセルが接続されたワード線に第1電圧を印加し、 In the first operation, a well write voltage is applied to the well region nonvolatile memory cell to vary the threshold voltage level is formed, a first voltage is applied to the word line to which the nonvolatile memory cells are connected,
    前記第2動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に、前記不揮発性メモリセルの閾値電圧が前記読出し非対象となる不揮発性メモリセルのゲート電極に印加する電圧よりも低くならないようにするために前記第1動作において前記ワード線に前記第1電圧を印加する時間よりも短い時間、前記第1電圧を印加した後、当該不揮発性メモリセルが形成されたウェル領域にウェル消去電圧を印加して不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第2電圧をワード線に印加し、 In the second operation, the word line non-volatile memory cells are connected to vary the threshold voltage level, the threshold voltage of the nonvolatile memory cell is applied to the gate electrode of the nonvolatile memory cell to be the read non-target shorter than the time for applying the first voltage to the word line in said first operation in order to not lower than the voltage, after the application of the first voltage, the non-volatile memory cells are formed applying a second voltage for applying a well erase voltage to the well region to change the threshold voltage of the nonvolatile memory cell to a low threshold voltage level to the word line,
    前記ウェル書込み電圧は負電圧であり、前記ウェル消去電圧は正電圧とする不揮発性メモリ。 The well write voltage is a negative voltage, a nonvolatile memory the well erase voltage to a positive voltage.
  2. 前記不揮発性メモリセルは、ソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間のチャネル形成領域、前記チャネル形成領域の上に形成される電荷蓄積性絶縁層、及び前記電荷蓄積性絶縁層の上に配置されたゲート電極とを有する電界効果型トランジスタである請求項1記載の不揮発性メモリ。 Wherein the nonvolatile memory cell, a source electrode, a drain electrode, a channel formation region between the source electrode and the drain electrode, the charge storage insulator layer formed over said channel forming region, and the charge storage insulating layer nonvolatile memory according to claim 1, wherein a field effect transistor having a arranged a gate electrode on.
  3. 共通のワード線に接続された不揮発性メモリセルはn個単位で異なるウェル領域に配置され、 Connected nonvolatile memory cells to a common word line are disposed in different well regions of n units,
    前記第1動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第1ウェル電圧を印加し、 In the first operation, the first well voltage is applied to the well region nonvolatile memory cells are arranged to vary the threshold voltage level,
    前記第1ウェル電圧が印加されたウェル領域に配置された不揮発性メモリセルのうち、不揮発性メモリセルへ格納すべきデータに応じて閾値電圧レベルを変化させるべき不揮発性メモリセルのソース・ドレインには第1ソース・ドレイン電圧を印加し、不揮発性メモリセルへ格納すべきデータに応じて閾値電圧レベルの変化を抑止すべき不揮発性メモリセルのソース・ドレインには第2ソース・ドレイン電圧を印加し、前記第2ソース・ドレイン電圧は前記第1ウェル電圧とゲート電圧に対してチャンネルを形成する電圧である請求項2記載の不揮発性メモリ。 One of the first well voltage is disposed in the well region is applied nonvolatile memory cell, the source and drain of the nonvolatile memory cell to vary the threshold voltage level in accordance with data to be stored in the nonvolatile memory cell It applies a first source-drain voltage, the source-drain of the nonvolatile memory cell to be suppressed a change in the threshold voltage level in accordance with data to be stored in the nonvolatile memory cell is applied to the second source-drain voltage and, said second source-drain voltage nonvolatile memory according to claim 2, wherein a voltage to form a channel to the first well voltage and the gate voltage.
  4. 前記第2動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが配置されたウェル領域に第2ウェル電圧を印加し、 In the second operation, the second well voltage is applied to the well region nonvolatile memory cells are arranged to vary the threshold voltage level,
    前記第2ウェル電圧が印加されたウェル領域に配置された全ての不揮発性メモリセルのうち、閾値電圧レベルを変化させるべき不揮発性メモリセル以外の不揮発性メモリセルが接続されたワード線には前記第2ウェル電圧に等しい電圧を印加する請求項3記載の不揮発性メモリ。 Of all the non-volatile memory cells, wherein the second well voltage is disposed in the well region is applied, said word line non-volatile memory cells other than the nonvolatile memory cell to vary the threshold voltage level is connected nonvolatile memory according to claim 3, wherein for applying a voltage equal to the second well voltage.
  5. 前記nは8である請求項4記載の不揮発性メモリ。 Nonvolatile memory of the n the claims 4, wherein eight.
  6. ソース電極及びドレイン電極となる2つの拡散層領域と、該拡散層領域に挟まれたチャネル領域上部に窒化膜を電荷蓄積層として有するとともにゲート電極を有し、書き込み又は消去の何れか一方の状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有する不揮発性メモリにおいて、 Two diffusion layer regions serving as a source electrode and a drain electrode, a gate electrode and having a channel region upper nitride film sandwiched between the said diffusion layer region as the charge storage layer, one of the state of the write or erase in the nonvolatile memory having a plurality of nonvolatile memory cell where the threshold voltage is controlled such that the negative voltage at,
    前記不揮発性メモリセルに格納されたデータの読出し動作において、読み出し対象となる不揮発性メモリセルが形成されるウェル領域に負電圧が印加され、ゲート電極には0Vが印加され、読出し非対象となる不揮発性メモリセルのゲート電極には前記ウェル領域に印加される電圧と同じ電圧が印加され、 In the read operation of data stored in the nonvolatile memory cell, a negative voltage is applied to the well region in which the nonvolatile memory cell to be read is formed, 0V is applied to the gate electrode, the read non-target the gate electrode of the nonvolatile memory cells same voltage as the voltage applied to the well region is applied,
    前記不揮発性メモリセルの閾値電圧が正電圧である書き込み又は消去の何れか他方の状態から、前記書き込み又は消去の何れか一方の状態へ遷移させる場合において、状態遷移後の前記不揮発性メモリセルの閾値電圧が前記読出し非対象となる不揮発性メモリセルのゲート電極に印加する電圧よりも低くならないようにするために状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なう不揮発性メモリ。 Wherein the other one of the state of the threshold voltage of the nonvolatile memory cell is a write or erase a positive voltage, in the case of transition to the write or one of the state of erasure, the nonvolatile memory cell after the state transition higher threshold voltage direction of the threshold voltage of the nonvolatile memory cell threshold voltage shifts to a state in order to not lower than the voltage applied to the gate electrode of the nonvolatile memory cell to be the read non-target positive voltage after applying a voltage that changes in non-volatile memory for controlling the application of a voltage to change the threshold voltage of the nonvolatile memory cell to transition the state to a negative voltage.
  7. 閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧は、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときに印加する電圧よりも低い電圧である請求項6記載の不揮発性メモリ。 Voltage to change the threshold voltage to a higher threshold voltage direction of the positive voltage, nonvolatile claim 6, wherein a voltage lower than the voltage applied when the transition threshold voltage of the negative voltage to the threshold voltage of the positive voltage memory.
  8. 閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧の印加時間は、負電圧の閾値電圧を正電圧の閾値電圧に遷移されるときの電圧印加時間よりも短い時間である請求項6記載の不揮発性メモリ。 Application time of the voltage to change the threshold voltage to a higher threshold voltage direction of the positive voltage, according to claim 6, wherein a time shorter than the duration of voltage application when a transition of the threshold voltage of the negative voltage to the threshold voltage of the positive voltage non-volatile memory of.
  9. 請求項1又は6記載の不揮発性メモリと、命令を実行する中央処理装置とを単一の半導体基板に有するデータプロセッサ。 A non-volatile memory according to claim 1 or 6 wherein, the data processor having a central processing unit for executing instructions on a single semiconductor substrate.
  10. 前記不揮発性メモリは中央処理装置によるランダムアクセスによって前記第1動作、前記第2動作、及び記憶データの読み出し動作が可能にされる請求項9記載のデータプロセッサ。 The nonvolatile memory the first operation by random access by the central processing unit, the second operation, and the data processor of claim 9, wherein the read operation of the stored data is possible.
  11. 不揮発性メモリと、中央処理装置とを単一の半導体基板に有し、 A non-volatile memory, and a central processing unit on a single semiconductor substrate,
    前記不揮発性メモリは、ソース電極及びドレイン電極となる2つの拡散層領域と、該拡散層領域に挟まれたチャネル領域上部に電荷蓄積層とゲート電極とを有するトランジスタであり、第1の情報記憶状態における閾値電圧が負電圧となるように制御される不揮発性メモリセルを複数有し、 Wherein the nonvolatile memory is a transistor having two diffusion layer regions serving as a source electrode and a drain electrode, and a charge storage layer and the gate electrode to the channel region top sandwiched the diffusion layer regions, the first information storage has a plurality of nonvolatile memory cell where the threshold voltage in the state is controlled so that the negative voltage,
    前記不揮発性メモリセルに格納されたデータの読出し動作において、読み出し対象となる不揮発性メモリセルが形成されるウェル領域に負電圧が印加され、ゲート電極には0Vが印加され、読出し非対象となる不揮発性メモリセルのゲート電極には前記ウェル領域に印加される電圧と同じ電圧が印加され、 In the read operation of data stored in the nonvolatile memory cell, a negative voltage is applied to the well region in which the nonvolatile memory cell to be read is formed, 0V is applied to the gate electrode, the read non-target the gate electrode of the nonvolatile memory cells same voltage as the voltage applied to the well region is applied,
    前記不揮発性メモリセルの閾値電圧が正電圧である第2の情報記憶状態から、前記第1の情報記憶状態へ遷移させる場合において、状態遷移後の前記不揮発性メモリセルの閾値電圧が前記読出し非対象となる不揮発性メモリセルのゲート電極に印加する電圧よりも低くならないようにするために状態を遷移させる当該不揮発性メモリセルの閾値電圧を正電圧のより高い閾値電圧方向に変化させる電圧を印加した後、状態を遷移させる当該不揮発性メモリセルの閾値電圧を負電圧に変化させる電圧を印加する制御を行なうICカード用マイクロコンピュータ。 Wherein the second information storage state threshold voltage of the nonvolatile memory cell is positive voltage, the first in the case of transition to the information storage state, the threshold voltage of the nonvolatile memory cell after the state transition is the read non applying a voltage to change the threshold voltage of the nonvolatile memory cell to transition the state in order to not lower than the voltage applied to the gate electrode of the nonvolatile memory cell of interest in higher threshold voltage direction of the positive voltage after, the microcomputer for an IC card to perform control for applying a voltage to change the threshold voltage of the nonvolatile memory cell to transition the state to a negative voltage.
  12. 前記中央処理装置が実行するプログラムを格納する不揮発性のプログラムメモリを更に有する請求項11記載のICカード用マイクロコンピュータ。 Further comprising Claim 11 microcomputer for an IC card according to program non-volatile memory for storing a program executed by the central processing unit.
  13. 複数の不揮発性メモリセルと、複数のワード線とを有し、 Includes a plurality of nonvolatile memory cells and a plurality of word lines,
    前記複数のワード線の夫々は、前記複数の不揮発性メモリセルのうち対応する不揮発性メモリセルに接続され、 Wherein each of the plurality of word lines are connected to a corresponding nonvolatile memory cell of the plurality of nonvolatile memory cells,
    前記複数の不揮発性メモリセルのそれぞれは、ソース電極及びドレイン電極となる2つの拡散層領域と、該拡散層領域に挟まれたチャネル領域上部に電荷蓄積層とゲート電極とを有するトランジスタであって、閾値電圧レベルの高低に応じてデータを記憶することが可能であり、 Wherein each of the nonvolatile memory cell, a transistor having two diffusion layer regions serving as a source electrode and a drain electrode, and a charge storage layer and the gate electrode to the channel region top sandwiched the diffusion layer region , it is possible to store the data according to the level of the threshold voltage level,
    前記不揮発性メモリセルに格納されたデータの読出し動作において、読み出し対象となる不揮発性メモリセルが形成されるウェル領域に負電圧が印加され、ゲート電極には0Vが印加され、読出し非対象となる不揮発性メモリセルのゲート電極には前記ウェル領域に印加される電圧と同じ電圧が印加され、 In the read operation of data stored in the nonvolatile memory cell, a negative voltage is applied to the well region in which the nonvolatile memory cell to be read is formed, 0V is applied to the gate electrode, the read non-target the gate electrode of the nonvolatile memory cells same voltage as the voltage applied to the well region is applied,
    低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第1動作と、高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第2動作とのそれぞれの動作制御がされ、 Each of the operation control of the second operation and to be changed first operation and that changes the nonvolatile memory cell of a low threshold voltage level to a high threshold voltage level, the non-volatile memory cells of a high threshold voltage level to a low threshold voltage level It has been,
    前記第1動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが形成されたウェル領域にウェル書込み電圧を印加し、当該不揮発性メモリセルが接続されたワード線に第1電圧を印加し、 In the first operation, a well write voltage is applied to the well region nonvolatile memory cell to vary the threshold voltage level is formed, a first voltage is applied to the word line to which the nonvolatile memory cells are connected,
    前記第2動作において、閾値電圧レベルを変化させるべき不揮発性メモリセルが接続されたワード線に、前記不揮発性メモリセルの閾値電圧が前記読み出し非対象となる不揮発性メモリセルのゲート電極に印加する電圧よりも低くならないようにするために前記第1動作において前記ワード線に前記第1電圧を印加する時間よりも短い時間、前記第1電圧を印加した後、前記不揮発性メモリセルが形成されたウェル領域にウェル消去電圧を印加して不揮発性メモリセルの閾値電圧を低い閾値電圧レベルに変化させるための第2電圧をワード線に印加し、 In the second operation, the word line non-volatile memory cells are connected to vary the threshold voltage level, the threshold voltage of the nonvolatile memory cell is applied to the gate electrode of the nonvolatile memory cell to be the read non-target shorter than the time for applying the first voltage to the word line in said first operation in order to not lower than the voltage, after the application of the first voltage, the nonvolatile memory cells are formed applying a second voltage for applying a well erase voltage to the well region to change the threshold voltage of the nonvolatile memory cell to a low threshold voltage level to the word line,
    前記ウェル書込み電圧は負電圧であり、前記ウェル消去電圧は正電圧とする不揮発性メモリ。 The well write voltage is a negative voltage, a nonvolatile memory the well erase voltage to a positive voltage.
  14. 前記第1動作及び第2動作において変化された閾値電圧を検証するベリファイ動作の実行が不可能にされている請求項13記載の不揮発性メモリ。 The first operation and the nonvolatile memory according to claim 13, wherein the execution of the verify operation is impossible to verify the change threshold voltage in the second operation.
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