JP4682295B2

JP4682295B2 - Liquid crystal display

Info

Publication number: JP4682295B2
Application number: JP2004033662A
Authority: JP
Inventors: 学古立
Original assignee: Chimei Innolux Corp
Current assignee: Innolux Corp
Priority date: 2004-02-10
Filing date: 2004-02-10
Publication date: 2011-05-11
Anticipated expiration: 2024-02-10
Also published as: JP2005228805A; TW200527099A; TWI342460B

Description

本発明は、印加電圧に応じたチャネルが形成され、該チャネル内における電流通過領域を通じて電流が流れる薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置に関するものである。 The present invention relates to a thin film transistor in which a channel corresponding to an applied voltage is formed and a current flows through a current passage region in the channel, and a liquid crystal display device using the thin film transistor.

ＣＲＴディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入と共に飛躍的な進歩を遂げようとしている。すなわち、液晶表示装置は微細加工を施すことによりＣＲＴディスプレイに比べて高精細化が比較的容易である。 The high resolution of displays, which has been slow in progress in CRT displays, is about to make dramatic progress with the introduction of new technologies such as liquid crystal. That is, the liquid crystal display device is relatively easy to achieve higher definition than the CRT display by performing fine processing.

液晶表示装置として、スイッチング素子としてのＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を用いたアクティブマトリックス方式の液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたＴＦＴアレイ基板と、その基板と所定の間隔を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタによって制御して、液晶の電気光学的効果を利用して表示を可能としている。薄膜トランジスタのオン・オフは、走査線と信号線とによって与えられる電位によって制御され、かかる走査線および信号線は、それぞれ駆動回路に接続されている。 As a liquid crystal display device, an active matrix type liquid crystal display device using a TFT (Thin Film Transistor) as a switching element is known. This active matrix type liquid crystal display device has a TFT array substrate in which scanning lines and signal lines are arranged in a matrix and thin film transistors are arranged at intersections thereof, and is arranged at a predetermined interval from the substrate. A liquid crystal material is sealed between a counter substrate and a voltage applied to the liquid crystal material is controlled by a thin film transistor to enable display using an electro-optic effect of the liquid crystal. On / off of the thin film transistor is controlled by a potential applied by the scanning line and the signal line, and the scanning line and the signal line are respectively connected to a driving circuit.

液晶表示装置の近年の高精細化の傾向に鑑みて、画素の増大に伴って信号線及び走査線の本数が増大し、駆動ＩＣの数も増大する傾向がある。かかる傾向は製造コストの上昇と共に歩留まりの悪化を招くため、異なる複数の列に属する画素電極群に対して１本の信号線によって時分割で電位を与えることで信号線の本数及び信号線に接続する駆動ＩＣの数を低減する構造（以下において、「多重画素構造」と称する）が提案されている（例えば、特許文献１参照。）。 In view of the recent trend toward higher definition of liquid crystal display devices, the number of signal lines and scanning lines increases as the number of pixels increases, and the number of drive ICs also tends to increase. Since this tendency causes an increase in manufacturing cost and a deterioration in yield, the number of signal lines and the number of signal lines are connected by applying a potential in a time-sharing manner to a group of pixel electrodes belonging to different columns by one signal line. A structure for reducing the number of driving ICs (hereinafter referred to as “multi-pixel structure”) has been proposed (see, for example, Patent Document 1).

図１０は、多重画素構造を有する液晶表示装置に備わるＴＦＴアレイ基板の構造の一例について示す等価回路図である。図１０に示すように、例えば画素電極Ａ１は、第１の薄膜トランジスタＭ１及び第２の薄膜トランジスタＭ２を介して走査線Ｇｎ＋１及び走査線Ｇｎ＋２に接続され、信号線Ｄｍから表示信号を供給される。また、画素電極Ｂ１は、第３の薄膜トランジスタＭ３を介して走査線Ｇｎ＋１に接続され、同じく信号線Ｄｍから表示信号を供給される。他の画素電極も同様の回路構造と接続されることで、例えば同一の信号線Ｄｍから順次画素電極Ａ１、Ｂ１、Ｃ１、Ｄ１と表示信号が供給され、画像を表示する。かかる構造を採用することで、図１０でも示すように信号線の本数を低減し、ひいては信号線に接続する駆動ＩＣの数を低減することが可能となるため、製造コストを低減できる等の利点を有する。 FIG. 10 is an equivalent circuit diagram showing an example of the structure of a TFT array substrate provided in a liquid crystal display device having a multiple pixel structure. As shown in FIG. 10, for example, the pixel electrode A1 is connected to the scanning line Gn + 1 and the scanning line Gn + 2 via the first thin film transistor M1 and the second thin film transistor M2, and a display signal is supplied from the signal line Dm. The pixel electrode B1 is connected to the scanning line Gn + 1 via the third thin film transistor M3, and is similarly supplied with a display signal from the signal line Dm. The other pixel electrodes are also connected to the same circuit structure, so that, for example, pixel electrodes A1, B1, C1, and D1 and display signals are sequentially supplied from the same signal line Dm to display an image. By adopting such a structure, the number of signal lines can be reduced as shown in FIG. 10, and the number of driving ICs connected to the signal lines can be reduced, so that the manufacturing cost can be reduced. Have

なお、図１０に示す配線構造以外でも、特開平６−１４８６８０号公報、特開平１１−２８３７号公報、特開平５−２６５０４５号公報、特開平５−１８８３９５号公報、特開平５−３０３１１４号公報等において多重画素構造を用いた液晶表示装置について開示がなされている。 In addition to the wiring structure shown in FIG. 10, JP-A-6-148680, JP-A-11-2837, JP-A-5-265045, JP-A-5-188395, and JP-A-5-303114. Have disclosed a liquid crystal display device using a multi-pixel structure.

特開２００２−１９６３５７号公報JP 2002-196357 A

しかしながら、一般に薄膜トランジスタは、層間絶縁層の欠陥等に起因して各電極間が短絡するおそれがあり、特に上記の多重画素構造を用いた液晶表示装置では、薄膜トランジスタを形成する電極のうち、特定の電極間が短絡した場合に大きな問題となる。以下、かかる問題について詳細に説明する。 However, in general, in a thin film transistor, there is a risk of short-circuiting between electrodes due to a defect in an interlayer insulating layer or the like. Particularly in a liquid crystal display device using the above-described multiple pixel structure, among the electrodes forming a thin film transistor, a specific It becomes a big problem when the electrodes are short-circuited. Hereinafter, this problem will be described in detail.

図１０にも示したように、多重画素構造を用いた液晶表示装置に備わる第２の薄膜トランジスタＭ２は、ソース電極が走査線Ｇｎ＋２と電気的に接続され、ゲート電極が走査線Ｇｎ＋１と電気的に接続された構成を有する。従って、第２の薄膜トランジスタＭ２のゲート・ソース間が短絡した場合には、本来独立して電位供給を行う必要のある複数の走査線間が短絡することとなり、画像表示機能に重大な支障が生じることとなる。このため、行列状に配列される画素電極に対応して多数形成される第２の薄膜トランジスタＭ２のうち、一つでもゲート・ソース間に短絡を生じた画像表示装置を製品として出荷することは妥当ではない。この結果、従来の多重画素構造を用いた液晶表示装置は、第２の薄膜トランジスタＭ２に相当する構成要素を持たない一般的な液晶表示装置と比較して、信号線の本数が低減されている割には製造歩留まりが向上しないという課題を有することとなる。 As shown also in FIG. 10, in the second thin film transistor M2 provided in the liquid crystal display device using a multiple pixel structure, the source electrode is electrically connected to the scanning line Gn + 2, and the gate electrode is electrically connected to the scanning line Gn + 1. It has a connected configuration. Therefore, when the gate and the source of the second thin film transistor M2 are short-circuited, a plurality of scanning lines that originally need to be independently supplied are short-circuited, resulting in a serious hindrance to the image display function. It will be. For this reason, it is reasonable to ship an image display device in which at least one of the second thin film transistors M2 formed corresponding to the pixel electrodes arranged in a matrix form a short circuit between the gate and the source as a product. is not. As a result, the liquid crystal display device using the conventional multi-pixel structure has a reduced number of signal lines compared to a general liquid crystal display device that does not have components corresponding to the second thin film transistor M2. Has a problem that the manufacturing yield is not improved.

一方で、第２の薄膜トランジスタＭ２について、第１の薄膜トランジスタＭ１のゲート電極と電気的に接続されているドレイン電極と、ゲート電極との間に生じうる短絡は、ゲート・ソース間の短絡と比較して深刻度は低い。すなわち、理想的にはゲート・ドレイン間の短絡が発生しないことが好ましいのはもちろんであるが、万一短絡が生じたとしても、その場合には対応する表示画素の表示特性が劣化するのみであり、多数存在する他の画素の表示特性に悪影響を与えることは無い。このため、仮にゲート・ドレイン間に短絡が生じるのが、多数存在する第２の薄膜トランジスタＭ２のごく一部の場合には、生じる問題は視認がきわめて困難な程度の軽微なものであり、一般的には製品として出荷することに問題になることはない。 On the other hand, in the second thin film transistor M2, a short circuit that may occur between the gate electrode and the drain electrode that is electrically connected to the gate electrode of the first thin film transistor M1 is compared with the short circuit between the gate and the source. The severity is low. In other words, ideally, it is preferable that a short circuit between the gate and the drain does not occur, but even if a short circuit occurs, the display characteristic of the corresponding display pixel only deteriorates in that case. There are no adverse effects on the display characteristics of other pixels. For this reason, if a short circuit occurs between the gate and the drain in a small part of the second thin film transistor M2 that exists in large numbers, the problem that occurs is a minor problem that is extremely difficult to visually recognize. There is no problem in shipping as a product.

このように、薄膜トランジスタ等の半導体素子は、電極間に生じる短絡の重要度に差が生じる場合がしばしば存在し、液晶表示装置に用いる場合以外であっても、あらかじめ短絡防止の重要度の高い特定電極間において、電気的短絡の発生確率を低減した薄膜トランジスタが必要である。 As described above, semiconductor elements such as thin film transistors often have a difference in the importance of a short circuit that occurs between electrodes. There is a need for a thin film transistor with a reduced probability of electrical shorting between the electrodes.

また、電気的短絡の発生確率を低減する構造とした場合であっても、薄膜トランジスタの電気特性を低下させることは好ましくない。例えば、層間絶縁膜（ゲート絶縁層等）の膜厚を高めることによって短絡発生確率を低減することは可能であるが、かかる構造を採用することは、チャネルを通過できる電流量が減少するという問題が新たに生じるため、妥当ではない。 In addition, even if the structure that reduces the probability of occurrence of an electrical short circuit is used, it is not preferable to reduce the electrical characteristics of the thin film transistor. For example, it is possible to reduce the probability of occurrence of a short circuit by increasing the film thickness of an interlayer insulating film (such as a gate insulating layer), but adopting such a structure reduces the amount of current that can pass through the channel. Is not appropriate because of the new occurrence.

本発明は、上記に鑑みてなされたものであって、電気特性の低下を抑制しつつ特定電極間の短絡発生を抑制した薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置を実現することを目的とする。 The present invention has been made in view of the above, and an object thereof is to realize a thin film transistor and a liquid crystal display device using the thin film transistor in which occurrence of a short circuit between specific electrodes is suppressed while deterioration of electric characteristics is suppressed.

上述した課題を解決し、目的を達成するために、請求項１にかかる液晶表示装置は、液晶材料の電気光学的効果を利用して画像表示を行う液晶表示装置であって、表示階調に応じた表示信号を伝送する信号線と、前記信号線を介して前記表示信号を供給される第１画素電極および第２画素電極と、ソース電極、ドレイン電極、およびゲート電極を有するトランジスタによって形成され、前記ソース電極および前記ドレイン電極の一方および他方にそれぞれ前記第１画素電極と前記信号線との間の導通状態を制御する第１スイッチング素子と、チャネル内に形成される電流通過領域との接触側端部が第１長を有する第１電極と、前記第１スイッチング素子の前記ゲート電極と電気的に接続されると共に前記電流通過領域との接触側端部が前記第１長よりも大きい第２長を有する第２電極と、チャネル形成時に所定電圧が印加される第３電極と、前記第１電極および前記第２電極と、前記第３電極との間に配置され、前記第３電極が所定電圧を印加された際にチャネルを形成するチャネル形成領域とを有し、前記電流通過領域は、前記第１電極の前記接触側端部の、前記第１長の部分および前記第２電極の前記接触端部の、前記第２長の部分を上底および下底とする台形であり、前記第１スイッチング素子の駆動状態を制御する薄膜トランジスタによって形成される第２スイッチング素子と、前記第２画素電極と前記信号線との間の導通状態を制御する第３スイッチング素子と、前記第２スイッチング素子の駆動状態を制御すると共に、前記第３電極と一体的に形成されて前記薄膜トランジスタの駆動状態を制御する第１走査線と、前記第１電極と接続され、前記薄膜トランジスタの駆動時に前記第１スイッチング素子の駆動状態を制御する第２走査線とを備えたアレイ基板を有することを特徴とする。 In order to solve the above-described problems and achieve the object, a liquid crystal display device according to claim 1 is a liquid crystal display device that displays an image using an electro-optical effect of a liquid crystal material, and has a display gradation. Formed by a transistor having a signal line for transmitting a corresponding display signal, a first pixel electrode and a second pixel electrode to which the display signal is supplied via the signal line, and a source electrode, a drain electrode, and a gate electrode. A contact between a first switching element for controlling a conduction state between the first pixel electrode and the signal line on one and the other of the source electrode and the drain electrode, and a current passing region formed in the channel. a first electrode side end portion has a first length, wherein the contact end of the current passage area with the gate electrode and electrically connected to the first switching element is the first A second electrode having a second length greater than the length, a third electrode to which a predetermined voltage is applied when forming a channel, the first electrode, the second electrode, and the third electrode, A channel forming region that forms a channel when a predetermined voltage is applied to the third electrode, and the current passing region includes the first length portion of the contact side end of the first electrode and A second switching element formed of a thin film transistor that controls a driving state of the first switching element , the trapezoid having an upper base and a lower base of the second long portion of the contact end portion of the second electrode ; A third switching element for controlling a conduction state between the second pixel electrode and the signal line; a driving state of the second switching element; and a single unit formed with the third electrode. Thin film tiger An array substrate having a first scanning line for controlling a driving state of a register and a second scanning line connected to the first electrode and controlling a driving state of the first switching element when the thin film transistor is driven; It is characterized by.

この請求項１の発明によれば、第１電極と第３電極との間の短絡発生確率が低減された薄膜トランジスタによって第２スイッチング素子を形成しており、かつ第３電極は第１走査線に接続され、第１電極は第２走査線に接続されていることから、第１走査線と第２走査線との間で短絡が生じることを低減し、第１走査線と第２走査線との間の短絡によって生じる画像表示特性の低下を防止することができる。 According to the first aspect of the present invention, the second switching element is formed by the thin film transistor in which the probability of occurrence of a short circuit between the first electrode and the third electrode is reduced, and the third electrode is formed on the first scanning line. Since the first electrode is connected to the second scan line, the occurrence of a short circuit between the first scan line and the second scan line is reduced, and the first scan line and the second scan line are reduced. It is possible to prevent the deterioration of image display characteristics caused by a short circuit between the two.

また、請求項２にかかる液晶表示装置は、上記の発明において、前記第２長は、前記電流通過領域の幅の実効値が前記薄膜トランジスタに要求される電流量に対応した値となるよう定められることを特徴とする。 In the liquid crystal display device according to a second aspect of the present invention, in the above invention, the second length is determined such that an effective value of the width of the current passage region corresponds to a current amount required for the thin film transistor. It is characterized by that.

また、請求項３にかかる液晶表示装置は、上記の発明において、前記信号線と電気的に接続された信号線駆動回路と、前記第１走査線および前記第２走査線と電気的に接続された走査線駆動回路と、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶材料とを備えたことを特徴とする。 According to a third aspect of the present invention, there is provided the liquid crystal display device according to the above invention, wherein the liquid crystal display device is electrically connected to the signal line driving circuit electrically connected to the signal line, and to the first scanning line and the second scanning line. A scanning line driving circuit; a counter substrate disposed opposite to the array substrate; and a liquid crystal material sealed between the array substrate and the counter substrate.

本発明にかかる薄膜トランジスタは、第１電極の接触側端部の幅よりも第２電極の接触側端部の幅が大きい構成を有することで、第１電極と第３電極との間における短絡発生確率を、第２電極と第３電極との間における短絡発生確率よりも低減することが可能である。また、本発明にかかる薄膜トランジスタは、第２電極の幅に関して、単に第１電極の幅よりも大きくするのではなく、第１電極と第２電極との間に生じる電流通過領域幅の実効値が所定値となるよう定められている。従って、接触側端部の幅を変化させたにも関わらず電流量を所望の値に維持することが可能であり、電気特性の低下を抑制しつつ、特定電極間（第１電極と第３電極との間）における短絡発生確率を低減することが可能である。 The thin film transistor according to the present invention has a configuration in which the width of the contact-side end portion of the second electrode is larger than the width of the contact-side end portion of the first electrode, thereby generating a short circuit between the first electrode and the third electrode. The probability can be reduced more than the short-circuit occurrence probability between the second electrode and the third electrode. In the thin film transistor according to the present invention, the width of the second electrode is not simply made larger than the width of the first electrode, but the effective value of the width of the current passing region generated between the first electrode and the second electrode is It is determined to be a predetermined value. Therefore, it is possible to maintain the current amount at a desired value in spite of the change in the width of the contact side end, and while suppressing the deterioration of the electrical characteristics, between the specific electrodes (the first electrode and the third electrode). It is possible to reduce the probability of occurrence of a short circuit (between the electrodes).

以下に、本発明にかかる薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置を実施するための最良の形態（以下、単に「実施の形態」と称する）について図面を参照しつつ説明を行う。なお、図面は模式的なものであって現実のものとは異なることに留意すべきであり、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。なお、以下の実施の形態では、本発明にかかる薄膜トランジスタを液晶表示装置に適用した構成について説明を行うが、本発明にかかる薄膜トランジスタの適用対象が液晶表示装置に限定されないことはもちろんである。また、以下の説明においては、薄膜トランジスタについて、ゲート電極以外の電極構造は、ソース電極およびドレイン電極のいずれとしても機能させることが可能であるため、ソース／ドレイン電極と称することとする。さらに、以下で言及する薄膜トランジスタは、ｎチャネルのものとして説明するが、ｐチャネルのものに本発明を適用可能なことは言うまでもない。 The best mode for carrying out a thin film transistor and a liquid crystal display device using the thin film transistor according to the present invention (hereinafter simply referred to as “embodiment”) will be described below with reference to the drawings. It should be noted that the drawings are schematic and different from the actual ones, and it is a matter of course that the drawings include portions having different dimensional relationships and ratios. is there. In the following embodiments, a configuration in which the thin film transistor according to the present invention is applied to a liquid crystal display device will be described. However, the application target of the thin film transistor according to the present invention is not limited to the liquid crystal display device. In the following description, an electrode structure other than the gate electrode of the thin film transistor can be functioned as both a source electrode and a drain electrode, and hence is referred to as a source / drain electrode. Furthermore, although the thin film transistor mentioned below is described as an n-channel type, it goes without saying that the present invention can be applied to a p-channel type.

図１は、本実施の形態にかかる液晶表示装置の全体構成を示す模式図である。なお、図１では、アレイ基板１が他の構成要素と分離した状態で表示されているが、これはアレイ基板１の表面構造の理解を容易にするために便宜的に表示したものであって、実際の液晶表示装置では、アレイ基板１と、配向膜５ａとは密着した構造を有する。 FIG. 1 is a schematic diagram showing the overall configuration of the liquid crystal display device according to the present embodiment. In FIG. 1, the array substrate 1 is displayed in a state separated from other components, but this is displayed for convenience in order to facilitate understanding of the surface structure of the array substrate 1. In an actual liquid crystal display device, the array substrate 1 and the alignment film 5a are in close contact with each other.

本実施の形態にかかる液晶表示装置は、図１に示すように、所定の回路構造が形成されたアレイ基板１と、アレイ基板１に対向して配置された対向基板２と、アレイ基板１と対向基板２との間に封入される液晶層３とを備える。より詳細には、アレイ基板１上には配向膜５ａ、対向基板２の下面には共通電極４および配向膜５ｂが形成され、配向膜５ａ、５ｂは液晶層３と直接接する構成となっている。また、アレイ基板１の外面および対向基板２の外面上に偏光板６ａがそれぞれ配置されている。また、アレイ基板１の下部には、アレイ基板１に対して平面光を出力するバックライト１２が配置されている。 As shown in FIG. 1, the liquid crystal display device according to the present embodiment includes an array substrate 1 on which a predetermined circuit structure is formed, a counter substrate 2 disposed to face the array substrate 1, an array substrate 1, And a liquid crystal layer 3 sealed between the counter substrate 2. More specifically, the alignment film 5a is formed on the array substrate 1, the common electrode 4 and the alignment film 5b are formed on the lower surface of the counter substrate 2, and the alignment films 5a and 5b are in direct contact with the liquid crystal layer 3. . Further, polarizing plates 6 a are respectively disposed on the outer surface of the array substrate 1 and the outer surface of the counter substrate 2. A backlight 12 that outputs planar light to the array substrate 1 is disposed below the array substrate 1.

アレイ基板１および対向基板２は、それぞれ光透過性に優れた透明プラスチック基板または無アルカリガラス等を母材として形成され、表面が平坦性に優れた構造を有する。なお、対向基板２の内表面上には共通電極４が配置され、後述する表示画素７に備わる画素電極との間で所定の電界を生じる機能を有する。また、図示を省略したが、カラー表示を行う液晶表示装置の場合、対向基板の内面上または外面上にＲ、Ｇ、Ｂに対応した光透過特性を有するカラーフィルタを配置した構成を採用するのが通常である。 The array substrate 1 and the counter substrate 2 are each formed using a transparent plastic substrate having excellent light transmittance or non-alkali glass as a base material, and has a structure with excellent surface flatness. A common electrode 4 is disposed on the inner surface of the counter substrate 2 and has a function of generating a predetermined electric field with a pixel electrode provided in a display pixel 7 to be described later. Although not shown, in the case of a liquid crystal display device that performs color display, a configuration is adopted in which color filters having light transmission characteristics corresponding to R, G, and B are arranged on the inner surface or outer surface of the counter substrate. Is normal.

液晶層３は、配向性を有する液晶分子を主成分として形成されている。液晶層３に含まれる液晶分子の例としては、例えばフッ素系ネマチック液晶分子を使用することが可能である。この他の液晶分子であっても、一般にＴＮ方式の液晶表示装置に利用可能な液晶分子であれば、液晶層３を構成する液晶分子として利用可能であって、液晶分子について特に限定する必要はない。 The liquid crystal layer 3 is formed mainly of liquid crystal molecules having orientation. As an example of the liquid crystal molecules contained in the liquid crystal layer 3, for example, fluorine-based nematic liquid crystal molecules can be used. Even other liquid crystal molecules can be used as the liquid crystal molecules constituting the liquid crystal layer 3 as long as they are generally usable in a TN liquid crystal display device, and the liquid crystal molecules need not be particularly limited. Absent.

配向膜５ａ、５ｂは、液晶層３に含まれる液晶分子の配向方向を規定するためのものである。具体的には、配向膜５ａ、５ｂは、それぞれ液晶層３と接する表面に異方性を持たせた構造を有し、かかる異方性構造に従って配向膜５ａ、５ｂ近傍の液晶分子の配向方向が規定される。 The alignment films 5 a and 5 b are for defining the alignment direction of the liquid crystal molecules contained in the liquid crystal layer 3. Specifically, the alignment films 5a and 5b each have a structure in which the surface in contact with the liquid crystal layer 3 has anisotropy, and the alignment directions of the liquid crystal molecules in the vicinity of the alignment films 5a and 5b are according to the anisotropic structure. Is defined.

偏光板６ａ、６ｂは、入力光のうち所定方向の偏光成分のみを通過させる透過軸を備えた構造を有する。液晶層３に含まれる液晶分子の配向方向と、偏光板６ａ、６ｂとの間に生じる光学的な相関関係に基づいて、後述する表示画素７ごとの光透過率が制御されて画像表示が行われている。 The polarizing plates 6a and 6b have a structure including a transmission axis that allows only a polarized component in a predetermined direction to pass through in the input light. Based on the optical correlation generated between the alignment direction of the liquid crystal molecules contained in the liquid crystal layer 3 and the polarizing plates 6a and 6b, the light transmittance of each display pixel 7 to be described later is controlled to display an image. It has been broken.

次に、アレイ基板１上に形成された回路構造について説明する。図１に示すように、アレイ基板１上には、画素電極および所定の回路素子によって形成され、行列状に配置された複数の表示画素７と、表示画素７によって形成される行列の列方向に延伸し、表示画素７に対して所定の走査信号を供給する複数の走査線８と、表示画素７によって形成される行列の行方向に延伸し、表示画素７に対して表示階調に応じた表示信号を供給する複数の信号線９と、表示画素７を選択するための走査信号を生成する走査線駆動回路１０と、表示信号を生成する信号線駆動回路１１とを備える。 Next, the circuit structure formed on the array substrate 1 will be described. As shown in FIG. 1, on the array substrate 1, a plurality of display pixels 7 formed by pixel electrodes and predetermined circuit elements, arranged in a matrix, and a column direction of a matrix formed by the display pixels 7. A plurality of scanning lines 8 that supply a predetermined scanning signal to the display pixels 7 and the row direction of the matrix formed by the display pixels 7 are extended to the display pixels 7 according to the display gradation. A plurality of signal lines 9 for supplying a display signal, a scanning line driving circuit 10 for generating a scanning signal for selecting the display pixel 7, and a signal line driving circuit 11 for generating a display signal are provided.

表示画素７およびその周辺回路構造について詳細に説明する。図２は、表示画素７およびその周辺回路の構造について示す模式図である。図２に示すように、表示画素７は、表示画素７−１および表示画素７−２の２種類の構造を有し、それぞれが走査線８および信号線９と電気的に接続した構成を有する。なお、図２に示すように、隣接して配置される表示画素７−１、７−２は、それぞれ同一の信号線９と電気的に接続した構成を有し、異なる列に属する表示画素７−１、７−２が同一の信号線９を共有する構造を採用することによって、一般的な液晶表示装置よりも信号線９の数を低減している。 The display pixel 7 and its peripheral circuit structure will be described in detail. FIG. 2 is a schematic diagram showing the structure of the display pixel 7 and its peripheral circuits. As shown in FIG. 2, the display pixel 7 has two types of structures, a display pixel 7-1 and a display pixel 7-2, and has a configuration in which the display pixel 7 and the signal line 9 are electrically connected to each other. . As shown in FIG. 2, the display pixels 7-1 and 7-2 arranged adjacent to each other have a configuration in which they are electrically connected to the same signal line 9, and display pixels 7 belonging to different columns. By adopting a structure in which -1 and 7-2 share the same signal line 9, the number of signal lines 9 is reduced as compared with a general liquid crystal display device.

表示画素７−１は、画素電極１３（特許請求の範囲における第１画素電極に相当）と、画素電極１３に一方のソース／ドレイン電極が接続され、他方のソース／ドレイン電極が信号線９と電気的に接続された第１薄膜トランジスタ１４（特許請求の範囲における第１スイッチング素子に相当）とを備える。また、表示画素７−１は、一方のソース／ドレイン電極が後段の走査線８−３に接続され、他方のソース／ドレイン電極が第１薄膜トランジスタ１４のゲート電極と電気的に接続され、ゲート電極が走査線８−２と一体化した第２薄膜トランジスタ１５（特許請求の範囲における薄膜トランジスタ、第２スイッチング素子に相当）と、画素電極１３と前段の走査線８−１とが重なり合う部分に形成された蓄積容量１６とを備える。 The display pixel 7-1 includes a pixel electrode 13 (corresponding to the first pixel electrode in the claims), one source / drain electrode connected to the pixel electrode 13, and the other source / drain electrode connected to the signal line 9. The first thin film transistor 14 (corresponding to the first switching element in the claims) electrically connected is provided. In the display pixel 7-1, one source / drain electrode is connected to the subsequent scanning line 8-3, and the other source / drain electrode is electrically connected to the gate electrode of the first thin film transistor 14. Is formed in a portion where the second thin film transistor 15 (corresponding to the thin film transistor in the claims, equivalent to the second switching element) integrated with the scanning line 8-2 overlaps the pixel electrode 13 and the preceding scanning line 8-1. And a storage capacitor 16.

画素電極１３は、表示画素７−１における表示階調に応じた表示信号を供給されることによって所定の階調を表示するためのものである。具体的には、まず、画素電極１３に対して表示階調に対応した所定の電位が供給されることによって、対向して配置される共通電極４との間に所定の電位差が生じる。そして、画素電極１３と共通電極４との間には図１にも示したように液晶層３が配置されていることから、画素電極１３と共通電極４との間の電位差に応じて液晶層３に含まれる液晶分子の配向方向が変化する。従って、図１に示す偏光板６ａを通過した光の偏光方向は液晶層３に含まれる液晶分子によって変化し、変化に応じた強度の光が偏光板６ｂから出力され、階調に応じた光が出力されることとなる。 The pixel electrode 13 is for displaying a predetermined gradation by being supplied with a display signal corresponding to the display gradation in the display pixel 7-1. Specifically, first, a predetermined potential corresponding to the display gradation is supplied to the pixel electrode 13, whereby a predetermined potential difference is generated between the pixel electrode 13 and the common electrode 4 disposed facing the pixel electrode 13. Since the liquid crystal layer 3 is disposed between the pixel electrode 13 and the common electrode 4 as shown in FIG. 1, the liquid crystal layer depends on the potential difference between the pixel electrode 13 and the common electrode 4. 3 changes the alignment direction of the liquid crystal molecules. Therefore, the polarization direction of the light that has passed through the polarizing plate 6a shown in FIG. 1 is changed by the liquid crystal molecules contained in the liquid crystal layer 3, and light having an intensity corresponding to the change is output from the polarizing plate 6b, and light corresponding to the gradation. Will be output.

第１薄膜トランジスタ１４は、特許請求の範囲における第１スイッチング素子として機能するものである。具体的には、第１薄膜トランジスタ１４は、第２薄膜トランジスタ１５によって駆動状態を制御され、オン状態に制御された際に、信号線９によって与えられる表示信号たる電位を画素電極１３に対して供給する機能を有する。 The first thin film transistor 14 functions as the first switching element in the claims. Specifically, the driving state of the first thin film transistor 14 is controlled by the second thin film transistor 15, and when the first thin film transistor 14 is controlled to be turned on, a potential as a display signal given by the signal line 9 is supplied to the pixel electrode 13. It has a function.

第２薄膜トランジスタ１５は、特許請求の範囲における薄膜トランジスタとして機能するものである。具体的には、第２薄膜トランジスタ１５は、走査線８−２（特許請求の範囲における第１配線および第１走査線の一例に相当）によって供給される走査信号たる電位によって駆動状態を制御され、オン状態に制御された際に、第１薄膜トランジスタ１４のゲート電極に対して走査線８−３（特許請求の範囲における第２配線および第２走査線の一例に相当）の電位を供給する機能を有する。 The second thin film transistor 15 functions as a thin film transistor in the claims. Specifically, the driving state of the second thin film transistor 15 is controlled by a potential as a scanning signal supplied by the scanning line 8-2 (corresponding to an example of the first wiring and the first scanning line in the claims) A function of supplying the potential of the scanning line 8-3 (corresponding to an example of the second wiring and the second scanning line in the claims) to the gate electrode of the first thin film transistor 14 when controlled to the on state. Have.

蓄積容量１６は、画素電極１３に表示階調に応じた電位が供給された後に、近傍の配線構造の電位変動の影響等によって画素電極１３の電位が変動することを抑制するためのものである。具体的には、蓄積容量１６は、画素電極１３の一部領域と、かかる一部領域と重なり合う走査線８−１の一部とを電極として形成され、走査線８−１が走査信号供給時以外の大半の時間には一定電位を保持することを利用して、画素電極１３の電位変動を抑制している。 The storage capacitor 16 is for suppressing the potential of the pixel electrode 13 from fluctuating due to the influence of the potential fluctuation of the neighboring wiring structure after the potential corresponding to the display gradation is supplied to the pixel electrode 13. . Specifically, the storage capacitor 16 is formed by using a partial region of the pixel electrode 13 and a part of the scanning line 8-1 overlapping the partial region as an electrode, and the scanning line 8-1 is supplied with a scanning signal. The change in potential of the pixel electrode 13 is suppressed by utilizing the fact that a constant potential is maintained during most of the time other than.

表示画素７−２は、表示画素７−１と同様に、画素電極１３（特許請求の範囲における第２画素電極に相当）および蓄積容量１６を備える一方で、画素電極１３に対して表示信号を供給するための回路素子として、単一の第３薄膜トランジスタ１７（特許請求の範囲における第３スイッチング素子に相当）のみを備える構造を有する。具体的には、第３薄膜トランジスタ１７は、一方のソース／ドレイン電極が画素電極１３に電気的に接続され、他方のソース／ドレイン電極が信号線９に電気的に接続され、ゲート電極が走査線８−２に電気的に接続された構造を有する。従って、表示画素７−２の場合は、走査線８−２から供給される電位に基づいて第３薄膜トランジスタ１７の駆動状態が制御され、第３薄膜トランジスタ１７がオン状態に制御された際に、信号線９からの表示信号たる電位を画素電極１３に供給することとなる。 Similarly to the display pixel 7-1, the display pixel 7-2 includes a pixel electrode 13 (corresponding to the second pixel electrode in the claims) and a storage capacitor 16, while providing a display signal to the pixel electrode 13. As a circuit element for supply, it has a structure including only a single third thin film transistor 17 (corresponding to a third switching element in the claims). Specifically, in the third thin film transistor 17, one source / drain electrode is electrically connected to the pixel electrode 13, the other source / drain electrode is electrically connected to the signal line 9, and the gate electrode is a scanning line. It has a structure electrically connected to 8-2. Accordingly, in the case of the display pixel 7-2, the driving state of the third thin film transistor 17 is controlled based on the potential supplied from the scanning line 8-2, and the signal is generated when the third thin film transistor 17 is controlled to be in the on state. A potential as a display signal from the line 9 is supplied to the pixel electrode 13.

次に、表示画素７−１に備わる第２薄膜トランジスタ１５の具体的な構造について詳細に説明する。図３は、第２薄膜トランジスタ１５の具体的な構造を説明するための模式図である。図３に示すように、第２薄膜トランジスタ１５は、後段に位置する走査線８−３と電気的に接続されたソース／ドレイン電極１９（特許請求の範囲における第１電極に相当）と、第１薄膜トランジスタ１４のゲート電極と電気的に接続されたソース／ドレイン電極２０（特許請求の範囲における第２電極に相当）と、走査線８−２と一体的に形成されたゲート電極２１（特許請求の範囲における第３電極に相当）とを備え、ソース／ドレイン電極１９、２０が形成される面と、ゲート電極２１が形成される面との間にはチャネル形成領域（図３において図示省略）が形成された構造を有する。 Next, a specific structure of the second thin film transistor 15 provided in the display pixel 7-1 will be described in detail. FIG. 3 is a schematic diagram for explaining a specific structure of the second thin film transistor 15. As shown in FIG. 3, the second thin film transistor 15 includes a source / drain electrode 19 (corresponding to the first electrode in the claims) electrically connected to the scanning line 8-3 located in the subsequent stage, A source / drain electrode 20 (corresponding to the second electrode in the claims) electrically connected to the gate electrode of the thin film transistor 14 and a gate electrode 21 formed integrally with the scanning line 8-2 (claim) A channel forming region (not shown in FIG. 3) between the surface on which the source / drain electrodes 19 and 20 are formed and the surface on which the gate electrode 21 is formed. It has a formed structure.

また、第２薄膜トランジスタ１５は、図３にも示すように、ソース／ドレイン電極１９と、ソース／ドレイン電極２０とが互いに非対称な構造を有する。具体的には、オン状態の際にチャネル形成領域上に形成されるチャネルと接触する側の端部の幅が互いに異なる値となるよう形成されており、ソース／ドレイン電極１９における接触側端部２２の幅がｄ₁であるのに対して、ソース／ドレイン電極２０における接触側端部２３の幅ｄ₂は、ｄ₁よりも大きな値となるよう形成されている。さらに、接触側端部２２の幅ｄ₁は、同等の電気特性を有する薄膜トランジスタのソース／ドレイン電極における接触側端部の幅よりも小さな値とし、接触側端部２３の幅ｄ₂は、同等の電気特性を有する薄膜トランジスタのソース／ドレイン電極における接触側端部の幅よりも大きな値となるよう形成される。 Further, as shown in FIG. 3, the second thin film transistor 15 has a structure in which the source / drain electrode 19 and the source / drain electrode 20 are asymmetric with each other. Specifically, the widths of the end portions in contact with the channel formed on the channel formation region in the ON state are different from each other, and the contact side end portions in the source / drain electrodes 19 are formed. Whereas the width of 22 is d ₁ , the width d ₂ of the contact-side end portion 23 in the source / drain electrode 20 is formed to be larger than d ₁ . Further, the width d ₁ of the contact side end 22 is set to a value smaller than the width of the contact side end of the source / drain electrode of the thin film transistor having the same electrical characteristics, and the width d ₂ of the contact side end 23 is equivalent. It is formed so as to have a value larger than the width of the contact side end portion of the source / drain electrode of the thin film transistor having the above electrical characteristics.

次に、図２における参考線Ａにおける断面構造について説明する。図４は、参考線Ａにおける断面構造を示す模式図である。図４に示すように、参考線Ａにおける各構成要素は、アレイ基板１上に所定の半導体材料等によって形成された多層構造を有する。具体的には、例えば第１薄膜トランジスタ１４は、アレイ基板１上の一部領域に形成されたゲート電極２５と、アレイ基板１上およびゲート電極２５上に形成されたゲート絶縁層２６と、ゲート絶縁層２６の一部領域上に形成されたチャネル形成領域２７と、チャネル形成領域２７上に形成されたソース／ドレイン電極２９、３０およびエッチングストッパー層３１と、ソース／ドレイン電極２９、３０およびエッチングストッパー層３１上に形成された保護層３３とによって形成されている。 Next, the cross-sectional structure along the reference line A in FIG. 2 will be described. FIG. 4 is a schematic diagram showing a cross-sectional structure along the reference line A. As shown in FIG. 4, each component on the reference line A has a multilayer structure formed on the array substrate 1 by a predetermined semiconductor material or the like. Specifically, for example, the first thin film transistor 14 includes a gate electrode 25 formed in a partial region on the array substrate 1, a gate insulating layer 26 formed on the array substrate 1 and the gate electrode 25, and gate insulation. A channel forming region 27 formed on a partial region of the layer 26; source / drain electrodes 29, 30 and an etching stopper layer 31 formed on the channel forming region 27; and source / drain electrodes 29, 30 and an etching stopper. The protective layer 33 is formed on the layer 31.

また、第２薄膜トランジスタ１５は、アレイ基板１上の一部領域上に形成された走査線８−２（ゲート電極２１）と、走査線８−２上およびアレイ基板１上の他の領域上に形成されたゲート絶縁層２６と、ゲート絶縁層２６上であって、走査線８−２に対応した領域に形成されたチャネル形成領域２８と、チャネル形成領域２８上であって、ゲート電極２１に対応した領域上に形成されたエッチングストッパー層３２と、チャネル形成領域２８の他の領域上に形成されたソース／ドレイン電極１９、２０と、ソース／ドレイン電極１９、２０上に形成された保護層３３とによって形成される。そして、図２にも示したように第１薄膜トランジスタ１４を構成するゲート電極２５と、第２薄膜トランジスタ１５を構成するソース／ドレイン電極２０とは電気的に接続される必要があるため、ゲート電極２５は第２薄膜トランジスタ１５側に延伸した構造を有し、ソース／ドレイン電極２０は第１薄膜トランジスタ１４側に延伸した構造を有する。そして、ゲート電極２５およびソース／ドレイン電極２０の互いに近接する側の端部は表面に露出した構造を有すると共に、露出面を含む表面上に接続電極３４によって互いが電気的に接続された構造を有する。なお、エッチングストッパー層３１、３２は、それぞれソース／ドレイン電極１９等を作製する際のエッチング工程において、チャネル形成領域２７、２８の表面に損傷が生じることを抑制するものである。従って、チャネル形成領域２７、２８の表面損傷が軽微な場合または表面損傷を防止する他の手段がある場合には、エッチングストッパー層３１、３２を省略することとしても良い。 In addition, the second thin film transistor 15 is provided on the scanning line 8-2 (gate electrode 21) formed on a partial region on the array substrate 1, and on the scanning line 8-2 and other regions on the array substrate 1. The formed gate insulating layer 26, the channel forming region 28 formed on the gate insulating layer 26 in a region corresponding to the scanning line 8-2, and the channel forming region 28 on the gate electrode 21. Etching stopper layer 32 formed on the corresponding region, source / drain electrodes 19, 20 formed on other regions of channel formation region 28, and protective layer formed on source / drain electrodes 19, 20 33. As shown in FIG. 2, the gate electrode 25 constituting the first thin film transistor 14 and the source / drain electrode 20 constituting the second thin film transistor 15 need to be electrically connected. Has a structure extending to the second thin film transistor 15 side, and the source / drain electrode 20 has a structure extending to the first thin film transistor 14 side. The ends of the gate electrode 25 and the source / drain electrode 20 that are close to each other have a structure exposed on the surface, and a structure in which the connection electrodes 34 are electrically connected to each other on the surface including the exposed surface. Have. Note that the etching stopper layers 31 and 32 suppress the occurrence of damage on the surfaces of the channel formation regions 27 and 28 in the etching process when the source / drain electrodes 19 and the like are produced. Therefore, the etching stopper layers 31 and 32 may be omitted when the surface damage of the channel forming regions 27 and 28 is minor or when there is another means for preventing the surface damage.

また、図４に示すように、走査線８−２の後段側（図４において、右側）にはアレイ基板１上に走査線８−３が形成されており、かかる走査線８−３は、図２にも示したように、第２薄膜トランジスタ１５を構成するソース／ドレイン電極１９と電気的に接続される必要がある。従って、ソース／ドレイン電極１９は、図４に示すように走査線８−３側に延伸した構造を有し、走査線８−３側におけるソース／ドレイン電極１９の端部と、走査線８−３とはそれぞれ表面に露出した部分を有すると共にかかる露出部分を含むよう接続電極３５が形成され、接続電極３５によって互いの間を電気的に接続した構成を有する。 Further, as shown in FIG. 4, a scanning line 8-3 is formed on the array substrate 1 on the rear side of the scanning line 8-2 (right side in FIG. 4). As shown in FIG. 2, it is necessary to be electrically connected to the source / drain electrode 19 constituting the second thin film transistor 15. Therefore, the source / drain electrode 19 has a structure extending to the scanning line 8-3 side as shown in FIG. 4, and the end of the source / drain electrode 19 on the scanning line 8-3 side and the scanning line 8- 3 has a portion exposed on the surface, and a connection electrode 35 is formed so as to include the exposed portion, and the connection electrode 35 electrically connects each other.

なお、図４に示す構成において、例えばゲート電極２５、走査線８−２および走査線８−３のように、同一のハッチングにて図示されるものは、同一工程によって形成されるものである。これらの層構造について、それぞれＣＶＤ（Chemical Vapor Deposition）法等による積層処理およびフォトリソグラフィ法によるエッチング処理を行うことによって、図４に示す構造が形成される。 In the configuration shown in FIG. 4, for example, gate electrodes 25, scanning lines 8-2, and scanning lines 8-3 that are illustrated by the same hatching are formed by the same process. With respect to these layer structures, a structure shown in FIG. 4 is formed by performing a lamination process by a CVD (Chemical Vapor Deposition) method or the like and an etching process by a photolithography method.

次に、本実施の形態にかかる液晶表示装置の動作について簡単に説明する。図５は、アレイ基板１上に形成される回路構造を模式的に示す等価回路図であり、図６は、図５に示す走査線８−１〜８−４および信号線９−１の電位変動を示すタイムチャートである。以下、図５および図６を適宜参照して、本実施の形態にかかる液晶表示装置の動作について簡単に説明する。 Next, the operation of the liquid crystal display device according to this embodiment will be briefly described. FIG. 5 is an equivalent circuit diagram schematically showing a circuit structure formed on the array substrate 1. FIG. 6 shows potentials of the scanning lines 8-1 to 8-4 and the signal line 9-1 shown in FIG. It is a time chart which shows a change. The operation of the liquid crystal display device according to this embodiment will be briefly described below with reference to FIGS. 5 and 6 as appropriate.

まず、図６にも示すように、期間Δｔ₁において、走査線８−２、８−３の双方が駆動電位を供給する。このため、第１薄膜トランジスタ１４、第２薄膜トランジスタ１５および第３薄膜トランジスタ１７がオン状態となり、画素電極１３−１、１３−２、１３−４が信号線９−１と電気的に導通する。このため、画素電極１３−１、１３−２、１３−４は、期間Δｔ₁における信号線９−１の電位Ｖａと等しい電位が供給される。 First, as shown in FIG. 6, in the period Δt ₁ , both the scanning lines 8-2 and 8-3 supply the driving potential. Therefore, the first thin film transistor 14, the second thin film transistor 15, and the third thin film transistor 17 are turned on, and the pixel electrodes 13-1, 13-2, and 13-4 are electrically connected to the signal line 9-1. For this reason, the pixel electrodes 13-1, 13-2, and 13-4 are supplied with a potential equal to the potential Va of the signal line 9-1 in the period Δt ₁ .

そして、期間Δｔ₂において、走査線８−３からの駆動電位の供給が停止され、走査線８−２のみが駆動電位を供給する。このため、期間Δｔ₂では、第２薄膜トランジスタ１５および第３薄膜トランジスタ１７のみが駆動し、第１薄膜トランジスタ１４の駆動が停止する。従って、画素電極１３−２と信号線９−１との間の導通は維持される一方で画素電極１３−１、１３−４と信号線９−１との間が絶縁される。このため、期間Δｔ₂において、画素電極１３−１、１３−４の電位はＶａに維持される一方、画素電極１３−２の電位は、期間Δｔ₂における信号線９−１の電位Ｖｂに変化する（なお、図６ではＶａ＝Ｖｂのケースを示している）。 In the period Δt ₂ , the supply of the driving potential from the scanning line 8-3 is stopped, and only the scanning line 8-2 supplies the driving potential. Therefore, in the period Δt ₂ , only the second thin film transistor 15 and the third thin film transistor 17 are driven, and the driving of the first thin film transistor 14 is stopped. Therefore, the conduction between the pixel electrode 13-2 and the signal line 9-1 is maintained, while the pixel electrodes 13-1, 13-4 and the signal line 9-1 are insulated. Therefore, in the period Delta] t _2, while the potential of the pixel electrode 13-1,13-4 is maintained at Va, the potential of the pixel electrode 13-2, the change in potential Vb of the signal lines 9-1 in the period Delta] t ₂ (In FIG. 6, the case of Va = Vb is shown).

以後、同様のプロセスを経て各画素電極に対する電位供給が行われる。すなわち、期間Δｔ₃においては、期間Δｔ₁と同様に走査線８−３、８−４から駆動電位が供給されることにより、画素電極１３−３、１３−４、１３−６が信号線９−１の電位Ｖｃを供給される。また、期間Δｔ₄には、期間Δｔ₂と同様に走査線８−３のみから駆動電位が供給されることにより、画素電極１３−４のみが信号線９−１と導通し、信号線９−１の電位Ｖｄを供給される。この後も同様であって、画素電極１３−５、１３−６にも所定電位が供給される。また、信号線９−１と異なる信号線９−２と導通可能な画素電極１３−７〜１３−１２についても同様に表示階調に応じた電位が供給される。本実施の形態にかかる液晶表示装置は、画素電極の電位に起因した電界の影響によって光透過率が変動することから、個々の画素電極１３に表示階調に応じた電位が供給されることによって、画面上に各表示画素が所定階調で表示されることとなり、全体として１枚の画像が表示される。 Thereafter, the potential supply to each pixel electrode is performed through the same process. That is, in the period Δt ₃ , the driving potential is supplied from the scanning lines 8-3 and 8-4 similarly to the period Δt ₁ , so that the pixel electrodes 13-3, 13-4, and 13-6 are connected to the signal line 9. A potential Vc of −1 is supplied. In the period Δt ₄ , as in the period Δt ₂ , the driving potential is supplied only from the scanning line 8-3, so that only the pixel electrode 13-4 is electrically connected to the signal line 9-1. 1 potential Vd is supplied. After this, the same applies, and the predetermined potential is also supplied to the pixel electrodes 13-5 and 13-6. Similarly, the potential corresponding to the display gradation is supplied to the pixel electrodes 13-7 to 13-12 that can be connected to the signal line 9-2 different from the signal line 9-1. In the liquid crystal display device according to the present embodiment, the light transmittance fluctuates due to the influence of the electric field caused by the potential of the pixel electrode, so that the potential corresponding to the display gradation is supplied to each pixel electrode 13. Each display pixel is displayed with a predetermined gradation on the screen, and one image is displayed as a whole.

次に、本実施の形態にかかる液晶表示装置の利点について説明する。まず、本実施の形態にかかる液晶表示装置は、第２薄膜トランジスタ１５に関して、ソース／ドレイン電極１９の接触側端部２２の幅ｄ₁が、対向するソース／ドレイン電極２０の接触側端部２３の幅ｄ₂よりも小さな値となるよう形成されている。このため、本実施の形態にかかる液晶表示装置は、異なる走査線８間が短絡する可能性を低減できるという利点を有する。 Next, advantages of the liquid crystal display device according to the present embodiment will be described. First, in the liquid crystal display device according to the present embodiment, with respect to the second thin film transistor 15, the width d ₁ of the contact side end portion 22 of the source / drain electrode 19 is the same as that of the contact side end portion 23 of the opposing source / drain electrode 20. It is formed to have a value smaller than the width d ₂ . For this reason, the liquid crystal display device according to the present embodiment has an advantage that the possibility of short-circuiting between different scanning lines 8 can be reduced.

既に述べたように、本実施の形態にかかる液晶表示装置は、信号線９の本数を低減するために多重画素構造を採用している。そして、多重画素構造を採用した場合には、図２、図３に示したようにゲート電極２１が走査線８−２と一体的に形成され、一方のソース／ドレイン電極１９が走査線８−２と異なる走査線８−３と電気的に接続された第２薄膜トランジスタ１５を設ける必要性が生じることとなる。このため、ソース／ドレイン電極１９とゲート電極２１との間に形成された絶縁層に絶縁破壊が生じて互いが電気的に短絡した場合には、本来電気的に絶縁されるべき走査線８−２と走査線８−３とが導通して多数の表示画素の表示特性が劣化することとなる。従って、わずか一カ所に絶縁破壊が生じたにもかかわらず、ソース／ドレイン電極１９とゲート電極２１との間が短絡することによって、液晶表示装置全体の表示特性が著しく劣化することとなる。 As already described, the liquid crystal display device according to the present embodiment employs a multiple pixel structure in order to reduce the number of signal lines 9. When the multiple pixel structure is employed, the gate electrode 21 is formed integrally with the scanning line 8-2 as shown in FIGS. 2 and 3, and one source / drain electrode 19 is connected to the scanning line 8- Therefore, it becomes necessary to provide the second thin film transistor 15 electrically connected to the scanning line 8-3 different from 2. For this reason, when dielectric breakdown occurs in the insulating layer formed between the source / drain electrode 19 and the gate electrode 21 and they are electrically short-circuited, the scanning line 8- 2 and the scanning line 8-3 become conductive, and the display characteristics of a large number of display pixels deteriorate. Therefore, despite the occurrence of dielectric breakdown in only one place, the display characteristics of the entire liquid crystal display device are significantly deteriorated by short-circuiting between the source / drain electrode 19 and the gate electrode 21.

一方で、他方のソース／ドレイン電極２０とゲート電極２１との間に電気的短絡を生じることは、ソース／ドレイン電極１９の場合と比較して深刻度は低い。すなわち、ソース／ドレイン電極２０が短絡した場合には、対応する表示画素７において表示特性が劣化するのみであり、液晶表示装置全体の表示特性に及ぼす影響は軽微なものに留まるためである。従って、本実施の形態のように多重画素構造を採用した液晶表示装置の場合には、異なる走査線８−３と電気的に接続されたソース／ドレイン電極１９とゲート電極２１との間における短絡発生確率を、ソース／ドレイン電極２０とゲート電極２１との間における短絡発生確率よりも低い値にすることが製造歩留まり等の観点から好ましいこととなる。 On the other hand, the occurrence of an electrical short between the other source / drain electrode 20 and the gate electrode 21 is less serious than the case of the source / drain electrode 19. That is, when the source / drain electrodes 20 are short-circuited, the display characteristics of the corresponding display pixels 7 are only deteriorated, and the influence on the display characteristics of the entire liquid crystal display device is limited. Therefore, in the case of the liquid crystal display device adopting the multiple pixel structure as in the present embodiment, a short circuit between the source / drain electrode 19 and the gate electrode 21 electrically connected to different scanning lines 8-3. It is preferable from the viewpoint of manufacturing yield and the like that the occurrence probability is set to a value lower than the short-circuit occurrence probability between the source / drain electrode 20 and the gate electrode 21.

このため、本実施の形態にかかる液晶表示装置では、ソース／ドレイン電極１９の接触側端部２２の幅ｄ₁の値を、ソース／ドレイン電極２０の接触側端部２３の幅ｄ₂の値よりも小さな値となるよう第２薄膜トランジスタ１５を形成することとしている。すなわち、ソース／ドレイン電極１９と、ゲート電極２１との間における電気的短絡の発生確率は、積層方向（図３において、紙面に対して垂直方向）におけるソース／ドレイン電極１９とゲート電極２１との重なり合う面積と対応関係を有し、重なり合う面積が減少することによって電気的短絡の発生確率は減少することとなる。従って、本実施の形態にかかる液晶表示装置では、ｄ₁＜ｄ₂となるよう第２薄膜トランジスタ１５を形成することによって、ソース／ドレイン電極１９とゲート電極２１との間の短絡発生確率を、ソース／ドレイン電極２０とゲート電極２１との間の短絡発生確率よりも低減している。 For this reason, in the liquid crystal display device according to the present embodiment, the value of the width d ₁ of the contact side end 22 of the source / drain electrode 19 is set to the value of the width d ₂ of the contact side end 23 of the source / drain electrode 20. The second thin film transistor 15 is formed to have a smaller value. That is, the probability of occurrence of an electrical short between the source / drain electrode 19 and the gate electrode 21 is determined between the source / drain electrode 19 and the gate electrode 21 in the stacking direction (the direction perpendicular to the paper surface in FIG. 3). The probability of occurrence of an electrical short circuit is reduced by having a corresponding relationship with the overlapping area and decreasing the overlapping area. Therefore, in the liquid crystal display device according to the present embodiment, by forming the second thin film transistor 15 so that d ₁ <d ₂ , the probability of occurrence of a short circuit between the source / drain electrode 19 and the gate electrode 21 is reduced. / The probability of occurrence of a short circuit between the drain electrode 20 and the gate electrode 21 is reduced.

また、本実施の形態では、第２薄膜トランジスタ１５に関して、電気的特性の劣化を抑制しつつ上記の利点を享受するように、さらなる構成上の工夫が行われている。すなわち、例えばソース／ドレイン電極２０の接触側端部２３の幅ｄ₂を従来の値に維持し、ソース／ドレイン電極１９の接触側端部２２の幅ｄ₁を低減することとしても、ソース／ドレイン電極１９とゲート電極２１との間の短絡発生確率を抑制することは可能である。しかしながら、かかる構成とした場合には、ソース／ドレイン電極１９の接触側端部２２の幅ｄ１が低減した分だけ電流通過領域の幅が狭くなり、ソース／ドレイン電極１９、２０間を通過するキャリアの電流量が減少するという問題が新たに生じる。従って、本実施の形態における第２薄膜トランジスタ１５は、接触側端部の幅についてｄ₁＜ｄ₂の条件を満たしつつ、ソース／ドレイン電極１９、２０間の電流量の減少を抑制するよう形成されている。 In the present embodiment, the second thin film transistor 15 is further devised in terms of structure so as to enjoy the above-described advantages while suppressing deterioration of electrical characteristics. That is, for example, the width d ₂ of the contact side end portion 23 of the source / drain electrode 20 is maintained at a conventional value, and the width d ₁ of the contact side end portion 22 of the source / drain electrode 19 is reduced. It is possible to suppress the probability of occurrence of a short circuit between the drain electrode 19 and the gate electrode 21. However, in such a configuration, the width of the current passing region becomes narrower by the reduction in the width d1 of the contact side end portion 22 of the source / drain electrode 19, and carriers passing between the source / drain electrodes 19 and 20 are reduced. There arises a new problem that the amount of current decreases. Therefore, the second thin film transistor 15 in the present embodiment is formed so as to suppress a decrease in the amount of current between the source / drain electrodes 19 and 20 while satisfying the condition of d ₁ <d _{2 with} respect to the width of the contact side end. ing.

図７は、本実施の形態における第２薄膜トランジスタ１５に関して、従来構造の薄膜トランジスタと比較して電流量の減少を抑制していることを説明するための模式図である。図７に示すように、第２薄膜トランジスタ１５は、ゲート電極２１に所定の駆動電位が印加されることによってチャネルが形成され、チャネルのうちソース／ドレイン電極１９、２０間に接触側端部２２、２３をそれぞれ下底、上底とした台形状の電流通過領域３８が形成される。そして、電流通過領域３８中をキャリアが移動することによって電流が流れている。 FIG. 7 is a schematic diagram for explaining that the decrease in the amount of current is suppressed in the second thin film transistor 15 in the present embodiment as compared with the conventional thin film transistor. As shown in FIG. 7, in the second thin film transistor 15, a channel is formed by applying a predetermined driving potential to the gate electrode 21, and the contact side end portion 22 between the source / drain electrodes 19 and 20 of the channel, A trapezoidal current passing region 38 is formed with 23 as a lower base and an upper base, respectively. A current flows as the carriers move in the current passing region 38.

ソース／ドレイン電極１９、２０間に流れる電流量は、電流通過領域３８における、電流通過方向と垂直な方向の幅の実効値に依存して変化し、実効値が大きくなるにつれて流れる電流の強度が大きな値となる。ここで、電流通過領域３８の幅の実効値は、例えば電流通過領域の幅の平均値によって定義され、台形状の電流通過領域３８の場合には、台形の下底たる接触側端部２２の幅ｄ₁と、上底たる接触側端部２３の幅ｄ₂との相加平均値によって与えられることとなる。従って、上記したようにソース／ドレイン電極１９とゲート電極２１との間の短絡発生確率を低減するために接触側端部２２の幅ｄ₁を低減した場合であってもｄ₁との相加平均値が所定の値となるよう接触側端部２３の幅ｄ₂を定めることによって、電流量減少を抑制した第２薄膜トランジスタを実現することが可能である。 The amount of current flowing between the source / drain electrodes 19 and 20 changes depending on the effective value of the width of the current passing region 38 in the direction perpendicular to the current passing direction, and the intensity of the flowing current increases as the effective value increases. Large value. Here, the effective value of the width of the current passage region 38 is defined by, for example, an average value of the width of the current passage region. In the case of the trapezoidal current passage region 38, the contact side end 22 which is the bottom of the trapezoid is formed. This is given by the arithmetic average value of the width d ₁ and the width d ₂ of the contact-side end 23 which is the upper base. Therefore, as described above, even if the width d ₁ of the contact side end portion 22 is reduced in order to reduce the probability of occurrence of a short circuit between the source / drain electrode 19 and the gate electrode 21, the addition to d ₁ is added. By determining the width d ₂ of the contact side end portion 23 so that the average value becomes a predetermined value, it is possible to realize a second thin film transistor in which a decrease in the amount of current is suppressed.

例えば、図７の破線に示すように、従来の第２薄膜トランジスタが、接触側端部における幅がｄであるソース／ドレイン電極３９、４０を備え、駆動時に電流通過領域４１を通じて電流が流れていたとする。かかる第２薄膜トランジスタが液晶表示装置の要求を満たす電流量を実現していた場合には、

ｄ₂＝２ｄ−ｄ₁ ・・・（１）

を満たすようにｄ₂の値を定めることによって、電流量の減少を抑制しつつソース／ドレイン電極１９とゲート電極２１との間における短絡発生確率を低減することが可能である。 For example, as shown by a broken line in FIG. 7, the conventional second thin film transistor includes source / drain electrodes 39 and 40 having a width d at the contact side end, and a current flows through the current passing region 41 during driving. To do. When the second thin film transistor has realized a current amount that satisfies the requirements of the liquid crystal display device,

d ₂ = 2d−d ₁ (1)

By determining the value of d ₂ so as to satisfy the above condition, it is possible to reduce the probability of occurrence of a short circuit between the source / drain electrode 19 and the gate electrode 21 while suppressing a decrease in the amount of current.

また、本実施の形態における第２薄膜トランジスタ１５は、ソース／ドレイン電極１９の電位を、ソース／ドレイン電極２０の電位よりも高くした状態で使用することが好ましい。かかる構成で使用した場合には、特開２００３−８４６８６号公報にも示されているように、逆方向に電位を印加した状態と比較して、より大きい電流量を実現することが可能である。 The second thin film transistor 15 in the present embodiment is preferably used in a state where the potential of the source / drain electrode 19 is higher than the potential of the source / drain electrode 20. When used in such a configuration, as shown in Japanese Patent Application Laid-Open No. 2003-84686, it is possible to realize a larger amount of current compared to a state in which a potential is applied in the reverse direction. .

（変形例１）
次に、本実施の形態にかかる液晶表示装置の変形例について説明する。本変形例１にかかる液晶表示装置は、２つのソース／ドレイン電極について相互に非対称な形状を有し、一方の電極が、他方の電極の周縁部延長上に位置するようコの字形状を有するよう形成された第２薄膜トランジスタを備えた構成を有する。 (Modification 1)
Next, a modification of the liquid crystal display device according to this embodiment will be described. The liquid crystal display device according to the first modification has an asymmetric shape with respect to the two source / drain electrodes, and one electrode has a U-shape so as to be positioned on the peripheral edge extension of the other electrode. A second thin film transistor formed as described above.

図８は、本変形例１における第２薄膜トランジスタの構成を示す模式図である。図８に示すように、本変形例１における第２薄膜トランジスタは、走査線８−３と電気的に接続され、棒状の形状を有するソース／ドレイン電極４３と、第１薄膜トランジスタ１４のゲート電極と電気的に接続され、ソース／ドレイン電極４３の端部近傍に配置されると共にソース／ドレイン電極４３の端部近傍周辺を覆うようにコの字状に形成されたソース／ドレイン電極４４と、ゲート電極４５とを備える。なお、実施の形態の場合と同様に、ゲート電極４５とソース／ドレイン電極４３、４４との間にはゲート絶縁層およびチャネル形成層が存在するが、本変形例１では図示および説明を省略する。 FIG. 8 is a schematic diagram showing the configuration of the second thin film transistor in the first modification. As shown in FIG. 8, the second thin film transistor in the first modification is electrically connected to the scanning line 8-3 and has a rod-like source / drain electrode 43, and the gate electrode of the first thin film transistor 14 is electrically connected. A source / drain electrode 44 formed in a U shape so as to cover the vicinity of the end of the source / drain electrode 43 and to be disposed in the vicinity of the end of the source / drain electrode 43 45. As in the case of the embodiment, a gate insulating layer and a channel formation layer exist between the gate electrode 45 and the source / drain electrodes 43 and 44. However, in the first modification, illustration and description are omitted. .

上記の電極形状を有する第２薄膜トランジスタの場合、図８に示すように駆動の際には、ソース／ドレイン電極４３、４４間コの字状の電流通過領域４８が形成され、かかる電流通過領域４８を通じて電流が流れることになる。そして、本変形例における第２薄膜トランジスタは、ソース／ドレイン電極４３、４４のそれぞれにおける電流通過領域４８と接触する側の端部である接触側端部４６、４７について、接触側端部４６の幅（＝ｄ₃＋ｄ₄＋ｄ₅）が、接触側端部４７の幅（＝ｄ₆＋ｄ₇＋ｄ₈）よりも小さくなるよう形成されている。かかる大小関係を実現することにより、実施の形態と同様に、走査線８−３と電気的に接続されたソース／ドレイン電極４３とゲート電極４５との間の短絡発生確率を、ソース／ドレイン電極４４とゲート電極４５との間の短絡発生確率よりも低減することが可能である。また、電流通過領域４８の幅の実効値を維持する構造、例えば接触側端部４６の幅と接触側端部４７の幅との平均値が所定の値に維持されるよう第２薄膜トランジスタの構造を定めることによって電流量の減少を抑制することが可能である。 In the case of the second thin film transistor having the above electrode shape, a U-shaped current passing region 48 between the source / drain electrodes 43 and 44 is formed during driving as shown in FIG. Current will flow through. The second thin film transistor according to this modification has the width of the contact side end 46 with respect to the contact side ends 46 and 47 that are the ends of the source / drain electrodes 43 and 44 that are in contact with the current passing region 48. (= D ₃ + d ₄ + d ₅ ) is formed to be smaller than the width (= d ₆ + d ₇ + d ₈ ) of the contact side end portion 47. By realizing such a magnitude relationship, as in the embodiment, the probability of occurrence of a short circuit between the source / drain electrode 43 and the gate electrode 45 electrically connected to the scanning line 8-3 is determined as the source / drain electrode. It is possible to reduce the probability of occurrence of a short circuit between 44 and the gate electrode 45. Further, a structure for maintaining the effective value of the width of the current passing region 48, for example, the structure of the second thin film transistor so that the average value of the width of the contact side end 46 and the width of the contact side end 47 is maintained at a predetermined value. It is possible to suppress a decrease in the amount of current.

さらに、本変形例１の構造の場合には、アレイ基板１における第２薄膜トランジスタの占有面積を低減しつつ十分な電流量を確保することが可能である。すなわち、本変形例１では、ソース／ドレイン電極４４の形状をコの字状とし、かかるコの字の内部にソース／ドレイン電極４３の端部近傍部分が配置された非対称形状を有することとしている。従って、例えばソース／ドレイン電極４３からソース／ドレイン電極４４に向かって電流が流れる場合には、１方向のみならず半放射状に電流が流れることとなり、同等のサイズを有する薄膜トランジスタと比較して、電流通過領域における、電流通過方向と垂直方向の幅の実効値が増加することとなり、全体のサイズを大型化することなく電流量を増大させることが可能である。 Furthermore, in the case of the structure of the first modification, it is possible to secure a sufficient amount of current while reducing the area occupied by the second thin film transistor in the array substrate 1. That is, in the first modification, the source / drain electrode 44 has a U-shape, and the U / U has an asymmetrical shape in which the vicinity of the end of the source / drain electrode 43 is disposed. . Therefore, for example, when a current flows from the source / drain electrode 43 toward the source / drain electrode 44, the current flows not only in one direction but also in a semi-radial manner, and compared with a thin film transistor having an equivalent size. The effective value of the width in the passage region in the direction perpendicular to the current passage direction increases, and the amount of current can be increased without increasing the overall size.

（変形例２）
次に、実施の形態にかかる液晶表示装置の変形例２について説明する。本変形例２では、変形例１の構成に加え、第２薄膜トランジスタを構成するゲート電極の形状についてもコの字形状に形成した構成を有する。 (Modification 2)
Next, a second modification of the liquid crystal display device according to the embodiment will be described. In the second modification, in addition to the structure of the first modification, the gate electrode constituting the second thin film transistor has a U-shaped configuration.

図９は、本変形例２における第２薄膜トランジスタの構成を示す模式図である。図９に示すように、本変形例では、ソース／ドレイン電極５１がコの字形状を有すると共にソース／ドレイン電極５０の端部が上記のコの字形状によって覆われる領域内に配置されると共に、ゲート電極５２についてもコの字形状を有するよう形成されている。 FIG. 9 is a schematic diagram showing a configuration of the second thin film transistor in the second modification. As shown in FIG. 9, in this modification, the source / drain electrode 51 has a U-shape and the end of the source / drain electrode 50 is disposed in a region covered by the U-shape. The gate electrode 52 is also formed to have a U-shape.

図４にも示したように、第２薄膜トランジスタの望ましい構造としてはチャネル形成領域２８上にエッチングストッパー層３２を備えている。エッチングストッパー層３２は、本来的には、第２薄膜トランジスタを作製する際にチャネル形成領域２８の損傷を回避するために設けられるものである。すなわち、チャネル形成領域２８を積層した後にソース／ドレイン電極１９、２０に対応した導電層が積層され、かかる導電層をソース／ドレイン電極１９とソース／ドレイン電極２０とに分離するためにエッチング処理が行われる。かかるエッチング処理の際に導電層の下層に位置するチャネル形成領域２８までエッチングされることを防ぐため、チャネル形成領域２８上にエッチングストッパー層３２を設けている。 As shown in FIG. 4, as a desirable structure of the second thin film transistor, an etching stopper layer 32 is provided on the channel formation region 28. The etching stopper layer 32 is originally provided to avoid damage to the channel formation region 28 when the second thin film transistor is manufactured. That is, after the channel formation region 28 is stacked, conductive layers corresponding to the source / drain electrodes 19 and 20 are stacked, and an etching process is performed to separate the conductive layers into the source / drain electrodes 19 and the source / drain electrodes 20. Done. An etching stopper layer 32 is provided on the channel formation region 28 in order to prevent the channel formation region 28 located below the conductive layer from being etched during the etching process.

エッチングストッパー層３２を作製する際には、一旦エッチングストッパー層３２を形成する材料を一様に積層した後に、積層した層構造上にスピンコート法によってフォトレジストを均一に塗布し、かかるフォトレジストに対してエッチングストッパー層３２の形状に対応したパターンのフォトマスクを介して露光することによってレジストパターンを形成する。そして、レジストパターンをマスクとして層構造に対してエッチング処理を行うことにより、エッチングストッパー層３２が形成される。 When the etching stopper layer 32 is manufactured, the material for forming the etching stopper layer 32 is once laminated uniformly, and then a photoresist is uniformly applied on the laminated layer structure by a spin coating method. On the other hand, a resist pattern is formed by exposing through a photomask having a pattern corresponding to the shape of the etching stopper layer 32. Then, the etching stopper layer 32 is formed by performing an etching process on the layer structure using the resist pattern as a mask.

以上が一般的なエッチングストッパー層３２の作製工程であるが、位置合わせ精度の向上等を理由として、エッチングストッパー層３２用のフォトマスクに加えて、既に形成されたゲート電極２１をフォトマスクとして利用する手法が提案されている。すなわち、フォトレジストを塗布した後に、アレイ基板１の裏側から露光することにより、遮光性の導電性材料によって形成されるゲート電極２１をフォトマスクとして活用することにより、エッチングストッパー層３２を形成することが可能である。 The above is a general manufacturing process of the etching stopper layer 32. For the purpose of improving the alignment accuracy, the gate electrode 21 already formed is used as a photomask in addition to the photomask for the etching stopper layer 32. A technique has been proposed. That is, by applying a photoresist and then exposing from the back side of the array substrate 1, the gate electrode 21 formed of a light-shielding conductive material is used as a photomask to form the etching stopper layer 32. Is possible.

ここで、エッチングストッパー層３２は、上述したようにチャネル形成領域２８を保護するためのものであり、さらにはチャネル形成領域２８のうち、実際にキャリアの移動が行われる電流通過領域に対応した領域を保護するためのものである。従って、かかる領域以外についてはエッチングストッパー層３２を配置する必要はなく、配置した場合には却って第２薄膜トランジスタの電気特性の低下等につながることから好ましくない。 Here, the etching stopper layer 32 is for protecting the channel forming region 28 as described above, and further, in the channel forming region 28, a region corresponding to the current passing region where the carrier is actually moved. It is for protecting. Accordingly, it is not necessary to dispose the etching stopper layer 32 in areas other than this region, and if disposed, it is not preferable because the electrical characteristics of the second thin film transistor are deteriorated.

かかる観点で変形例１における第２薄膜トランジスタの構造を検討する。変形例１における第２薄膜トランジスタの作製に際してゲート電極４５をマスクとして用いた場合、エッチングストッパー層は、ゲート電極４５のパターンに沿って形成されるため、電流通過領域４８に対応した領域のみならず、例えば、ゲート電極４５とソース／ドレイン電極４３とが重なり合う領域にも形成されることとなり、妥当ではない。 From this point of view, the structure of the second thin film transistor in Modification 1 will be examined. When the gate electrode 45 is used as a mask in manufacturing the second thin film transistor in the first modification, the etching stopper layer is formed along the pattern of the gate electrode 45, so that not only the region corresponding to the current passage region 48, For example, the gate electrode 45 and the source / drain electrode 43 are also formed in the overlapping region, which is not appropriate.

このため、本変形例２では、ゲート電極をマスクとしてアレイ基板１の裏側から光を照射するプロセスを含んでエッチングストッパー層を形成する際の便宜を考慮して、ゲート電極５２の平面形状を、ソース／ドレイン電極５１と同様にコの字形状としている。ゲート電極５２がコの字形状を有することによって、例えばソース／ドレイン電極５０とゲート電極５２とが重なり合う領域は変形例１の場合と比較して大幅に減少することから、形成されるエッチングストッパー層についても、ソース／ドレイン電極５０、５１間における電流通過領域に対応した形状とすることが可能である。 For this reason, in the second modification, in consideration of convenience when forming the etching stopper layer including a process of irradiating light from the back side of the array substrate 1 using the gate electrode as a mask, the planar shape of the gate electrode 52 is Similar to the source / drain electrode 51, it has a U shape. Since the gate electrode 52 has a U-shape, for example, the region where the source / drain electrode 50 and the gate electrode 52 overlap is significantly reduced as compared with the case of the first modification. Also, the shape corresponding to the current passage region between the source / drain electrodes 50 and 51 can be used.

以上、実施の形態および変形例１、２に渡って本発明を説明したが、本発明は上記実施の形態等に限定して解釈するべきではなく、当業者であれば様々な実施例、変形例等に想到することが可能である。例えば、実施の形態等においては、薄膜トランジスタ（第２薄膜トランジスタ）を液晶表示装置に適用した例についてのみ説明したが、かかる適用例に限定する必要はない。すなわち、本発明における薄膜トランジスタの利点の一つとしては、特定電極間（実施の形態では、ソース／ドレイン電極１９とゲート電極２１との間）における電気的短絡の発生確率を、他の電極間（実施の形態では、ソース／ドレイン電極２０とゲート電極２１との間）よりも低減できるということであり、液晶表示装置以外であっても、特定電極間における電気的短絡の発生確率を低減する目的で使用することが可能である。特に、電流量等の電気特性の低下を抑制しつつ特定電極間における電気的短絡の発生確率を低減する必要があるものであれば、あらゆる装置に薄膜トランジスタを使用することが可能である。また、実施の形態等では、液晶表示装置として、いわゆるＴＮ（Twisted Nematic）方式の例を用いたが、例えばＩＰＳ（In Plane Switching）方式等、他の構造を有する液晶表示装置を用いても良い。また、実施の形態および変形例では、アレイ基板１等に対して平面光を供給するものとしてバックライト１２を用いた透過型液晶表示装置について説明したが、かかる構成に限定して解釈する必要はなく、例えば太陽光等を利用した反射型液晶表示装置について本発明を適用することとしても良い。また、変形例ではソース／ドレイン電極４４、５１（特許請求の範囲における第２電極に相当）およびゲート電極５２（特許請求の範囲における第３電極に相当）について屈曲形状を有することとしたが、このほかにも例えば特許請求の範囲における第１電極に相当するソース／ドレイン電極１９等について屈曲構造を有することとしても良い。さらに、屈曲形状としてはコの字形状に限定して解釈するべきではなく、矩形以外の任意の屈曲形状を採用することとしても良い。また、特許請求の範囲における第１配線、第２配線として走査線８−２、８−３を例に説明を行ったが、第１配線、第２配線は、走査線８−２、８−３のように電位変動する場合に限定して解釈するべきではなく、それぞれの電位が別個独立に規定されているという条件を満たすのであれば、少なくともいずれか一方の電位が定電位を維持することとしても良い。 As mentioned above, although the present invention has been described over the embodiment and the first and second modifications, the present invention should not be construed as being limited to the above-described embodiment and the like. It is possible to come up with examples. For example, in the embodiments and the like, only the example in which the thin film transistor (second thin film transistor) is applied to the liquid crystal display device has been described, but it is not necessary to limit to the application example. That is, as one of the advantages of the thin film transistor of the present invention, the probability of an electrical short circuit between specific electrodes (in the embodiment, between the source / drain electrode 19 and the gate electrode 21) is set between other electrodes ( In the embodiment, it can be reduced more than between the source / drain electrode 20 and the gate electrode 21, and the object is to reduce the probability of occurrence of an electrical short circuit between specific electrodes even in a device other than a liquid crystal display device. Can be used. In particular, a thin film transistor can be used in any device as long as it is necessary to reduce the probability of an electrical short circuit between specific electrodes while suppressing a decrease in electrical characteristics such as the amount of current. In the embodiments and the like, an example of a so-called TN (Twisted Nematic) method is used as the liquid crystal display device, but a liquid crystal display device having another structure such as an IPS (In Plane Switching) method may be used. . Further, in the embodiment and the modification, the transmissive liquid crystal display device using the backlight 12 as the one that supplies the planar light to the array substrate 1 or the like has been described. For example, the present invention may be applied to a reflective liquid crystal display device using sunlight or the like. In the modification, the source / drain electrodes 44 and 51 (corresponding to the second electrode in the claims) and the gate electrode 52 (corresponding to the third electrode in the claims) have a bent shape. In addition, for example, the source / drain electrode 19 corresponding to the first electrode in the claims may have a bent structure. Furthermore, the bent shape should not be interpreted as being limited to a U-shape, and any bent shape other than a rectangle may be adopted. Further, the scanning lines 8-2 and 8-3 have been described as examples of the first wiring and the second wiring in the claims, but the first wiring and the second wiring are the scanning lines 8-2 and 8-. This should not be limited to the case where the potential fluctuates as in FIG. 3, and at least one of the potentials should maintain a constant potential as long as the condition that each potential is defined independently is satisfied. It is also good.

実施の形態にかかる液晶表示装置の全体構成を示す模式図である。It is a schematic diagram which shows the whole structure of the liquid crystal display device concerning embodiment. 実施の形態にかかる液晶表示装置に備わるアレイ基板上に形成される回路構造を示す模式図である。It is a schematic diagram which shows the circuit structure formed on the array board | substrate with which the liquid crystal display device concerning Embodiment is equipped. アレイ基板上に形成される第２薄膜トランジスタの構造の詳細を説明するための模式図である。It is a schematic diagram for demonstrating the detail of the structure of the 2nd thin-film transistor formed on an array substrate. 図２の参考線Ａにおける断面構造を示す模式図である。It is a schematic diagram which shows the cross-sectional structure in the reference line A of FIG. アレイ基板上に形成される回路構造について示す等価回路図である。It is an equivalent circuit diagram shown about the circuit structure formed on an array substrate. 画像表示を行う際における信号線および走査線の電位変動を示すタイムチャートである。It is a time chart which shows the electric potential fluctuation | variation of a signal line at the time of performing an image display and a scanning line. 実施の形態における第２薄膜トランジスタの利点を説明するための模式図である。It is a schematic diagram for demonstrating the advantage of the 2nd thin-film transistor in embodiment. 変形例１における第２薄膜トランジスタの構造を示す模式図である。10 is a schematic diagram showing a structure of a second thin film transistor in Modification 1. FIG. 変形例２における第２薄膜トランジスタの構造を示す模式図である。12 is a schematic diagram illustrating a structure of a second thin film transistor in Modification 2. FIG. 従来の多重画素構造の液晶表示装置に備わるアレイ基板上に形成された回路構造について示す等価回路図である。FIG. 10 is an equivalent circuit diagram showing a circuit structure formed on an array substrate provided in a conventional liquid crystal display device having a multi-pixel structure.

Explanation of symbols

１アレイ基板
２対向基板
３液晶層
４共通電極
５ａ、５ｂ配向膜
６ａ、６ｂ偏光板
７表示画素
８走査線
９信号線
１０走査線駆動回路
１１信号線駆動回路
１３画素電極
１４第１薄膜トランジスタ
１５第２薄膜トランジスタ
１６蓄積容量
１７第３薄膜トランジスタ
１９、２０ソース／ドレイン電極
２１ゲート電極
２２、２３接触側端部
２５ゲート電極
２６ゲート絶縁層
２７、２８チャネル形成領域
２９、３０ソース／ドレイン電極
３１、３２エッチングストッパー層
３３保護層
３４、３５接続電極
３８電流通過領域
３９、４０ソース／ドレイン電極
４１電流通過領域
４３、４４ソース／ドレイン電極
４５ゲート電極
４６、４７接触側端部
４８電流通過領域
５０、５１ソース／ドレイン電極
５２ゲート電極
Ａ１〜Ｆ１画素電極
Ｄｍ信号線
Ｇｎ、Ｇｎ＋１、Ｇｎ＋２、Ｇｎ＋３走査線
Ｍ１第１の薄膜トランジスタ
Ｍ２第２の薄膜トランジスタ
Ｍ３第３の薄膜トランジスタ DESCRIPTION OF SYMBOLS 1 Array substrate 2 Opposite substrate 3 Liquid crystal layer 4 Common electrode 5a, 5b Alignment film 6a, 6b Polarizing plate 7 Display pixel 8 Scan line 9 Signal line 10 Scan line drive circuit 11 Signal line drive circuit 13 Pixel electrode 14 1st thin-film transistor 15 1st 2 Thin film transistor 16 Storage capacitor 17 Third thin film transistor 19, 20 Source / drain electrode 21 Gate electrode 22, 23 Contact side edge 25 Gate electrode 26 Gate insulating layer 27, 28 Channel formation region 29, 30 Source / drain electrode 31, 32 Etching Stopper layer 33 Protective layer 34, 35 Connection electrode 38 Current passing region 39, 40 Source / drain electrode 41 Current passing region 43, 44 Source / drain electrode 45 Gate electrode 46, 47 Contact side end 48 Current passing region 50, 51 Source / Drain electrode 52 Electrode A1~F1 pixel electrode Dm signal lines Gn, Gn + 1, Gn + 2, Gn + 3 scan lines M1 first thin film transistor M2 second thin film transistor M3 third TFT

Claims

A liquid crystal display device that displays an image using an electro-optical effect of a liquid crystal material,
A signal line for transmitting a display signal corresponding to the display gradation;
A first pixel electrode and a second pixel electrode to which the display signal is supplied via the signal line;
A conduction state between the first pixel electrode formed by a transistor having a source electrode, a drain electrode, and a gate electrode and connected to one and the other of the source electrode and the drain electrode and the signal line is controlled. A first switching element;
A first electrode having a first long width at a contact side end with a current passing region formed in the channel; and the current passing region electrically connected to the gate electrode of the first switching element; A second electrode having a width of a second length greater than the first length, a third electrode to which a predetermined voltage is applied during channel formation, the first electrode, the second electrode, and the second electrode A channel forming region that is disposed between the third electrode and forms a channel when the third electrode is applied with a predetermined voltage, and the current passing region is the contact side end of the first electrode A trapezoid having the first long portion and the bottom end of the contact end portion of the second electrode as upper and lower bases, and controls a driving state of the first switching element Second switch formed by a thin film transistor And grayed element,
A third switching element for controlling a conduction state between the second pixel electrode and the signal line;
A first scanning line that controls the driving state of the second switching element and that is integrally formed with the third electrode to control the driving state of the thin film transistor;
A second scanning line connected to the first electrode and controlling a driving state of the first switching element when driving the thin film transistor;
A liquid crystal display device comprising: an array substrate comprising:

2. The liquid crystal display device according to claim 1 , wherein the second length is determined such that an effective value of a width of the current passage region corresponds to a current amount required for the thin film transistor.

A signal line driving circuit electrically connected to the signal line;
A scanning line driving circuit electrically connected to the first scanning line and the second scanning line;
A counter substrate disposed to face the array substrate;
A liquid crystal material sealed between the array substrate and the counter substrate;
The liquid crystal display device according to claim 1 or 2, further comprising a.