JP4682295B2 - The liquid crystal display device - Google Patents

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Description

本発明は、印加電圧に応じたチャネルが形成され、該チャネル内における電流通過領域を通じて電流が流れる薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置に関するものである。 The present invention is a channel corresponding to the applied voltage is formed, the present invention relates to a liquid crystal display device using a thin film transistor and the thin film transistor flows current through the current passage region in the said channel.

CRTディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入と共に飛躍的な進歩を遂げようとしている。 Resolution of slow was the display of progress in CRT displays, are poised for breakthrough with the introduction of new technologies, including liquid crystal. すなわち、液晶表示装置は微細加工を施すことによりCRTディスプレイに比べて高精細化が比較的容易である。 That is, the liquid crystal display device is a high definition is relatively easy compared to the CRT display by performing microfabrication.

液晶表示装置として、スイッチング素子としてのTFT(Thin Film Transistor:薄膜トランジスタ)を用いたアクティブマトリックス方式の液晶表示装置が知られている。 As a liquid crystal display device, TFT as a switching element: the liquid crystal display device of the active matrix system using (Thin Film Transistor) have been known. このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたTFTアレイ基板と、その基板と所定の間隔を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタによって制御して、液晶の電気光学的効果を利用して表示を可能としている。 The liquid crystal display device of the active matrix method, the scanning lines and signal lines arranged in a matrix, and the TFT array substrate thin film transistor is disposed in the intersection, it is disposed with its substrate by a predetermined distance a liquid crystal material is sealed between the counter substrate, the voltage applied to the liquid crystal material is controlled by thin film transistors, thereby enabling the display by using a liquid crystal electro-optical effect. 薄膜トランジスタのオン・オフは、走査線と信号線とによって与えられる電位によって制御され、かかる走査線および信号線は、それぞれ駆動回路に接続されている。 Thin film transistor on and off is controlled by the potential applied by the scanning lines and signal lines, such scanning lines and signal lines are connected to the respective drive circuits.

液晶表示装置の近年の高精細化の傾向に鑑みて、画素の増大に伴って信号線及び走査線の本数が増大し、駆動ICの数も増大する傾向がある。 In view of the recent trend of higher definition of the liquid crystal display device, the number of signal lines and scanning lines increases with increased pixel, the number of the drive IC also tends to increase. かかる傾向は製造コストの上昇と共に歩留まりの悪化を招くため、異なる複数の列に属する画素電極群に対して1本の信号線によって時分割で電位を与えることで信号線の本数及び信号線に接続する駆動ICの数を低減する構造(以下において、「多重画素構造」と称する)が提案されている(例えば、特許文献1参照。)。 Such tendency for deteriorated yield with increasing production costs, connected with the number and the signal line of the signal line by applying a potential in time division by a single signal line to the pixel electrode groups belonging to different rows (hereinafter, referred to as "multi-pixel structure") structure to reduce the number of driver IC for has been proposed (e.g., see Patent Document 1.).

図10は、多重画素構造を有する液晶表示装置に備わるTFTアレイ基板の構造の一例について示す等価回路図である。 Figure 10 is an equivalent circuit diagram showing an example of a structure of a TFT array substrate included in a liquid crystal display device having a multi-pixel structure. 図10に示すように、例えば画素電極A1は、第1の薄膜トランジスタM1及び第2の薄膜トランジスタM2を介して走査線Gn+1及び走査線Gn+2に接続され、信号線Dmから表示信号を供給される。 As shown in FIG. 10, for example, the pixel electrode A1 through the first TFT M1 and the second thin film transistor M2 is connected to the scanning line Gn + 1 and the scanning line Gn + 2, are supplied to the display signal from the signal line Dm. また、画素電極B1は、第3の薄膜トランジスタM3を介して走査線Gn+1に接続され、同じく信号線Dmから表示信号を供給される。 Further, the pixel electrode B1 is connected through the third thin film transistor M3 to the scanning line Gn + 1, is also supplied to the display signal from the signal line Dm. 他の画素電極も同様の回路構造と接続されることで、例えば同一の信号線Dmから順次画素電極A1、B1、C1、D1と表示信号が供給され、画像を表示する。 By being connected other pixel electrode is also the same circuit structure, for example, the same sequence the pixel electrode from the signal line Dm of A1, B1, C1, D1 and the display signal is supplied, an image is displayed. かかる構造を採用することで、図10でも示すように信号線の本数を低減し、ひいては信号線に接続する駆動ICの数を低減することが可能となるため、製造コストを低減できる等の利点を有する。 By adopting such a structure, advantages such as reducing the number of signal lines as shown also in FIG. 10, it becomes possible to reduce the number of driving IC to be connected to the turn signal line, the manufacturing cost can be reduced having.

なお、図10に示す配線構造以外でも、特開平6−148680号公報、特開平11−2837号公報、特開平5−265045号公報、特開平5−188395号公報、特開平5−303114号公報等において多重画素構造を用いた液晶表示装置について開示がなされている。 Also in other than the wiring structure shown in FIG. 10, JP-A 6-148680, JP-A No. 11-2837, JP-A No. 5-265045, JP-A No. 5-188395, JP-A No. 5-303114 Patent Publication disclosures have been made on a liquid crystal display device using the multi-pixel structure in such.

特開2002−196357号公報 JP 2002-196357 JP

しかしながら、一般に薄膜トランジスタは、層間絶縁層の欠陥等に起因して各電極間が短絡するおそれがあり、特に上記の多重画素構造を用いた液晶表示装置では、薄膜トランジスタを形成する電極のうち、特定の電極間が短絡した場合に大きな問題となる。 However, in general thin film transistor, there is a risk of short circuit between due to the electrodes to a defect or the like of the interlayer insulating layer, particularly in a liquid crystal display device using the multi-pixel structure described above, among the electrodes forming the thin film transistors, certain a major problem when the electrodes are short-circuited. 以下、かかる問題について詳細に説明する。 The following is a detailed description of such a problem.

図10にも示したように、多重画素構造を用いた液晶表示装置に備わる第2の薄膜トランジスタM2は、ソース電極が走査線Gn+2と電気的に接続され、ゲート電極が走査線Gn+1と電気的に接続された構成を有する。 As also shown in FIG. 10, the second TFT M2 provided in the liquid crystal display device using the multi-pixel structure, the source electrode is electrically connected to the scanning line Gn + 2, a gate electrode scanning line Gn + 1 electrically having connected. 従って、第2の薄膜トランジスタM2のゲート・ソース間が短絡した場合には、本来独立して電位供給を行う必要のある複数の走査線間が短絡することとなり、画像表示機能に重大な支障が生じることとなる。 Therefore, when the gate-source of the second TFT M2 is short-circuited, it becomes that between a plurality of scanning lines that need to be independently potential supply originally shorting occurs serious hindrance to the image display function and thus. このため、行列状に配列される画素電極に対応して多数形成される第2の薄膜トランジスタM2のうち、一つでもゲート・ソース間に短絡を生じた画像表示装置を製品として出荷することは妥当ではない。 Therefore, among the second TFT M2, which is a large number in correspondence with the pixel electrodes arranged in a matrix, is appropriate to ship an image display device caused a short circuit between the gate and source even one as a product is not. この結果、従来の多重画素構造を用いた液晶表示装置は、第2の薄膜トランジスタM2に相当する構成要素を持たない一般的な液晶表示装置と比較して、信号線の本数が低減されている割には製造歩留まりが向上しないという課題を有することとなる。 As a result, the liquid crystal display device using the conventional multi-pixel structure, as compared with the general liquid crystal display apparatus having no component corresponding to the second TFT M2, split the number of signal lines is reduced It will have a problem that the manufacturing yield is not improved to.

一方で、第2の薄膜トランジスタM2について、第1の薄膜トランジスタM1のゲート電極と電気的に接続されているドレイン電極と、ゲート電極との間に生じうる短絡は、ゲート・ソース間の短絡と比較して深刻度は低い。 Meanwhile, the second thin film transistor M2, and the drain electrode being a gate electrode electrically connected to the first TFT M1, the short circuit may occur between the gate electrode, as compared to a short circuit between the gate and source severity Te is low. すなわち、理想的にはゲート・ドレイン間の短絡が発生しないことが好ましいのはもちろんであるが、万一短絡が生じたとしても、その場合には対応する表示画素の表示特性が劣化するのみであり、多数存在する他の画素の表示特性に悪影響を与えることは無い。 That is, ideally of course it is preferable that a short circuit between the gate and the drain does not occur, even should a short circuit occurs, only the display characteristics of the corresponding display pixel is degraded when the There, it will not adversely affect the display characteristics of other pixels exist. このため、仮にゲート・ドレイン間に短絡が生じるのが、多数存在する第2の薄膜トランジスタM2のごく一部の場合には、生じる問題は視認がきわめて困難な程度の軽微なものであり、一般的には製品として出荷することに問題になることはない。 Therefore, it if the short circuit between the gate and drain occurs when the small portion of the second TFT M2 that there are many results problems are immaterial degree viewing is very difficult, generally not be a problem to be shipped as a product is in.

このように、薄膜トランジスタ等の半導体素子は、電極間に生じる短絡の重要度に差が生じる場合がしばしば存在し、液晶表示装置に用いる場合以外であっても、あらかじめ短絡防止の重要度の高い特定電極間において、電気的短絡の発生確率を低減した薄膜トランジスタが必要である。 Thus, a semiconductor element such as a thin film transistor, when a difference in the importance of the short-circuit occurring between the electrodes occurs often present, be other than the case of using the liquid crystal display device, high importance of pre-circuit preventing certain between the electrodes is reduced TFT probability of occurrence of electrical short circuits is needed.

また、電気的短絡の発生確率を低減する構造とした場合であっても、薄膜トランジスタの電気特性を低下させることは好ましくない。 Further, even when the structure to reduce the probability of occurrence of an electrical short, it is not preferable to reduce the electric characteristics of the thin film transistor. 例えば、層間絶縁膜(ゲート絶縁層等)の膜厚を高めることによって短絡発生確率を低減することは可能であるが、かかる構造を採用することは、チャネルを通過できる電流量が減少するという問題が新たに生じるため、妥当ではない。 For example, a problem that it is possible to reduce the short circuit occurrence probability by increasing the thickness of the interlayer insulating film (gate insulating layer), employing such a structure, the amount of current that can pass through the channel is reduced since the newly generated, it is not reasonable.

本発明は、上記に鑑みてなされたものであって、電気特性の低下を抑制しつつ特定電極間の短絡発生を抑制した薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置を実現することを目的とする。 The present invention was made in view of the above, and an object thereof is to realize a liquid crystal display device using a thin film transistor and the thin film transistor was suppressed short circuit between certain electrodes while suppressing the deterioration of electric characteristics.

上述した課題を解決し、目的を達成するために、請求項1にかかる液晶表示装置は、液晶材料の電気光学的効果を利用して画像表示を行う液晶表示装置であって、表示階調に応じた表示信号を伝送する信号線と、前記信号線を介して前記表示信号を供給される第1画素電極および第2画素電極と、 ソース電極、ドレイン電極、およびゲート電極を有するトランジスタによって形成され、前記ソース電極および前記ドレイン電極の一方および他方にそれぞれ前記第1画素電極と前記信号線との間の導通状態を制御する第1スイッチング素子と、チャネル内に形成される電流通過領域との接触側端部が第1長を有する第1電極と、前記第1スイッチング素子の前記ゲート電極と電気的に接続されると共に前記電流通過領域との接触側端部が前記第 To solve the above problems and achieve the object, a liquid crystal display device according to claim 1, a liquid crystal display device for displaying an image by utilizing the electro-optical effect of liquid crystal material, the display gradation a signal line for transmitting display signals corresponding to a first pixel electrode and second pixel electrode is supplied with the display signal via the signal line, is formed by a transistor having a source electrode, a drain electrode, and gate electrode , contact between the source electrode and the and the first switching element for controlling a conduction state between the one and the signal lines and each of the first pixel electrode to the other of the drain electrode, the current passage region formed in the channel a first electrode side end portion has a first length, wherein the contact end of the current passage area with the gate electrode and electrically connected to the first switching element is the first 長よりも大きい第2長を有する第2電極と、チャネル形成時に所定電圧が印加される第3電極と、前記第1電極および前記第2電極と、前記第3電極との間に配置され、前記第3電極が所定電圧を印加された際にチャネルを形成するチャネル形成領域とを有し、 前記電流通過領域は、前記第1電極の前記接触側端部の、前記第1長の部分および前記第2電極の前記接触端部の、前記第2長の部分を上底および下底とする台形であり、前記第1スイッチング素子の駆動状態を制御する薄膜トランジスタによって形成される第2スイッチング素子と、前記第2画素電極と前記信号線との間の導通状態を制御する第3スイッチング素子と、前記第2スイッチング素子の駆動状態を制御すると共に、前記第3電極と一体的に形成されて前記薄膜トラ A second electrode having a second length greater than the length, and the third electrode predetermined voltage during channel formation is applied, said first electrode and said second electrode is disposed between the third electrode, and a channel formation region in which the third electrode forms a channel when it is applied with a predetermined voltage, the electric current passage area is, the contact-side end portion of the first electrode, the portion of the first length and the contact end portion of the second electrode, a trapezoid to portions upper base and lower base of the second length, and a second switching element formed by a thin film transistor which controls the driving state of said first switching element the third switching element for controlling a conduction state between the second pixel electrode and the signal line, the controls the driving state of the second switching element, said third electrode and formed integrally with thin film Tora ジスタの駆動状態を制御する第1走査線と、前記第1電極と接続され、前記薄膜トランジスタの駆動時に前記第1スイッチング素子の駆動状態を制御する第2走査線とを備えたアレイ基板を有することを特徴とする。 A first scanning line for controlling the driving state of register, which is connected to the first electrode, to have an array substrate and a second scanning line for controlling the driving state of the first switching element during operation of the thin film transistor the features.

この請求項の発明によれば、第1電極と第3電極との間の短絡発生確率が低減された薄膜トランジスタによって第2スイッチング素子を形成しており、かつ第3電極は第1走査線に接続され、第1電極は第2走査線に接続されていることから、第1走査線と第2走査線との間で短絡が生じることを低減し、第1走査線と第2走査線との間の短絡によって生じる画像表示特性の低下を防止することができる。 According to the invention of claim 1, a thin film transistor of a short circuit probability is reduced between the first electrode and the third electrode forms a second switching element, and the third electrode to the first scan line connected, since the first electrode is connected to the second scan line, to reduce a short circuit between the first scan line and the second scan line occurs, a first scan line and the second scan line it is possible to prevent the deterioration of image display characteristics caused by a short between.

また、請求項にかかる液晶表示装置は、上記の発明において、前記第2長は、前記電流通過領域の幅の実効値が前記薄膜トランジスタに要求される電流量に対応した値となるよう定められることを特徴とする。 The liquid crystal display device according to claim 2, in the above invention, the second length is determined such that the effective value of the width of the current passage area is a value corresponding to the amount of current required to the thin film transistor it is characterized in.

また、請求項にかかる液晶表示装置は、上記の発明において、前記信号線と電気的に接続された信号線駆動回路と、前記第1走査線および前記第2走査線と電気的に接続された走査線駆動回路と、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶材料とを備えたことを特徴とする。 The liquid crystal display device according to claim 3, in the above invention, the signal line is electrically connected to the signal line driver circuit, is connected to the first electrically scanning line and the second scan line a scanning line driving circuit, a counter substrate disposed to face the array substrate, characterized by comprising a liquid crystal material sealed between the array substrate and the opposite substrate.

本発明にかかる薄膜トランジスタは、第1電極の接触側端部の幅よりも第2電極の接触側端部の幅が大きい構成を有することで、第1電極と第3電極との間における短絡発生確率を、第2電極と第3電極との間における短絡発生確率よりも低減することが可能である。 A thin film transistor according to the present invention, than the width of the contact-side end portion of the first electrode to have a structure width of the contact end is larger in the second electrode, a short circuit occurs between the first electrode and the third electrode the probability can be reduced than the short circuit occurrence rate between the second electrode and the third electrode. また、本発明にかかる薄膜トランジスタは、第2電極の幅に関して、単に第1電極の幅よりも大きくするのではなく、第1電極と第2電極との間に生じる電流通過領域幅の実効値が所定値となるよう定められている。 Further, the thin film transistor according to the present invention, with respect to the width of the second electrode, instead of simply greater than the width of the first electrode, the effective value of the current passing through region width occurring between the first electrode and the second electrode It is defined to be a predetermined value. 従って、接触側端部の幅を変化させたにも関わらず電流量を所望の値に維持することが可能であり、電気特性の低下を抑制しつつ、特定電極間(第1電極と第3電極との間)における短絡発生確率を低減することが可能である。 Therefore, the amount of current despite changing the width of the contact-side end it is possible to maintain a desired value, while suppressing the deterioration of electrical properties, between specific electrodes (first electrode and the third it is possible to reduce the short-circuit probability between) the electrode.

以下に、本発明にかかる薄膜トランジスタおよび薄膜トランジスタを用いた液晶表示装置を実施するための最良の形態(以下、単に「実施の形態」と称する)について図面を参照しつつ説明を行う。 Hereinafter, the best mode for carrying out the liquid crystal display device using a thin film transistor and the thin film transistor according to the present invention (hereinafter, simply referred to as "embodiments") will be described with reference to the drawings. なお、図面は模式的なものであって現実のものとは異なることに留意すべきであり、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 It should be noted that the drawings are to be noted are different from real ones a merely schematic, it is a matter of course that dimensional relationships and ratios are also include portions having different mutual drawings is there. なお、以下の実施の形態では、本発明にかかる薄膜トランジスタを液晶表示装置に適用した構成について説明を行うが、本発明にかかる薄膜トランジスタの適用対象が液晶表示装置に限定されないことはもちろんである。 In the following embodiment, a thin film transistor according to the present invention will be described the structure applied to a liquid crystal display device, the thin film transistor Covers according to the present invention is not limited to a liquid crystal display device, as a matter of course. また、以下の説明においては、薄膜トランジスタについて、ゲート電極以外の電極構造は、ソース電極およびドレイン電極のいずれとしても機能させることが可能であるため、ソース/ドレイン電極と称することとする。 In the following description, a thin film transistor, the electrode structure other than the gate electrode, since it is possible to function as either a source electrode and a drain electrode is referred to as a source / drain electrode. さらに、以下で言及する薄膜トランジスタは、nチャネルのものとして説明するが、pチャネルのものに本発明を適用可能なことは言うまでもない。 Further, the thin film transistor referred to below, is described as the n-channel, it goes without saying that the present invention can be applied to those of the p-channel.

図1は、本実施の形態にかかる液晶表示装置の全体構成を示す模式図である。 Figure 1 is a schematic diagram showing the overall configuration of a liquid crystal display device according to this embodiment. なお、図1では、アレイ基板1が他の構成要素と分離した状態で表示されているが、これはアレイ基板1の表面構造の理解を容易にするために便宜的に表示したものであって、実際の液晶表示装置では、アレイ基板1と、配向膜5aとは密着した構造を有する。 In FIG. 1, the array substrate 1 is displayed in a state of being separated from the other components, this is obtained by conveniently displayed in order to facilitate understanding of the surface structure of the array substrate 1 , in actual liquid crystal display device includes an array substrate 1, a structure in which close contact with the alignment film 5a.

本実施の形態にかかる液晶表示装置は、図1に示すように、所定の回路構造が形成されたアレイ基板1と、アレイ基板1に対向して配置された対向基板2と、アレイ基板1と対向基板2との間に封入される液晶層3とを備える。 The liquid crystal display device according to this embodiment, as shown in FIG. 1, the array substrate 1 in which a predetermined circuit structure is formed, a counter substrate 2 disposed to face the array substrate 1, the array substrate 1 and a liquid crystal layer 3 is sealed between the counter substrate 2. より詳細には、アレイ基板1上には配向膜5a、対向基板2の下面には共通電極4および配向膜5bが形成され、配向膜5a、5bは液晶層3と直接接する構成となっている。 More specifically, the alignment film 5a is formed on the array substrate 1, the common electrode 4 and an alignment film 5b is formed on the lower surface of the counter substrate 2, alignment films 5a, 5b has a structure in which direct contact with the liquid crystal layer 3 . また、アレイ基板1の外面および対向基板2の外面上に偏光板6aがそれぞれ配置されている。 The polarizing plate 6a is arranged on the outer surface of the outer surface and the opposing substrate 2 of the array substrate 1. また、アレイ基板1の下部には、アレイ基板1に対して平面光を出力するバックライト12が配置されている。 Further, the lower portion of the array substrate 1, the backlight 12 is arranged to output a planar light to the array substrate 1.

アレイ基板1および対向基板2は、それぞれ光透過性に優れた透明プラスチック基板または無アルカリガラス等を母材として形成され、表面が平坦性に優れた構造を有する。 The array substrate 1 and the counter substrate 2 are formed respectively light transmissive excellent transparent plastic substrate or non-alkali glass or the like as a base material, having a surface excellent in flatness structure. なお、対向基板2の内表面上には共通電極4が配置され、後述する表示画素7に備わる画素電極との間で所定の電界を生じる機能を有する。 Note that on the inner surface of the counter substrate 2 is disposed a common electrode 4, it has a function to produce a predetermined electric field between the pixel electrode provided in the display pixel 7 described later. また、図示を省略したが、カラー表示を行う液晶表示装置の場合、対向基板の内面上または外面上にR、G、Bに対応した光透過特性を有するカラーフィルタを配置した構成を採用するのが通常である。 Although not shown, in the case of the liquid crystal display device that performs color display, to adopt R, G, the configuration of arranging the color filter having a light transmission characteristic corresponding to B on the inside or on the outer surface of the counter substrate There is usually.

液晶層3は、配向性を有する液晶分子を主成分として形成されている。 The liquid crystal layer 3 is formed mainly of liquid crystal molecules having orientation. 液晶層3に含まれる液晶分子の例としては、例えばフッ素系ネマチック液晶分子を使用することが可能である。 Examples of liquid crystal molecules in the liquid crystal layer 3, it is possible to use for example a fluorine-containing nematic liquid crystal molecules. この他の液晶分子であっても、一般にTN方式の液晶表示装置に利用可能な液晶分子であれば、液晶層3を構成する液晶分子として利用可能であって、液晶分子について特に限定する必要はない。 Even this other liquid crystal molecules, if generally liquid crystal molecules available for the liquid crystal display device of TN type, be available as a liquid crystal molecule constituting the liquid crystal layer 3, is required to limit the liquid crystal molecules Absent.

配向膜5a、5bは、液晶層3に含まれる液晶分子の配向方向を規定するためのものである。 Alignment films 5a, 5b are intended to define the alignment direction of liquid crystal molecules in the liquid crystal layer 3. 具体的には、配向膜5a、5bは、それぞれ液晶層3と接する表面に異方性を持たせた構造を有し、かかる異方性構造に従って配向膜5a、5b近傍の液晶分子の配向方向が規定される。 Specifically, the alignment films 5a, 5b each have a structure which gave anisotropy on the surface in contact with the liquid crystal layer 3, the alignment film 5a according Such anisotropic structure orientation of the liquid crystal molecules of 5b vicinity There are defined.

偏光板6a、6bは、入力光のうち所定方向の偏光成分のみを通過させる透過軸を備えた構造を有する。 Polarizer 6a, 6b has a structure having a transmission axis to pass only the polarization component in a predetermined direction of the input light. 液晶層3に含まれる液晶分子の配向方向と、偏光板6a、6bとの間に生じる光学的な相関関係に基づいて、後述する表示画素7ごとの光透過率が制御されて画像表示が行われている。 And the alignment direction of liquid crystal molecules in the liquid crystal layer 3, the polarizing plate 6a, based on the optical correlation occurring between 6b, light transmittance is controlled image displayed a row for each display pixel 7 described later are we.

次に、アレイ基板1上に形成された回路構造について説明する。 Next, a description will be given of a circuit structure formed on the array substrate 1. 図1に示すように、アレイ基板1上には、画素電極および所定の回路素子によって形成され、行列状に配置された複数の表示画素7と、表示画素7によって形成される行列の列方向に延伸し、表示画素7に対して所定の走査信号を供給する複数の走査線8と、表示画素7によって形成される行列の行方向に延伸し、表示画素7に対して表示階調に応じた表示信号を供給する複数の信号線9と、表示画素7を選択するための走査信号を生成する走査線駆動回路10と、表示信号を生成する信号線駆動回路11とを備える。 As shown in FIG. 1, on the array substrate 1 is formed by the pixel electrode and the predetermined circuit elements, a plurality of display pixels 7 arranged in a matrix, the column direction of the matrix formed by the display pixels 7 stretched, a plurality of scanning lines 8 for supplying a predetermined scanning signal to the display pixels 7, and extending in the row direction of the matrix formed by the display pixels 7, in accordance with the display gradation to the display pixels 7 It includes a plurality of signal lines 9 for supplying a display signal, a scanning line driving circuit 10 for generating a scanning signal for selecting the display pixel 7, a signal line driver circuit 11 for generating a display signal.

表示画素7およびその周辺回路構造について詳細に説明する。 It will be described in detail the display pixel 7 and the peripheral circuit structure thereof. 図2は、表示画素7およびその周辺回路の構造について示す模式図である。 Figure 2 is a schematic diagram showing the structure of a display pixel 7 and its peripheral circuits. 図2に示すように、表示画素7は、表示画素7−1および表示画素7−2の2種類の構造を有し、それぞれが走査線8および信号線9と電気的に接続した構成を有する。 2, the display pixels 7 has two kinds of structures of the display pixel 7-1 and the display pixel 7-2 has a configuration in which each electrically connected to the scanning lines 8 and signal lines 9 . なお、図2に示すように、隣接して配置される表示画素7−1、7−2は、それぞれ同一の信号線9と電気的に接続した構成を有し、異なる列に属する表示画素7−1、7−2が同一の信号線9を共有する構造を採用することによって、一般的な液晶表示装置よりも信号線9の数を低減している。 Incidentally, as shown in FIG. 2, the display pixels 7-1, 7-2 are disposed adjacent each have a configuration in which connection the same signal line 9 and electrically, display pixels belong to different columns 7 by -1,7-2 to adopt a structure to share the same signal line 9, thereby reducing the number of signal lines 9 than typical liquid crystal display device.

表示画素7−1は、画素電極13(特許請求の範囲における第1画素電極に相当)と、画素電極13に一方のソース/ドレイン電極が接続され、他方のソース/ドレイン電極が信号線9と電気的に接続された第1薄膜トランジスタ14(特許請求の範囲における第1スイッチング素子に相当)とを備える。 Display pixel 7-1, the pixel electrode 13 (corresponding to the first pixel electrode in the claims), one source / drain electrode connected to the pixel electrode 13, the other of the source / drain electrodes and signal lines 9 and a first thin film transistor 14 is electrically connected (corresponding to the first switching element in the claims). また、表示画素7−1は、一方のソース/ドレイン電極が後段の走査線8−3に接続され、他方のソース/ドレイン電極が第1薄膜トランジスタ14のゲート電極と電気的に接続され、ゲート電極が走査線8−2と一体化した第2薄膜トランジスタ15(特許請求の範囲における薄膜トランジスタ、第2スイッチング素子に相当)と、画素電極13と前段の走査線8−1とが重なり合う部分に形成された蓄積容量16とを備える。 Further, the display pixel 7-1, one source / drain electrode connected to the subsequent stage of scanning lines 8-3, the other of the source / drain electrode is electrically connected to the gate electrode of the first TFT 14, the gate electrode There second TFT 15 is integrated with the scanning lines 8-2 and (thin film transistor in the claims, corresponding to the second switching element), which is formed on the portion where the pixel electrode 13 and the previous scan line 8-1 overlap and a storage capacitor 16.

画素電極13は、表示画素7−1における表示階調に応じた表示信号を供給されることによって所定の階調を表示するためのものである。 Pixel electrodes 13 is for displaying a predetermined gradation by supplying the display signals corresponding to display gradation of the display pixel 7-1. 具体的には、まず、画素電極13に対して表示階調に対応した所定の電位が供給されることによって、対向して配置される共通電極4との間に所定の電位差が生じる。 Specifically, first, by a predetermined potential corresponding to the display gradation to the pixel electrode 13 is supplied, a predetermined potential difference between the common electrode 4 which is disposed opposite occurs. そして、画素電極13と共通電極4との間には図1にも示したように液晶層3が配置されていることから、画素電極13と共通電極4との間の電位差に応じて液晶層3に含まれる液晶分子の配向方向が変化する。 Then, since the liquid crystal layer 3 are arranged as shown in FIG. 1 between the common electrode 4 and the pixel electrode 13, the liquid crystal layer in accordance with the potential difference between the common electrode 4 and the pixel electrode 13 the alignment direction of liquid crystal molecules contained in 3 changes. 従って、図1に示す偏光板6aを通過した光の偏光方向は液晶層3に含まれる液晶分子によって変化し、変化に応じた強度の光が偏光板6bから出力され、階調に応じた光が出力されることとなる。 Accordingly, the polarization direction of light passing through the polarizing plate 6a shown in FIG. 1 is changed by the liquid crystal molecules in the liquid crystal layer 3, light intensity corresponding to the change is output from the polarizer 6b, the light corresponding to a gradation so that the but is output.

第1薄膜トランジスタ14は、特許請求の範囲における第1スイッチング素子として機能するものである。 The first thin film transistor 14 functions as a first switching element in the claims. 具体的には、第1薄膜トランジスタ14は、第2薄膜トランジスタ15によって駆動状態を制御され、オン状態に制御された際に、信号線9によって与えられる表示信号たる電位を画素電極13に対して供給する機能を有する。 Specifically, the first TFT 14 supplies a controlled drive state by the second thin film transistor 15, when it is controlled to the ON state, a display signal serving potential applied by a signal line 9 to the pixel electrode 13 It has a function.

第2薄膜トランジスタ15は、特許請求の範囲における薄膜トランジスタとして機能するものである。 The second thin film transistor 15 functions as a thin film transistor in the claims. 具体的には、第2薄膜トランジスタ15は、走査線8−2(特許請求の範囲における第1配線および第1走査線の一例に相当)によって供給される走査信号たる電位によって駆動状態を制御され、オン状態に制御された際に、第1薄膜トランジスタ14のゲート電極に対して走査線8−3(特許請求の範囲における第2配線および第2走査線の一例に相当)の電位を供給する機能を有する。 Specifically, the second thin film transistor 15 is controlled to drive state by a scanning signal serving potential supplied by the scanning lines 8-2 (corresponding to an example of the first wiring and the first scan line in the claims), when it is controlled to the oN state, a function of supplying the potential of the scanning line 8-3 (corresponding to an example of the second wiring and the second scanning line in the claims) to the gate electrode of the first TFT 14 a.

蓄積容量16は、画素電極13に表示階調に応じた電位が供給された後に、近傍の配線構造の電位変動の影響等によって画素電極13の電位が変動することを抑制するためのものである。 Storage capacitor 16, after the potential corresponding to the display gradation to the pixel electrode 13 is supplied, is intended to prevent the potential of the pixel electrode 13 is changed by the influence of the potential change of the wiring structure in the vicinity . 具体的には、蓄積容量16は、画素電極13の一部領域と、かかる一部領域と重なり合う走査線8−1の一部とを電極として形成され、走査線8−1が走査信号供給時以外の大半の時間には一定電位を保持することを利用して、画素電極13の電位変動を抑制している。 Specifically, storage capacitor 16 is formed with a partial region of the pixel electrode 13, and a part of the scanning line 8-1 overlapping with such a partial region as an electrode, when the scan line 8-1 scanning signal supply the majority of the time except by utilizing the fact that to maintain a constant potential, and suppresses the potential change of the pixel electrode 13.

表示画素7−2は、表示画素7−1と同様に、画素電極13(特許請求の範囲における第2画素電極に相当)および蓄積容量16を備える一方で、画素電極13に対して表示信号を供給するための回路素子として、単一の第3薄膜トランジスタ17(特許請求の範囲における第3スイッチング素子に相当)のみを備える構造を有する。 Display pixel 7-2, similarly to the display pixel 7-1, while including the pixel electrode 13 (corresponding to the second pixel electrode in the claims) and the storage capacitor 16, a display signal to the pixel electrodes 13 as a circuit element for supplying, having a structure comprising only (corresponding to the third switching element in the claims) a single third TFT 17. 具体的には、第3薄膜トランジスタ17は、一方のソース/ドレイン電極が画素電極13に電気的に接続され、他方のソース/ドレイン電極が信号線9に電気的に接続され、ゲート電極が走査線8−2に電気的に接続された構造を有する。 Specifically, the third thin film transistor 17, one source / drain electrode is electrically connected to the pixel electrode 13, the other source / drain electrode is electrically connected to the signal line 9, a gate electrode scanning line having an electrically connected structure 8-2. 従って、表示画素7−2の場合は、走査線8−2から供給される電位に基づいて第3薄膜トランジスタ17の駆動状態が制御され、第3薄膜トランジスタ17がオン状態に制御された際に、信号線9からの表示信号たる電位を画素電極13に供給することとなる。 Therefore, in the case of the display pixel 7-2, the driving state of the third thin film transistor 17 is controlled on the basis of a potential supplied from the scanning line 8-2, when the third thin film transistor 17 is controlled to ON state, the signal a display signal serving as potentials from the line 9 becomes to be supplied to the pixel electrode 13.

次に、表示画素7−1に備わる第2薄膜トランジスタ15の具体的な構造について詳細に説明する。 It will now be described in detail specific structure of the second TFT 15 provided in the display pixel 7-1. 図3は、第2薄膜トランジスタ15の具体的な構造を説明するための模式図である。 Figure 3 is a schematic diagram for explaining a specific structure of the second TFT 15. 図3に示すように、第2薄膜トランジスタ15は、後段に位置する走査線8−3と電気的に接続されたソース/ドレイン電極19(特許請求の範囲における第1電極に相当)と、第1薄膜トランジスタ14のゲート電極と電気的に接続されたソース/ドレイン電極20(特許請求の範囲における第2電極に相当)と、走査線8−2と一体的に形成されたゲート電極21(特許請求の範囲における第3電極に相当)とを備え、ソース/ドレイン電極19、20が形成される面と、ゲート電極21が形成される面との間にはチャネル形成領域(図3において図示省略)が形成された構造を有する。 As shown in FIG. 3, the second TFT 15, the scanning lines 8-3 and electrically connected to the source / drain electrode 19 located downstream (corresponding to the first electrode in the claims), the first the gate electrode and electrically connected to the source / drain electrode 20 of the thin film transistor 14 (corresponding to the second electrode in the claims), the scanning lines 8-2 and integrally formed gate electrode 21 (claims with considerable) and to the third electrode in the range, the surface of the source / drain electrodes 19 and 20 are formed, a channel formation region between the surface of the gate electrode 21 is formed (not shown in FIG. 3) is having formed structure.

また、第2薄膜トランジスタ15は、図3にも示すように、ソース/ドレイン電極19と、ソース/ドレイン電極20とが互いに非対称な構造を有する。 The second thin film transistor 15, as shown in FIG. 3, comprises a source / drain electrode 19, an asymmetric structure to each other and the source / drain electrode 20. 具体的には、オン状態の際にチャネル形成領域上に形成されるチャネルと接触する側の端部の幅が互いに異なる値となるよう形成されており、ソース/ドレイン電極19における接触側端部22の幅がd 1であるのに対して、ソース/ドレイン電極20における接触側端部23の幅d 2は、d 1よりも大きな値となるよう形成されている。 Specifically, are formed such that the width of the end portion of the side is different values ​​in contact with the channel formed on the channel forming region in the ON state, the contact-side end portion of the source / drain electrode 19 the width of 22 that is d 1, the width d 2 of the contact-side end portion 23 of the source / drain electrode 20 is formed so as to be larger than d 1. さらに、接触側端部22の幅d 1は、同等の電気特性を有する薄膜トランジスタのソース/ドレイン電極における接触側端部の幅よりも小さな値とし、接触側端部23の幅d 2は、同等の電気特性を有する薄膜トランジスタのソース/ドレイン電極における接触側端部の幅よりも大きな値となるよう形成される。 Furthermore, the width d 1 of the contact end 22, a smaller value than the width of the contact-side end portion of the source / drain electrodes of the thin film transistor having the same electrical characteristics, the width d 2 of the contact-side end portion 23, equivalent the width of the contact-side end portion of the source / drain electrodes of the thin film transistor having electric characteristics is formed so as to be greater than.

次に、図2における参考線Aにおける断面構造について説明する。 Next, a description will be given cross-sectional structure of the reference line A in FIG. 図4は、参考線Aにおける断面構造を示す模式図である。 Figure 4 is a schematic view showing a sectional structure along the reference line A. 図4に示すように、参考線Aにおける各構成要素は、アレイ基板1上に所定の半導体材料等によって形成された多層構造を有する。 As shown in FIG. 4, each component in the reference line A has a multilayer structure formed by a predetermined semiconductor material or the like is formed on the array substrate 1. 具体的には、例えば第1薄膜トランジスタ14は、アレイ基板1上の一部領域に形成されたゲート電極25と、アレイ基板1上およびゲート電極25上に形成されたゲート絶縁層26と、ゲート絶縁層26の一部領域上に形成されたチャネル形成領域27と、チャネル形成領域27上に形成されたソース/ドレイン電極29、30およびエッチングストッパー層31と、ソース/ドレイン電極29、30およびエッチングストッパー層31上に形成された保護層33とによって形成されている。 More specifically, for example, the first thin film transistor 14 includes a gate electrode 25 formed on a portion on the array substrate 1, a gate insulating layer 26 formed on the array substrate 1 and the gate electrode 25, gate insulating a channel forming region 27 formed on a portion area of ​​the layer 26, the source / drain electrodes 29, 30 and the etching stopper layer 31 formed on the channel forming region 27, the source / drain electrodes 29, 30 and the etching stopper It is formed by a protective layer 33 formed on the layer 31.

また、第2薄膜トランジスタ15は、アレイ基板1上の一部領域上に形成された走査線8−2(ゲート電極21)と、走査線8−2上およびアレイ基板1上の他の領域上に形成されたゲート絶縁層26と、ゲート絶縁層26上であって、走査線8−2に対応した領域に形成されたチャネル形成領域28と、チャネル形成領域28上であって、ゲート電極21に対応した領域上に形成されたエッチングストッパー層32と、チャネル形成領域28の他の領域上に形成されたソース/ドレイン電極19、20と、ソース/ドレイン電極19、20上に形成された保護層33とによって形成される。 The second TFT 15, the scanning lines 8-2 formed on a partial region on the array substrate 1 (gate electrode 21), the upper scanning lines 8-2 and the other regions on the array substrate 1 and formed a gate insulating layer 26, an over the gate insulating layer 26, a channel formation region 28 formed in a region corresponding to the scanning line 8-2, even on a channel forming region 28, the gate electrode 21 an etching stopper layer 32 formed on the corresponding region, the source / drain electrodes 19 and 20 formed on the other region of the channel formation region 28, a protective layer formed on the source / drain electrodes 19 and 20 33 is formed by the. そして、図2にも示したように第1薄膜トランジスタ14を構成するゲート電極25と、第2薄膜トランジスタ15を構成するソース/ドレイン電極20とは電気的に接続される必要があるため、ゲート電極25は第2薄膜トランジスタ15側に延伸した構造を有し、ソース/ドレイン電極20は第1薄膜トランジスタ14側に延伸した構造を有する。 Then, a gate electrode 25 constituting the first TFT 14, as shown in FIG. 2, since the source / drain electrode 20 constituting the second TFT 15 is required to be electrically connected, the gate electrode 25 has the structure was stretched second TFT 15 side, the source / drain electrode 20 has a structure was stretched first TFT 14 side. そして、ゲート電極25およびソース/ドレイン電極20の互いに近接する側の端部は表面に露出した構造を有すると共に、露出面を含む表面上に接続電極34によって互いが電気的に接続された構造を有する。 Then, and has a structure exposed to the end surface on the side close to each other of the gate electrode 25 and the source / drain electrode 20, to each other by the connection electrode 34 on the surface including the exposed surface of the electrical connection structure a. なお、エッチングストッパー層31、32は、それぞれソース/ドレイン電極19等を作製する際のエッチング工程において、チャネル形成領域27、28の表面に損傷が生じることを抑制するものである。 The etching stopper layer 31, 32 in the etching step of making the respective source / drain electrode 19 and the like, is intended to prevent the damage to the surface of the channel forming regions 27 and 28 occurs. 従って、チャネル形成領域27、28の表面損傷が軽微な場合または表面損傷を防止する他の手段がある場合には、エッチングストッパー層31、32を省略することとしても良い。 Therefore, when the surface damage of the channel formation regions 27 and 28 there are other means of preventing or if surface damage minor may be possible to omit the etching stopper layer 31, 32.

また、図4に示すように、走査線8−2の後段側(図4において、右側)にはアレイ基板1上に走査線8−3が形成されており、かかる走査線8−3は、図2にも示したように、第2薄膜トランジスタ15を構成するソース/ドレイン電極19と電気的に接続される必要がある。 Further, as shown in FIG. 4, (4, right side) the subsequent stage of scanning lines 8-2 and scan lines 8-3 are formed on the array substrate 1 in accordance scanning line 8-3, as also shown in FIG. 2, it needs to be connected to the source / drain electrode 19 and the electrically configuring the second thin film transistor 15. 従って、ソース/ドレイン電極19は、図4に示すように走査線8−3側に延伸した構造を有し、走査線8−3側におけるソース/ドレイン電極19の端部と、走査線8−3とはそれぞれ表面に露出した部分を有すると共にかかる露出部分を含むよう接続電極35が形成され、接続電極35によって互いの間を電気的に接続した構成を有する。 Accordingly, the source / drain electrode 19 has a structure in which stretch to the scanning line 8-3 side as shown in FIG. 4, the end portions of the source / drain electrode 19 in the scanning line 8-3 side, the scanning lines 8 3 and is formed to connect electrodes 35 to include such exposed portion and having a portion exposed to the surface each has a configuration in which electrical connection between each other by the connection electrode 35.

なお、図4に示す構成において、例えばゲート電極25、走査線8−2および走査線8−3のように、同一のハッチングにて図示されるものは、同一工程によって形成されるものである。 In the configuration shown in FIG. 4, for example, the gate electrode 25, as in the scan lines 8-2 and the scanning line 8-3, those shown by the same hatching are those formed by the same process. これらの層構造について、それぞれCVD(Chemical Vapor Deposition)法等による積層処理およびフォトリソグラフィ法によるエッチング処理を行うことによって、図4に示す構造が形成される。 These layer structures, by performing etching with lamination and photolithography method by CVD (Chemical Vapor Deposition) method, respectively, the structure shown in FIG. 4 is formed.

次に、本実施の形態にかかる液晶表示装置の動作について簡単に説明する。 Next, briefly described the operation of the liquid crystal display device according to this embodiment. 図5は、アレイ基板1上に形成される回路構造を模式的に示す等価回路図であり、図6は、図5に示す走査線8−1〜8−4および信号線9−1の電位変動を示すタイムチャートである。 Figure 5 is an equivalent circuit diagram showing a circuit structure formed on the array substrate 1 schematically, FIG. 6, the potential of the scan lines 8-1 to 8-4 and the signal lines 9-1 shown in FIG. 5 is a time chart showing the change. 以下、図5および図6を適宜参照して、本実施の形態にかかる液晶表示装置の動作について簡単に説明する。 Referring to FIGS. 5 and 6 as appropriate, it will be briefly described the operation of the liquid crystal display device according to this embodiment.

まず、図6にも示すように、期間Δt 1において、走査線8−2、8−3の双方が駆動電位を供給する。 First, as shown in FIG. 6, in the period Delta] t 1, both the scanning lines 8-2 and 8-3 supplies a drive voltage. このため、第1薄膜トランジスタ14、第2薄膜トランジスタ15および第3薄膜トランジスタ17がオン状態となり、画素電極13−1、13−2、13−4が信号線9−1と電気的に導通する。 Therefore, the first TFT 14, second TFT 15 and the third thin film transistor 17 is turned ON, and the pixel electrode 13-1,13-2,13-4 to the signal line 9-1 electrical communication with. このため、画素電極13−1、13−2、13−4は、期間Δt 1における信号線9−1の電位Vaと等しい電位が供給される。 Therefore, the pixel electrode 13-1,13-2,13-4 is equal to the potential Va of the signal lines 9-1 in the period Delta] t 1 is supplied.

そして、期間Δt 2において、走査線8−3からの駆動電位の供給が停止され、走査線8−2のみが駆動電位を供給する。 In a period Delta] t 2, the supply of the drive potential of the scanning line 8-3 is stopped, only the scanning lines 8-2 supplies a drive voltage. このため、期間Δt 2では、第2薄膜トランジスタ15および第3薄膜トランジスタ17のみが駆動し、第1薄膜トランジスタ14の駆動が停止する。 Therefore, in the period Delta] t 2, only the second thin film transistor 15 and the third thin film transistor 17 is driven, the driving of the first TFT 14 is stopped. 従って、画素電極13−2と信号線9−1との間の導通は維持される一方で画素電極13−1、13−4と信号線9−1との間が絶縁される。 Thus, between one pixel electrode 13-1,13-4 and the signal lines 9-1 of conduction is maintained between the pixel electrode 13-2 and the signal line 9-1 is insulated. このため、期間Δt 2において、画素電極13−1、13−4の電位はVaに維持される一方、画素電極13−2の電位は、期間Δt 2における信号線9−1の電位Vbに変化する(なお、図6ではVa=Vbのケースを示している)。 Therefore, in the period Delta] t 2, while the potential of the pixel electrode 13-1,13-4 is maintained at Va, the potential of the pixel electrode 13-2, the change in potential Vb of the signal lines 9-1 in the period Delta] t 2 to (also shows the case of Va = Vb in FIG. 6).

以後、同様のプロセスを経て各画素電極に対する電位供給が行われる。 Thereafter, potential supply is performed for each pixel electrode through the same process. すなわち、期間Δt 3においては、期間Δt 1と同様に走査線8−3、8−4から駆動電位が供給されることにより、画素電極13−3、13−4、13−6が信号線9−1の電位Vcを供給される。 That is, in the period Delta] t 3, by the driving potential of the same scan line 8-3 and 8-4 to the period Delta] t 1 is supplied, the pixel electrode 13-3,13-4,13-6 signal line 9 It is supplied with the potential Vc of -1. また、期間Δt 4には、期間Δt 2と同様に走査線8−3のみから駆動電位が供給されることにより、画素電極13−4のみが信号線9−1と導通し、信号線9−1の電位Vdを供給される。 In addition, the period Delta] t 4, by the driving potential only Similarly scan lines 8-3 to the period Delta] t 2 is fed, to conduct only a pixel electrode 13-4 and the signal line 9-1, the signal line 9 It supplied the first potential Vd. この後も同様であって、画素電極13−5、13−6にも所定電位が供給される。 After this a similar, predetermined potential is supplied to the pixel electrodes 13-5,13-6. また、信号線9−1と異なる信号線9−2と導通可能な画素電極13−7〜13−12についても同様に表示階調に応じた電位が供給される。 Further, the potential corresponding to similarly display gradation also signal line 9-1 different signal lines 9-2 and conductible pixel electrode 13-7~13-12 supplied. 本実施の形態にかかる液晶表示装置は、画素電極の電位に起因した電界の影響によって光透過率が変動することから、個々の画素電極13に表示階調に応じた電位が供給されることによって、画面上に各表示画素が所定階調で表示されることとなり、全体として1枚の画像が表示される。 The liquid crystal display device according to this embodiment, since the light transmittance varies by the influence of the electric field due to the potential of the pixel electrode by a potential corresponding to display gradation on each pixel electrode 13 is supplied each display pixel on the screen becomes to be displayed at a predetermined gradation, one image as a whole is displayed.

次に、本実施の形態にかかる液晶表示装置の利点について説明する。 Next, a description about the benefits of a liquid crystal display device according to this embodiment. まず、本実施の形態にかかる液晶表示装置は、第2薄膜トランジスタ15に関して、ソース/ドレイン電極19の接触側端部22の幅d 1が、対向するソース/ドレイン電極20の接触側端部23の幅d 2よりも小さな値となるよう形成されている。 First, a liquid crystal display device according to this embodiment, with respect to the second TFT 15, the width d 1 of the contact end 22 of the source / drain electrode 19, the contact end 23 of the opposing source / drain electrode 20 It is formed so as to be smaller than the width d 2. このため、本実施の形態にかかる液晶表示装置は、異なる走査線8間が短絡する可能性を低減できるという利点を有する。 Therefore, a liquid crystal display device according to this embodiment has the advantage that it can reduce the possibility that during different scanning lines 8 are short-circuited.

既に述べたように、本実施の形態にかかる液晶表示装置は、信号線9の本数を低減するために多重画素構造を採用している。 As already mentioned, a liquid crystal display device of this embodiment employs a multi-pixel structure in order to reduce the number of signal lines 9. そして、多重画素構造を採用した場合には、図2、図3に示したようにゲート電極21が走査線8−2と一体的に形成され、一方のソース/ドレイン電極19が走査線8−2と異なる走査線8−3と電気的に接続された第2薄膜トランジスタ15を設ける必要性が生じることとなる。 Then, in the case of adopting the multi-pixel structure, FIG. 2, the gate electrode 21 as shown in FIG. 3 is formed integrally with the scanning lines 8-2, one source / drain electrode 19 is scanning line 8- so that the 2 and need to provide different scanning lines 8-3 and electrically connected to the second thin film transistor 15 may occur. このため、ソース/ドレイン電極19とゲート電極21との間に形成された絶縁層に絶縁破壊が生じて互いが電気的に短絡した場合には、本来電気的に絶縁されるべき走査線8−2と走査線8−3とが導通して多数の表示画素の表示特性が劣化することとなる。 Therefore, the source / when dielectric breakdown in the insulating layer formed between the drain electrode 19 and the gate electrode 21 to each other occurs is electrically short-circuited, the scan lines should be originally electrically insulated 8- display characteristics of a large number of display pixels in conduction 2 and the scanning lines 8-3 is to be degraded. 従って、わずか一カ所に絶縁破壊が生じたにもかかわらず、ソース/ドレイン電極19とゲート電極21との間が短絡することによって、液晶表示装置全体の表示特性が著しく劣化することとなる。 Accordingly, even though only one place in the dielectric breakdown caused by between the source / drain electrode 19 and the gate electrode 21 are short-circuited, so that the display characteristics of the entire liquid crystal display device is remarkably deteriorated.

一方で、他方のソース/ドレイン電極20とゲート電極21との間に電気的短絡を生じることは、ソース/ドレイン電極19の場合と比較して深刻度は低い。 On the other hand, causing an electrical short between the other of the source / drain electrode 20 and the gate electrode 21, severity in comparison with the case of the source / drain electrode 19 is low. すなわち、ソース/ドレイン電極20が短絡した場合には、対応する表示画素7において表示特性が劣化するのみであり、液晶表示装置全体の表示特性に及ぼす影響は軽微なものに留まるためである。 That is, if the source / drain electrode 20 is short-circuited, only the display characteristics are degraded in the corresponding display pixel 7, the influence on the display characteristics of the liquid crystal display device as a whole is to remain in those minor. 従って、本実施の形態のように多重画素構造を採用した液晶表示装置の場合には、異なる走査線8−3と電気的に接続されたソース/ドレイン電極19とゲート電極21との間における短絡発生確率を、ソース/ドレイン電極20とゲート電極21との間における短絡発生確率よりも低い値にすることが製造歩留まり等の観点から好ましいこととなる。 Therefore, a short circuit between the case of the liquid crystal display device employing a multi-pixel structure as in the present embodiment, the source / drain electrode 19 and the gate electrode 21 that is different from the scanning lines 8-3 and electrically connected the probability, and thus preferable from the viewpoint of possible manufacturing yield to a value lower than the short circuit occurrence rate between the source / drain electrode 20 and the gate electrode 21.

このため、本実施の形態にかかる液晶表示装置では、ソース/ドレイン電極19の接触側端部22の幅d 1の値を、ソース/ドレイン電極20の接触側端部23の幅d 2の値よりも小さな値となるよう第2薄膜トランジスタ15を形成することとしている。 Therefore, in the liquid crystal display device according to this embodiment, the source / width values d 1 of contact end 22 of the drain electrode 19, source / width d 2 of the value of the contact end 23 of the drain electrode 20 and a forming a second thin film transistor 15 so as to be smaller than. すなわち、ソース/ドレイン電極19と、ゲート電極21との間における電気的短絡の発生確率は、積層方向(図3において、紙面に対して垂直方向)におけるソース/ドレイン電極19とゲート電極21との重なり合う面積と対応関係を有し、重なり合う面積が減少することによって電気的短絡の発生確率は減少することとなる。 That is, the source / drain electrode 19, the probability of occurrence of an electrical short between the gate electrode 21, (3, a direction perpendicular to the paper surface) stacking direction of the source / drain electrode 19 and the gate electrode 21 in the has an area with correspondence overlap, the probability of electrical short circuit by overlapping area is decreased so that the decrease. 従って、本実施の形態にかかる液晶表示装置では、d 1 <d 2となるよう第2薄膜トランジスタ15を形成することによって、ソース/ドレイン電極19とゲート電極21との間の短絡発生確率を、ソース/ドレイン電極20とゲート電極21との間の短絡発生確率よりも低減している。 Accordingly, in the liquid crystal display device according to this embodiment, by forming the second TFT 15 so as to be d 1 <d 2, a short-circuit probability between the source / drain electrode 19 and the gate electrode 21, the source / it is lower than the short circuit probability between the drain electrode 20 and the gate electrode 21.

また、本実施の形態では、第2薄膜トランジスタ15に関して、電気的特性の劣化を抑制しつつ上記の利点を享受するように、さらなる構成上の工夫が行われている。 Further, in this embodiment, with respect to the second thin film transistor 15, while suppressing the deterioration of the electrical characteristics so as to enjoy the above advantages, devised on a further configuration is performed. すなわち、例えばソース/ドレイン電極20の接触側端部23の幅d 2を従来の値に維持し、ソース/ドレイン電極19の接触側端部22の幅d 1を低減することとしても、ソース/ドレイン電極19とゲート電極21との間の短絡発生確率を抑制することは可能である。 That is, for example, to maintain the width d 2 of the contact-side end portion 23 of the source / drain electrode 20 of the conventional value, as to reduce the width d 1 of the contact end 22 of the source / drain electrode 19, source / it is possible to suppress a short circuit probability between the drain electrode 19 and the gate electrode 21. しかしながら、かかる構成とした場合には、ソース/ドレイン電極19の接触側端部22の幅d1が低減した分だけ電流通過領域の幅が狭くなり、ソース/ドレイン電極19、20間を通過するキャリアの電流量が減少するという問題が新たに生じる。 However, when such a configuration, the width of only the current passage region amount that the width d1 of the contact end 22 of the source / drain electrode 19 is reduced is narrowed, to pass between the source / drain electrodes 19 and 20 carriers problem of current decreases newly occurs. 従って、本実施の形態における第2薄膜トランジスタ15は、接触側端部の幅についてd 1 <d 2の条件を満たしつつ、ソース/ドレイン電極19、20間の電流量の減少を抑制するよう形成されている。 Thus, the second TFT 15 in the present embodiment, while satisfying the condition d 1 <d 2 the width of the contact-side end portion, is formed so as to suppress a decrease in the amount of current between the source / drain electrodes 19 and 20 ing.

図7は、本実施の形態における第2薄膜トランジスタ15に関して、従来構造の薄膜トランジスタと比較して電流量の減少を抑制していることを説明するための模式図である。 7, with respect to the second thin film transistor 15 in this embodiment is a schematic diagram for explaining that suppresses the decrease in the amount of current as compared to the thin film transistor of the conventional structure. 図7に示すように、第2薄膜トランジスタ15は、ゲート電極21に所定の駆動電位が印加されることによってチャネルが形成され、チャネルのうちソース/ドレイン電極19、20間に接触側端部22、23をそれぞれ下底、上底とした台形状の電流通過領域38が形成される。 As shown in FIG. 7, the second TFT 15, a channel is formed by the predetermined driving potential to the gate electrode 21 is applied, the contact end 22 between the source / drain electrodes 19 and 20 of the channels, under 23 respectively bottom, the current passing through region 38 of the trapezoid and the upper base is formed. そして、電流通過領域38中をキャリアが移動することによって電流が流れている。 Then, a current flows by a medium current passage region 38 is a carrier moves.

ソース/ドレイン電極19、20間に流れる電流量は、電流通過領域38における、電流通過方向と垂直な方向の幅の実効値に依存して変化し、実効値が大きくなるにつれて流れる電流の強度が大きな値となる。 The amount of current flowing between the source / drain electrodes 19 and 20, in the electric current passage area 38, the intensity of the current flowing as changes depending on the effective value of the current passing direction perpendicular to the direction of width, the effective value increases a large value. ここで、電流通過領域38の幅の実効値は、例えば電流通過領域の幅の平均値によって定義され、台形状の電流通過領域38の場合には、台形の下底たる接触側端部22の幅d 1と、上底たる接触側端部23の幅d 2との相加平均値によって与えられることとなる。 Here, the effective value of the width of the current passing-through region 38, for example, is defined by the average value of the width of the current passing through region, when the current passing through region 38 of the trapezoidal, trapezoidal lower base serving as the contact-side end portion 22 the width d 1, and thus given by the arithmetic mean value of the width d 2 of the upper base serving contact end 23. 従って、上記したようにソース/ドレイン電極19とゲート電極21との間の短絡発生確率を低減するために接触側端部22の幅d 1を低減した場合であってもd 1との相加平均値が所定の値となるよう接触側端部23の幅d 2を定めることによって、電流量減少を抑制した第2薄膜トランジスタを実現することが可能である。 Thus, additive and d 1 even when the reduced width d 1 of the contact end 22 in order to reduce the short circuit probability between the source / drain electrode 19 and the gate electrode 21 as described above by average value defines the width d 2 of such contact end 23 which is a predetermined value, it is possible to realize the second thin film transistor which suppresses current amount decrease.

例えば、図7の破線に示すように、従来の第2薄膜トランジスタが、接触側端部における幅がdであるソース/ドレイン電極39、40を備え、駆動時に電流通過領域41を通じて電流が流れていたとする。 For example, as shown in broken line in FIG. 7, a conventional second thin film transistor, the width at the contact end comprises a source / drain electrode 39 and 40 is d, the current through the current passage region 41 at the time of driving was flowing to. かかる第2薄膜トランジスタが液晶表示装置の要求を満たす電流量を実現していた場合には、 If such second thin film transistor has been achieved the amount of current to meet the requirements of the liquid crystal display device,

2 =2d−d 1・・・(1) d 2 = 2d-d 1 ··· (1)

を満たすようにd 2の値を定めることによって、電流量の減少を抑制しつつソース/ドレイン電極19とゲート電極21との間における短絡発生確率を低減することが可能である。 By determining the value of d 2 so as to satisfy the, it is possible to reduce the short-circuit probability between the source / drain electrode 19 and the gate electrode 21 while suppressing a decrease in current amount.

また、本実施の形態における第2薄膜トランジスタ15は、ソース/ドレイン電極19の電位を、ソース/ドレイン電極20の電位よりも高くした状態で使用することが好ましい。 The second thin film transistor 15 in the present embodiment, the potential of the source / drain electrode 19, it is preferably used in a state of being higher than the potential of the source / drain electrode 20. かかる構成で使用した場合には、特開2003−84686号公報にも示されているように、逆方向に電位を印加した状態と比較して、より大きい電流量を実現することが可能である。 When used in such a configuration, as is also shown in JP-A-2003-84686, in comparison with the state of applying a voltage in the reverse direction, it is possible to realize a larger amount of current .

(変形例1) (Modification 1)
次に、本実施の形態にかかる液晶表示装置の変形例について説明する。 Next, a description will be given of a variation of the liquid crystal display device according to this embodiment. 本変形例1にかかる液晶表示装置は、2つのソース/ドレイン電極について相互に非対称な形状を有し、一方の電極が、他方の電極の周縁部延長上に位置するようコの字形状を有するよう形成された第2薄膜トランジスタを備えた構成を有する。 The liquid crystal display device according to the first modification has a mutually asymmetrical shapes for the two source / drain electrodes, one electrode has a U-shape so as to be located on the periphery extension of the other electrode and it has a configuration in which the second thin film transistor formed as.

図8は、本変形例1における第2薄膜トランジスタの構成を示す模式図である。 Figure 8 is a schematic diagram showing the configuration of the second TFT in the present modification 1. 図8に示すように、本変形例1における第2薄膜トランジスタは、走査線8−3と電気的に接続され、棒状の形状を有するソース/ドレイン電極43と、第1薄膜トランジスタ14のゲート電極と電気的に接続され、ソース/ドレイン電極43の端部近傍に配置されると共にソース/ドレイン電極43の端部近傍周辺を覆うようにコの字状に形成されたソース/ドレイン電極44と、ゲート電極45とを備える。 As shown in FIG. 8, the second thin film transistor of the present modification 1 is electrically connected to the scanning line 8-3, the source / drain electrode 43 having a rod-like shape, the gate electrode and electrically of the first TFT 14 to be connected, the source / drain electrode 44 formed in a U-shape so as to cover the end portion near the source / drain electrode 43 while being disposed in the vicinity of the end portion of the source / drain electrode 43, gate electrode and a 45. なお、実施の形態の場合と同様に、ゲート電極45とソース/ドレイン電極43、44との間にはゲート絶縁層およびチャネル形成層が存在するが、本変形例1では図示および説明を省略する。 Note omitted, as in the embodiment, a is present a gate insulating layer and the channel forming layer, the first modification the illustrated and described between the gate electrode 45 and the source / drain electrodes 43 and 44 .

上記の電極形状を有する第2薄膜トランジスタの場合、図8に示すように駆動の際には、ソース/ドレイン電極43、44間コの字状の電流通過領域48が形成され、かかる電流通過領域48を通じて電流が流れることになる。 In the second thin film transistor having the above electrode shape, the time of driving as shown in FIG. 8, the source / drain electrodes 43 and 44 Mk-shaped current passage region 48 is formed, such current passage area 48 so that current flows through. そして、本変形例における第2薄膜トランジスタは、ソース/ドレイン電極43、44のそれぞれにおける電流通過領域48と接触する側の端部である接触側端部46、47について、接触側端部46の幅(=d 3 +d 4 +d 5 )が、接触側端部47の幅(=d 6 +d 7 +d 8 )よりも小さくなるよう形成されている。 The second thin film transistor of this modification, the contact end 46, 47 is an end portion on the side in contact with the current passing through region 48 in each of the source / drain electrodes 43 and 44, the width of the contact-side end portion 46 (= d 3 + d 4 + d 5) is formed to be smaller than the width of the contact end 47 (= d 6 + d 7 + d 8). かかる大小関係を実現することにより、実施の形態と同様に、走査線8−3と電気的に接続されたソース/ドレイン電極43とゲート電極45との間の短絡発生確率を、ソース/ドレイン電極44とゲート電極45との間の短絡発生確率よりも低減することが可能である。 By realizing such magnitude relationship, similar to the embodiment, the short circuit probability between the scan lines 8-3 and electrically connected to the source / drain electrode 43 and the gate electrode 45 was, source / drain electrodes than short circuit probability between the 44 and the gate electrode 45 can be reduced. また、電流通過領域48の幅の実効値を維持する構造、例えば接触側端部46の幅と接触側端部47の幅との平均値が所定の値に維持されるよう第2薄膜トランジスタの構造を定めることによって電流量の減少を抑制することが可能である。 Further, the second thin film transistor as the structure to maintain the effective value of the width of the current passing through region 48, for example, the average value of the width of the contact end 47 of the contact-side end portion 46 is maintained at a predetermined value structure it is possible to suppress the reduction in the amount of current by defining.

さらに、本変形例1の構造の場合には、アレイ基板1における第2薄膜トランジスタの占有面積を低減しつつ十分な電流量を確保することが可能である。 Furthermore, in the case of the construction of this first modification, it is possible to secure a sufficient amount of current while reducing the occupation area of ​​the second TFT in the array substrate 1. すなわち、本変形例1では、ソース/ドレイン電極44の形状をコの字状とし、かかるコの字の内部にソース/ドレイン電極43の端部近傍部分が配置された非対称形状を有することとしている。 That is, in the first modification, and to having a source / shape of the drain electrode 44 and a U-shaped, asymmetric shape near the end portions of the source / drain electrode 43 disposed therein a shape of such co . 従って、例えばソース/ドレイン電極43からソース/ドレイン電極44に向かって電流が流れる場合には、1方向のみならず半放射状に電流が流れることとなり、同等のサイズを有する薄膜トランジスタと比較して、電流通過領域における、電流通過方向と垂直方向の幅の実効値が増加することとなり、全体のサイズを大型化することなく電流量を増大させることが可能である。 Thus, for example, in the case where the source / drain electrode 43 current flows into the source / drain electrode 44 becomes a current flows through the semi-radially not only one direction, as compared with the thin film transistor having the same size, current in the pass band, the current becomes the effective value of the passing direction and the vertical width increases, it is possible to increase the amount of current without enlarging the overall size.

(変形例2) (Modification 2)
次に、実施の形態にかかる液晶表示装置の変形例2について説明する。 Next, a modified example 2 of the liquid crystal display device according to the embodiment will be described. 本変形例2では、変形例1の構成に加え、第2薄膜トランジスタを構成するゲート電極の形状についてもコの字形状に形成した構成を有する。 In the second modification, in addition to the configuration of the first modification has a configuration that is also formed in a U-shaped shape of the gate electrode constituting the second TFT.

図9は、本変形例2における第2薄膜トランジスタの構成を示す模式図である。 Figure 9 is a schematic diagram showing the configuration of the second TFT in the present modified example 2. 図9に示すように、本変形例では、ソース/ドレイン電極51がコの字形状を有すると共にソース/ドレイン電極50の端部が上記のコの字形状によって覆われる領域内に配置されると共に、ゲート電極52についてもコの字形状を有するよう形成されている。 As shown in FIG. 9, in this modification, the end portions of the source / drain electrode 50 with the source / drain electrode 51 has a U-shape is arranged in the region covered by the shape of the co It is also formed to have a U-shape for the gate electrode 52.

図4にも示したように、第2薄膜トランジスタの望ましい構造としてはチャネル形成領域28上にエッチングストッパー層32を備えている。 As also shown in FIG. 4, the desired structure of the second TFT comprises an etching stopper layer 32 over the channel formation region 28. エッチングストッパー層32は、本来的には、第2薄膜トランジスタを作製する際にチャネル形成領域28の損傷を回避するために設けられるものである。 Etching stopper layer 32, the inherently is provided in order to avoid damage to the channel formation region 28 in making the second thin film transistor. すなわち、チャネル形成領域28を積層した後にソース/ドレイン電極19、20に対応した導電層が積層され、かかる導電層をソース/ドレイン電極19とソース/ドレイン電極20とに分離するためにエッチング処理が行われる。 That is, the conductive layer corresponding to the source / drain electrodes 19 and 20 after stacking a channel forming region 28 is laminated, the etching process in order to separate such a conductive layer and a source / drain electrode 19 and the source / drain electrode 20 It takes place. かかるエッチング処理の際に導電層の下層に位置するチャネル形成領域28までエッチングされることを防ぐため、チャネル形成領域28上にエッチングストッパー層32を設けている。 To prevent it from being etched to the channel forming region 28 located under the conductive layer during the etching process, and an etching stopper layer 32 formed on the channel forming region 28.

エッチングストッパー層32を作製する際には、一旦エッチングストッパー層32を形成する材料を一様に積層した後に、積層した層構造上にスピンコート法によってフォトレジストを均一に塗布し、かかるフォトレジストに対してエッチングストッパー層32の形状に対応したパターンのフォトマスクを介して露光することによってレジストパターンを形成する。 In making the etching stopper layer 32, once after uniformly laminated material forming an etching stopper layer 32, uniformly coated with the photoresist by spin coating laminated layer structure, in such a photoresist forming a resist pattern by exposing through a photomask pattern corresponding to the shape of the etching stopper layer 32 against. そして、レジストパターンをマスクとして層構造に対してエッチング処理を行うことにより、エッチングストッパー層32が形成される。 Then, by performing etching processing on the layer structure resist pattern as a mask, an etching stopper layer 32 is formed.

以上が一般的なエッチングストッパー層32の作製工程であるが、位置合わせ精度の向上等を理由として、エッチングストッパー層32用のフォトマスクに加えて、既に形成されたゲート電極21をフォトマスクとして利用する手法が提案されている。 The above is a manufacturing process of a general etching stopper layer 32 utilized, for reasons of improvement of alignment accuracy, in addition to the photomask for the etching stopper layer 32, a gate electrode 21 that has already been formed as a photomask approach to have been proposed. すなわち、フォトレジストを塗布した後に、アレイ基板1の裏側から露光することにより、遮光性の導電性材料によって形成されるゲート電極21をフォトマスクとして活用することにより、エッチングストッパー層32を形成することが可能である。 That is, after coating a photoresist, by exposing the back side of the array substrate 1, by utilizing the gate electrode 21 formed by the light-shielding conductive material as a photomask, to form the etching stopper layer 32 it is possible.

ここで、エッチングストッパー層32は、上述したようにチャネル形成領域28を保護するためのものであり、さらにはチャネル形成領域28のうち、実際にキャリアの移動が行われる電流通過領域に対応した領域を保護するためのものである。 Here, the etching stopper layer 32 is for protecting a channel forming region 28, as described above, more of the channel forming region 28, corresponding to the actual current passing through region which carrier movement is performed region it is intended to protect. 従って、かかる領域以外についてはエッチングストッパー層32を配置する必要はなく、配置した場合には却って第2薄膜トランジスタの電気特性の低下等につながることから好ましくない。 Therefore, it is not necessary to arrange the etching stopper layer 32 except for the consuming region is not preferred since it conversely leads to a decrease or the like of the electrical characteristics of the second thin film transistor when placed.

かかる観点で変形例1における第2薄膜トランジスタの構造を検討する。 Consider the structure of the second TFT in Modification 1 In this point of view. 変形例1における第2薄膜トランジスタの作製に際してゲート電極45をマスクとして用いた場合、エッチングストッパー層は、ゲート電極45のパターンに沿って形成されるため、電流通過領域48に対応した領域のみならず、例えば、ゲート電極45とソース/ドレイン電極43とが重なり合う領域にも形成されることとなり、妥当ではない。 If during manufacturing of the second TFT in Modification 1 using the gate electrode 45 as a mask, the etching stopper layer, to be formed along the pattern of the gate electrode 45, not only the area corresponding to the current passing through region 48, for example, it is also formed in the region where the gate electrode 45 and the source / drain electrode 43 overlap, not reasonable.

このため、本変形例2では、ゲート電極をマスクとしてアレイ基板1の裏側から光を照射するプロセスを含んでエッチングストッパー層を形成する際の便宜を考慮して、ゲート電極52の平面形状を、ソース/ドレイン電極51と同様にコの字形状としている。 Therefore, in the present modified example 2, in consideration of convenience in forming the etching stopper layer comprises a process for irradiating light from the back side of the array substrate 1 using the gate electrode as a mask, the planar shape of the gate electrode 52, similar to the source / drain electrode 51 is set to U-shape. ゲート電極52がコの字形状を有することによって、例えばソース/ドレイン電極50とゲート電極52とが重なり合う領域は変形例1の場合と比較して大幅に減少することから、形成されるエッチングストッパー層についても、ソース/ドレイン電極50、51間における電流通過領域に対応した形状とすることが可能である。 By the gate electrode 52 has a U-shape, for example, a region where the source / drain electrode 50 and the gate electrode 52 overlap each other since the greatly reduced as compared with the case of Modification 1, an etching stopper layer formed for also it may be a shape corresponding to a current passage region between the source / drain electrodes 50 and 51.

以上、実施の形態および変形例1、2に渡って本発明を説明したが、本発明は上記実施の形態等に限定して解釈するべきではなく、当業者であれば様々な実施例、変形例等に想到することが可能である。 Having described the present invention over the embodiment and Modifications 1 and 2, the present invention should not be construed as limited to the embodiment and the like, various embodiments by those skilled in the art, modified it is possible to conceive examples and the like. 例えば、実施の形態等においては、薄膜トランジスタ(第2薄膜トランジスタ)を液晶表示装置に適用した例についてのみ説明したが、かかる適用例に限定する必要はない。 For example, in the embodiment and the like, a thin film transistor was the (second TFT) only describes an example applied to a liquid crystal display device need not be limited to such applications. すなわち、本発明における薄膜トランジスタの利点の一つとしては、特定電極間(実施の形態では、ソース/ドレイン電極19とゲート電極21との間)における電気的短絡の発生確率を、他の電極間(実施の形態では、ソース/ドレイン電極20とゲート電極21との間)よりも低減できるということであり、液晶表示装置以外であっても、特定電極間における電気的短絡の発生確率を低減する目的で使用することが可能である。 That is, the one thin film transistor of the advantages of the present invention, (in the embodiment, between the source / drain electrode 19 and the gate electrode 21) between specific electrodes probability of occurrence of an electrical short in, among other electrodes ( purpose embodiment is that of reducing than during) the source / drain electrode 20 and the gate electrode 21, be other than a liquid crystal display device, to reduce the probability of occurrence of an electrical short between the specific electrodes in it it is possible to use. 特に、電流量等の電気特性の低下を抑制しつつ特定電極間における電気的短絡の発生確率を低減する必要があるものであれば、あらゆる装置に薄膜トランジスタを使用することが可能である。 In particular, as long as it is necessary to reduce the probability of occurrence of an electrical short between the specific electrodes while suppressing the deterioration of electrical characteristics of the current amount, etc., it is possible to use a thin film transistor in every device. また、実施の形態等では、液晶表示装置として、いわゆるTN(Twisted Nematic)方式の例を用いたが、例えばIPS(In Plane Switching)方式等、他の構造を有する液晶表示装置を用いても良い。 Further, in the embodiment and the like, a liquid crystal display device, although using the example of a so-called TN (Twisted Nematic) mode, for example, IPS (In Plane Switching) type, etc., may be used liquid crystal display device having another structure . また、実施の形態および変形例では、アレイ基板1等に対して平面光を供給するものとしてバックライト12を用いた透過型液晶表示装置について説明したが、かかる構成に限定して解釈する必要はなく、例えば太陽光等を利用した反射型液晶表示装置について本発明を適用することとしても良い。 Further, in the embodiment and modifications have been described transmission type liquid crystal display device using the backlight 12 as providing a planar light to the array substrate 1 and the like, it is necessarily limited to such a structure without it is also possible to apply the present invention for example the reflection type liquid crystal display device using a sunlight. また、変形例ではソース/ドレイン電極44、51(特許請求の範囲における第2電極に相当)およびゲート電極52(特許請求の範囲における第3電極に相当)について屈曲形状を有することとしたが、このほかにも例えば特許請求の範囲における第1電極に相当するソース/ドレイン電極19等について屈曲構造を有することとしても良い。 Further, in the modification it was to have a bent shape for the source / drain electrodes 44 and 51 (corresponding to the second electrode in the claims) and a gate electrode 52 (corresponding to the third electrode in the claims), for the source / drain electrode 19 and the like corresponding to the first electrode in the region of this addition to eg claims it may have a bent structure. さらに、屈曲形状としてはコの字形状に限定して解釈するべきではなく、矩形以外の任意の屈曲形状を採用することとしても良い。 Furthermore, should not be construed as limited to the U-shape as bent shape, it is also possible to employ any of the bent shape other than a rectangle. また、特許請求の範囲における第1配線、第2配線として走査線8−2、8−3を例に説明を行ったが、第1配線、第2配線は、走査線8−2、8−3のように電位変動する場合に限定して解釈するべきではなく、それぞれの電位が別個独立に規定されているという条件を満たすのであれば、少なくともいずれか一方の電位が定電位を維持することとしても良い。 The first wiring in the appended claims, the scanning lines 8-2 and 8-3 has been described as an example of the second wiring, the first wiring, the second wiring, the scanning line 8-2,8- 3 should not be limited to interpret when the potential variation as it as long as satisfying the condition that each potential is defined separately and independently, at least one of the potential to maintain a constant potential it may be.

実施の形態にかかる液晶表示装置の全体構成を示す模式図である。 It is a schematic diagram showing the overall configuration of a liquid crystal display device according to the embodiment. 実施の形態にかかる液晶表示装置に備わるアレイ基板上に形成される回路構造を示す模式図である。 It is a schematic diagram showing a circuit structure formed on the array substrate provided in the liquid crystal display device according to the embodiment. アレイ基板上に形成される第2薄膜トランジスタの構造の詳細を説明するための模式図である。 It is a schematic view for explaining details of the structure of the second thin film transistor formed on the array substrate. 図2の参考線Aにおける断面構造を示す模式図である。 It is a schematic view showing a sectional structure along the reference line A in FIG. アレイ基板上に形成される回路構造について示す等価回路図である。 It is an equivalent circuit diagram showing a circuit structure formed on the array substrate. 画像表示を行う際における信号線および走査線の電位変動を示すタイムチャートである。 Is a time chart showing the potential change of the signal line and the scanning line at the time of image display is performed. 実施の形態における第2薄膜トランジスタの利点を説明するための模式図である。 It is a schematic diagram for explaining the advantages of the second TFT in the embodiment. 変形例1における第2薄膜トランジスタの構造を示す模式図である。 It is a schematic view showing a structure of the second TFT in a modification example 1. 変形例2における第2薄膜トランジスタの構造を示す模式図である。 It is a schematic view showing a structure of the second TFT in Modification 2. 従来の多重画素構造の液晶表示装置に備わるアレイ基板上に形成された回路構造について示す等価回路図である。 It is an equivalent circuit diagram showing a circuit structure formed in an array on a substrate included in the liquid crystal display device of the conventional multi-pixel structure.

符号の説明 DESCRIPTION OF SYMBOLS

1 アレイ基板 2 対向基板 3 液晶層 4 共通電極 5a、5b 配向膜 6a、6b 偏光板 7 表示画素 8 走査線 9 信号線 10 走査線駆動回路 11 信号線駆動回路 13 画素電極 14 第1薄膜トランジスタ 15 第2薄膜トランジスタ 16 蓄積容量 17 第3薄膜トランジスタ 19、20 ソース/ドレイン電極 21 ゲート電極 22、23 接触側端部 25 ゲート電極 26 ゲート絶縁層 27、28 チャネル形成領域 29、30 ソース/ドレイン電極 31、32 エッチングストッパー層 33 保護層 34、35 接続電極 38 電流通過領域 39、40 ソース/ドレイン電極 41 電流通過領域 43、44 ソース/ドレイン電極 45 ゲート電極 46、47 接触側端部 48 電流通過領域 50、51 ソース/ドレイン電極 52 ゲー 1 array substrate 2 opposing substrate 3 liquid crystal layer 4 common electrode 5a, 5b alignment layer 6a, 6b polarizing plate 7 display pixels 8 scan lines 9 signal line 10 the scanning line driving circuit 11 a signal line driver circuit 13 pixel electrode 14 first TFT 15 second second TFT 16 storage capacitor 17 third thin film transistor 19 and 20 the source / drain electrode 21 gate electrodes 22 and 23 contact end 25 the gate electrode 26 a gate insulating layers 27 and 28 a channel forming region 29 and 30 the source / drain electrodes 31 and 32 etched stopper layer 33 protective layer 34 and 35 connecting electrode 38 the current passing through region 39, 40 the source / drain electrode 41 the current passing through region 43 and 44 the source / drain electrode 45 gate electrodes 46 and 47 contact side end portion 48 a current passage region 50 and 51 source / drain electrode 52 game 電極 A1〜F1 画素電極 Dm 信号線 Gn、Gn+1、Gn+2、Gn+3 走査線 M1 第1の薄膜トランジスタ M2 第2の薄膜トランジスタ M3 第3の薄膜トランジスタ Electrode A1~F1 pixel electrode Dm signal lines Gn, Gn + 1, Gn + 2, Gn + 3 scan lines M1 first thin film transistor M2 second thin film transistor M3 third TFT

Claims (3)

  1. 液晶材料の電気光学的効果を利用して画像表示を行う液晶表示装置であって、 Using the electro-optical effect of the liquid crystal material a liquid crystal display device for displaying an image,
    表示階調に応じた表示信号を伝送する信号線と、 A signal line for transmitting the display signals corresponding to display gradation,
    前記信号線を介して前記表示信号を供給される第1画素電極および第2画素電極と、 A first pixel electrode and second pixel electrode is supplied with the display signal via the signal line,
    ソース電極、ドレイン電極、およびゲート電極を有するトランジスタによって形成され、前記ソース電極および前記ドレイン電極の一方および他方にそれぞれ接続された前記第1画素電極と前記信号線との間の導通状態を制御する第1スイッチング素子と、 It is formed by a transistor having a source electrode, a drain electrode, and a gate electrode for controlling the conduction state between the source electrode and the one and the first pixel electrodes respectively connected to the other of the drain electrode and the signal line a first switching element,
    チャネル内に形成される電流通過領域との接触側端部が第1長の幅を有する第1電極と、前記第1スイッチング素子の前記ゲート電極と電気的に接続されると共に前記電流通過領域との接触側端部が前記第1長よりも大きい第2長の幅を有する第2電極と、チャネル形成時に所定電圧が印加される第3電極と、前記第1電極および前記第2電極と前記第3電極との間に配置され、前記第3電極が所定電圧を印加された際にチャネルを形成するチャネル形成領域とを有し、 前記電流通過領域は、前記第1電極の前記接触側端部の、前記第1長の部分および前記第2電極の前記接触端部の、前記第2長の部分を上底および下底とする台形であり、前記第1スイッチング素子の駆動状態を制御する薄膜トランジスタによって形成される第2スイッチ A first electrode contacting-side end of the current passage region formed in the channel has a width of the first length, and wherein the current passing through region together with the gated electrode electrically connected to the first switching element a second electrode contacting end portion has a width of the second length greater than the first length, and a third electrode predetermined voltage during channel formation is applied to the first electrode and the second electrode wherein is disposed between the third electrode, the third electrode and a channel forming region which forms a channel when it is applied with a predetermined voltage, the current passage region, said contact end of said first electrode parts, of the contact end portion of said first length portion and the second electrode, a trapezoid to the second length portion of the upper base and lower base of controlling the driving state of said first switching element second switch formed by a thin film transistor グ素子と、 And grayed element,
    前記第2画素電極と前記信号線との間の導通状態を制御する第3スイッチング素子と、 A third switching element for controlling the conduction state between the signal line and the second pixel electrode,
    前記第2スイッチング素子の駆動状態を制御すると共に、前記第3電極と一体的に形成されて前記薄膜トランジスタの駆動状態を制御する第1走査線と、 Controls the driving state of the second switching element, a first scan line for controlling the driving state of the thin film transistor and the third electrode and is integrally formed,
    前記第1電極と接続され、前記薄膜トランジスタの駆動時に前記第1スイッチング素子の駆動状態を制御する第2走査線と、 Is connected to the first electrode, and a second scanning line for controlling the driving state of the first switching element during operation of the thin film transistor,
    を備えたアレイ基板を有することを特徴とする液晶表示装置。 The liquid crystal display device characterized by having an array substrate having a.
  2. 前記第2長は、前記電流通過領域の幅の実効値が前記薄膜トランジスタに要求される電流量に対応した値となるよう定められることを特徴とする請求項に記載の液晶表示装置。 The second length, the liquid crystal display device according to claim 1, characterized in that the effective value of the width of the current passing-through region is determined to be a value corresponding to the amount of current required to the thin film transistor.
  3. 前記信号線と電気的に接続された信号線駆動回路と、 And electrically connected to the signal line driver circuit and the signal line,
    前記第1走査線および前記第2走査線と電気的に接続された走査線駆動回路と、 And electrically connected to the scan line driver circuit and said first scan line and the second scanning line,
    前記アレイ基板と対向して配置された対向基板と、 A counter substrate disposed to face the array substrate,
    前記アレイ基板と前記対向基板との間に封入された液晶材料と、 A liquid crystal material sealed between the opposing substrate and the array substrate,
    を備えたことを特徴とする請求項またはに記載の液晶表示装置。 The liquid crystal display device according to claim 1 or 2, further comprising a.
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