JP4666907B2 - A method for manufacturing a semiconductor device - Google Patents

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尚 横島
滋春 物江
慎也 笹川
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株式会社半導体エネルギー研究所
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Description

本発明は、絶縁ゲート型電界効果トランジスタの作製方法に係り、特にゲートオーバーラップ構造の薄膜トランジスタ(TFT:Thin Film Transistor)に適用することができる半導体装置の作製方法に関する。 The present invention relates to a manufacturing method of insulated gate field effect transistor, in particular a gate overlap structure TFT: relates to a method for manufacturing a semiconductor device which can be applied to (TFT Thin Film Transistor).

液晶を用いた表示装置は、液晶テレビ受像機に代表されるように20インチを越える大型画面の製品が実用化されている。 Display device using a liquid crystal, the product of a large screen exceeding 20 inches as typified by a liquid crystal television receiver has been put into practical use. 近年では多結晶シリコン膜を活性層に用いたTFTで、駆動回路一体型の液晶表示装置が実現されている。 In recent years TFT using a polycrystalline silicon film on the active layer, the drive circuit-integrated liquid crystal display device is realized.

しかし、多結晶シリコン膜を用いたTFTはドレイン接合耐圧が低く、接合漏れ電流(以下、オフリーク電流と呼ぶ)が大きくなるという欠点が指摘されている。 However, TFT using a polycrystalline silicon film is low in the drain junction breakdown voltage, junction leakage current (hereinafter, referred to as off-leak current) has been pointed out the disadvantage increases. その対策として、低濃度ドレイン(LDD:Lightly Doped Drain)構造を形成することが有効であることが知られている。 As a countermeasure, the lightly doped drain: forming a (LDD Lightly Doped Drain) structure is known to be effective.

また、ドレイン領域近傍での高電界が生じ、発生したホットキャリアがLDD領域上のゲート絶縁膜にトラップされ、しきい値電圧など素子特性が大幅に変動し、低下する現象が問題として指摘されている。 The results a high electric field near the drain region, generated hot carriers are trapped in the gate insulating film on the LDD region, device characteristics such as threshold voltage varies greatly, phenomenon that decreases is pointed out as a problem there. ホットキャリアによる劣化を防止するための手段として、LDD領域がゲート電極とオーバーラップした構造のTFTが開示されている(特許文献1参照。)。 As a means for preventing deterioration due to hot carriers, TFT structures LDD region is overlapped with the gate electrode has been disclosed (see Patent Document 1.). ゲートオーバーラップLDD構造のTFTは、通常のLDD構造のTFTと比較して電流駆動能力が高く、ドレイン領域近傍での高電界を有効に緩和してホットキャリアによる劣化を抑止している。 TFT of the gate overlap LDD structure has a high current driving capability as compared to the conventional TFT having an LDD structure, and suppress the deterioration due to hot carriers by effectively alleviate the high electric field near the drain region.

特開2000−294787号公報 JP 2000-294787 JP

しかしながら、上記公報に開示されたゲートオーバーラップLDD構造のTFTは、LDDを形成する不純物領域を半導体層に形成した後ゲート電極を重ね合わせることで、設計ルールの縮小に伴いゲート電極とのオーバーラップ量を正確に作り込むことができない。 However, TFT gate overlap LDD structure disclosed in the above publication, by superimposing the gate electrode after formation of the impurity regions for forming an LDD in the semiconductor layer overlapping the gate electrode with the reduction of the design rule it is not possible to fabricate the amount exactly.

自己整合的にゲートオーバーラップLDD構造のTFTを作製する好適な一例として、少なくとも二層積層した導電層を1回の光露光処理と複数回のエッチング加工により、上層部と下層部の導電層の寸法を異ならせ、その寸法差と膜厚差を利用してイオンドーピングすることにより自己整合的にゲート電極とオーバーラップするLDD領域を形成することを可能とする技術が開示されている(例えば、特許文献2参照。)。 Preferable examples of manufacturing a TFT of a self-aligned manner gate overlap LDD structure, a single conductive layer formed by laminating at least two layers by etching of the light exposure process and a plurality of times, the upper portion and the lower portion of the conductive layer with different dimensions, technology that enables to form an LDD region overlapping the self-aligned manner gate electrode by ion doping using the dimensional difference and the difference in film thickness has been disclosed (for example, see Patent Document 2.).

特開2002−14337号公報 JP 2002-14337 JP

勿論、ホットキャリアの劣化対策としてゲート電極とオーバーラップするLDDの機能を最大限に発揮させるためには、TFTの駆動電圧に応じてLDDの長さ(チャネル長に対する長さ)を最適化する必要がある。 Of course, in order to exert LDD features that overlap with the gate electrode as a countermeasure against deterioration of hot carriers in maximum, you need to optimize the length of the LDD (length to the channel length) in response to the drive voltage of the TFT there is. すなわち、ドレイン領域近傍の高電界を有効に緩和するのに最適な長さがある。 That is, there is an optimum length to effectively relax the high electric field near the drain region.

上記公報が開示する技術は、二層積層された導電層をテーパー形状にエッチング加工する第1段階と、テーパー形状を有する導電層のうち、上層のみを選択的に異方性エッチング加工する第2段階とを有し、テーパー角を制御することによりLDDの長さを調節できる点に特徴がある。 The publication disclose techniques a first step of etching a conductive layer laminated two layers are tapered, of the conductive layer having a tapered shape, the second selective anisotropic etching of the upper layer only and a step, is characterized in that it can adjust the length of the LDD by controlling the taper angle.

チャネル長10μm程度のTFTに対し10〜20Vで駆動するには、1μm以上(好ましくは1.5μm以上)のLDD長さ(ゲート電極とオーバーラップする部位の長さ)が必要となる。 To drive to the channel length 10μm approximately TFT in 10~20V the above 1 [mu] m (preferably 1.5μm or more) LDD length (length of a portion overlapping the gate electrode) of is required.

少なくとも二層の積層構造を有するゲート電極を用いる従来の技術では、LDDの長さを制御するにはゲート電極の加工段階における端部のテーパー角(基板表面と成す角度)を小さくする必要がある。 In the conventional technology using a gate electrode having a laminated structure of at least two layers, it is necessary to reduce the taper angle of the end portion in the processing stages of the gate electrode (angle between the substrate surface) to control the length of the LDD . それにはマスクパターンの後退量を大きくする必要がある。 It is necessary to increase the erosion of the mask pattern on it.

しかし、二層積層構造体の第1導電層を窒化タンタルとして、前記第2導電層をチタン、又はチタンを主成分とする金属としたゲート電極を形成する場合、テーパーエッチング加工によって、LDD領域の長さを1μm以上好ましくは1.5μm確保するために必要なテーパー形状を得ることが難しく、すなわち、導電膜端部のテーパー角が大きくなってしまうことが問題となっている。 However, the first conductive layer of two-layer laminated structure as tantalum nitride, the second conductive layer of titanium, or of forming a gate electrode which is a metal mainly composed of titanium, the taper etching, the LDD region the length than 1μm preferably it is difficult to obtain a tapered shape necessary to 1.5μm secured, i.e., the taper angle of the conductive film end becomes larger in question. その後異方性エッチング加工しても、第2導電層端部にエッチング残り(裾引き)が生じてしまい、LDD領域として作用する部分が短くなってしまう。 Thereafter anisotropically etching, will be etched remains in the second conductive layer end (footing) occurs, the portion which acts as an LDD region is shortened. 三層積層構造体にした場合も上記同様エッチング残り(裾引き)が発生してしまい同様な問題が発生する。 Three layer laminate structure was also the same etching residues when (footing) similarly will be occur problems arise.

ゲート電極に限らず、マスクパターンに基づいて被膜の端部又は側壁部をテーパー形状にエッチング加工するには、ドライエッチング法でマスクパターンの幅を同時に後退させながら被加工物をエッチングすることで可能となる。 Is not limited to the gate electrode, the etching processing into a tapered shape end or side wall of the film based on the mask pattern, can be done by etching the workpiece while retracting at the same time the width of the mask pattern by dry etching to become. その為にはエッチングするガス種の選択と、バイアス電圧の制御、マスクパターンの材料と被膜との選択比が重要となる。 The selection of the gas species etching Therefore, control of the bias voltage, the selection ratio of the material and the film of the mask pattern is important.

本発明は二層乃至三層の積層構造のゲート導電層をテーパーエッチング加工の後、異方性エッチング加工にて第2導電膜端部にエッチング残りが生じてしまうことから結果的に、LDD領域が短くなってしまう為、前記第2導電膜端部のエッチング残りを低減もしくは除去することで必要なLDD領域の長さを確保すること目的とする。 After the invention taper etching the gate conductive layer of a laminated structure of two layers or three layers, resulting from the etching residue occurs in second conductive end portions by anisotropic etching, LDD regions because becomes short, an object to secure the length of the required LDD region by reducing or removing the etching residue of the second conductive film ends.

テーパーエッチング加工の際、十分なテーパーが得られないため、少しでもLDD領域を長くするのに第2導電層端部のエッチング残り(裾引き)の除去は必要になる。 During the taper etching, since no sufficient taper is obtained, the removal of etching residue of the second conductive layer end (footing) is required to prolong the LDD region even a little. 本発明は、二層乃至三層に積層された導電層をテーパーエッチング加工と異方性エッチング加工の間にアルゴンプラズマ処理を追加することにより、その後異方性エッチング加工により第2導電膜端部に発生するエッチング残り(裾引き)を低減もしくは除去する役割をする。 The present invention, by adding an argon plasma treatment of the conductive layer laminated in two layers or three layers between the taper etching and anisotropic etching, the second conductive film ends by subsequent anisotropic etching It serves to reduce or remove the etching residue (footing) generated.

ホットキャリアに対する劣化を抑制するために必要なゲート電極とオーバーラップするLDDの長さ(以下、この長さを便宣上Lovと表記する)については以下のように考察する。 LDD length overlapping the gate electrode necessary for suppressing the deterioration with hot carriers (hereinafter, this length is expressed as stationery on Lov) will be further discussed as follows.

まず、TFTの劣化に対してLovが所定の値である場合に、電界効果移動度の最大値が10%低下する時間を寿命時間と定義して、図10で示すようにドレイン電圧の逆数を片対数グラフにプロットして得られる直線的な関係から、寿命時間が10年となる電圧を10年保証電圧として導出する。 First, when Lov to degradation of the TFT is a predetermined value, and the time at which the maximum value of the electric field effect mobility is reduced by 10% is defined as the life time, the inverse of the drain voltage, as shown in Figure 10 from the linear relationship obtained by plotting the semi-log plot, deriving a voltage lifetime of 10 years 10 year guarantee voltage. 例えば、図10において、Lovが1.0μmのTFTにおける10年保証電圧は16Vである。 For example, in FIG. 10, 10-year guarantee voltage Lov is at 1.0μm of TFT is 16V. なお、液晶パネル中高電圧電源電圧は16Vであることが多く、2割のマージンを持たせて19.2V以上の保証電圧が得られることが求められている。 The liquid crystal panel domed voltage power supply voltage is often, 20% of a margin to 19.2V or more guarantee voltage that is obtained obtained is 16V. 図9はこのようにして求めた推定保証電圧を、Lovが0.5μm、0.78μm、1.0μm、1.5μm、1.7μmのそれぞれの場合における値をプロットしたグラフである。 Figure 9 is an estimation guaranteed voltage obtained in this way is a graph Lov is plotted 0.5 [mu] m, 0.78 .mu.m, 1.0 .mu.m, 1.5 [mu] m, the value in each case of 1.7 [mu] m. また図9では、バイアスストレス試験で、TFTのオン電流値が10%変動するまでの時間が20時間となるドレイン電圧値を20時間保証電圧として示している。 In FIG. 9, at a bias stress test, the time until the on-current value of the TFT is varied by 10% indicates a drain voltage value of 20 hours as 20 hours assurance voltage.

ホットキャリア効果による劣化は、駆動電圧が低ければほとんど問題とならないが、10V以上で駆動する場合には無視できなくなる。 Deterioration due to hot carrier effect, if low drive voltage is not a little problem, can not be ignored in the case of driving at 10V or more. 図9から明らかなように、駆動電圧が16Vである場合には、Lovが1μm以上、好ましくは1.5μm以上とする必要があることを示している。 As is apparent from FIG. 9, when the driving voltage is 16V is, Lov is 1μm or more, preferably indicates that there needs to be more than 1.5 [mu] m.

上記要件を満足するために、本発明は、自己整合的にゲート電極とオーバーラップするLDDを形成する半導体装置の作製方法であって、ゲート電極を複数の導電層から成る積層体で形成し、その形状を第1導電層と第2導電層のチャネル長方向の幅が、下層である第1導電層の方が長い形状とすると共に、当該ゲート電極LDDを形成するイオンドーピング時のマスクとして利用するものである。 To satisfy the above requirements, the present invention provides a method for manufacturing a semiconductor device for forming an LDD that overlaps with a self-aligned manner, the gate electrode, formed of a stack of a gate electrode of a plurality of conductive layers, utilizing the shape channel length direction of the width of the first conductive layer and the second conductive layer, with direction of the first conductive layer is a lower layer is longer shape, as a mask during ion doping to form the gate electrode LDD it is intended to. この時、ゲート電極とオーバーラップするLDDを好ましくは1.5μm以上とするために、ゲート電極を形成するマスクパターンの形状に加工を加え、ドライエッチングと組み合わせることで最適な形状を得る特徴を有する。 At this time, since the LDD overlapping with the gate electrode is preferably not less than 1.5 [mu] m, processed in addition to the shape of the mask pattern for forming the gate electrode has a characteristic to obtain an optimum shape by combining a dry etching .

本発明は、金属窒化物と、チタン又はチタンを主成分とする金属との積層体上にマスクパターンを形成して、積層体の側壁部をテーパー状とした第1の導電層パターンを形成する第1のエッチング処理と、第1の導電層パターンを異方性エッチングする第2のエッチング処理とを行う工程を有し、第1のエッチング処理と第2のエッチング処理との間に不活性気体によるプラズマ処理を行うというものである。 The present invention forms a metal nitride, to form a mask pattern on a laminate of a metal mainly composed of titanium or titanium, the first conductive layer pattern in which the side wall portion of the laminate tapered a first etching process, a second etching process and performing anisotropically etching the first conductive layer pattern, an inert gas between the first etching process and the second etching process is that carried out the by the plasma treatment.

本発明は、半導体層上にゲート絶縁膜を介して下層部側の第1導電層と、上層部側の第2導電層とから成る積層構造体を形成し、その積層構造体上にマスクパターンを形成し、第2導電層及び第1導電層をテーパーエッチングした後、アルゴンプラズマを照射し、当該マスクパターンに基づいて第1の導電層パターンにおける第2導電層を選択的にエッチングして第2の導電層パターンを形成することで第1導電層と第2導電層のチャネル方向の幅が異なり、第1導電層の方が長い第2の導電層パターンが形成される。 The present invention includes a first conductive layer of the lower layer portion side via the gate insulating film on the semiconductor layer to form a laminated structure comprising a second conductive layer of the upper layer side, the mask pattern on its laminated structure forming a, after the second conductive layer and the first conductive layer is tapered etching, irradiated with argon plasma, and selectively etching the second conductive layer of the first conductive layer patterns on the basis of the mask pattern first different by forming a second conductive layer pattern and the first conductive layer width in the channel direction of the second conductive layer, toward the first conductive layer is longer second conductive layer pattern is formed. 第1導電層が突出する長さは1μm以上とすることが可能となり、これを電界で加速されたイオンの遮蔽マスクとして用いることで第1導電層パターンと重なる低濃度ドレイン領域を形成することが可能となる。 The length which the first conductive layer protruding becomes possible to more 1 [mu] m, to form a low-concentration drain region overlapping with the first conductive layer pattern by using this as a shielding mask ions accelerated by an electric field It can become. 即ち、自己整合的に低濃度ドレイン領域を形成することができる。 That is, it is possible to form a self-aligned manner with the lightly doped drain region. 勿論、第2の導電層パターンはゲート電極とて用いることができる。 Of course, the second conductive layer pattern may be used and the gate electrode.

上記発明において、適した第1導電層と第2導電層の組み合わせは、第1導電層は窒化タンタルであり、第2導電層はチタン又はチタンを主成分とする金属である。 In the above invention, the combination of the first conductive layer and the second conductive layer suitable, the first conductive layer is tantalum nitride, the second conductive layer is a metal mainly composed of titanium or titanium.

本発明は、半導体層上にゲート絶縁膜を介して、第1導電層、第2導電層、第3導電層を順次積層して積層構造体を形成し、その上にマスクパターンを形成してそれぞれ端部にテーパー部を有する第1の導電層パターンを形成し、このテーパーエッチング加工後、アルゴンプラズマを照射し、当該マスクパターンに基づいて第1の導電層パターンにおける第3導電層及び第2導電層を選択的にエッチングして第2の導電層パターンを形成することで、第1導電層と第2導電層のチャネル長方向の幅が異なり、第1導電層の方が長い第2の導電層パターンが形成される。 The present invention, through a gate insulating film on the semiconductor layer, the first conductive layer, the second conductive layer, the third conductive layer are sequentially laminated to form a laminated structure, forming a mask pattern thereon respectively forming a first conductive layer pattern having a tapered portion on the end, after the taper etching, irradiated with argon plasma, the third conductive layer in the first conductive layer patterns on the basis of the mask pattern and the second the conductive layer is selectively etched to form a second conductive layer pattern, different channel length direction of the width of the first conductive layer and the second conductive layer, toward the first conductive layer is longer second conductive layer pattern is formed. 第1導電層が突出する長さは1μm以上とすることが可能となり、これを電界で加速されたイオンの遮蔽マスクとして用いることで第1導電層パターンと重なる低濃度ドレイン領域を形成することが可能となる。 The length which the first conductive layer protruding becomes possible to more 1 [mu] m, to form a low-concentration drain region overlapping with the first conductive layer pattern by using this as a shielding mask ions accelerated by an electric field It can become. 即ち、自己整合的に低濃度ドレイン領域を形成することができる。 That is, it is possible to form a self-aligned manner with the lightly doped drain region. 勿論、第2導電層パターンはゲート電極として用いることができる。 Of course, the second conductive layer pattern may be used as the gate electrode.

上記発明において、適した第1導電層と第2導電層と第3導電層との組み合わせは、第1導電層は窒化タンタルであり、第2導電層はチタン又はチタンを主成分とする合金もしくは化合物であり、第3導電層は窒化チタンである。 In the above invention, the combination of the first conductive layer and the second conductive layer and the third conductive layer suitable, the first conductive layer is tantalum nitride, alloys and the second conductive layer mainly composed of titanium or titanium or is a compound, the third conductive layer is titanium nitride.

以上説明したように、本発明によれば、ゲート電極を複数の導電層から成る積層体で形成し、その形状を第1導電層と第2導電層のチャネル方向の幅より、第1導電層の方が長い形態とする加工工程において、テーパーエッチング加工後、反応生成物除去又は減少させるのを目的としたアルゴンプラズマ処理を設けることで、異方性エッチング加工の際、途中エッチングストップが生ずることによる、第2導電層端部のエッチング残り(裾引き)異常が回避される。 As described above, according to the present invention, formed of a stack of a gate electrode of a plurality of conductive layers, its shape than the channel width of the first conductive layer and the second conductive layer, the first conductive layer in processing step towards to the long form, after taper etching, by providing the reaction product removal or argon plasma treatment for reducing the time of anisotropic etching, the middle etch stop occurs According to the etching remainder of the second conductive layer end (footing) abnormality is avoided. 第2導電層端部のエッチング残り(裾引き)が無くなる分、結果、第1導電層のチャネル長方向の長さを1μm以上とすることができる。 Min etching residues of the second conductive layer end (footing) is eliminated, the result, the channel length direction of the length of the first conductive layer may be equal to or larger than 1 [mu] m. このゲート電極をイオンドーピング時のマスクとすることで、ゲート電極とオーバーラップするLDD領域の長さを1μm以上とし、ホットキャリア劣化に対する寿命時間を長大することができる。 The gate electrode by a mask during ion doping, the length of the LDD region overlapping the gate electrode and above 1 [mu] m, can be long life time for hot carrier degradation.

また、本発明により、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするLDDを自己整合的に形成し、且つ、その長さ(Lov)を1μm以上を有するTFTを形成することができる。 Moreover, the the present invention, using the gate electrode as a mask during ion doping, the LDD overlapping with the gate electrode formed in a self-aligned manner, and to form a TFT having its length (Lov) over 1μm can. ゲート電極とオーバーラップするLDD領域の長さを1μm以上とし、ホットキャリア劣化に対する寿命時間を長大化することができる。 The length of the LDD region overlapping the gate electrode and above 1 [mu] m, it is possible to lengthening the life time for the hot-carrier degradation.

以下、本発明の実施の形態について図面を参照して詳細を説明する。 Hereinafter, embodiments of the present invention with reference to the drawings will be described in detail. なお、本発明は以下に示す実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。 The present invention is not limited to the embodiments below, it is intended to permit various modifications without departing from the spirit thereof.
(実施形態1) (Embodiment 1)

本実施形態では、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするLDDを自己整合的に形成し、且つ、その長さ(Lov)を1μm以上とするための工程について示す。 In the present embodiment, using the gate electrode as a mask during ion doping, the LDD overlapping with the gate electrode formed in a self-aligned manner, and shows the process for its length (Lov) or more 1 [mu] m. 詳しくは、第1の導電層パターンを形成した後、テーパー形状になった積層構造体のテーパー側壁部導電層へアルゴンプラズマ処理を行い、当該マスクパターンに基づいて第1の導電層パターンにおける第2導電層パターンを選択的にエッチングして第2の導電層パターンを形成する一態様について説明する。 Specifically, after forming the first conductive layer pattern, performs the argon plasma treatment to the tapered side wall portion conductive layer of the layered structure a tapered shape, the second of the first conductive layer patterns on the basis of the mask pattern the conductive layer pattern selectively an aspect etched to form the second conductive layer patterns will be described.

図1(A)においてガラス基板100上に第1絶縁膜(下地膜)101、半導体層102、第2絶縁膜(ゲート絶縁膜)103が形成され、その上に第1導電層104、第2導電層105、第3導電層106が形成されている。 Figure 1 first insulating film (base film) on a glass substrate 100 in (A) 101, the semiconductor layer 102, a second insulating film (gate insulating film) 103 is formed, the first conductive layer 104 thereon, the second conductive layer 105, third conductive layer 106 is formed. マスクパターン107は光露光工程によりフォトレジストを用いて形成する。 Mask pattern 107 is formed using a photoresist by light exposure step.

第1導電層は窒化タンタル(TaN)などの高融点金属を30〜50nmの厚さで形成し、第2導電層はチタン、又はチタンを主成分とする合金もしくは化合物で300〜600nmの厚さに形成する。 The first conductive layer forms a high-melting metal such as tantalum nitride (TaN) having a thickness of 30 to 50 nm, the thickness of 300~600nm alloy or compound and the second conductive layer mainly composed of titanium or titanium form to.

第3導電層は窒化チタン(TiN)などの高融点金属を用いる。 The third conductive layer using a refractory metal such as titanium nitride (TiN). 但し、第3導電層はコンタクト抵抗を下げたいために設けるものであり、本発明の構成において必須の構成要件とはならない。 However, the third conductive layer are those provided for To decrease the contact resistance, not an essential element in the structure of the present invention. 窒化チタンはチタンと同じエッチングガスで加工できるので、第2導電層をチタン又はチタンを主成分とする合金若しくは化合物とする組み合わせにより、加工を容易とする。 Since the titanium nitride can be processed in the same etching gas as titanium, a second conductive layer by a combination of an alloy or a compound mainly containing titanium or titanium, to facilitate the process.

次に、図1(B)に示すように、ドライエッチングにより第2導電層105と第3導電層106のエッチングを行う。 Next, as shown in FIG. 1 (B), etching the second conductive layer 105 by dry etching the third conductive layer 106. エッチングガスには、CF 4 、Cl 2 、O 2を用いる。 The etching gas used CF 4, Cl 2, O 2 . エッチング速度の向上にはECR(Electron Cyclotron Resonance)やICP(Inductively Coupled Plasma)などの高密度プラズマ源を用いたドライエッチング装置を用いる。 The improvement in the etch rate using the dry etching apparatus using a high density plasma source such as ECR (Electron Cyclotron Resonance) and ICP (Inductively Coupled Plasma).

レジストで形成したマスクパターン107は電界で加速されたイオンによりスパッタされ、反応副生成物が被加工物の側壁に付着する。 Mask pattern 107 formed in the resist is sputtered by ions accelerated by an electric field, the reaction by-products adhere to the side wall of the workpiece. これは側壁保護膜とも呼ばれるが、この段階の加工でチタンを主成分とする第2導電層をテーパー形状とする理由は、この側壁保護膜の排除である。 Although this is also called a sidewall protective film, the reason for the second conductive layer mainly composed of titanium in the processing of this stage tapered is the elimination of the sidewall protective film. つまり、図3(A)で示すようにテーパー部を有する第2導電層105に対し、その後異方性エッチングを行なっても反応副生成物が側壁に堆積しにくいので、図3(B)で示すように残渣を残すことなくエッチング加工して第2導電層105'、第3の導電層106'のパターンを形成することができる。 That is, with respect to the second conductive layer 105 having a tapered portion as shown in FIG. 3 (A), the so then be subjected to anisotropic etching reaction by-products hard to deposit on the side wall, in FIG. 3 (B) etching process to the second conductive layer 105 without leaving a residue as shown can form a pattern of ', the third conductive layer 106'. これに対し図4(A)のように第2導電層105の側壁がほぼ垂直であるとエッチング加工時に反応副生成物が堆積し、図4(B)で示すようにその後異方性エッチングしても、その反応副生成物が残ってしまい形状不良となる。 In contrast reaction by-product during the etching process and the sidewall of the second conductive layer 105 is substantially vertically deposited as shown in FIG. 4 (A), then anisotropically etched, as shown in FIG. 4 (B) also, the reaction would be by-products remaining shape defect. すなわち、この段階で少なくとも第2導電層をテーパー形状に加工しておくと側壁保護膜を排除することができる。 That is, when the previously processed at least the second conductive layer at this stage tapered shape can be eliminated sidewall protective film.

次に、エッチングガスをCF 4 ,Cl 2に切り替えて第1導電層である窒化タンタルのエッチングを行う。 Then, an etching gas to etch the CF 4, tantalum nitride is first conductive layer switch to Cl 2. 勿論、導電層の全層を同時にエッチングしても良いが、膜厚の厚い第2導電層105のエッチング時にはエッチング速度のバラツキを見込んでエッチング時間を長めに設定する必要がある。 Of course, it may be simultaneously etched all the layers of the conductive layer, but when the etching of the large thickness second conductive layer 105 needs to be set longer the etching time in anticipation of variation in etching rate. その場合、下地が酸化珪素であるとエッチングされて極端に薄くなってしまう。 In that case, the base becomes extremely thin etched When it is a silicon oxide. これを防ぐためこのように二段階のエッチング加工を行う。 Thus performing etching of two stages to prevent this.

こうして、図1(C)で示すように、第2絶縁膜103上に第1導電層104'、第2導電層105'、第3導電層106'から成る第1の導電層パターン108が形成される。 Thus, as shown in FIG. 1 (C), the first conductive layer 104 on the second insulating layer 103 ', the second conductive layer 105', the first conductive layer pattern 108 made of a third conductive layer 106 'is formed It is. 端部におけるテーパー形状の基板100の表面と成す角度は10〜20度にする。 The angle formed between the surface of the substrate 100 of the tapered shape in the end portion is 10 to 20 degrees. この角度は主に第2導電層の膜厚との関係で決まるが、このテーパー部の占める長さが0.5〜1.5μmとなるようにする。 This angle is determined primarily by the relationship between the thickness of the second conductive layer, but the length occupied by the tapered portion is made to be 0.5 to 1.5 [mu] m.

各導電膜をテーパー加工した後、アルゴンプラズマ処理することによって、テーパー側壁部に付着していた反応生成物を除去する。 After tapering the each conductive film by an argon plasma treatment, to remove the reaction products adhering to the tapered side wall. このアルゴンプラズマ処理を行なわないと、後の異方性エッチング条件にて加工しようとしても反応生成物がストッパーとなり、第2導電層端部にエッチング残り(裾引き)が生じ、目的である、できるだけ垂直に近い形状が形成されにくく、第2導電層端部のエッチング残り防止のため、テーパー加工後のアルゴンプラズマ処理は必要となる。 Without this argon plasma treatment, after becomes the reaction product as a stopper trying processed by anisotropic etching conditions, etching residue (footing) is generated in the second conductive layer end, an object, as much as possible hardly formed is nearly vertical shape, for etching the remaining preventing the second conductive layer end, argon plasma treatment after tapering is required. (図1(D))。 (FIG. 1 (D)).

そして、エッチングガスにBCl 3 、Cl 2 、O 2を用いて、第2導電層105'及び第3導電層106'をマスクパターン107'に基づいて選択的にエッチングする。 Then, using a BCl 3, Cl 2, O 2 in the etching gas is selectively etched on the basis of the second conductive layer 105 'and the third conductive layer 106' as a mask pattern 107 '. この場合、基板側に印加するバイアス電圧は低くして第1導電層104'は残存せしめるようにする。 In this case, the first conductive layer 104 and the bias voltage applied to the substrate side lower 'is as allowed to remain. 第2導電層105'の端部は第1導電層104'の端部よりも内側に後退し、後述するようにその後退幅でLovの長さが決まる。 The second conductive layer 105 'end of the first conductive layer 104' is recessed inward from the end of, it determines the length of Lov with the recess width as described below. こうして、第1導電層104'、第2導電層105''、第3導電層106''から成る第2の導電層パターン109が形成され、これが半導体層102と交差する部位においてゲート電極となる。 Thus, the first conductive layer 104 ', the second conductive layer 105' ', the second conductive layer pattern 109 made of a third conductive layer 106' 'is formed, which becomes the gate electrode at a portion intersecting with the semiconductor layer 102 . (図1(E))。 (Fig. 1 (E)).

半導体層103への一導電型不純物の添加、すなわちLDDやソース・ドレイン領域の形成は、第2の導電層パターン109を用いて自己整合的に形成することができる。 The addition of one conductivity type impurity into the semiconductor layer 103, that is, the formation of LDD and source and drain regions may be formed in a self-aligned manner by using the second conductive layer pattern 109. 図2(A)はゲート電極とオーバーラップするLDDを形成するためのドーピング処理であり、一導電型不純物のイオンを第一導電層104'を通過させて、その下層部に位置する半導体層102に添加して第1濃度の一導電型不純物領域110を形成する。 2 (A) is a doping process for forming an LDD that overlaps with the gate electrode, and the ions of one conductivity type impurity is passed through the first conductive layer 104 ', the semiconductor layer 102 located in the lower part It was added to form a one conductivity type impurity region 110 of the first concentration. 第2絶縁層や第1導電層の膜厚にもよるが、この場合には50kV以上の加速電圧を要する。 Depending on the thickness of the second insulating layer and the first conductive layer, in this case it requires an acceleration voltage of more than 50 kV. 第1濃度の一導電型不純物領域110の不純物濃度は、LDDを前提とすると1×10 16 〜5×10 18 atoms/cm 3 (ピーク値)とする。 The impurity concentration of the one conductivity type impurity region 110 of the first concentration, and Assuming LDD 1 × 10 16 ~5 × 10 18 atoms / cm 3 ( peak value).

ソース・ドレイン領域を形成するドーピング処理は、第2の導電層パターン109をイオンの遮蔽マスクとして用い、第1濃度の一導電型不純物領域110の外側に第2濃度の一導電型領域111を形成する。 Doping process for forming source and drain regions, using the second conductive layer pattern 109 as a shielding mask for ion, forming a second concentration of the one conductivity type region 111 to the outside of the one conductivity type impurity region 110 of the first concentration to. この場合には加速電圧を30kV以下として行う。 And an acceleration voltage is below 30kV in this case. 第2濃度の一導電型不純物領域111の不純物濃度は1×10 19 〜5×10 21 atoms/cm 3 (ピーク値)とする。 The impurity concentration of the second concentration of the one conductivity type impurity region 111 is set to 1 × 10 19 ~5 × 10 21 atoms / cm 3 ( peak value). (図2(B)) (FIG. 2 (B))

その後、窒化珪素を用いる第3絶縁層112、低誘電率の有機化合物材料を用いた第4絶縁膜113、配線114を形成する。 Thereafter, a fourth insulating film 113, the wiring 114 using the third insulating layer 112 using silicon nitride, an organic compound material having a low dielectric constant. (図2(C)) (FIG. 2 (C))

以上のように、本実態形態は、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするLDDを自己整合的に形成し、且つ、その長さ(Lov)を1μm以上有するTFTを形成することができる。 As described above, the actual form, using the gate electrode as a mask during ion doping, the LDD overlapping with the gate electrode formed in a self-aligned manner, and, a TFT having its length (Lov) than 1μm it can be formed. ゲート電極とオーバーラップするLDD領域の長さを1μm以上とし、ホットキャリア劣化しにくい構造とすることができる。 The length of the LDD region overlapping the gate electrode and above 1 [mu] m, it is possible to hot-carrier degradation occurs hardly.

(実施例1) (Example 1)
本実施例は、実施形態1に基づく工程に従って、ゲート電極を加工する一例について示す。 This embodiment, in accordance with the steps according to embodiments 1, showing an example of processing the gate electrode. 本実施例は図1を参照して説明する。 This embodiment will be described with reference to FIG.

まず、アルミノシリケートガラス基板100上にプラズマCVD法で150nmの酸窒化珪素膜で第1絶縁層101を形成する。 First, a first insulating layer 101 at 150nm of silicon oxynitride film by plasma CVD on an aluminosilicate glass substrate 100. 半導体層102は50nmの非晶質珪素膜をレーザーアニ―ルにより結晶化した結晶性珪素膜で形成し、島状に孤立分離するように形成する。 The semiconductor layer 102 is an amorphous silicon film of 50nm laser annealing - forming a crystalline silicon film crystallized by Le, is formed so as to be isolated separated like islands. 第2絶縁膜103は、SiH 4とN 2 OをソースガスとしてプラズマCVD法により115nmの酸窒化珪素膜を形成する。 The second insulating film 103 is formed a silicon oxynitride film of 115nm by plasma CVD using SiH 4 and N 2 O as source gases. 窒化タンタルで形成する第1導電層104は30nmの厚さとし、チタンで形成する第2導電層105は320nmの厚さとし、窒化チタンで形成する第3導電層106は50nmで形成する。 The first conductive layer 104 to form tantalum nitride is a 30nm thick Satoshi, second conductive layer 105 made of titanium is a 320nm thick Satoshi, third conductive layer 106 to form titanium nitride is formed by 50nm. マスクパターン107はポジ型のフォトレジストで1.5μmの厚さに形成する。 Mask pattern 107 is formed to a thickness of 1.5μm at a positive photoresist. マスクパターンの幅は適宣設定すれば良いが、本実施例においては4.5μmと10μmのマスクパターンで光露光形成した。 The width of the mask pattern may be Tekisen set but was light exposed is formed in the mask pattern of 4.5μm and 10μm in this embodiment. (図1(A)) (FIG. 1 (A))

次に、ドライエッチングにより第2導電層(チタン)105と第3導電層(窒化チタン)106のエッチングを行う。 Next, the etching of the second conductive layer by dry etching (titanium) 105 as a third conductive layer (titanium nitride) 106. エッチングにはICPエッチング装置を用いる。 The etching using the ICP etching device. 図5はICPエッチング装置の構成を示す。 Figure 5 shows the structure of ICP etching device. 反応室801にはエッチング用のガス供給手段803、反応室内を減圧状態に保持する排気手段804が連結されている。 Exhaust means 804 is connected for holding the gas supply means 803 for etching, a reaction chamber in a reduced pressure state in the reaction chamber 801. プラズマ生成手段は反応室801に石英板を介して誘導結合するスパイラルコイル802、高周波(13.56MHz)電力供給手段805から成っている。 Spiral coil 802 plasma generating means for inductive coupling through the quartz plate to the reaction chamber 801, is made from a high frequency (13.56 MHz) electric power supply means 805. 基板側へのバイアス印加は高周波(13.56MHz)電力供給手段806で行ない、基板を記載するステージに自己バイアスが発生するような構成となっている。 Bias is applied to the substrate side is performed at a high frequency (13.56 MHz) electric power supply means 806, and has a like self-bias is generated configuration stage to describe the substrate. エッチング加工には供給するエッチングガス種と、高周波(13.56MHz)電力供給手段806、807により供給されるそれぞれの高周波電力、エッチング圧力が主なパラメーターとなる。 And supplying an etching gas species in the etching process, each of the high frequency power supplied by a high frequency (13.56 MHz) electric power supply means 806 and 807, the etching pressure is the main parameter.

図1(B)のエッチング加工には、エッチングガスとしてCF 4 、Cl 2 、O 2を用いる。 The etching of FIG. 1 (B), using CF 4, Cl 2, O 2 as the etching gas. エッチング圧力は1.3Paとし、500Wのプラズマ生成用の電力、300Wの基板バイアス用の電力を供給する。 Etching pressure was 1.3 Pa, 500 W of power for generating plasma, and supplies power for substrate bias 300 W. 続いて図1(C)に示すようにエッチングガスをCF 4 、Cl 2に切り替えて第1導電層である窒化タンタルのエッチングを行う。 Subsequently etched tantalum nitride is first conductive layer by switching the etching gas to CF 4, Cl 2 as shown in FIG. 1 (C). この時のエッチング条件は、エッチング圧力1.5Pa、500Wのプラズマ生成用の電力、10Wの基板バイアス用の電力を供給する。 Etching conditions at this time, and supplies the etching pressure 1.5 Pa, the power of 500W for the plasma generation, the power for the substrate bias of 10 W. 以上のようにして、第1導電層パターン108が形成することができる。 As described above, it is possible to first conductive layer pattern 108 is formed.

その後、第1導電層パターン108のテーパー側壁部に付着しているストッパー膜とされる反応生成物(TiOx)を除去又は減少させるためアルゴンプラズマ処理を行う。 Thereafter, the argon plasma treatment for removing or reducing the reaction product to be a stopper film attached to the tapered side wall portion (TiOx) of the first conductive layer pattern 108. このアルゴンプラズマ処理では同様にICPエッチング装置を用い、アルゴンを150sccm供給し、2.0Paの処圧力で450Wのプラズマ生成用の電力、100Wの基板バイアス用の電力を供給し30secの処理を行う。 This similarly using ICP etching apparatus with argon plasma treatment, argon was 150sccm supply, power 450W for plasma generation in the processing pressure of 2.0 Pa, and supplies power for substrate bias 100W performs the processing of 30 sec.

次に、エッチングガスにBCl 3 、Cl 2 、O 2を用いて異方性エッチングを行ない、主として第2導電層105'の加工を行う。 Then, anisotropically etched using BCl 3, Cl 2, O 2 as etching gas, mainly performs the processing of the second conductive layer 105 '. エッチング圧力は1.9Paとし、500Wのプラズマ生成用の電力、10Wの基板バイアス用の電力を供給する。 Etching pressure was 1.9 Pa, the power of 500W for plasma generation, and supplies power for substrate bias 10 W. 第2導電層105'の端部は第1導電層104'の端部よりも内側に後退する。 The second conductive layer 105 'end of the first conductive layer 104' is recessed inward from the end of the. こうして第2導電層パターン109が形成され、これが半導体層102と交差する部位においてゲート電極となる。 Thus it is formed a second conductive layer pattern 109, the gate electrode at the site where it intersects with the semiconductor layer 102. そして、第1導電層104'の端部からの後退幅は1μm以上とすることができる。 The recess width from the end portion of the first conductive layer 104 'may be at least 1 [mu] m. 図6で示すようにこの後退幅dがLov長を決める長さとなる。 The recess width d as shown in Figure 6 is the length that determines the Lov length.

図7、図8はテーパー加工後、アルゴンプラズマ処理、そして異方性エッチング加工を行なった場合の代表的な加工形状を示す走査電子顕微鏡(SEM)像である。 7 and 8 after tapering, argon plasma treatment, and a typical scanning electron microscope showing a machining shape (SEM) image of a case of performing an anisotropic etching process. 下層から窒化タンタル層、チタン層、窒化チタン層、マスク材であるレジストが積層形成されている状態を示している。 Tantalum nitride layer from the lower layer, a titanium layer, titanium nitride layer, the resist indicates a state of being laminated is a mask material. 同図は斜方及び断面から観察したSEM像であり、チタン層の後退幅もしくは窒化タンタル層の突出幅は1.0μm程度と見込まれている。 The figure is an SEM image observed from an oblique direction and a cross section, the projecting width of the recess width or a tantalum nitride layer of titanium layer is expected as about 1.0 .mu.m.

以降、LDDを形成する第1濃度の一導電型不純物領域110に1×10 16 〜5×10 18 atoms/cm 3 (ピーク値)の濃度でリン又はボロンを50kVの加速電圧でイオンドーピング処理により添加する。 Thereafter, by an ion doping process with phosphorus or boron at an accelerating voltage of 50kV at a concentration of the first concentration of the one conductivity type impurity region 110 which forms the LDD 1 × 10 16 ~5 × 10 18 atoms / cm 3 ( peak value) Added. (図2(A)) (FIG. 2 (A))

さらに、ソース・ドレイン領域を形成するドーピング処理は、第2の導電層パターン109をイオンの遮蔽マスクとして用い、第1濃度の一導電型不純物領域110の外側に第2濃度の一導電型不純物領域111を形成する。 Furthermore, the doping process for forming source and drain regions, using the second conductive layer pattern 109 as a shielding mask for ion, one conductivity type impurity region of the second concentration to the outside of the one conductivity type impurity region 110 of the first concentration 111 to form. この場合には加速電圧を10kVとして、リン又はボロンの濃度を1×10 19 〜5×10 21 atoms/cm 3 (ピーク値)として形成する。 The accelerating voltage of 10kV in the case, formed as the concentration of phosphorous or boron 1 × 10 19 ~5 × 10 21 atoms / cm 3 ( peak value). (図2(B)) (FIG. 2 (B))

その後、プラズマCVD法で水素を含有する酸窒化珪素を100nmの厚さで形成し、感光性又は非感光性のアクリル又はポリイミド樹脂を1μmの厚さに形成して第4絶縁層113を形成する。 Thereafter, a silicon oxynitride containing hydrogen by plasma CVD is formed with a thickness of 100 nm, forming a fourth insulating layer 113 a photosensitive or non-photosensitive acrylic or polyimide resin is formed in a thickness of 1μm . さらに必要に応じて配線114を形成する。 Further wiring 114 is formed as needed.

以上のようにして、ゲート電極とオーバーラップするLDDを自己整合的に形成し、且つ、その長さ(Lov)を1μm以上を有するTFTを形成することができる。 As described above, the LDD overlapping with the gate electrode formed in a self-aligned manner, and, its length (Lov) can form a TFT having the above 1 [mu] m.
(実施例2) (Example 2)

本発明は様々な表示画面を設けた半導体装置に適用することができる。 The present invention can be applied to a semiconductor device having a different display screen. 特に表示画面の対角が20インチを越える大画面の半導体装置に対して有効である。 Especially diagonal of the display screen is valid for a semiconductor device of a large screen more than 20 inches.

図12は表示パネル901を筐体900に組み込んだ半導体装置の一構成例であり、テレビ受像機やコンピューターのモニタシステムとして適用できるものである。 Figure 12 is a display panel 901 is an example of the configuration of a semiconductor device incorporating a housing 900, it is applicable as a television receiver or computer monitoring system. 筐体900には半導体集積回路で形成した増幅器や高周波回路、及びメモリ機能として半導体メモリもしくはハードディスクなど磁気メモリなどを組み込んで画像表示機能を充足させる電子回路基板902や音声を再生するスピーカ903が装着されている。 Amplifier and the high frequency circuit formed in a semiconductor integrated circuit in the housing 900, and a speaker 903 for reproducing the electronic circuit board 902 and the sound to satisfy the image display function incorporates such magnetic memory such as a semiconductor memory or a hard disk is mounted as the memory function It is.

表示パネル901は本発明に係るゲートオーバーラップTFTを用いて、TFTをマトリクス状に配列させて成るアクティブマトリクス画素回路904、走査線駆動回路905、データ線駆動回路906を一体形成したドライバー一体型とすることができる。 The display panel 901 by using the gate overlap TFT according to the present invention, an active matrix pixel circuit 904 composed by arranging a TFT in a matrix, the scanning line drive circuit 905, a driver integrated type formed integrally data line driving circuit 906 can do.

図11はアクティブマトリクス画素回路904の主要な構成を示す図である。 Figure 11 is a diagram showing a main structure of an active matrix pixel circuit 904. 半導体層301と交差するゲート電極302とデータ信号線303が同一層で形成されている。 The gate electrode 302 and the data signal line 303 that intersects with the semiconductor layer 301 is formed in the same layer. すなわち、少なくともチタンを主成分とする導電層を一層含む積層体で形成され、そのゲート電極もしくは配線のパターンを形成するエッチング加工は実施例1により行うものである。 That is, formed of at least a laminate of titanium further comprises a conductive layer mainly composed of the etching processing for forming the pattern of the gate electrode or wiring is performed by the first embodiment. これにより、Lov長が1μm以上のゲートオーバーラップTFTを形成することが可能であり、データ信号線も低抵抗化を図ることができる。 Thus, it is possible Lov length is formed over the gate overlap TFT 1 [mu] m, it can be a data signal line reduce a resistance. ゲート信号線304は層間絶縁膜を介してその上層に形成され、コンタクトホールを介してゲート電極302と接続する構成となっている。 The gate signal line 304 is formed thereon through an interlayer insulating film, and has a configuration of connecting the gate electrode 302 through the contact hole. 勿論、この配線もチタン及びアルミニウムで形成可能であり、配線の低抵抗化を実現できる。 Of course, the wiring also can be formed of titanium and aluminum, can achieve low resistance of a wire. データ信号線303と半導体層301を接続する配線305もゲート信号線304と同一層で形成可能である。 Wiring 305 for connecting the data signal line 303 and the semiconductor layer 301 can also be formed in the same layer as the gate signal line 304. 画素電極306は酸化インジウムと酸化スズの化合物であるITO(Indium Tin Oxide)を用いて形成している。 Pixel electrode 306 is formed using an ITO (Indium Tin Oxide) which is a compound of indium oxide and tin oxide. なお、このような画素の詳細については、特開2001−313397号公報で開示されている。 The details of such a pixel is disclosed in Japanese Patent Application Laid-Open No. 2001-313397.

本実施例では半導体装置に一例を示したが、本発明は本実施例に限定されず様々な半導体装置に適用することができる。 In the present embodiment showed an example in a semiconductor device, the present invention can be applied to various semiconductor devices without being limited to this embodiment. 例えば、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピューター、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)に加え、冷蔵庫装置、洗濯機、炊飯器、固定電話装置、真空掃除機、体温計など家庭電化製品から、電車内の吊し広告、鉄道駅や空港の発着案内版など大面積のインフォメーションプレイまで様々な分野に適用することができる。 For example, a navigation system, a sound reproduction device (such as car audio and audio components), notebook personal computers, game machines, in addition to a portable information terminal (mobile computer, mobile phone, a portable game machine, an electronic book, or the like), refrigerator unit, washing machines, rice cookers, fixed telephone equipment, vacuum cleaner, from household appliances such as thermometers, suspended advertising in the train, be applied to a variety of fields to information play a large area, such as arrival and departure guide version of the railway station and the airport can.

なお、本発明における実施例については以上のように示されているが、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるものである。 Although the embodiments of the present invention is shown as above, without departing from the spirit and scope of the present invention, that the modes and details can be variously changed, those skilled in the art it is intended to be easily understood.

本発明の半導体装置の作製工程を説明する断面図である。 It is a cross-sectional view illustrating a manufacturing process of a semiconductor device of the present invention. 本発明の半導体装置の作製工程を説明する断面図である。 It is a cross-sectional view illustrating a manufacturing process of a semiconductor device of the present invention. テーパーエッチングによる反応副生成物の除去効果を説明する図である。 Is a diagram illustrating the effect of removing the reaction by-product by taper etching. テーパーエッチングを行わない場合における反応副生成物の影響を説明する図である。 Is a diagram illustrating the effect of the reaction by-product in the case of no taper etching. ICPエッチング装置の構成を説明する図である。 ICP is a diagram illustrating the configuration of an etching apparatus. 第2導電層の後退幅dとゲートオーバーラップTFTのLov長の関係を説明する図である。 It is a diagram illustrating the Lov length relationship recess width d and gate overlap TFT of the second conductive layer. 実施例1に従いエッチング加工された導電層パターンの形状を斜方から見たSEM像である。 The shape of the etched conductive layer pattern in accordance with Example 1 is a SEM image viewed from an oblique direction. 実施例1に従いエッチング加工された導電層パターンの断面形状を示すSEM像である。 Is a SEM image showing a cross-sectional shape of the etched conductive layer pattern in accordance with Example 1. 推定保証電圧(オン電流10%劣化)のLov長依存性を示すグラフである。 It is a graph showing the Lov length dependence of the estimated guarantee voltage (on-state current 10% degradation). バイアスストレス試験に基づくTFTの寿命時間を推定する特性図でありLov長依存性について示すグラフである。 Is a characteristic diagram for estimating the life time of the TFT-based bias stress test is a graph showing the Lov length dependence. 本発明に係る半導体装置のアクティブマトリクス型の画素の構成を示す上面図である。 Is a top view showing the structure of an active matrix type pixel of a semiconductor device according to the present invention. 半導体装置の一例を示す図である。 Is a diagram illustrating an example of a semiconductor device.

Claims (8)

  1. 半導体層上に、ゲート絶縁膜を介して、第1導電層及びチタン又はチタンを主成分とする合金若しくは化合物を有する第2導電層を順次積層して積層体を形成し、 On a semiconductor layer via a gate insulating film, the first conductive layer, and sequentially laminated to form a laminated body and the second conductive layer having an alloy or a compound mainly comprising titanium or titanium,
    前記積層体上にマスクパターンを形成し、 Said mask pattern is formed on the laminated body,
    ICPエッチング装置を用いて、前記マスクパターンに基づき、 前記第1導電層及び前記第2導電層にエッチング処理を行うことにより、前記第1導電層及び前記第2導電層の側壁部をテーパー状にした第1の導電層パターンを形成 Using an ICP etching apparatus, based on the mask pattern, by etching process on the first conductive layer and the second conductive layer, the side wall portion of the first conductive layer and the second conductive layer into a tapered shape forming a first conductive layer pattern,
    前記ICPエッチング装置を用いて、前記第1の導電層パターンにアルゴンプラズマによるエッチング処理を行うことにより、前記第1の導電層パターンの側壁部に付着する反応生成物を除去又は減少させ Above using an ICP etching apparatus, by performing the etching treatment with argon plasma in the first conductive layer pattern, removing or reducing the reaction product adheres to the side wall portion of the first conductive layer pattern,
    前記第1の導電層パターンにおける前記第2導電層選択的に異方性エッチング処理を行うことにより第2の導電層パターンを形成し、 By performing selective anisotropic etching on the second conductive layer in the first conductive layer pattern to form a second conductive layer pattern,
    前記第2の導電層パターンにおける前記第2導電層をマスクとして、前記半導体層に一導電型の不純物を添加して、前記第2の導電層パターンにおける前記第1導電層と重なる領域に低濃度ドレイン領域を形成し、 Wherein the second conductive layer masking the second conductive layer in the pattern, the added one conductivity type impurity into the semiconductor layer, the low concentration in a region overlapping with the first conductive layer in the second conductive layer pattern a drain region is formed,
    前記半導体層、前記ゲート絶縁膜、及び前記第2の導電層パターンを有するトランジスタを形成することを特徴とする半導体装置の作製方法。 The semiconductor layer, the gate insulating film, and a method for manufacturing a semiconductor device and forming a transistor having a second conductive layer pattern.
  2. 請求項において、前記第1導電層は、窒化タンタルであことを特徴とする半導体装置の作製方法。 According to claim 1, wherein the first conductive layer, a method for manufacturing a semiconductor device, wherein the Ru tantalum nitride der.
  3. 半導体層上に、ゲート絶縁膜を介して、第1導電層、 チタン又はチタンを主成分とする合金若しくは化合物を有する第2導電層及び第3導電層を順次積層して積層体を形成し、 On a semiconductor layer via a gate insulating film, the first conductive layer, a second conductive layer having an alloy or a compound mainly comprising titanium or titanium, and sequentially laminated to form a laminate of the third conductive layer ,
    前記積層体上にマスクパターンを形成し、 Said mask pattern is formed on the laminated body,
    ICPエッチング装置を用いて、前記マスクパターンに基づき、 前記第1導電層、前記第2導電層、及び前記第3導電層にエッチング処理を行うことにより、前記第1導電層、前記第2導電層及び前記第3導電層の側壁部をテーパー状にした第1の導電層パターンを形成 Using an ICP etching apparatus, based on the mask pattern, the first conductive layer, the second conductive layer, and by performing an etching process to said third conductive layer, the first conductive layer, the second conductive layer and forming a first conductive layer pattern side wall portions of the third conductive layer in a tapered shape,
    前記ICPエッチング装置を用いて、前記第1の導電層パターンにアルゴンプラズマによるエッチング処理を行うことにより、前記第1の導電層パターンの側壁部に付着する反応生成物を除去又は減少させ Above using an ICP etching apparatus, by performing the etching treatment with argon plasma in the first conductive layer pattern, removing or reducing the reaction product adheres to the side wall portion of the first conductive layer pattern,
    前記第1の導電層パターンにおける前記第2導電層及び前記第3導電層選択的に異方性エッチング処理を行うことにより第2の導電層パターンを形成し、 By performing selective anisotropic etching on the first conductive layer and the second conductive layer in the pattern and the third conductive layer, forming a second conductive layer pattern,
    前記第2の導電層パターンにおける前記第2導電層及び前記第3導電層をマスクとして、前記半導体層に一導電型の不純物を添加して、前記第2の導電層パターンにおける前記第1導電層と重なる領域に低濃度ドレイン領域を形成し、 As the second electrically said in conductive layer pattern and the second conductive layer and masking the third conductive layer, wherein the addition of one conductivity type impurity into the semiconductor layer, the first conductive layer in the second conductive layer pattern the lightly doped drain region formed in a region overlapping with,
    前記半導体層、前記ゲート絶縁膜、及び前記第2の導電層パターンを有するトランジスタを形成することを特徴とする半導体装置の作製方法。 The semiconductor layer, the gate insulating film, and a method for manufacturing a semiconductor device and forming a transistor having a second conductive layer pattern.
  4. 請求項において、前記第1導電層は窒化タンタルであり、前記第3導電層は窒化チタンであることを特徴とする半導体装置の作製方法。 According to claim 3, wherein the first conductive layer is tantalum nitride, a method for manufacturing a semiconductor device, characterized in that before the third conductive layer SL is titanium nitride.
  5. 請求項1乃至4のいずれか一において、前記反応生成物は、 TiOxであることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 4, wherein the reaction product, a method for manufacturing a semiconductor device which is a TiOx.
  6. 請求項乃至のいずれか一において、前記第2の導電層パターンと重なる前記低濃度ドレイン領域の長さが1μm以上であることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 5, a method for manufacturing a semiconductor device, wherein the length of the lightly doped drain region overlapping with the second conductive layer pattern is 1μm or more.
  7. 請求項1乃至のいずれか一において、 テーパー状の前記第1の導電層パターンの側壁部基板表面となす角は10度以上20度以下であることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 6, the method for manufacturing a semiconductor device, characterized in that the angle between the tapered first conductive layer pattern side wall and the substrate surface is 20 degrees or less than 10 degrees .
  8. 請求項1乃至のいずれか一において、 前記第1の導電層パターンを形成するためのエッチング処理に、CF 、Cl 及びO を含むエッチングガスを用いることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 7, for manufacturing a semiconductor device according to the to the first conductive layer pattern etching process for forming the, characterized by using an etching gas containing CF 4, Cl 2 and O 2 Method.
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