JP4660863B2

JP4660863B2 - Parallel processor

Info

Publication number: JP4660863B2
Application number: JP32405898A
Authority: JP
Inventors: 昭彦橋口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-11-13
Filing date: 1998-11-13
Publication date: 2011-03-30
Anticipated expiration: 2018-11-13
Also published as: JP2000148998A

Description

【０００１】
【発明の属する技術分野】
本発明は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される複数のデータの入出力を行う並列プロセッサに関するものである。
【０００２】
【従来の技術】
従来、画像データに対する信号処理の分野においては、１枚の画像を構成する全ての画素に対して同様の演算処理を施すことが多い。多くのデータに対して同様の演算処理を高速に実行するために、ＳＩＭＤ（Single Instruction Multiple Data stream （単一命令複数データ））型アーキテクチャが提案され、画像信号処理に限らず広い分野で利用されている。
【０００３】
ＳＩＭＤ型アーキテクチャは、演算装置を必要な個数だけ並べて、各々の演算装置が同一の命令に従って動作するようにした構成である。したがって、各々の演算装置に別々のデータを与えると、それぞれのデータに対する演算結果が一度に得られる。
【０００４】
ＳＩＭＤ型処理装置の画像処理への適用として、たとえばＳＶＰ（SERIAL VIDEO PROCESSOR/Proceedings of the IEEE 1990 CUSTOM INTEGRATED CIRCUITS CONFERENCE /P17 3.1〜4 ）に示される装置が知られている。
【０００５】
この装置は、具体的にはたとえば図１４に示すような並列プロセッサ１で構成されている。
この並列プロセッサ１は、１走査線分の画素データを、シリアルデータＳＩＮを逐次的に入力するためのデータ入力レジスタ（ＤＩＲ）２、記憶装置（メモリ）と演算装置（ＡＬＵ）で構成され、１走査線分の画素データを並列に処理するための複数のプロセッサエレメント（以下、ＰＥと呼ぶ）３−１〜３−ｎ、を有するプロセッサエレメント群３、および１走査線分の処理された画素データを、シリアルデータ出力ＳＯＵＴへ逐次的に出力するためのデータ出力レジスタ（ＤＯＲ）４により構成されている。
【０００６】
このような並列プロセッサ１で、図１５に示すように、ｐ（１、１）〜ｐ（ｍ、ｎ）のｍ×ｎ個の画素で構成される画像データを処理する手順を、図１６および図１７に関連付けて以下に説明する。
なお、任意のｉ、ｊ（但し１≦ｉ≦ｍ、１≦ｊ≦ｎ）の画素ｐ（ｉ、ｊ）は、複数ビツトで表現されても良い。
画像の走査は通常左から右、かつ上から下という順序で行われるので、画像データは一般に図１６に示すような構造で伝送される。
ここで、１ライン分の画素データを走査する時間を水平期間と呼ぶ。また走査が画面の右端から左端へ戻るための時間をブランキング期間と呼ぶ。たとえばｉライン目の右端の画素ｐ（ｉ、ｎ）と、次のラインの左端の画素ｐ（ｉ＋１、１）との画素データの間には、ブランキング期間が存在する。
【０００７】
図１７において、各画素がそれぞれ複数ビツトで構成される映像信号が、画素単位で入力端子に逐次的に入力される。
最初の１水平期間の時間で、１ライン目の画素データが、１ライン分の容量を有するデータ入力レジスタ２に格納される。
データ入力レジスタ２に格納された映像信号の１ライン目の各画素のデータは、その後のブランキング期間内に並列に出力され、１つのＰＥにつき１画素のデータが、１ライン分の個数（ｎ）並べられたＰＥ３−１〜ＰＥ３−ｎに、並列に供給される。
【０００８】
次の１水平期間で、各ＰＥ３−１〜３−ｎでは、供給された１ライン目の画素データに対して演算処理が行われる。
これと並行して、データ入力レジスタ２には２ライン目の画素データが逐次的に入力される。
続くブランキング期間内に各ＰＥ３−１〜３−ｎから、処理の施された１ライン目の画素データがデータ出力レジスタ４に並列に供給される。
これと並行して、データ入力レジスタ２からは２ライン目の画素データがＰＥ群３に並列に供給される。
次の１水平期間でデータ出力レジスタ４に格納された１ライン目の画素データが、逐次的に出力端子に出力される。
これと並行して、各ＰＥ３−１〜３−ｎは２ライン目の画素データの演算処理が行われ、データ入力レジスタ２には３ライン目の画素データが逐次的に入力される。
【０００９】
これ以降は、各ＰＥ３−１〜３−ｎがｉライン目の画素データを処理している時は、データ入力レジスタ２は（ｉ＋１）ライン目の画素データを入力し、データ出力レジスタ４は（ｉ−１）ライン目の画素データを出力することが繰り返される。
データ入力レジスタ２、ＰＥ３−１〜３−ｎ、データ出力レジスタ４が以上のように同期して動作することで、各水平期間毎に演算処理された映像信号が取り出される。
このようにしてたとえば映像信号のデイジタル処理が行われる。
【００１０】
次に、上述の並列プロセッサ１を構成する主要部であるＰＥについて詳細に説明する。
【００１１】
図１８は、一つのＰＥの概略構成を示す図である。
ＰＥは、図１８に示すように、記憶装置３１、演算装置（ＡＬＵ）３２、および選択回路３３により構成されている。そして、記憶装置３１はビット線ＢＬとワード線ＷＬに接続される図示しないメモリセルがマトリクス状に配置されて構成されている。
【００１２】
ワード線ＷＬで選択されたメモリセルは、列選択線ＣＳＬによって選択されたものが演算装置３２と接続される。なお通常、ビット線ＢＬ、ワード線ＷＬ、列選択線ＣＳＬは複数あるが、この図では簡単のため省略している。
【００１３】
記憶装置３１は、通常の画像処理アプリケーションで必要なデータを十分に格納できるだけの容量を有している。
そして、ブランキング期間にデータ入力レジスタ２から転送されたデータは記憶装置３１に格納される。
このとき、記憶装置３１は他のＰＥの記憶装置と同じアドレスを入力され、これに基づいてデータを格納する。
【００１４】
演算装置３２は、記憶装置３１からデータをロードして演算を行い、その結果を記憶装置３１にストアする。
演算装置３２がデータをロードする際は、記憶装置３１は同一の行アドレスにより、その行アドレスが指し示す記憶装置から、ビット線ＢＬにデータを出力し、同一の列アドレスにより、ビット線ＢＬのうち１つが選択して演算装置３２に出力する。
また、演算装置３２がデータをストアする場合は、記憶装置３１は同一の列アドレスから選択したビット線ＢＬと演算装置３２の出力部分を接続し、行アドレスで選択された記憶装置にデータを格納する。
【００１５】
画像処理に必要な演算が終了するまでこのシーケンスを繰り返し、次のブランキング期間にデータ出力レジスタ４にデータを転送する。
【００１６】
この記憶装置３１は、走査線をまたぐようなフィルタリング処理を行う場合には、たとえば５ライン分程度が必要となり、画像データが各８ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）の計２４ビットで構成されているならば、１２０ビットのメモリ容量が必要となる。
さらに途中の演算結果の保持を想定するならば、記憶装置３１の容量は２５６ビット程度は必要となる。これは並列プロセッサ１全体では、プロセッサ数 x２５６ビットととなり、仮にＰＥ３が１０００個搭載されるならば、２５６ｋビットの容量をもつ記憶装置を並列プロセッサ１に搭載しなければならない。
これは非常に大きな面積を占め、ＬＳＩのコストの上昇を招くので、通常このような記憶装置部分は非常に微細に設計し、面積を最小にするよう構成される。記憶装置３１はもともと微細な設計をされるうえ、並列プロセッサ１のなかで大きな面積を占めるので、不良の発生確率が高くなる。
【００１７】
このため、記憶装置は通常、冗長な記憶装置を用意しておき、記憶装置が故障している部分があれば、その記憶装置のアクセスするアドレスを冗長な記憶装置のアドレスと置き換えることによって救済する構成がとられている。
次に、一般的に列アドレスを冗長な記憶装置で救済する場合を説明する。
【００１８】
図１９は、並列プロセッサの主要部である各ＰＥの記憶装置３１−１〜３１−ｎに冗長用記憶装置ＲＤをもった場合の構成例を示す図である。
【００１９】
図１９において、選択回路３４−１〜３４−ｎは、選択線ＣＳＬより入力されたアドレスに従って、記憶装置３１−１〜３１−ｎの列および冗長用記憶装置ＲＤ−１〜ＲＤ−ｎを選択する。
もし、通常の記憶装置列に不良が存在した場合、あらかじめ不良の列アドレスをプログラミングしておき、選択線ＣＳＬは、その列アドレスを冗長な記憶装置列のアドレスを選択するように制御されている。
このような構成にしておくことで、通常の記憶装置列に不良があった場合でもプロセッサの良品が得られる。
【００２０】
【発明が解決しようとする課題】
ところで、プロセッサエレメントを多数持ち、一括して処理するようなＬＳＩにおいては、記憶装置から多量のデータを一度で読み出すことが多く、記憶装置の入出力（Ｉ／Ｏ）の数は増加する傾向にあるが、これに反比例して、各Ｉ／Ｏの列の数は減少する傾向にある。
たとえば、本来１つのワード線（行選択線）によって１０２４ビットのデータを読み出すことが可能な記憶装置が３２ビットのＩ／Ｏを持つと、記憶装置の列は３２列存在し、仮に冗長の行アドレスが一つ付加されても、１／３２しか面積の増加はない。
【００２１】
しかしながら、記憶装置が２５６ビットのＩ／Ｏを持つと記憶装置の列は４列しか存在しない。
このような条件で、冗長な列を４列につき1 列追加したとすれば、面積増加は１／４＝２５％にもなり、シリコンウェーハから作製されるＬＳＩの数が減ってしまう上、冗長な記憶装置の部分に不良が発生する確率も高くなり、結果的には冗長な記憶装置を搭載しない場合より良品のＬＳＩを得る数が減ってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、面積増加を最小限に抑えながら故障が発生した場合の救済効率を高めることができる並列プロセッサを提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る並列プロセッサは、シリアル入力された複数のデータを並列に出力するデータ入力レジスタと、一列に配列され、前記データ入力レジスタから並列に出力された前記複数のデータの各々を記憶する複数のメモリと、前記複数のメモリと１対１に対応するように一列に配列され、対応する前記メモリとの間でデータを入出力して演算処理を実行する複数のプロセッサと、前記複数のメモリから複数のデータを並列に読み込んでシリアル出力するデータ出力レジスタと、一列に配列された前記複数のメモリの配列の一端側に配置され、前記データ入力レジスタから出力された１個の前記データを記憶可能な冗長メモリとを有し、前記データ入力レジスタにシリアル入力される複数のデータを前記複数のプロセッサにより並列処理して前記データ出力レジスタからシリアル出力する並列プロセッサであって、前記データ入力レジスタと前記複数のメモリとの間の回路として、前記データ入力レジスタと各前記メモリに接続され、前記データ入力レジスタと前記複数のメモリとの間において前記複数のメモリと１対１に対応するように一列に配列され、前記データ入力レジスタから入力される各前記データを、対応する前記メモリへ出力する複数の二出力セレクタと、前記データ入力レジスタと前記複数の二出力セレクタとの間において前記二出力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二出力セレクタへ第１切替信号を出力する複数の第１オア回路とを有し、前記データ入力レジスタは、前記複数のメモリの各々について故障があるか否かの情報を格納する第１レジスタを有し、前記複数のデータとは別に、前記複数のメモリの各々についての故障を示す複数の第１故障信号を出力し、各前記第１オア回路は、前記複数のメモリの配列方向を基準とした配列の他端側に隣接する前記第１オア回路に接続され、各々が対応する組の前記メモリについての前記第１故障信号と、前記他端側に隣接する前記第１オア回路の第１切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第１切替信号を出力し、各前記二出力セレクタは、対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第１オア回路から入力される前記第１切替信号が故障を示すものである場合、前記データ入力レジスタから入力されたデータを、前記一方側に隣接する他の前記メモリまたは前記冗長メモリへ出力し、前記複数のメモリと前記複数のプロセッサとの間の回路として、前記メモリと前記プロセッサとに接続され、前記複数のメモリと前記複数のプロセッサとの間において前記メモリおよび前記プロセッサによる複数の組と１対１に対応するように一列に配列され、対応する前記メモリから入出力されるデータを、対応する前記プロセッサへ入出力する複数の二入出力セレクタと、前記複数のプロセッサと前記複数の二入出力セレクタとの間において前記二入出力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二入出力セレクタへ第２切替信号を出力する複数の第２オア回路とを有し、前記複数のプロセッサは、前記複数のメモリの各々について故障があるか否かの情報を格納する第２レジスタを有し、前記複数のメモリの各々についての故障を示す複数の第２故障信号を出力し、各前記第２オア回路は、前記他端側に隣接する前記第２オア回路に接続され、各々が対応する組の前記メモリについての前記第２故障信号と、前記他端側に隣接する前記第２オア回路の第２切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第２切替信号を出力し、各前記二入出力セレクタは、対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第２オア回路から入力される前記第２切替信号が故障を示すものである場合、前記一方側に隣接する他の前記メモリまたは前記冗長メモリのデータを、対応する前記プロセッサへ出力し、前記複数のメモリと前記データ出力レジスタとの間の回路として、前記データ出力レジスタと各前記メモリに接続され、前記データ出力レジスタと前記複数のメモリとの間において前記複数のメモリと１対１に対応するように一列に配列され、前記複数のメモリから入力される各前記データを、前記データ出力レジスタへ出力する複数の二入力セレクタと、前記複数の二入力セレクタと前記データ入力レジスタとの間において前記二入力セレクタおよび前記メモリによる複数の組と１対１に対応するように一列に配列され、対応する組の前記二入力セレクタへ第３切替信号を出力する複数の第３オア回路とを有し、前記データ出力レジスタは、前記複数のメモリの各々について故障があるか否かの情報を格納する第３レジスタを有し、前記複数のメモリの各々についての故障を示す複数の第３故障信号を出力し、各前記第３オア回路は、前記他端側に隣接する前記第３オア回路に接続され、各々が対応する組の前記メモリについての前記第３故障信号と、前記他端側に隣接する前記第３オア回路の第３切替信号とが入力され、いずれか一方の信号が故障を示す場合に、故障を示す第３切替信号を出力し、各前記二入力セレクタは、対応する前記メモリの前記一方側に隣接する他の前記メモリまたは前記冗長メモリに接続され、対応する前記第３オア回路から入力される前記第３切替信号が故障を示すものである場合、前記一方側に隣接する他の前記メモリまたは前記冗長メモリから入力されたデータを、前記データ出力レジスタへ出力する。
【００２７】
本発明の第２の態様に係るデータ処理装置は、１ラインｎ（ｎは２以上の自然数）の画像データを同時に書き込み可能に記憶するため、隣接して設けられた（ｎ＋１）個のメモリと、ｎ個の画像データを同時並列に出力するシフト入力レジスタと、前記（ｎ＋１）個のメモリについての隣接した２個のメモリに接続され、フラグの値に応じて当該隣接する２個のメモリの一方を前記シフト入力レジスタに接続し、前記シフト入力レジスタから同時並列に出力されるｎ個の画像データをｎ個の前記メモリに入力させる、隣接して設けられたｎ個の切替スイッチと、前記ｎ個の切替スイッチに対応して設けられ、対応する切替スイッチの切替状態を指示するフラグを保持する、ｎ個のレジスタ回路であって、各々のレジスタ回路が一方に隣接するレジスタ回路の出力に応じて該レジスタ回路に保持されるフラグの値を変化させ、当該レジスタ回路の値を他方に隣接するレジスタ回路へ出力するように構成されている、ｎ個のレジスタ回路とを有し、前記（ｎ＋１）個のメモリの１つの故障が検出されて、当該故障を検出したメモリに接続されている切替スイッチが当該故障したメモリに隣接するメモリに切り替わるよう、故障したメモリに接続されている切替スイッチについてのレジスタ回路のフラグの値が切り替えられた場合、前記複数のレジスタ回路は、前記故障に応じてフラグの値が切り替えられたレジスタ回路についての前記他方側のレジスタ回路に保持されるフラグの値が、前記故障に応じて切り替えられたレジスタ回路のフラグと同じ値に切り替わる。
【００４０】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るデータ処理装置の第１の実施形態を示す回路図である。
【００４１】
このデータ処理装置１０は、（ｎ＋１）個の記憶装置（メモリ）１０１−１〜１０１−n+1 、ｎ個の演算装置（ＡＬＵ）１０２−１〜１０２−ｎ、ｎ個の切替信号生成回路１０３−１〜１０３−ｎ、およびｎ個の切替回路１０４−１〜１０４−ｎにより構成され、ｎ個のデータを並列的に処理する。
ただし、ｎは自然数である。
【００４２】
記憶装置１０１−１〜１０１−n+1 は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される、たとえばＤＲＡＭやＳＲＡＭにより構成され、演算装置１０２−１〜１０２−ｎにより、切替回路１０４−１〜１０４−ｎを介してデータが書き込みまたは読み出される。
【００４３】
記憶装置１０１−１のデータ入出力端子Ｔ１は、切替回路１０４−１の入出力端子（Ｌ）に接続されている。
記憶装置１０１−２の入出力端子Ｔ２は、切替回路１０４−１の入出力端子（Ｈ）および切替回路１０４−２の入出力端子（Ｌ）に接続されている。
同様に、記憶装置１０１−３〜１０１−ｎの入出力端子Ｔ３〜Ｔｎは、前段の切替回路１０４−２〜１０４−n-1 の入出力端子（Ｈ）に接続されているとともに、対応する段（同段）の切替回路１０４−３〜１０４−ｎの入出力端子（Ｌ）に接続されている。
そして、記憶装置１０４−n+1 の入出力端子Ｔn+1 は切替回路１０４−ｎの入出力端子（Ｈ）に接続されている。
【００４４】
記憶装置１０１−１〜１０１−n+1 は、ｎ個のデータを並列的に処理するデータ処理装置１０において、演算装置１０２−１〜１０２−ｎによりアクセスされるのはｎ個である。
原則的には、記憶装置１０１−１〜１０１−ｎが、個々に対応して設けられた演算装置１０２−１〜１０２−ｎによりアクセスされる。
そして、一つの記憶装置に故障が有る場合には、その記憶装置を除いたｎ個の記憶装置が演算装置１０２−１〜１０２−ｎによりアクセスされる。
【００４５】
演算装置１０２−１〜１０２−ｎは、記憶装置１０１−１〜１０１−ｎに対応して設けられており、切替回路１０４−１〜１０４−ｎの切り替え状態に応じて、それぞれ記憶装置１０１−１〜１０１−ｎまたは次段（隣接）の記憶装置１０１−２〜１０１−n+1 に記憶されたデータを読み出して演算処理し、その演算結果を書き戻す。
また、たとえば演算装置１０２−１〜１０２−ｎには、対応する記憶装置１０１−１〜１０１−ｎに故障があるか否かの情報を格納する情報保持手段としてのレジスタＲＦを有している。
そして、各演算装置１０２−１〜１０２−ｎは、レジスタＦＲの情報を対応して設けられた切替信号生成回路１０３−１〜１０３−ｎに供給する。
具体的には、レジスタＦＲに対応する記憶装置に故障があり不良であるという情報が格納されている場合には、ハイレベルの信号が対応する切替信号生成回路１０３−１〜１０３−ｎに供給する。
【００４６】
切替信号生成回路１０３−１は、対応するレジスタＦＲからハイレベルの情報を受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、切替回路１０４−１に供給するとともに、次段の切替信号生成回路１０３−２に供給する。
【００４７】
切替信号生成回路１０３−２〜１０３−n-1 は、それぞれ対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路１０３−１〜１０３−n-2 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路１０４−２〜１０４−n-1 に供給するとともに、次段の切替信号生成回路１０３−３〜１０４−n に供給する。
【００４８】
図２に、切替信号生成回路１０３−２〜１０３−n-1 の構成例を示す。
図２に示すように、切替信号生成回路１０３−２〜１０３−n-1 は、２入力のＯＲゲートＧＴにより構成される。
【００４９】
切替信号生成回路１０３−ｎは、対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路１０３−n-1 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路１０４−ｎに供給する。
【００５０】
切替回路１０４−１〜１０４−ｎは、それぞれ入出力端子（Ａ）が対応して設けられた演算装置１０２−１〜１０２−ｎのデータ入出力端子に接続され、対応する切替信号生成回路１０３−１〜１０３−ｎによる切替信号ＳＳＷを受けて、切替信号ＳＳＷがローレベルの場合には、入出力端子（Ａ）と入出力端子（Ｌ）とを接続し、切替信号ＳＳＷがハイレベルに切り替わると、入出力端子（Ａ）の接続を入出力端子（Ｈ）側に切り替える。
【００５１】
そして、前述したように、切替回路１０４−１〜１０４−ｎの入出力端子（Ｌ）が対応する記憶装置１０１−１〜１０１−ｎのデータ入出力端子Ｔ１〜Ｔｎに接続され、入出力端子（Ｈ）が次段（隣接）の記憶装置１０１−２〜１０１−n+1 のデータ入出力端子Ｔ２〜Ｔn+1 に接続されている。
【００５２】
次に、上記構成による動作を、図３に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置１０１−ｉが不良で、対応する演算装置１０２−ｉのレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【００５３】
このとき、前段の記憶装置１０１−i-1 は不良ではないので、対応する演算装置１０２−i-1 のレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路１０３−i-1 からはローレベルの切替信号ＳＳＷが生成され、切替回路１０４−i-1 および次段の切替信号生成回路１０３−ｉに供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路１０４−i-1 では、演算装置１０２−i-1 のデータ入出力端子と接続された入出力端子（Ａ）が記憶装置１０１−i-1 の入出力端子Ｔi-1 に接続された入出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置１０１−i-1 は、対応する演算装置１０２−i-1 によりアクセスされる。
【００５４】
これに対して、不良の記憶装置１０１−ｉに対応する切替信号生成回路１０３−ｉでは、前段の切替信号生成回路１０３−i-1 によりローレベルの切替信号ＳＳＷが供給されるが、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４−ｉおよび次段の切替信号生成回路１０３−i+1 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４−ｉでは、演算装置１０２−ｉのデータ入出力端子と接続された入出力端子（Ａ）が次段の記憶装置１０１−i+1 の入出力端子Ｔi+1 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置１０１−ｉは、いずれの演算装置からもアクセスされず、次段の記憶装置１０１−i+1 が、演算装置１０２−ｉによりアクセスされる。
【００５５】
ハイレベルの切替信号ＳＳＷを受けた記憶装置１０１−i+1 に対応する切替信号生成回路１０３−i+1 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４−i+1 および次段の切替信号生成回路１０３−i+2 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４−i+1 では、演算装置１０２−i+1 のデータ入出力端子と接続された入出力端子（Ａ）が次段の記憶装置１０１−i+2 の入出力端子Ｔi+2 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置１０１−i+2 が、演算装置１０２−i+1 によりアクセスされる。
【００５６】
同様に、ハイレベルの切替信号ＳＳＷを受けた記憶装置１０１−i+2 に対応する切替信号生成回路１０３−i+2 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４−i+2 および次段の切替信号生成回路１０３−i+3 （図示せず、最終ｎ段目の場合には次段の切替信号生成回路は存在しない）に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４−i+2 では、演算装置１０２−i+2 のデータ入出力端子と接続された入出力端子（Ａ）が次段の記憶装置１０１−i+3 の入出力端子Ｔi+3 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置１０１−i+3 が、演算装置１０２−i+2 によりアクセスされる。
【００５７】
このように、不良の記憶装置が有る場合、対応して設けられた演算装置のデータ入出力ラインは、次段の記憶装置の入出力端子との接続に置き換えられ、以降演算装置のデータ入出力ラインは次段（隣接）の記憶装置の入出力端子との接続に置き換えて、ｎ個の記憶装置とｎ個の演算装置とのデータの入出力が並列的に行われる。
【００５８】
以上説明したように、本第１の実施形態によれば、入出力端子Ｔ1 〜Ｔn+1 を有する（ｎ＋１）個の記憶装置１０１−１〜１０１−n+1 と、記憶装置１０１−１〜１０１ｎに対応して設けられた演算装置１０２−１〜１０２−ｎと、ｎ個の記憶装置１０１−１〜１０１−ｎに対応して設けられ、対応する記憶装置が不良であるか否かの情報を保持するｎ個のレジスタＦＲと、ｎ個の記憶装置１０１−１〜１０１−ｎに対応して設けられ、対応するレジスタＦＲの情報が記憶装置の不良を示す場合または前段からの切替信号をハイレベルで受けるとハイレベルの切替信号ＳＳＷを次段の回路および同段の対応する切替回路に出力する切替信号生成回路１０３−１〜１０３−ｎと、ｎ個の演算装置１０２−１〜１０２−ｎに対応して設けられ、切替信号がローレベルのときは演算装置のデータ入出力ラインと対応する記憶装置の入出力端子を接続し、切替信号がハイレベルに切り替わると、演算装置のデータ入出力ラインを対応する記憶装置の入出力端子から次段の記憶装置の入出力端子に切り替え接続する切替回路１０４−１〜１０４−ｎとを設けたので、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【００５９】
この場合、たとえば１００個の演算装置を配置した場合、面積増加は101/100=1.01倍にしかならない。
【００６０】
なお、本実施形態では、対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲを演算装置に設ける構成を例に説明したが、本発明はこれに限定されるものではなく、外部に設ける等、種々の態様が可能であることはいうまでもない。
【００６１】
第２実施形態
図４は、本発明に係るデータ処理装置の第２の実施形態を示す回路図である。
【００６２】
本第２の実施形態と前述した第１の実施形態と異なる点は、各切替回路の入出力端子（Ｈ）を次段の記憶装置の入出力端子に接続する代わりに、全切替回路の入出力端子（Ｈ）を信号線ＧＬを介して最終段の記憶装置１０１−n+1 の入出力端子Ｔn+1 に共通に接続し、一つの不良の記憶装置があった場合、すべて記憶装置１０１−n+1 に代替えさせるようにしたことにある。
【００６３】
そして、本第２の実施形態の場合には、切替信号生成回路１０３ａ−１〜１０３ａ−ｎは、図４に示すように、切替信号ＳＳＷを同段の切替回路１０４ａ−１〜１０４ａ−ｎに出力するのみで、次段の切替信号生成回路には出力する必要はない。
なお、本実施形態に係る切替信号生成回路１０３ａ−１〜１０３ａ−ｎ、たとえば対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲと置き換えて構成することができる。
【００６４】
次に、上記構成による動作を図５に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置１０１−ｉが不良で、対応する演算装置１０２−ｉのレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【００６５】
このとき、前段の記憶装置１０１−i-1 は不良ではないので、対応する演算装置１０２−i-1 のレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路１０３ａ−i-1 からはローレベルの切替信号ＳＳＷが生成され、切替回路１０４ａ−i-1 に供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路１０４ａ−i-1 では、演算装置１０２−i-1 のデータ入出力端子と接続された入出力端子（Ａ）が記憶装置１０１−i-1 の入出力端子Ｔi-1 に接続された入出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置１０１−i-1 は、対応する演算装置１０２−i-1 によりアクセスされる。
【００６６】
これに対して、不良の記憶装置１０１−ｉに対応する切替信号生成回路１０３ａ−ｉでは、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路１０４ａ−ｉに供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路１０４ａ−ｉでは、演算装置１０２−ｉのデータ入出力端子と接続された入出力端子（Ａ）が、信号線ＧＬを介して最終段の記憶装置１０１−n+1 の入出力端子Ｔn+1 に接続された入出力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置１０１−ｉは、いずれの演算装置からもアクセスされず、最終段の記憶装置１０１−i+1 が、演算装置１０２−ｉによりアクセスされる。
【００６７】
また、このとき、次段の記憶装置１０１−i+1 は不良ではないので、対応する演算装置１０２ａ−i+1 のレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路１０３ａ−i+1 からはローレベルの切替信号ＳＳＷが生成され、切替回路１０４ａ−i+1 に供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路１０４ａ−i+1 では、演算装置１０２−i+1 のデータ入出力端子と接続された入出力端子（Ａ）が記憶装置１０１−i+1 の入出力端子Ｔi+1 に接続された入出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置１０１−i+1 は、対応する演算装置１０２−i+1 によりアクセスされる。
【００６８】
このように、不良の記憶装置が有る場合、対応して設けられた演算装置のデータ入出力ラインは、最終段の記憶装置の入出力端子との接続に置き換えられ、ｎ個の記憶装置とｎ個の演算装置とのデータの入出力が並列的に行われる。
【００６９】
本第２の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
【００７０】
第３実施形態
図６は、本発明に係るデータ処理装置の第３の実施形態を示す回路図である。
【００７１】
このデータ処理装置２０は、（ｎ＋１）個の記憶装置（メモリ）２０１−１〜２０１−n+1 、データ入力レジスタ（ＤＩＲ）２０２、ｎ個の切替信号生成回路２０３−１〜２０３−ｎ、およびｎ個の切替回路２０４−１〜２０４−ｎにより構成され、ｎ個のデータを並列的に処理する。
ただし、ｎは２より大きい自然数である。
【００７２】
記憶装置２０１−１〜２０１−n+1 は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される、たとえばＤＲＡＭやＳＲＡＭにより構成され、データ入力レジスタ２０２による並列データを記憶する。
【００７３】
記憶装置２０１−１のデータ入力端子ＩＴ１は、切替回路２０４−１の出力端子（Ｌ）に接続されている。
記憶装置２０１−２の入力端子ＩＴ２は、切替回路２０４−１の出力端子（Ｈ）および切替回路２０４−２の出力端子（Ｌ）に接続されている。
同様に、記憶装置２０１−３〜２０１−ｎの入力端子ＩＴ３〜ＩＴｎは、前段の切替回路２０４−２〜２０４−n-1 の出力端子（Ｈ）に接続されているとともに、対応する段（同段）の切替回路２０４−３〜２０４−ｎの出力端子（Ｌ）に接続されている。
そして、記憶装置２０４−n+1 の入力端子ＩＴn+1 は切替回路２０４−ｎの出力端子（Ｈ）に接続されている。
【００７４】
記憶装置２０１−１〜２０１−n+1 は、ｎ個のデータを並列的に処理するデータ処理装置２０において、データ入力レジスタ２０２によりアクセスされるのはｎ個である。
そして、一つの記憶装置に故障が有る場合には、その記憶装置を除いたｎ個の記憶装置がデータ入力レジスタ２０２によりアクセスされる。
【００７５】
データ入力レジスタ２０２は、シリアルデータからなる複数（ｎ個）のデータＳＩＮを入力して、並列データに変換して切替回路２０４−１〜２０４−ｎに出力する。
たとえば、入力シリアルデータが、画像処理における１走査線分の画素データである場合には、並列データはブランキング期間に出力される。
【００７６】
また、たとえばデータ入力レジスタ２０２は、データ出力先である各記憶装置２０１−１〜２０１−ｎに故障があるか否かの情報を格納するレジスタＦＲをｎ個有している。
そして、データ入力レジスタ２０２は、レジスタＦＲの情報を対応して設けられた切替信号生成回路２０３−１〜２０３−ｎに供給する。
具体的には、レジスタＦＲに対応する記憶装置に故障があるという情報が格納されている場合には、ハイレベルの信号を対応する切替信号生成回路２０３−１〜２０３−ｎに供給する。
【００７７】
切替信号生成回路２０３−１は、対応するレジスタＦＲからハイレベルの情報を受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、切替回路２０４−１に供給するとともに、次段の切替信号生成回路２０３−２に供給する。
【００７８】
切替信号生成回路２０３−２〜２０３−n-1 は、それぞれ対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路２０３−１〜２０３−n-2 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路２０４−２〜２０４−n-1 に供給するとともに、次段の切替信号生成回路２０３−３〜２０４−n に供給する。
【００７９】
なお、切替信号生成回路２０３−２〜２０３−n-1 は、たとえば図２と同様に２入力のＯＲゲートＧＴにより構成される。
【００８０】
切替信号生成回路２０３−ｎは、対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路２０３−n-1 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路２０４−ｎに供給する。
【００８１】
切替回路２０４−１〜２０４−ｎは、それぞれ入力端子（Ａ）が対応して設けられたデータ入力レジスタ２０２のデータ出力端子にそれぞれ接続され、対応する切替信号生成回路２０３−１〜２０３−ｎによる切替信号ＳＳＷを受けて、切替信号ＳＳＷがローレベルの場合には、入力端子（Ａ）と出力端子（Ｌ）とを接続し、切替信号ＳＳＷがハイレベルに切り替わると、入力端子（Ａ）の接続を出力端子（Ｈ）側に切り替える。
【００８２】
そして、前述したように、切替回路２０４−２〜２０４−ｎの出力端子（Ｌ）が対応する記憶装置２０１−１〜２０１−ｎのデータ入力端子ＩＴ１〜ＩＴｎに接続され、出力端子（Ｈ）が次段（隣接）の記憶装置２０１−２〜２０１−n+1 のデータ入力端子ＩＴ２〜ＩＴn+1 に接続されている。
【００８３】
次に、上記構成による動作を、図７に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置２０１−ｉが不良で、データ入力レジスタ２０２の対応するレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【００８４】
このとき、前段の記憶装置２０１−i-1 は不良ではないので、データ入力レジスタ２０２の対応するレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路２０３−i-1 からはローレベルの切替信号ＳＳＷが生成され、切替回路２０４−i-1 および次段の切替信号生成回路２０３−ｉに供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路２０４−i-1 では、データ入力レジスタ２０２の（ｉ−１）番目のデータ出力端子と接続された入力端子（Ａ）が記憶装置２０１−i-1 の入力端子ＩＴi-1 に接続された出力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置２０１−i-1 には、データ入力レジスタ２０２の対応す出力端子から出力されたデータが格納される。
【００８５】
これに対して、不良の記憶装置２０１−ｉに対応する切替信号生成回路２０３−ｉでは、前段の切替信号生成回路２０３−i-1 によりローレベルの切替信号ＳＳＷが供給されるが、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路２０４−ｉおよび次段の切替信号生成回路２０３−i+1 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路２０４−ｉでは、データ入力レジスタ２０２のｉ番目のデータ出力端子と接続された入出力端子（Ａ）が次段の記憶装置２０１−i+1 の入力端子ＩＴi+1 に接続された出力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置２０１−ｉはアクセスされず、次段の記憶装置２０１−i+1 にｉ番目のデータ出力端子から出力されたデータが格納される。
【００８６】
ハイレベルの切替信号ＳＳＷを受けた記憶装置２０１−i+1 に対応する切替信号生成回路２０３−i+1 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路２０４−i+1 および次段の切替信号生成回路２０３−i+2 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路２０４−i+1 では、データ入力レジスタ２０２の（ｉ＋１）番目のデータ出力端子と接続された入力端子（Ａ）が次段の記憶装置２０１−i+2 の入力端子ＩＴi+2 に接続された出力端子（Ｈ）との接続に切り替えられる。
したがって、データ入力レジスタ２０２の（ｉ＋１）番目のデータ出力端子から出力されたデータが次段の記憶装置２０１−i+2 に格納される。
【００８７】
同様に、ハイレベルの切替信号ＳＳＷを受けた記憶装置２０１−i+2 に対応する切替信号生成回路２０３−i+2 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路２０４−i+2 および次段の切替信号生成回路２０３−i+3 （図示せず、最終ｎ段目の場合には次段の切替信号生成回路は存在しない）に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路２０４−i+2 では、データ入力レジスタ２０２の（ｉ＋２）番目のデータ出力端子と接続された入力端子（Ａ）が次段の記憶装置２０１−i+3 の入力端子ＩＴi+3 に接続された出力端子（Ｈ）との接続に切り替えられる。
したがって、データ入力レジスタ２０２の（ｉ＋２）番目のデータ出力端子から出力されたデータが次段の記憶装置２０１−i+3 に格納される。
【００８８】
このように、不良の記憶装置が有る場合、対応して設けられたデータ入力レジスタのデータ出力ラインは、次段の記憶装置の入力端子との接続に置き換えられ、以降データ入力レジスタのデータ出力ラインは次段（隣接）の記憶装置の入力端子との接続に置き換えられて、並列データの記憶装置への格納動作が行われる。
【００８９】
以上説明したように、本第３の実施形態によれば、上述した第１の実施形態と同様に、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【００９０】
なお、本実施形態では、対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲをデータ入力レジスタに設ける構成を例に説明したが、本発明はこれに限定されるものではなく、外部に設ける等、種々の態様が可能であることはいうまでもない。
【００９１】
第４実施形態
図８は、本発明に係るデータ処理装置の第４の実施形態を示す回路図である。
【００９２】
本第４の実施形態と前述した第３の実施形態と異なる点は、各切替回路の出力端子（Ｈ）を次段の記憶装置の入力端子に接続する代わりに、全切替回路の出力端子（Ｈ）を信号線ＧＬを介して最終段の記憶装置２０１−n+1 の入力端子ＩＴn+1 に共通に接続し、一つの不良の記憶装置があった場合、すべて記憶装置２０１−n+1 に代替えさせるようにしたことにある。
【００９３】
そして、本第４の実施形態の場合には、切替信号生成回路２０３ａ−１〜２０３ａ−ｎは、図８に示すように、切替信号ＳＳＷを同段の切替回路２０４ａ−１〜２０４−ｎに出力するのみで、次段の切替信号生成回路には出力する必要はない。
なお、本実施形態に係る切替信号生成回路２０３ａ−１〜２０３ａ−ｎ、たとえば対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲと置き換えて構成することができる。
【００９４】
第４の実施形態によれば、前述した第３の実施形態と同様の効果を得ることができる。
【００９５】
第５実施形態
図９は、本発明に係るデータ処理装置の第５の実施形態を示す回路図である。
【００９６】
このデータ処理装置３０は、（ｎ＋１）個の記憶装置（メモリ）３０１−１〜３０１−n+1 、データ出力レジスタ（ＤＯＲ）３０２、ｎ個の切替信号生成回路３０３−１〜３０３−ｎ、およびｎ個の切替回路３０４−１〜３０４−ｎにより構成され、ｎ個のデータを並列的に処理する。
ただし、ｎは２より大きい自然数である。
【００９７】
記憶装置３０１−１〜３０１−n+1 は、列アドレスによる列選択線と行アドレスによる行選択線によって選択される、たとえばＤＲＡＭやＳＲＡＭにより構成され、それぞれ記憶データを出力端子ＯＴ１〜ＯＴｎから出力する。
【００９８】
記憶装置３０１−１の出力端子ＯＴ１は、切替回路３０４−１の入力端子（Ｌ）に接続されている。
記憶装置３０１−２の出力端子ＯＴ２は、前段の切替回路３０４−１の入力端子（Ｈ）および切替回路３０４−２の入力端子（Ｌ）に接続されている。
同様に、記憶装置３０１−３〜３０１−ｎの出力端子ＯＴ３〜ＯＴｎは、前段の切替回路３０４−２〜３０４−n-1 の入力端子（Ｈ）に接続されているとともに、対応する段（同段）の切替回路３０４−３〜３０４−ｎの入力端子（Ｌ）に接続されている。
そして、記憶装置３０４−n+1 の出力端子ＯＴn+1 は切替回路２０４−ｎの入力端子（Ｈ）に接続されている。
【００９９】
データ出力レジスタ３０２で受け入れられる記憶装置３０１−１〜３０１−n+1 の出力データは、ｎ個である。
そして、一つの記憶装置に故障が有る場合には、その記憶装置を除いたｎ個の記憶装置のデータがデータ出力レジスタ３０２に出力される。
【０１００】
データ出力レジスタ３０２は、切替回路３０４−１〜３０４−ｎを介して入力されるパラレルデータをシリアルデータＳＯＵＴに変換して出力する。
また、たとえばデータ出力レジスタ３０２は、データを出力する各記憶装置３０１−１〜３０１−ｎに故障があるか否かの情報を格納するレジスタＦＲをｎ個有している。
そして、データ出力レジスタ３０２は、レジスタＦＲの情報を対応して設けられた切替信号生成回路３０３−１〜３０３−ｎに供給する。
具体的には、レジスタＦＲに対応する記憶装置に故障があるという情報が格納されている場合には、ハイレベルの信号を対応する切替信号生成回路３０３−１〜３０３−ｎに供給する。
【０１０１】
切替信号生成回路３０３−１は、対応するレジスタＦＲからハイレベルの情報を受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、切替回路３０４−１に供給するとともに、次段の切替信号生成回路３０３−２に供給する。
【０１０２】
切替信号生成回路３０３−２〜３０３−n-1 は、それぞれ対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路３０３−１〜３０３−n-2 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路３０４−２〜３０４−n-1 に供給するとともに、次段の切替信号生成回路３０３−３〜３０４−n に供給する。
【０１０３】
なお、切替信号生成回路３０３−２〜３０３−n-1 は、たとえば図２と同様に２入力のＯＲゲートＧＴにより構成される。
【０１０４】
切替信号生成回路３０３−ｎは、対応するレジスタＦＲからハイレベルの情報を受けた場合または前段の切替信号生成回路３０３−n-1 によりハイレベルの切替信号ＳＳＷを受けた場合に、ハイレベルの切替信号ＳＳＷを生成して、対応する切替回路３０４−ｎに供給する。
【０１０５】
切替回路３０４−１〜３０４−ｎは、それぞれ出力端子（Ａ）が対応して設けられたデータ出力レジスタ３０２のデータ出力端子にそれぞれ接続され、対応する切替信号生成回路３０３−１〜３０３−ｎによる切替信号ＳＳＷを受けて、切替信号ＳＳＷがローレベルの場合には、出力端子（Ａ）と入力端子（Ｌ）とを接続し、切替信号ＳＳＷがハイレベルに切り替わると、出力端子（Ａ）の接続を入力端子（Ｈ）側に切り替える。
【０１０６】
そして、前述したように、切替回路３０４−２〜３０４−ｎの入力端子（Ｌ）が対応する記憶装置３０１−１〜３０１−ｎの出力端子ＯＴ１〜ＯＴｎに接続され、入力端子（Ｈ）が次段（隣接）の記憶装置３０１−２〜３０１−n+1 の出力端子ＯＴ２〜ＯＴn+1 に接続されている。
【０１０７】
次に、上記構成による動作を、図１０に関連付けて説明する。
ここでは、ｉ（１＜ｉ＜ｎ）番目の記憶装置３０１−ｉが不良で、データ入力レジスタ３０２の対応するレジスタＦＲに不良を示す論理レベルがハイレベルの情報が格納されている場合を例に説明する。
【０１０８】
このとき、前段の記憶装置３０１−i-1 は不良ではないので、データ出力レジスタ３０２の対応するレジスタＦＲには論理レベルがローレベルの情報が格納されている。したがって、切替信号生成回路３０３−i-1 ではローレベルの切替信号ＳＳＷが生成され、切替回路３０４−i-1 および次段の切替信号生成回路３０３−ｉに供給される。
ローレベルの切替信号ＳＳＷを受けた切替回路３０４−i-1 では、データ出力レジスタ３０２の（ｉ−１）番目のデータ入力端子に接続された出力端子（Ａ）が記憶装置３０１−i-1 の出力端子ＯＴi-1 に接続された入力端子（Ｌ）と接続された状態に保持される。
したがって、記憶装置３０１−i-1 から出力されたデータは、データ出力レジスタ３０２の対応する（ｉ＋１）番目の入力端子に入力される。
【０１０９】
これに対して、不良の記憶装置３０１−ｉに対応する切替信号生成回路３０３−ｉでは、前段の切替信号生成回路３０３−i-1 によりローレベルの切替信号ＳＳＷが供給されるが、レジスタＦＲの情報がハイレベルであることから、ハイレベルの切替信号ＳＳＷが生成されて、切替回路３０４−ｉおよび次段の切替信号生成回路３０３−i+1 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路３０４−ｉでは、データ出力レジスタ３０２のｉ番目のデータ入力端子と接続された出力端子（Ａ）が次段の記憶装置３０１−i+1 の出力端子ＯＴi+1 に接続された入力端子（Ｈ）との接続に切り替えられる。
したがって、記憶装置３０１−ｉはアクセスされず、次段の記憶装置３０１−i+1 の出力端子ＯＴi+1 から出力されたデータが、データ出力レジスタ３０２のｉ番目のデータ入力端子に入力される。
【０１１０】
ハイレベルの切替信号ＳＳＷを受けた記憶装置３０１−i+1 に対応する切替信号生成回路３０３−i+1 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路３０４−i+1 および次段の切替信号生成回路３０３−i+2 に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路３０４−i+1 では、データ出力レジスタ３０２の（ｉ＋１）番目のデータ入力端子と接続された出力端子（Ａ）が次段の記憶装置３０１−i+2 の出力端子ＯＴi+2 に接続された入力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置３０１−i+2 の出力端子ＯＴi+2 から出力されたデータが、データ出力レジスタ３０２の（ｉ＋１）番目のデータ入力端子に入力される。
【０１１１】
同様に、ハイレベルの切替信号ＳＳＷを受けた記憶装置３０１−i+2 に対応する切替信号生成回路３０３−i+2 では、ハイレベルの切替信号ＳＳＷが生成されて、切替回路３０４−i+2 および次段の切替信号生成回路２０３−i+3 （図示せず、最終ｎ段目の場合には次段の切替信号生成回路は存在しない）に供給される。
ハイレベルの切替信号ＳＳＷを受けた切替回路３０４−i+2 では、データ出力レジスタ３０２の（ｉ＋２）番目のデータ入力端子と接続された出力端子（Ａ）が次段の記憶装置３０１−i+3 の出力端子ＯＴi+3 に接続された入力端子（Ｈ）との接続に切り替えられる。
したがって、次段の記憶装置３０１−i+3 の出力端子ＯＴi+3 から出力されたデータが、データ出力レジスタ３０２の（ｉ＋２）番目のデータ入力端子に入力される。
【０１１２】
このように、不良の記憶装置が有る場合、対応して設けられたデータ出力レジスタのデータ入力ラインは、次段の記憶装置の出力端子との接続に置き換えられ、以降データ出力レジスタのデータ入力ラインは次段（隣接）の記憶装置の出力端子との接続に置き換えて、パラレルデータのデータ出力レジスタ３０２への入力動作が行われる。
【０１１３】
そして、データ出力レジスタ３０２に入力されたパラレルデータはシリアルデータに変換されて出力される。
【０１１４】
以上説明したように、本第５の実施形態によれば、上述した第３の実施形態と同様に、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【０１１５】
なお、本実施形態では、対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲをデータ出力レジスタに設ける構成を例に説明したが、本発明はこれに限定されるものではなく、外部に設ける等、種々の態様が可能であることはいうまでもない。
【０１１６】
第６実施形態
図１１は、本発明に係るデータ処理装置の第６の実施形態を示す回路図である。
【０１１７】
本第６の実施形態と前述した第５の実施形態と異なる点は、各切替回路の出力端子（Ｈ）を次段の記憶装置の入力端子に接続する代わりに、全切替回路の出力端子（Ｈ）を信号線ＧＬを介して最終段の記憶装置３０１−n+1 の入力端子ＩＴn+1 に共通に接続し、一つの不良の記憶装置があった場合、すべて記憶装置３０１−n+1 に代替えさせるようにしたことにある。
【０１１８】
そして、本第６の実施形態の場合には、切替信号生成回路３０３ａ−１〜３０３ａ−ｎは、図１１に示すように、切替信号ＳＳＷを同段の切替回路３０４ａ−１〜３０４−ｎに出力するのみで、次段の切替信号生成回路には出力する必要はない。
なお、本実施形態に係る切替信号生成回路３０３ａ−１〜３０３ａ−ｎ、たとえば対応する記憶装置が不良であるか否かを示す情報を保持するレジスタＦＲと置き換えて構成することができる。
【０１１９】
第６の実施形態によれば、前述した第５の実施形態と同様の効果を得ることができる。
【０１２０】
第７実施形態
図１２は、本発明の第７の実施形態を示す図であって、図１のデータ処理装置をＰＥ群として適用した並列プロセッサを示す回路図である。
【０１２１】
この並列プロセッサ４０は、データ入力レジスタ４０１、ＰＥ（プロセッサエレメント）群４０２、およびデータ出力レジスタ４０３により構成されている。
【０１２２】
データ入力レジスタ４０１は、シリアルデータからなる複数（ｎ個）の第１のデータＳＩＮを入力して、並列データに変換してＰＥ群４０２に出力する。
【０１２３】
ＰＥ群４０２は、前述した第１の実施形態を示す図１のデータ処理回路と同様の回路により構成されている。
すなわち、ＰＥ群４０２は、（ｎ＋１）個の記憶装置（メモリ）１０１−１〜１０１−n+1 、ｎ個の演算装置（ＡＬＵ）１０２−１〜１０２−ｎ、ｎ個の切替信号生成回路１０３−１〜１０３−ｎ、およびｎ個の切替回路１０４−１〜１０４−ｎにより構成されており、ｎ個のデータを並列的に処理する。
そして、ＰＥ群４０２は、記憶装置１０１−n+1 を除く、同段の記憶装置１０１−１〜１０１−ｎ、ｎ個の演算装置（ＡＬＵ）１０２−１〜１０２−ｎ、ｎ個の切替信号生成回路１０３−１〜１０３−ｎ、およびｎ個の切替回路１０４−１〜１０４−ｎによりそれぞれＰＥ１〜ＰＥｎが構成されている。
【０１２４】
ただし、ＰＥ群４０２における記憶装置１０１−１〜１０１−n+1 は、データ入力レジスタ４０１およびデータ出力レジスタ４０３により直接アクセスされるのではなく、演算装置１０２−１〜１０２−ｎ、切替回路１０４−１〜１０４−ｎを介してデータが書き込みまたは読み出される。
【０１２５】
データ出力レジスタ４０３は、ＰＥ群４０２の演算装置１０２−１〜１０２−ｎから並列に出力された複数（ｎ個）の第２のデータをシリアルデータＳＯＵＴに変換して出力する。
【０１２６】
次に、上記構成による動作を説明する。
たとえば各画素がそれぞれ複数ビツトで構成される映像信号が、画素単位で入力端子に逐次的に入力される。
最初の１水平期間の時間で、１ライン目の画素データが、１ライン分の容量を有するデータ入力レジスタ４０１に格納される。
データ入力レジスタ４０１に格納された映像信号の１ライン目の各画素のデータは、その後のブランキング期間内に並列に出力され、１つのＰＥにつき１画素のデータが、１ライン分の個数（ｎ）並べられたＰＥ群４０２のＰＥ１〜ＰＥ−ｎの演算装置１０２−１〜１０２−ｎに、並列に供給される。
【０１２７】
そして、次の１水平期間で、各演算装置１０２−１〜１０２−ｎでは、供給された１ライン目の画素データに対して演算処理が行われる。
これと並行して、データ入力レジスタ４０１には２ライン目の画素データが逐次的に入力される。
続くブランキング期間内に演算装置１０２−１〜１０２−ｎから、処理の施された１ライン目の画素データがデータ出力レジスタ４０３に並列に供給される。
これと並行して、データ入力レジスタ４０１からは２ライン目の画素データがＰＥ群４０２に並列に供給される。
次の１水平期間でデータ出力レジスタ４０３に格納された１ライン目の画素データが、逐次的にシリアルデータとして出力端子に出力される。
これと並行して、演算装置１０２−１〜１０２−ｎでは２ライン目の画素データの演算処理が行われ、データ出力レジスタ４０３には３ライン目の画素データが逐次的に入力される。
【０１２８】
なお、以上の動作において、データ入力レジスタ４０１から転送されたデータは演算装置１０２−１〜１０２−ｎを介してｎ個の記憶装置に格納される。
このとき、不良の記憶装置が有る場合、対応して設けられた演算装置のデータ入出力ラインは、次段の記憶装置の入出力端子との接続に置き換えられ、以降演算装置のデータ入出力ラインは次段（隣接）の記憶装置の入出力端子との接続に置き換えて、ｎ個の記憶装置とｎ個の演算装置とのデータの入出力が並列的に行われる。
具体的は切り替え動作は、第１の実施形態で詳細に説明した動作と同様に行われることから、ここではその説明は省略する。
【０１２９】
これ以降は、ＰＥ群４０２がｉライン目の画素データを処理している時は、データ入力レジスタ４０１は（ｉ＋１）ライン目の画素データを入力し、データ出力レジスタ４０３は（ｉ−１）ライン目の画素データを出力することが繰り返される。
データ入力レジスタ４０１、ＰＥ群４０２、およびデータ出力レジスタ４０３が以上のように同期して動作することで、各水平期間毎に演算処理された映像信号が取り出される。
このようにしてたとえば映像信号のデイジタル処理が行われる。
【０１３０】
本第７の実施形態によれば、メモリの不良を冗長なメモリで置き換えて、メモリを救済する場合に、入出力を置き換えて救済することで面積増加を少なくできる並列プロセッサを実現することができる利点がある。
【０１３１】
なお、本第７の実施形態では、ＰＥ群４０２として図１の構成の回路を適用した場合を例に説明したが、図４の回路を適用することも可能であり、この場合も上述した効果と同様の効果を得ることができる。
【０１３２】
第８実施形態
図１３は、本発明の第８の実施形態を示す図であって、図１、図６、図９のデータ処理装置を組み合わせて構成した並列プロセッサを示す回路図である。
【０１３３】
この並列プロセッサ４０ａは、ＰＥ群４０２ａとして図１のデータ処理装置を適用し、データ入力レジスタ４０１ａとして図６のデータ処理装置を適用し、データ入力レジスタ４０３ａとして図９のデータ処理装置を適用している。
ただし、ＰＥ群４０２ａにおける（ｎ＋１）個の記憶装置１０１−１〜１０１−n+1 が、図６における記憶装置２０１−１〜２０１−ｎおよび図９における記憶装置３０１−１〜３０１−ｎを共用した形態で、並列プロセッサ４０ａが構成される。
【０１３４】
そして、この並列プロセッサ４０ａは、前述した第７の実施形態と異なり、ＰＥ群４０２ａの記憶装置１０１−１〜１０１−n+1 が、演算装置１０２−１〜１０２−ｎ、切替回路１０４−１〜１０４−ｎを介さず、データ入力レジスタ４０１ａおよびデータ出力レジスタ４０３ａにより直接的にアクセスされる。
【０１３５】
各部の動作は、第１、第３および第５の実施形態で詳細に説明した動作と同様に行われ、また、並列プロセッサの不良記憶装置の切り替え動作を一連の動作は、前述した第７の実施形態で説明した動作と同様に行われることから、ここでは、それらの説明は省略する。
【０１３６】
本第８の実施形態によれば、メモリの不良を冗長なメモリで置き換えて、メモリを救済する場合に、入出力を置き換えて救済することで面積増加を少なくできる並列プロセッサを実現することができる利点がある。
【０１３７】
なお、本第８の実施形態では、ＰＥ群４０２ａとして図１のデータ処理装置を適用し、データ入力レジスタ４０１ａとして図６のデータ処理装置を適用し、データ入力レジスタ４０３ａとして図９のデータ処理装置を適用した場合を例に説明したが、図４、図８、図１１の回路を適宜組み合わせて適用することも可能であり、この場合も上述した効果と同様の効果を得ることができる。
【０１３８】
【発明の効果】
以上説明したように、本発明によれば、面積増加を最小限に抑えながら故障が発生した場合の救済率を高めることができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るデータ処理装置の第１の実施形態を示す回路図である。
【図２】本発明に係る切替信号生成回路の構成例を示す図である。
【図３】図１の回路の動作を説明するための図である。
【図４】本発明に係るデータ処理装置の第２の実施形態を示す回路図である。
【図５】図４の回路の動作を説明するための図である。
【図６】本発明に係るデータ処理装置の第３の実施形態を示す回路図である。
【図７】図６の回路の動作を説明するための図である。
【図８】本発明に係るデータ処理装置の第４の実施形態を示す回路図である。
【図９】本発明に係るデータ処理装置の第５の実施形態を示す回路図である。
【図１０】図９の回路の動作を説明するための図である。
【図１１】本発明に係るデータ処理装置の第６の実施形態を示す回路図である。
【図１２】本発明の第７の実施形態を示す図であって、図１のデータ処理装置をＰＥ群として適用した並列プロセッサを示す回路図である。
【図１３】本発明の第８の実施形態を示す図であって、図１、図６、図９のデータ処理装置を組み合わせて構成した並列プロセッサを示す回路図である。
【図１４】一般的な並列プロセッサの構成例を示すブロック図である。
【図１５】画像データと画素データとの関係を説明するための図である。
【図１６】画像データの伝送方式を説明するための図である。
【図１７】並列プロセッサによる画像データの処理手順を説明するための図である。
【図１８】プロセッサエレメント（ＰＥ）の構成例を示す図である。
【図１９】並列プロセッサの主要部である各ＰＥのメモリに冗長用メモリＲＤをもった場合の構成例を示す図である。
【符号の説明】
１０，１０ａ，２０，２０ａ，３０，３０ａ…データ処理装置、１０１−１〜１０１−n+1 、２０１−１〜２０１−n+1 、３０１−１〜３０１−n+1 …記憶装置、１０２−１〜１０２−ｎ…演算装置（ＡＬＵ）、１０３−１〜１０３−ｎ、２０３−１〜２０３−ｎ、３０３−１〜３０３−ｎ、１０３ａ−１〜１０３ａ−ｎ、２０３ａ−１〜２０３ａ−ｎ、３０３ａ−１〜３０３ａ−ｎ…切替信号生成回路、１０４−１〜１０４−ｎ、２０４−１〜２０４−ｎ、３０４−１〜３０４−ｎ、１０４ａ−１〜１０４ａ−ｎ、２０４ａ−１〜２０４ａ−ｎ、３０４ａ−１〜３０４ａ−ｎ…切替回路、４０，４０ａ…並列プロセッサ、４０１，４０１ａ…データ入力レジスタ、４０２，４０２ａ…ＰＥ群、４０３，４０３ａ…データ出力レジスタ、ＦＲ…レジスタ（情報保持手段）。[0001]
BACKGROUND OF THE INVENTION
  The present invention inputs / outputs a plurality of data selected by a column selection line by a column address and a row selection line by a row address.UnamiIt relates to the column processor.
[0002]
[Prior art]
Conventionally, in the field of signal processing on image data, the same arithmetic processing is often applied to all pixels constituting one image. A SIMD (Single Instruction Multiple Data stream) type architecture has been proposed to perform the same arithmetic processing on a large amount of data at high speed, and is used not only for image signal processing but also in a wide range of fields. ing.
[0003]
The SIMD type architecture has a configuration in which a necessary number of arithmetic devices are arranged so that each arithmetic device operates according to the same instruction. Therefore, when different data is given to each arithmetic device, the arithmetic result for each data can be obtained at a time.
[0004]
As an application of the SIMD type processing apparatus to image processing, for example, an apparatus shown in SVP (SERIAL VIDEO PROCESSOR / Proceedings of the IEEE 1990 CUSTOM INTEGRATED CIRCUITS CONFERENCE / P17 3.1-4) is known.
[0005]
Specifically, this apparatus is configured by a parallel processor 1 as shown in FIG. 14, for example.
The parallel processor 1 includes a data input register (DIR) 2 for sequentially inputting serial data SIN, pixel data for one scanning line, a storage device (memory), and an arithmetic unit (ALU). Processor element group 3 having a plurality of processor elements (hereinafter referred to as PEs) 3-1 to 3-n for processing pixel data of scanning lines in parallel, and processed pixel data of one scanning line Are sequentially output to the serial data output SOUT by a data output register (DOR) 4.
[0006]
With such a parallel processor 1, as shown in FIG. 15, a procedure for processing image data composed of m × n pixels of p (1, 1) to p (m, n) is shown in FIG. This will be described below with reference to FIG.
Note that a pixel p (i, j) of arbitrary i, j (where 1 ≦ i ≦ m, 1 ≦ j ≦ n) may be expressed by a plurality of bits.
Since image scanning is usually performed in order from left to right and from top to bottom, image data is generally transmitted in a structure as shown in FIG.
Here, the time for scanning pixel data for one line is called a horizontal period. The time for scanning to return from the right end to the left end of the screen is called a blanking period. For example, a blanking period exists between the pixel data of the rightmost pixel p (i, n) of the i-th line and the leftmost pixel p (i + 1, 1) of the next line.
[0007]
In FIG. 17, a video signal in which each pixel is composed of a plurality of bits is sequentially input to the input terminal in units of pixels.
The pixel data of the first line is stored in the data input register 2 having a capacity for one line during the first horizontal period.
The data of each pixel on the first line of the video signal stored in the data input register 2 is output in parallel during the subsequent blanking period, and one pixel data per PE corresponds to the number (n ) The parallel PE3-1 to PE3-n are supplied in parallel.
[0008]
In the next one horizontal period, each PE 3-1 to 3-n performs arithmetic processing on the supplied pixel data of the first line.
In parallel with this, the pixel data of the second line is sequentially input to the data input register 2.
Within the subsequent blanking period, the processed pixel data of the first line is supplied in parallel to the data output register 4 from each of the PEs 3-1 to 3-n.
In parallel with this, the pixel data of the second line is supplied from the data input register 2 to the PE group 3 in parallel.
The pixel data of the first line stored in the data output register 4 in the next one horizontal period is sequentially output to the output terminal.
In parallel with this, each PE 3-1 to 3-n performs pixel data calculation processing for the second line, and pixel data for the third line is sequentially input to the data input register 2.
[0009]
Thereafter, when each PE 3-1 to 3-n is processing the pixel data of the i-th line, the data input register 2 inputs the pixel data of the (i + 1) -th line, and the data output register 4 is ( i-1) Repeatedly outputting pixel data of the line.
As the data input register 2, PEs 3-1 to 3-n, and the data output register 4 operate in synchronization as described above, a video signal subjected to arithmetic processing for each horizontal period is extracted.
In this way, for example, digital processing of the video signal is performed.
[0010]
Next, the PE that is the main part of the parallel processor 1 will be described in detail.
[0011]
FIG. 18 is a diagram showing a schematic configuration of one PE.
As shown in FIG. 18, the PE includes a storage device 31, an arithmetic unit (ALU) 32, and a selection circuit 33. The memory device 31 is configured by arranging memory cells (not shown) connected to the bit lines BL and the word lines WL in a matrix.
[0012]
Among the memory cells selected by the word line WL, those selected by the column selection line CSL are connected to the arithmetic unit 32. Normally, there are a plurality of bit lines BL, word lines WL, and column selection lines CSL, but they are omitted in this figure for simplicity.
[0013]
The storage device 31 has a capacity enough to store data necessary for a normal image processing application.
The data transferred from the data input register 2 during the blanking period is stored in the storage device 31.
At this time, the storage device 31 receives the same address as the storage device of the other PE, and stores data based on this.
[0014]
The computing device 32 loads data from the storage device 31 to perform computation, and stores the result in the storage device 31.
When the arithmetic device 32 loads data, the storage device 31 outputs the data to the bit line BL from the storage device indicated by the same row address by the same row address, and from the bit line BL by the same column address. One is selected and output to the arithmetic unit 32.
When the arithmetic device 32 stores data, the storage device 31 connects the bit line BL selected from the same column address and the output portion of the arithmetic device 32, and stores the data in the storage device selected by the row address. To do.
[0015]
This sequence is repeated until the calculation necessary for image processing is completed, and data is transferred to the data output register 4 in the next blanking period.
[0016]
This storage device 31 requires, for example, about 5 lines when performing a filtering process across the scanning lines, and the image data is R (red), G (green), B (blue) each having 8 bits. Therefore, a memory capacity of 120 bits is required.
Further, if it is assumed that the operation result is held halfway, the capacity of the storage device 31 needs to be about 256 bits. This means that the total number of processors in the parallel processor 1 is 256 bits. If 1000 PE3s are installed, a storage device having a capacity of 256 kbits must be installed in the parallel processor 1.
Since this occupies a very large area and causes an increase in the cost of the LSI, such a storage device portion is usually designed to be very fine and configured to minimize the area. Since the storage device 31 is originally designed finely and occupies a large area in the parallel processor 1, the probability of occurrence of defects increases.
[0017]
For this reason, a storage device is usually prepared with a redundant storage device, and if there is a failure in the storage device, the address accessed by the storage device is replaced with the address of the redundant storage device. The configuration is taken.
Next, a description will be given of a case where a column address is generally saved by a redundant storage device.
[0018]
FIG. 19 is a diagram illustrating a configuration example when the redundant storage device RD is included in the storage devices 31-1 to 31-n of each PE which is a main part of the parallel processor.
[0019]
In FIG. 19, selection circuits 34-1 to 34-n select columns of storage devices 31-1 to 31-n and redundant storage devices RD-1 to RD-n according to the address input from selection line CSL. To do.
If there is a defect in the normal storage device column, the defective column address is programmed in advance, and the selection line CSL is controlled to select the redundant storage device column address as the column address. .
By adopting such a configuration, a good processor can be obtained even if there is a defect in a normal storage device row.
[0020]
[Problems to be solved by the invention]
By the way, in an LSI having a large number of processor elements and performing batch processing, a large amount of data is often read from the storage device at a time, and the number of input / output (I / O) of the storage device tends to increase. However, in inverse proportion to this, the number of columns of each I / O tends to decrease.
For example, if a storage device that can originally read 1024-bit data by one word line (row selection line) has 32-bit I / O, there are 32 columns in the storage device, and there are redundant rows. Even if one address is added, the area increases only by 1/32.
[0021]
However, if the storage device has 256-bit I / O, there are only four storage device columns.
Under these conditions, if one redundant column is added for every four columns, the area increase will be 1/4 = 25%, and the number of LSIs fabricated from the silicon wafer will be reduced, and the redundancy will be increased. As a result, the probability of occurrence of a defect in a part of a storage device is increased, and as a result, the number of good quality LSIs is reduced as compared with a case where a redundant storage device is not mounted.
[0022]
  The present invention has been made in view of such circumstances, and an object of the present invention is to improve the remedy efficiency when a failure occurs while minimizing an increase in area.AverageTo provide a column processor.
[0023]
[Means for Solving the Problems]
  To achieve the above object, the present inventionThe parallel processor according toA data input register that outputs a plurality of serially input data in parallel; a plurality of memories that are arranged in a line and store each of the plurality of data output in parallel from the data input register;,in frontA plurality of memories arranged in a row so as to correspond one-to-one, and the corresponding memoriesI / O data to and fromA plurality of processors for performing arithmetic processing;A data output register that reads a plurality of data in parallel from the plurality of memories and serially outputs the data; andA redundant memory arranged on one end side of the array of the plurality of memories arranged in a line and capable of storing one piece of the data output from the data input register;A parallel processor that processes a plurality of data serially input to the data input register by the plurality of processors and serially outputs the data from the data output register, and a circuit between the data input register and the plurality of memories And connected to the data input register and each of the memories, and arranged in a line between the data input register and the plurality of memories in a one-to-one correspondence with the plurality of memories, A plurality of two-output selectors for outputting each input data to the corresponding memory, a plurality of sets of the two-output selectors and the memory between the data input register and the plurality of two-output selectors, and 1 Arranged in a row to correspond to the pair 1, and the second output selector of the corresponding set And a plurality of first OR circuit for outputting a switching signal,The data input register includes a first register that stores information on whether or not there is a failure in each of the plurality of memories, and indicates a failure in each of the plurality of memories separately from the plurality of data. A plurality of first failure signals are output, and each of the first OR circuits is connected to the first OR circuit adjacent to the other end side of the array based on the array direction of the plurality of memories, and each corresponds When the first failure signal for the set of memories and the first switching signal of the first OR circuit adjacent to the other end side are input, and one of the signals indicates a failure, the failure is indicated The first switching signal is output, and each of the two-output selectors is connected to the other memory or the redundant memory adjacent to the one side of the corresponding memory and is input from the corresponding first OR circuit. First switch If No. is indicative of the fault, the data input from said data input register, and outputs the one to the other of the memory or the redundant memory which is adjacent to the side,As a circuit between the plurality of memories and the plurality of processors, the memory and the processors are connected to each other, and between the plurality of memories and the plurality of processors, a plurality of sets of the memory and the processors and 1 A plurality of two-input / output selectors arranged in a line so as to correspond to each other and inputting / outputting data input / output from / to the corresponding memory to / from the corresponding processor, the plurality of processors, and the plurality of two-inputs A plurality of outputs that are arranged in a row so as to correspond one-to-one with the two input / output selectors and the plurality of sets by the memory between the output selectors and to output the second switching signal to the corresponding two input / output selectors A second OR circuit ofThe plurality of processors have a second register that stores information on whether or not there is a failure in each of the plurality of memories, and outputs a plurality of second failure signals indicating a failure in each of the plurality of memories Each of the second OR circuits is connected to the second OR circuit adjacent to the other end side, and each of the second OR circuits is adjacent to the second fault signal and the other end side of the corresponding set of the memories. When the second switching signal of the second OR circuit is input and one of the signals indicates a failure, a second switching signal indicating a failure is output, and each of the two input signalsOutThe force selector is connected to the other memory or the redundant memory adjacent to the one side of the corresponding memory, and the second switching signal input from the corresponding second OR circuit indicates a failure. Output the data of the other memory adjacent to the one side or the redundant memory to the corresponding processor.As a circuit between the plurality of memories and the data output register, the data output register and each of the memories are connected, and a pair of the plurality of memories is paired between the data output register and the plurality of memories. A plurality of two-input selectors arranged in a row so as to correspond to 1 and outputting the data input from the plurality of memories to the data output register, the plurality of two-input selectors, and the data input register; A plurality of third OR circuits which are arranged in a row so as to correspond one-to-one with a plurality of sets of the two-input selectors and the memory between and output a third switching signal to the corresponding two-input selectors And the data output register includes a third register for storing information on whether or not there is a failure in each of the plurality of memories. A plurality of third failure signals indicating a failure for each of the plurality of memories are output, and each of the third OR circuits is connected to the third OR circuit adjacent to the other end side, and When the third failure signal for the memory and the third switching signal of the third OR circuit adjacent to the other end side are input, and one of the signals indicates a failure, the third failure signal indicates a failure. Each of the two-input selectors is connected to the other memory or the redundant memory adjacent to the one side of the corresponding memory, and is input from the corresponding third OR circuit. When the switching signal indicates a failure, the data input from the other memory adjacent to the one side or the redundant memory is output to the data output register.To do.
[0027]
  Since the data processing apparatus according to the second aspect of the present invention stores image data of one line n (n is a natural number of 2 or more) so as to be writable at the same time, (n + 1) memories provided adjacent to each other, , Connected to a shift input register for outputting n pieces of image data simultaneously in parallel and two adjacent memories for the (n + 1) memories, and depending on the value of the flag, N selector switches provided adjacent to each other, wherein one of them is connected to the shift input register, and n image data output from the shift input register simultaneously in parallel are input to the n memories. n register circuits that are provided corresponding to the n changeover switches and hold a flag that indicates the switching state of the corresponding changeover switch, and each register circuit is adjacent to one side N register circuits configured to change the value of the flag held in the register circuit in accordance with the output of the register circuit and to output the value of the register circuit to the register circuit adjacent to the other. Connected to the faulty memory so that one of the (n + 1) memories is detected and the changeover switch connected to the faulty memory is switched to a memory adjacent to the faulty memory When the value of the flag of the register circuit for the changeover switch being switched is switched, the plurality of register circuits are held in the register circuit on the other side of the register circuit whose flag value has been switched according to the failure The value of the flag to be switched is switched to the same value as the flag of the register circuit switched according to the failure.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
FIG. 1 is a circuit diagram showing a first embodiment of a data processing apparatus according to the present invention.
[0041]
The data processing apparatus 10 includes (n + 1) storage devices (memory) 101-1 to 101-n + 1, n arithmetic units (ALU) 102-1 to 102-n, and n switching signal generation circuits. 103-1 to 103-n and n switching circuits 104-1 to 104-n, which process n pieces of data in parallel.
However, n is a natural number.
[0042]
The storage devices 101-1 to 101-n + 1 are constituted by, for example, DRAMs or SRAMs selected by a column selection line based on a column address and a row selection line based on a row address, and by the arithmetic units 102-1 to 102-n, Data is written or read via the switching circuits 104-1 to 104-n.
[0043]
The data input / output terminal T1 of the storage device 101-1 is connected to the input / output terminal (L) of the switching circuit 104-1.
The input / output terminal T2 of the storage device 101-2 is connected to the input / output terminal (H) of the switching circuit 104-1 and the input / output terminal (L) of the switching circuit 104-2.
Similarly, the input / output terminals T3 to Tn of the storage devices 101-3 to 101-n are connected to and corresponding to the input / output terminals (H) of the switching circuits 104-2 to 104-n-1 in the previous stage. It is connected to the input / output terminals (L) of the switching circuits 104-3 to 104-n of the stage (same stage).
The input / output terminal Tn + 1 of the storage device 104-n + 1 is connected to the input / output terminal (H) of the switching circuit 104-n.
[0044]
The storage devices 101-1 to 101-n + 1 are accessed by the computing devices 102-1 to 102-n in the data processing device 10 that processes n pieces of data in parallel.
In principle, the storage devices 101-1 to 101-n are accessed by the arithmetic devices 102-1 to 102-n provided in correspondence with each other.
If one storage device has a failure, the n storage devices excluding the storage device are accessed by the arithmetic devices 102-1 to 102-n.
[0045]
The arithmetic devices 102-1 to 102-n are provided corresponding to the storage devices 101-1 to 101-n, and the storage devices 101-1 to 101-n are respectively provided according to the switching states of the switching circuits 104-1 to 104-n. 1 to 101-n or the data stored in the next-stage (adjacent) storage devices 101-2 to 101-n + 1 are read out, processed, and written back.
Further, for example, the arithmetic devices 102-1 to 102-n have a register RF as information holding means for storing information indicating whether or not the corresponding storage devices 101-1 to 101-n have a failure. .
Each arithmetic device 102-1 to 102-n supplies the information in the register FR to the corresponding switching signal generation circuits 103-1 to 103-n.
Specifically, when information indicating that the storage device corresponding to the register FR is defective and defective is stored, a high-level signal is supplied to the corresponding switching signal generation circuits 103-1 to 103-n. To do.
[0046]
When receiving the high level information from the corresponding register FR, the switching signal generation circuit 103-1 generates the high level switching signal SSW and supplies it to the switching circuit 104-1. This is supplied to the generation circuit 103-2.
[0047]
The switching signal generation circuits 103-2 to 103-n-1 receive the high level information from the corresponding registers FR, respectively, or switch to the high level by the switching signal generation circuits 103-1 to 103-n-2 in the previous stage. When the signal SSW is received, a high-level switching signal SSW is generated and supplied to the corresponding switching circuits 104-2 to 104-n-1, and the next-stage switching signal generation circuits 103-3 to 104- Supply to n.
[0048]
FIG. 2 shows a configuration example of the switching signal generation circuits 103-2 to 103-n-1.
As shown in FIG. 2, the switching signal generation circuits 103-2 to 103-n-1 are configured by a two-input OR gate GT.
[0049]
When the switching signal generation circuit 103-n receives high level information from the corresponding register FR or when the switching signal generation circuit 103-n-1 receives the high level switching signal SSW, the switching signal generation circuit 103-n has a high level. A switching signal SSW is generated and supplied to the corresponding switching circuit 104-n.
[0050]
The switching circuits 104-1 to 104-n are respectively connected to the data input / output terminals of the arithmetic units 102-1 to 102-n provided with corresponding input / output terminals (A), and the corresponding switching signal generation circuits 103 are connected. When the switching signal SSW is received at −1 to 103-n and the switching signal SSW is at the low level, the input / output terminal (A) and the input / output terminal (L) are connected, and the switching signal SSW is at the high level. When switched, the connection of the input / output terminal (A) is switched to the input / output terminal (H) side.
[0051]
As described above, the input / output terminals (L) of the switching circuits 104-1 to 104-n are connected to the data input / output terminals T1 to Tn of the corresponding storage devices 101-1 to 101-n. (H) is connected to the data input / output terminals T2 to Tn + 1 of the storage devices 101-2 to 101-n + 1 in the next stage (adjacent).
[0052]
Next, the operation of the above configuration will be described with reference to FIG.
Here, a case where the i (1 <i <n) -th storage device 101-i is defective and the logical level indicating the failure is stored in the register FR of the corresponding arithmetic device 102-i is stored. Explained as an example.
[0053]
At this time, since the storage device 101-i-1 in the previous stage is not defective, information whose logical level is low is stored in the register FR of the corresponding arithmetic device 102-i-1. Therefore, a low level switching signal SSW is generated from the switching signal generation circuit 103-i-1, and is supplied to the switching circuit 104-i-1 and the next-stage switching signal generation circuit 103-i.
In the switching circuit 104-i-1 that has received the low level switching signal SSW, the input / output terminal (A) connected to the data input / output terminal of the arithmetic unit 102-i-1 is connected to the storage device 101-i-1. The input / output terminal (L) connected to the output terminal Ti-1 is kept connected.
Therefore, the storage device 101-i-1 is accessed by the corresponding arithmetic device 102-i-1.
[0054]
On the other hand, in the switching signal generation circuit 103-i corresponding to the defective storage device 101-i, the low-level switching signal SSW is supplied from the previous switching signal generation circuit 103-i-1, but the register FR Therefore, the high level switching signal SSW is generated and supplied to the switching circuit 104-i and the next stage switching signal generation circuit 103-i + 1.
In the switching circuit 104-i that has received the high-level switching signal SSW, the input / output terminal (A) connected to the data input / output terminal of the arithmetic unit 102-i is the input / output of the storage device 101-i + 1 at the next stage. The connection is switched to the input / output terminal (H) connected to the terminal Ti + 1.
Therefore, the storage device 101-i is not accessed by any arithmetic device, and the next storage device 101-i + 1 is accessed by the arithmetic device 102-i.
[0055]
In the switching signal generation circuit 103-i + 1 corresponding to the storage device 101-i + 1 that has received the high level switching signal SSW, the high level switching signal SSW is generated, and the switching circuit 104-i + 1 and the next Is supplied to the stage switching signal generation circuit 103-i + 2.
In the switching circuit 104-i + 1 that receives the high-level switching signal SSW, the input / output terminal (A) connected to the data input / output terminal of the arithmetic unit 102-i + 1 is the next storage device 101-i +. The connection to the input / output terminal (H) connected to the second input / output terminal Ti + 2 is switched.
Accordingly, the storage device 101-i + 2 at the next stage is accessed by the arithmetic device 102-i + 1.
[0056]
Similarly, in the switching signal generation circuit 103-i + 2 corresponding to the storage device 101-i + 2 that has received the high level switching signal SSW, the high level switching signal SSW is generated and the switching circuit 104-i +. 2 and the next-stage switching signal generation circuit 103-i + 3 (not shown, in the case of the final n-th stage, the next-stage switching signal generation circuit does not exist).
In the switching circuit 104-i + 2 that has received the high-level switching signal SSW, the input / output terminal (A) connected to the data input / output terminal of the arithmetic unit 102-i + 2 is the storage device 101-i + in the next stage. The connection to the input / output terminal (H) connected to the third input / output terminal Ti + 3 is switched.
Therefore, the storage device 101-i + 3 at the next stage is accessed by the arithmetic device 102-i + 2.
[0057]
In this way, when there is a defective storage device, the data input / output line of the corresponding arithmetic device is replaced with a connection with the input / output terminal of the storage device of the next stage, and the data input / output of the arithmetic device thereafter. The line is replaced with a connection with the input / output terminal of the storage device in the next stage (adjacent), and data input / output between the n storage devices and the n arithmetic devices is performed in parallel.
[0058]
As described above, according to the first embodiment, (n + 1) storage devices 101-1 to 101-n + 1 having input / output terminals T1 to Tn + 1 and storage devices 101-1 to 101-1 are provided. Whether or not the arithmetic devices 102-1 to 102-n provided corresponding to 101n and the n storage devices 101-1 to 101-n and the corresponding storage devices are defective N registers FR holding information and n storage devices 101-1 to 101-n are provided in correspondence with the information in the corresponding registers FR indicating a failure of the storage device or a switching signal from the previous stage When the signal is received at a high level, the switching signal generation circuits 103-1 to 103-n for outputting the switching signal SSW at the high level to the next stage circuit and the corresponding switching circuit at the same stage, and n arithmetic units 102-1 to 102-1 102-n corresponding to the switching signal When the signal is at low level, the data input / output line of the arithmetic unit is connected to the input / output terminal of the corresponding storage unit, and when the switching signal is switched to high level, the data input / output line of the arithmetic unit is connected to the input of the corresponding storage unit. Since the switching circuits 104-1 to 104-n for switching and connecting from the output terminal to the input / output terminal of the next-stage storage device are provided, it is possible to increase the relief rate when a failure occurs while minimizing the increase in area. There is an advantage that can be.
[0059]
In this case, for example, when 100 arithmetic devices are arranged, the area increase is only 101/100 = 1.01 times.
[0060]
In the present embodiment, the configuration in which the register FR that holds information indicating whether or not the corresponding storage device is defective is provided in the arithmetic device has been described as an example, but the present invention is not limited to this. Needless to say, various modes such as providing outside are possible.
[0061]
Second embodiment
FIG. 4 is a circuit diagram showing a second embodiment of the data processing apparatus according to the present invention.
[0062]
The difference between the second embodiment and the first embodiment described above is that instead of connecting the input / output terminals (H) of each switching circuit to the input / output terminals of the storage device of the next stage, the input of all switching circuits is made. When the output terminal (H) is commonly connected to the input / output terminal Tn + 1 of the storage device 101-n + 1 at the last stage via the signal line GL, and there is one defective storage device, all the storage devices 101 -N + 1 is used instead.
[0063]
In the case of the second embodiment, the switching signal generation circuits 103a-1 to 103a-n send the switching signal SSW to the switching circuits 104a-1 to 104a-n in the same stage as shown in FIG. It is not necessary to output to the next stage switching signal generation circuit.
The switching signal generation circuits 103a-1 to 103a-n according to the present embodiment, for example, can be replaced with a register FR that holds information indicating whether or not the corresponding storage device is defective.
[0064]
Next, the operation of the above configuration will be described with reference to FIG.
Here, a case where the i (1 <i <n) -th storage device 101-i is defective and the logical level indicating the failure is stored in the register FR of the corresponding arithmetic device 102-i is stored. Explained as an example.
[0065]
At this time, since the storage device 101-i-1 in the previous stage is not defective, information whose logical level is low is stored in the register FR of the corresponding arithmetic device 102-i-1. Accordingly, a low level switching signal SSW is generated from the switching signal generation circuit 103a-i-1, and is supplied to the switching circuit 104a-i-1.
In the switching circuit 104a-i-1 that has received the low level switching signal SSW, the input / output terminal (A) connected to the data input / output terminal of the arithmetic unit 102-i-1 is connected to the storage device 101-i-1. The input / output terminal (L) connected to the output terminal Ti-1 is kept connected.
Therefore, the storage device 101-i-1 is accessed by the corresponding arithmetic device 102-i-1.
[0066]
On the other hand, in the switching signal generation circuit 103a-i corresponding to the defective storage device 101-i, since the information in the register FR is at a high level, a high level switching signal SSW is generated and the switching circuit 104a. -I is supplied.
In the switching circuit 104a-i that has received the high-level switching signal SSW, the input / output terminal (A) connected to the data input / output terminal of the arithmetic unit 102-i is connected to the final stage storage device 101 via the signal line GL. The connection is switched to the input / output terminal (H) connected to the input / output terminal Tn + 1 of −n + 1.
Therefore, the storage device 101-i is not accessed by any arithmetic device, and the final stage storage device 101-i + 1 is accessed by the arithmetic device 102-i.
[0067]
At this time, since the storage device 101-i + 1 at the next stage is not defective, the register FR of the corresponding arithmetic device 102a-i + 1 stores information whose logic level is low. Therefore, the switching signal generation circuit 103a-i + 1 generates the low-level switching signal SSW and supplies it to the switching circuit 104a-i + 1.
In the switching circuit 104a-i + 1 that has received the low level switching signal SSW, the input / output terminal (A) connected to the data input / output terminal of the arithmetic unit 102-i + 1 is connected to the storage device 101-i + 1. It is kept connected to the input / output terminal (L) connected to the output terminal Ti + 1.
Accordingly, the storage device 101-i + 1 is accessed by the corresponding arithmetic device 102-i + 1.
[0068]
As described above, when there is a defective storage device, the data input / output line of the corresponding arithmetic device is replaced with a connection with the input / output terminal of the storage device at the final stage, and the n storage devices and n Data input / output with the individual arithmetic units is performed in parallel.
[0069]
According to the second embodiment, the same effects as those of the first embodiment described above can be obtained.
[0070]
Third embodiment
FIG. 6 is a circuit diagram showing a third embodiment of the data processing apparatus according to the present invention.
[0071]
The data processing device 20 includes (n + 1) storage devices (memory) 201-1 to 201-n + 1, a data input register (DIR) 202, n switching signal generation circuits 203-1 to 203-n, And n switching circuits 204-1 to 204-n, which process n pieces of data in parallel.
However, n is a natural number larger than 2.
[0072]
The storage devices 201-1 to 201-n + 1 are constituted by, for example, a DRAM or an SRAM selected by a column selection line based on a column address and a row selection line based on a row address, and store parallel data by the data input register 202.
[0073]
The data input terminal IT1 of the storage device 201-1 is connected to the output terminal (L) of the switching circuit 204-1.
The input terminal IT2 of the storage device 201-2 is connected to the output terminal (H) of the switching circuit 204-1 and the output terminal (L) of the switching circuit 204-2.
Similarly, the input terminals IT3 to ITn of the storage devices 201-3 to 201-n are connected to the output terminals (H) of the switching circuits 204-2 to 204-n-1 in the previous stage and corresponding stages ( It is connected to the output terminals (L) of the switching circuits 204-3 to 204-n in the same stage.
The input terminal ITn + 1 of the storage device 204-n + 1 is connected to the output terminal (H) of the switching circuit 204-n.
[0074]
The storage devices 201-1 to 201-n + 1 are accessed by the data input register 202 in the data processing device 20 that processes n data in parallel.
If there is a failure in one storage device, n storage devices other than the storage device are accessed by the data input register 202.
[0075]
The data input register 202 receives a plurality (n pieces) of data SIN composed of serial data, converts the data into parallel data, and outputs the parallel data to the switching circuits 204-1 to 204-n.
For example, when the input serial data is pixel data for one scanning line in image processing, the parallel data is output during the blanking period.
[0076]
For example, the data input register 202 has n registers FR that store information indicating whether or not each storage device 201-1 to 201-n that is a data output destination has a failure.
The data input register 202 supplies the information in the register FR to the corresponding switching signal generation circuits 203-1 to 203-n.
Specifically, when information indicating that there is a failure in the storage device corresponding to the register FR is stored, a high-level signal is supplied to the corresponding switching signal generation circuits 203-1 to 203-n.
[0077]
When receiving the high level information from the corresponding register FR, the switching signal generation circuit 203-1 generates the high level switching signal SSW and supplies it to the switching circuit 204-1, and also the next stage switching signal. This is supplied to the generation circuit 203-2.
[0078]
The switching signal generation circuits 203-2 to 203-n-1 receive high level information from the corresponding registers FR, respectively, or switch to high level by the switching signal generation circuits 203-1 to 203-n-2 in the previous stage. When the signal SSW is received, a high-level switching signal SSW is generated and supplied to the corresponding switching circuits 204-2 to 204-n-1, and the next-stage switching signal generation circuits 203-3 to 204-. Supply to n.
[0079]
Note that the switching signal generation circuits 203-2 to 203-n-1 are configured by a two-input OR gate GT, for example, as in FIG.
[0080]
The switching signal generation circuit 203-n has a high level when receiving high level information from the corresponding register FR or when receiving a high level switching signal SSW from the previous switching signal generation circuit 203-n-1. A switching signal SSW is generated and supplied to the corresponding switching circuit 204-n.
[0081]
The switching circuits 204-1 to 204-n are respectively connected to the data output terminals of the data input register 202 provided corresponding to the input terminals (A), and the corresponding switching signal generation circuits 203-1 to 203-n. When the switching signal SSW is received and the switching signal SSW is at the low level, the input terminal (A) and the output terminal (L) are connected, and when the switching signal SSW is switched to the high level, the input terminal (A) Is switched to the output terminal (H) side.
[0082]
As described above, the output terminals (L) of the switching circuits 204-2 to 204-n are connected to the data input terminals IT1 to ITn of the corresponding storage devices 201-1 to 201-n, and the output terminals (H). Are connected to the data input terminals IT2 to ITn + 1 of the storage devices 201-2 to 201-n + 1 in the next stage (adjacent).
[0083]
Next, the operation of the above configuration will be described with reference to FIG.
Here, an example in which the i (1 <i <n) -th storage device 201-i is defective and information indicating that the logical level indicating the failure is stored in the corresponding register FR of the data input register 202 is high. Explained.
[0084]
At this time, since the previous storage device 201-i-1 is not defective, the corresponding register FR of the data input register 202 stores information whose logic level is low. Therefore, the switching signal generation circuit 203-i-1 generates a low-level switching signal SSW and supplies it to the switching circuit 204-i-1 and the next-stage switching signal generation circuit 203-i.
In the switching circuit 204-i-1 that has received the low level switching signal SSW, the input terminal (A) connected to the (i-1) th data output terminal of the data input register 202 is the storage device 201-i-1. The output terminal (L) connected to the input terminal ITi-1 is kept connected.
Therefore, the data output from the corresponding output terminal of the data input register 202 is stored in the storage device 201-i-1.
[0085]
On the other hand, in the switching signal generation circuit 203-i corresponding to the defective storage device 201-i, the low-level switching signal SSW is supplied from the previous switching signal generation circuit 203-i-1, but the register FR Therefore, the high level switching signal SSW is generated and supplied to the switching circuit 204-i and the next stage switching signal generation circuit 203-i + 1.
In the switching circuit 204-i that has received the high-level switching signal SSW, the input / output terminal (A) connected to the i-th data output terminal of the data input register 202 is input to the storage device 201-i + 1 at the next stage. The connection is switched to the output terminal (H) connected to the terminal ITi + 1.
Therefore, the storage device 201-i is not accessed, and the data output from the i-th data output terminal is stored in the next storage device 201-i + 1.
[0086]
In the switching signal generation circuit 203-i + 1 corresponding to the storage device 201-i + 1 that has received the high-level switching signal SSW, the high-level switching signal SSW is generated, and the switching circuit 204-i + 1 and the next This is supplied to the stage switching signal generation circuit 203-i + 2.
In the switching circuit 204-i + 1 that has received the high-level switching signal SSW, the input terminal (A) connected to the (i + 1) th data output terminal of the data input register 202 is the storage device 201-i + in the next stage. The connection is switched to the output terminal (H) connected to the second input terminal ITi + 2.
Therefore, the data output from the (i + 1) th data output terminal of the data input register 202 is stored in the storage device 201-i + 2 at the next stage.
[0087]
Similarly, in the switching signal generation circuit 203-i + 2 corresponding to the storage device 201-i + 2 that has received the high level switching signal SSW, the high level switching signal SSW is generated and the switching circuit 204-i +. 2 and the next-stage switching signal generation circuit 203-i + 3 (not shown, there is no next-stage switching signal generation circuit in the case of the final n-th stage).
In the switching circuit 204-i + 2 that has received the high-level switching signal SSW, the input terminal (A) connected to the (i + 2) -th data output terminal of the data input register 202 is the storage device 201-i + in the next stage. 3 is switched to the connection with the output terminal (H) connected to the input terminal ITi + 3.
Therefore, the data output from the (i + 2) th data output terminal of the data input register 202 is stored in the storage device 201-i + 3 at the next stage.
[0088]
As described above, when there is a defective storage device, the data output line of the corresponding data input register is replaced with the connection with the input terminal of the storage device at the next stage, and the data output line of the data input register thereafter. Is replaced with a connection to the input terminal of the storage device in the next stage (adjacent), and parallel data is stored in the storage device.
[0089]
As described above, according to the third embodiment, as in the first embodiment described above, there is an advantage that the rescue rate when a failure occurs can be increased while the area increase is minimized. is there.
[0090]
In the present embodiment, the configuration in which the register FR that holds information indicating whether or not the corresponding storage device is defective is provided in the data input register is described as an example. However, the present invention is not limited to this. Needless to say, various forms such as an external configuration are possible.
[0091]
Fourth embodiment
FIG. 8 is a circuit diagram showing a fourth embodiment of the data processing apparatus according to the present invention.
[0092]
The difference between the fourth embodiment and the third embodiment described above is that instead of connecting the output terminal (H) of each switching circuit to the input terminal of the storage device in the next stage, the output terminals ( H) is commonly connected to the input terminal ITn + 1 of the final stage storage device 201-n + 1 via the signal line GL, and if there is one defective storage device, all storage devices 201-n + 1 It is to let you substitute.
[0093]
In the case of the fourth embodiment, the switching signal generation circuits 203a-1 to 203a-n send the switching signal SSW to the switching circuits 204a-1 to 204-n in the same stage as shown in FIG. It is not necessary to output to the next stage switching signal generation circuit.
The switching signal generation circuits 203a-1 to 203a-n according to the present embodiment, for example, can be replaced with a register FR that holds information indicating whether or not the corresponding storage device is defective.
[0094]
According to the fourth embodiment, the same effects as those of the third embodiment described above can be obtained.
[0095]
Fifth embodiment
FIG. 9 is a circuit diagram showing a fifth embodiment of the data processing apparatus according to the present invention.
[0096]
The data processing device 30 includes (n + 1) storage devices (memory) 301-1 to 301-n + 1, a data output register (DOR) 302, n switching signal generation circuits 303-1 to 303-n, And n switching circuits 304-1 to 304-n, which process n pieces of data in parallel.
However, n is a natural number larger than 2.
[0097]
Storage devices 301-1 to 301-n + 1 are constituted by, for example, DRAMs or SRAMs selected by column selection lines based on column addresses and row selection lines based on row addresses, and output storage data from output terminals OT1 to OTn, respectively. To do.
[0098]
The output terminal OT1 of the storage device 301-1 is connected to the input terminal (L) of the switching circuit 304-1.
The output terminal OT2 of the storage device 301-2 is connected to the input terminal (H) of the previous switching circuit 304-1 and the input terminal (L) of the switching circuit 304-2.
Similarly, the output terminals OT3 to OTn of the storage devices 301-3 to 301-n are connected to the input terminals (H) of the switching circuits 304-2 to 304-n-1 in the previous stage and corresponding stages ( It is connected to the input terminals (L) of the switching circuits 304-3 to 304-n in the same stage.
The output terminal OTn + 1 of the storage device 304-n + 1 is connected to the input terminal (H) of the switching circuit 204-n.
[0099]
The number of output data of the storage devices 301-1 to 301-n + 1 accepted by the data output register 302 is n.
If there is a failure in one storage device, data of n storage devices excluding the storage device is output to the data output register 302.
[0100]
The data output register 302 converts parallel data input via the switching circuits 304-1 to 304-n into serial data SOUT and outputs the serial data SOUT.
For example, the data output register 302 has n registers FR that store information indicating whether or not each of the storage devices 301-1 to 301-n that outputs data has a failure.
Then, the data output register 302 supplies the information in the register FR to the corresponding switching signal generation circuits 303-1 to 303-n.
Specifically, when information indicating that there is a failure in the storage device corresponding to the register FR is stored, a high-level signal is supplied to the corresponding switching signal generation circuits 303-1 to 303-n.
[0101]
When receiving the high level information from the corresponding register FR, the switching signal generation circuit 303-1 generates a high level switching signal SSW and supplies it to the switching circuit 304-1. This is supplied to the generation circuit 303-2.
[0102]
The switching signal generation circuits 303-2 to 303-n-1 receive high-level information from the corresponding registers FR, respectively, or the high-level switching is performed by the switching signal generation circuits 303-1 to 303-n-2 in the previous stage. When the signal SSW is received, a high-level switching signal SSW is generated and supplied to the corresponding switching circuits 304-2 to 304-n-1, and the next-stage switching signal generation circuits 303-3 to 304- Supply to n.
[0103]
Note that the switching signal generation circuits 303-2 to 303-n-1 are configured by, for example, a two-input OR gate GT as in FIG.
[0104]
The switching signal generation circuit 303-n has a high level when receiving high level information from the corresponding register FR or when receiving a high level switching signal SSW from the previous switching signal generation circuit 303-n-1. A switching signal SSW is generated and supplied to the corresponding switching circuit 304-n.
[0105]
The switching circuits 304-1 to 304-n are respectively connected to the data output terminals of the data output register 302 provided with corresponding output terminals (A), and the corresponding switching signal generation circuits 303-1 to 303-n. When the switching signal SSW is received and the switching signal SSW is at the low level, the output terminal (A) is connected to the input terminal (L), and when the switching signal SSW is switched to the high level, the output terminal (A). Is switched to the input terminal (H) side.
[0106]
As described above, the input terminals (L) of the switching circuits 304-2 to 304-n are connected to the output terminals OT1 to OTn of the corresponding storage devices 301-1 to 301-n, and the input terminal (H) is connected. The storage devices 301-2 to 301-n + 1 of the next stage (adjacent) are connected to the output terminals OT2 to OTn + 1.
[0107]
Next, the operation according to the above configuration will be described with reference to FIG.
In this example, the i (1 <i <n) -th storage device 301-i is defective, and the corresponding register FR of the data input register 302 stores high-level information indicating the logic level. Explained.
[0108]
At this time, since the previous storage device 301-i-1 is not defective, the corresponding register FR of the data output register 302 stores information whose logic level is low. Therefore, the switching signal generation circuit 303-i-1 generates a low-level switching signal SSW and supplies it to the switching circuit 304-i-1 and the next-stage switching signal generation circuit 303-i.
In the switching circuit 304-i-1 that has received the low level switching signal SSW, the output terminal (A) connected to the (i-1) th data input terminal of the data output register 302 is the storage device 301-i-1. The output terminal OTi-1 is connected to the input terminal (L) connected to the output terminal OTi-1.
Therefore, the data output from the storage device 301-i-1 is input to the corresponding (i + 1) th input terminal of the data output register 302.
[0109]
On the other hand, in the switching signal generation circuit 303-i corresponding to the defective storage device 301-i, the low-level switching signal SSW is supplied from the previous switching signal generation circuit 303-i-1, but the register FR Therefore, the high level switching signal SSW is generated and supplied to the switching circuit 304-i and the next stage switching signal generation circuit 303-i + 1.
In the switching circuit 304-i that has received the high-level switching signal SSW, the output terminal (A) connected to the i-th data input terminal of the data output register 302 is the output terminal of the next stage storage device 301-i + 1. The connection is switched to the input terminal (H) connected to OTi + 1.
Therefore, the storage device 301-i is not accessed, and the data output from the output terminal OTi + 1 of the next-stage storage device 301-i + 1 is input to the i-th data input terminal of the data output register 302. .
[0110]
In the switching signal generation circuit 303-i + 1 corresponding to the storage device 301-i + 1 that has received the high level switching signal SSW, the high level switching signal SSW is generated, and the switching circuit 304-i + 1 and the next Is supplied to the stage switching signal generation circuit 303-i + 2.
In the switching circuit 304-i + 1 that has received the high-level switching signal SSW, the output terminal (A) connected to the (i + 1) th data input terminal of the data output register 302 is the storage device 301-i + in the next stage. 2 is switched to the connection with the input terminal (H) connected to the output terminal OTi + 2.
Therefore, the data output from the output terminal OTi + 2 of the next storage device 301-i + 2 is input to the (i + 1) th data input terminal of the data output register 302.
[0111]
Similarly, in the switching signal generation circuit 303-i + 2 corresponding to the storage device 301-i + 2 that has received the high level switching signal SSW, the high level switching signal SSW is generated and the switching circuit 304-i +. 2 and the next-stage switching signal generation circuit 203-i + 3 (not shown, there is no next-stage switching signal generation circuit in the case of the final n-th stage).
In the switching circuit 304-i + 2 that has received the high-level switching signal SSW, the output terminal (A) connected to the (i + 2) th data input terminal of the data output register 302 is the storage device 301-i + in the next stage. 3 is switched to the connection with the input terminal (H) connected to the output terminal OTi + 3.
Therefore, the data output from the output terminal OTi + 3 of the storage device 301-i + 3 at the next stage is input to the (i + 2) th data input terminal of the data output register 302.
[0112]
As described above, when there is a defective storage device, the data input line of the corresponding data output register is replaced with the connection to the output terminal of the storage device of the next stage, and thereafter the data input line of the data output register. Is replaced with the connection to the output terminal of the storage device in the next stage (adjacent), and the parallel data input operation to the data output register 302 is performed.
[0113]
The parallel data input to the data output register 302 is converted into serial data and output.
[0114]
As described above, according to the fifth embodiment, as in the third embodiment described above, there is an advantage that the rescue rate when a failure occurs can be increased while the area increase is minimized. is there.
[0115]
In this embodiment, the configuration in which the register FR that holds information indicating whether or not the corresponding storage device is defective is provided in the data output register is described as an example. However, the present invention is not limited to this. Needless to say, various forms such as an external configuration are possible.
[0116]
Sixth embodiment
FIG. 11 is a circuit diagram showing a sixth embodiment of the data processing apparatus according to the present invention.
[0117]
The difference between the sixth embodiment and the fifth embodiment described above is that instead of connecting the output terminal (H) of each switching circuit to the input terminal of the storage device at the next stage, the output terminals ( H) is commonly connected to the input terminal ITn + 1 of the final stage storage device 301-n + 1 via the signal line GL, and if there is one defective storage device, all storage devices 301-n + 1 It is because it was made to substitute.
[0118]
In the case of the sixth embodiment, the switching signal generation circuits 303a-1 to 303a-n send the switching signal SSW to the switching circuits 304a-1 to 304-n in the same stage as shown in FIG. It is not necessary to output to the next stage switching signal generation circuit.
Note that the switching signal generation circuits 303a-1 to 303a-n according to the present embodiment, for example, a register FR that holds information indicating whether or not the corresponding storage device is defective can be replaced.
[0119]
According to the sixth embodiment, the same effect as that of the fifth embodiment described above can be obtained.
[0120]
Seventh embodiment
FIG. 12 is a diagram showing a seventh embodiment of the present invention, and is a circuit diagram showing a parallel processor to which the data processing device of FIG. 1 is applied as a PE group.
[0121]
The parallel processor 40 includes a data input register 401, a PE (processor element) group 402, and a data output register 403.
[0122]
The data input register 401 receives a plurality (n) of first data SIN composed of serial data, converts it into parallel data, and outputs it to the PE group 402.
[0123]
The PE group 402 includes a circuit similar to the data processing circuit of FIG. 1 showing the first embodiment described above.
That is, the PE group 402 includes (n + 1) storage devices (memory) 101-1 to 101-n + 1, n arithmetic units (ALU) 102-1 to 102-n, and n switching signal generation circuits. 103-1 to 103-n and n switching circuits 104-1 to 104-n, which process n pieces of data in parallel.
The PE group 402 includes storage devices 101-1 to 101-n in the same stage excluding the storage device 101-n + 1, n arithmetic units (ALU) 102-1 to 102-n, and n switching units. The signal generation circuits 103-1 to 103-n and the n switching circuits 104-1 to 104-n constitute PE1 to PEn, respectively.
[0124]
However, the storage devices 101-1 to 101-n + 1 in the PE group 402 are not directly accessed by the data input register 401 and the data output register 403, but the arithmetic devices 102-1 to 102-n and the switching circuit 104-. Data is written or read via 1-104-n.
[0125]
The data output register 403 converts a plurality (n pieces) of second data output in parallel from the arithmetic units 102-1 to 102-n of the PE group 402 into serial data SOUT and outputs the serial data SOUT.
[0126]
Next, the operation according to the above configuration will be described.
For example, a video signal in which each pixel is composed of a plurality of bits is sequentially input to the input terminal in units of pixels.
The pixel data of the first line is stored in the data input register 401 having a capacity for one line during the first horizontal period.
The data of each pixel on the first line of the video signal stored in the data input register 401 is output in parallel during the subsequent blanking period, and one pixel data per PE is the number (n ) Are supplied in parallel to the arithmetic devices 102-1 to 102-n of the PE1 to PE-n in the arranged PE group 402.
[0127]
Then, in the next one horizontal period, each of the arithmetic devices 102-1 to 102-n performs arithmetic processing on the supplied pixel data of the first line.
In parallel with this, the pixel data of the second line is sequentially input to the data input register 401.
Within the subsequent blanking period, the processed pixel data of the first line is supplied in parallel to the data output register 403 from the arithmetic units 102-1 to 102-n.
In parallel with this, pixel data of the second line is supplied from the data input register 401 to the PE group 402 in parallel.
The pixel data of the first line stored in the data output register 403 in the next one horizontal period is sequentially output to the output terminal as serial data.
In parallel with this, the arithmetic units 102-1 to 102-n perform arithmetic processing of the pixel data of the second line, and the pixel data of the third line is sequentially input to the data output register 403.
[0128]
In the above operation, data transferred from the data input register 401 is stored in n storage devices via the arithmetic devices 102-1 to 102-n.
At this time, if there is a defective storage device, the data input / output line of the corresponding arithmetic device is replaced with the connection with the input / output terminal of the storage device of the next stage. Is replaced with connection to the input / output terminal of the storage device of the next stage (adjacent), and data input / output between the n storage devices and the n arithmetic devices is performed in parallel.
Specifically, since the switching operation is performed in the same manner as the operation described in detail in the first embodiment, the description thereof is omitted here.
[0129]
Thereafter, when the PE group 402 is processing the pixel data of the i-th line, the data input register 401 inputs the pixel data of the (i + 1) -th line, and the data output register 403 is the (i-1) -th line. The output of the eye pixel data is repeated.
As the data input register 401, the PE group 402, and the data output register 403 operate in synchronization as described above, a video signal that has undergone arithmetic processing for each horizontal period is extracted.
In this way, for example, digital processing of the video signal is performed.
[0130]
According to the seventh embodiment, when a memory failure is replaced with a redundant memory and the memory is relieved, a parallel processor that can reduce the area increase by replacing the input and output and relieving can be realized. There are advantages.
[0131]
In the seventh embodiment, the case where the circuit having the configuration shown in FIG. 1 is applied as the PE group 402 has been described as an example. However, the circuit shown in FIG. 4 can also be applied. The same effect can be obtained.
[0132]
Eighth embodiment
  FIG. 13 is a diagram showing an eighth embodiment of the present invention, and FIG., FIG.It is a circuit diagram which shows the parallel processor comprised combining these data processing apparatuses.
[0133]
  The parallel processor 40a applies the data processing device of FIG. 1 as the PE group 402a, and applies the data processing device of FIG. 6 as the data input register 401a.9 is applied as the data input register 403a.is doing.
  However, (n + 1) storage devices 101-1 to 101-n + 1 in the PE group 402a are stored in the storage devices 201-1 to 201-n in FIG.And the storage devices 301-1 to 301-n in FIG.The parallel processor 40a is configured in a shared form.
[0134]
The parallel processor 40a is different from the above-described seventh embodiment in that the storage devices 101-1 to 101-n + 1 of the PE group 402a are the arithmetic devices 102-1 to 102-n and the switching circuit 104-1. 104-n, the data input register 401a and the data output register 403a are directly accessed.
[0135]
  The operation of each part is the first, Third and fifthThis is performed in the same manner as the operation described in detail in the embodiment, and the series of operations for switching the defective memory device of the parallel processor is performed in the same manner as the operation described in the seventh embodiment. Here, the description thereof is omitted.
[0136]
According to the eighth embodiment, when replacing a defective memory with a redundant memory and relieving the memory, it is possible to realize a parallel processor that can reduce the area increase by replacing and relieving the input / output. There are advantages.
[0137]
  In the eighth embodiment, the data processing apparatus of FIG. 1 is applied as the PE group 402a, and the data processing apparatus of FIG. 6 is applied as the data input register 401a.9 is applied as the data input register 403a.In the example described above, FIG. 4 and FIG., FIG.These circuits can be applied in appropriate combination, and in this case as well, the same effect as described above can be obtained.
[0138]
【The invention's effect】
As described above, according to the present invention, there is an advantage that it is possible to increase the rescue rate when a failure occurs while minimizing an increase in area.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a data processing apparatus according to the present invention.
FIG. 2 is a diagram showing a configuration example of a switching signal generation circuit according to the present invention.
FIG. 3 is a diagram for explaining the operation of the circuit of FIG. 1;
FIG. 4 is a circuit diagram showing a second embodiment of the data processing apparatus according to the present invention.
FIG. 5 is a diagram for explaining the operation of the circuit of FIG. 4;
FIG. 6 is a circuit diagram showing a third embodiment of the data processing apparatus according to the present invention.
7 is a diagram for explaining the operation of the circuit of FIG. 6;
FIG. 8 is a circuit diagram showing a fourth embodiment of the data processing apparatus according to the present invention.
FIG. 9 is a circuit diagram showing a fifth embodiment of the data processing apparatus according to the present invention.
10 is a diagram for explaining the operation of the circuit of FIG. 9;
FIG. 11 is a circuit diagram showing a sixth embodiment of the data processing apparatus according to the present invention.
12 is a diagram showing a seventh embodiment of the present invention, and is a circuit diagram showing a parallel processor to which the data processing device of FIG. 1 is applied as a PE group. FIG.
13 is a diagram showing an eighth embodiment of the present invention, and is a circuit diagram showing a parallel processor configured by combining the data processing devices of FIG. 1, FIG. 6, and FIG.
FIG. 14 is a block diagram illustrating a configuration example of a general parallel processor.
FIG. 15 is a diagram for explaining the relationship between image data and pixel data;
FIG. 16 is a diagram for explaining a transmission method of image data.
FIG. 17 is a diagram for explaining a processing procedure of image data by a parallel processor;
FIG. 18 is a diagram illustrating a configuration example of a processor element (PE).
FIG. 19 is a diagram illustrating a configuration example in the case where a redundant memory RD is provided in the memory of each PE that is a main part of a parallel processor;
[Explanation of symbols]
10, 10a, 20, 20a, 30, 30a ... data processing device, 101-1 to 101-n + 1, 201-1 to 201-n + 1, 301-1 to 301-n + 1 ... storage device, 102 -1 to 102-n: arithmetic units (ALU), 103-1 to 103-n, 203-1 to 203-n, 303-1 to 303-n, 103a-1 to 103a-n, 203a-1 to 203a -N, 303a-1 to 303a-n ... switching signal generation circuit, 104-1 to 104-n, 204-1 to 204-n, 304-1 to 304-n, 104a-1 to 104a-n, 204a- 1 to 204a-n, 304a-1 to 304a-n ... switching circuit, 40, 40a ... parallel processor, 401, 401a ... data input register, 402, 402a ... PE group, 403, 403a ... data output register, FR ... Register (information holding means).

Claims

A data input register for outputting a plurality of serially input data in parallel;
A plurality of memories arranged in a row and storing each of the plurality of data output in parallel from the data input register ;
Is pre SL arranged in a row so as to correspond to a plurality of memories and one-to-one, a plurality of processors for executing the input and output to processing data with the corresponding said memory,
A data output register that reads a plurality of data in parallel from the plurality of memories and serially outputs the data; and
A redundant memory which is arranged on one end side of the plurality of memories arranged in a line and can store one piece of the data output from the data input register, and is serially input to the data input register. A plurality of data to be processed in parallel by the plurality of processors and serially output from the data output register
A parallel processor,
As a circuit between the data input register and the plurality of memories,
Connected to the data input register and each of the memories, arranged in a line between the data input register and the plurality of memories in a one-to-one correspondence with the plurality of memories, and input from the data input register A plurality of two-output selectors for outputting each of the data to the corresponding memory;
Between the data input register and the plurality of two-output selectors, the two-output selectors and the plurality of sets by the memory are arranged in a line so as to correspond to the one-to-one correspondence. A plurality of first OR circuits for outputting one switching signal;
Have
The data input register is
A plurality of first failure signals indicating a failure of each of the plurality of memories separately from the plurality of data, the first register storing information indicating whether or not each of the plurality of memories has a failure; Output
Each said first OR circuit is:
Connected to the first OR circuit adjacent to the other end side of the array based on the array direction of the plurality of memories, each of the first failure signal for the corresponding set of memories, and the other end side A first switching signal of the adjacent first OR circuit is input, and when one of the signals indicates a failure, a first switching signal indicating the failure is output;
Each said dual output selector
When the first switching signal input from the corresponding first OR circuit is connected to the other memory or the redundant memory adjacent to the one side of the corresponding memory and indicates the failure, the data The data input from the input register is output to the other memory adjacent to the one side or the redundant memory,
As a circuit between the plurality of memories and the plurality of processors,
The memory connected to the memory and the processor, and arranged in a line so as to correspond to the plurality of sets of the memory and the processor between the plurality of memories and the plurality of processors in a one-to-one correspondence. A plurality of two input / output selectors for inputting / outputting data input / output from / to the corresponding processor;
Between the plurality of processors and the plurality of two input / output selectors, the two input / output selectors and the plurality of sets by the memory are arranged in a line so as to correspond to the pair, and the two inputs / outputs of the corresponding sets A plurality of second OR circuits for outputting a second switching signal to the selector;
Have
The plurality of processors are:
A second register for storing information on whether or not there is a failure in each of the plurality of memories, and outputting a plurality of second failure signals indicating a failure in each of the plurality of memories;
Each said second OR circuit is:
Connected to the second OR circuit adjacent to the other end side, each of the second failure signal for the corresponding pair of the memories, and the second switching signal of the second OR circuit adjacent to the other end side And when either signal indicates failure, a second switching signal indicating failure is output,
Each said Futairi at output selector,
When the second switching signal input from the corresponding second OR circuit is connected to the other memory or the redundant memory adjacent to the one side of the corresponding memory and indicates the failure, the one Output the data of the other memory adjacent to the side or the redundant memory to the corresponding processor ;
As a circuit between the plurality of memories and the data output register,
Connected to the data output register and each of the memories, arranged in a line between the data output register and the plurality of memories so as to correspond to the plurality of memories on a one-to-one basis, and input from the plurality of memories A plurality of two-input selectors for outputting each of the data to the data output register;
Between the plurality of two-input selectors and the data input register, the two-input selectors and the plurality of sets by the memory are arranged in a row so as to correspond one-to-one, A plurality of third OR circuits for outputting three switching signals;
Have
The data output register is
A third register for storing information indicating whether or not there is a failure in each of the plurality of memories, and outputting a plurality of third failure signals indicating a failure in each of the plurality of memories;
Each of the third OR circuits is
The third failure signal for the pair of memories connected to the third OR circuit adjacent to the other end side, and the third switching signal of the third OR circuit adjacent to the other end side, respectively. And when any one of the signals indicates a failure, a third switching signal indicating the failure is output,
Each of the two-input selectors
When the third switching signal input from the corresponding third OR circuit is connected to the other memory or the redundant memory adjacent to the one side of the corresponding memory and indicates the failure, the one A parallel processor for outputting data input from another memory or the redundant memory adjacent to the data output register to the data output register .