JP4655385B2 - The plasma processing apparatus and processing method - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明はプラズマ処理装置および処理方法に係り、特に試料にバイアス電圧を印加して処理するものに好適なプラズマ処理装置およびその処理方法に関するものである。 The present invention relates to a plasma processing apparatus and a processing method, it relates to suitable plasma processing apparatus and a processing method to that particular treatment by applying a bias voltage to the sample.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来、この種のプラズマエッチング技術では、特開平2−65131号公報に開示されるように、ウエハを取り囲む位置に電気導電性を有するリングを設置することにより静電的ダメージを防止することが知られていた。 Conventionally, in this type of plasma etching techniques, as disclosed in JP-A-2-65131, it is possible to prevent electrostatic damage by placing a ring having an electrical conductivity in a position surrounding the wafer knowledge It is to have.
【0003】 [0003]
また、特開平8−181107号公報に開示されているように、下部電極の周辺にセラミック等からなる周辺リングを設置して、ウエハを周辺リング上に設置してウエハと下部電極との間に空間を設けて静電容量を持たせ、プラズマ中で発生する直流電圧を該空間とブロッキングコンデンサとウエハに分散させて、ウエハへのチャージングダメージの発生を防止することが知られていた。 Also, as disclosed in JP-A-8-181107, by installing a peripheral ring made of ceramic or the like on the periphery of the lower electrode, by installing a wafer on the peripheral ring between the wafer and the lower electrode to have a capacitance provided space, a DC voltage generated in the plasma are dispersed in the space and the blocking capacitor and the wafer, it has been known to prevent the occurrence of charging damage to the wafer.
【0004】 [0004]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上記従来技術ではより薄膜化するゲート酸化膜の静電的なダメージを防止するには十分でなく、また、多様な膜種、および溝や穴などの多様な加工形状の処理対象すべてに対して、低ダメージ性と、ウエハ面内でのエッチング特性(均一性,エッチング形状,選択比,エッチングレート)を両立させることが困難であった。 Not sufficient to prevent electrostatic damage to the gate oxide film made thinner in the prior art, also various film types, and for a variety of machining shape to be processed all such grooves and holes , a low damage resistance, the etching characteristics in the wafer surface is difficult to achieve both (uniformity, etch shape, selection ratio, etching rate) of the.
【0005】 [0005]
すなわち、半導体集積回路は高機能,高速化のためますます微細化,複雑化している。 That is, the semiconductor integrated circuit is advanced, more and more miniaturization for speed, and complicated. 高速半導体デバイスではゲート酸化膜が非常に薄くなり、それにともなって図1に示すように耐電圧が低くなっており、荷電粒子を用いてプラズマ処理を行うドライエッチング等では正と負の荷電粒子の精密なバランスをとりながら処理を進めていかないと、ゲート酸化膜間に生じた電位差で静電的なダメージが発生する。 It becomes very thin gate oxide film in high-speed semiconductor devices, and lower the withstand voltage as shown in FIG. 1 along with it, in the dry etching or the like to perform plasma processing using a charged particle of positive and negative charged particles without Ika complete the process while taking precise balance, electrostatic damage occurs potential difference between the gate oxide film.
【0006】 [0006]
これはウエハ母材(シリコン)の電位がウエハ上のプラズマから流入する電荷量の平均値に支配されるのに対し、ゲート酸化膜上の電位は、その直上の局部のプラズマからの電荷の流入量に支配されるため、ウエハ全面にわたっての電荷の流入量のわずかな差が、ゲート酸化膜上とゲート酸化膜下の、つまり母材シリコンを横切る電位差となって現れるからである。 This whereas the potential of the wafer base material (silicon) is dominated by the average value of the charge amount flowing from the plasma on the wafer, the potential on the gate oxide film, the inflow of charges from the local plasma immediately thereabove because it is dominated by the amount, slight differences in the inflow amount of charge over the entire wafer surface, under the gate oxide film gate oxide film, that is, because appears as a potential difference across the base material silicon. この現象はチャージングダメージとも呼ばれる。 This phenomenon is also referred to as the charging damage.
【0007】 [0007]
これは特にウエハバイアスを印加した場合、ウエハ面内位置からアースまでのインピーダンス差で印加バイアス電圧に僅かな差を生じ、荷電粒子の引き込み量が異なることによって起こることが多い。 If this is in particular applied to the wafer bias, resulting in slightly different applied bias voltage at the impedance difference to ground from the wafer surface position is often caused by the pull-in amount of the charged particles are different.
【0008】 [0008]
この対策として従来は、ウエハ外周部に導電性のリングを用いてチャージングダメージを防止する方法がとられていたが、この方法は外周部のプラズマ密度を局所的に変える方法に依存しているため、今日の12インチ以上の大口径ウエハの処理に際してはプラズマ密度のバランスがとれる範囲が狭く、特に大口径ウエハでますます薄膜化するゲート酸化膜に対しては十分にダメージを抑制できない。 As a conventional countermeasure, a method of preventing charging damage using a conductive ring on the wafer outer peripheral portion had been taken, the method relies on the method of changing the plasma density in the outer peripheral portion locally Therefore, a narrow range of the balance of the plasma density can be taken. Before processing a large diameter wafer of 12 inches or more today, can not be sufficiently suppressed damage to the gate oxide film of increasingly thinning a large diameter wafer, especially.
【0009】 [0009]
また、上記デバイスを大口径のウエハを用いて製作する場合、ウエハ面内で形状についてのエッチングの均一性を得るためにはエッチャント密度を面内で均一に保つ必要があり、特に大口径ウエハではウエハ外周部で過剰となるエッチャントを抑制するためにウエハ周辺部にエッチャントを消耗するリングを設置し、バイアスを印加することによってエッチャントを消耗させ面内の均一性を保つことが行われていた。 Further, when fabricated using wafers of large diameter of the device, in order to obtain the etching uniformity of the shape in the wafer plane must be kept uniform etchant density in a plane, in particular large-diameter wafers a ring consuming etchant is placed on the wafer peripheral portion in order to suppress the etchant becomes excessive at the wafer periphery portion, it has been carried out to maintain the uniformity of the surface to drain the etchant by the application of a bias.
【0010】 [0010]
しかし、ウエハ周辺に設置したリングに流れるバイアス電流はウエハの外周部のインピーダンスも変化させるため、ウエハへの流入電荷量のバランスが変化し、チャージングダメージ特性に悪影響を与える。 However, the bias current flowing through the installed ring around the wafer because it also changes the impedance of the outer peripheral portion of the wafer, the balance of the inflow charge amount to the wafer is changed, adversely affect the charging damage characteristics.
【0011】 [0011]
Barnes et al US Patent 5,535,507 明細書は、ワークピースと電極との間の静電引力によりワークピースを支持する静電チャック装置を該ワークピースのエッチング不均一を補償することを開示している。 Barnes et al US Patent 5,535,507 specification discloses that an electrostatic chuck apparatus for supporting a workpiece by electrostatic attraction between the workpiece and the electrode compensates for etching non-uniformity of the workpiece ing. しかし本願発明で意図するワークピースのチャージングダメージ補償法には言及していない。 However, the charging damage compensation method of a workpiece to be intended in the present invention does not mention.
【0012】 [0012]
特開平8−316212号公報は、ウエハ載置部の電極面を電気的に絶縁された複数の領域に分割し、その各々の領域のインピーダンスを制御するように、各々の領域にインピーダンス整合用素子を接続したり、又はウエハ載置部の電極面に凹部を設け電極中央部と外周部とで、ウエハと電極間のインピーダンスが異なるように構成し、ウエハに入射するイオンのエネルギーをウエハ面内で均一にして、プラズマ処理を均一にすることを開示している。 JP-8-316212 discloses a wafer mounting to divide the electrode surface of the part to multiple electrically isolated regions, to control the impedance of the respective regions, impedance matching elements in each of the regions connecting a or wafer by the electrode central portion is provided a recess in the electrode surface and the outer peripheral portion of the mounting portion, the wafer and the inter-electrode impedance is configured differently, the energy of ions incident on the wafer the wafer plane in made uniform, it discloses that a uniform plasma treatment. しかし、本発明で意図するワークピースのチャージングダメージ補償法には言及していない。 However, the charging damage compensation method of a workpiece to be contemplated in the present invention is not mentioned.
【0013】 [0013]
本発明の目的は、チャージアップによるダメージに敏感で微細な構造を有する高速半導体デバイスを、大口径のウエハを用いて高い歩留まりで加工できるプラズマ処理装置および処理方法を提供することにある。 An object of the present invention is to provide a plasma processing apparatus and processing method of high-speed semiconductor devices having a sensitive and fine structure damage due to charge-up can be processed at a high yield by using a wafer having a large diameter.
【0014】 [0014]
【課題を解決するための手段】 In order to solve the problems]
本発明者は、従来と異なる方法でゲート酸化膜の薄膜化および処理ウエハの大口径化に対してエッチングの均一性が高く、かつウエハに作られるデバイスのダメージを少なくできるエッチング装置および方法を発明した。 The present inventors have unconventional high etching uniformity to the large-diameter thinning and processing wafers of the gate oxide film in the process, and the invention an etching apparatus and method can be reduced the damage in a device being created in the wafer did.
【0015】 [0015]
本発明の1つの態様に従えば、プラズマ処理装置において、ウエハを取り囲む位置に設置するリングに分配するバイアス電流を調整する可変インピーダンス手段を設け、さらに処理ウエハ裏面に対向する載置電極の表面の絶縁材の一部を他の部分より厚くし、その絶縁材内部に内部電極を設ける。 According to one aspect of the present invention, in the plasma processing apparatus, the variable impedance means for adjusting the bias current to be distributed to the ring to be installed at such a position as to surround the wafer is provided, the surface of the mounting electrode facing the further processed wafer back surface a portion of the insulating material is thicker than other portions, provided an internal electrode therein insulating material. その内部電極にはバイパスされたバイアス電流を給電し、そのバイアス電流を調整する可変インピーダンス手段を設ける。 The inside electrode to power the bypass bias current, providing a variable impedance means for adjusting the bias current. そして、プラズマエッチングプロセス条件のようなプロセス処理条件に応じてウエハ面内のエッチング特性が均一となるように、ウエハ外周部に設置したリングに分配されるバイアス電流を調整し、次に、静電的ダメージが最小となるようにウエハ面内に位置付けされた内部電極に流れるバイアス電流を調整する。 As the etching characteristics of the wafer surface becomes uniform depending on the process treatment conditions such as plasma etching process condition to adjust the bias current to be distributed to the installed ring to the wafer outer peripheral portion, then, electrostatic damage to adjust the bias current flowing through the internal electrodes positioned within the wafer surface so as to minimize.
【0016】 [0016]
本発明の他の態様に従えば、被処理基板と該被処理基板の主裏面に隣接する材料にバイアス電力を印加可能なプラズマ処理装置を用いるプラズマ処理方法であって、プラズマから被処理基板(ウエハ)に入射する電子が面内均一になるように、前記電極の場所に応じてバイアス電力の給電インピーダンスを変えることを含む方法が提供される。 According to another aspect of the present invention, there is provided a plasma processing method using the application available plasma processing apparatus a bias power to the material adjacent to the main back surface of the substrate and the 該被 substrate, the substrate to be processed from the plasma ( as electrons incident on the wafer) is plane uniformity, the method comprising varying the feed impedance of the bias power depending on the location of the electrode.
【0017】 [0017]
本発明の更に別の態様に従えば、半導体装置を製造するためのプラズマ処理装置におけるプラズマ処理方法は、被処理基板と該被処理基板に隣接する材料にバイアス電力を印加すること、前記被処理基板に隣接する材料に対する前記バイアス電力の給電インピーダンスを調整すること、前記被処理基板内の複数の位置に対する前記バイアス電力の給電インピーダンスを基板内に入射するプラズマからの電子が面内で均一になるように調整することを含む。 According to yet another aspect of the present invention, a plasma processing method in the plasma processing apparatus for manufacturing a semiconductor device, applying a bias power to the material adjacent to the substrate to be processed and the 該被 substrate, the object to be processed adjusting the feed impedance of the bias power to the material adjacent to the substrate, electrons becomes uniform in the plane of the feeding impedance of the bias power for a plurality of locations of the object to be processed in the substrate from the plasma incident on the substrate and adjusting to.
【0018】 [0018]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、添付図により本発明の実施例を説明する。 Hereinafter, an embodiment of the present invention by the accompanying drawings. まず、図2に本発明の第1の実施例を示す。 First, a first embodiment of the present invention in FIG.
【0019】 [0019]
図2は、マイクロ波ドライエッチング装置である。 Figure 2 is a microwave dry etching apparatus. ここで、1は真空処理室で、2は真空処理室1に気密に設けられ真空処理室1内にマイクロ波を導入する石英窓で、3は石英窓2に対向して真空処理室1内に配置され半導体集積回路を有するウエハ8を配置する電極3で、4は電極3にバイアス電圧を生じさせるための高周波電源で、5は石英窓2に連結されマイクロ波を真空処理室1に導くための導波管で、6は真空処理室1内に磁場を形成するソレノイドコイルである。 Here, 1 is a vacuum processing chamber, 2 is a quartz window for introducing a microwave into the vacuum processing chamber 1 is provided hermetically in the vacuum processing chamber 1, 3 denotes a vacuum processing chamber 1 so as to face the quartz window 2 in the electrode 3 to place the wafer 8 having disposed a semiconductor integrated circuit, 4 denotes a high frequency power supply for generating a bias voltage to the electrode 3, 5 leads to the vacuum processing chamber 1 the microwave is coupled to the quartz window 2 in waveguide for, 6 is a solenoid coil for forming a magnetic field in the vacuum processing chamber 1. 7はガス導入口で、エッチングレシピにしたがって混合したガスを真空処理室1に導入する。 7 is a gas inlet, for introducing the mixed gas in accordance with an etching recipe into the vacuum processing chamber 1. 9は過剰なエッチャントを消耗させるため設置されたシリコン製のリングで、さらにその外周にはアルミナ製のリング10が設置されている。 9 Excess etchant in the installed silicon ring for depletes, are the more its outer periphery disposed ring 10 made of alumina.
【0020】 [0020]
本装置を用いてシリコン酸化膜にエッチングによりパターンを形成する場合、シリコンリング9の外径がウエハ径の1.4 倍の時には下地シリコンとの選択比のウエハ面内分布は図3に示すように、ウエハの周辺部で選択比が高くなる分布となる。 If etching by forming a pattern on the silicon oxide film using the present apparatus, the wafer plane distribution of the selectivity to the underlying silicon when 1.4 times the outer diameter of the wafer diameter of the silicon ring 9 as shown in FIG. 3 the selection ratio at the peripheral portion of the wafer becomes higher distribution. これはウエハ周辺部でシリコンのエッチャントであるフッ素がウエハ中心部に比べて少ないことによるもので、この場合シリコンリング9の外径をウエハ径の1.2倍程度にすることによってフッ素の面内分布を均一化することができ、図4に示すように選択比の分布を均一化することができた。 This is due to fluorine is etchant of the silicon in the wafer peripheral portion is smaller than the wafer center, fluorine in the surface by the outer diameter of the case the silicon ring 9 to 1.2 times the wafer diameter it is possible to equalize the distribution, it is possible to equalize the distribution of the selected ratio as shown in FIG.
【0021】 [0021]
しかし、この時ゲート酸化膜のチャージングダメージによる破壊試験を行うとシリコンリング径がウエハ径の1.4 倍のときには、図6の耐圧ヒストグラムに示すようにチャージングダメージを受けて劣化したものは見られなかったのに対し、シリコンリング9の外径がウエハ径の1.2 倍の場合は図5の耐圧ヒストグラムに示すように20%程度がチャージングダメージを受けて劣化していた。 However, when the silicon ring diameter Doing destructive test by charging damage of this time, the gate oxide film is 1.4 times the wafer diameter, which deteriorates receiving charging damage as shown in the breakdown voltage histogram of FIG. 6 while not seen, the outer diameter of the silicon ring 9 in the case of 1.2 times the wafer diameter by about 20% as shown in the breakdown voltage histogram of FIG. 5 is deteriorated by receiving charging damage.
【0022】 [0022]
これはシリコンリングの径が小さくなることによってシリコンリングからプラズマに流れるバイアス電流が小さくなり、ウエハの周辺部のバイアス電流との干渉が少なくなってウエハ周辺部のバイアス電流が流れやすくなったことにより流入電荷量に面内差が生じたことによる。 This bias current flowing from the silicon ring to the plasma decreases by the diameter of the silicon ring is reduced, by the interference between the bias current of the peripheral portion of the wafer becomes small bias current of the wafer peripheral portion it becomes easy to flow According to the plane difference in the inflow charge amount occurs.
【0023】 [0023]
そこで、図7に示すウエハ載置電極22とシリコンリング27からなる本発明に従う装置3を、図2の装置に組み込み、本発明に従う方法を用いて上記課題の解決を試みた。 Therefore, the device 3 according to the present invention comprising a wafer mount electrode 22 and the silicon ring 27 shown in FIG. 7, built in the apparatus of FIG. 2, it attempts to resolve the above problems by using the process according to the present invention.
【0024】 [0024]
ウエハ21が設置された電極22は母材がアルミニウムで、その表面にアルミナ膜22Aが溶射によってコーティングされている。 Electrode 22 on which the wafer 21 is installed in the base material aluminum, alumina film 22A is coated by thermal spraying on the surface thereof. このアルミナ膜のコーティング厚さは電極径の2/3から最外周までのリング状の部分が内周部に比べて3倍になっている。 The coating thickness of the alumina film is ring-shaped portion from 2/3 of the electrode diameter to the outermost periphery is tripled as compared with the inner peripheral portion. またこのリング状の部分の表面から1/3の深さ位置にはタングステン材料の電極23が絶縁膜23A中に埋め込んであり、電極母材と絶縁された給電線24が接続されている。 The electrodes 23 of tungsten material to a depth position of 1/3 from the surface of the ring-shaped portion is Yes embedded in the insulating film 23A, the feed line 24 which is insulated from the electrode base material are connected. この給電線24は可変容量コンデンサ25を介して電極母材とともにバイアス電源回路26に接続されている。 The feed line 24 is connected to a bias power supply circuit 26 together with the electrode base material via a variable capacitor 25. 可変容量コンデンサ25は短絡または開放にすることができ、無限大〜0までの範囲で容量を変化させることができる。 Variable capacitor 25 can be short-circuited or open, it is possible to vary the capacitance in the range to infinity to 0.
【0025】 [0025]
また、シリコンリング27は、その外径はウエハ径の1.5 倍で電極22上に設置されている。 The silicon ring 27 has an outer diameter is installed on the electrode 22 at 1.5 times the wafer diameter. シリコンリング27が設置された部分のアルミナ膜23Bは電極中心部のアルミナ膜厚さの2倍であり、絶縁膜中にタングステン材料からなる電極28が埋め込まれており、給電線29,可変容量コンデンサ30を介して電極母材と接続されている。 Alumina film 23B of the portion where the silicon ring 27 is installed is twice the alumina film thickness of the electrode central portion, and the electrode 28 made of tungsten material is buried in the insulating film, the feed line 29, the variable capacitor It is connected to the electrode base material via 30.
【0026】 [0026]
この本発明の装置を上記のシリコン酸化膜のエッチングに適用した。 The device of the present invention is applied to the etching of the silicon oxide film described above. まず、シリコンリング27に接続された可変容量コンデンサ30の値を10000pF、タングステン電極23に接続された可変容量コンデンサ25の値を1500pFに設定してエッチングを行ったところ選択比のウエハ面内分布は上記と同様にウエハの周辺部で高くなる分布となった。 First, 10000 pF value of the variable capacitor 30 connected to the silicon ring 27, wafer in-plane distribution of the values ​​of the variable capacitor 25 connected to the tungsten electrode 23 is set to 1500pF where selection ratio by etching is It said and became higher becomes distributed at the periphery of the wafer as well. そこでシリコンリングに接続された可変容量コンデンサ30の値だけを7300pFとしたところ、ウエハ面内の分布を均一化することができた。 So where only was 7300pF value of the variable capacitor 30 connected to the silicon ring, it was possible to uniformize the distribution in the wafer plane. しかしこの設定条件でチャージングダメージによる破壊を調べると頻度18%で破壊が見られた。 But the destruction at a frequency of 18% was seen by examining the breakdown due to charging damage in this setting conditions. そこでタングステン電極に接続された可変容量コンデンサ25の値を850pFとし、再び試験を行ったところ選択比はウエハ面内で均一で、チャージングダメージによる破壊頻度0%に低減した。 Therefore the value of the variable capacitor 25 connected to the tungsten electrode and 850PF, selection ratio was tested again uniform in the wafer plane was reduced to broken frequency 0% by charging damage. これはタングステン電極に接続された可変容量コンデンサ25の値を小さくすることによって、シリコンリング27のバイアス電流が減ったことによるウエハ周辺部からのバイアス電流の流れやすさを相殺させた効果による。 This by reducing the value of the variable capacitor 25 connected to the tungsten electrodes, due to the effect obtained by offsetting the ease of flow of the bias current from the wafer peripheral portion due to the reduced bias current of the silicon ring 27.
【0027】 [0027]
さらに本発明をシリコン酸化膜上に形成されたパターンが異なる他の試料のエッチングに適用した。 Further the present invention is formed on the silicon oxide film pattern is applied to the etching of other different samples. この時はシリコンリング27に接続された可変容量コンデンサ30の値を1000pFとし、タングステン電極23に接続された可変容量コンデンサ25の値を1300pFとすることによリ、選択比のウエハ面内分布が均一で、かつチャージングダメージの発生しないエッチングを行なうことができた。 In this case the value of the variable capacitor 30 connected to the silicon ring 27 and 1000pF, Li O value of the variable capacitor 25 connected to the tungsten electrode 23 to the 1300PF, the wafer in-plane distribution of the selected ratio uniform and could be performed that does not cause the etching of the charging damage.
【0028】 [0028]
次に、図8を参照して高密度プラズマエッチング装置(プラズマ処理装置)を用る別の実施例を説明する。 Next, another embodiment Ru use a high-density plasma etching apparatus (plasma processing apparatus) with reference to FIG. 31は導入窓でその上にはコイル33が設置して有り、コイル33に高周波電源32から電力を供給することにより導入窓31とウエハ設置電極34との間にプラズマを発生させる。 31 There thereon is installed coil 33 is in the introduction window, to generate a plasma between the entrance window 31 and the wafer holding electrode 34 by supplying power from the high frequency power source 32 to the coil 33. なお、この場合ウエハ面内の処理速度を均一にするためコイル33は設置間隔を不均一にしてあり、図8に示すようにプラズマ主発生位置はドーナツ状に分布している。 The coil 33 for a uniform processing speed in this case the wafer plane is Yes and the installation interval nonuniform plasma main generating position as shown in FIG. 8 are distributed in a donut shape.
【0029】 [0029]
ウエハ設置電極34に接続されたバイアス電源35によって電圧を印加することによりプラズマからのイオンを加速してウエハ37に照射することによりエッチング加工を行なう。 By connecting bias power source 35 to the wafer holding electrode 34 to accelerate ions from the plasma by applying a voltage is performed an etching process by irradiating the wafer 37. なお、アース36はプラズマ電位を固定しバイアスを印加できるように作用する。 Incidentally, the ground 36 acts so as to apply a bias to secure the plasma potential.
【0030】 [0030]
このエッチング装置を用いて所望の加工形状が得られるようにプロセス条件を調整し、エッチングを行なった後でゲート酸化膜の特性を測定したところ、図9に示すようにチップの不良の発生が見られた。 Using this etching apparatus to adjust the process conditions so that a desired machining shape is obtained, the measured characteristics of the gate oxide film after etched, observed occurrence of defective chips as shown in FIG. 9 obtained.
【0031】 [0031]
これはウエハ面内の、プラズマ主発生位置に対向する場所でバイアスのインピーダンスが低くなったことにより面内でバイアスによって生じる電位に差が生じたことによるものである。 This is because the in the wafer plane, the bias impedance at the position opposed to the plasma main generating position difference in potential generated by the bias in a plane by a lower resulted. この場合、本発明による図10に示すように電極41を埋め込んだ、アルミナの厚さが他と比べて厚い部分41Aをプラズマ主発生位置に対応する位置に設け、可変コンデンサ43の容量を調整することにより、同じプロセス条件下でエッチングを行なった結果、チャージングダメージによるチップの不良率を0%に抑制することができた。 In this case, embedded electrode 41 as shown in FIG. 10 according to the present invention, provided at a position where the thickness of the alumina correspond to the plasma mainly generation position a thick portion 41A than the other, adjusting the capacitance of the variable capacitor 43 by a result of etched under the same process conditions, it was possible to suppress the defect rate of the chips due to charging damage to 0%. ここで、42は給電線、44〜45は共振コイル、46はバイアス用高周波電源、47は静電吸着用直流電源を表す。 Here, 42 designates a feed line, 44-45 represents a resonance coil, the high frequency bias power source, the DC power supply for electrostatic attraction 47 46.
【0032】 [0032]
【発明の効果】 【Effect of the invention】
本発明によれば、チャージアップによるダメージに敏感で微細な構造を有する高速デバイスを、大口径のウエハを用いて高い歩留まりで加工できる。 According to the present invention, a high-speed device having a sensitive and fine structure damage due to charge-up can be processed at a high yield by using a wafer having a large diameter.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】ゲート酸化膜の厚さと耐電圧の関係を示す図。 FIG. 1 shows the relationship between the thickness and the withstand voltage of the gate oxide film.
【図2】本発明の一実施例になるドライエッチング装置の縦断面図。 Longitudinal sectional view of a dry etching apparatus according to an embodiment of the present invention; FIG.
【図3】シリコンリング9の外径がウエハ径の1.4 倍の時の、シリコン酸化膜と下地シリコンとの選択比のウエハ面内分布を示す図。 [3] the outer diameter of the silicon ring 9 when the 1.4 times the wafer diameter, shows a wafer in-plane distribution of the selectivity between the silicon oxide film and the underlying silicon.
【図4】シリコンリング9の外径をウエハ径の1.2 倍程度にした時の、シリコン酸化膜と下地シリコンとの選択比のウエハ面内分布を示す図。 [Figure 4] when the outer diameter of the silicon ring 9 and 1.2 times the wafer diameter, shows a wafer in-plane distribution of the selectivity between the silicon oxide film and the underlying silicon.
【図5】シリコンリング径がウエハ径の1.2 倍の場合の耐圧ヒストグラム。 [5] when the silicon ring diameter is 1.2 times the wafer diameter withstand histogram.
【図6】シリコンリング9の外径がウエハ径の1.4 倍の場合の耐圧ヒストグラム。 [6] the breakdown voltage histogram when the outer diameter is 1.4 times the wafer diameter of the silicon ring 9.
【図7】ウエハ設置電極とシリコンリングからなる本発明の実施例の縦断面を示す図。 FIG. 7 shows a longitudinal section of an embodiment of the present invention comprising a wafer holding electrode and the silicon ring.
【図8】本発明の他の実施例によるドライエッチング装置の縦断面図である。 It is a longitudinal sectional view of a dry etching apparatus according to another embodiment of the present invention; FIG.
【図9】図8の装置において従来のウエハ載置電極組立体を用いたときのチップのダメージ発生を例示するウエハ図である。 9 is a wafer diagram illustrating the damage generation of chips when using conventional wafer mount electrode assembly in the apparatus of FIG.
【図10】図8の装置に用いる本発明の別の実施例によるウエハ載置電極組体の模式図である。 It is a schematic view of a wafer mounting electrode assembly according to another embodiment of the present invention for use in the apparatus of FIG. 10 FIG.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…真空処理室、2…石英窓、3…電極、4…高周波電源、6…ソレノイドコイル、7…ガス導入口、8…ウエハ、9…シリコン製リング、10…アルミナ製のリング。 1 ... vacuum processing chamber, 2 ... a quartz window, 3 ... electrode 4 ... high-frequency power source, 6 ... solenoid coil, 7 ... gas inlet, 8 ... wafer, 9 ... silicon ring, 10 ... alumina ring.

Claims (4)

  1. マイクロ波を導入することにより内部にプラズマが生成される処理室と、表面に厚さの異なる絶縁膜が設けられた導電体からなる試料台とを有し、前記プラズマを用いて試料を処理するプラズマ処理装置において、 Has a processing chamber in which a plasma is generated in the interior by introducing microwaves, and a sample table having different thicknesses insulating film on the surface is made of provided conductors, treating the sample by using the plasma in the plasma processing apparatus,
    他の部分よりも厚く形成された前記絶縁膜中に設けられ前記試料台とは電気的に絶縁された電極と、前記試料台にバイアス電力を印加する高周波電源とを有し、前記電極が、前記プラズマから前記試料への電子の入射を前記試料の面内で均一にするために設けられた前記バイアス電力の給電インピーダンス調整手段を介して、前記試料台とともに前記高周波電源とに接続されているとともに、 A electrically insulated electrode and the sample stage is provided in the insulating film formed thicker than other portions, and a high frequency power source for applying a bias power to the sample stage, the electrodes, via a feed impedance adjusting means of the bias power that is provided to equalize the electron incidence from the plasma to the sample in the plane of the sample, and is connected to said high frequency power source with said sample stage along with the
    前記試料の外周部に設けられた導電性リング及び前記導電性リングの下部に設けられた第二の電極を有し 、前記第二の電極を、前記第二の電極へ印加される前記バイアス電力の給電インピーダンスを調整する第二の給電インピーダンス調整手段を介して、前記試料台とともに前記高周波電源とに接続したことを特徴とするプラズマ処理装置。 Having a second electrode provided on the lower portion of the conductive rings and the conductive ring provided on an outer peripheral portion of the sample, the second electrode, the bias power applied to the second electrode via the second feed impedance adjusting means for adjusting the feeding impedance, plasma processing apparatus is characterized in that connected to said high frequency power source with the sample stage.
  2. 請求項に記載のプラズマ処理装置において、 The plasma processing apparatus according to claim 1,
    前記第二の給電インピーダンス調整手段は、前記第二の電極と前記バイアス電力を印加する前記高周波電源との間に可変容量コンデンサが接続されていることを特徴とするプラズマ処理装置。 It said second power supply impedance adjusting means, the plasma processing apparatus characterized by variable capacitor is connected between the high frequency power source for applying the bias power and the second electrode.
  3. マイクロ波を導入することにより処理室の内部にプラズマを生成し、表面に厚さの異なる絶縁膜が設けられた導電体からなる試料台に試料を設置し、前記試料を前記プラズマを用いて処理するプラズマ処理方法において、 Generating a plasma in the processing chamber by introducing a microwave, a sample placed on a sample stage having different insulating film thickness on the surface is made of a provided electrical conductor, processing the sample using the plasma in the plasma processing method for,
    前記試料台に高周波バイアス電力を印加するとともに、他の部分よりも厚く形成された前記絶縁膜中に設けられ前記試料台とは電気的に絶縁された電極に、前記プラズマから前記試料への電子の入射を前記試料の面内で均一にするために設けられた前記高周波バイアス電力の給電インピーダンス調整手段を調整して、バイパスされた前記高周波バイアス電力を印加するとともに、 Applies a high frequency bias power to the sample stage, the electrically isolated electrode and the sample stage is provided in the insulating film formed thicker than other portions, electrons from the plasma to the sample and the incident adjust the feed impedance adjusting means of the high frequency bias power is provided for the uniform in the plane of the sample, while applying the high frequency bias power that is bypassed,
    前記試料の外周部に導電性リング及び前記導電性リングの下部に第二の電極を設け、前記第二の電極に第二の給電インピーダンス調整手段を調整して、バイパスされた前記高周波バイアス電力を印加することを特徴とするプラズマ処理方法。 A second electrode provided on the lower portion of the conductive rings and the conductive ring on the outer peripheral portion of the sample, the the second electrode, by adjusting the second power supply impedance-adjusting means, bypassed the high frequency bias power the plasma processing method comprising applying a.
  4. 請求項に記載のプラズマ処理方法において、 The plasma processing method according to claim 3,
    前記第二の給電インピーダンス調整手段として、前記第二の電極と前記高周波バイアス電力を印加する高周波電源との間に可変容量コンデンサを接続し、前記可変容量コンデンサを調整することを特徴とするプラズマ処理方法。 As the second power supply impedance-adjusting means, plasma treatment by connecting a variable capacitance capacitor, and adjusting the variable capacitor between the high frequency power source for applying the high frequency bias power to the second electrode Method.
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