JP4590839B2 - A semiconductor substrate, a liquid crystal display device and a projector - Google Patents

A semiconductor substrate, a liquid crystal display device and a projector Download PDF

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本発明は、画素電極やこれを駆動する画素スイッチが集積的に形成された半導体基板、この様な半導体基板を用いて組み立てられた液晶表示装置、及びこの液晶表示装置を用いて画像を表示するプロジェクタに関する。 The present invention relates to a semiconductor substrate on which the pixel switch for driving the pixel electrodes and which are formed integrated manner, a liquid crystal display device assembled by using such semiconductor substrate, and displays an image using the liquid crystal display device projector on. より詳しくは、半導体基板にマトリクス状に集積形成される画素のレイアウト方式に関する。 More particularly, to a layout method of pixels integrated in a matrix on a semiconductor substrate.

アクティブマトリクス型の液晶表示装置などに使われる半導体基板は、基本的な構成として、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備えている。 A semiconductor substrate used for such an active matrix type liquid crystal display device includes, as a basic configuration, the gate lines are vertically scanned, and the data line to be horizontally scanned, a matrix at intersections of the gate lines and the data lines and a pixel cells arranged in. 各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成されている。 Each pixel cell includes a pixel switch which is selected by the gate line, a pixel electrode to which the image data is written from the data line via the pixel switch selected, a pixel capacitor for holding the image data is connected to the pixel switch It is configured. 画素スイッチは例えばトランジスタで構成されている。 Pixel switch is formed of, for example, transistors.
特開平11−352518号公報 JP 11-352518 discloses 特開2002−162640号公報 JP 2002-162640 JP

近年益々アクティブマトリクス型液晶表示装置に対する高精細化が求められている。 Recently more and more high definition for an active matrix liquid crystal display device is demanded. 高精細化は必然的に多画素数化となり、高精細アクティブマトリクス型液晶表示装置の半導体基板のチップサイズは巨大化の一途をたどる傾向にある。 High definition is inevitably multi number of pixels, the chip size of a semiconductor substrate of a high definition active matrix liquid crystal display device tends to ever-huge. 可能な限り、半導体チップサイズを小型化する為に、画素セルの微細化が求められている。 Wherever possible, in order to miniaturize the semiconductor chip size, miniaturization of the pixel cells are required.

半導体基板上で画素スイッチとして用いられる電界効果トランジスタ(FET)は、半導体基板外部から入力される画像データ信号の電圧振幅以上のプロセス耐圧(ゲート酸化膜耐圧、P/N接合耐圧など)を確保する必要がある。 Field effect transistor used as a pixel switch on the semiconductor substrate (FET) is to ensure a voltage amplitude above process breakdown voltage of the image data signal inputted from the semiconductor substrate outside (the gate oxide film breakdown voltage, P / N junction breakdown voltage, etc.) There is a need. このプロセス耐圧によりFETの最小レイアウト設計ルールが決定されてしまい、画素スイッチに用いられるFETを小型化することは困難であることが一般的に知られている。 This process breakdown voltage will be determined minimum layout design rules of the FET by, it is generally known that it is difficult to miniaturize the FET used for pixel switches. その為画素セル自体の微細化は限界になりつつあり、別のアプローチが模索されている。 Therefore miniaturization of the pixel cell itself are becoming critical, different approaches have been sought.

図7に示す様に、従来のアクティブマトリクス型液晶表示装置は、一般的な構成として、全画素セルFを同一の向きでマトリクス状に配置している。 As shown in FIG. 7, the conventional active matrix type liquid crystal display device, as a general configuration, they are arranged in a matrix of all the pixel cells F in the same orientation. 図では、画素セルの向きを文字Fの向きで表わしている。 In the figure, it represents the orientation of the pixel cell character F in orientation. 画素セルを同一向きでマトリクス状に配置した場合、画素スイッチとして用いるFETの最小レイアウト設計ルールにより、画素セルの最小サイズまでが決まってしまう。 When arranged in a matrix of pixel cells in the same direction, the minimum layout design rules of FET used as a pixel switch, thus decided to the minimum size of the pixel cell. その為、画素セルサイズを縮小するという目的には不向きであり、チップサイズの小型化は困難である。 Therefore, it is not suitable for the purpose of reducing the pixel cell size, size reduction of the chip size is difficult.

図8は、図7に示した画素セルの具体的な構成例を示す拡大図であり、マトリクス状に配された4個分の画素セルを表わしている。 Figure 8 is an enlarged view showing a specific configuration example of a pixel cell shown in FIG. 7, it represents four of pixel cells arranged in a matrix. 4個の画素セルの内部にはそれぞれ画素スイッチとして機能するFETトランジスタM10〜M13が形成されている。 Inside the four pixel cells FET transistor M10~M13 serving as a pixel switch respectively are formed. 又画素容量CS10〜CS13が形成されている。 The pixel capacitor CS10~CS13 is formed. 2本のデータ線D10,D11は、FETM10〜M13のソース又はドレインにそれぞれ接続されている。 Two data lines D10, D11, the source of FETM10~M13 or is connected to the drain. 図では簡単の為、各FETのドレインDが対応するデータ線に接続する様表現してある。 For simplicity, FIG drain D of each FET is are expressed as to connect to the corresponding data line. 各画素容量CS10〜CS13の一方の電極は、画素電極(図示せず)にコンタクトS10〜S13を介して接続されている。 One electrode of each pixel capacitor CS10~CS13 is connected via a contact S10~S13 the pixel electrode (not shown). このコンタクトS10〜S13は対応するFETM10〜M13のソースSに接続されている。 The contact S10~S13 is connected to the source S of the corresponding FETM10~M13. 各画素容量CS10〜CS13の他方の電極はコンタクトCD10〜CD13を介して、対応するシールド線SD11,SD13に接続されている。 The other electrode of each pixel capacitance CS10~CS13 via the contact CD10~CD13, are connected to the corresponding shielded wire SD11, SD13. シールド線SD10〜SD13は、S10〜S13とD10〜D11との間のACカップリングを削減する為に配されている。 Shielded wire SD10~SD13 is arranged in order to reduce the AC coupling between the S10~S13 and D10~D11. ここで、レイアウト設計ルールで規定されたFETの最小長さLmin1及びFET間の最小スペースSmin1(FETのアクティブ領域の最小スペース)の和により、垂直方向(図では上下方向)の画素セルの最小サイズが決定されてしまう。 Here, the sum of the minimum space Smin1 between minimum length Lmin1 and FET of the FET as defined in the layout design rules (minimum space in the active region of the FET), the minimum size of the pixel cells in the vertical direction (the vertical direction in the drawing) There would be determined. 又水平方向(図では左右方向)についても同様に、データ線D10〜D11、シールド線SD10〜SD13及びコンタクトS10〜S13のレイアウト設計で規定されたminルールによって水平方向の画素セルの最小サイズが決定されてしまう。 Also similarly the horizontal direction (lateral direction in the drawing), data lines D10~D11, the prescribed min rules in the layout design of the shield wire SD10~SD13 and contact S10~S13 minimum size in the horizontal direction of the pixel cell determining It would be.

なお、各トランジスタFETは、 電界効果型トランジスタであって、半導体基板にゲート絶縁膜を介して多結晶シリコン層2T によりゲート電極が形成されたゲート領域Gと、半導体基板上でゲート領域Gを挟むように拡散層1Tにより形成されたソース領域 S、ドレイン領域備えている。 Each transistor FET is a field effect transistor, on a semiconductor substrate and a gate region G in which the gate electrode is formed by the polycrystalline silicon layer 2T via the gate insulating film, a gate region G on the semiconductor substrate source region S formed by the diffusion layer 1T to sandwich, and a drain region D. 又各画素容量も、拡散層1C及び多結晶シリコン層2Cが一対の電極となり、両者の間に誘電体となる絶縁膜が配された構成となっている。 The pixel capacity, the diffusion layer 1C and the polycrystalline silicon layer 2C is a pair of electrodes, an insulating film therebetween becomes dielectric has a configuration disposed.

上述した従来の技術の課題に鑑み、本発明は画素セルのレイアウトを改善して半導体基板のサイズの小型化を図ることを目的とする。 In view of the problems of the prior art described above, the present invention aims at reducing the size of the size of the semiconductor substrate to improve the layout of pixel cells. 係る目的を達成するために以下の手段を講じた。 It took the following measures in order to achieve the object according. 即ち、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっている。 That is, the gate lines are vertically scanned, comprising: a data line to be horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, each pixel cell is selected by a gate line a pixel switch which is, a semiconductor substrate composed of a pixel electrode in which the image data is written from the data line via the pixel switch selected, a pixel capacitor for holding the image data is connected to the pixel switch, in screen area each pixel cells are arranged in a matrix, and arranged in a matrix form that is arranged symmetrically to the pair of pixel cells to the horizontal scanning direction as a unit, and a pixel capacitor adjacent in the vertical scanning direction It has the same arrangement in every pixel cell boundary between. 好ましくは、前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、該一対の画素セルに含まれるトランジスタは、該ドレイン又はソース電極が共用されている。 Preferably, the pixel switch is a transistor having a drain or source electrode connected to the gate electrode and the data line connected to the gate line, transistors included in the pair of pixel cells, the drain or source electrode is shared ing. また、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、該一対の画素セルに含まれるトランジスタのドレイン又は Also, a gate line that is vertical scan, comprises a data line to be horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, each pixel cell is selected by a gate line a pixel switch which is, a semiconductor substrate composed of a pixel electrode in which the image data is written from the data line via the pixel switch selected, a pixel capacitor for holding the image data is connected to the pixel switch, in screen area each pixel cells are arranged in a matrix, and arranged in a matrix form that is arranged symmetrically to the pair of pixel cells to the vertical scanning direction as a unit, and the pixel switch connected to a gate line consists the gate electrode and the transistor having a drain or source electrode connected to the data line, the drain of the transistor included in the pair of pixel cells, or ース電極に接続されるデータ線が互いに平行に隣り合って配線され、その隣り合って配線されているデータ線は必ず同じタイミングで駆動される事を特徴とする。 Over the data line connected to the source electrode are wired adjacent to mutually parallel, and wherein the driven always data lines that adjacently are wired at the same timing.

本発明によれば、画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向(横方向)に対して上下対称に配置したものを一単位としてマトリクス状に配置している。 According to the present invention, the screen region where the pixel cells are arranged in a matrix, and arranged in a matrix form that is disposed vertically symmetrically with a pair of pixel cells to the horizontal scanning direction (lateral direction) as one unit there. これにより、空きスペースを少なくすることができる。 As a result, it is possible to reduce the empty space. その際、垂直走査方向に隣接する画素容量間の境界は全ての画素セルににおいて同一の配置とすることで、画素セル間のACカップリングを同一にして、画像表示品位の低下を防いでいる。 At that time, the boundary between the pixel capacitor adjacent in the vertical scanning direction by the same arrangement in the all pixel cells in the same the AC coupling between pixel cells, thereby preventing the deterioration of image display quality . 又、対称配置された上下一対の画素セルに含まれるトランジスタは、ドレイン又はソース電極を共用することにより、スペースの有効活用を図っている。 Further, transistors included in the symmetrically disposed pair of upper and lower pixel cell, by sharing the drain or source electrode, thereby achieving an effective use of space. 又本発明では、画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向(縦方向)に対して左右対称に配置したものを一単位としてマトリクス状に配置している。 In the present invention also the screen region where the pixel cells are arranged in a matrix, are arranged in a matrix form to those arranged symmetrically with a pair of pixel cells to the vertical scanning direction (vertical direction) as one unit . これにより、空きスペースの縮小化を図り、以って個々の画素セルのサイズを縮小している。 Thus, achieving a reduction of empty space, and reducing the size of individual pixel cells I following. そして、左右一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線を互いに平行に隣り合って配線している。 Then, adjacent to the data line connected to the drain or source electrode of the transistor included in the pair of pixel cells parallel to each other are wired. これにより、スペースの有効活用が図れる。 As a result, it can be effectively utilization of space. その際、隣り合って配線されているデータ線は必ず同じタイミングで駆動する様にし、データ線間の干渉を防いで、高精細な画像表示を実現している。 At that time, the manner to drive always data lines that are adjacent wires at the same time, to prevent interference between the data lines, thereby realizing a high-definition image display.

以上の様に本発明に係る画素配置方法を用い且つ画像データの書込タイミング制御を行うことにより、画像表示特性を劣化させることなく画素セルのサイズを縮小することが可能となる。 By performing and write timing control of the image data using the pixel arrangement method according to the present invention as described above, it is possible to reduce the size of the pixel cells without degrading the image display characteristics. 高精細化が進み画素数が増大化してもチップサイズを巨大化させず、半導体基板チップの価格の増加を抑制することが可能となる。 The number of pixels higher definition progresses without huge chip sizes increased reduction, it is possible to suppress the increase in the price of the semiconductor substrate chip. ひいては、この半導体基板を用いた液晶表示装置やプロジェクタの価格増大を抑制することができる。 Hence, it is possible to suppress the liquid crystal display device or a projector price increased using the semiconductor substrate. 又、画素セル小型化によりチップサイズを減少できるので、チップ内部の配線遅延も減少し画像データの高速書込が可能となるだけでなく、更にはデータ線につながる画素スイッチ用FETのドレイン又はソースを共通化することで、データ線の負荷が少なくなり更なる高速化が可能となる。 In addition, it is possible to reduce the chip size by the pixel cell size reduction, the wiring delay of the chip also not only enables fast writing of reduced image data, and further the drain or source of the FET for pixel switching, which lead to the data line the by common, load of the data line is reduced further speed becomes possible.

以下図面を参照して本発明の実施の形態を詳細に説明する。 With reference to the drawings illustrating the embodiments of the present invention in detail. 図1は、本発明に係る半導体基板の模式的な平面図である。 Figure 1 is a schematic plan view of a semiconductor substrate according to the present invention. 図示する様に、各画素セルFがマトリクス状に配置された画面領域で、上下一対の画素セルを水平走査方向(横方向)に対して上下対称に配置したものを一単位としてマトリクス状に配置している。 As shown, in screen area each pixel cell F are arranged in a matrix, arranged in a matrix form which are arranged in vertically symmetrical pair of upper and lower pixel cell with respect to the horizontal scanning direction (lateral direction) as one unit doing. 又、各画素セルFがマトリクス状に配置された画面領域で、左右一対の画素セルを垂直走査方向(縦方向)に対して左右対称に配置したものを一単位としてマトリクス状に配置している。 Further, in the screen area each pixel cell F are arranged in a matrix, they are arranged in a matrix of those disposed symmetrically right and left pair of pixel cells to the vertical scanning direction (vertical direction) as one unit . この結果、田の字型に組まれた4個の画素セルを一単位とし、これを画面領域に繰り返し配列して半導体基板チップの小型化を達成している。 As a result, the four pixel cells are assembled in the shape of fields as one unit, and reduce the size of the semiconductor substrate chip repeatedly arranged by it to the screen area. 図中の文字Fは画素セルの向きを示すものであり、文字Fの向きにより画素セルの向きを表現している。 Letter F in the figure indicate the direction of the pixel cells, expresses the direction of the pixel cells depending on the direction of the character F. 尚図1の実施形態では、画素セルの左右対称配置と上下対称配置を両方採用しているが、本発明はこれに限られるものではなく、左右対称配置及び上下対称配置のいずれか片方を採用するだけでも、半導体基板チップサイズの縮小に効果がある。 In the embodiment of Naozu 1, is adopted both vertically symmetrical arrangement with symmetrical arrangement of pixel cells, the present invention is not limited thereto, employ either one of the left and right symmetrically arranged and vertically symmetrical arrangement alone to an effect on the reduction of the semiconductor substrate chip size.

図2は、図1に示した画素セルの内部構成を示す拡大図であり、田の字状に配した4個分の画素セルのレイアウトを表わしている。 Figure 2 is an enlarged view showing the internal structure of a pixel cell shown in FIG. 1 represents a layout of four of pixel cells arranged in shape of field. 4個の画素セルの各々にはFETトランジスタM20〜M23がそれぞれ形成されている。 To each of the four pixel cells FET transistor M20~M23 are formed. 又画素容量CS20〜CS23も形成されている。 The pixel capacitance CS20~CS23 is also formed. FETトランジスタM20〜M23の各ドレインDにそれぞれデータ線D20〜D21が接続している。 Each data line D20~D21 to the drains D of the FET transistor M20~M23 is connected. 図では単純化の為ドレインDがデータ線に接続する表現としているが、実際にはFETのソースとドレインの役割が交流駆動に応じて入れ替わる様になっている。 The drain D for simplicity in the drawing is a representation to be connected to the data line, in fact, has become like interchanged according to the AC drive is the role of the source and the drain of the FET. 各画素容量CS20〜CS23の一方の電極は、コンタクトS20〜S23を介して対応するFETトランジスタM20〜M23のソースSに接続するとともに、対応する画素電極(図示せず)にも接続している。 One electrode of each pixel capacitor CS20~CS23 is configured to connect to the source S of the FET transistor M20~M23 corresponding via contacts S20 to S23, it is also connected to a corresponding pixel electrode (not shown). 各画素容量CS20〜CS23の他方の電極は、コンタクトCD20,CD21を介してシールド線SD20,SD21に接続している。 The other electrode of each pixel capacitor CS20~CS23 is connected to the shield line SD20, SD21 through a contact CD20, CD21. このシールド線SD20,SD21は、コンタクトS20〜S23、およびそれぞれに接続されている各ソース電極とデータ線D20〜D21との間のACカップリングをそれぞれ削減する目的で配されている。 The shield line SD20, SD21 is arranged for the purpose of reducing the contact S20 to S23, and the AC coupling between each source electrode connected to the respective data lines D20~D21 respectively.

ここで、各トランジスタFETは、 電界効果型トランジスタであって、半導体基板にゲート絶縁膜を介して多結晶シリコン層2T によりゲート電極が形成されたゲート領域G(ゲートG)と、半導体基板上でゲート領域Gを挟むように拡散層1Tにより形成されたソース領域S(ソースS ドレイン領域D(ドレインD )を備えている。 Here, each transistor FET is a field effect transistor with a gate insulating film on a semiconductor substrate and the polycrystalline silicon layer 2T gate region a gate electrode is formed by the G (gate G), the semiconductor substrate in the source region is formed by diffusion layers 1T so as to sandwich the gate region G S (source S), and a drain region D (the drain D). 又各画素容量も、拡散層1C及び多結晶シリコン層2Cが一対の電極となり、両者の間に誘電体となる絶縁膜が配された構成となっている。 The pixel capacity, the diffusion layer 1C and the polycrystalline silicon layer 2C is a pair of electrodes, an insulating film therebetween becomes dielectric has a configuration disposed.

図2に示す様に、同一データ線に接続されるFETトランジスタM20,M21又はM22,M23のドレイン同士が隣り合う様に配置している。 As shown in FIG. 2, the drains of the FET transistors M20, M21 or M22, M23 are connected to the same data line are arranged so as adjacent. 更にFET間をアクティブ領域で接続するとともにFETのドレインのアクティブ領域へのコンタクトDをM20,M21及びM20,M23で共有することにより、水平方向に対して上下対称な構造にすることが可能な上、各画素セルの垂直方向のサイズを小さくできることが分かる。 By further sharing between FET contact D to the active region of the drain of the FET with connecting the active region in M20, M21 and M20, M23, top that can be vertically symmetrical structure with respect to the horizontal direction , it can be seen that reducing the vertical size of each pixel cell. 但し、画素セルの配置を上下対称にした場合であっても、高精細な画像表示を実現する為には、上下で隣り合う画素セル間の境界に当たる破線で囲った領域の画素容量CS同士のレイアウトを常に同一パタンとすることが好ましい。 However, even when the arrangement of the pixel cells vertically symmetrically, in order to realize a high-definition image display, the surrounded by a broken line which corresponds to the boundary between pixel cells adjacent in the vertical region pixel capacitance CS between it is preferable to always the same pattern layout. これにより、画素セル内の画素容量CS同士のACカップリングが同一となる様にしている。 Thus, AC coupling of the pixel capacitor CS together in the pixel cell is in the manner the same.

次に左右方向については、データ線D20,D21が平行で隣り合う様に配置し、その両側をシールド線SD20,SD21で挟む様に配置し、更にデータ線D 20 ,D 21をFETトランジスタM20,M22 とFETトランジスタM21 ,M23で挟む様に配置している。 The next lateral direction, data lines D20, D21 are arranged so adjacently parallel, arranged so as to sandwich the both sides in the shielded wire SD20, SD21, further data line D 20, the D 21 FET transistor M20 , are arranged so as to sandwich in the M22 and the FET transistor M21, M23. これにより横方向に関しても左右対称な構造にすることが可能な上、シールド線の本数を削減することが可能となり、水平方向(横方向)の画素セルのサイズについても小さくすることが可能である。 Thus on capable regard laterally to the right and left symmetrical structure, it is possible to reduce the number of shielded wire, it is possible to reduce also the size of the pixel cells in the horizontal direction (lateral direction) . このパタンを実際にレイアウトする場合には、S20とS21、S22とS23とが隣り合うことになるが、画像表示の特性に影響を与えることはない。 When laying out the pattern actually is so that the adjacent and S20 and S21, S22 and S23, does not affect the characteristics of the image display. 但し画素セルの配置を左右対称にし、データ線同士が平行に隣り合う構造とした場合、高精細な画像表示を実現する為には、隣り合うデータ線同士は常に同じタイミングで駆動することが好ましく、これにより隣接データ線間でのACカップリングによるノイズの飛び込みおよび相互干渉を防ぐことができる。 However the symmetrical arrangement of the pixel cell, when the data lines to each other and a structure in which adjacent parallel, in order to realize a high-definition image display, be driven data lines adjacent to each other always at the same time preferably , thereby preventing noise dive and mutual interference due to the AC coupling between adjacent data lines. 以上の様に画素セルの配置方法を変更し且つデータ書込タイミングを制御することにより、画像表示特性を劣化させることなく、画素セルを縮小化することが可能になる。 By controlling and data writing timing to change the alignment of the pixel cell as described above, without degrading the image display characteristics, it is possible to reduce the pixel cell.

図3は、図2に示した画素セル4個分の回路図である。 Figure 3 is a circuit diagram of a pixel cell corresponding to four shown in FIG. 図示する様に、左上の画素セルは、トランジスタM20と容量CS20とで構成されている。 As shown, the upper left pixel cell, and a transistor M20 and a capacitor CS20. 左下の画素セルはトランジスタM22と容量CS22とで構成されている。 Lower left of the pixel cell is composed of a transistor M22 and a capacitor CS 22. この上下一対の画素セルは互いに対称配置されている。 The pair of upper and lower pixel cells are arranged symmetrically with each other. 右上の画素セルはトランジスタM21と容量CS21で構成されている。 The upper right of the pixel cell is formed by transistors M21 and a capacitor CS21. 右下の画素セルはトランジスタM23と容量CS23で構成されている。 Pixel cells in the lower right is a transistor M23 and a capacitor CS23. 図示する様に左右の画素セルは対称配置になっている。 Left and right of the pixel cells as illustrated is in a symmetrical arrangement.

左側の画素セル2個に着目すると、トランジスタM20とM22はドレインDを共通にし、これとデータ線D20とが接続している。 Focusing on the two left pixel cells, the transistor M20 M22 is a drain D common, and data lines D20 which are connected. 又トランジスタM20のソースSはコンタクトS20を介して容量CS20の一方の電極に接続している。 The source S of the transistor M20 is connected to one electrode of the capacitor CS20 via the contact S20. 容量CS20の他方の電極はコンタクトCD20を介してシールド線SD20に接続している。 The other electrode of the capacitor CS20 is connected to the shield wire SD20 through a contact CD20. 上下に配された容量CS20とCS22はコンタクトCD20を共用している。 Capacity CS20 and CS22 which are arranged up and down share the contact CD20. 右側2個の画素セルも左側2個の画素セルとちょうど対称配置されている。 Also right two pixel cells are exactly symmetrically arranged on the left two pixel cells. 尚図示しないが、各トランジスタM20〜M23のゲートGにはゲート線が接続されている。 Note Although not shown, a gate line is connected to the gate G of each transistor M20~M23. 又、各トランジスタM20〜M23の各ソースSには図示しないが画素電極が接続されている。 Although not shown is connected to a pixel electrode to the source S of each transistor M20~M23.

この様に、半導体基板は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備えている。 Thus, the semiconductor substrate includes a gate line which is vertical scan, a data line is horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines. 各画素セルはゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、画素スイッチに接続され画像データを保持する容量とで構成されている。 Each pixel cell and a pixel switch is selected by the gate line, is composed of a pixel electrode to which the image data is written from the data line via the pixel switch selected, a capacitor for holding the image data is connected to the pixel switch there. 画素スイッチは電界効果型のトランジスタで構成されている。 Pixel switch is composed of a field effect transistor.

図4の(A)は、図2に示した半導体基板のA−A線に沿って切断した断面構造を表わしている。 (A) in FIG. 4 represents a cross-sectional structure taken along line A-A of the semiconductor substrate shown in FIG. 図示する様に、シリコンウェハなどからなる半導体基板0には、半導体プロセスを用いて、画素容量CS20,CS21や電界効果型のトランジスタM20,M21が集積形成されている。 As shown, the semiconductor substrate 0 made of a silicon wafer using a semiconductor process, a pixel capacitor CS20, CS21 and field-effect transistors M20, M21 are integrally formed. トランジスタM20,M21は、基板0 上に絶縁膜6を介して結晶シリコン層2T によりゲート電極が形成されたゲート領域Gと、基板0上でゲート領域Gを挟むように拡散層1Tにより形成されたソース領域S、ドレイン領域Dを備えている。 Transistor M20, M21 has a gate region G in which the gate electrode is formed by the polycrystalline silicon layer 2T via the insulating film 6 on the substrate 0, is formed by the diffusion layer 1T so as to sandwich the gate region G on the substrate 0 a source region S and includes a drain region D. 図示の断面はちょうどトランジスタM20,M21のゲート領域 Gが現われている。 The illustrated cross-section just gate region G of the transistor M20, M21 has appeared. 一方画素容量CS20,CS21も、拡散層1Cと絶縁膜6を介してその上に配された多結晶シリコン膜2Cとで構成されている。 Meanwhile pixel capacitor CS20, CS21 is also constituted by the polycrystalline silicon film 2C disposed thereon through an insulating film 6 and the diffusion layer 1C. 拡散層1Cと多結晶シリコン膜2Cとが一対の電極となり、両者の間に配された絶縁膜6が誘電体となっている。 Diffusion layer 1C and the polycrystalline silicon film 2C is a pair of electrodes, the insulating film 6 disposed therebetween has become a dielectric. 係る構成を有するトランジスタ及び容量は層間絶縁膜7,8により被覆されており、その上にはアルミニウムなどからなる金属配線4がパタニング形成されている。 Transistor and a capacitor having a structure according is covered by the interlayer insulating films 7 and 8, the metal wire 4 made of aluminum is formed patterned thereon. 図示の断面では、データ線D20,D21とシールド線SD20,SD21が現われている。 In the illustrated cross-section, the data lines D20, D21 and the shield wire SD20, SD21 has appeared.

同じく図4の(B)は、図2に示した半導体基板のB−B線に沿った断面図である。 Also in FIG. 4 (B) is a sectional view taken along line B-B of the semiconductor substrate shown in FIG. この断面は、ちょうど上下に対称配置されたトランジスタM20,M22の間で共通化されたコンタクトDが現われている。 This cross-section, common to a contact D between the symmetrical arrangement transistors M20, M22 are appearing just vertically. 又、上下に対称配置された容量CS20,CS22の間の共通化されたコンタクトCD20も現われている。 Moreover, it appears also common to contact CD20 between the capacitor CS20, CS 22, which is symmetrically disposed vertically. トランジスタM20,M22は一層目のアルミ配線3を介して二層目のデータ線D20に接続している。 Transistor M20, M22 is connected to the second layer of the data line D20 to further through an aluminum wiring 3 eyes. 又容量CS20,CS22の下側の電極は同じく配線3を介して上側のシールド線SD20に接続している。 The capacity CS20, CS 22 lower electrode is connected to the upper shield line SD20 similarly through lines 3. (B)において破線で囲んだ部分は、ちょうど図2で同じく破線で囲んだ部分に対応している。 (B) surrounded by a broken line in the portion corresponds exactly same portion surrounded by a broken line in FIG.

図5の(C)は、図2に示した半導体基板のC−C線に沿って切断した断面図である。 (C) of FIG. 5 is a sectional view taken along line C-C of the semiconductor substrate shown in FIG. この断面図は、各容量CS22,C20に対応して形成されたコンタクトS22,S20の構造が現われている。 This cross-sectional view, the structure of the contact S22, S20 which are formed in correspondence with the capacitance CS 22, C20 has appeared. 例えば、容量CS22に着目すると、多結晶シリコン層2Cで構成された上側の電極はコンタクトS22を介して配線3に接続している。 For example, paying attention to the capacitance CS 22, the upper electrode made of a polycrystalline silicon layer 2C is connected to the wiring 3 through the contact S22. この配線3は対応するトランジスタM22のソースSに接続している。 The wiring 3 is connected to the source S of the corresponding transistor M22. 従って、容量CS22の上側の電極は対応するトランジスタのソース3に接続することになる。 Therefore, the upper electrode of the capacitor CS22 will be connected to a source 3 of the corresponding transistor. 更にコンタクトS22は層間絶縁膜8を介して上側の金属配線にも接続している。 Further contacts S22, is also connected to the upper metal wiring via an interlayer insulating film 8. この上側の金属配線には図示しないが画素電極が接続することになる。 This not shown on the upper side of the metal wiring will be connected the pixel electrode.

(C)には、点線で囲んだ様に、互いに隣り合う容量の境界領域が現われている。 The (C), as surrounded by a dotted line, has appeared boundary region capacity adjacent to each other. この境界領域では容量の下側電極及び上側電極共に同一パタンとなっており、寄生容量が等しくなる様にしている。 This boundary region has a same pattern on the lower electrodes and the upper electrodes both of the capacitor, the parasitic capacitance is the manner equal.

同じく図5の(D)は、図2に示した半導体基板のD−D線に沿って切断した断面構造を表わしている。 Similarly (D) in FIG. 5 represents a cross-sectional structure taken along the line D-D of the semiconductor substrate shown in FIG. この断面図はちょうどトランジスタM22,M20の三極構造が現われている。 This sectional view is just appearing triode structure of a transistor M22, M20 is. 例えばトランジスタM22に着目すると、拡散層1Tからなるソース領域Sと同じく拡散層1Tからなるドレイン領域Dとの間に、多結晶シリコン層2Tからなるゲート電極を有するゲート領域 Gが配されている。 For example, when attention is paid to the transistor M22, between the drain region D formed of same diffusion layer 1T and the source region S comprised of the diffusion layer 1T, a gate region G having a gate electrode made of polycrystalline silicon layer 2T is disposed. ドレイン領域D側は配線3を介して対応するデータ線に接続し、ソース領域S側は配線3を介して画素電極(図示せず)に接続している。 Drain region D side is connected to the data line corresponding via wiring 3, the source region S side is connected to the pixel electrode (not shown) via a wire 3. 係る構成を有するトランジスタを用いて画素電極を交流駆動する場合は、ソース領域S及びドレイン領域Dの役割は交互に入れ替わることになる。 If AC driving the pixel electrode by using a transistor having a structure according the role of the source region S and drain region D will be alternating.

最後に図6は、本発明に係る半導体基板0を用いて組み立てられた液晶表示装置の一例を示す部分断面図である。 Finally, Figure 6 is a partial sectional view illustrating an example of a liquid crystal display device assembled using a semiconductor substrate 0 according to the present invention. 図示を容易にする為3個分の画素セルが描かれている。 3 pieces of pixel cells for ease of illustration is depicted. 個々の画素セルはトランジスタMと容量CSと画素電極30とで構成されている。 Individual pixel cell is composed of a transistor M and the capacitance CS and the pixel electrode 30. 画素電極30は光反射性である。 Pixel electrode 30 is optically reflective. 半導体基板0は所定の間隙d(数μm程度)を介してガラスなどからなる対向基板50に接合されている。 Semiconductor substrate 0 is bonded to the counter substrate 50 made of glass or the like via a predetermined gap d (about several [mu] m). 両基板0,50の間に液晶80が保持されている。 Liquid crystal 80 between the substrates 0,50 have been retained. この液晶80は上下に配された配向膜81,82で例えば垂直配向されている。 The liquid crystal 80 is an alignment layer 81 and 82 disposed vertically for example, a vertical orientation.

図6に示した液晶表示装置はLCOS(Liquid Crystal On Silicon)と呼ばれている。 The liquid crystal display device shown in FIG. 6 is referred to as LCOS (Liquid Crystal On Silicon). 半導体基板を用い且つ半導体プロセスを適用することで、極めて微細な画素セルを集積形成できる。 By and applying the semiconductor process using a semiconductor substrate, it can be integrated and formed an extremely fine pixel cell. 本発明では画素セルの左右対称配置構造及び上下対称配置構造を採用することで、画素セルの一層の微細化を達成している。 In the present invention, by employing the symmetrical arrangement and vertically symmetrical arrangement of the pixel cells, we have achieved further miniaturization of the pixel cells. 係る構成を有するLCOSはプロジェクタなどに好適である。 LCOS having a structure according is preferably such a projector.

本発明に係る半導体基板の模式的な平面図である。 It is a schematic plan view of a semiconductor substrate according to the present invention. 図1に示した半導体基板の拡大平面図である。 It is an enlarged plan view of the semiconductor substrate shown in FIG. 図2に示した半導体基板の回路図である。 It is a circuit diagram of a semiconductor substrate shown in FIG. 図2に示した半導体基板の断面図である。 It is a cross-sectional view of a semiconductor substrate shown in FIG. 図2に示した半導体基板の断面図である。 It is a cross-sectional view of a semiconductor substrate shown in FIG. 本発明に係る半導体基板を用いて組み立てられた液晶表示装置の一例を示す断面図である。 It is a sectional view illustrating an example of a liquid crystal display device assembled using the semiconductor substrate according to the present invention. 従来の半導体基板の一例を示す平面図である。 Is a plan view showing an example of a conventional semiconductor substrate. 図7に示した従来の半導体基板の拡大図である。 It is an enlarged view of a conventional semiconductor substrate shown in FIG.

符号の説明 DESCRIPTION OF SYMBOLS

1T・・・拡散層、1C・・・拡散層、2T・・・多結晶シリコン層、2C・・・多結晶シリコン層、M20・・・トランジスタ、M21・・・トランジスタ、M22・・・トランジスタ、M23・・・トランジスタ、CS20・・・画素容量、CS21・・・画素容量、CS22・・・画素容量、CS23・・・画素容量、D20・・・データ線、D21・・・データ線 1T · · · diffusion layer, 1C · · · diffusion layer, 2T · · · polycrystalline silicon layer, 2C · · · polycrystalline silicon layer, M20 · · · transistors, M21 · · · transistors, M22 · · · transistors, M23 · · · transistors, CS20 · · · pixel capacitance, CS21 · · · pixel capacitance, CS 22 · · · pixel capacitance, CS23 · · · pixel capacitance, D20 · · · data lines, D21 · · · data lines

Claims (9)

  1. 垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、 Comprising a gate line which is vertical scan, the data lines are horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, and a shield wire,
    各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、 Each pixel cell includes a pixel switch which is selected by the gate line is composed of a pixel electrode to which the image data is written from the data line via the pixel switch selected, a pixel capacitor for storing image data,
    各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the current screen area disposed each pixel cell in a matrix form, they are arranged in a matrix of those arranged symmetrically with a pair of pixel cells to the horizontal scanning direction as a unit, and,
    垂直走査方向に隣接する画素容量間の境界部分において、全ての画素セルは同一の層構成となっており、 At the boundary between the pixel capacitor adjacent in the vertical scanning direction, all the pixel cells has a same layer configuration,
    画素容量は、一方の電極が対応する画素スイッチ及び対応する画素電極に接続され、他方の電極がシールド線に接続されており、 Pixel capacitor is connected to the pixel electrodes having one electrode pixel switch and the corresponding corresponding, the other electrode is connected to the shield wire,
    前記水平走査方向において、一対の前記データ線同士が互いに平行に隣り合って配線され、 In the horizontal scanning direction, between a pair of the data lines are wired adjacent to mutually parallel,
    前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されている半導体基板。 Wherein and the data line and the shield line is formed in the same wiring layer, and are disposed on both sides of the pair of the data lines which are adjacent wires as sandwiched by a pair of said shield wire semiconductor substrate .
  2. 前記画素スイッチは前記ゲート線に接続したゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、一対の前記画素セルに含まれるトランジスタは、ドレイン電極又はソース電極が共用されている請求項1に記載の半導体基板。 The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to the gate line, the transistor included in the pair of the pixel cells has a drain electrode or a source electrode is shared a semiconductor substrate according to claim 1 and.
  3. 垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、 Comprising a gate line which is vertical scan, the data lines are horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, and a shield wire,
    各画素セルは、 当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、 Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected is composed of a pixel electrode to which the image data is written, a pixel capacitor for storing image data,
    各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
    前記画素スイッチは前記ゲート線に接続したゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、 The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
    前記画素容量は、一方の電極が対応する前記画素スイッチの前記トランジスタのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、 The pixel capacitor is connected to the pixel electrodes the drain electrode or the source electrode and the corresponding of the transistors of the pixel switch having one electrode corresponding, the other electrode being connected to said shield line,
    前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、 Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
    前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、 The data line and the and shield lines are formed in the same wiring layer, and are disposed on both sides of the pair of the data lines which are adjacent wires as sandwiched by a pair of said shield wire,
    その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される半導体基板。 Wherein the data lines semiconductor substrate each other to be always driven at the same timing that is the neighboring wiring.
  4. 垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、 Comprising a gate line which is vertical scan, the data lines are horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, and a shield wire,
    各画素セルは、 当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、 Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected is composed of a pixel electrode to which the image data is written, a pixel capacitor for storing image data,
    各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the horizontal scanning direction as a unit, and,
    垂直走査方向に隣接する前記画素容量間の境界部分において、全ての前記画素セルは同一の層構成となっており、 At the boundary between the pixel capacitor adjacent in the vertical scanning direction, all of the pixel cells has a same layer configuration,
    各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
    前記画素スイッチは前記ゲート線に接続した前記ゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、 The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
    前記画素容量は、一方の電極が対応する前記画素スイッチの前記トランジスタのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、 The pixel capacitor is connected to the pixel electrodes the drain electrode or the source electrode and the corresponding of the transistors of the pixel switch having one electrode corresponding, the other electrode being connected to said shield line,
    前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、 Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
    前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、 The data line and the and shield lines are formed in the same wiring layer, and are disposed on both sides of the pair of the data lines which are adjacent wires as sandwiched by a pair of said shield wire,
    その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される半導体基板。 Wherein the data lines semiconductor substrate each other to be always driven at the same timing that is the neighboring wiring.
  5. 前記水平走査方向において、一対前記データ線の両側を一対前記画素スイッチで挟む様に配置されている請求項1〜4のいずれか1項に記載の半導体基板。 Wherein in the horizontal scanning direction, a semiconductor substrate according to claim 1, which is arranged so as to sandwich both sides of the pair of the data lines of a pair of the pixel switch.
  6. 画面領域が形成された半導体基板と、共通電極を有し半導体基板に対向配置された対向基板と、半導体基板と対向基板との間に封入された液晶層とを備え、 Includes a semiconductor substrate in which the screen area is formed, a counter substrate arranged to face the semiconductor substrate has a common electrode, and a liquid crystal layer sealed between the semiconductor substrate and the counter substrate,
    画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、 Screen region comprises a gate line which is vertical scan, the data lines are horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, and a shield wire,
    各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、 Each pixel cell includes a pixel switch which is selected by the gate line is composed of a pixel electrode to which the image data is written from the data line via the pixel switch selected, a pixel capacitor for storing image data,
    各画素セルがマトリクス状に配置された前記画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the screen area each pixel cells are arranged in a matrix, they are arranged in a matrix of those arranged symmetrically with a pair of pixel cells to the horizontal scanning direction as a unit, and,
    垂直走査方向に隣接する画素容量間の境界部分において、全ての画素セルは同一の層構成となっており、 At the boundary between the pixel capacitor adjacent in the vertical scanning direction, all the pixel cells has a same layer configuration,
    画素容量は、一方の電極が対応する画素スイッチ及び対応する画素電極に接続され、他方の電極がシールド線に接続されており、 Pixel capacitor is connected to the pixel electrodes having one electrode pixel switch and the corresponding corresponding, the other electrode is connected to the shield wire,
    前記水平走査方向において、一対の前記データ線同士が互いに平行に隣り合って配線され、 In the horizontal scanning direction, between a pair of the data lines are wired adjacent to mutually parallel,
    前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されている液晶表示装置。 The data line and the shield lines are formed in the same wiring layer, and a liquid crystal display disposed on both sides of the pair of the data lines which are adjacent wires as sandwiched by a pair of said shield wire apparatus.
  7. 画面領域が形成された半導体基板と、共通電極を有し半導体基板に対向配置された対向基板と、半導体基板と対向基板との間に封入された液晶層とを備え、 Includes a semiconductor substrate in which the screen area is formed, a counter substrate arranged to face the semiconductor substrate has a common electrode, and a liquid crystal layer sealed between the semiconductor substrate and the counter substrate,
    画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、 Screen region comprises a gate line which is vertical scan, the data lines are horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, and a shield wire,
    各画素セルは、 当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、 Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected is composed of a pixel electrode to which the image data is written, a pixel capacitor for storing image data,
    各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
    前記画素スイッチは前記ゲート線に接続したゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、 The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
    前記画素容量は、一方の電極が対応する前記画素スイッチのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、 The pixel capacitor is connected to the pixel electrode having one electrode corresponding drain electrode or the source electrode and the corresponding of the pixel switch and the other electrode being connected to said shield line,
    前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、 Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
    前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、 The data line and the and shield lines are formed in the same wiring layer, and are disposed on both sides of the pair of the data lines which are adjacent wires as sandwiched by a pair of said shield wire,
    その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される液晶表示装置。 The liquid crystal display device wherein the data lines between which the adjacently are wires that are always driven at the same timing.
  8. 画面領域が形成された半導体基板と、共通電極を有し半導体基板に対向配置された対向基板と、半導体基板と対向基板との間に封入された液晶層とを備え、 Includes a semiconductor substrate in which the screen area is formed, a counter substrate arranged to face the semiconductor substrate has a common electrode, and a liquid crystal layer sealed between the semiconductor substrate and the counter substrate,
    画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、 Screen region comprises a gate line which is vertical scan, the data lines are horizontally scanned, the pixel cells arranged in a matrix at intersections of the gate lines and the data lines, and a shield wire,
    各画素セルは、 当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、 Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected is composed of a pixel electrode to which the image data is written, a pixel capacitor for storing image data,
    各画素セルがマトリクス状に配置された前記画面領域で、一対の前記画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the screen area each pixel cells are arranged in a matrix, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the horizontal scanning direction as a unit, and,
    垂直走査方向に隣接する前記画素容量間の境界部分において、全ての前記画素セルは同一の層構成となっており、 At the boundary between the pixel capacitor adjacent in the vertical scanning direction, all of the pixel cells has a same layer configuration,
    各画素セルがマトリクス状に配置された前記画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、 In the screen area each pixel cells are arranged in a matrix, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
    前記画素スイッチは前記ゲート線に接続したゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、 The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
    前記画素容量は、一方の電極が対応する前記画素スイッチの前記トランジスタのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、 The pixel capacitor is connected to the pixel electrodes the drain electrode or the source electrode and the corresponding of the transistors of the pixel switch having one electrode corresponding, the other electrode being connected to said shield line,
    前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、 Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
    前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、 The data line and the and shield lines are formed in the same wiring layer, and are disposed on both sides of the pair of the data lines which are adjacent wires as sandwiched by a pair of said shield wire,
    その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される液晶表示装置。 The liquid crystal display device wherein the data lines between which the adjacently are wires that are always driven at the same timing.
  9. 請求項6、請求項7、請求項8のいずれか1項に記載された液晶表示装置を用いて画像を表示するプロジェクタ。 6. Claim 7, projector to display an image using a liquid crystal display device according to any one of claims 8.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4389978B2 (en) 2007-07-06 2009-12-24 ソニー株式会社 Method of manufacturing a display device and a display device
JP5251068B2 (en) * 2007-10-17 2013-07-31 株式会社リコー Active matrix substrate and an electronic display device
CN100593751C (en) 2008-05-16 2010-03-10 天津力伟创科技有限公司 LCOS chip pixel device structure and manufacturing method thereof
JP5187363B2 (en) * 2010-08-24 2013-04-24 株式会社Jvcケンウッド The liquid crystal display device
JP2012098358A (en) * 2010-10-29 2012-05-24 Seiko Epson Corp Pixel circuit, electro-optical device, and electronic apparatus

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH052186A (en) * 1991-06-26 1993-01-08 Sanyo Electric Co Ltd Liquid crystal display device
JPH052185A (en) * 1991-06-26 1993-01-08 Sanyo Electric Co Ltd The liquid crystal display device
JPH0876088A (en) * 1994-09-08 1996-03-22 Sharp Corp Image display device
JPH10142629A (en) * 1996-11-07 1998-05-29 Sharp Corp Active matrix liquid crystal display device
JPH1124606A (en) * 1997-07-02 1999-01-29 Seiko Epson Corp Display device
JP2000172200A (en) * 1998-09-29 2000-06-23 Canon Inc Display element and color display element
JP2001066629A (en) * 1999-08-25 2001-03-16 Matsushita Electric Ind Co Ltd Liquid crystal display device
JP2002107757A (en) * 2000-09-29 2002-04-10 Sharp Corp Manufacturing method for liquid crystal display device
JP2002277900A (en) * 2000-12-25 2002-09-25 Kawasaki Microelectronics Kk Liquid crystal display and display system
JP2002372699A (en) * 2001-06-18 2002-12-26 Nikon Corp Projection type display device and method for manufacturing the same
JP2003195285A (en) * 2001-12-25 2003-07-09 Seiko Epson Corp Reflection type electro-optical device, electronic appliance, and manufacturing method for reflection type electro-optical device
JP2003207802A (en) * 2003-02-07 2003-07-25 Sharp Corp Liquid crystal display device

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH052186A (en) * 1991-06-26 1993-01-08 Sanyo Electric Co Ltd Liquid crystal display device
JPH052185A (en) * 1991-06-26 1993-01-08 Sanyo Electric Co Ltd The liquid crystal display device
JPH0876088A (en) * 1994-09-08 1996-03-22 Sharp Corp Image display device
JPH10142629A (en) * 1996-11-07 1998-05-29 Sharp Corp Active matrix liquid crystal display device
JPH1124606A (en) * 1997-07-02 1999-01-29 Seiko Epson Corp Display device
JP2000172200A (en) * 1998-09-29 2000-06-23 Canon Inc Display element and color display element
JP2001066629A (en) * 1999-08-25 2001-03-16 Matsushita Electric Ind Co Ltd Liquid crystal display device
JP2002107757A (en) * 2000-09-29 2002-04-10 Sharp Corp Manufacturing method for liquid crystal display device
JP2002277900A (en) * 2000-12-25 2002-09-25 Kawasaki Microelectronics Kk Liquid crystal display and display system
JP2002372699A (en) * 2001-06-18 2002-12-26 Nikon Corp Projection type display device and method for manufacturing the same
JP2003195285A (en) * 2001-12-25 2003-07-09 Seiko Epson Corp Reflection type electro-optical device, electronic appliance, and manufacturing method for reflection type electro-optical device
JP2003207802A (en) * 2003-02-07 2003-07-25 Sharp Corp Liquid crystal display device

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