JP4572481B2 - Transconductor circuit - Google Patents

Description

【０００９】
式（１）において、Ｉ_s は電流源ＩＳの供給電流値であり、Ｖ１とＶ２はそれぞれトランジスタＭ１とＭ２のゲートに印加される入力電圧である。式（１）によると、入力電圧Ｖ１＝Ｖ２のとき、ｇ_m は最大値をとり、この最大値ｇ_m,MAXは次式によって与えられる。
【００１０】
【数２】

【００１１】
式（２）において、Ｉ_D はトランジスタのドレイン電流である。なお、式（２）はＭＯＳトランジスタの素子単体のトランスコンダクタンスである。式（１）から分かるように、ｇ_m には非線形項が含まれている。このため、差動入力電圧の振幅（Ｖ１−Ｖ２）が大きくなるにつれｇ_m は減少し、大きな非線形性を示す。また、この非線形性の程度は多くのアプリケーションの許容範囲を越えている。
【００１２】
これまでに、ｇ_m セルの線形性を改善する線形化手法が幾つか提案されていた。図８は線形性を改善されたｇ_m セルの一例を示している。
図示のように、このｇ_m セルは、差動対を構成するｎＭＯＳトランジスタＮ１，Ｎ２、ｇ_m 調整のためにトランジスタＮ１とＮ２のソースの間に接続されているｎＭＯＳトランジスタＮ３，Ｎ４、差動対の負荷を構成するｐＭＯＳトランジスタＰ１，Ｐ２、さらに差動対に動作電流を与えるｎＭＯＳトランジスタＮ５，Ｎ６によって構成されている。
【００１３】
ｎＭＯＳトランジスタＮ３とＮ４は、３極管領域で動作するので、以下、これらを３極管領域トランジスタという。トランジスタＮ３のゲートがトランジスタＮ１のゲートに接続され、差動入力電圧の一方の入力電圧Ｖ１が入力され、トランジスタＮ４のゲートがトランジスタＮ２のゲートに接続され、差動入力電圧の他方の入力電圧Ｖ２が入力される。
３極管領域トランジスタＮ３とＮ４を用いることで、ｇ_m セルのリニアリティが向上し、大振幅入力時に並列に接続されている３極管領域トランジスタの一方のゲート電圧が上がることで、そのオン抵抗が下がり、ｇ_m の低下を相殺する。
図８に示すｇ_m セルのｇ_m は次式のように求められる。
【００１４】
【数３】

【００１５】
式（３）において、Ｋ_i は入力トランジスタＮ１，Ｎ２のＫ（チャネル幅とチャネル長の比Ｗ／Ｌ）であり、Ｋ_t は３極管トランジスタのＫである。線形化は差動対を構成する入力トランジスタＮ１，Ｎ２とそれらのソース間に接続されている二つの３極管トランジスタのサイズ比を最適化することで実現できる。通常、線形性はＫ_i が４〜８Ｋ_t の範囲でもっとも良くなる。
ここで、例えば、Ｋ_i ＝４Ｋ_t とすれば、式（３）に基づいて、ｇ_m は次のように求められる。
【００１６】
【数４】

【００１７】
式（２）に較べて分かる通り、こうして得られたｇ_m 値は素子本来のｇ_m よりも大幅に小さくなってしまう。Ｇｍ−Ｃフィルタの極周波数はｇ_m ／Ｃで決まるので、広帯域化するため、ｇ_m を大きくすることが必要である。このためこの方式のｇ_m セルではｇ_m 値を確保するのに大きなバイアス電流を必要とし、消費電力の増大を招いてしまう。また、素子数の増大に伴って寄生素子がｇ_m セルの特性を大きく影響し、特に位相特性の劣化を招く問題点がある。
【００１８】
図８に示す方式に限らず、他に幾つかの線形化の手法においてもｇ_m 値が素子本来のｇ_m より小さいものとなり、結局同一バイアス電流Ｉ_D で比較すると、ｇ_m を犠牲にして線形性を確保するといえる。
【００１９】
図９には、ＭＯＳ素子の本来のｇ_m 値が得られ、しかも線形性の良いｇ_m セルの一例を示している。図示のように、このｇ_m セルは、ソースが接地されているＭＯＳトランジスタＭ１とＭ２からなる差動対で構成されている。トランジスタＭ１のゲートに同相電圧Ｖ_C と差動入力電圧ｖ_i ／２との和Ｖ_C ＋ｖ_i ／２が入力され、トランジスタＭ２のゲートに同相電圧Ｖ_C と差動入力電圧ｖ_i ／２との差Ｖ_C −ｖ_i ／２が入力される。トランジスタＭ１とＭ２のドレインから、それぞれ出力電流Ｉ１とＩ２が取り出される。
【００２０】
トランジスタＭ１とＭ２のドレイン電流は、それぞれ次式によって求められる。
【００２１】
【数５】

【数６】

【００２２】
そして、式（５）と（６）によって、トランジスタＭ１とＭ２からなるｇ_m セル出力差電流Ｉ２−Ｉ１は、次式のように求められる。
【００２３】
【数７】

【００２４】
式（７）に示すように、図９に示すｇ_m セルの出力として差電流Ｉ２−Ｉ１を取り出せば、線形な入出力特性が得られる。
図１０は、トランジスタＭ１とＭ２の出力差電流Ｉ２−Ｉ１を取り出す回路を示している。図示のように、この回路はｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３とＭ４からなる二つの差動対、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３とＰ４からなる二つのカレントミラー回路及びトランジスタＭ２とＭ４のドレインの間に接続されているキャパシタＣによって構成されている。トランジスタＰ１とＰ２で構成されたカレントミラー回路は、トランジスタＭ１とＭ２からなる差動対の負荷回路を構成し、トランジスタＰ３とＰ４で構成されたカレントミラー回路は、トランジスタＭ３とＭ４からなる差動対の負荷回路を構成している。
【００２５】
図１０に示すｇ_m セルでは信号経路にカレントミラー回路が入るため、寄生極周波数が比較的に低く、高周波数フィルタには適さない。即ち、積分器を構成した場合のユニティゲイン周波数での位相特性が理想積分器の−９０°からずれることによって位相比較器特性が劣化することがある。このため、特に等リップル位相フィルタなど位相特性に敏感なフィルタに不適である。
【００２６】
次に、低電流源負荷のソース接地ｇ_m セルについて、その入出力特性を考察する。
図１１は、定電流源負荷を持ち、ソース接地されているトランジスタＭ１とＭ２からなるｇ_m セルの一例を示している。図示のように、トランジスタＭ１とＭ２に、それぞれのドレインに接続されている定電流源によって定電流Ｉ０が供給される。この場合、トランジスタＭ１とＭ２の出力電流の差電流ｉ₁ −ｉ₂ は、次式によって求められる。
【００２７】
【数８】

【００２８】
また、出力電流の同相成分は、次式を満たすものである。
【００２９】
【数９】

【００３０】
このｇ_m セルによって積分器を構成する場合、出力端子、即ち、トランジスタＭ１とＭ２のドレインの間には容量素子が接続されるが、図１１に示す定電流源負荷の場合、同相成分のために、本来線形な差電流ｉ₁ −ｉ₂ が積分器を構成する容量素子の端子間電流として取り出すことができない。即ち、入力信号電圧に対する各トランジスタの変化電流は、良く知られた自乗特性に従っており、図１１の入力電圧変化時を例にとると、ｉ₁ ＞−ｉ₂ であり、大きな同相電流成分がトランジスタＭ１とＭ２を流れる。
【００３１】
ここで、図１２に示すように、同相フィードバック回路（ＣＭＦＢ）によって、ｉ_f ＝ｉ_oc／２＝（ｉ₁ ＋ｉ₂ ）／２を補償電流として、定電流源によって供給する場合を考える。
【００３２】
同相出力電流を除去すると、容量素子を流れる差動出力電流ｉ_odは、次のように求められる。
【００３３】
【数１０】

【００３４】
【数１１】

【００３５】
式（１１）から分かるように、差動出力電流ｉ_odは入力電圧に対して線形特性を示している。
【００３６】
上述したように、同相フィードバック回路によって同相成分を除去することによって、ソース接地トランジスタからなるｇ_m セルのリニアなｇ_m 特性が得られる。ここで、ｇ_m 値自体は式（１１）から分かるように、入出力トランジスタのサイズ（アスペクトレシオＫ）と入力信号の同相電位によって決定される。
【００３７】
【発明が解決しようとする課題】
ところで、上述した従来のｇ_m セルにおいて、同相出力電流即ち同相ゲインが非常に大きいソース接地方式の場合、同相フィードバック回路を実現する上で大きな問題がある。
図１３は同相フィードバック回路を有するｇ_m セルの構成を示す回路図である。図示のように、同相フィードバック回路（ＣＭＦＢ）１０は、トランジスタＭ１とＭ２からなる差動対の出力を受けて、これに応じてトランジスタＭ１とＭ２に供給する電流を制御する制御信号Ｖ_B を出力する。
【００３８】
図１４は、図１３に示すｇ_m セルの一構成例を示す回路図である。
図示のように、トランジスタＭ１とＭ２によって差動対が構成されている。トランジスタＭ１とＭ２のソースが接地され、トランジスタＭ１のドレイン側に負荷トランジスタＰ１が接続され、トランジスタＭ２のドレインに負荷トランジスタＰ２が接続されている。トランジスタＭ１とＭ２のゲートに入力信号Ｓ_in1 とＳ_in2 がそれぞれ印加されている。差動対の出力端子、即ち、トランジスタＭ１とＭ２のドレインにそれぞれ負荷容量素子Ｃ１とＣ２が接続されている。なお、ここで、容量素子の容量値をともに２Ｃとすると、差動対の出力端子間の負荷容量はＣである。
【００３９】
トランジスタＰ３とＰ４はカレントミラー回路を構成する。また、トランジスタＰ３のドレイン側にトランジスタＭ３が接続され、トランジスタＭ４のドレイン側にトランジスタＭ４とＭ５が並列に接続されている。トランジスタＭ４のゲートに基準電圧Ｖ_cmが印加され、トランジスタＭ４とＭ５のゲートにそれぞれ差動対の出力電圧Ｖ_O1とＶ_O2が印加される。トランジスタＭ３とＰ３のドレイン同士の接続点から制御電圧Ｖ_B が取り出され、負荷トランジスタＰ１とＰ２のゲートに入力される。
【００４０】
上述した回路構成において、トランジスタＰ３とＰ４及びトランジスタＭ３，Ｍ４とＭ５によって、同相フィードバック回路１０が構成されている。当該同相フィードバック回路において、トランジスタＭ３とＭ４，Ｍ５によって差動回路が構成され、当該差動回路によって、差動出力Ｖ_O1とＶ_O2の同相電位と基準電位Ｖ_cmとの比較が行われ、比較結果として出力される制御電圧Ｖ_B を負荷トランジスタＰ１とＰ２のゲートにフィードバックさせることで、トランジスタＭ１とＭ２に供給されるバイアス電流の同相成分を制御し、出力Ｖ_O1とＶ_O2の同相成分を所望の電位に保つように制御する。
【００４１】
図１５は、上述した同相フィードバック回路による同相出力電位制御を行うｇ_m セルの構成を一般化したブロック図である。
図１５において、ｇ_i は入力トランジスタの同相トランスコンダクタンス、Ｒ₀ はｇ_m セルを構成するトランジスタ、即ち、トランジスタＭ１とＭ２のドレイン抵抗、Ｃ₀ はｇ_m セルの負荷容量の同相成分及び寄生容量である。また、ｇ_Sはｇ_m セルの出力電圧の同相成分を検出する差動回路のトランスコンダクタンス、ｇ_f はトランジスタＭ１とＭ２の電流源負荷を形成するトランジスタＰ１とＰ２のトランスコンダクタンスであり、Ｒ_f はｇ_m セルの出力電圧の同相成分を検出する差動回路の出力抵抗、Ｃ_f は電流源負荷を形成するトランジスタＰ１とＰ２のゲート端子の入力容量及び接続ノードに付随する寄生容量である。
【００４２】
以下、図１５を参照しつつ、このｇ_m セルにおける同相フィードバック制御について説明する。
図示のように、同相入力電圧Ｖ_i はｇ_m セルを構成する差動対のｇ_i によって電圧−電流変換され、出力ノードを駆動する。このときの負荷となる出力インピーダンスは、Ｒ₀ とＣ₀ によってなる。
ｇ_m セルの出力に含まれている同相出力電位Ｖ₀ は、同相出力電位を検出する差動回路によって検出される。図示のように、この同相出力検出差動回路において、トランスコンダクタｇ_S を持ち、このｇ_S の負荷はＲ_f とＣ_f からなる。ｇ_S によって駆動されるｇ_m セルの電流源負荷は、トランスコンダクタンスｇ_f を持ち、このフィードバックループによって帰還された制御電圧によって、Ｒ₀ とＣ₀ からなるｇ_m セルの出力負荷を駆動する。この制御によって、ｇ_m セルの同相出力電位Ｖ₀ が所望のレベルに制御される。
【００４３】
図１５によって、ｇ_m セルにおける同相電位の入出力伝達関数は、次式によって与えられる。
【００４４】
【数１２】

【００４５】
式（１２）において、Ａ₀ は、ｇ_m セルの同相ゲイン、Ａ_f は、同相フィードバック回路のループゲインを示す。また、式（１２）において、関数Ｈ_f （ｓ）は、次式によって与えられる。
【００４６】
【数１３】

【００４７】
式（１３）において、ω₀ 及びＱは、それぞれ次式によって与えられる。
【００４８】
【数１４】

【００４９】
図１６は、式（１３）に基づく伝達関数の極−零点配置を示す配置図である。
式（１３）及び図１６から分かるように、図１５に示す同相フィードバック制御機能を持つシステムの伝達関数は、複素共役な極の対を持つ。この結果、特に元もとの同相ゲインＡ₀ （ここでは、Ａ₀ ＝ｇ_i Ｒ₀ ）が大きいソース接地ｇ_m セルの場合、同相フィードバック回路による出力同相電位の設定に大きな問題点がある。
【００５０】
式（１２）から分かるように、同相ゲインＡ₀ を抑えるために、同相フィードバック回路のループゲインＡ_f を大きくする必要がある。一例として、Ｇｍ−Ｃ積分器のユニティゲイン周波数での位相誤差を０．７°以下に保とうとすると、直流ゲインは約４０ｄＢ以上が必要である。ソース接地ｇ_m セルの場合、同相ゲインＡ₀ もこれに等しい。実際には同相フィードバック回路のループの方が狭帯域であるため、直流ループゲインとしてのＡ_f は、例えば、８０ｄＢといった値が必要となる。ここで、式（１３）は同相伝達関数に複素共役な極の対を持つことを示している。さらにこの式から分かるように、この極周波数でのＱは同相フィードバック回路のループゲインＡ_f のルートに比例している。即ち、同相ゲインＡ₀ を抑えるために同相フィードバック回路のループゲインＡ_f を大きくすると、極周波数でのＱも増大し、結果として極周波数での同相ゲインのピークレベルが大きくなり、極周波数前後では同相ゲインが抑えられず、安定なフィルタが実現できないという不利益がある。
【００５１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、差動型ｇ_mセルにおいて同相成分をフィードバック制御することによって同相ゲインを抑えることができ、線形性が良く、安定したフィルタを実現できるトランスコンダクタ回路を提供することにある。
【００５２】
【課題を解決するための手段】
上記目的を達成するため、本発明のトランスコンダクタ回路は、第１の入力信号がゲートに印加され、ソースが接地されている第１の差動トランジスタと、第２の入力信号がゲートに印加され、ソースが接地されている第２の差動トランジスタと、上記第１と第２の差動トランジスタの出力端子から得られた出力信号の同相成分と基準信号に応じて、制御信号を出力する同相成分制御回路と、上記第１の差動トランジスタの出力端子に接続され、上記制御信号に応じた電流を上記第１の差動トランジスタに供給する第１の電流供給回路と、上記第２の差動トランジスタの出力端子に接続され、上記制御信号に応じた電流を上記第２の差動トランジスタに供給する第２の電流供給回路と、上記第１の差動トランジスタの出力端子と上記制御信号の出力端子との間に接続されている第１の負荷容量と、上記第２の差動トランジスタの出力端子と上記制御信号の出力端子との間に接続されている第２の負荷容量とを有する。
【００５３】
また、本発明では、好適には、上記第１の電流供給回路は、出力端子が上記第１の差動トランジスタに接続され、ゲートに上記制御信号が入力される第１の負荷用トランジスタを含み、上記第２の電流供給回路は、出力端子が上記第２の差動トランジスタに接続され、ゲートに上記制御信号が入力される第２の負荷用トランジスタを含む。
【００５４】
また、本発明では、好適には、上記第１と第２の差動トランジスタのトランスコンダクタンスを上記第１と第２の負荷用トランジスタのトランスコンダクタンスより小さくなるように、それぞれのトランジスタのサイズが設定される。
【００５５】
また、本発明では、好適には、上記第１の差動トランジスタと並列に接続されている第１のバイパス電流源と、上記第２の差動トランジスタと並列に接続されている第２のバイパス電流源とを有する。
【００５６】
また、本発明では、好適には、上記同相成分制御回路は、カレントミラー回路と、上記カレントミラー回路の一方の電流出力端子に接続され、ゲートに基準信号が入力される第１の制御用トランジスタと、上記カレントミラー回路の他方の電流出力端子に並列に接続され、ゲートにそれぞれ上記第１と第２の差動トランジスタの出力端子から得られた出力信号が入力される第２と第３の制御用トランジスタとを有する。
【００５７】
また、本発明では、好適には、上記第１の差動トランジスタの出力端子と上記第１の負荷用トランジスタとの間に第１のカスコードトランジスタが接続され、上記第２の差動トランジスタの出力端子と上記第２の負荷用トランジスタとの間に第２のカスコードトランジスタが接続されている。
【００５８】
また、本発明では、好適には、上記第１と第２のカスコードトランジスタのゲートに所定のバイアス電圧が入力される。
【００５９】
また、本発明では、好適には、上記第１の差動トランジスタのソースと接地電位との間に、動作時に導通し、非動作時に遮断する第１のスイッチング素子が接続され、上記第２の差動トランジスタのソースと接地電位との間に、動作時に導通し、非動作時に遮断する第２のスイッチング素子が接続されている。
【００６０】
また、本発明では、好適には、上記第１と第２の負荷用トランジスタのゲートと接地電位との間に、動作時に遮断し、非動作時に導通するスイッチング素子が接続されている。
【００６１】
また、本発明のトランスコンダクタ回路は、差動入力端子と差動出力端子がそれぞれ共通に接続され、イネーブル信号に応じて動作／非動作状態を切り替える少なくとも二つのトランスコンダクタを含むトランスコンダクタ回路であって、上記トランスコンダクタは、上記差動入力端子として、第１と第２の差動トランジスタのゲートに差動入力信号が入力される差動対と、上記差動対の出力端子に接続され、上記第１と第２の差動トランジスタにバイアス電流を供給する第１と第２の負荷用トランジスタと、上記差動対の出力端子から得られた差動出力信号の同相成分と基準信号に応じて、制御信号を生成し、上記第１と第２の負荷用トランジスタのゲートに出力する同相成分制御回路と、上記第１と第２の差動トランジスタの出力端子と上記制御信号の出力端子との間にそれぞれ接続されている第１と第２の負荷容量と、上記第１と第２の差動トランジスタのソースと接地電位との間に接続され、上記イネーブル信号に応じて動作時に導通し、非動作時に遮断する第１と第２のスイッチング素子と、上記第１と第２の負荷用トランジスタのゲートと接地電位との間に接続され、上記イネーブル信号に応じて動作時に遮断し、非動作時に導通する第３のスイッチング素子とを有する。
【００６２】
【発明の実施の形態】
図１は本発明に係るトランスコンダクタ回路の一実施形態を示す回路図である。図示のように、このトランスコンダクタ回路（以下、便宜上ｇ_m セルと表記する）は、ソースが接地されているトランジスタＭ１とＭ２からなる差動対、当該差動対の負荷を構成する電流源トランジスタＰ１とＰ２、電流源ＩＳ１，ＩＳ２負荷容量素子Ｃ１，Ｃ２及び同相フィードバック回路（ＣＭＦＢ）１００によって構成されている。
【００６３】
トランジスタＭ１とＭ２のゲートにそれぞれ入力信号Ｓ_in1 とＳ_in2 が入力される。トランジスタＭ１のドレインに負荷トランジスタＰ１が接続され、トランジスタＭ２のドレインに負荷トランジスタＰ２が接続されている。また、トランジスタＭ１のドレインに電流源ＩＳ１が接続され、トランジスタＭ２のドレインに電流源ＩＳ２が接続されている。
同相フィードバック回路１００は、トランジスタＭ１とＭ２からなる差動対の出力信号の同相成分に応じて、制御信号Ｖ_B を負荷トランジスタＰ１とＰ２のゲートに出力する。
【００６４】
制御信号Ｖ_B の出力ノードとトランジスタＭ１のドレインとの間に負荷容量素子Ｃ１が接続され、制御信号Ｖ_B の出力ノードとトランジスタＭ２のドレインとの間に負荷容量素子Ｃ２が接続されている。
即ち、本実施形態のｇ_m セルにおいては、差動対を構成するトランジスタＭ１とＭ２のドレイン側に接続されている負荷容量素子は、従来のｇ_m セルのように他方の電極を接地させるのではなく、同相フィードバック回路の出力端子に接続する。即ち、負荷容量素子Ｃ１とＣ２はそれぞれ差動対で構成されるｇ_m セルの出力端子と同相フィードバック回路の出力端子との間に接続される。
【００６５】
また、図１に示すように、負荷容量の一部分（Ｃ１’、Ｃ２’）を従来のように差動対の出力端子と接地電位との間に接続し、他の部分を差動対の出力端子と同相フィードバック回路の出力端子との間に接続するという構成にすることもできる。このような構成にする場合、差動対の出力端子から見た負荷容量を所望の値となるように、負荷容量素子Ｃ１，Ｃ２及びＣ１’、Ｃ２’の容量をそれぞれ決定される。こうすることによって、積分器の容量としての差動負荷容量は従来とかわらない。従って、これによるＧｍ−Ｃ積分器あるいはフィルタの特性は変わらない。
【００６６】
次に、本実施形態のｇ_m セルにおける同相ゲインについて考察する。まず、低周波数領域では、従来とほぼ同様にＡ₀ ／Ａ_f の減衰が得られる。また、一次零点（１／τ_f ）による６ｄＢ／ｏｃｔの特性に乗って同相ゲインが増加する。
従来のｇ_m セルでは、周波数がさらに増大すると、伝達関数の極によって同相ゲインにピークが生じる。これに対して本実施形態のｇ_m セルでは、負荷容量ＣがＡＣシャント容量として働き、低周波数領域ではハイインピーダンス電流源負荷であった負荷トランジスタＭがダイオード接続され、低インピーダンス負荷に変化する。
【００６７】
この場合、入力トランジスタＭ１とＭ２のトランスコンダクタをｇ_i 、直流的にダイオード接続されている負荷トランジスタＰ１とＰ２のトランスコンダクタをｇ_p とすると、ｇ_m セルの同相ゲインはｇ_i ／ｇ_P となる。従って、ｇ_i ＜ｇ_P となるようにトランジスタＭ１，Ｍ２及びＰ１，Ｐ２のサイズを設定することによって、ｇ_m セルの同相ゲインの最大値を０ｄＢ以下にすることができる。現実には同相トランスコンダクタｇ_i は積分器を構成する差動型のｇ_m セルのトランスコンダクタｇ_m によって一義的に決まるため、負荷トランジスタのｇ_P を大きく設定することによってｇ_i ＜ｇ_P を実現することができる。
【００６８】
なお、ｇ_P を大きくするにはトランジスタＰ１とＰ２のサイズを調整することによっても可能だが、図１に示すように、差動対を構成するトランジスタＭ１とＭ２をそれぞれバイパスするようにバイアス電流を流す方法もある。消費電流とのトレードオフになるが、こうすることによってｇ_m （即ちｇ_i ）を変えることなくｇ_P を大きく設定することができる。
【００６９】
さらに高周波領域になると、同相出力インピーダンスと出力ノードに関する同相寄生容量（あるいは、積分器容量の一部のみをＡＣシャント容量とした場合、残りの出力側積分器容量）による一次極の特性に乗って−６ｄＢで同相ゲインが減少する。
【００７０】
上述したように、本実施形態のｇ_m セルの同相ゲインの最大値は、ｇ_i ／ｇ_Pであり、従来のような伝達関数の極によるゲインのピークが発生しない。最大値のｇ_i ／ｇ_P はトランジスタサイズの設定、または負荷トランジスタＰ１とＰ２に流すバイパス電流を大きく設定するなどの方法によって０ｄＢ以下に制御することが可能である。これにより、同相ゲインを抑えることができ、ソース接地型差動対で構成されるｇ_m セルの線形性を改善でき、安定したＧｍ−Ｃ積分回路またはフィルタを構成することができる。
【００７１】
図２は、本実施形態のｇ_m セルの一構成例を示す回路図である。
図示のように、本実施形態のｇ_m セルは、ｎＭＯＳトランジスタＮ２，Ｎ３からなる差動対、ｎＭＯＳトランジスタＮ４，Ｎ５からなる差動対及びｎＭＯＳトランジスタＮ１０〜Ｎ１９、ｐＭＯＳトランジスタＰ９〜Ｐ１３からなる同相フィードバック回路１００、負荷容量素子Ｃ１，Ｃ２及び電流源ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４によって構成されている。
【００７２】
トランジスタＮ２とＮ３からなる差動対では、トランジスタＮ２のソースがトランジスタＮ４を介して接地され、トランジスタＮ３のソースがトランジスタＮ５を介して接地されている。また、トランジスタＮ２のドレイン側にトランジスタＰ１，Ｐ３が直列接続され、トランジスタＮ３のドレイン側にトランジスタＰ２，Ｐ４が直列接続されている。また、トランジスタＮ２のドレインに電流源ＩＳ１が接続され、トランジスタＮ３のドレインに電流源ＩＳ２が接続されている。トランジスタＮ２のゲートに入力信号Ｓ_p1が入力され、トランジスタＮ２のゲートに入力信号Ｓ_n1が入力される。
トランジスタＮ６とＮ７からなる差動対では、トランジスタＮ６のソースがトランジスタＮ８を介して接地され、トランジスタＮ７のソースがトランジスタＮ９を介して接地されている。また、トランジスタＮ６のドレイン側にトランジスタＰ５，Ｐ７が直列接続され、トランジスタＮ７のドレイン側にトランジスタＰ６，Ｐ８が直列接続されている。また、トランジスタＮ６のドレインに電流源ＩＳ３が接続され、トランジスタＮ７のドレインに電流源ＩＳ４が接続されている。トランジスタＮ６のゲートに入力信号Ｓ_p2が入力され、トランジスタＮ７のゲートに入力信号Ｓ_n2が入力される。
【００７３】
トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９のゲートにイネーブル信号Ｖ_enが印加される。このため、イネーブル信号Ｖ_enがハイレベルのとき、トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９が導通状態にあり、差動対を構成するトランジスタＮ２，Ｎ３またはＮ６，Ｎ７のソースが接地される。即ち、図２に示すｇ_m セルは、ソース接地型差動対によって構成されている。
イネーブル信号Ｖ_enがローレベルのとき、トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９が遮断するので、ｇ_m セルは動作しない。
【００７４】
トランジスタＰ３，Ｐ４及びＰ７とＰ８のゲートが同相フィードバック回路から出力されるバイアス電圧Ｖ_B0が印加される。
トランジスタＰ１，Ｐ２及びＰ５，Ｐ６のゲートがトランジスタＮ１のドレインに接続され、また、トランジスタＮ１のゲートがインバータＩＮＶ１の出力端子に接続されている。
イネーブル信号Ｖ_enがハイレベルのとき、インバータＩＮＶ１の出力端子がローレベルにあり、トランジスタＮ１が非導通状態にある。このとき、トランジスタＰ１，Ｐ２及びＰ５，Ｐ６のゲートに同相フィードバック回路１００によって出力される制御電圧Ｖ_B が印加される。即ち、このとき、差動対を構成するトランジスタＮ２，Ｎ３及びＮ６，Ｎ７に供給される動作電流は、同相フィードバック回路１００から出力される制御電圧Ｖ_B によって決まる。
【００７５】
イネーブル信号Ｖ_enがローレベルのとき、インバータＩＮＶ１の出力端子がハイレベルにある。このとき、トランジスタＮ１が導通状態にあり、そのドレインが接地電位に保持されるので、トランジスタＰ１，Ｐ２及びＰ５，Ｐ６が導通状態にある。しかし、上述したようにこのとき、トランジスタＮ４，Ｎ５，Ｎ８，Ｎ９が遮断するので、ｇ_m セルは動作しない。
【００７６】
トランジスタＮ２のドレインとトランジスタＮ６のドレインが接続され、その接続点（出力ノード）ＮＤ１から差動電圧Ｖ_O1が出力される。同様に、トランジスタＮ３のドレインとトランジスタＮ７のドレインが接続され、その接続点（出力ノード）ＮＤ２から差動電圧Ｖ_O2が出力される。
出力ノードＮＤ１は、ｇ_m セルの出力端子ｏｕｔｎに接続され、出力ノードＮＤ２は、ｇ_m セルの出力端子ｏｕｔｐに接続されている。
また、出力ノードＮＤ１と制御電圧Ｖ_B の出力端子との間に、差動対の負荷容量素子Ｃ１が接続され、出力ノードＮＤ２と制御電圧Ｖ_B の出力端子との間に、差動対の負荷容量素子Ｃ２が接続されている。
【００７７】
同相フィードバック回路１００において、トランジスタＰ９、Ｎ１０とＮ１１が電源電圧Ｖ_CCと接地電位ＧＮＤとの間に直列接続されている。トランジスタＰ９のゲートとドレインが接続されている。また、トランジスタＮ１０のゲートに外部から入力される基準電圧Ｖ_CRが入力され、トランジスタＮ１１のゲートにイネーブル信号Ｖ_enが入力される。
【００７８】
また、トランジスタＰ１０とＰ１１のソースがともに電源電圧Ｖ_CCに接続され、これらのトランジスタのゲートが接続されている。
トランジスタＰ１２とＰ１３がそれぞれトランジスタＰ１０とＰ１１のドレイン側に接続され、これらのトランジスタのゲートがともにトランジスタＰ９のゲートに接続されている。また、トランジスタＰ１０とＰ１１のゲート同士の接続点がトランジスタＰ１３のドレインに接続されている。
【００７９】
トランジスタＰ１２のドレインにトランジスタＮ１４とＮ１５のドレインが接続され、トランジスタＮ１４とＮ１５がソースがそれぞれトランジスタＮ１６とＮ１７を介して接地されている。トランジスタＮ１４とＮ１５のゲートに基準電圧Ｖ_CRが印加され、トランジスタＮ１６とＮ１７のゲートにイネーブル信号Ｖ_enが印加される。
トランジスタＮ１３のドレインにトランジスタＮ１２とＮ１８のドレインが接続され、トランジスタＮ１２とＮ１８のソースがそれぞれトランジスタＮ１３とＮ１９を介して接地されている。トランジスタＮ１２のゲートがノードＮＤ１に接続され、トランジスタＮ１８のゲートがノードＮＤ２に接続されている。即ち、トランジスタＮ１２のゲートに差動出力信号Ｖ_O1が印加され、トランジスタＮ１８のゲートに差動出力信号Ｖ_O2が印加される。トランジスタＮ１３とＮ１９のゲートにイネーブル信号Ｖ_enが印加される。
【００８０】
このように構成された同相フィードバック回路１００において、トランジスタＰ１０，Ｐ１２とＰ１１，Ｐ１３がカレントミラー回路を構成している。また、トランジスタＰ９はトランジスタＮ１０とともにカスコード接続されているトランジスタＰ１２とＰ１３、並びにトランジスタＰ３，Ｐ４，Ｐ７及びＰ８に最適なバイアス電圧Ｖ_B0を供給し、ダイナミックレンジを最大化している。
【００８１】
以下、図２に示すｇ_m セルの動作について説明する。
上述した構成を有するｇ_m セルにおいて、トランジスタＮ２，Ｎ３からなる差動対と、トランジスタＮ６，Ｎ７からなる差動対を二つ有する。これらの差動対は、共通の差動出力ノードＮＤ１とＮＤ２を持ち、また、共通の負荷容量素子Ｃ１とＣ２を持つ。イネーブル信号Ｖ_enがハイレベルのとき、ｇ_m セルが動作状態にあり、トランジスタＮ２とＮ３からなる差動対によって差動入力信号Ｓ_p1とＳ_n1に応じた差動信号が出力ノードＮＤ１とＮＤ２に出力され、また、トランジスタＮ２とＮ３からなる差動対によって差動入力信号Ｓ_p2とＳ_n2に応じた差動信号がノードＮＤ１とＮＤ２に出力される。
【００８２】
差動出力ノードＮＤ１とＮＤ２の出力信号Ｖ_O1とＶ_O2がそれぞれ同相フィードバック回路１００に入力される。同相フィードバック回路１００によって、差動出力信号Ｖ_O1とＶ_O2の同相成分と入力される基準電圧Ｖ_CRとに応じて、制御信号Ｖ_B が生成され、差動対にバイアス電流を供給するトランジスタＰ１，Ｐ２とＰ５，Ｐ６のゲートに入力される。このフィードバック制御によって、二つの差動対から出力される差動出力信号Ｖ_O1とＶ_O2の同相成分が制御される。一例として、例えば、同相フィードバック回路１００によって、差動出力信号Ｖ_O1とＶ_O2の同相成分を基準電圧Ｖ_CRと同じレベルに制御することができる。
【００８３】
トランジスタＮ２，Ｎ３からなる差動対及びトランジスタＮ６，Ｎ７からなる差動対において、ｇ_m セルの出力インピーダンスを高くするため、それぞれ直列接続されているｐＭＯＳトランジスタで電流源負荷を構成している。さらに、出力信号の振幅、即ち出力ダイナミックレンジを拡大するために、いわゆるワイドスウィングカスコード構成を有する。
また、直流的にダイオード接続となる負荷トランジスタＰ１，Ｐ２及びＰ５，Ｐ６のバイアス電流のみを増やし、同相ゲインｇ_i ／ｇ_P を下げるため、差動対を構成するトランジスタＮ２，Ｎ３及びＮ６，Ｎ７とそれぞれ並列に電流源ＩＳ１，ＩＳ２，ＩＳ３及びＩＳ４が接続されている。
【００８４】
図２に示すｇ_m セルは、イネーブル信号Ｖ_enによって動作状態が制御される。
イネーブル信号Ｖ_enがハイレベルのとき、差動対及び同相フィードバック回路１００の接地側に接続されているスイッチング用トランジスタがすべて導通状態にあり、また、トランジスタＮ１が非導通状態にある。このため、ｇ_m セルが動作状態にあり、差動入力信号Ｓ_p1とＳ_n1及びＳ_p2とＳ_n2に応じた信号を差動出力端子ｏｕｔｐとｏｕｔｎに出力される。
一方、イネーブル信号Ｖ_enがローレベルのとき、差動対及び同相フィードバック回路１００の接地側に接続されているスイッチング用トランジスタがすべて非導通状態にあり、また、トランジスタＮ１が導通状態にある。このため、ｇ_m セルが非動作状態にあり、二つの差動対がハイインピーダンス状態となり、出力端子ｏｕｔｎとｏｕｔｐにはそれぞれキャパシタＣ１とＣ２が接続されている。なお、キャパシタＣ１とＣ２の他方の端子が導通するトランジスタＮ１を介して接地されている。
【００８５】
このため、ｇ_m セルが非動作状態にあるとき、その負荷容量素子Ｃ１とＣ２がｇ_m セルの差動出力端子ｏｕｔｎとｏｕｔｐに出力端子が共通に接続されている他の動作状態にあるｇ_m セルによって駆動される。即ち、出力端子が共通に接続されている複数のｇ_m セルにおいて、全体の負荷容量が変わらないまま、一部のｇ_m セルを非動作状態にすることで、極周波数を段階的に変化させることが可能となる。
【００８６】
なお、図２は本実施形態のｇ_m セルの一構成例を示しているに過ぎず、図１に示す本実施形態のｇ_m セルは、他の構成を取ることが可能である。例えば、差動対において、トランジスタＮ２とＮ３のソースを共通に接続し、その接続点をスイッチング用トランジスタを介して接地する。同様に、トランジスタＮ６とＮ７のソースを共通に接続し、その接続点をもう一つのスイッチング用トランジスタを介して接地することができる。この場合、イネーブル信号Ｖ_enがローレベルでｇ_m セルが非動作状態にあるとき、差動対を構成する二つのトランジスタのソースが接続されているので、トランジスタのゲート−ソース間容量が差動入力容量として表される。このため、このｇ_m セルを駆動する例えば前段の回路にとって寄生容量が増加してしまう結果となり、望ましくはない。ただし、これが問題にならない場合はこうした構成にすることで、スイッチング用トランジスタの数を減らすことができる。
【００８７】
上述したように、本実施形態のｇ_m セルには、種々の変形例があるが、その基本的な構成は変わらない。即ち、差動対からの出力のうち同相出力電位を基準電圧と比較し、当該比較結果に応じてｇ_m セルの電流源負荷を構成するトランジスタのゲートにフィードバックする制御電圧を制御することで、差動対の出力の同相成分を基準電圧に基づき制御する。差動対によって駆動される負荷容量素子を、差動対の出力端子と電流源負荷をなすトランジスタのゲート端子との間に接続することによって、ｇ_m セルの同相ゲインに極によるピークの発生が回避され、同相ゲインの最大値を０ｄＢ以下に制御することが可能である。
【００８８】
図３は、本実施形態のｇ_m セルの伝達関数に基づく求められた振幅特性と位相特性を示している。なお、比較のため、従来のｇ_m セルにおける振幅特性と位相特性の一例を示している。
図３において、線Ａと線Ｂはそれぞれ図１に示す本実施形態のｇ_m セルの差動振幅特性及び同相振幅特性を示しており、または、比較のため、線Ｃと線Ｄはそれぞれ従来のｇ_m セル、例えば、図１３に示すｇ_m セルの差動振幅特性及び同相振幅特性を示している。
【００８９】
図３に示すように、本実施形態のｇ_m セルは、従来のｇ_m セルとほぼ同じ差動振幅特性を有する。
なお、従来のｇ_m セルに較べて、本実施形態のｇ_m セルの差動ゲインがわずかに低下しているのは、上述したように本実施形態のｇ_m セルにおいて同相ゲインを抑えるために差動対を構成するトランジスタと並列に接続されている電流源によってｇ_m セルの出力インピーダンスがわずかに低下したことによる影響である。従って、もし同相ゲインの最大値をトランジスタサイズの設定のみによって実現できれば、差動対に並列に接続される電流源が不要となり、この場合本実施形態のｇ_m セルは従来のものと全く同じ差動伝達特性を示す。
【００９０】
本実施形態のｇ_m セルにおいて、同相ゲインのピークの発生が抑制されるので、図３の曲線ＣとＤから分かるように、従来のｇ_m セルに較べて本実施形態のｇ_m セルの同相ゲインが０ｄＢ以下に抑えられている。即ち、本実施形態のｇ_m セルにおいて、同相ゲインが従来のｇ_m セルに較べて低く抑えることができる。このため、本実施形態のｇ_m セルを用いることによって線形性が良く、安定性がよいフィルタを構成することが可能である。
【００９１】
図４は本発明のｇ_m セルによって構成されているｇ_m 値可変なＧｍ−Ｃ回路の一例を示す回路図である。図示のように、例えば、通常一つのｇ_m セルとこのｇ_m セルによって駆動される負荷容量素子からなるＧｍ−Ｃ回路に対して、入力端子及び出力端子がそれぞれ共通に接続されている複数のｇ_m セル、図４の例では、三つのｇ_m セルとこれらのｇ_m セルによって駆動されている共通の負荷容量素子ＣによってＧｍ−Ｃ回路が構成されている。
【００９２】
図４に示すＧｍ−Ｃ回路において、例えば、同じｇ_m 値を持つｇ_m セルｇ_m1，ｇ_m2及びｇ_m3によって、共通の負荷容量素子Ｃを駆動する。この場合、ｇ_m セルｇ_m1，ｇ_m2及びｇ_m3の入力端子及び出力端子がそれぞれ共通に接続されている。
なお、ｇ_m セルｇ_m1，ｇ_m2及びｇ_m3は、図１に示す本実施形態のｇ_m セルとする。また、図示のように、ｇ_m セルｇ_m1，ｇ_m2及びｇ_m3セルはそれぞれイネーブル信号ｅｎ０，ｅｎ１とｅｎ２によって動作状態が切り替えられるので、Ｇｍ−Ｃ回路全体のｇ_m 値が動作状態に設定されているｇ_m セルの数によって段階的に切り替わる。
【００９３】
こうして構成したＧｍ−Ｃ回路において、ｇ_m セルによって駆動される容量素子の容量Ｃが変わらずに、ｇ_m 値のみが段階的に切り替えられる。Ｇｍ−Ｃ回路の極周波数はｇ_m ／Ｃで表せるため、図４に示すＧｍ−Ｃ回路では、動作状態にあるｇ_m セルの数を設定することによって、Ｇｍ−Ｃ回路の極周波数を段階的に切り替えることができる。
【００９４】
図５は、本実施形態のｇ_m セルによって構成されている２次状態変数回路の一構成例を示している。図示のように、この２次状態変数回路は、ｇ_m セルｇ_m1，ｇ_m2，ｇ_m3及びｇ_m4によって構成されている。ｇ_m セルｇ_m1とｇ_m3が直列接続され、ｇ_m セルｇ_m2は、ｇ_m セルｇ_m3の出力に応じた信号をｇ_m セルｇ_m1の出力側にフィードバックし、また、ｇ_m セルｇ_m4は、ｇ_m セルｇ_m3の出力に応じた信号に応じた信号をさらにをｇ_m セルｇ_m4の出力側にフィードバックする。
ｇ_m セルｇ_m1とｇ_m2によって負荷容量Ｃが駆動され、また、ｇ_m セルｇ_m3とｇ_m4によって他の負荷容量Ｃが駆動されている。
【００９５】
ｇ_m セルｇ_m1，ｇ_m2，ｇ_m3及びｇ_m4は、例えば、図２に示すｇ_m セルによって構成される。上述したように、図２に示すｇ_m セルでは、出力端子を共通にする二つのｇ_m セルに共通の負荷容量Ｃが接続され、また、同相フィードバック回路も二つのｇ_m セルによって共有される。このため、図５に示すＧｍ−Ｃ回路を構成する場合、例えば、ｇ_m セルｇ_m1とｇ_m2をペアにし、ｇ_m セルｇ_m3とｇ_m4をペアにすることによって、簡素な回路構成で２次状態変数回路を実現できる。
【００９６】
こうして構成した２次状態変数回路において、それぞれのｇ_m セルにおいて同相ゲインが０ｄＢ以下に抑えられているので、線形性が良く、しかも安定した特性を実現できる。
【００９７】
図６は、本実施形態のｇ_m セルによって構成されているローパスフィルタの一例を示している。図示のように、このローパスフィルタは、二つのｇ_m セルｇ_m1とｇ_m2によって構成されている。
図示のように、ｇ_m セルｇ_m2によってｇ_m セルｇ_m1に応じた信号をさらにｇ_mセルｇ_m1の出力側にフィードバックされる。ｇ_m セルｇ_m1とｇ_m2によって負荷容量Ｃが駆動される。
【００９８】
このローパスフィルタにおいて、ｇ_m セルｇ_m1とｇ_m2は、例えば、図２に示すｇ_m セルによって構成されている。これらのｇ_m セルには共通の同相フィードバック回路を有し、また、出力端子が共通に接続され、負荷容量Ｃを駆動する。
【００９９】
上述した２次状態変数回路と同様に、本例のローパスフィルタでは、ｇ_m セルの同相ゲインが０ｄＢ以下に抑えられているので、フィルタの線形性が良く、伝達特性が安定である。
【０１００】
【発明の効果】
以上説明したように、本発明のトランスコンダクタによれば、ＭＯＳトランジスタ素子の本来のトランスコンダクタンスが得られ、しかも原理的に線形性の良好なＧｍ−Ｃ回路を構成することができる。さらに、トランスコンダクタはｇ_m値を決める差動トランジスタ対のゲートを入力とし、ドレインを出力とするシンプルな構成であるため、寄生容量あるいはこれに起因する寄生極によるトランスコンダクタの位相特性の劣化を防止できる。従って、本発明のトランスコンダクタ回路を用いることによって電流効率が高く、高周波フィルタに適し、かつ線形性が良好なＧｍ−Ｃフィルタを実現することができる。また、トランスコンダクタの一段での同相ゲインを十分抑えることができ、同相ループによる不安定要因を解消でき、安定した特性を持つ２次状態変数回路及び他のフィルタ回路を実現でき、フィルタの設計の自由度を向上できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るトランスコンダクタの一実施形態を示す回路図である。
【図２】本発明に係るトランスコンダクタの一構成例を示す回路図である。
【図３】本発明のトランスコンダクタの差動伝達特性及び同相伝達特性を示すグラフである。
【図４】本発明のトランスコンダクタによって構成されている極周波数可変なＧｍ−Ｃ回路の一例を示す回路図である。
【図５】本発明のトランスコンダクタによって構成されている２次状態変数回路の一例を示す回路図である。
【図６】本発明のトランスコンダクタによって構成されているローパスフィルタの一例を示す回路図である。
【図７】従来のＭＯＳ素子の差動対で構成されているトランスコンダクタの一例を示す回路図である。
【図８】線形性を改善されたトランスコンダクタの一例を示す回路図である。
【図９】ソース接地型差動対で構成されたトランスコンダクタの一例を示す回路図である。
【図１０】ソース接地型トランスコンダクタの出力差電流取り出す回路を示す回路図である。
【図１１】定電流源負荷を持つソース接地型トランスコンダクタの一例を示す回路図である。
【図１２】定電流源負荷を持つソース接地型トランスコンダクタの同相ゲインを考察するたえの回路である。
【図１３】同相フィードバック回路を持つトランスコンダクタの一例を示す回路図である。
【図１４】同相フィードバック回路を持つトランスコンダクタの一構成例を示す回路図である。
【図１５】同相フィードバック回路を持つトランスコンダクタの一般化したブロック図である。
【図１６】同相フィードバック回路を持つトランスコンダクタの伝達関数の極−零点配置を示す配置図である。
【符号の説明】
１０…同相フィードバック回路、１００…同相フィードバック回路、ｇ_m1，ｇ_m2，ｇ_m3，ｇ_m4…トランスコンダクタ、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a transconductor circuit constituting a Gm-C filter or the like.
[0002]
[Prior art]
Conventionally, as one of continuous-time filter circuits realized on an integrated circuit, a Gm-C filter including an active filter using an operational amplifier and an integrator made up of a transconductor and a capacitor is used particularly as a high-speed filter. It was used.
[0003]
Characteristics such as the linearity of an active filter using an operational amplifier are determined by passive elements such as resistors as long as the operational amplifier maintains a high gain. For this reason, the active element itself is not required to have linearity. However, in such an active filter, the high gain of the operational amplifier prevents the dispersion and non-linearity of the active element from affecting the filter characteristics, so that the operational amplifier ensures a high gain over the pass band of the filter. Is a prerequisite. Therefore, it is not suitable for application to a high frequency band where it is difficult to increase the band of the operational amplifier.
[0004]
On the other hand, the Gm-C filter that forms an integrator with an open-loop transconductor and a capacitor is suitable for a wideband filter because the unity gain frequency of the integrator corresponds to the pole frequency of the filter. Here, the unity gain frequency is a transconductance value, that is, g. _m Proportional to value. However, the linearity of the filter is g _m Therefore, a good linearity is required for the transconductor itself.
[0005]
Therefore, a Gm-C filter is a promising candidate for a high frequency filter realized by a semiconductor integrated circuit. However, since a high pole frequency is required here, g _m It is desirable for the value itself to be large, and for good distortion properties, i.e. g _m Good linearity is essential for many applications.
In addition, such a filter function is often required as a pre-process for digital signal processing or as a part of a large scale integrated circuit, and is highly integrated, especially in a CMOS manufacturing process with good compatibility with a digital integrated circuit. There is a strong demand for realizing the functions.
[0006]
FIG. 7 shows a basic transconductor composed of a differential pair composed of MOS transistors (hereinafter referred to as g for convenience). _m FIG. As shown, this g _m The cell includes MOS transistors M1 and M2 and a current source IS, the sources of the transistors M1 and M are connected to the current source IS, and voltages V1 and V2 are applied to the gates, respectively.
[0007]
This g _m In the cell, the difference between the drain currents I1 and I2 of the transistors M1 and M2 is given by:
[0008]
[Expression 1]

[0009]
In formula (1), I _s Is a supply current value of the current source IS, and V1 and V2 are input voltages applied to the gates of the transistors M1 and M2, respectively. According to the equation (1), when the input voltage V1 = V2, g _m Takes the maximum value and this maximum value g _{m, MAX} Is given by:
[0010]
[Expression 2]

[0011]
In formula (2), I _D Is the drain current of the transistor. Equation (2) is the transconductance of a single element of the MOS transistor. As can be seen from equation (1), g _m Includes a nonlinear term. For this reason, as the amplitude (V1-V2) of the differential input voltage increases, g _m Decreases and exhibits large non-linearity. Also, the degree of this non-linearity is beyond the acceptable range of many applications.
[0012]
To date, g _m Several linearization methods for improving cell linearity have been proposed. Figure 8 shows g with improved linearity _m An example of a cell is shown.
As shown, this g _m The cell is composed of nMOS transistors N1, N2, g constituting a differential pair. _m For adjustment, nMOS transistors N3 and N4 connected between the sources of the transistors N1 and N2, pMOS transistors P1 and P2 constituting the load of the differential pair, and an nMOS transistor N5 for supplying an operating current to the differential pair. N6.
[0013]
Since the nMOS transistors N3 and N4 operate in the triode region, these are hereinafter referred to as triode region transistors. The gate of the transistor N3 is connected to the gate of the transistor N1, one input voltage V1 of the differential input voltage is input, the gate of the transistor N4 is connected to the gate of the transistor N2, and the other input voltage V2 of the differential input voltage Is entered.
By using the triode region transistors N3 and N4, g _m The linearity of the cell is improved, and when the gate voltage of one of the triode region transistors connected in parallel at the time of large amplitude input increases, the on-resistance decreases, and g _m To offset the decline.
G shown in FIG. _m Cell g _m Is obtained as follows.
[0014]
[Equation 3]

[0015]
In equation (3), K _i Is K of the input transistors N1 and N2 (ratio W / L of channel width to channel length), K _t Is K of a triode transistor. Linearization can be realized by optimizing the size ratio of the two triode transistors connected between the input transistors N1 and N2 constituting the differential pair and their sources. Usually linearity is K _i Is 4-8K _t The best in the range.
Here, for example, K _i = 4K _t Then g based on equation (3) _m Is obtained as follows.
[0016]
[Expression 4]

[0017]
As can be seen from the equation (2), g thus obtained _m The value is the original g _m Will be much smaller than. The pole frequency of the Gm-C filter is g _m Since it is determined by / C, g _m Must be increased. For this reason, the g of this method _m G in the cell _m A large bias current is required to secure the value, leading to an increase in power consumption. In addition, as the number of elements increases, _m There is a problem that the characteristics of the cell are greatly affected, and the phase characteristics are particularly deteriorated.
[0018]
Not only the method shown in FIG. 8, but also in some other linearization methods, g _m The value is the original g _m Smaller, eventually the same bias current I _D Compared with g _m It can be said that linearity is ensured at the expense of.
[0019]
FIG. 9 shows the original g of the MOS element. _m Value is obtained and linearity is good _m An example of a cell is shown. As shown, this g _m The cell is composed of a differential pair consisting of MOS transistors M1 and M2 whose sources are grounded. The common-mode voltage V is applied to the gate of the transistor M1. _C And differential input voltage v _i Sum V / 2 _C + V _i / 2 is input, and the common-mode voltage V is applied to the gate of the transistor M2. _C And differential input voltage v _i Difference from / 2 V _C -V _i / 2 is input. Output currents I1 and I2 are taken from the drains of the transistors M1 and M2, respectively.
[0020]
The drain currents of the transistors M1 and M2 are obtained by the following equations, respectively.
[0021]
[Equation 5]

[Formula 6]

[0022]
Then, by the equations (5) and (6), g consisting of the transistors M1 and M2 _m The cell output differential current I2-I1 is obtained as follows.
[0023]
[Expression 7]

[0024]
As shown in equation (7), g shown in FIG. _m If the difference current I2-I1 is taken out as the output of the cell, linear input / output characteristics can be obtained.
FIG. 10 shows a circuit for extracting the output difference current I2-I1 between the transistors M1 and M2. As shown, this circuit consists of two differential pairs consisting of nMOS transistors M1, M2, M3 and M4, two current mirror circuits consisting of pMOS transistors P1, P2, P3 and P4, and the drains of transistors M2 and M4. It is comprised by the capacitor C connected to. The current mirror circuit composed of transistors P1 and P2 constitutes a differential pair load circuit composed of transistors M1 and M2, and the current mirror circuit composed of transistors P3 and P4 constitutes a differential circuit composed of transistors M3 and M4. A pair of load circuits is formed.
[0025]
G shown in FIG. _m Since a current mirror circuit is inserted in the signal path in the cell, the parasitic pole frequency is relatively low, which is not suitable for a high frequency filter. That is, the phase comparator characteristic may be deteriorated when the phase characteristic at the unity gain frequency when the integrator is configured deviates from −90 ° of the ideal integrator. Therefore, it is not suitable for a filter sensitive to phase characteristics such as an equiripple phase filter.
[0026]
Next, the source grounding g of the low current source load _m Consider the input / output characteristics of the cell.
FIG. 11 shows a transistor g1 composed of transistors M1 and M2 having a constant current source load and having a common source. _m An example of a cell is shown. As shown in the figure, a constant current I0 is supplied to the transistors M1 and M2 by a constant current source connected to each drain. In this case, the difference current i between the output currents of the transistors M1 and M2 ₁ -I ₂ Is obtained by the following equation.
[0027]
[Equation 8]

[0028]
The in-phase component of the output current satisfies the following formula.
[0029]
[Equation 9]

[0030]
This g _m When the integrator is constituted by a cell, a capacitive element is connected between the output terminals, that is, the drains of the transistors M1 and M2. However, in the case of the constant current source load shown in FIG. Linear difference current i ₁ -I ₂ Cannot be taken out as the current between the terminals of the capacitive element constituting the integrator. That is, the change current of each transistor with respect to the input signal voltage follows a well-known square characteristic, and when the input voltage change time in FIG. ₁ > -I ₂ A large common-mode current component flows through the transistors M1 and M2.
[0031]
Here, as shown in FIG. 12, the common-mode feedback circuit (CMFB) _f = I _oc / 2 = (i ₁ + I ₂ ) / 2 is assumed to be a compensation current and supplied by a constant current source.
[0032]
When the common-mode output current is removed, the differential output current i flowing through the capacitive element _od Is obtained as follows.
[0033]
[Expression 10]

[0034]
[Expression 11]

[0035]
As can be seen from equation (11), the differential output current i _od Indicates a linear characteristic with respect to the input voltage.
[0036]
As described above, the common-mode component is removed by the common-mode feedback circuit, so that _m Cell linear g _m Characteristics are obtained. Where g _m As can be seen from Equation (11), the value itself is determined by the size of the input / output transistor (aspect ratio K) and the common-mode potential of the input signal.
[0037]
[Problems to be solved by the invention]
By the way, the conventional g described above. _m In the cell, in the case of the common-source output system in which the common-mode output current, that is, the common-mode gain is very large, there is a big problem in realizing the common-mode feedback circuit.
FIG. 13 shows a g-phase feedback circuit. _m It is a circuit diagram which shows the structure of a cell. As shown in the figure, the common-mode feedback circuit (CMFB) 10 receives the output of the differential pair composed of the transistors M1 and M2, and controls the current supplied to the transistors M1 and M2 in response thereto. _B Is output.
[0038]
FIG. 14 shows g shown in FIG. _m It is a circuit diagram which shows one structural example of a cell.
As shown in the figure, a differential pair is formed by the transistors M1 and M2. The sources of the transistors M1 and M2 are grounded, the load transistor P1 is connected to the drain side of the transistor M1, and the load transistor P2 is connected to the drain of the transistor M2. The input signal S is applied to the gates of the transistors M1 and M2. _in1 And S _in2 Are respectively applied. Load capacitive elements C1 and C2 are connected to the output terminals of the differential pair, that is, the drains of the transistors M1 and M2, respectively. Here, when the capacitance values of the capacitive elements are both 2C, the load capacitance between the output terminals of the differential pair is C.
[0039]
Transistors P3 and P4 constitute a current mirror circuit. The transistor M3 is connected to the drain side of the transistor P3, and the transistors M4 and M5 are connected in parallel to the drain side of the transistor M4. The reference voltage V is applied to the gate of the transistor M4. _cm Is applied to the gates of the transistors M4 and M5. _O1 And V _O2 Is applied. Control voltage V from the connection point between the drains of the transistors M3 and P3 _B Is taken out and input to the gates of the load transistors P1 and P2.
[0040]
In the circuit configuration described above, the common-mode feedback circuit 10 is configured by the transistors P3 and P4 and the transistors M3, M4, and M5. In the common-mode feedback circuit, a differential circuit is configured by the transistors M3, M4, and M5. _O1 And V _O2 Common-mode potential and reference potential V _cm Control voltage V output as a comparison result _B Is fed back to the gates of the load transistors P1 and P2 to control the in-phase component of the bias current supplied to the transistors M1 and M2, and the output V _O1 And V _O2 To maintain the in-phase component at a desired potential.
[0041]
FIG. 15 illustrates common-mode output potential control by the common-mode feedback circuit described above. _m It is the block diagram which generalized the structure of the cell.
In FIG. 15, g _i Is the common-mode transconductance of the input transistor, R ₀ Is g _m Transistors constituting the cell, that is, drain resistances of the transistors M1 and M2, C ₀ Is g _m The in-phase component of the cell load capacitance and the parasitic capacitance. G _S Is g _m The transconductance of the differential circuit that detects the common-mode component of the output voltage of the cell, g _f Is the transconductance of the transistors P1 and P2 forming the current source load of the transistors M1 and M2, and R _f Is g _m The output resistance of the differential circuit that detects the common-mode component of the cell output voltage, C _f Is the input capacitance of the gate terminals of the transistors P1 and P2 forming the current source load and the parasitic capacitance associated with the connection node.
[0042]
Hereinafter, referring to FIG. _m In-phase feedback control in the cell will be described.
As shown, the common-mode input voltage V _i Is g _m G of differential pair of cells _i Is converted into a voltage-current, and the output node is driven. The output impedance that becomes the load at this time is R ₀ And C ₀ It becomes by.
g _m Common-mode output potential V included in cell output ₀ Is detected by a differential circuit that detects an in-phase output potential. As shown, in this common-mode output detection differential circuit, the transconductor g _S Have this g _S Load is R _f And C _f Consists of. g _S Driven by _m The current source load of the cell is the transconductance g _f And the control voltage fed back by this feedback loop ₀ And C ₀ G _m Drives the cell output load. By this control, g _m Cell common-mode output potential V ₀ Is controlled to a desired level.
[0043]
According to FIG. _m The input / output transfer function of the common-mode potential in the cell is given by:
[0044]
[Expression 12]

[0045]
In Formula (12), A ₀ Is g _m Cell common-mode gain, A _f Indicates the loop gain of the common-mode feedback circuit. In the equation (12), the function H _f (S) is given by the following equation.
[0046]
[Formula 13]

[0047]
In equation (13), ω ₀ And Q are given by the following equations, respectively.
[0048]
[Expression 14]

[0049]
FIG. 16 is a layout diagram illustrating the pole-zero layout of the transfer function based on Expression (13).
As can be seen from Equation (13) and FIG. 16, the transfer function of the system having the common-mode feedback control function shown in FIG. 15 has a complex conjugate pole pair. As a result, in particular the original common-mode gain A ₀ (Here A ₀ = G _i R ₀ ) Large source grounding g _m In the case of the cell, there is a big problem in setting the output common-mode potential by the common-mode feedback circuit.
[0050]
As can be seen from Equation (12), the common-mode gain A ₀ Loop gain A of the common-mode feedback circuit _f Need to be larger. As an example, if the phase error at the unity gain frequency of the Gm-C integrator is to be kept at 0.7 ° or less, the DC gain needs to be about 40 dB or more. Source ground g _m In case of cell, common mode gain A ₀ Is equivalent to this. Actually, the loop of the common-mode feedback circuit has a narrower band. _f For example, a value of 80 dB is required. Here, Equation (13) indicates that the in-phase transfer function has a complex conjugate pole pair. Further, as can be seen from this equation, Q at this pole frequency is the loop gain A of the common-mode feedback circuit. _f Is proportional to the route. That is, the common-mode gain A ₀ Loop gain A of common-mode feedback circuit to suppress _f When Q is increased, the Q at the pole frequency also increases, and as a result, the peak level of the common-mode gain at the pole frequency increases, and the common-mode gain cannot be suppressed before and after the pole frequency, and a stable filter cannot be realized. .
[0051]
The present invention has been made in view of such circumstances, and an object of the present invention is to provide a differential type g. _m An object of the present invention is to provide a transconductor circuit that can suppress a common-mode gain by feedback-controlling a common-mode component in a cell, and can realize a stable filter with good linearity.
[0052]
[Means for Solving the Problems]
To achieve the above object, the transconductor circuit of the present invention has a first input signal applied to the gate, a first differential transistor whose source is grounded, and a second input signal applied to the gate. A common signal for outputting a control signal in accordance with a second differential transistor whose source is grounded and an in-phase component of the output signal obtained from the output terminals of the first and second differential transistors and a reference signal. A component control circuit; a first current supply circuit connected to the output terminal of the first differential transistor for supplying a current corresponding to the control signal to the first differential transistor; and the second difference. A second current supply circuit connected to the output terminal of the dynamic transistor and supplying a current corresponding to the control signal to the second differential transistor; the output terminal of the first differential transistor; and the control signal A first load capacitor connected between the output terminal and a second load capacitor connected between the output terminal of the second differential transistor and the output terminal of the control signal; .
[0053]
In the present invention, it is preferable that the first current supply circuit includes a first load transistor having an output terminal connected to the first differential transistor and a gate to which the control signal is input. The second current supply circuit includes a second load transistor having an output terminal connected to the second differential transistor and a gate to which the control signal is input.
[0054]
In the present invention, the size of each transistor is preferably set so that the transconductance of the first and second differential transistors is smaller than the transconductance of the first and second load transistors. Is done.
[0055]
In the present invention, it is preferable that the first bypass current source connected in parallel with the first differential transistor and the second bypass connected in parallel with the second differential transistor. And a current source.
[0056]
In the present invention, it is preferable that the common-mode component control circuit is connected to a current mirror circuit and one current output terminal of the current mirror circuit, and a first control transistor is supplied with a reference signal at the gate. And second and third output terminals connected to the other current output terminal of the current mirror circuit in parallel, and output signals obtained from the output terminals of the first and second differential transistors are input to the gates, respectively. And a control transistor.
[0057]
In the present invention, preferably, a first cascode transistor is connected between the output terminal of the first differential transistor and the first load transistor, and the output of the second differential transistor. A second cascode transistor is connected between the terminal and the second load transistor.
[0058]
In the present invention, preferably, a predetermined bias voltage is input to the gates of the first and second cascode transistors.
[0059]
In the present invention, preferably, a first switching element that is conductive during operation and is cut off during non-operation is connected between a source of the first differential transistor and a ground potential. Connected between the source of the differential transistor and the ground potential is a second switching element that conducts during operation and shuts off during non-operation.
[0060]
In the present invention, preferably, a switching element that is cut off during operation and conductive during non-operation is connected between the gates of the first and second load transistors and the ground potential.
[0061]
In addition, the transconductor circuit of the present invention is a transconductor circuit including at least two transconductors in which a differential input terminal and a differential output terminal are connected in common and switch between operating / non-operating states according to an enable signal. The transconductor is connected to the differential pair in which a differential input signal is input to the gates of the first and second differential transistors and the output terminal of the differential pair as the differential input terminal, First and second load transistors for supplying a bias current to the first and second differential transistors, and an in-phase component of a differential output signal obtained from the output terminal of the differential pair and a reference signal A common-mode component control circuit that generates a control signal and outputs the control signal to the gates of the first and second load transistors; and output terminals of the first and second differential transistors; The enable signal is connected between the first and second load capacitors respectively connected between the output terminals of the control signal, the source of the first and second differential transistors and the ground potential. Are connected between the gates of the first and second load transistors and the ground potential, and are turned on in response to the enable signal in response to the enable signal. And a third switching element that is cut off during operation and conductive during non-operation.
[0062]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing an embodiment of a transconductor circuit according to the present invention. As shown, this transconductor circuit (hereinafter referred to as g _m (Referred to as a cell) is a differential pair consisting of transistors M1 and M2 whose sources are grounded, current source transistors P1 and P2 constituting the load of the differential pair, current sources IS1, IS2 and load capacitance elements C1, C2. And an in-phase feedback circuit (CMFB) 100.
[0063]
The input signal S is applied to the gates of the transistors M1 and M2, respectively. _in1 And S _in2 Is entered. A load transistor P1 is connected to the drain of the transistor M1, and a load transistor P2 is connected to the drain of the transistor M2. The current source IS1 is connected to the drain of the transistor M1, and the current source IS2 is connected to the drain of the transistor M2.
The common-mode feedback circuit 100 controls the control signal V according to the common-mode component of the output signal of the differential pair composed of the transistors M1 and M2. _B Is output to the gates of the load transistors P1 and P2.
[0064]
Control signal V _B The load capacitive element C1 is connected between the output node of the transistor M1 and the drain of the transistor M1, and the control signal V _B The load capacitive element C2 is connected between the output node of the transistor M2 and the drain of the transistor M2.
That is, g of this embodiment _m In the cell, the load capacitance element connected to the drain side of the transistors M1 and M2 constituting the differential pair is a conventional g. _m The other electrode is not grounded like a cell, but is connected to the output terminal of the common-mode feedback circuit. That is, the load capacitance elements C1 and C2 are each composed of a differential pair g _m Connected between the output terminal of the cell and the output terminal of the common-mode feedback circuit.
[0065]
Further, as shown in FIG. 1, a part (C1 ′, C2 ′) of the load capacitance is connected between the output terminal of the differential pair and the ground potential as in the prior art, and the other part is output of the differential pair It is also possible to connect between the terminal and the output terminal of the common-mode feedback circuit. In such a configuration, the capacities of the load capacitative elements C1, C2 and C1 ′, C2 ′ are determined so that the load capacities viewed from the output terminals of the differential pair have desired values. By doing so, the differential load capacity as the capacity of the integrator is not changed. Therefore, the characteristic of the Gm-C integrator or filter by this does not change.
[0066]
Next, g of this embodiment _m Consider the common-mode gain in the cell. First, in the low frequency region, A is almost the same as in the past. ₀ / A _f Is obtained. Also, the primary zero (1 / τ _f The common-mode gain increases with the characteristic of 6 dB / oct.
Conventional g _m In the cell, as the frequency is further increased, the common mode gain peaks due to the poles of the transfer function. On the other hand, g of this embodiment _m In the cell, the load capacitor C functions as an AC shunt capacitor, and the load transistor M, which is a high impedance current source load, is diode-connected in the low frequency region, and changes to a low impedance load.
[0067]
In this case, the transconductor of the input transistors M1 and M2 is g _i The transconductor of the load transistors P1 and P2, which are diode-connected in a direct current, is g _p Then g _m The common-mode gain of the cell is g _i / G _P It becomes. Therefore, g _i <G _P By setting the sizes of the transistors M1, M2 and P1, P2 so that _m The maximum value of the common mode gain of the cell can be 0 dB or less. In reality, common-mode transconductor g _i Is the differential g that constitutes the integrator _m Cell transconductor g _m Is uniquely determined by the load transistor g _P By setting a large value for g _i <G _P Can be realized.
[0068]
G _P Although it is possible to increase the size by adjusting the sizes of the transistors P1 and P2, as shown in FIG. 1, there is also a method of flowing a bias current so as to bypass the transistors M1 and M2 constituting the differential pair, respectively. . This is a trade-off with current consumption. _m (Ie g _i G) without changing _P Can be set large.
[0069]
In the higher frequency range, the common-mode output impedance and the common-mode parasitic capacitance related to the output node (or the remaining output-side integrator capacitance when only a part of the integrator capacitance is AC shunt capacitance) are used. The common-mode gain decreases at -6 dB.
[0070]
As described above, the g of this embodiment _m The maximum value of the common mode gain of the cell is g _i / G _P Thus, the peak of gain due to the pole of the transfer function as in the conventional case does not occur. Maximum value g _i / G _P Can be controlled to 0 dB or less by setting the transistor size or by setting a large bypass current flowing through the load transistors P1 and P2. As a result, the common-mode gain can be suppressed and the source-grounded differential pair g _m The linearity of the cell can be improved, and a stable Gm-C integration circuit or filter can be configured.
[0071]
FIG. 2 shows g of this embodiment. _m It is a circuit diagram which shows one structural example of a cell.
As shown, g of this embodiment _m The cell includes a differential pair consisting of nMOS transistors N2 and N3, a differential pair consisting of nMOS transistors N4 and N5, an nMOS transistor N10 to N19, an in-phase feedback circuit 100 consisting of pMOS transistors P9 to P13, load capacitance elements C1 and C2, and The current sources IS1, IS2, IS3, and IS4 are configured.
[0072]
In the differential pair composed of the transistors N2 and N3, the source of the transistor N2 is grounded via the transistor N4, and the source of the transistor N3 is grounded via the transistor N5. Transistors P1 and P3 are connected in series on the drain side of the transistor N2, and transistors P2 and P4 are connected in series on the drain side of the transistor N3. The current source IS1 is connected to the drain of the transistor N2, and the current source IS2 is connected to the drain of the transistor N3. The input signal S is applied to the gate of the transistor N2. _p1 And the input signal S is applied to the gate of the transistor N2. _n1 Is entered.
In the differential pair composed of the transistors N6 and N7, the source of the transistor N6 is grounded via the transistor N8, and the source of the transistor N7 is grounded via the transistor N9. Transistors P5 and P7 are connected in series on the drain side of the transistor N6, and transistors P6 and P8 are connected in series on the drain side of the transistor N7. The current source IS3 is connected to the drain of the transistor N6, and the current source IS4 is connected to the drain of the transistor N7. The input signal S is applied to the gate of the transistor N6. _p2 And the input signal S is applied to the gate of the transistor N7. _n2 Is entered.
[0073]
The enable signal V is applied to the gates of the transistors N4, N5, N8, and N9. _en Is applied. Therefore, the enable signal V _en Are at the high level, the transistors N4, N5, N8, and N9 are in a conductive state, and the sources of the transistors N2, N3 or N6, N7 that constitute the differential pair are grounded. That is, g shown in FIG. _m The cell is composed of a common source type differential pair.
Enable signal V _en When N is low, the transistors N4, N5, N8, and N9 are cut off. _m The cell does not work.
[0074]
Bias voltage V output from the common-mode feedback circuit at the gates of the transistors P3, P4 and P7 and P8 _B0 Is applied.
The gates of the transistors P1, P2 and P5, P6 are connected to the drain of the transistor N1, and the gate of the transistor N1 is connected to the output terminal of the inverter INV1.
Enable signal V _en Is at the high level, the output terminal of the inverter INV1 is at the low level, and the transistor N1 is non-conductive. At this time, the control voltage V output by the common-mode feedback circuit 100 to the gates of the transistors P1, P2 and P5, P6. _B Is applied. That is, at this time, the operating current supplied to the transistors N2, N3 and N6, N7 constituting the differential pair is the control voltage V output from the common-mode feedback circuit 100. _B It depends on.
[0075]
Enable signal V _en Is at the low level, the output terminal of the inverter INV1 is at the high level. At this time, since the transistor N1 is in a conductive state and its drain is held at the ground potential, the transistors P1, P2, and P5, P6 are in a conductive state. However, as described above, since the transistors N4, N5, N8, and N9 are cut off at this time, g _m The cell does not work.
[0076]
The drain of the transistor N2 and the drain of the transistor N6 are connected, and a differential voltage V from the connection point (output node) ND1. _O1 Is output. Similarly, the drain of the transistor N3 and the drain of the transistor N7 are connected, and the differential voltage V from the connection point (output node) ND2 is connected. _O2 Is output.
The output node ND1 is g _m The output node ND2 is connected to the output terminal outn of the cell, and g _m It is connected to the output terminal outp of the cell.
Further, the output node ND1 and the control voltage V _B The load capacitance element C1 of the differential pair is connected between the output node of the output node ND2 and the control voltage V _B The load capacitance element C2 of the differential pair is connected between the output terminals of the first and second output terminals.
[0077]
In the common-mode feedback circuit 100, the transistors P9, N10 and N11 are connected to the power supply voltage V _CC And ground potential GND. The gate and drain of the transistor P9 are connected. Further, a reference voltage V input from the outside to the gate of the transistor N10. _CR And the enable signal V is applied to the gate of the transistor N11. _en Is entered.
[0078]
The sources of the transistors P10 and P11 are both connected to the power supply voltage V _CC And the gates of these transistors are connected.
Transistors P12 and P13 are connected to the drain sides of the transistors P10 and P11, respectively, and the gates of these transistors are both connected to the gate of the transistor P9. The connection point between the gates of the transistors P10 and P11 is connected to the drain of the transistor P13.
[0079]
The drains of the transistors N14 and N15 are connected to the drain of the transistor P12, and the sources of the transistors N14 and N15 are grounded through the transistors N16 and N17, respectively. The reference voltage V is applied to the gates of the transistors N14 and N15. _CR Is applied, and the enable signal V is applied to the gates of the transistors N16 and N17. _en Is applied.
The drains of the transistors N12 and N18 are connected to the drain of the transistor N13, and the sources of the transistors N12 and N18 are grounded through the transistors N13 and N19, respectively. The gate of the transistor N12 is connected to the node ND1, and the gate of the transistor N18 is connected to the node ND2. That is, the differential output signal V is applied to the gate of the transistor N12. _O1 Is applied, and the differential output signal V is applied to the gate of the transistor N18. _O2 Is applied. The enable signal V is applied to the gates of the transistors N13 and N19. _en Is applied.
[0080]
In the common-mode feedback circuit 100 configured as described above, the transistors P10 and P12 and P11 and P13 form a current mirror circuit. The transistor P9 has an optimum bias voltage V for the transistors P12 and P13 and the transistors P3, P4, P7 and P8 which are cascode-connected together with the transistor N10. _B0 To maximize the dynamic range.
[0081]
Hereinafter, g shown in FIG. _m The operation of the cell will be described.
G having the configuration described above. _m The cell has two differential pairs consisting of transistors N2 and N3 and two differential pairs consisting of transistors N6 and N7. These differential pairs have common differential output nodes ND1 and ND2 and common load capacitance elements C1 and C2. Enable signal V _en When is at high level, g _m The cell is in operation and a differential input signal S is generated by a differential pair consisting of transistors N2 and N3. _p1 And S _n1 Is output to the output nodes ND1 and ND2, and the differential input signal S is output by the differential pair composed of the transistors N2 and N3. _p2 And S _n2 A differential signal corresponding to is output to the nodes ND1 and ND2.
[0082]
Output signal V of differential output nodes ND1 and ND2 _O1 And V _O2 Are input to the common-mode feedback circuit 100, respectively. The common-mode feedback circuit 100 allows the differential output signal V _O1 And V _O2 In-phase component and input reference voltage V _CR In response to the control signal V _B Are generated and input to the gates of transistors P1, P2 and P5, P6 that supply a bias current to the differential pair. By this feedback control, the differential output signal V output from the two differential pairs. _O1 And V _O2 The in-phase component of is controlled. As an example, the differential output signal V is generated by the common-mode feedback circuit 100, for example. _O1 And V _O2 The in-phase component of the reference voltage V _CR Can be controlled to the same level.
[0083]
In the differential pair consisting of transistors N2 and N3 and the differential pair consisting of transistors N6 and N7, g _m In order to increase the output impedance of the cell, a current source load is constituted by pMOS transistors connected in series. Furthermore, in order to expand the amplitude of the output signal, that is, the output dynamic range, a so-called wide swing cascode configuration is provided.
Further, only the bias currents of the load transistors P1, P2 and P5, P6, which are diode-connected in DC, are increased, and the common-mode gain g _i / G _P Current sources IS1, IS2, IS3 and IS4 are connected in parallel with the transistors N2, N3 and N6 and N7 constituting the differential pair, respectively.
[0084]
G shown in FIG. _m The cell has an enable signal V _en The operation state is controlled by.
Enable signal V _en Are at the high level, the switching transistors connected to the ground side of the differential pair and the common-mode feedback circuit 100 are all in a conducting state, and the transistor N1 is in a non-conducting state. For this reason, g _m The cell is in operation and the differential input signal S _p1 And S _n1 And S _p2 And S _n2 Are output to the differential output terminals outp and outn.
On the other hand, the enable signal V _en Is low, all the switching transistors connected to the ground side of the differential pair and the common-mode feedback circuit 100 are in a non-conductive state, and the transistor N1 is in a conductive state. For this reason, g _m The cell is in a non-operating state, the two differential pairs are in a high impedance state, and capacitors C1 and C2 are connected to the output terminals outn and outp, respectively. Note that the other terminals of the capacitors C1 and C2 are grounded via a conducting transistor N1.
[0085]
For this reason, g _m When the cell is in a non-operating state, its load capacitance elements C1 and C2 are g _m In another operating state where the output terminals are commonly connected to the differential output terminals outn and outp of the cell. _m Driven by the cell. That is, a plurality of g terminals whose output terminals are commonly connected. _m In the cell, some g _m By making the cell non-operating, the pole frequency can be changed stepwise.
[0086]
FIG. 2 shows the g of this embodiment. _m It only shows one configuration example of the cell, and g of this embodiment shown in FIG. _m The cell can take other configurations. For example, in the differential pair, the sources of the transistors N2 and N3 are connected in common, and the connection point is grounded via the switching transistor. Similarly, the sources of the transistors N6 and N7 can be connected in common, and the connection point can be grounded via another switching transistor. In this case, the enable signal V _en Is low level _m When the cell is in a non-operating state, since the sources of the two transistors constituting the differential pair are connected, the gate-source capacitance of the transistor is expressed as a differential input capacitance. For this reason, this g _m For example, the parasitic capacitance increases for the circuit of the previous stage that drives the cell, which is not desirable. However, when this does not cause a problem, the number of switching transistors can be reduced by adopting such a configuration.
[0087]
As described above, the g of this embodiment _m There are various modifications to the cell, but the basic configuration remains the same. That is, the common-mode output potential of the outputs from the differential pair is compared with the reference voltage, and g _m By controlling the control voltage fed back to the gate of the transistor constituting the current source load of the cell, the in-phase component of the output of the differential pair is controlled based on the reference voltage. By connecting a load capacitive element driven by the differential pair between the output terminal of the differential pair and the gate terminal of the transistor forming the current source load, g _m It is possible to avoid the occurrence of a peak due to the pole in the common mode gain of the cell, and to control the maximum value of the common mode gain to 0 dB or less.
[0088]
FIG. 3 shows g of this embodiment. _m The obtained amplitude characteristics and phase characteristics based on the cell transfer function are shown. For comparison, the conventional g _m An example of amplitude characteristics and phase characteristics in the cell is shown.
In FIG. 3, line A and line B are respectively g of this embodiment shown in FIG. _m The differential amplitude characteristics and common-mode amplitude characteristics of the cell are shown, or for comparison, lines C and D are respectively the conventional g _m Cell, eg g shown in FIG. _m The differential amplitude characteristic and in-phase amplitude characteristic of the cell are shown.
[0089]
As shown in FIG. _m The cell is a conventional g _m It has almost the same differential amplitude characteristics as the cell.
Conventional g _m Compared to the cell, g of this embodiment _m As described above, the differential gain of the cell slightly decreases. _m In order to suppress the common-mode gain in the cell, the current source connected in parallel with the transistors constituting the differential pair g _m This is due to a slight decrease in the output impedance of the cell. Therefore, if the maximum value of the common-mode gain can be realized only by setting the transistor size, a current source connected in parallel to the differential pair is not necessary. _m The cell exhibits exactly the same differential transfer characteristics as the conventional one.
[0090]
G of this embodiment _m Since the occurrence of the peak of the common-mode gain is suppressed in the cell, as can be seen from the curves C and D in FIG. _m G of this embodiment compared to the cell _m The common mode gain of the cell is suppressed to 0 dB or less. That is, g of this embodiment _m In the cell, the common-mode gain is _m It can be kept lower than the cell. For this reason, g of this embodiment _m By using cells, it is possible to construct a filter with good linearity and good stability.
[0091]
FIG. 4 shows the g of the present invention. _m G composed of cells _m It is a circuit diagram which shows an example of a Gm-C circuit with a variable value. As shown, for example, usually one g _m Cell and this g _m A plurality of g terminals each having an input terminal and an output terminal connected in common to a Gm-C circuit composed of load capacitive elements driven by cells. _m Cell, in the example of FIG. _m Cells and their g _m A Gm-C circuit is constituted by the common load capacitance element C driven by the cell.
[0092]
In the Gm-C circuit shown in FIG. _m G with value _m Cell g _m1 , G _m2 And g _m3 Thus, the common load capacitance element C is driven. In this case, g _m Cell g _m1 , G _m2 And g _m3 The input terminal and the output terminal are connected in common.
G _m Cell g _m1 , G _m2 And g _m3 Is the g of this embodiment shown in FIG. _m A cell. Also, as shown, g _m Cell g _m1 , G _m2 And g _m3 Since the operating states of the cells are switched by enable signals en0, en1 and en2, respectively, g of the entire Gm-C circuit _m The value is set to the operating state g _m It switches in stages depending on the number of cells.
[0093]
In the Gm-C circuit thus configured, g _m Without changing the capacitance C of the capacitive element driven by the cell, g _m Only the value is switched in stages. The pole frequency of the Gm-C circuit is g _m In the Gm-C circuit shown in FIG. _m By setting the number of cells, the pole frequency of the Gm-C circuit can be switched stepwise.
[0094]
FIG. 5 shows g of this embodiment. _m An example of the configuration of a secondary state variable circuit constituted by cells is shown. As shown, this secondary state variable circuit is g _m Cell g _m1 , G _m2 , G _m3 And g _m4 It is constituted by. g _m Cell g _m1 And g _m3 Are connected in series, g _m Cell g _m2 Is g _m Cell g _m3 The signal corresponding to the output of _m Cell g _m1 Feedback to the output side of the _m Cell g _m4 Is g _m Cell g _m3 The signal corresponding to the output according to _m Cell g _m4 Feedback to the output side.
g _m Cell g _m1 And g _m2 To drive the load capacitance C, and g _m Cell g _m3 And g _m4 Due to this, another load capacity C is driven.
[0095]
g _m Cell g _m1 , G _m2 , G _m3 And g _m4 For example, g shown in FIG. _m Consists of cells. As described above, g shown in FIG. _m In the cell, there are two g _m A common load capacitance C is connected to the cell, and the common-mode feedback circuit has two g _m Shared by cell. Therefore, when configuring the Gm-C circuit shown in FIG. _m Cell g _m1 And g _m2 Pair and g _m Cell g _m3 And g _m4 As a pair, a secondary state variable circuit can be realized with a simple circuit configuration.
[0096]
In the secondary state variable circuit thus configured, each g _m Since the common-mode gain is suppressed to 0 dB or less in the cell, linearity is good and stable characteristics can be realized.
[0097]
FIG. 6 shows g of this embodiment. _m An example of the low pass filter comprised by the cell is shown. As shown, this low pass filter has two g _m Cell g _m1 And g _m2 It is constituted by.
As shown, g _m Cell g _m2 By g _m Cell g _m1 Further signal depending on _m Cell g _m1 Is fed back to the output side. g _m Cell g _m1 And g _m2 As a result, the load capacitance C is driven.
[0098]
In this low-pass filter, g _m Cell g _m1 And g _m2 For example, g shown in FIG. _m It is composed of cells. These g _m The cells have a common in-phase feedback circuit, and output terminals are connected in common to drive the load capacitor C.
[0099]
Similar to the secondary state variable circuit described above, the low-pass filter of this example uses g _m Since the common-mode gain of the cell is suppressed to 0 dB or less, the linearity of the filter is good and the transfer characteristic is stable.
[0100]
【The invention's effect】
As described above, according to the transconductor of the present invention, the original transconductance of the MOS transistor element can be obtained, and a Gm-C circuit with good linearity can be configured in principle. Furthermore, the transconductor is g _m Since the gate of the differential transistor pair that determines the value is an input and the drain is an output, it is possible to prevent deterioration of the phase characteristics of the transconductor due to a parasitic capacitance or a parasitic pole resulting therefrom. Therefore, by using the transconductor circuit of the present invention, a Gm-C filter having high current efficiency, suitable for a high frequency filter, and good linearity can be realized. In addition, the common-mode gain at one stage of the transconductor can be sufficiently suppressed, the instability factor due to the common-mode loop can be eliminated, the secondary state variable circuit and other filter circuits having stable characteristics can be realized, and the filter design There is an advantage that the degree of freedom can be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a transconductor according to the present invention.
FIG. 2 is a circuit diagram showing a configuration example of a transconductor according to the present invention.
FIG. 3 is a graph showing differential transmission characteristics and in-phase transmission characteristics of the transconductor of the present invention.
FIG. 4 is a circuit diagram showing an example of a pole frequency variable Gm-C circuit configured by the transconductor of the present invention.
FIG. 5 is a circuit diagram showing an example of a secondary state variable circuit configured by the transconductor of the present invention.
FIG. 6 is a circuit diagram showing an example of a low-pass filter constituted by the transconductor of the present invention.
FIG. 7 is a circuit diagram showing an example of a transconductor composed of a differential pair of conventional MOS elements.
FIG. 8 is a circuit diagram showing an example of a transconductor with improved linearity.
FIG. 9 is a circuit diagram showing an example of a transconductor composed of a common source type differential pair.
FIG. 10 is a circuit diagram showing a circuit for extracting an output difference current of a source grounded transconductor.
FIG. 11 is a circuit diagram showing an example of a common source transconductor having a constant current source load.
FIG. 12 is a circuit for considering the common-mode gain of a common source transconductor having a constant current source load.
FIG. 13 is a circuit diagram showing an example of a transconductor having an in-phase feedback circuit.
FIG. 14 is a circuit diagram showing a configuration example of a transconductor having an in-phase feedback circuit.
FIG. 15 is a generalized block diagram of a transconductor having an in-phase feedback circuit.
FIG. 16 is an arrangement diagram showing a pole-zero arrangement of a transfer function of a transconductor having an in-phase feedback circuit.
[Explanation of symbols]
10 ... In-phase feedback circuit, 100 ... In-phase feedback circuit, g _m1 , G _m2 , G _m3 , G _m4 ... Transconductor, V _CC ... power supply voltage, GND ... ground potential.

Claims (10)

A first differential transistor having a first input signal applied to the gate and a source grounded;
A second differential transistor having a second input signal applied to the gate and a source grounded;
An in-phase component control circuit that outputs a control signal according to the in-phase component of the output signal obtained from the output terminals of the first and second differential transistors and the reference signal;
A first current supply circuit connected to the output terminal of the first differential transistor and supplying a current corresponding to the control signal to the first differential transistor;
A second current supply circuit connected to the output terminal of the second differential transistor and supplying a current corresponding to the control signal to the second differential transistor;
A first load capacitor connected between an output terminal of the first differential transistor and an output terminal of the control signal;
A transconductor circuit having a second load capacitor connected between an output terminal of the second differential transistor and an output terminal of the control signal. The first current supply circuit includes a first load transistor having an output terminal connected to the first differential transistor and a gate to which the control signal is input.
2. The transconductor circuit according to claim 1, wherein the second current supply circuit includes a second load transistor having an output terminal connected to the second differential transistor and a gate to which the control signal is input. 3. The transconductor circuit according to claim 2, wherein the size of each of the first and second differential transistors is set such that the transconductance of the first and second differential transistors is smaller than the transconductance of the first and second load transistors. . A first bypass current source connected in parallel with the first differential transistor;
The transconductor circuit according to claim 1, further comprising a second bypass current source connected in parallel with the second differential transistor. The in-phase component control circuit includes a current mirror circuit,
A first control transistor connected to one current output terminal of the current mirror circuit and having a reference signal input to the gate;
Second and third control terminals connected in parallel to the other current output terminal of the current mirror circuit, and output signals obtained from the output terminals of the first and second differential transistors are input to the gates, respectively. The transconductor circuit according to claim 1, further comprising a transistor. A first cascode transistor is connected between the output terminal of the first differential transistor and the first load transistor;
3. The transconductor circuit according to claim 2, wherein a second cascode transistor is connected between the output terminal of the second differential transistor and the second load transistor. 7. The transconductor circuit according to claim 6, wherein a predetermined bias voltage is inputted to the gates of the first and second cascode transistors. Between the source of the first differential transistor and the ground potential, a first switching element that is conductive during operation and is cut off during non-operation is connected,
2. The transconductor circuit according to claim 1, wherein a second switching element that is conductive during operation and is cut off during non-operation is connected between a source of the second differential transistor and a ground potential. 3. The transconductor circuit according to claim 2, wherein a switching element that is cut off during operation and conductive during non-operation is connected between the gates of the first and second load transistors and the ground potential. A differential input terminal and a differential output terminal are commonly connected to each other, and include a transconductor circuit including at least two transconductors that switch between an operation state and a non-operation state according to an enable signal,
The transconductor is
A differential pair in which a differential input signal is input to the gates of the first and second differential transistors as the differential input terminal;
First and second load transistors connected to the output terminals of the differential pair for supplying a bias current to the first and second differential transistors;
A common-mode component control circuit that generates a control signal according to the common-mode component of the differential output signal obtained from the output terminal of the differential pair and the reference signal, and outputs the control signal to the gates of the first and second load transistors. When,
First and second load capacitors respectively connected between an output terminal of the first and second differential transistors and an output terminal of the control signal;
First and second switching elements that are connected between the sources of the first and second differential transistors and a ground potential, and are turned on in operation according to the enable signal and cut off when not in operation;
A transconductor circuit having a third switching element connected between the gates of the first and second load transistors and a ground potential, which is cut off during operation according to the enable signal and is turned on during non-operation.

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