JP4545133B2 - Semiconductor memory device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体記憶装置及びその製造方法に関する。   The present invention relates to a semiconductor memory device and a manufacturing method thereof.
従来より、大規模高集積化が容易な半導体記憶装置の一つとして、1トランジスタ、1キャパシタにより1つのメモリセルを構成しうるDRAM(Dynamic Random Access Memory)が広く使用されている。   Conventionally, a DRAM (Dynamic Random Access Memory) capable of forming one memory cell with one transistor and one capacitor has been widely used as one of semiconductor memory devices that can be easily integrated on a large scale.
DRAMは、図18(a)に示すように、ゲートGがワード線WLに接続され、一方のソース/ドレインS/Dがビット線BLに接続されたMOSトランジスタ(転送トランジスタTr)と、他方のソース/ドレインS/Dに一方の電極が接続されたキャパシタC1とにより一のメモリセルが構成される。   As shown in FIG. 18A, the DRAM includes a MOS transistor (transfer transistor Tr) in which the gate G is connected to the word line WL and one source / drain S / D is connected to the bit line BL, and the other One memory cell is constituted by the capacitor C1 having one electrode connected to the source / drain S / D.
DRAMにおける記憶情報の書き込みは、ワード線WLに所定の電圧を印加して転送トランジスタTrをONにした状態でビット線BLに所定の電圧を印加することによりキャパシタC1に電圧を印加し、キャパシタC1に電荷を充電することにより行われる。キャパシタC1に電荷を充電した後にワード線WLの電圧を下げて転送トランジスタTrをOFF状態にすると、キャパシタC1に蓄えられた電荷は逃げ道をふさがれ、この電荷はしばらくの間保持されることとなる。これにより、記憶情報が書き込まれたこととなる。   The storage information is written in the DRAM by applying a predetermined voltage to the bit line BL while applying a predetermined voltage to the word line WL and turning on the transfer transistor Tr, thereby applying a voltage to the capacitor C1. This is done by charging a charge. When the voltage of the word line WL is lowered after the capacitor C1 is charged and the transfer transistor Tr is turned off, the charge stored in the capacitor C1 is blocked and the charge is held for a while. . Thereby, the stored information is written.
記憶情報の読み出しは、ビット線BLをフローティングにした状態でワード線WLに電圧を印加して転送トランジスタTrをON状態とし、ビット線BLに現れたキャパシタC1の電荷をセンスアンプにより読み取ることにより行われる。記憶情報は、ビット線BLに現れた電荷量に応じて判断される。   Reading of stored information is performed by applying a voltage to the word line WL with the bit line BL in a floating state to turn on the transfer transistor Tr and reading the charge of the capacitor C1 appearing on the bit line BL with a sense amplifier. Is called. The stored information is determined according to the amount of charge that appears on the bit line BL.
しかしながら、DRAMでは、キャパシタC1に蓄えられた電荷は漏電により約100ms程度という極めて短い時間で失われるため、記憶情報を保持し続けるためには電荷が失われる前に電荷を一旦読み出し、再度書き込む操作、いわゆるリフレッシュを行う必要がある。また、DRAMのこのような特性から、装置の電源を切れば記憶した情報は失われることとなる。   However, in the DRAM, the charge stored in the capacitor C1 is lost in an extremely short time of about 100 ms due to electric leakage. Therefore, in order to keep the stored information, the charge is once read and rewritten before the charge is lost. It is necessary to perform so-called refresh. Also, because of the characteristics of DRAM, stored information is lost when the apparatus is turned off.
一方、装置の電源を切っても記憶した情報を保持しうる不揮発性の半導体記憶装置として、強誘電体膜の残留分極のヒステリシス特性を利用したFRAM(Ferroelectric Random Access Memory)が注目されている。   On the other hand, FRAM (Ferroelectric Random Access Memory) using a hysteresis characteristic of the remanent polarization of a ferroelectric film has attracted attention as a nonvolatile semiconductor memory device that can retain stored information even when the power of the device is turned off.
FRAMは、図18(b)に示すように、キャパシタC2の誘電体膜がPZTやY1などの強誘電体膜により構成されている点を除き、基本的な構造は図18(a)に示すDRAMとほぼ等しい構造を有している。   As shown in FIG. 18B, the basic structure of the FRAM is shown in FIG. 18A except that the dielectric film of the capacitor C2 is composed of a ferroelectric film such as PZT or Y1. It has almost the same structure as DRAM.
FRAMへの記憶情報の書き込みは、ワード線WLに電圧を印加して転送トランジスタTrをON状態にした後、ビット線BLとプレート線PLに所定の電圧を印加することにより行われる。この際、印加する電圧は、DRAMの場合とは異なり1方向の電圧だけでなく、書き込むべき記憶情報に応じた極性とする。   The storage information is written into the FRAM by applying a voltage to the word line WL to turn on the transfer transistor Tr and then applying a predetermined voltage to the bit line BL and the plate line PL. At this time, the voltage to be applied is not limited to the voltage in one direction, unlike the case of the DRAM, but has a polarity corresponding to the storage information to be written.
強誘電体膜はヒステリシス特性を有しており、強誘電体膜を誘電体とするキャパシタC2に所定の電圧を印加した後に零に戻すと、分極電荷量は零に戻らず所定の分極電荷量に維持される。   The ferroelectric film has hysteresis characteristics. When a predetermined voltage is applied to the capacitor C2 having the ferroelectric film as a dielectric and then returned to zero, the polarization charge amount does not return to zero but the predetermined polarization charge amount. Maintained.
すなわち、例えば図19に示すように、印加電圧を正側に徐々に増やしてa点を通過させた後に印加電圧を零に戻すと、分極値は残留分極点b点となる。一方、印加電圧を負側に徐々に増やしてc点を通過させた後に印加電圧を零に戻すと、分極値は残留分極点d点となる。したがって、a点、c点に相当する電圧以上の印加電圧をビット線BLとプレート線PLとの間に印加することにより、正または負の電荷を結晶表面に誘起させることができる。この電荷が、記憶情報として保持されることとなる。   That is, for example, as shown in FIG. 19, when the applied voltage is gradually increased to the positive side to pass the point a and then returned to zero, the polarization value becomes the remanent polarization point b. On the other hand, when the applied voltage is gradually increased to the negative side and passed through point c and then the applied voltage is returned to zero, the polarization value becomes the residual polarization point d. Therefore, a positive or negative charge can be induced on the crystal surface by applying an applied voltage equal to or higher than the voltages corresponding to the points a and c between the bit line BL and the plate line PL. This charge is held as stored information.
記憶情報の読み出しは、ビット線BLをフローティングにした状態でワード線WLに電圧を印加して転送トランジスタTrをON状態とし、強誘電体キャパシタC2に電圧を印加することによりビット線BLに現れた電荷をセンスアンプにより読み取ることにより行われる。ビット線BLに現れる電荷量は、誘電体膜の結晶表面に誘起される電荷の符号によって異なるので、この電位を測定することによって記憶情報を判断することができる。   Reading of stored information appeared on the bit line BL by applying a voltage to the word line WL with the bit line BL in a floating state to turn on the transfer transistor Tr and applying a voltage to the ferroelectric capacitor C2. This is done by reading the charge with a sense amplifier. Since the amount of charge appearing on the bit line BL varies depending on the sign of the charge induced on the crystal surface of the dielectric film, the stored information can be determined by measuring this potential.
このように強誘電体の分極反転を利用して保持された電荷は、DRAMの場合とは異なり時間が経過しても失われることはなく、FRAMにおいてはリフレッシュを行う必要はない。   Thus, unlike the case of the DRAM, the charges held by using the polarization inversion of the ferroelectric material are not lost even if time passes, and the FRAM does not need to be refreshed.
しかしながら、強誘電体膜に電界を正負交互に印加し続けると、残留分極値が低下し、ひいては分極反転しなくなることがある(分極劣化)。このため、FRAMでは、書き込み/読み出し回数の限界が低いという欠点がある。この回数は、現在製品化されているFRAMで約108回程度、開発中のデバイスでも約1012回程度であり、DRAMの約1015回と比較して3〜7桁も低いものである。このため、FRAMは書き込み/読み出しが少なくてすむ中長期保持用の記憶装置としては使えても、コンピュータとの情報のやり取りを頻繁に行うメインメモリとしては使用できなかった。 However, if an electric field is continuously applied to the ferroelectric film alternately in positive and negative directions, the remanent polarization value decreases, and as a result, the polarization may not be reversed (polarization degradation). For this reason, the FRAM has a disadvantage that the limit of the number of writing / reading is low. This number is about 10 8 times for the FRAM currently being commercialized and about 10 12 times for the device under development, which is 3 to 7 orders of magnitude lower than about 10 15 times for the DRAM. . For this reason, although the FRAM can be used as a storage device for medium and long-term holding that requires less writing / reading, it cannot be used as a main memory for frequently exchanging information with a computer.
また、DRAMやFRAMでは、記憶情報を読み出す際には転送トランジスタTrをON状態にしてキャパシタ電荷の影響によるビット線BLの僅かな電位変化を測定するが、この電位変化は極めて微弱であるため正確に読みとることが困難である。そこで、メモリセルMCと同一プロセスにより製造した同一構造のダミーセルDCを設け、メモリセルMCを読み出す際のビット線BLの電位変化とダミーセルDCを読み出す際のビット線BL′の電位変化とをセンスアンプSAにより比較して記憶情報を判断することが行われている。(図20(a))。   In DRAM and FRAM, when reading stored information, the transfer transistor Tr is turned on and a slight potential change of the bit line BL due to the influence of the capacitor charge is measured. However, this potential change is very weak and accurate. It is difficult to read. Therefore, a dummy cell DC having the same structure manufactured by the same process as that of the memory cell MC is provided, and the potential change of the bit line BL when reading the memory cell MC and the potential change of the bit line BL ′ when reading the dummy cell DC are sense amplifiers. The stored information is judged by comparing with SA. (FIG. 20 (a)).
しかしながら、ダミーセルDCは通常128〜512個のメモリセルMCが連なる一のビット線BLに一つづつ設けられるが、一のビット線BLに連なる全てのメモリセルMCの書き込み/読み出しを行うと、ダミーセルDCではその都度書き込み/読み出しが行われることとなり、本来短いFRAMの装置寿命を更に短くすることとなる。   However, the dummy cells DC are usually provided one by one for one bit line BL connected with 128 to 512 memory cells MC. However, when all the memory cells MC connected to one bit line BL are written / read, the dummy cells In the DC, writing / reading is performed each time, and the device life of the originally short FRAM is further shortened.
一方、ダミーセルDCに律速される寿命の低下を軽減すべく、図20(b)に示すように各メモリセルMCにそれぞれダミーセルDCを設ける2トランジスタ/2キャパシタ型(2T/2C型)のメモリセル構造が提案されている。このようにダミーセルDCを設けることにより、ダミーセルDCはメモリセルMCの呼び出し回数と同等のストレスしか受けないため、記憶装置の寿命がダミーセルDCによって律速されることを防止できる。   On the other hand, a two-transistor / 2-capacitor (2T / 2C-type) memory cell in which a dummy cell DC is provided in each memory cell MC as shown in FIG. A structure has been proposed. By providing the dummy cell DC in this manner, the dummy cell DC receives only a stress equivalent to the number of calls of the memory cell MC, and therefore it is possible to prevent the life of the storage device from being limited by the dummy cell DC.
しかしながら、2T/2C型のメモリセルでは、素子数がほぼ2倍となるので集積度が約1/2に低下することとなり、集積化の面で極めて不利となる。   However, in the 2T / 2C type memory cell, since the number of elements is almost doubled, the degree of integration is reduced to about 1/2, which is extremely disadvantageous in terms of integration.
このように、従来のDRAMやFRAMには一長一短があり、理想的な半導体記憶装置として望まれている特性、すなわち、電源を切っても記憶情報を保持しうる不揮発性を有すること、情報の保持能力や耐久性などの信頼性が高いこと、集積度が高くビット単価が安いこと、等を同時に満足することは困難であり、これら要求を満足する半導体記憶装置が渇望されていた。   As described above, conventional DRAMs and FRAMs have advantages and disadvantages, and characteristics desired as an ideal semiconductor memory device, that is, non-volatility capable of retaining stored information even when the power is turned off, and retaining information It has been difficult to simultaneously satisfy such requirements as high reliability such as capability and durability, high degree of integration and low price per bit, and semiconductor memory devices that satisfy these requirements have been eagerly desired.
また、DRAMとFRAMの上記欠点を補うべく、DRAMとFRAMとを役割分担して使用することも行われている。すなわち、書き換え回数の多いコンピュータのメインメモリとしてはDRAMを使用し、夜間などコンピュータを使用しない期間にはFRAMに記憶情報を待避するなどして、必要に応じて最適な記憶装置の側に記憶を委ねることができるシステムを構築することも行われている。しかしながら、この場合DRAMとFRAMとを同時に使用することはできず、DRAMとFRAMのそれぞれを必要なメモリ容量分だけ搭載する必要があり、システムの値段が高くなるという問題があった。   In addition, in order to make up for the above-mentioned drawbacks of DRAM and FRAM, DRAM and FRAM are also used by sharing their roles. In other words, DRAM is used as the main memory of a computer with a large number of rewrites, and the stored information is saved in the FRAM during periods when the computer is not used, such as at night. A system that can be entrusted is also being constructed. However, in this case, the DRAM and the FRAM cannot be used at the same time, and it is necessary to mount each of the DRAM and the FRAM for a necessary memory capacity, resulting in a problem that the price of the system increases.
また、一つのLSIにDRAMとFRAMの両方を搭載するエンベデッドLSIを構成することも考えられる。しかしながら、この場合も、上述のシステムを単に一のLSI中に実現しているだけであり、実質的な集積度は半分に低下することとなる。   It is also conceivable to configure an embedded LSI in which both DRAM and FRAM are mounted on one LSI. However, in this case as well, the above-described system is simply realized in one LSI, and the substantial degree of integration is reduced to half.
本発明の目的は、不揮発性を有し、信頼性が高く、集積度が高い半導体記憶装置及びその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor memory device that is non-volatile, highly reliable, and highly integrated, and a method for manufacturing the same.
上記目的は、半導体基板上に形成された転送トランジスタと、前記転送トランジスタの一方のソース/ドレイン拡散層に接続された柱状の蓄積電極と、前記蓄積電極の表面を覆う誘電体膜と、前記誘電体膜を介して前記蓄積電極の側面を囲い、複数の絶縁膜と複数のプレート電極とが交互に積層されてなる積層膜とを有し、前記誘電体膜は、前記蓄積電極の側壁の第1の領域に形成された常誘電体膜と、前記蓄積電極の側壁の第2の領域に形成された強誘電体膜とを有し、前記蓄積電極と、前記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極の前記第1の領域を覆う前記プレート電極とにより常誘電体キャパシタが構成され、前記蓄積電極と、前記強誘電体膜と、前記強誘電体膜を介して前記蓄積電極の前記第2の領域を覆う前記プレート電極とにより強誘電体キャパシタが構成されていることを特徴とする半導体記憶装置によって達成される。このように半導体記憶装置を構成することにより、一の蓄積電極を用いて複数のキャパシタを形成することができる。これにより、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができるので、半導体記憶装置の集積度を向上することができる。また、半導体記憶装置の集積度を落とすことなく、蓄積電極の側壁に複数のキャパシタを設けることができる。また、蓄積電極の側壁を利用して常誘電体キャパシタと強誘電体キャパシタとを形成することができる。 The object is to provide a transfer transistor formed on a semiconductor substrate, a columnar storage electrode connected to one source / drain diffusion layer of the transfer transistor, a dielectric film covering a surface of the storage electrode, and the dielectric A plurality of insulating films and a plurality of plate electrodes that are alternately stacked , surrounding the side surface of the storage electrode with a body film interposed therebetween , and the dielectric film is formed on a side wall of the storage electrode. A paraelectric film formed in one region and a ferroelectric film formed in a second region on the side wall of the storage electrode, the storage electrode, the paraelectric film, and the paraelectric film A paraelectric capacitor is configured by the plate electrode covering the first region of the storage electrode via a dielectric film, and the storage electrode, the ferroelectric film, and the ferroelectric film are interposed The pre-cover covering the second region of the storage electrode; Ferroelectric capacitor by the gate electrode is achieved by a semiconductor memory device characterized by being configured. By configuring the semiconductor memory device in this manner, a plurality of capacitors can be formed using one storage electrode. As a result, the number of capacitors for storing stored information can be increased without increasing the number of transfer transistors, so that the degree of integration of the semiconductor memory device can be improved. In addition, a plurality of capacitors can be provided on the sidewall of the storage electrode without reducing the degree of integration of the semiconductor memory device. In addition, a paraelectric capacitor and a ferroelectric capacitor can be formed using the side wall of the storage electrode.
また、上記の半導体記憶装置において、前記蓄積電極と、前記誘電体膜と、複数の前記プレート電極とにより、複数の強誘電体キャパシタが構成されていることが望ましい。   In the semiconductor memory device described above, it is preferable that a plurality of ferroelectric capacitors are constituted by the storage electrode, the dielectric film, and the plurality of plate electrodes.
また、上記目的は、下地基板上に、第1の導電膜よりなり、前記下地基板に達する開口部が形成されたプレート電極を形成する工程と、前記開口部内の前記プレート電極の側壁に常誘電体膜を形成する工程と、前記開口部内に第2の導電膜を埋め込み、前記第2の導電膜よりなる第1の蓄積電極を形成する工程と、前記第1の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、前記積層膜に、前記第1の蓄積電極に達する第2の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、前記第2の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、前記第2の開口部内に第3の導電膜を埋め込み、前記第3の導電膜よりなり前記第1の蓄積電極に接続された第2の蓄積電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。このようにして半導体記憶装置を製造することにより、第1の蓄積電極の側壁を利用した常誘電体キャパシタと、第2の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。導電膜に対する相性が、常誘電体膜と強誘電体膜とで異なる場合などに、上記の製造方法が有効である。 Further, the object is to form a plate electrode made of a first conductive film on the base substrate and having an opening reaching the base substrate, and a paraelectric on the side wall of the plate electrode in the opening. Forming a body film ; embedding a second conductive film in the opening to form a first storage electrode made of the second conductive film; and on the first storage electrode and the plate electrode Forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated; forming a second opening in the laminated film reaching the first storage electrode; Forming a plurality of plate electrodes made of the conductive film, forming a ferroelectric film on a side wall of the stacked film in the second opening, and forming a third conductive in the second opening. A first conductive film comprising the third conductive film; Also achieved by a method of manufacturing a semiconductor memory device characterized by a step of forming a second storage electrode connected to the product electrode. By manufacturing the semiconductor memory device in this way, a paraelectric capacitor using the side wall of the first storage electrode and a plurality of ferroelectric capacitors using the side wall of the second storage electrode are formed. Can do. Compatibility to the conductive film, such as when different paraelectric film and the ferroelectric film, the manufacturing method described above is effective.
また、上記目的は、下地基板上に、第1の導電膜よりなる柱状の第1の蓄積電極を形成する工程と、前記第1の蓄積電極の側壁に常誘電体膜を形成する工程と、前記第1の蓄積電極の側壁に、前記常誘電体膜を介して前記第1の蓄積電極を覆う第1のプレート電極を形成する工程と、前記第1の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、前記積層膜に、前記第1の蓄積電極に達する第2の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、前記第2の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、前記第2の開口部内に第3の導電膜を埋め込み、前記第3の導電膜よりなり前記第1の蓄積電極に接続された第2の蓄積電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法によっても達成される。柱状の第1の蓄積電極を第1のプレート電極の前に形成する場合であっても、第1の蓄積電極の側壁を利用した常誘電体キャパシタと、第2の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。 Further, the object is to form a columnar first storage electrode made of a first conductive film on a base substrate, and to form a paraelectric film on a side wall of the first storage electrode; Forming a first plate electrode covering the first storage electrode on the side wall of the first storage electrode via the paraelectric film ; and on the first storage electrode and the plate electrode, Forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated; forming a second opening reaching the first storage electrode in the laminated film; Forming a plurality of plate electrodes made of a conductive film ; forming a ferroelectric film on a sidewall of the laminated film in the second opening ; and forming a third conductive film in the second opening. A second storage made of the third conductive film and connected to the first storage electrode. Also achieved by a method of manufacturing a semiconductor memory device characterized by a step of forming an electrode. Even when the columnar first storage electrode is formed in front of the first plate electrode, the paraelectric capacitor using the side wall of the first storage electrode and the side wall of the second storage electrode are used. A plurality of ferroelectric capacitors can be formed.
以上の通り、本発明によれば、半導体基板上に形成された転送トランジスタと、転送トランジスタの一方のソース/ドレイン拡散層に接続された柱状の蓄積電極と、蓄積電極の表面を覆う誘電体膜と、誘電体膜を介して蓄積電極の側面を囲い、複数の絶縁膜と複数のプレート電極とが交互に積層されてなる積層膜とを有し、誘電体膜は、蓄積電極の側壁の第1の領域に形成された常誘電体膜と、蓄積電極の側壁の第2の領域に形成された強誘電体膜とを有し、蓄積電極と、常誘電体膜と、常誘電体膜を介して蓄積電極の第1の領域を覆うプレート電極とにより常誘電体キャパシタが構成され、蓄積電極と、強誘電体膜と、強誘電体膜を介して蓄積電極の第2の領域を覆うプレート電極とにより強誘電体キャパシタが構成されている半導体記憶装置を構成すれば、一の蓄積電極を用いて複数のキャパシタを形成することができる。これにより、転送トランジスタを増加することなく記憶情報を保持するキャパシタを増加することができるので、集積度を向上することができる。また、半導体記憶装置の集積度を落とすことなく、蓄積電極の側壁に複数のキャパシタを設けることができる。また、蓄積電極の側壁を利用して常誘電体キャパシタと強誘電体キャパシタとを形成することができる。 As described above, according to the present invention, the transfer transistor formed on the semiconductor substrate, the columnar storage electrode connected to one source / drain diffusion layer of the transfer transistor, and the dielectric film covering the surface of the storage electrode And a laminated film that surrounds the side surface of the storage electrode via the dielectric film and is formed by alternately laminating a plurality of insulating films and a plurality of plate electrodes, and the dielectric film is formed on the side wall of the storage electrode. A paraelectric film formed in the first region and a ferroelectric film formed in the second region of the side wall of the storage electrode, the storage electrode, the paraelectric film, and the paraelectric film being And a plate electrode that covers the first region of the storage electrode through which the paraelectric capacitor is formed, and the storage electrode, the ferroelectric film, and the plate that covers the second region of the storage electrode through the ferroelectric film the semiconductor memory of the ferroelectric capacitor by the electrodes are configured By configuring the location, it is possible to form a plurality of capacitors using one of the storage electrode. As a result, the number of capacitors for storing stored information can be increased without increasing the number of transfer transistors, so that the degree of integration can be improved. In addition, a plurality of capacitors can be provided on the sidewall of the storage electrode without reducing the degree of integration of the semiconductor memory device. In addition, a paraelectric capacitor and a ferroelectric capacitor can be formed using the side wall of the storage electrode.
また、下地基板上に、第1の導電膜よりなり、下地基板に達する開口部が形成されたプレート電極を形成する工程と、開口部内のプレート電極の側壁に常誘電体膜を形成する工程と、開口部内に第2の導電膜を埋め込み、第2の導電膜よりなる第1の蓄積電極を形成する工程と、第1の蓄積電極及びプレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、積層膜に、第1の蓄積電極に達する第2の開口部を形成し、複数の導電膜よりなる複数のプレート電極を形成する工程と、第2の開口部内の積層膜の側壁に強誘電体膜を形成する工程と、第2の開口部内に第3の導電膜を埋め込み、第3の導電膜よりなり第1の蓄積電極に接続された第2の蓄積電極を形成する工程とにより半導体記憶装置を製造すれば、第1の蓄積電極の側壁を利用した常誘電体キャパシタと、第2の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。 A step of forming on the base substrate a plate electrode made of the first conductive film and having an opening reaching the base substrate; and a step of forming a paraelectric film on the side wall of the plate electrode in the opening. A step of embedding a second conductive film in the opening to form a first storage electrode made of the second conductive film, and a plurality of insulating films and a plurality of conductive films on the first storage electrode and the plate electrode Forming a plurality of plate electrodes made of a plurality of conductive films, and forming a second opening reaching the first storage electrode in the stacked film. And forming a ferroelectric film on the side wall of the laminated film in the second opening, and embedding a third conductive film in the second opening to form the first storage electrode made of the third conductive film. Forming a second storage electrode connected to the semiconductor memory device; If concrete, it is possible to form the paraelectric capacitor utilizing the sidewalls of the first storage electrode, and a plurality of ferroelectric capacitors using the sidewalls of the second storage electrode.
また、下地基板上に、第1の導電膜よりなる柱状の第1の蓄積電極を形成する工程と、第1の蓄積電極の側壁に常誘電体膜を形成する工程と、第1の蓄積電極の側壁に、常誘電体膜を介して第1の蓄積電極を覆う第1のプレート電極を形成する工程と、第1の蓄積電極及びプレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、積層膜に、第1の蓄積電極に達する第2の開口部を形成し、複数の導電膜よりなる複数のプレート電極を形成する工程と、第2の開口部内の積層膜の側壁に強誘電体膜を形成する工程と、第2の開口部内に第3の導電膜を埋め込み、第3の導電膜よりなり第1の蓄積電極に接続された第2の蓄積電極を形成する工程とにより半導体記憶装置を製造すれば、柱状の第1の蓄積電極を第1のプレート電極の前に形成する場合であっても、第1の蓄積電極の側壁を利用した常誘電体キャパシタと、第2の蓄積電極の側壁を利用した複数の強誘電体キャパシタとを形成することができる。
Also, a step of forming a columnar first storage electrode made of a first conductive film on a base substrate, a step of forming a paraelectric film on a side wall of the first storage electrode, and a first storage electrode Forming a first plate electrode on the side wall of the first storage electrode through the paraelectric film , and a plurality of insulating films and a plurality of conductive films on the first storage electrode and the plate electrode, Forming a laminated film formed by alternately laminating layers, forming a second opening reaching the first storage electrode in the laminated film, and forming a plurality of plate electrodes made of a plurality of conductive films; , Forming a ferroelectric film on the side wall of the laminated film in the second opening, and embedding a third conductive film in the second opening and connecting the first storage electrode made of the third conductive film If the semiconductor memory device is manufactured by the step of forming the formed second storage electrode, the columnar first Even in the case of forming the product electrode before the first plate electrode, a paraelectric capacitor utilizing the sidewalls of the first storage electrode, a plurality of ferroelectric utilizing the sidewalls of the second storage electrode Capacitors can be formed.
[第1実施形態]
本発明の第1実施形態による半導体記憶装置及びその製造方法について図1乃至図7を用いて説明する。
[First Embodiment]
The semiconductor memory device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS.
図1は本実施形態による半導体記憶装置の構造を示す回路図、図2はキャパシタC1とキャパシタC2との間で記憶情報を転送する際に使用する回路図、図3は本実施形態による半導体記憶装置の構造を示す概略断面図、図4乃至図7は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。   FIG. 1 is a circuit diagram showing the structure of the semiconductor memory device according to the present embodiment, FIG. 2 is a circuit diagram used for transferring stored information between the capacitor C1 and the capacitor C2, and FIG. 3 is a semiconductor memory according to the present embodiment. FIG. 4 to FIG. 7 are process cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the present embodiment.
〔1〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図1に示すように、ゲートGがワード線WLに接続され、一方のソース/ドレインS/Dがビット線BLに接続されたMOSトランジスタTr(転送トランジスタTr)と、転送トランジスタTrの他方のソース/ドレインS/Dに一方の電極が接続された常誘電体膜を誘電体とするキャパシタC1と、転送トランジスタTrの他方のソース/ドレインS/Dに一方の電極が接続された強誘電体膜を誘電体とするキャパシタC2とにより構成される。キャパシタC1の他方の電極は接地され、キャパシタC2の他方の電極にはプレート線PLが接続されている。プレート線PLには正負両方の電位を印加することができ、また、フローティングにすることもできるようになっている。
[1] Circuit Configuration of Memory Cell As shown in FIG. 1, in the semiconductor memory device according to the present embodiment, the gate G is connected to the word line WL, and one source / drain S / D is connected to the bit line BL. A MOS transistor Tr (transfer transistor Tr), a capacitor C1 having a dielectric as a paraelectric film having one electrode connected to the other source / drain S / D of the transfer transistor Tr, and the other source of the transfer transistor Tr / Capacitor C2 using a ferroelectric film having one electrode connected to drain S / D as a dielectric. The other electrode of the capacitor C1 is grounded, and the plate line PL is connected to the other electrode of the capacitor C2. Both positive and negative potentials can be applied to the plate line PL, and the plate line PL can be made floating.
このように、本実施形態による半導体記憶装置は、1つの転送トランジスタTrと、2つのキャパシタC1、C2により1つのメモリセルが構成され、キャパシタC1がDRAMにおけるキャパシタと同様の構造を有し、キャパシタC2がFRAMにおけるキャパシタと同様の構造を有することに特徴がある。   As described above, in the semiconductor memory device according to the present embodiment, one memory cell is configured by one transfer transistor Tr and two capacitors C1 and C2, and the capacitor C1 has the same structure as a capacitor in a DRAM. It is characterized in that C2 has the same structure as a capacitor in FRAM.
このように半導体記憶装置を構成することにより、転送トランジスタTrを共用できるので、DRAMとFRAMとを混載する従来の半導体記憶装置と比較して集積度を向上することができる。特に、後述の半導体記憶装置の構造によれば、従来のDRAMの集積度を犠牲にすることなく、FRAMのキャパシタC2を設けることができる。   By configuring the semiconductor memory device in this way, the transfer transistor Tr can be shared, so that the degree of integration can be improved compared to a conventional semiconductor memory device in which a DRAM and an FRAM are mixedly mounted. In particular, according to the structure of the semiconductor memory device described later, the FRAM capacitor C2 can be provided without sacrificing the integration degree of the conventional DRAM.
また、このように半導体記憶装置を構成することにより、DRAMの高信頼性とFRAMの不揮発性の両方の特性を得ることができる。   Further, by configuring the semiconductor memory device in this way, it is possible to obtain both high reliability of DRAM and non-volatile characteristics of FRAM.
なお、本願明細書にいう常誘電体とは、ヒステリシス特性を持たない誘電体を意味し、一般にDRAMに用いられる高誘電率膜をも含む表現である。一方、強誘電体とは、ヒステリシス特性をする誘電体を意味するものとする。但し、強誘電体であっても残留分極点(図19におけるa点、c点)以下の電圧で使用する場合にはヒステリシス特性をもたないので、このような使用方法をする場合には、キャパシタC1の誘電体膜として強誘電体膜を用いることもできる。   The paraelectric material referred to in the present specification means a dielectric material having no hysteresis characteristic, and is an expression including a high dielectric constant film generally used in a DRAM. On the other hand, a ferroelectric means a dielectric having hysteresis characteristics. However, even if it is a ferroelectric, it does not have hysteresis characteristics when used at a voltage below the remanent polarization point (points a and c in FIG. 19). A ferroelectric film can also be used as the dielectric film of the capacitor C1.
〔2〕 動作原理
(a) DRAMモードにおける書き込み/読み出し方法
図1に示すように、本実施形態による半導体記憶装置は、1つの転送トランジスタTrに、DRAMのキャパシタC1と、FRAMのキャパシタC2とが接続されており、DRAMのキャパシタC1のみを用いてDRAMと同様に使用することができる(以下、このような使用方法をDRAMモードと呼ぶ)。
[2] Operating Principle (a) Write / Read Method in DRAM Mode As shown in FIG. 1, the semiconductor memory device according to the present embodiment includes a DRAM capacitor C1 and an FRAM capacitor C2 in one transfer transistor Tr. It is connected and can be used in the same way as a DRAM using only the DRAM capacitor C1 (hereinafter, such a method of use is referred to as a DRAM mode).
本実施形態による半導体記憶装置をDRAMモードで使用するためには、FRAMのキャパシタC2に接続されるプレート線PLをフローティングの状態とすればよい。このようにすれば、たとえ転送トランジスタTrがON状態にされてビット線BLの電位がキャパシタC2に印加されたとしても、プレート線PLに接続された他方の電極がフローティングされているので強誘電体膜には電位は印加されない。この結果、図1の回路において、キャパシタC2は電気的に接続されていないと見ることができ、1トランジスタ、1キャパシタよりなる通常のDRAMとして使用することができる。なお、キャパシタC2には電圧が印加されないので、強誘電体膜の疲労劣化が生じることもない。   In order to use the semiconductor memory device according to the present embodiment in the DRAM mode, the plate line PL connected to the capacitor C2 of the FRAM may be set in a floating state. In this way, even if the transfer transistor Tr is turned on and the potential of the bit line BL is applied to the capacitor C2, the other electrode connected to the plate line PL is floating, so that the ferroelectric body No potential is applied to the membrane. As a result, in the circuit of FIG. 1, it can be seen that the capacitor C2 is not electrically connected, and can be used as a normal DRAM composed of one transistor and one capacitor. In addition, since no voltage is applied to the capacitor C2, fatigue deterioration of the ferroelectric film does not occur.
また、プレート線PLをフローティングにする代わりに、プレート線をビット線BLと短絡させる、或いは、プレート線PLとビット線BLとが同電位となるようにプレート線PLの電位を設定することも有効である。このようにすれば、キャパシタC2の両電極が常にほぼ同電位となるので、キャパシタC2への充放電が行われず、キャパシタC2の影響を無視することができる。   It is also effective to short-circuit the plate line with the bit line BL or set the potential of the plate line PL so that the plate line PL and the bit line BL have the same potential instead of floating the plate line PL. It is. In this way, since both electrodes of the capacitor C2 are always at substantially the same potential, the capacitor C2 is not charged / discharged, and the influence of the capacitor C2 can be ignored.
以下、DRAMモードにおける情報書き込み/読み出し方法の一例について説明する。   Hereinafter, an example of an information writing / reading method in the DRAM mode will be described.
キャパシタC1に記憶情報を書き込む場合には、ビット線BLに書き込むべき情報に対応した電圧(High又はLow)を印加した後、ワード線WLに所定の電圧を印加して転送トランジスタTrをONにし、キャパシタC1に電荷を充電する。キャパシタC1に電荷を充電した後にワード線WLの電圧を下げて転送トランジスタTrをOFF状態にすると、キャパシタC1の電荷は逃げ道をふさがれ、この電荷はしばらくの間保持されることとなる。これにより記憶情報が書き込まれることとなる。   When writing storage information to the capacitor C1, after applying a voltage (High or Low) corresponding to information to be written to the bit line BL, a predetermined voltage is applied to the word line WL to turn on the transfer transistor Tr, The capacitor C1 is charged with electric charge. When the charge of the capacitor C1 is charged and then the voltage of the word line WL is lowered to turn off the transfer transistor Tr, the charge of the capacitor C1 is blocked by the escape path, and this charge is held for a while. As a result, the stored information is written.
一方、記憶情報の読み出しは、ビット線BLをフローティングにした状態でワード線WLに電圧を印加して転送トランジスタTrをON状態とし、ビット線BLにキャパシタの電荷を出力することにより行う。ビット線BLにキャパシタC1に蓄えられていた電荷が出力されると、ビット線BLの電位はこの電荷に応じて僅かに変化する。このように変化したビット線BLの電位と、ダミーセル(図示せず)に接続されたビット線(図示せず)の電位とをセンスアンプにより比較し、これら電位の高低の関係からキャパシタC1に蓄えられていた情報が”1”であるか”0”であるかを読み出すことができる。センスアンプは、この僅かな電位差を感知して増幅し、High又はLowに対応する規定の電圧値に戻す機能を有している。   On the other hand, the storage information is read by applying a voltage to the word line WL with the bit line BL in a floating state to turn on the transfer transistor Tr and outputting the charge of the capacitor to the bit line BL. When the charge stored in the capacitor C1 is output to the bit line BL, the potential of the bit line BL slightly changes according to this charge. The potential of the bit line BL thus changed and the potential of the bit line (not shown) connected to the dummy cell (not shown) are compared by a sense amplifier and stored in the capacitor C1 due to the relationship between the potential levels. It is possible to read out whether the stored information is “1” or “0”. The sense amplifier senses and amplifies this slight potential difference and has a function of returning to a specified voltage value corresponding to High or Low.
なお、上記の動作説明では、プレート線PLの電位をフローティングにする場合について説明したが、プレート線PLの電位を強誘電体の分極反転が行われない程度の低い電圧としてもよい。   In the above description of the operation, the case where the potential of the plate line PL is made floating has been described. However, the potential of the plate line PL may be set to a low voltage that does not cause polarization inversion of the ferroelectric.
(b) DRAMモードにおけるリフレッシュ動作
DRAMにおいては、キャパシタに蓄えられた電荷は漏電により約100ms程度という極めて短い時間で失われるため、記憶情報を保持し続けるためには電荷が失われる前に電荷を一旦読み出し、再度書き込む操作、いわゆるリフレッシュを行う必要がある。
(B) Refresh operation in the DRAM mode In the DRAM, the charge stored in the capacitor is lost in an extremely short time of about 100 ms due to electric leakage. It is necessary to perform a so-called refresh operation that is once read and rewritten.
本実施形態による半導体記憶装置では、プレート線PLをフローティングにすることにより通常のDRAMと同様に扱うことができ、リフレッシュ動作についても通常と同様に行うことができる。   In the semiconductor memory device according to the present embodiment, the plate line PL can be handled in the same manner as a normal DRAM by making the plate line PL floating, and the refresh operation can also be performed as usual.
(c) FRAMモードにおける書き込み/読み出し方法
図1に示すように、本実施形態による半導体記憶装置は、1つの転送トランジスタTrに、DRAMのキャパシタC1と、FRAMのキャパシタC2とが接続されており、FRAMのキャパシタC2のみを用いてFRAMと同様に使用することができる(以下、このような使用方法をFRAMモードと呼ぶ)。
(C) Write / Read Method in FRAM Mode As shown in FIG. 1, in the semiconductor memory device according to the present embodiment, a DRAM capacitor C1 and an FRAM capacitor C2 are connected to one transfer transistor Tr. It can be used in the same manner as the FRAM using only the capacitor C2 of the FRAM (hereinafter, such a usage method is referred to as an FRAM mode).
本実施形態による半導体記憶装置をFRAMモードで使用するためには、DRAMのキャパシタC1のセルプレートを所定の電圧に固定(例えば接地)するか、望ましくはフローティングにすればよい。キャパシタC1のセルプレートの電位が固定されている場合、キャパシタC2の書き込み/読み出しと同時にキャパシタC1においても電荷が蓄えられ放出される動作が繰り返されることとなるが、キャパシタC1の書き込み/読みだし回数はFRAMとの関係では事実上無限大と考えてよいので、キャパシタC1の疲労劣化は無視することができる。しかしながら、キャパシタC1の容量は、キャパシタC2を動作する際にビット線に寄生する不要な寄生容量として作用するため、情報を読み出す際の感度やノイズ耐性を低下させ、また、動作速度をも低下させる虞がある。したがって、キャパシタC1のセルプレートは、フローティングにすることが電気的には望ましい。但し、このためには更に引き出し電極が必要とされ、全体的な集積度の低下を招来する虞がある。いずれの構造を採用するかは、電気的特性と集積度とのトレードオフにより、そのデバイスに要求される特性等に応じて適宜選択することが望ましい。   In order to use the semiconductor memory device according to the present embodiment in the FRAM mode, the cell plate of the capacitor C1 of the DRAM may be fixed to a predetermined voltage (for example, grounded) or preferably floated. When the potential of the cell plate of the capacitor C1 is fixed, the operation of storing and releasing the charge in the capacitor C1 is repeated simultaneously with the writing / reading of the capacitor C2, but the number of times of writing / reading of the capacitor C1 is repeated. Can be considered virtually infinite in relation to FRAM, so fatigue degradation of capacitor C1 can be ignored. However, since the capacitance of the capacitor C1 acts as an unnecessary parasitic capacitance that is parasitic on the bit line when the capacitor C2 is operated, the sensitivity and noise resistance when reading information are reduced, and the operation speed is also reduced. There is a fear. Therefore, it is electrically desirable that the cell plate of the capacitor C1 be floating. However, this requires a further extraction electrode, which may lead to a decrease in the overall integration. Which structure is adopted is preferably selected according to the characteristics required for the device, etc., depending on the trade-off between the electrical characteristics and the degree of integration.
以下、FRAMモードにおける情報書き込み/読み出し方法の一例について説明する。   Hereinafter, an example of an information writing / reading method in the FRAM mode will be described.
キャパシタC2に記憶情報を書き込む場合には、ビット線BLとプレート線PLとの間に、書き込むべき情報に応じた極性を有し、強誘電体膜が分極反転するに十分な電位差を有する電圧を印加した後、ワード線WLに所定の電圧を印加して転送トランジスタTrをONにし、強誘電体膜を所定の方向に分極反転することによりキャパシタC2に分極電荷を蓄える。これにより、キャパシタC2には記憶情報が書き込まれることとなる。   When writing stored information to the capacitor C2, a voltage having a polarity corresponding to the information to be written and a potential difference sufficient for the ferroelectric film to reverse the polarization is applied between the bit line BL and the plate line PL. After the application, a predetermined voltage is applied to the word line WL to turn on the transfer transistor Tr, and the ferroelectric film is polarized in a predetermined direction to store polarization charges in the capacitor C2. Thereby, stored information is written in the capacitor C2.
キャパシタC2に記憶情報”1”を記憶する場合には、例えば、ビット線BLにプラス、プレート線PLに零或いはマイナスの電位を印加すればよい。また、キャパシタC2に記憶情報”0”を記憶する場合には、例えば、ビット線BLに零或いはマイナス、プレート線PLにプラスの電位を印加すればよい。   In order to store the storage information “1” in the capacitor C2, for example, a positive potential may be applied to the bit line BL and a zero or negative potential may be applied to the plate line PL. Further, when storing the storage information “0” in the capacitor C2, for example, a zero or minus potential may be applied to the bit line BL, and a plus potential may be applied to the plate line PL.
一方、記憶情報の読み出しは、基本的にDRAMモードの場合と同様であり、ビット線BLをフローティングにした状態でワード線WLに電圧を印加して転送トランジスタTrをON状態とし、キャパシタC2に電圧を印加することによりビット線BLに現れる電荷をセンスアンプにより読み取ることにより行われる。ビット線BLにキャパシタC2に蓄えられていた電荷が出力されると、ビット線BLの電位はキャパシタC2に蓄えられていた電荷に応じて僅かに変化する。このように変化したビット線BLの電位と、ダミーセル(図示せず)に接続されたビット線(図示せず)の電位とをセンスアンプにより比較し、これら電位の高低の関係からキャパシタC2に蓄えられていた情報が”1”であるか”0”であるかを読み出すことができる。センスアンプは、この僅かな電位差を感知して増幅し、High又はLowに対応する規定の電圧値に戻す機能を有している。   On the other hand, the reading of the stored information is basically the same as in the DRAM mode, in which the voltage is applied to the word line WL with the bit line BL floating, the transfer transistor Tr is turned on, and the voltage applied to the capacitor C2. Is applied by reading the charge appearing on the bit line BL by a sense amplifier. When the charge stored in the capacitor C2 is output to the bit line BL, the potential of the bit line BL slightly changes according to the charge stored in the capacitor C2. The potential of the bit line BL thus changed and the potential of the bit line (not shown) connected to the dummy cell (not shown) are compared by a sense amplifier and stored in the capacitor C2 due to the relationship between the potential levels. It is possible to read out whether the stored information is “1” or “0”. The sense amplifier senses and amplifies this slight potential difference and has a function of returning to a specified voltage value corresponding to High or Low.
(d) キャパシタC1の記憶情報をキャパシタC2に転送する方法
本実施形態による半導体記憶装置は、1つの転送トランジスタTrに2つのキャパシタC1、C2が接続されており、換言すれば、同一のアドレスに、DRAMの原理により記憶を保持するキャパシタC1と、FRAMの原理により記憶を保持するキャパシタC2とが設けられていることとなる。したがって、一つのアドレスにつき2倍の情報を保持できるが、情報をやり取りするトランスファーゲートは1つのみであり、これら2つの情報を同時に扱うことはできない。
(D) Method of Transferring Storage Information of Capacitor C1 to Capacitor C2 In the semiconductor memory device according to the present embodiment, two capacitors C1 and C2 are connected to one transfer transistor Tr, in other words, to the same address. The capacitor C1 that holds the memory according to the principle of DRAM and the capacitor C2 that holds the memory according to the principle of FRAM are provided. Therefore, although twice the information can be held per address, there is only one transfer gate for exchanging information, and these two pieces of information cannot be handled simultaneously.
一方、このように半導体記憶装置を構成するメリットは、頻繁に使用するデータはキャパシタC1に記憶することにより通常のDRAMと同様に使用することができ、且つ、キャパシタC1に格納された最新の情報をキャパシタC2に転送することにより不揮発性メモリーとしても利用することができる点である。   On the other hand, the merit of configuring the semiconductor memory device as described above is that the frequently used data can be used in the same manner as a normal DRAM by storing it in the capacitor C1, and the latest information stored in the capacitor C1. Is transferred to the capacitor C2 and can be used as a nonvolatile memory.
キャパシタC1の記憶情報をキャパシタC2に転送するためには、例えば、図2に示す回路を用いることができる。   In order to transfer the stored information of the capacitor C1 to the capacitor C2, for example, the circuit shown in FIG. 2 can be used.
転送トランジスタTrと、キャパシタC1、C2からなるメモリセルMCには、図1に示す半導体記憶装置と同様に、ワード線WL、ビット線BL、プレート線PLが接続されている。ビット線BLにはセンスアンプSAが接続されている。センスアンプSAにはダミーセルDCに接続されるビット線BL′が接続されている。ビット線BLとプレート線PLとの間には、ビット線BLの信号を反転してプレート線PLに印加するためのインバータ回路INVが、トランジスタTr1を介して接続されている。   Similarly to the semiconductor memory device shown in FIG. 1, a word line WL, a bit line BL, and a plate line PL are connected to the memory cell MC including the transfer transistor Tr and the capacitors C1 and C2. A sense amplifier SA is connected to the bit line BL. A bit line BL ′ connected to the dummy cell DC is connected to the sense amplifier SA. An inverter circuit INV for inverting the signal of the bit line BL and applying it to the plate line PL is connected between the bit line BL and the plate line PL via a transistor Tr1.
このように、図2に示す回路は、ビット線BLの信号を反転してプレート線PLに印加できることに特徴がある。このように回路を構成することにより、トランジスタTr1がOFF状態のときにはプレート線PLをフローティングの状態とすることができ、トランジスタTr1がON状態のときにはプレート線PLにビット線BLとは逆の信号を印加することができる。   As described above, the circuit shown in FIG. 2 is characterized in that the signal of the bit line BL can be inverted and applied to the plate line PL. By configuring the circuit in this manner, the plate line PL can be in a floating state when the transistor Tr1 is in an OFF state, and a signal opposite to the bit line BL is applied to the plate line PL when the transistor Tr1 is in an ON state. Can be applied.
次に、図2の回路を用いてキャパシタC1の記憶情報をキャパシタC2に転送する方法について説明する。   Next, a method for transferring the stored information of the capacitor C1 to the capacitor C2 using the circuit of FIG.
まず、通常のDRAMモードのリフレッシュ動作と同様にして、キャパシタC1の記憶情報を読み出す。このとき、読み出した記憶情報に応じてビット線BLの電位は変化することとなる。   First, the storage information of the capacitor C1 is read out in the same manner as the normal DRAM mode refresh operation. At this time, the potential of the bit line BL changes according to the read storage information.
次いで、センスアンプSAにより、このように変化したビット線BLの電位とダミーセルDCの接続されたビット線BL′の電位とを比較し、キャパシタC1に蓄えられていた記憶情報が”1”であったか”0”であったかを判定する。   Next, the sense amplifier SA compares the potential of the bit line BL thus changed with the potential of the bit line BL ′ connected to the dummy cell DC, and whether the stored information stored in the capacitor C1 is “1”. It is determined whether it was “0”.
続いて、判定した結果に基づいて、ビット線BLの電位を規定の電圧に調整する。すなわち、センスアンプSAにより、ビット線BLの電圧を、記憶情報”1”に相当する電圧、或いは、記憶情報”0”に相当する電圧に戻す。   Subsequently, the potential of the bit line BL is adjusted to a specified voltage based on the determined result. That is, the sense amplifier SA returns the voltage of the bit line BL to a voltage corresponding to the storage information “1” or a voltage corresponding to the storage information “0”.
この後、DRAM/FRAM切り換え信号を印加してトランジスタTr1をON状態にし、ビット線BLに印加されている信号の反転信号をプレート線PLに印加される。   Thereafter, a DRAM / FRAM switching signal is applied to turn on the transistor Tr1, and an inverted signal of the signal applied to the bit line BL is applied to the plate line PL.
このとき、DRAMモードにおける情報”1”及び”0”に対応する動作電圧と、FRAMモードにおける情報”1”及び”0”に対応する動作電圧とをそれぞれ対応づけておくことが望ましい。こうすることにより、キャパシタC2は、前述のFRAMモードにおける書き込み状態と同様の状態となり、キャパシタC2にはキャパシタC1に蓄えられていた記憶情報と同じ記憶情報が蓄えられることとなる。なお、プレート線PLに電位が加えられるとキャパシタC2の充電によってビット線BLの電位は下がることとなるが、センスアンプSAによりわずかな差も増幅して規定の電位に戻されるので、規定の電圧でキャパシタC2を充電することができる。   At this time, it is desirable to associate the operating voltage corresponding to the information “1” and “0” in the DRAM mode with the operating voltage corresponding to the information “1” and “0” in the FRAM mode. By doing so, the capacitor C2 is in a state similar to the write state in the FRAM mode described above, and the same storage information as the storage information stored in the capacitor C1 is stored in the capacitor C2. When a potential is applied to the plate line PL, the potential of the bit line BL is lowered by charging the capacitor C2. However, a slight difference is amplified by the sense amplifier SA and returned to the specified potential. Thus, the capacitor C2 can be charged.
これにより、キャパシタC1に蓄えられていた記憶情報を、キャパシタC2に転送することができる。   Thereby, the storage information stored in the capacitor C1 can be transferred to the capacitor C2.
(e) キャパシタC2の記憶情報をキャパシタC1に転送する方法
図2の回路によれば、キャパシタC2の記憶情報をキャパシタC1に転送することもできる。キャパシタC2に待避していた記憶情報をキャパシタC1に転送すれば、装置の立ち上げを迅速に行うことも容易となる。
(E) Method of Transferring Storage Information of Capacitor C2 to Capacitor C1 According to the circuit of FIG. 2, the storage information of capacitor C2 can also be transferred to capacitor C1. If the stored information saved in the capacitor C2 is transferred to the capacitor C1, it becomes easy to quickly start up the apparatus.
まず、通常のFRAMモードの情報読みだし方法と同様にして、ビット線BLにプラス電位を、プレート線を零電位を印加し、次いで、ワード線WLに所定の電圧を印加して転送トランジスタTrをON状態にする。これにより、ビット線BLにはキャパシタC2に蓄えられた記憶情報に応じた電荷が現れ、ビット線BLの電位が微量に変化する。   First, in the same manner as the information reading method in the normal FRAM mode, a positive potential is applied to the bit line BL, a zero potential is applied to the plate line, and then a predetermined voltage is applied to the word line WL to set the transfer transistor Tr. Turn on. As a result, charges corresponding to the stored information stored in the capacitor C2 appear on the bit line BL, and the potential of the bit line BL changes to a very small amount.
次いで、センスアンプSAにより、このように変化したビット線BLの電位とダミーセルDCの接続されたビット線BL′の電位とを比較し、キャパシタC1に蓄えられていた記憶情報が”1”であったか”0”であったかを判定する。   Next, the sense amplifier SA compares the potential of the bit line BL thus changed with the potential of the bit line BL ′ connected to the dummy cell DC, and whether the stored information stored in the capacitor C1 is “1”. It is determined whether it was “0”.
続いて、判定した結果に基づいて、ビット線BLの電位を規定の電圧に調整する。すなわち、センスアンプSAにより、ビット線BLの電圧を、記憶情報”1”に相当する電圧、或いは、記憶情報”0”に相当する電圧に戻す。   Subsequently, the potential of the bit line BL is adjusted to a specified voltage based on the determined result. That is, the sense amplifier SA returns the voltage of the bit line BL to a voltage corresponding to the storage information “1” or a voltage corresponding to the storage information “0”.
このとき、DRAMモードにおける情報”1”及び”0”に対応する動作電圧と、FRAMモードにおける情報”1”及び”0”に対応する動作電圧とをそれぞれ対応づけておくことが望ましい。こうすることにより、キャパシタC1は、前述のDRAMモードにおける書き込み状態と同様の状態となり、キャパシタC1にはキャパシタC2に蓄えられていた記憶情報と同じ記憶情報が蓄えられることとなる。   At this time, it is desirable to associate the operating voltage corresponding to the information “1” and “0” in the DRAM mode with the operating voltage corresponding to the information “1” and “0” in the FRAM mode. By doing so, the capacitor C1 is in a state similar to the write state in the above-described DRAM mode, and the same storage information as that stored in the capacitor C2 is stored in the capacitor C1.
なお、キャパシタC2の情報を読み出す際に、キャパシタC1のプレート線が接地されていると、ビット線BLに現れる電位がキャパシタC1に蓄えられている電荷に影響を受ける場合がある。このような場合には、キャパシタC1のプレート線はフローティングにしておくことが望ましい。この場合、キャパシタC2の情報を読み出しビット線BLの電位が変化した後にキャパシタC1のプレート線を接地すれば、所定の電圧によってキャパシタC1を充電することができる。この状態で転送トランジスタTrをOFFにすれば、キャパシタC1の電荷はしばらくの間保持されることとなる。   When reading the information of the capacitor C2, if the plate line of the capacitor C1 is grounded, the potential appearing on the bit line BL may be influenced by the charge stored in the capacitor C1. In such a case, it is desirable to leave the plate line of the capacitor C1 floating. In this case, the capacitor C1 can be charged with a predetermined voltage by reading the information of the capacitor C2 and grounding the plate line of the capacitor C1 after the potential of the bit line BL is changed. If the transfer transistor Tr is turned off in this state, the charge of the capacitor C1 is held for a while.
これにより、キャパシタC2に蓄えられていた記憶情報を、キャパシタC1に転送することができる。   Thereby, the storage information stored in the capacitor C2 can be transferred to the capacitor C1.
この後、キャパシタC2のプレート線をトランジスタTr1をOFFにしてフローティングにすれば、通常のDRAMモードに移行することができる。   Thereafter, if the plate line of the capacitor C2 is floated by turning off the transistor Tr1, the normal DRAM mode can be entered.
なお、FRAMは破壊読み出しのためキャパシタC2に蓄えられていた情報は破壊されるが、DRAMモードにおいてリフレッシュを行うことにより記憶情報は保持されることになる。   Note that the information stored in the capacitor C2 is destroyed because the FRAM is destructively read, but the stored information is retained by performing refresh in the DRAM mode.
〔3〕 具体的な半導体記憶装置の構造
図1に示す回路を実現するための具体的な半導体記憶装置の構造を図3を用いて説明する。
[3] Specific Structure of Semiconductor Memory Device A specific structure of the semiconductor memory device for realizing the circuit shown in FIG. 1 will be described with reference to FIG.
シリコン基板10上には、素子領域を画定するための素子分離膜12が形成されている。素子分離膜12が形成されたシリコン基板上には、ゲート電極14、ソース/ドレイン拡散層16を有する転送トランジスタが形成されている。ゲート電極14は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板10上には、ソース/ドレイン拡散層16に接続された電極プラグ20が埋め込まれた層間絶縁膜18が形成されている。層間絶縁膜18上には、シリコン窒化膜22を介して、キャパシタC1のプレート電極として機能する導電膜24と、層間絶縁膜26とが形成されている。シリコン窒化膜22、導電膜24及び層間絶縁膜26には、電極プラグ20に達する開口部28が形成されている。開口部28の側壁には、キャパシタC1の誘電体膜として機能する常誘電体膜(図示せず)が形成されている。開口部28内には、電極プラグ20に接続された蓄積電極30が埋め込まれており、こうして、導電膜24、常誘電体膜、蓄積電極30よりなるキャパシタC1が構成されている。蓄積電極30上には、強誘電体膜に対して相性のよい導電膜32が形成されている。層間絶縁膜26及び導電膜32上には、キャパシタC2の誘電体膜となる強誘電体膜34が形成されている。強誘電体膜34上には、キャパシタC2のプレート電極38が形成されている。こうして、蓄積電極30(導電膜32)、強誘電体膜34、プレート電極38よりなるキャパシタC2が構成されている。なお、図3中には示していないが、ビット線は、電極プラグ20が接続されていない側のソース/ドレイン拡散層16に接続され、ゲート電極14により構成されるワード線と交差する方向に延在して形成されている。ビット線は、例えば、層間絶縁膜18の下層部に、或いは、プレート電極38を覆う絶縁膜(図示せず)上に形成することができる。なお、以下の実施形態においてもビット線についての記載を省略するが、同様に形成することができる。   An element isolation film 12 for defining an element region is formed on the silicon substrate 10. A transfer transistor having a gate electrode 14 and a source / drain diffusion layer 16 is formed on the silicon substrate on which the element isolation film 12 is formed. The gate electrode 14 also functions as a word line that doubles as the gate electrodes of a plurality of transfer transistors extending in the direction perpendicular to the paper surface. On the silicon substrate 10 on which the transfer transistor is formed, an interlayer insulating film 18 in which an electrode plug 20 connected to the source / drain diffusion layer 16 is embedded is formed. A conductive film 24 that functions as a plate electrode of the capacitor C1 and an interlayer insulating film 26 are formed on the interlayer insulating film 18 with a silicon nitride film 22 interposed therebetween. An opening 28 reaching the electrode plug 20 is formed in the silicon nitride film 22, the conductive film 24, and the interlayer insulating film 26. A paraelectric film (not shown) that functions as a dielectric film of the capacitor C1 is formed on the sidewall of the opening 28. A storage electrode 30 connected to the electrode plug 20 is embedded in the opening 28, and thus a capacitor C 1 including the conductive film 24, the paraelectric film, and the storage electrode 30 is configured. On the storage electrode 30, a conductive film 32 having a good compatibility with the ferroelectric film is formed. On the interlayer insulating film 26 and the conductive film 32, a ferroelectric film 34 serving as a dielectric film of the capacitor C2 is formed. On the ferroelectric film 34, a plate electrode 38 of the capacitor C2 is formed. Thus, the capacitor C2 including the storage electrode 30 (conductive film 32), the ferroelectric film 34, and the plate electrode 38 is configured. Although not shown in FIG. 3, the bit line is connected to the source / drain diffusion layer 16 on the side to which the electrode plug 20 is not connected, and intersects with the word line formed by the gate electrode 14. It is formed to extend. For example, the bit line can be formed in a lower layer portion of the interlayer insulating film 18 or on an insulating film (not shown) covering the plate electrode 38. In the following embodiments, description of the bit lines is omitted, but they can be formed in the same manner.
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極30の側壁部を利用してキャパシタC1が構成され、蓄積電極の上面部を利用してキャパシタC2が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、DRAMの集積度を落とすことなくDRAMのキャパシタC1と、FRAMのキャパシタC2とを形成することができる。   As described above, the semiconductor memory device according to the present embodiment is characterized in that the capacitor C1 is configured using the side wall portion of the columnar storage electrode 30, and the capacitor C2 is configured using the upper surface portion of the storage electrode. There is. By configuring the semiconductor memory device in this manner, the DRAM capacitor C1 and the FRAM capacitor C2 can be formed without reducing the integration density of the DRAM.
〔4〕 半導体記憶装置の製造方法
まず、シリコン基板10上に、例えば通常のLOCOS法により素子分離膜12を形成する。
[4] Manufacturing Method of Semiconductor Memory Device First, the element isolation film 12 is formed on the silicon substrate 10 by, for example, a normal LOCOS method.
次いで、素子分離膜12により画定された素子領域に、通常のMOSトランジスタの形成方法と同様にして、ゲート電極14、ソース/ドレイン拡散層16とを有するMOSトランジスタを形成する。このMOSトランジスタは、転送トランジスタTrとして用いられる。   Next, a MOS transistor having a gate electrode 14 and a source / drain diffusion layer 16 is formed in the element region defined by the element isolation film 12 in the same manner as a normal MOS transistor forming method. This MOS transistor is used as the transfer transistor Tr.
続いて、全面に、例えばCVD法によりシリコン酸化膜を堆積してその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜18を形成する。   Subsequently, a silicon oxide film is deposited on the entire surface by, eg, CVD, and the surface thereof is flattened to form an interlayer insulating film 18 made of a silicon oxide film.
この後、通常のリソグラフィー技術及びエッチング技術により、キャパシタC1、C2が接続されるソース/ドレイン拡散層16に達するコンタクトホールを層間絶縁膜18に形成する。   Thereafter, a contact hole reaching the source / drain diffusion layer 16 to which the capacitors C1 and C2 are connected is formed in the interlayer insulating film 18 by a normal lithography technique and etching technique.
次いで、例えばCVD法によりドープトポリシリコン膜を堆積してエッチバックし、コンタクトホール内に埋め込まれた電極プラグ20を形成する(図4(a))。   Next, a doped polysilicon film is deposited by, eg, CVD method and etched back to form the electrode plug 20 embedded in the contact hole (FIG. 4A).
続いて、電極プラグ20が埋め込まれた層間絶縁膜18上に、後工程でエッチングストッパ膜として用いるシリコン窒化膜22を形成する。   Subsequently, a silicon nitride film 22 used as an etching stopper film in a later process is formed on the interlayer insulating film 18 in which the electrode plug 20 is embedded.
この後、シリコン窒化膜22上に、キャパシタC1の電極材となる導電膜24を堆積する。導電膜24としては、例えばドープトポリシリコン膜を適用することができる。この電極材は、後に形成するキャパシタ誘電体膜との相性がよい導電性材料を選択することが望ましい。誘電体膜との相性により、ドープトポリシリコン膜の他、タングステン膜、酸化タングステン膜、窒化タングステン膜、ルテニウム膜、酸化ルテニウム膜、プラチナ膜、窒化チタン膜、イリジウム膜、酸化イリジウム膜などを用いることもできる。また、これらの膜の積層膜を用いてもよい。   Thereafter, a conductive film 24 is deposited on the silicon nitride film 22 as an electrode material for the capacitor C1. As the conductive film 24, for example, a doped polysilicon film can be applied. As the electrode material, it is desirable to select a conductive material having good compatibility with a capacitor dielectric film to be formed later. Depending on the compatibility with the dielectric film, in addition to the doped polysilicon film, a tungsten film, a tungsten oxide film, a tungsten nitride film, a ruthenium film, a ruthenium oxide film, a platinum film, a titanium nitride film, an iridium film, an iridium oxide film, or the like is used. You can also Further, a stacked film of these films may be used.
次いで、導電膜24上に、例えばCVD法やスパッタ法により、シリコン窒化膜、シリコン酸化膜、或いはアルミナ膜などの絶縁材料よりなる層間絶縁膜26を形成する(図4(b))。   Next, an interlayer insulating film 26 made of an insulating material such as a silicon nitride film, a silicon oxide film, or an alumina film is formed on the conductive film 24 by, eg, CVD or sputtering (FIG. 4B).
続いて、通常のリソグラフィー技術及びエッチング技術を用いて層間絶縁膜26及び導電膜24をエッチングし、電極プラグ20を露出する開口部28を形成する(図5(a))。この際、シリコン窒化膜22に対してエッチング選択性がとれる条件で層間絶縁膜26及び導電膜24をエッチングし、その後にシリコン窒化膜22を除去するようにすれば、電極プラグ20などの下地構造にダメージを与えることなく開口部28を形成することができる。なお、層間絶縁膜26及び導電膜24のエッチングを制御性よく停止できる場合には、必ずしもシリコン窒化膜22を設ける必要はない。   Subsequently, the interlayer insulating film 26 and the conductive film 24 are etched using a normal lithography technique and an etching technique to form an opening 28 that exposes the electrode plug 20 (FIG. 5A). At this time, if the interlayer insulating film 26 and the conductive film 24 are etched under conditions that allow etching selectivity with respect to the silicon nitride film 22, and then the silicon nitride film 22 is removed, the underlying structure of the electrode plug 20 and the like. The opening 28 can be formed without damaging the substrate. If the etching of the interlayer insulating film 26 and the conductive film 24 can be stopped with good controllability, the silicon nitride film 22 is not necessarily provided.
なお、図5(a)では、導電膜24は開口部28により分断されているように見えるが、平面的なレイアウトにおいては互いに網目状に繋がっており、一枚の電極(プレート電極)として用いることができる。   In FIG. 5A, the conductive film 24 seems to be divided by the opening 28, but in a planar layout, they are connected to each other in a mesh shape and used as a single electrode (plate electrode). be able to.
この後、例えばCVD法により膜厚約5nmのシリコン窒化膜を堆積し、例えば20nmのシリコン酸化膜を形成するに必要な酸化処理をウェット雰囲気中で行い、キャパシタC1の誘電体膜となるシリコン窒化酸化膜(図示せず)を形成する。   Thereafter, a silicon nitride film having a thickness of about 5 nm is deposited by, eg, CVD, and an oxidation process necessary to form a silicon oxide film of, eg, 20 nm is performed in a wet atmosphere, and silicon nitride to be a dielectric film of the capacitor C1 An oxide film (not shown) is formed.
次いで、このように形成したシリコン窒化酸化膜をエッチバックし、開口部28の側壁にのみシリコン窒化酸化膜を残存させる。これにより、開口部28内には電極プラグ20が再度露出する。   Next, the silicon oxynitride film thus formed is etched back, and the silicon oxynitride film is left only on the side wall of the opening 28. As a result, the electrode plug 20 is exposed again in the opening 28.
続いて、例えばCVD法により導電膜を堆積し、その後、層間絶縁膜26が露出するまでエッチバック或いはCMP法により導電膜を除去し、開口部28内にのみ導電膜を残存させる。こうして、開口部28内に埋め込まれた柱状の蓄積電極30を形成する(図5(b))。蓄積電極30は、キャパシタC1、C2の双方の蓄積電極として機能し、電極プラグ20を介して転送トランジスタのソース/ドレイン拡散層16に接続されることとなる。   Subsequently, a conductive film is deposited by, for example, a CVD method, and thereafter, the conductive film is removed by an etch back or CMP method until the interlayer insulating film 26 is exposed, so that the conductive film remains only in the opening 28. Thus, the columnar storage electrode 30 embedded in the opening 28 is formed (FIG. 5B). The storage electrode 30 functions as a storage electrode of both the capacitors C1 and C2, and is connected to the source / drain diffusion layer 16 of the transfer transistor via the electrode plug 20.
なお、蓄積電極30を形成するための導電膜は、導電膜24と同様に、キャパシタC1を構成する誘電体膜の材料と相性のよい導電性材料を用いることが望ましい。   As the conductive film for forming the storage electrode 30, it is desirable to use a conductive material that is compatible with the material of the dielectric film constituting the capacitor C 1, as in the conductive film 24.
このように蓄積電極30を形成することにより、蓄積電極30は、開口部28の内壁に形成されたシリコン窒化酸化膜を介して形成された導電膜24に囲われることになる。すなわち、導電膜24よりなるプレート電極と、シリコン窒化酸化膜よりなる誘電体膜と、蓄積電極30とによりキャパシタC1が構成されることとなる。なお、柱状の蓄積電極を有する半導体記憶装置については、例えば同一出願人による特願平9−185263号明細書に詳述されている。   By forming the storage electrode 30 in this way, the storage electrode 30 is surrounded by the conductive film 24 formed through the silicon oxynitride film formed on the inner wall of the opening 28. That is, the capacitor C1 is constituted by the plate electrode made of the conductive film 24, the dielectric film made of the silicon oxynitride film, and the storage electrode 30. A semiconductor memory device having a columnar storage electrode is described in detail, for example, in Japanese Patent Application No. 9-185263 by the same applicant.
この後、蓄積電極30をエッチバックし、蓄積電極30の表面を、層間絶縁膜26の表面よりも若干後退させる(図6(a))。なお、蓄積電極30を後退させる量は、層間絶縁膜26の膜厚よりも少ないことが望ましい。層間絶縁膜26よりも下層部まで蓄積電極30を後退させると、このエッチング過程で蓄積電極30と導電膜24との間の誘電体膜にまでダメージを与えるおそれがあり、キャパシタの特性を損なう虞があるからである。   Thereafter, the storage electrode 30 is etched back, and the surface of the storage electrode 30 is slightly retreated from the surface of the interlayer insulating film 26 (FIG. 6A). Note that the amount by which the storage electrode 30 is retracted is preferably smaller than the thickness of the interlayer insulating film 26. If the storage electrode 30 is retracted to a lower layer than the interlayer insulating film 26, the dielectric film between the storage electrode 30 and the conductive film 24 may be damaged during this etching process, and the characteristics of the capacitor may be impaired. Because there is.
次いで、例えばCVD法により、キャパシタC2を構成するための誘電体膜と相性のよい導電膜を堆積し、その後、層間絶縁膜26が露出するまでエッチバック或いはCMP法により導電膜を除去し、開口部28内にのみ導電膜を残存させる。こうして、蓄積電極30上に形成された導電膜32を形成する(図6(b))。導電膜32としては、例えば、PZT、Y1などの強誘電体膜と相性のよいルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを用いることができる。   Next, a conductive film compatible with the dielectric film for forming the capacitor C2 is deposited by CVD, for example, and then the conductive film is removed by etch back or CMP until the interlayer insulating film 26 is exposed. The conductive film is left only in the portion 28. Thus, the conductive film 32 formed on the storage electrode 30 is formed (FIG. 6B). As the conductive film 32, for example, a ruthenium film, a ruthenium oxide film, a platinum film, an iridium film, an iridium oxide film, a titanium nitride film, a tungsten nitride film, or the like that is compatible with a ferroelectric film such as PZT or Y1 is used. it can.
なお、本明細書にいう誘電体膜に対して相性のよい導電膜とは、誘電体膜の成膜段階等において特性を劣化されず、且つ、誘電体膜の特性に悪影響を与えない導電膜を意味する。例えば、酸化雰囲気中で成膜を行う誘電体膜に対しては、耐酸化性に優れた導電膜を適用することが望ましい。また、高誘電率膜や強誘電体膜の多くは酸化物であるが、これら膜中の酸素は一般に非常に抜けやすいため、これら誘電体膜に接する導電膜には、誘電体膜中の酸素を脱離しにくい導電膜を適用することが望ましい。   Note that the conductive film having compatibility with the dielectric film referred to in this specification is a conductive film that does not deteriorate the characteristics in the stage of forming the dielectric film and does not adversely affect the characteristics of the dielectric film. Means. For example, it is desirable to apply a conductive film having excellent oxidation resistance to a dielectric film that is formed in an oxidizing atmosphere. Also, many of the high dielectric constant films and ferroelectric films are oxides, but oxygen in these films is generally very easy to escape, so the conductive film in contact with these dielectric films has oxygen in the dielectric film. It is desirable to apply a conductive film that does not easily desorb.
なお、図6(a)〜(b)に示す工程は、蓄積電極30を構成する材料とキャパシタC2を構成する誘電体膜との相性が悪い場合にそれを緩和するための方法であり、蓄積電極30を構成する材料とキャパシタC2を構成する誘電体膜との相性がよい場合には必ずしも必要ではない。また、必ずしも開口部28内に埋め込んで形成する必要はなく、通常のリソグラフィー技術及びエッチング技術を用いて導電膜32を形成してもよい。   The steps shown in FIGS. 6A to 6B are methods for alleviating the case where the compatibility between the material forming the storage electrode 30 and the dielectric film forming the capacitor C2 is poor. This is not always necessary when the material constituting the electrode 30 and the dielectric film constituting the capacitor C2 are compatible. Further, the conductive film 32 is not necessarily formed by being embedded in the opening 28, and the conductive film 32 may be formed by using a normal lithography technique and an etching technique.
続いて、層間絶縁膜26及び導電膜32上に、キャパシタC2の誘電体膜となる強誘電体膜34を形成する。成膜には、例えば、CVD法、スパッタ法、レーザアブレーション法、或いは、ゾルゲル法等を用いることができ、強誘電体膜としては、例えばPZT、Y1などを適用することができる。   Subsequently, a ferroelectric film 34 serving as a dielectric film of the capacitor C2 is formed on the interlayer insulating film 26 and the conductive film 32. For example, a CVD method, a sputtering method, a laser ablation method, a sol-gel method, or the like can be used for film formation. For example, PZT, Y1 or the like can be applied as the ferroelectric film.
なお、強誘電体膜34の成膜後、PZTやY1等の結晶性を改善したり十分な酸素を添加するためのアニールや酸化を行ってもよい。   Note that after the ferroelectric film 34 is formed, annealing or oxidation for improving crystallinity such as PZT or Y1 or adding sufficient oxygen may be performed.
この後、通常のリソグラフィー技術及びエッチング技術を用いて強誘電体膜34及び層間絶縁膜26をエッチングし、導電膜24よりなるキャパシタC1のプレート電極に接続されるプレート線を接続するためのコンタクトホール36を形成する(図7(a))。   Thereafter, the ferroelectric film 34 and the interlayer insulating film 26 are etched by using a normal lithography technique and an etching technique, and a contact hole for connecting a plate line connected to the plate electrode of the capacitor C1 made of the conductive film 24. 36 is formed (FIG. 7A).
次いで、例えばCVD法により、強誘電体膜34と相性のよい導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、強誘電体膜34を介して導電膜32上に形成されたキャパシタC2のプレート電極38と、コンタクトホール36を介してキャパシタC1のプレート電極である導電膜24に接続されたプレート線40とを形成する(図7(b))。なお、プレート電極38、プレート線40としては、例えばルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを適用することができる。   Next, a capacitor formed on the conductive film 32 via the ferroelectric film 34 is deposited by depositing a conductive film compatible with the ferroelectric film 34 by, for example, the CVD method, and patterning by a normal lithography technique and an etching technique. A plate electrode 38 of C2 and a plate line 40 connected to the conductive film 24 which is a plate electrode of the capacitor C1 through the contact hole 36 are formed (FIG. 7B). As the plate electrode 38 and the plate line 40, for example, a ruthenium film, a ruthenium oxide film, a platinum film, an iridium film, an iridium oxide film, a titanium nitride film, a tungsten nitride film, or the like can be applied.
このようにして半導体記憶装置を製造することにより、蓄積電極30、誘電体膜、導電膜24(プレート電極)よりなるDRAMのキャパシタC1と、蓄積電極30、強誘電体膜34、プレート電極38よりなるFRAMのキャパシタC2とを形成することができ、図1に示す半導体記憶装置を実現することができる。   By manufacturing the semiconductor memory device in this manner, the DRAM capacitor C1 including the storage electrode 30, the dielectric film, and the conductive film 24 (plate electrode), the storage electrode 30, the ferroelectric film 34, and the plate electrode 38 are used. The FRAM capacitor C2 can be formed, and the semiconductor memory device shown in FIG. 1 can be realized.
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、DRAMのキャパシタC1上にFRAMのキャパシタC2を形成するので、DRAMの集積度を犠牲にすることなく図1に示す回路を実現することができる。   As described above, according to the structure and the manufacturing method of the semiconductor memory device according to the present embodiment, since the FRAM capacitor C2 is formed on the DRAM capacitor C1, the circuit shown in FIG. Can be realized.
なお、上記実施形態では、以下の理由に基づき、キャパシタC1を蓄積電極30の側壁に形成し、キャパシタC2を蓄積電極30の上面に形成している。   In the above embodiment, the capacitor C1 is formed on the side wall of the storage electrode 30 and the capacitor C2 is formed on the upper surface of the storage electrode 30 based on the following reasons.
DRAMのキャパシタC1の誘電体膜として一般に用いられる常誘電体膜は、FRAMのキャパシタC2の誘電体膜として一般に用いられている強誘電体膜よりも誘電率が低い(例えば、PZTの1000、Y1の500に対し、窒化酸化膜の4、タンタル酸化膜の40、BSTの300)。   The paraelectric film generally used as the dielectric film of the DRAM capacitor C1 has a lower dielectric constant than the ferroelectric film generally used as the dielectric film of the FRAM capacitor C2 (for example, PZT 1000, Y1). 4 of nitrided oxide film, 40 of tantalum oxide film, and 300 of BST).
また、強誘電体膜は薄膜形成の技術が十分に確立されておらず、薄い膜を成膜するとリーク電流が多く使用することが困難となるのに対し、常誘電体膜では薄膜化技術が十分確立されており、4nm程度の膜厚でも十分に使用しうる。一方、1Gや4Gクラスのデバイスでは、蓄積電極30の間隔は0.2〜0.1μm程度にまで狭くなることが予想されるため、蓄積電極30の間に導電膜24よりなるプレート電極を形成することを考慮すると、約30nm以下の強誘電体膜を形成する必要があるが、このような薄膜化は困難となることが想定される。   In addition, the technology for thin film formation is not well established for ferroelectric films, and thin film formation makes it difficult to use a large amount of leakage current. It is well established, and even a film thickness of about 4 nm can be used sufficiently. On the other hand, in the 1G and 4G class devices, since the interval between the storage electrodes 30 is expected to be narrowed to about 0.2 to 0.1 μm, a plate electrode made of the conductive film 24 is formed between the storage electrodes 30. In consideration of this, it is necessary to form a ferroelectric film having a thickness of about 30 nm or less, but it is assumed that such a thinning becomes difficult.
また、強誘電体膜の形成に一般的に用いられているゾルゲル法ではスピンコータを用いるため、凸部に成膜材が溜まりやすく側壁に薄く膜を形成することは困難である。   In addition, since a sol-gel method generally used for forming a ferroelectric film uses a spin coater, it is difficult to form a thin film on the side wall because the film forming material tends to accumulate on the convex portions.
そこで、大面積を確保しうる蓄積電極30の側壁には、誘電率が低く薄膜化が容易で側壁部に容易に形成しうる常誘電体膜を形成してキャパシタC1の誘電体膜とし、スピンコートによる成膜が容易な蓄積電極30の上面には、キャパシタC2を構成する強誘電体膜を形成することとしている。   Therefore, a paraelectric film that has a low dielectric constant and can be easily formed into a thin film and can be easily formed on the side wall portion is formed on the side wall of the storage electrode 30 that can secure a large area, thereby forming the dielectric film of the capacitor C1. A ferroelectric film constituting the capacitor C2 is formed on the upper surface of the storage electrode 30 that can be easily formed by coating.
したがって、上記の問題を解決することができれば、必ずしも蓄積電極30の側壁部にキャパシタC1を形成し、上面部にキャパシタC2を形成する必要はなく、この逆となるようにキャパシタを構成してもよい。   Therefore, if the above problem can be solved, it is not always necessary to form the capacitor C1 on the side wall portion of the storage electrode 30 and the capacitor C2 on the upper surface portion, and the capacitor may be configured to be reversed. Good.
[第2実施形態]
本発明の第2実施形態による半導体記憶装置及びその製造方法について図8乃至図12を用いて説明する。図1乃至図7に示す第1実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
[Second Embodiment]
A semiconductor memory device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor memory device and the manufacturing method thereof according to the first embodiment shown in FIGS. 1 to 7 are denoted by the same reference numerals, and description thereof is omitted or simplified.
図8は本実施形態による半導体記憶装置の構造を示す回路図、図9は本実施形態による半導体記憶装置の構造を示す概略断面図、図10乃至図12は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。   8 is a circuit diagram showing the structure of the semiconductor memory device according to the present embodiment, FIG. 9 is a schematic cross-sectional view showing the structure of the semiconductor memory device according to the present embodiment, and FIGS. 10 to 12 show the manufacture of the semiconductor memory device according to the present embodiment. It is process sectional drawing which shows a method.
〔1〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図1に示す第1実施形態による半導体記憶装置において、FRAMのキャパシタC2が複数個設けられていることに特徴がある。すなわち、ゲートGがワード線WLに接続され、一方のソース/ドレインS/Dがビット線BLに接続された転送トランジスタTrの他方のソース/ドレインS/Dには、常誘電体膜を誘電体とするキャパシタC1の一方の電極と、強誘電体を誘電体膜とするキャパシタC21、C22、…C2nの一方の電極とが接続されている。キャパシタC1の他方の電極は接地され、キャパシタC21、C22…C2nの他方の電極にはそれぞれプレート線PL1、PL2、…PLnが接続されている。プレート線PLには、正負両方の電位を印加することができ、更にフローティングにすることもできるようになっている(図8(a))。
[1] Circuit Configuration of Memory Cell The semiconductor memory device according to the present embodiment is characterized in that a plurality of FRAM capacitors C2 are provided in the semiconductor memory device according to the first embodiment shown in FIG. That is, a paraelectric film is formed on the other source / drain S / D of the transfer transistor Tr in which the gate G is connected to the word line WL and one source / drain S / D is connected to the bit line BL. Are connected to one electrode of capacitors C2 1 , C2 2 ,... C2 n each having a ferroelectric film as a dielectric film. The other electrode of the capacitor C1 is grounded, the capacitor C2 1, C2 2 ... C2 n each of the other electrode plate line PL 1 of, PL 2, ... PL n are connected. Both positive and negative potentials can be applied to the plate line PL, and the plate line PL can also be floated (FIG. 8A).
〔2〕 動作原理
本実施形態による半導体記憶装置の動作原理は、基本的には第1実施形態による半導体記憶装置と同様である。異なる点は、FRAMのキャパシタC21、C22、…C2nを、それぞれ独立して読み書きすることができる点である。以下、複数のキャパシタC2を設けるメリットについて説明する。
[2] Operating Principle The operating principle of the semiconductor memory device according to the present embodiment is basically the same as that of the semiconductor memory device according to the first embodiment. The difference is that the FRAM capacitors C2 1 , C2 2 ,... C2 n can be read and written independently. Hereinafter, the merit of providing a plurality of capacitors C2 will be described.
DRAMのキャパシタC1は、無電圧状態で記憶を保持する機能を有しておらず、常にキャパシタの両端に電圧を印加して充電状態にしておくか、或いは、充電された電荷の逃げ道をふさぐべく電極をフローティングの状態にしておく必要がある。したがって、第1実施形態のようにDRAMのキャパシタC1とFRAMのキャパシタC2とを一の転送トランジスタTrに接続する場合には、キャパシタC2の読み書きを行うと、キャパシタC1の記憶情報は破壊されることとなる。   The capacitor C1 of the DRAM does not have a function of holding memory in a no-voltage state, and is always charged by applying a voltage to both ends of the capacitor, or in order to block the escape path of the charged charge. The electrode needs to be in a floating state. Therefore, when the DRAM capacitor C1 and the FRAM capacitor C2 are connected to one transfer transistor Tr as in the first embodiment, the stored information in the capacitor C1 is destroyed when the capacitor C2 is read and written. It becomes.
一方、FRAMのキャパシタC2は、強誘電体の分極電荷によって情報を記憶しているので、装置の電源を切った場合であっても記憶情報を保持し続けられる。すなわち、キャパシタC1に情報を書き込み、或いは、情報を読み出したとしても、キャパシタC2の記憶情報が改竄されることはない。   On the other hand, since the capacitor C2 of the FRAM stores information by the polarization charge of the ferroelectric substance, the stored information can be held even when the apparatus is turned off. That is, even if information is written to or read from the capacitor C1, the information stored in the capacitor C2 is not falsified.
FRAMのキャパシタを複数設けた場合であっても、一のキャパシタC2を読み書きしている際に他のキャパシタのプレート線に電圧が印加されなければ他のキャパシタの記憶情報が改竄されることなく使用することができる。   Even when a plurality of capacitors of FRAM are provided, when the voltage is not applied to the plate line of another capacitor when reading / writing one capacitor C2, the stored information of the other capacitor is used without being falsified. can do.
したがって、図8に示す半導体記憶装置を構成した場合、例えば、目的とするキャパシタC2のプレート線PLを順次一つづつ選択し、これに順次電圧を印加し、キャパシタC2への情報の書き込み、読み出しを行うこととすれば、全てのキャパシタC21、C22、…C2nの情報を出し入れすることができる。 Therefore, when the semiconductor memory device shown in FIG. 8 is configured, for example, the plate line PL of the target capacitor C2 is sequentially selected one by one, voltage is sequentially applied thereto, and information is written to and read from the capacitor C2. , The information of all capacitors C2 1 , C2 2 ,... C2 n can be taken in and out.
このように、本実施形態による半導体記憶装置によれば、記憶容量を大幅に増大させることができる。なお、後述するように半導体記憶装置を構成することにより平面的なレイアウトを広げることなく一の転送トランジスタに接続されるキャパシタC2の数を増加できるので、記憶装置の集積度を損なうこともない。   Thus, according to the semiconductor memory device according to the present embodiment, the storage capacity can be greatly increased. Note that by configuring the semiconductor memory device as will be described later, the number of capacitors C2 connected to one transfer transistor can be increased without expanding the planar layout, so that the degree of integration of the memory device is not impaired.
なお、前述のように、キャパシタC2の情報を読み出す際に、キャパシタC1のプレート線PL0が接地されていると、ビット線BLに現れる電位がキャパシタC1に蓄えられている電荷の影響を受ける場合がある。このような場合には、図8(b)に示すようにキャパシタC1のプレート電極に接続されるプレート線PL0を設け、キャパシタC2の情報を読み出す際にはプレート線PL0をフローティングの状態にすることが望ましい。また、プレート線PL0の電位を、ビット線BLの電位とほぼ同電位に設定してもよい。 As described previously, when reading the information in the capacitor C2, when the plate line PL 0 of the capacitor C1 is grounded, if the potential appearing on the bit line BL is influenced by charge stored in the capacitor C1 There is. In such a case, a plate line PL 0 connected to the plate electrode of the capacitor C1 is provided as shown in FIG. 8B, and the plate line PL 0 is brought into a floating state when reading information from the capacitor C2. It is desirable to do. Further, the potential of the plate line PL 0 may be set to substantially the same potential as the potential of the bit line BL.
〔3〕 具体的な半導体記憶装置の構造
図8に示す回路を実現するための具体的な半導体記憶装置の構造を図9を用いて説明する。
[3] Specific Structure of Semiconductor Memory Device A specific structure of the semiconductor memory device for realizing the circuit shown in FIG. 8 will be described with reference to FIG.
シリコン基板10上には、素子領域を画定するための素子分離膜12が形成されている。素子分離膜12が形成されたシリコン基板上には、ゲート電極14、ソース/ドレイン拡散層16を有する転送トランジスタが形成されている。ゲート電極14は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板10上には、ソース/ドレイン拡散層16に接続された電極プラグ20が埋め込まれた層間絶縁膜18が形成されている。層間絶縁膜18上には、シリコン窒化膜22を介して、キャパシタC1のプレート電極として機能する導電膜24と、層間絶縁膜26とが形成されている。導電膜24及び層間絶縁膜26には、電極プラグ20に達する開口部28が形成されている。開口部28の側壁には、キャパシタC1の誘電体膜として機能する常誘電体膜が形成されている。開口部28内には、電極プラグ20に接続された蓄積電極30が埋め込まれており、こうして、導電膜24、常誘電体膜、蓄積電極30よりなるキャパシタC1が構成されている。層間絶縁膜26上には、層間絶縁膜42a、42b、42cと導電膜44a、44bとが交互に積層されている。層間絶縁膜42及び導電膜44よりなる積層膜には、蓄積電極30に達する開口部46が形成されている。開口部46の側壁には、キャパシタC2の誘電体膜として機能する強誘電体膜が形成されている。開口部46内には、蓄積電極30に接続された蓄積電極48が埋め込まれており、こうして、導電膜44、強誘電体膜、蓄積電極48よりなる複数のキャパシタC2が構成されている。層間絶縁膜42c上には層間絶縁膜50が形成されている。層間絶縁膜50上には、層間絶縁膜42、50を介して導電膜24に接続されたプレート線54と、層間絶縁膜26、42、50を介して導電膜44に接続されたプレート線56とが形成されている。   An element isolation film 12 for defining an element region is formed on the silicon substrate 10. A transfer transistor having a gate electrode 14 and a source / drain diffusion layer 16 is formed on the silicon substrate on which the element isolation film 12 is formed. The gate electrode 14 also functions as a word line that doubles as the gate electrodes of a plurality of transfer transistors extending in the direction perpendicular to the paper surface. On the silicon substrate 10 on which the transfer transistor is formed, an interlayer insulating film 18 in which an electrode plug 20 connected to the source / drain diffusion layer 16 is embedded is formed. A conductive film 24 that functions as a plate electrode of the capacitor C1 and an interlayer insulating film 26 are formed on the interlayer insulating film 18 with a silicon nitride film 22 interposed therebetween. An opening 28 reaching the electrode plug 20 is formed in the conductive film 24 and the interlayer insulating film 26. A paraelectric film functioning as a dielectric film of the capacitor C <b> 1 is formed on the side wall of the opening 28. A storage electrode 30 connected to the electrode plug 20 is embedded in the opening 28, and thus a capacitor C 1 including the conductive film 24, the paraelectric film, and the storage electrode 30 is configured. On the interlayer insulating film 26, interlayer insulating films 42a, 42b, 42c and conductive films 44a, 44b are alternately stacked. An opening 46 reaching the storage electrode 30 is formed in the laminated film composed of the interlayer insulating film 42 and the conductive film 44. A ferroelectric film functioning as a dielectric film of the capacitor C2 is formed on the side wall of the opening 46. A storage electrode 48 connected to the storage electrode 30 is embedded in the opening 46, and thus a plurality of capacitors C 2 including the conductive film 44, the ferroelectric film, and the storage electrode 48 are formed. An interlayer insulating film 50 is formed on the interlayer insulating film 42c. On the interlayer insulating film 50, a plate line 54 connected to the conductive film 24 via the interlayer insulating films 42, 50 and a plate line 56 connected to the conductive film 44 via the interlayer insulating films 26, 42, 50 are provided. And are formed.
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極30の側壁部を利用してキャパシタC1が構成され、柱状の蓄積電極48の側壁部を利用して複数のキャパシタC2が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、DRAMの集積度を落とすことなくDRAMのキャパシタC1と、複数のFRAMのキャパシタC2とを形成することができる。   As described above, in the semiconductor memory device according to the present embodiment, the capacitor C1 is configured using the side wall portion of the columnar storage electrode 30, and the plurality of capacitors C2 is configured using the side wall portion of the columnar storage electrode 48. There is a feature. By configuring the semiconductor memory device in this manner, the DRAM capacitor C1 and the plurality of FRAM capacitors C2 can be formed without reducing the integration density of the DRAM.
〔4〕 半導体記憶装置の製造方法
まず、例えば図4(a)乃至図5(b)に示す第1実施形態による半導体記憶装置の製造方法と同様にして、導電膜24と層間絶縁膜26との積層膜に形成された開口部28内に埋め込まれた蓄積電極30を形成する。
[4] Manufacturing Method of Semiconductor Memory Device First, in the same way as in the manufacturing method of the semiconductor memory device according to the first embodiment shown in FIGS. 4A to 5B, for example, the conductive film 24, the interlayer insulating film 26, and the like. The storage electrode 30 embedded in the opening 28 formed in the laminated film is formed.
次いで、層間絶縁膜26及び蓄積電極30上に、例えばCVD法により、層間絶縁膜42と、導電膜44とを交互に堆積する(図10(a))。   Next, the interlayer insulating film 42 and the conductive film 44 are alternately deposited on the interlayer insulating film 26 and the storage electrode 30 by, eg, CVD (FIG. 10A).
なお、図10(a)に示す半導体記憶装置では、層間絶縁膜42a、導電膜44a、層間絶縁膜42b、導電膜44b、層間絶縁膜42cを順次堆積した場合を示している。導電膜44は、FRAMのキャパシタC2のプレート電極となる膜であり、導電膜44の数に相当するキャパシタC2を同一蓄積電極上に形成することができる。   In the semiconductor memory device shown in FIG. 10A, an interlayer insulating film 42a, a conductive film 44a, an interlayer insulating film 42b, a conductive film 44b, and an interlayer insulating film 42c are sequentially deposited. The conductive film 44 is a film that becomes a plate electrode of the capacitor C2 of the FRAM, and the capacitors C2 corresponding to the number of the conductive films 44 can be formed on the same storage electrode.
また、図10(a)に示す半導体記憶装置では、後工程においてプレート電極(導電膜24、44)から引き出す電極を形成する関係から、導電膜44の堆積後に、導電膜44を所定の形状にパターニングしている。   Further, in the semiconductor memory device shown in FIG. 10A, the conductive film 44 is formed into a predetermined shape after the conductive film 44 is deposited because the electrodes drawn from the plate electrodes (conductive films 24 and 44) are formed in a later process. Patterned.
続いて、このように形成した絶縁膜42及び導電膜44からなる積層膜に、蓄積電極30に達する開口部46を形成する。   Subsequently, an opening 46 reaching the storage electrode 30 is formed in the laminated film composed of the insulating film 42 and the conductive film 44 thus formed.
この後、例えば溶液気化型CVD法により、FRAMのキャパシタC2の誘電体膜を構成する強誘電体膜(図示せず)を形成する。   Thereafter, a ferroelectric film (not shown) constituting the dielectric film of the capacitor C2 of the FRAM is formed by, for example, a solution vaporization type CVD method.
次いで、このように形成した強誘電体膜をエッチバックし、開口部46の側壁にのみ強誘電体膜を残存させる。これにより、開口部46内には蓄積電極30が再度露出する。   Next, the ferroelectric film thus formed is etched back, and the ferroelectric film is left only on the side wall of the opening 46. As a result, the storage electrode 30 is exposed again in the opening 46.
続いて、例えばCVD法により導電膜を堆積し、その後、層間絶縁膜42cが露出するまでエッチバック或いはCMP法により導電膜を除去し、開口部46内にのみ導電膜を残存させる。こうして、開口部46内に埋め込まれた柱状の蓄積電極48を形成する(11(a))。蓄積電極48は、キャパシタC2の蓄積電極として機能し、蓄積電極30、電極プラグ20を介して転送トランジスタのソース/ドレイン拡散層16に接続される。したがって、蓄積電極48となる導電膜は強誘電体膜と相性のよい膜であることが望ましく、例えばルテニウム膜、酸化ルテニウム膜、プラチナ膜、イリジウム膜、酸化イリジウム膜、窒化チタン膜、窒化タングステン膜などを適用することができる。   Subsequently, a conductive film is deposited by, for example, a CVD method, and thereafter, the conductive film is removed by an etch back or CMP method until the interlayer insulating film 42 c is exposed, so that the conductive film remains only in the opening 46. Thus, the columnar storage electrode 48 embedded in the opening 46 is formed (11 (a)). The storage electrode 48 functions as a storage electrode of the capacitor C2, and is connected to the source / drain diffusion layer 16 of the transfer transistor via the storage electrode 30 and the electrode plug 20. Accordingly, it is desirable that the conductive film to be the storage electrode 48 be a film compatible with the ferroelectric film, for example, a ruthenium film, a ruthenium oxide film, a platinum film, an iridium film, an iridium oxide film, a titanium nitride film, or a tungsten nitride film. Etc. can be applied.
このように蓄積電極48を形成することにより、開口部46の内壁部には、蓄積電極48、強誘電体膜、導電膜44よりなる複数のキャパシタC2が形成される。   By forming the storage electrode 48 in this way, a plurality of capacitors C2 including the storage electrode 48, the ferroelectric film, and the conductive film 44 are formed on the inner wall portion of the opening 46.
この後、層間絶縁膜42c及び蓄積電極48上に、例えばCVD法により層間絶縁膜50を形成する。   Thereafter, an interlayer insulating film 50 is formed on the interlayer insulating film 42c and the storage electrode 48 by, for example, a CVD method.
次いで、層間絶縁膜50、42に、プレート電極として機能する導電膜44、24に達するコンタクトホール52を形成する(図11(b))。   Next, contact holes 52 reaching the conductive films 44 and 24 functioning as plate electrodes are formed in the interlayer insulating films 50 and 42 (FIG. 11B).
続いて、例えばCVD法により導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、コンタクトホール52を介してキャパシタC1のプレート電極である導電膜24に接続されたプレート線54と、コンタクトホール52を介してキャパシタC2のプレート電極である導電膜44に接続されたプレート線56とを形成する(図12)。   Subsequently, a conductive film is deposited by, for example, a CVD method, patterned by a normal lithography technique and an etching technique, and contacted with a plate line 54 connected to the conductive film 24 which is a plate electrode of the capacitor C1 through a contact hole 52, and a contact A plate line 56 connected to the conductive film 44, which is the plate electrode of the capacitor C2, through the hole 52 is formed (FIG. 12).
このようにして半導体記憶装置を製造することにより、蓄積電極30、誘電体膜、導電膜24(プレート電極)よりなるDRAMのキャパシタC1と、蓄積電極48、強誘電体膜、導電膜44(プレート電極)よりなる複数のFRAMのキャパシタC2とを形成することができ、図8に示す半導体記憶装置を実現することができる。   By manufacturing the semiconductor memory device in this manner, the DRAM capacitor C1 including the storage electrode 30, the dielectric film, and the conductive film 24 (plate electrode), the storage electrode 48, the ferroelectric film, and the conductive film 44 (plate) A plurality of FRAM capacitors C2 made of electrodes) can be formed, and the semiconductor memory device shown in FIG. 8 can be realized.
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、DRAMのキャパシタC1上にFRAMのキャパシタC2を複数形成するので、DRAMの集積度を犠牲にすることなく図8に示す回路を実現することができる。   As described above, according to the structure and the manufacturing method of the semiconductor memory device according to the present embodiment, the plurality of FRAM capacitors C2 are formed on the DRAM capacitor C1, so that the degree of integration of the DRAM is not sacrificed. A circuit can be realized.
[第3実施形態]
本発明の第3実施形態による半導体記憶装置及びその製造方法について図13乃至図15を用いて説明する。図1乃至図12に示す第1及び第2実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
[Third Embodiment]
A semiconductor memory device and a manufacturing method thereof according to the third embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor memory device and the manufacturing method thereof according to the first and second embodiments shown in FIGS. 1 to 12 are denoted by the same reference numerals, and description thereof is omitted or simplified.
図13は本実施形態による半導体記憶装置の構造を示す回路図、図14は本実施形態による半導体記憶装置の構造を示す概略断面図、図15は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。   FIG. 13 is a circuit diagram showing the structure of the semiconductor memory device according to the present embodiment, FIG. 14 is a schematic sectional view showing the structure of the semiconductor memory device according to the present embodiment, and FIG. 15 shows the method for manufacturing the semiconductor memory device according to the present embodiment. It is process sectional drawing.
〔1〕 メモリセルの回路構成
本実施形態による半導体記憶装置は、図8に示す第2実施形態による半導体記憶装置において、DRAMのキャパシタC1が設けられていないことに特徴がある。すなわち、ゲートGがワード線WLに接続され、一方のソース/ドレインS/Dがビット線BLに接続された転送トランジスタTrの他方のソース/ドレインS/Dには、強誘電体を誘電体膜とするキャパシタC21、C22、…C2nが接続されている。キャパシタC21、C22…C2nの他方の電極にはそれぞれプレート線PL1、PL2、…PLnが接続されている。プレート線PLには、正負両方の電位を印加することができ、更にフローティングにすることもできるようになっている(図13)。
[1] Circuit Configuration of Memory Cell The semiconductor memory device according to the present embodiment is characterized in that the DRAM capacitor C1 is not provided in the semiconductor memory device according to the second embodiment shown in FIG. That is, a ferroelectric film is applied to the other source / drain S / D of the transfer transistor Tr in which the gate G is connected to the word line WL and one source / drain S / D is connected to the bit line BL. Capacitors C2 1 , C2 2 ,... C2 n are connected. Capacitor C2 1, C2 2 ... C2 n each of the other electrode plate line PL 1 of, PL 2, ... PL n are connected. Both positive and negative potentials can be applied to the plate line PL, and the plate line PL can be floated (FIG. 13).
このようにしてFRAMを構成し、後述の構造により装置を構成することにより、平面レイアウトを広げることなく極めて大容量のFRAMを構成することも可能である。   By configuring the FRAM in this way and configuring the apparatus with the structure described later, it is possible to configure an extremely large capacity FRAM without expanding the planar layout.
〔2〕 具体的な半導体記憶装置の構造
図13に示す回路を実現するための具体的な半導体記憶装置の構造を図14を用いて説明する。
[2] Specific Structure of Semiconductor Memory Device A specific structure of the semiconductor memory device for realizing the circuit shown in FIG. 13 will be described with reference to FIG.
シリコン基板10上には、素子領域を画定するための素子分離膜12が形成されている。素子分離膜12が形成されたシリコン基板上には、ゲート電極14、ソース/ドレイン拡散層16を有する転送トランジスタが形成されている。ゲート電極14は、紙面垂直方向に延在する複数の転送トランジスタのゲート電極を兼ねるワード線としても機能する。転送トランジスタが形成されたシリコン基板10上には、ソース/ドレイン拡散層16に接続された電極プラグ20が埋め込まれた層間絶縁膜18、シリコン窒化膜22が形成されている。シリコン窒化膜22上には、層間絶縁膜42a、42b、42cと導電膜44a、44bとが交互に積層されている。層間絶縁膜42及び導電膜44よりなる積層膜及びシリコン窒化膜22には、電極プラグ20に達する開口部46が形成されている。開口部46の側壁には、キャパシタC2の誘電体膜として機能する強誘電体膜が形成されている。開口部46内には、電極プラグ20に接続された蓄積電極48が埋め込まれており、こうして、導電膜44、強誘電体膜、蓄積電極48よりなる複数のキャパシタC2が構成されている。層間絶縁膜42c上には層間絶縁膜50が形成されている。層間絶縁膜50上には、層間絶縁膜42、50を介して導電膜44に接続されたプレート線56とが形成されている。   An element isolation film 12 for defining an element region is formed on the silicon substrate 10. A transfer transistor having a gate electrode 14 and a source / drain diffusion layer 16 is formed on the silicon substrate on which the element isolation film 12 is formed. The gate electrode 14 also functions as a word line that doubles as the gate electrodes of a plurality of transfer transistors extending in the direction perpendicular to the paper surface. On the silicon substrate 10 on which the transfer transistor is formed, an interlayer insulating film 18 and a silicon nitride film 22 in which an electrode plug 20 connected to the source / drain diffusion layer 16 is embedded are formed. On the silicon nitride film 22, interlayer insulating films 42a, 42b, 42c and conductive films 44a, 44b are alternately stacked. An opening 46 reaching the electrode plug 20 is formed in the laminated film formed of the interlayer insulating film 42 and the conductive film 44 and the silicon nitride film 22. A ferroelectric film functioning as a dielectric film of the capacitor C2 is formed on the side wall of the opening 46. A storage electrode 48 connected to the electrode plug 20 is embedded in the opening 46, and thus a plurality of capacitors C 2 including the conductive film 44, the ferroelectric film, and the storage electrode 48 are formed. An interlayer insulating film 50 is formed on the interlayer insulating film 42c. A plate line 56 connected to the conductive film 44 through the interlayer insulating films 42 and 50 is formed on the interlayer insulating film 50.
このように、本実施形態による半導体記憶装置は、柱状の蓄積電極48の側壁部を利用して複数のキャパシタC2が構成されていることに特徴がある。このように半導体記憶装置を構成することにより、平面レイアウトを広げることなく大容量のFRAMを形成することができる。   As described above, the semiconductor memory device according to the present embodiment is characterized in that the plurality of capacitors C <b> 2 are configured using the side wall portion of the columnar storage electrode 48. By configuring the semiconductor memory device in this way, a large-capacity FRAM can be formed without expanding the planar layout.
〔3〕 半導体記憶装置の製造方法
まず、例えば図4(a)に示す第1実施形態による半導体記憶装置の製造方法と同様にして、転送トランジスタのソース/ドレイン拡散層16から引き出される電極プラグ20を形成する。
[3] Manufacturing Method of Semiconductor Memory Device First, for example, in the same manner as the manufacturing method of the semiconductor memory device according to the first embodiment shown in FIG. 4A, the electrode plug 20 drawn from the source / drain diffusion layer 16 of the transfer transistor. Form.
次いで、第2実施形態による半導体記憶装置の製造方法と同様にして、層間絶縁膜18上に、シリコン窒化膜22、層間絶縁膜42a、導電膜44a、層間絶縁膜42b、導電膜44b、層間絶縁膜42cを順次堆積する(図15(a))。なお、層間絶縁膜42及び導電膜44を堆積する繰り返し回数を多くするほど、一の転送トランジスタTrに接続されるキャパシタC2の数を増やすことができる。   Next, in the same manner as in the method of manufacturing the semiconductor memory device according to the second embodiment, the silicon nitride film 22, the interlayer insulating film 42a, the conductive film 44a, the interlayer insulating film 42b, the conductive film 44b, and the interlayer insulating film are formed on the interlayer insulating film 18. A film 42c is sequentially deposited (FIG. 15A). As the number of repetitions of depositing the interlayer insulating film 42 and the conductive film 44 is increased, the number of capacitors C2 connected to one transfer transistor Tr can be increased.
続いて、このように形成した絶縁膜42及び導電膜44からなる積層膜に、電極プラグ20に達する開口部46を形成する。   Subsequently, an opening 46 reaching the electrode plug 20 is formed in the laminated film formed of the insulating film 42 and the conductive film 44 thus formed.
この後、例えば溶液気化型CVD法により、FRAMのキャパシタC2の誘電体膜を構成する強誘電体膜(図示せず)を形成する。   Thereafter, a ferroelectric film (not shown) constituting the dielectric film of the capacitor C2 of the FRAM is formed by, for example, a solution vaporization type CVD method.
次いで、このように形成した強誘電体膜をエッチバックし、開口部46の側壁にのみ強誘電体膜を残存させる。これにより、開口部46内には電極プラグ20が再度露出する。   Next, the ferroelectric film thus formed is etched back, and the ferroelectric film is left only on the side wall of the opening 46. As a result, the electrode plug 20 is exposed again in the opening 46.
続いて、例えばCVD法により導電膜を堆積し、その後、層間絶縁膜42cが露出するまでエッチバック或いはCMP法により導電膜を除去し、開口部46内にのみ導電膜を残存させる。こうして、開口部46内に埋め込まれた柱状の蓄積電極48を形成する(15(b))。   Subsequently, a conductive film is deposited by, for example, a CVD method, and thereafter, the conductive film is removed by an etch back or CMP method until the interlayer insulating film 42 c is exposed, so that the conductive film remains only in the opening 46. Thus, the columnar storage electrode 48 embedded in the opening 46 is formed (15 (b)).
このように蓄積電極48を形成することにより、開口部46の内壁部には、蓄積電極48、強誘電体膜、導電膜44よりなる複数のキャパシタC2が形成される。   By forming the storage electrode 48 in this way, a plurality of capacitors C2 including the storage electrode 48, the ferroelectric film, and the conductive film 44 are formed on the inner wall portion of the opening 46.
この後、層間絶縁膜42c及び蓄積電極48上に、例えばCVD法により層間絶縁膜50を形成する。   Thereafter, an interlayer insulating film 50 is formed on the interlayer insulating film 42c and the storage electrode 48 by, for example, a CVD method.
次いで、層間絶縁膜50、42に、プレート電極として機能する導電膜44に達するコンタクトホール52を形成する。   Next, a contact hole 52 reaching the conductive film 44 functioning as a plate electrode is formed in the interlayer insulating films 50 and 42.
続いて、例えばCVD法により導電膜を堆積し、通常のリソグラフィー技術及びエッチング技術によりパターニングし、コンタクトホール52を介してキャパシタC2のプレート電極である導電膜44に接続されたプレート線56とを形成する(図15(c))。   Subsequently, a conductive film is deposited by, for example, a CVD method, and patterned by a normal lithography technique and an etching technique to form a plate line 56 connected to the conductive film 44 that is the plate electrode of the capacitor C2 through the contact hole 52. (FIG. 15C).
このようにして半導体記憶装置を製造することにより、蓄積電極48、強誘電体膜、導電膜44(プレート電極)よりなる複数のキャパシタC2を形成することができ、図13に示す半導体記憶装置を実現することができる。   By manufacturing the semiconductor memory device in this way, a plurality of capacitors C2 made up of the storage electrode 48, the ferroelectric film, and the conductive film 44 (plate electrode) can be formed. The semiconductor memory device shown in FIG. Can be realized.
このように、本実施形態による半導体記憶装置の構造及び製造方法によれば、縦方向に累積して形成された複数のキャパシタC2を形成することができるので、大容量のFRAMを構成することができる。   As described above, according to the structure and the manufacturing method of the semiconductor memory device according to the present embodiment, a plurality of capacitors C2 formed by being accumulated in the vertical direction can be formed, so that a large-capacity FRAM can be configured. it can.
[第4実施形態]
本発明の第4実施形態による半導体記憶装置及びその製造方法について図16及び図17を用いて説明する。図1乃至図15に示す第1乃至第3実施形態による半導体記憶装置及びその製造方法と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
[Fourth Embodiment]
A semiconductor memory device and a manufacturing method thereof according to the fourth embodiment of the present invention will be described with reference to FIGS. The same components as those of the semiconductor memory device and the manufacturing method thereof according to the first to third embodiments shown in FIGS. 1 to 15 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
図16及び図17は本実施形態による半導体記憶装置の製造方法を示す工程断面図である。   16 and 17 are process cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to the present embodiment.
第1実施形態による半導体記憶装置の製造方法では、図4(a)〜図5(b)に示すように、蓄積電極30と導電膜24よりなるプレート電極とを形成する際に、まず導電膜24を形成し、その後導電膜24に形成された開口部28内に埋め込むようにして蓄積電極30を形成した。しかしながら、蓄積電極30を先に形成することによっても図3に示すような半導体記憶装置を製造することができる。   In the method of manufacturing the semiconductor memory device according to the first embodiment, as shown in FIGS. 4A to 5B, when forming the storage electrode 30 and the plate electrode made of the conductive film 24, first, the conductive film is formed. 24 was formed, and then the storage electrode 30 was formed so as to be embedded in the opening 28 formed in the conductive film 24. However, the semiconductor memory device as shown in FIG. 3 can also be manufactured by forming the storage electrode 30 first.
まず、図4(a)に示す第1実施形態による半導体記憶装置の製造方法と同様にして、転送トランジスタのソース/ドレイン拡散層16から引き出される電極プラグ20を形成する(図16(a))。   First, in the same manner as in the method of manufacturing the semiconductor memory device according to the first embodiment shown in FIG. 4A, the electrode plug 20 drawn from the source / drain diffusion layer 16 of the transfer transistor is formed (FIG. 16A). .
次いで、キャパシタC1の蓄積電極30となる導電膜と、キャパシタC2の強誘電体膜と相性のよい導電膜32とを順次堆積して通常のリソグラフィー技術及びエッチング技術を用いてパターニングし、上面が導電膜32により覆われた蓄積電極30を形成する(図16(b))。   Next, a conductive film that becomes the storage electrode 30 of the capacitor C1 and a conductive film 32 that is compatible with the ferroelectric film of the capacitor C2 are sequentially deposited and patterned using ordinary lithography and etching techniques, and the upper surface is conductive. A storage electrode 30 covered with the film 32 is formed (FIG. 16B).
続いて、蓄積電極30の段差を覆うに十分な膜厚の導電膜24を堆積する。   Subsequently, a conductive film 24 having a film thickness sufficient to cover the steps of the storage electrode 30 is deposited.
この後、例えばCMP法により、導電膜32の表面が露出するまで導電膜24の表面を研磨する。これにより、導電膜24と導電膜32の表面がほぼ等しい高さとなり、表面が平坦化される(図16(c))。   Thereafter, the surface of the conductive film 24 is polished by CMP, for example, until the surface of the conductive film 32 is exposed. Thereby, the surface of the electrically conductive film 24 and the electrically conductive film 32 becomes substantially equal height, and a surface is planarized (FIG.16 (c)).
次いで、導電膜24の表面をエッチバックし、導電膜24の表面を僅かに後退させる(図17(a))。   Next, the surface of the conductive film 24 is etched back, and the surface of the conductive film 24 is slightly retracted (FIG. 17A).
続いて、例えばCVD法により絶縁膜を堆積し、例えばCMP法により導電膜32の表面が露出するまでこの絶縁膜を研磨し、層間絶縁膜26を形成する(図17(b))。   Subsequently, an insulating film is deposited by, for example, a CVD method, and this insulating film is polished by, for example, a CMP method until the surface of the conductive film 32 is exposed, thereby forming an interlayer insulating film 26 (FIG. 17B).
この後、図7(a)及び(b)に示す半導体記憶装置の製造方法と同様にして、図3に示す半導体記憶装置を製造する。   Thereafter, the semiconductor memory device shown in FIG. 3 is manufactured in the same manner as the method for manufacturing the semiconductor memory device shown in FIGS.
このように、本実施形態によれば、蓄積電極30を形成した後にプレート電極となる導電膜24を形成することによっても半導体記憶装置を製造することができる。   As described above, according to the present embodiment, the semiconductor memory device can also be manufactured by forming the conductive film 24 to be the plate electrode after forming the storage electrode 30.
なお、本実施形態では、図3に示す第1実施形態による半導体記憶装置の製造方法の一変形例について示したが、図9に示す第2実施形態による半導体記憶装置においても同様に適用することができる。   In the present embodiment, a modification of the method of manufacturing the semiconductor memory device according to the first embodiment shown in FIG. 3 has been described, but the same applies to the semiconductor memory device according to the second embodiment shown in FIG. Can do.
また、柱状構造の蓄積電極を有する半導体記憶装置については、例えば同一出願人による特願平9−185263号明細書に詳述されている。本発明における半導体記憶装置においても、当該明細書に記載された様々な構造や製造方法を適用することができる。   A semiconductor memory device having a storage electrode having a columnar structure is described in detail, for example, in Japanese Patent Application No. 9-185263 by the same applicant. Various structures and manufacturing methods described in the specification can also be applied to the semiconductor memory device of the present invention.
本発明の第1実施形態による半導体記憶装置の構造を示す回路図である。1 is a circuit diagram showing a structure of a semiconductor memory device according to a first embodiment of the present invention. キャパシタC1とキャパシタC2との間で記憶情報を転送する際に使用する回路図である。It is a circuit diagram used when transferring stored information between the capacitor C1 and the capacitor C2. 本発明の第1実施形態による半導体記憶装置の構造を示す概略断面図である。1 is a schematic cross-sectional view showing a structure of a semiconductor memory device according to a first embodiment of the present invention. 本発明の第1実施形態による半導体記憶装置の製造方法を示す工程断面図(その1)である。FIG. 6 is a process cross-sectional view (part 1) illustrating the method for manufacturing the semiconductor memory device according to the first embodiment of the invention; 本発明の第1実施形態による半導体記憶装置の製造方法を示す工程断面図(その2)である。FIG. 6 is a process cross-sectional view (part 2) illustrating the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention; 本発明の第1実施形態による半導体記憶装置の製造方法を示す工程断面図(その3)である。FIG. 9 is a process cross-sectional view (part 3) illustrating the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention; 本発明の第1実施形態による半導体記憶装置の製造方法を示す工程断面図(その4)である。FIG. 9 is a process cross-sectional view (part 4) illustrating the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention; 本発明の第2実施形態による半導体記憶装置の構造を示す回路図である。FIG. 6 is a circuit diagram showing a structure of a semiconductor memory device according to a second embodiment of the present invention. 本発明の第2実施形態による半導体記憶装置の構造を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor memory device by 2nd Embodiment of this invention. 本発明の第2実施形態による半導体記憶装置の製造方法を示す工程断面図(その1)である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor memory device by 2nd Embodiment of this invention. 本発明の第2実施形態による半導体記憶装置の製造方法を示す工程断面図(その2)である。It is process sectional drawing (the 2) which shows the manufacturing method of the semiconductor memory device by 2nd Embodiment of this invention. 本発明の第2実施形態による半導体記憶装置の製造方法を示す工程断面図(その3)である。It is process sectional drawing (the 3) which shows the manufacturing method of the semiconductor memory device by 2nd Embodiment of this invention. 本発明の第3実施形態による半導体記憶装置の構造を示す回路図である。It is a circuit diagram which shows the structure of the semiconductor memory device by 3rd Embodiment of this invention. 本発明の第3実施形態による半導体記憶装置の構造を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor memory device by 3rd Embodiment of this invention. 本発明の第3実施形態による半導体記憶装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor memory device by 3rd Embodiment of this invention. 本発明の第4実施形態による半導体記憶装置の製造方法を示す工程断面図(その1)である。It is process sectional drawing (the 1) which shows the manufacturing method of the semiconductor memory device by 4th Embodiment of this invention. 本発明の第4実施形態による半導体記憶装置の製造方法を示す工程断面図(その2)である。It is process sectional drawing (the 2) which shows the manufacturing method of the semiconductor memory device by 4th Embodiment of this invention. 従来の半導体記憶装置の構造を示す回路図である。It is a circuit diagram which shows the structure of the conventional semiconductor memory device. 強誘電体膜のヒステリシス特性を示すグラフである。It is a graph which shows the hysteresis characteristic of a ferroelectric film. ダミーセルを設けた従来の半導体記憶装置の構造を示す回路図である。It is a circuit diagram which shows the structure of the conventional semiconductor memory device which provided the dummy cell.
符号の説明Explanation of symbols
BL、BL′…ビット線
C1、C2…キャパシタ
DC…ダミーセル
G…ゲート
INV…インバータ
MC…メモリセル
PL…プレート線
SA…センスアンプ
S/D…ソース/ドレイン
Tr…転送トランジスタ
WL、WL′…ワード線
10…シリコン基板
12…素子分離膜
14…ゲート電極
16…ソース/ドレイン拡散層
18…層間絶縁膜
20…電極プラグ
22…シリコン窒化膜
24…導電膜
26…層間絶縁膜
28…開口部
30…蓄積電極
32…導電膜
34…強誘電体膜
36…コンタクトホール
38…プレート電極
40…プレート線
42…層間絶縁膜
44…導電膜
46…開口部
48…蓄積電極
50…層間絶縁膜
52…コンタクトホール
54…プレート線
56…プレート線
BL, BL '... bit lines C1, C2 ... capacitor DC ... dummy cell G ... gate INV ... inverter MC ... memory cell PL ... plate line SA ... sense amplifier S / D ... source / drain Tr ... transfer transistors WL, WL' ... word Line 10 ... Silicon substrate 12 ... Element isolation film 14 ... Gate electrode 16 ... Source / drain diffusion layer 18 ... Interlayer insulating film 20 ... Electrode plug 22 ... Silicon nitride film 24 ... Conductive film 26 ... Interlayer insulating film 28 ... Opening 30 ... Storage electrode 32 ... conductive film 34 ... ferroelectric film 36 ... contact hole 38 ... plate electrode 40 ... plate line 42 ... interlayer insulating film 44 ... conductive film 46 ... opening 48 ... storage electrode 50 ... interlayer insulating film 52 ... contact hole 54 ... Plate wire 56 ... Plate wire

Claims (4)

  1. 半導体基板上に形成された転送トランジスタと、
    前記転送トランジスタの一方のソース/ドレイン拡散層に接続された柱状の蓄積電極と、
    前記蓄積電極の表面を覆う誘電体膜と、
    前記誘電体膜を介して前記蓄積電極の側面を囲い、複数の絶縁膜と複数のプレート電極とが交互に積層されてなる積層膜とを有し、
    前記誘電体膜は、前記蓄積電極の側壁の第1の領域に形成された常誘電体膜と、前記蓄積電極の側壁の第2の領域に形成された強誘電体膜とを有し、
    前記蓄積電極と、前記常誘電体膜と、前記常誘電体膜を介して前記蓄積電極の前記第1の領域を覆う前記プレート電極とにより常誘電体キャパシタが構成され、
    前記蓄積電極と、前記強誘電体膜と、前記強誘電体膜を介して前記蓄積電極の前記第2の領域を覆う前記プレート電極とにより強誘電体キャパシタが構成されている
    ことを特徴とする半導体記憶装置。
    A transfer transistor formed on a semiconductor substrate;
    A columnar storage electrode connected to one source / drain diffusion layer of the transfer transistor;
    A dielectric film covering the surface of the storage electrode;
    Surrounding the side surface of the storage electrode through the dielectric film, and having a laminated film in which a plurality of insulating films and a plurality of plate electrodes are alternately laminated,
    The dielectric film has a paraelectric film formed in a first region on the side wall of the storage electrode and a ferroelectric film formed in a second region on the side wall of the storage electrode;
    A paraelectric capacitor is constituted by the storage electrode, the paraelectric film, and the plate electrode covering the first region of the storage electrode via the paraelectric film,
    A ferroelectric capacitor is configured by the storage electrode, the ferroelectric film, and the plate electrode that covers the second region of the storage electrode via the ferroelectric film. Semiconductor memory device.
  2. 請求項1記載の半導体記憶装置において、
    前記蓄積電極と、前記誘電体膜と、複数の前記プレート電極とにより、複数の強誘電体キャパシタが構成されている
    ことを特徴とする半導体記憶装置。
    The semiconductor memory device according to claim 1 Symbol placement,
    A plurality of ferroelectric capacitors are constituted by the storage electrode, the dielectric film, and the plurality of plate electrodes. A semiconductor memory device, wherein:
  3. 下地基板上に、第1の導電膜よりなり、前記下地基板に達する開口部が形成されたプレート電極を形成する工程と、
    前記開口部内の前記プレート電極の側壁に常誘電体膜を形成する工程と、
    前記開口部内に第2の導電膜を埋め込み、前記第2の導電膜よりなる第1の蓄積電極を形成する工程と、
    前記第1の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、
    前記積層膜に、前記第1の蓄積電極に達する第2の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、
    前記第2の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、
    前記第2の開口部内に第3の導電膜を埋め込み、前記第3の導電膜よりなり前記第1の蓄積電極に接続された第2の蓄積電極を形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
    Forming a plate electrode formed of a first conductive film on the base substrate and having an opening reaching the base substrate;
    Forming a paraelectric film on a side wall of the plate electrode in the opening;
    Burying a second conductive film in the opening to form a first storage electrode made of the second conductive film;
    Forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated on the first storage electrode and the plate electrode;
    Forming a second opening reaching the first storage electrode in the laminated film and forming a plurality of plate electrodes made of the plurality of conductive films;
    Forming a ferroelectric film on a sidewall of the laminated film in the second opening;
    Filling a second conductive film in the second opening, and forming a second storage electrode made of the third conductive film and connected to the first storage electrode. Manufacturing method of semiconductor memory device.
  4. 下地基板上に、第1の導電膜よりなる柱状の第1の蓄積電極を形成する工程と、
    前記第1の蓄積電極の側壁に常誘電体膜を形成する工程と、
    前記第1の蓄積電極の側壁に、前記常誘電体膜を介して前記第1の蓄積電極を覆う第1のプレート電極を形成する工程と、
    前記第1の蓄積電極及び前記プレート電極上に、複数の絶縁膜と複数の導電膜とが交互に積層されてなる積層膜を形成する工程と、
    前記積層膜に、前記第1の蓄積電極に達する第2の開口部を形成し、複数の前記導電膜よりなる複数のプレート電極を形成する工程と、
    前記第2の開口部内の前記積層膜の側壁に強誘電体膜を形成する工程と、
    前記第2の開口部内に第3の導電膜を埋め込み、前記第3の導電膜よりなり前記第1の蓄積電極に接続された第2の蓄積電極を形成する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
    Forming a columnar first storage electrode made of a first conductive film on a base substrate;
    Forming a paraelectric film on a sidewall of the first storage electrode;
    Forming a first plate electrode on the side wall of the first storage electrode, covering the first storage electrode via the paraelectric film ;
    Forming a laminated film in which a plurality of insulating films and a plurality of conductive films are alternately laminated on the first storage electrode and the plate electrode;
    Forming a second opening reaching the first storage electrode in the laminated film and forming a plurality of plate electrodes made of the plurality of conductive films;
    Forming a ferroelectric film on a sidewall of the laminated film in the second opening;
    Filling a second conductive film in the second opening, and forming a second storage electrode made of the third conductive film and connected to the first storage electrode. Manufacturing method of semiconductor memory device.
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