JP4520380B2 - Clock generation circuit - Google Patents
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Description
本発明は、複数の入力クロックを切り替えて基準クロックとし、該基準クロック信号に基づいて所定の周波数のクロックを生成して出力する、PLL(Phase Locked Loop)回路を有したクロック生成回路に関する。 The present invention relates to a clock generation circuit having a PLL (Phase Locked Loop) circuit that switches a plurality of input clocks to serve as a reference clock, and generates and outputs a clock having a predetermined frequency based on the reference clock signal.
図4は、従来のクロック生成回路の例を示したブロック図であり(例えば、特許文献1参照。)、図5は、図4の各信号の波形例を示したタイミングチャートである。
図4のクロック生成回路100において、第1入力基準クロック101、第2入力基準クロック102及び第3入力基準クロック103は、各分周回路121〜123に対応して入力され、各分周回路121〜123によって、同一周波数の基準分周クロック104〜106に変換され、クロック切替回路125にそれぞれ入力される。クロック切替回路125は、外部から入力されたクロック切替信号107に応じて、基準分周クロック104〜106の内から1つを排他的に選択し、基準分周信号108として出力する。
位相比較器126は、基準分周信号108と、電圧制御発振器127で生成された出力クロック110を分周回路124で分周した比較分周信号111との位相を比較し、該比較結果を電圧制御発振器127に出力する。電圧制御発振器127は、位相比較器126からの出力信号109に基づいて、出力クロック110の周波数を調整する。
FIG. 4 is a block diagram illustrating an example of a conventional clock generation circuit (see, for example, Patent Document 1), and FIG. 5 is a timing chart illustrating waveform examples of each signal in FIG.
In the
The
次に、図5を参照しながら、クロック切替回路125によって、基準分周クロック104から基準分周クロック105に切り替えて出力する動作について説明する。
図5において、クロック切替信号107が時刻T0でローレベルからハイレベルに変化し、クロック切替回路125は、基準分周クロック104から基準分周クロック105に切り替えて基準分周クロック105を基準分周信号108として出力する。また、クロック切替信号107がハイレベルになると、リセットパルス発生器128は、出力クロック110に同期して、出力クロック110と同じパルス幅のリセットパルス112を生成して出力し、各分周回路121〜124をそれぞれリセットする。
Next, with reference to FIG. 5, an operation of switching and outputting from the reference divided
In FIG. 5, the
クロック切替信号107がハイレベルになったときの基準分周クロック104と基準分周クロック105の信号レベルは共にハイレベルであるから、図5における切替有の比較分周信号111と基準分周信号108に示すように、共にリセットパルス112でハイレベルからローレベルにリセットされるので、立ち下がりの位相は一致している。更に、リセットパルス112がローレベルに戻り、リセットが解除されてから各分周回路121〜124はカウントを始めるため、リセット後の比較分周信号111と、基準分周信号108の立ち下がりの位相が一致しており、基準クロックの切り替えに伴う異常は発生しない。
しかし、基準分周クロック104と基準分周クロック105のデューティが異なっている場合や、基準分周クロック104と基準分周クロック105の周波数が異なっており、クロック切替信号107がハイレベルになったときに、基準分周信号108と比較分周信号111の信号レベルが異なっている場合は基準クロックの切り替えに伴って、出力クロック110に異常が発生するという問題があった。
異常が発生した場合を示したタイミングチャートを図6と図7に示す。
図6は、基準分周クロック104がハイレベルで、基準分周クロック105がローレベルのときに、クロック切替信号107がハイレベルになった場合を示している。
However, when the duty of the reference divided
Timing charts showing a case where an abnormality has occurred are shown in FIGS.
FIG. 6 shows a case where the
クロック切替信号107がハイレベルになる直前は、切替有の比較分周信号111と切替有の基準分周信号108は共にハイレベルである。時刻T0でクロック切替信号107がハイレベルになると、クロック切替回路125は、基準分周信号108として基準分周クロック105を出力するが、この時点では基準分周クロック105はローレベルであるため、切替有の基準分周信号108はローレベルになる。しかし、リセットパルス112がハイレベルになるまで切替有の比較分周信号111はハイレベルのままであることから、切替有の基準分周信号108と切替有の比較分周信号111の立ち下がりに位相差が生じる。このため、位相比較器126は出力クロック110の周波数が低いと判断し、電圧制御発振器127は出力クロック110の発振周波数が低くなるように制御を行う。この結果、リセットが解除された後の基準分周信号108と比較分周信号111の次の立ち下がりでも位相ズレが発生するという問題があった。
Immediately before the
一方、図7は、基準分周クロック104と比較分周信号111のデューティが異なり、基準分周クロック104がハイレベルで比較分周信号111がローレベルのときにクロック切替信号107がハイレベルになった場合を示している。
クロック切替信号107がハイレベルになると、基準分周信号108は基準分周クロック104から基準分周クロック105に切り替わるため、時刻T0で基準分周信号108はローレベルになる。しかし、この時点では比較分周信号111はローレベルのままであることから、位相比較器126は出力クロック110の周波数が高いと判断し、電圧制御発振器127は、出力クロック110の発振周波数を高くするように制御する。この結果、リセットが解除された後の基準分周信号108と比較分周信号111の次の立ち下がりでも位相ズレが発生するという問題があった。
On the other hand, in FIG. 7, when the duty of the reference frequency-divided
When the
このような現象は、基準分周クロック104〜106の周波数が異なっている場合にも発生する。
更に、従来はクロック切替回路125に入力する基準分周クロックはすべて同一周波数にしていたため、複数の入力基準クロックの周波数はある程度限定されたものしか使用できないという問題があった。
Such a phenomenon also occurs when the frequencies of the reference divided
Further, since all the reference frequency-divided clocks input to the
本発明は、上記のような問題を解決するためになされたものであり、クロック切り替え時において、現状の基準分周クロックと切り替わり先の基準分周クロックの信号レベルや、比較分周信号の信号レベルに関わらず、クロック切り替え時の異常を回避することができ、更に入力基準クロックに用いる周波数の制限を大幅に緩和することができる、PLL回路を有したクロック生成回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and at the time of clock switching, the signal level of the current reference frequency-divided clock and the reference frequency-divided clock to be switched to, or the signal of the comparison frequency-divided signal An object of the present invention is to obtain a clock generation circuit having a PLL circuit, which can avoid an abnormality at the time of clock switching regardless of the level, and can greatly relax the restriction on the frequency used for the input reference clock. .
この発明に係るクロック生成回路は、複数の入力クロックの1つを選択し、該選択した基準クロックを基準にして所定の周波数の出力クロックを生成して出力するクロック生成回路において、
前記出力クロックに応じた周波数の比較クロックが前記基準クロックと位相が合うように前記出力クロックを生成するPLL回路と、
対応する前記入力クロックを該入力クロックに対応した分周比で分周して出力する各基準分周回路と、
入力された切替信号に応じて、該各基準分周回路からのそれぞれの出力信号の1つを排他的に選択し前記基準クロックとして前記PLL回路に出力する第1の選択回路と、
前記各入力クロックに対応した分周比で前記出力クロックを分周して出力する各比較分周回路と、
入力された前記切替信号に応じて、該各比較分周回路からのそれぞれの出力信号の1つを排他的に選択し前記比較クロックとして前記PLL回路に出力する第2の選択回路と、
外部からの制御信号に応じて前記切替信号を生成して出力する切替信号発生回路と、
該切替信号発生回路から切替信号が出力されると所定のパルス信号を生成して前記第1及び第2の各選択回路からそれぞれ出力された信号に加算するパルス信号生成回路と、
を備えるものである。
The clock generation circuit according to the present invention is a clock generation circuit that selects one of a plurality of input clocks, generates an output clock having a predetermined frequency based on the selected reference clock, and outputs the output clock.
A PLL circuit that generates the output clock so that a comparison clock having a frequency corresponding to the output clock is in phase with the reference clock;
Each reference frequency dividing circuit that divides and outputs the corresponding input clock by a frequency dividing ratio corresponding to the input clock;
A first selection circuit that exclusively selects one of the respective output signals from each of the reference frequency dividing circuits according to the input switching signal and outputs the selected signal to the PLL circuit as the reference clock;
Each comparison frequency dividing circuit that divides and outputs the output clock by a frequency dividing ratio corresponding to each input clock;
A second selection circuit that exclusively selects one of the output signals from each of the comparison frequency divider circuits according to the input switching signal and outputs the selected signal to the PLL circuit as the comparison clock;
A switching signal generating circuit for generating and outputting the switching signal in response to an external control signal;
A pulse signal generation circuit that generates a predetermined pulse signal when the switching signal is output from the switching signal generation circuit and adds the signal to the signals output from the first and second selection circuits;
Is provided.
具体的には、前記各基準分周回路及び各比較分周回路は、第1及び第2の各選択回路に対して選択する信号の切り替えを指示する前記切替信号に同期して所定のリセット信号が入力され、カウント動作を停止して該カウント値を所定の初期値に戻すリセット動作を行い、前記切替信号発生回路は、該所定のリセット信号が入力されている間に、前記パルス信号生成回路が前記所定のパルス信号を生成して前記第1及び第2の各選択回路からそれぞれ出力された信号に加算するように、前記外部からの制御信号が入力されるようにした。 Specifically, each of the reference frequency dividing circuit and each comparison frequency dividing circuit is a predetermined reset signal in synchronization with the switching signal that instructs the first and second selection circuits to switch the signal to be selected. Is input, a reset operation for stopping the count operation and returning the count value to a predetermined initial value is performed, and the switching signal generation circuit is configured to output the pulse signal generation circuit while the predetermined reset signal is input. The control signal from the outside is input so that the predetermined pulse signal is generated and added to the signal output from each of the first and second selection circuits.
この場合、前記所定のパルス信号は、前記所定のリセット信号が入力されている時間未満のパルス幅を有するハイレベルの信号である。 In this case, the predetermined pulse signal is a high-level signal having a pulse width less than a time during which the predetermined reset signal is input.
また、前記各基準分周回路は、対応して入力された前記入力クロックごとに異なる分周比でそれぞれ分周するようにした。 Each of the reference frequency dividing circuits divides the frequency by a different frequency dividing ratio for each of the input clocks correspondingly input.
また、前記第1及び第2の各選択回路は、所定の前記切替信号が入力されてから所定時間経過後に、選択する信号の切り替えを行うようにした。 Further, each of the first and second selection circuits performs switching of a signal to be selected after a predetermined time has elapsed since the predetermined switching signal was input.
また、前記第1及び第2の各選択回路に対して選択する信号の切り替えを指示する前記外部の制御信号が入力されると共に、前記第1の選択回路が選択する信号に対応する前記入力クロックが入力され、前記所定時間は、該外部の制御信号が入力されてから該入力クロックの周波数が安定するまでに要する時間以上であるようにした。 Further, the external control signal that instructs the first and second selection circuits to switch the signal to be selected is input, and the input clock corresponding to the signal selected by the first selection circuit The predetermined time is longer than the time required for the frequency of the input clock to stabilize after the external control signal is input.
本発明のクロック生成回路によれば、出力クロックを分周する比較分周回路を複数設け、切替信号が出力されると所定のパルス信号を生成して前記第1及び第2の各選択回路からそれぞれ出力された信号に加算して基準クロックの周波数と比較クロックの周波数が同一になるようにしたことから、入力クロック切り替え時の異常を回避することができると共に、従来のように基準クロックをすべて同一にする必要がなくなり、入力クロックの周波数に対する制限を大幅に緩和させることができる。 According to the clock generation circuit of the present invention, a plurality of comparison frequency dividing circuits that divide the output clock are provided, and when a switching signal is output, a predetermined pulse signal is generated and the first and second selection circuits are used. Since the frequency of the reference clock and the frequency of the comparison clock are the same by adding to each output signal, abnormalities at the time of switching the input clock can be avoided and all the reference clocks can be used as before. It is not necessary to make the same, and the restriction on the frequency of the input clock can be greatly relaxed.
また、クロック切り替え直後に入力される所定のリセット信号によって、前記各基準分周回路及び各比較分周回路をそれぞれリセットすると共に、基準クロックと比較クロックの両方に位相の揃ったパルス信号を追加するようにしたことから、クロック切替直後でも出力クロックの変動を防止することができる。
更に、所定の前記切替信号が入力されてから所定時間経過後に、選択する信号の切り替えを行うようにしたことから、切り替わり先の入力クロックの発振は通常停止させておき、切替信号が出力されてから発振を開始させることができるので、消費電力の削減が可能となり、PLL回路に安定したクロックの供給ができる。
In addition, each reference frequency dividing circuit and each comparison frequency dividing circuit are reset by a predetermined reset signal input immediately after the clock is switched, and a pulse signal having the same phase is added to both the reference clock and the comparison clock. As a result, fluctuations in the output clock can be prevented even immediately after clock switching.
Furthermore, since the signal to be selected is switched after a predetermined time has elapsed after the predetermined switching signal is input, the oscillation of the input clock at the switching destination is normally stopped and the switching signal is output. Thus, the oscillation can be started, so that the power consumption can be reduced and a stable clock can be supplied to the PLL circuit.
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるクロック生成回路の構成例を示した図である。
図1において、クロック生成回路1は、入力クロックCLK1及びCLK2を切り替えて基準クロックとし、該基準クロックに基づいて所定の周波数の出力クロックFoを生成して出力する。なお、本第1の実施の形態では、入力クロックが2つの場合の例にして説明するが、本発明は、これに限定するものではなく、入力クロックが複数ある場合に適用され、入力クロックの数に対応して基準分周回路と比較分周回路を設けることで対応することができる。
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a diagram showing a configuration example of a clock generation circuit according to the first embodiment of the present invention.
In FIG. 1, a
クロック生成回路1は、PLL回路11、切替信号発生回路12、遅延回路13、AND回路14、第1の選択回路15、第1の基準分周回路16、第2の基準分周回路17、第2の選択回路18、第1の比較分周回路19、第2の比較分周回路20、及びOR回路21,22で構成されている。なお、遅延回路13、AND回路14及びOR回路21,22はパルス信号生成回路をなす。
PLL回路11は、入力された基準クロックRと、入力された比較クロックVとの信号レベルの立ち下がりの位相を検出して、出力クロックFoの周波数(位相)を調節する。
第1及び第2の各基準分周回路16,17は、対応して入力された入力クロックCLK1,CLK2をそれぞれ分周し、基準分周クロックCLKN1及びCLKN2をそれぞれ生成する。なお、基準分周クロックCLKN1とCLKN2の周波数は異なっていてもよい。
The
The
The first and second reference
第1の選択回路15は、後述する切替信号発生回路12から出力される切替信号Aに基づいて、基準分周クロックCLKN1及びCLKN2のいずれか一方を排他的に選択し基準選択クロックSEL1として出力する。
第1及び第2の各分周回路19,20は、出力クロックFoをそれぞれ分周して比較分周クロックFoM1及びFoM2をそれぞれ生成し、第2の選択回路18にそれぞれ出力する。
第2の選択回路18は、後述する切替信号発生回路12から出力される切替信号Aに基づいて、比較分周クロックFoM1及びFoM2のいずれか一方を比較選択クロックSEL2として排他的に出力する。
The
The first and second
The
第1の選択回路15が、第1の基準分周回路16の出力信号である基準分周クロックCLKN1を選択して出力する場合、第2の選択回路18は、第1の比較分周回路19の出力信号である比較分周クロックFoM1を選択して出力する。また、第1の選択回路15が、第2の基準分周回路17の出力信号である基準分周クロックCLKN2を出力する場合、第2の選択回路18は、第2の比較分周回路20の出力信号である比較分周クロックFoM2を選択して出力する。このように、常に第1の選択回路15で選択された入力信号と、第2の選択回路18で選択された入力信号は対応している。
また、第2の選択回路18から出力された比較選択クロックSEL2の周波数が、第1の選択回路15から出力された基準選択クロックSEL1の周波数と同一になるように、第1及び第2の各基準分周回路16,17と対応する第1及び第2の各比較分周回路19,20の分周比がそれぞれ設定されている。
When the
In addition, the first and second comparison circuits SEL2 output from the
切替信号発生回路12は、外部の制御回路(図示せず)からの指令に応じて、切替信号Aを生成し、第1及び第2の各選択回路15,18にそれぞれ出力する。更に、切替信号発生回路12から出力された切替信号Aは、AND回路14の一方の入力端に入力されると共に、遅延回路13を介してAND回路14の他方の入力端に入力されている。AND回路14の出力端は、2つのOR回路21及び22の各一方の入力端にそれぞれ接続され、OR回路21の他方の入力端は第1の選択回路15の出力端に接続され、OR回路21の出力端はPLL回路11の対応する入力端に接続されている。また、OR回路22の他方の入力端は第2の選択回路18の出力端に接続され、OR回路22の出力端はPLL回路11の対応する入力端に接続されている。
The switching
このような構成において、図2は、入力クロックを切り替えるときに、基準選択クロックSEL1と比較選択クロックSEL2の信号レベルが同じである場合を示したタイミングチャートの例であり、図2では、基準選択クロックSEL1と比較選択クロックSEL2が共にローレベルである場合を示している。
図2では、入力クロックCLK1の周波数は12MHzであり、第1の基準分周回路16の分周比は1/375で、分周された基準分周クロックCLKN1の周波数は32kHzである。また、入力クロックCLK2の周波数は15.36MHzであり、第2の基準分周回路17の分周比は1/75で、分周された基準分周クロックCLKN2の周波数は204.8kHzである。
In such a configuration, FIG. 2 is an example of a timing chart showing a case where the signal levels of the reference selection clock SEL1 and the comparison selection clock SEL2 are the same when the input clock is switched. In FIG. The case where both the clock SEL1 and the comparison selection clock SEL2 are at the low level is shown.
In FIG. 2, the frequency of the input clock CLK1 is 12 MHz, the frequency dividing ratio of the first reference frequency dividing circuit 16 is 1/375, and the frequency of the divided reference frequency dividing clock CLKN1 is 32 kHz. The frequency of the input clock CLK2 is 15.36 MHz, the frequency dividing ratio of the second reference
PLL回路11の出力クロックFoの周波数は16.384MHzであり、第1の比較分周回路19の分周比は1/512に設定されており、第1の比較分周回路19から出力される比較分周クロックFoM1の周波数は32kHzとなり、基準分周クロックCLKN1と同じになっている。また、第2の比較分周回路20の分周比は1/80に設定されており、第2の比較分周回路20から出力される比較分周クロックFoM2の周波数は204.8kHzとなり、基準分周クロックCLKN2と同じになっている。入力クロックCLK1及びCLK2は、第1の選択回路15で対応する基準分周クロックが選択されたときのみ入力され、その他のときは入力されていない。
The frequency of the output clock Fo of the
切替信号Aは、パルス幅Tsのハイレベルのパルス信号であり、時刻T0でハイレベルとなり、時刻T1でローレベルに戻る。
AND回路14には、切替信号Aと、切替信号Aを遅延回路13で遅延した遅延信号Bが入力されており、AND回路14の出力端からは、切替信号Aの立ち下りに同期して、遅延時間Tdと同じ時間幅のハイレベルのパルス信号Cが出力される。該パルス信号Cは、OR回路21で基準選択クロックSEL1に加算されて基準クロックRとしてPLL回路11に入力されると共に、OR回路22で比較選択クロックSEL2に加算され比較クロックVとしてPLL回路11に入力される。なお、遅延時間Tdは20nS程度の極めて短い時間に設定している。
The switching signal A is a high-level pulse signal having a pulse width Ts, and becomes high level at time T0 and returns to low level at time T1.
The AND
第1及び第2の各基準分周回路16,17、並びに第1及び第2の各比較分周回路19,20をリセットするリセットパルスRSTは、切替信号Aの立ち下りに同期して入力される。第1及び第2の各基準分周回路16,17、並びに第1及び第2の各比較分周回路19,20は、リセットされると、それぞれカウント動作を停止すると共にカウント値を初期値に戻す。また、リセット時間Trは比較選択パルスSEL2と比較して十分短い時間に設定されている。リセットパルスRSTが立ち上がる時刻T2から、第1及び第2の各基準分周回路16,17、並びに第1及び第2の各比較分周回路19,20はそれぞれカウントを始める。
外部の制御回路の指示に応じて、時刻T0で切替信号Aがハイレベルになると同時に、次に選択される入力クロックCLK2が入力されて信号レベルが立ち上がる。切替信号Aのパルス幅Tsは、次に選択される入力クロックが入力されて信号レベルが立ち上がってから周波数が安定するまでの時間よりも長くなるように設定されている。
The reset pulse RST for resetting the first and second reference
In response to an instruction from an external control circuit, at the time T0, the switching signal A becomes high level, and at the same time, the next selected input clock CLK2 is input and the signal level rises. The pulse width Ts of the switching signal A is set to be longer than the time from when the input clock selected next is input to when the signal level rises until the frequency is stabilized.
切替信号Aのパルスが立ち下がる時刻T1以前では、第1の選択回路15は基準分周クロックCLKN1を選択し、第2の選択回路18は比較分周クロックFoM1を選択していたとする。この場合、時刻T1で、第1の選択回路15は基準分周クロックCLKN2を選択し、第2の選択回路18は比較分周クロックFoM2を選択する。時刻T1では、基準分周クロックCLKN1はローレベルであり、切り替わった基準分周クロックCLKN2もローレベルであるから、基準選択クロックSEL1の信号レベルはローレベルのままである。しかし、OR回路21には、前記パルス信号Cが入力されているため、基準クロックRはハイレベルになる。また、比較選択クロックSEL2も時刻T1の前後はローレベルであるが、OR回路22にも前記パルス信号Cが入力されているため、比較クロックVもハイレベルになる。
It is assumed that before the time T1 when the pulse of the switching signal A falls, the
すなわち、クロック入力が切り替わった直後に、基準選択クロックSEL1と比較選択クロックSEL2に同じパルス信号Cがそれぞれ加算されているため、PLL回路11には位相の揃った基準クロックRと比較クロックVが入力され、出力クロックFoの周波数変動は発生しない。なお、出力クロックFoは時刻T3までは旧の基準分周クロックCLKN1に同期していることから、時刻T3で僅かに位相のズレが生じるが、このズレは僅かであり、出力クロックFoを利用している外部回路に影響を与えることはない。
That is, immediately after the clock input is switched, since the same pulse signal C is added to the reference selection clock SEL1 and the comparison selection clock SEL2, the reference clock R and the comparison clock V having the same phase are input to the
次に、図3は、入力クロック切り替わり時に、基準選択クロックSEL1と比較選択クロックSEL2の各信号レベルが異なる場合を示したタイミングチャートの例であり、図3では、基準選択クロックSEL1がハイレベルで比較選択クロックSEL2がローレベルである場合を示している。
図3において、時刻T1で、第1の選択回路15から出力される基準選択クロックSEL1が基準分周クロックCLKN1からCLKN2に、第2の選択回路18から出力される比較選択クロックSEL2が比較分周クロックFoM1からFoM2にそれぞれ切り替わる。また、時刻T1でローレベルのリセットパルスRSTが出力されるため、すべての分周回路、すなわち第1及び第2の各基準分周回路16,17並びに第1及び第2の各比較分周回路19,20の各出力信号はそれぞれローレベルになり、切り替わり直後の基準選択クロックSEL1と比較選択クロックSEL2はそれぞれローレベルになる。
Next, FIG. 3 is an example of a timing chart showing a case where the signal levels of the reference selection clock SEL1 and the comparison selection clock SEL2 are different when the input clock is switched. In FIG. 3, the reference selection clock SEL1 is at a high level. A case where the comparison selection clock SEL2 is at a low level is shown.
In FIG. 3, at time T1, the reference selection clock SEL1 output from the
しかし、図2の説明で述べたように、パルス信号CがAND回路14から出力されるため、基準クロックRはパルス信号Cが立ち下がるまでハイレベルを維持する。また、比較クロックVには、パルス信号Cが重畳されるので、切り替わり直後の基準クロックRと比較クロックVの立ち下がりが一致する。このことから、図2の場合と同様、PLL回路11には位相の揃った基準クロックR及び比較クロックVがそれぞれ入力され、出力クロックFoの周波数(位相)変動は発生しない。
However, as described in the description of FIG. 2, since the pulse signal C is output from the AND
このように、本第1の実施の形態におけるクロック生成回路は、入力クロックCLK1とCLK2との切り替わり直後に第1及び第2の各基準分周回路16,17と第1及び第2の各比較分周回路19,20をそれぞれリセットすると共に、基準選択クロックSEL1と比較選択クロックSEL2にパルス信号Cをそれぞれ加えてPLL回路11に入力するようにしたため、PLL回路11には位相の揃った基準クロックRと比較クロックVが入力されることになり、出力クロックFoにおける周波数(位相)変動の発生をなくすことができる。この結果、従来のように、第1の選択回路15に入力されるクロックの周波数を同一にして、位相をあわせる必要がなくなった。また、出力クロックFoを分周する比較分周回路を、基準分周回路とペアになるように設けたため、基準分周クロックの周波数を同一にする必要もなくなり、入力クロックの周波数に対する制限を大幅に緩和することができ、より使いやすくすることができる。
As described above, the clock generation circuit according to the first embodiment compares the first and second reference
1 クロック生成回路
11 PLL回路
12 切替信号発生回路
13 遅延回路
14 AND回路
15 第1の選択回路
16 第1の基準分周回路
17 第2の基準分周回路
18 第2の選択回路
19 第1の比較分周回路
20 第2の比較分周回路
21,22 OR回路
DESCRIPTION OF
Claims (6)
前記出力クロックに応じた周波数の比較クロックが前記基準クロックと位相が合うように前記出力クロックを生成するPLL回路と、
対応する前記入力クロックを該入力クロックに対応した分周比で分周して出力する各基準分周回路と、
入力された切替信号に応じて、該各基準分周回路からのそれぞれの出力信号の1つを排他的に選択し前記基準クロックとして前記PLL回路に出力する第1の選択回路と、
前記各入力クロックに対応した分周比で前記出力クロックを分周して出力する各比較分周回路と、
入力された前記切替信号に応じて、該各比較分周回路からのそれぞれの出力信号の1つを排他的に選択し前記比較クロックとして前記PLL回路に出力する第2の選択回路と、
外部からの制御信号に応じて前記切替信号を生成して出力する切替信号発生回路と、
該切替信号発生回路から切替信号が出力されると所定のパルス信号を生成して前記第1及び第2の各選択回路からそれぞれ出力された信号に加算するパルス信号生成回路と、
を備えることを特徴とするクロック生成回路。 In a clock generation circuit that selects one of a plurality of input clocks and generates and outputs an output clock having a predetermined frequency based on the selected reference clock,
A PLL circuit that generates the output clock so that a comparison clock having a frequency corresponding to the output clock is in phase with the reference clock;
Each reference frequency dividing circuit that divides and outputs the corresponding input clock by a frequency dividing ratio corresponding to the input clock;
A first selection circuit that exclusively selects one of the respective output signals from each of the reference frequency dividing circuits according to the input switching signal and outputs the selected signal as the reference clock to the PLL circuit;
Each comparison frequency dividing circuit that divides and outputs the output clock by a frequency dividing ratio corresponding to each input clock;
A second selection circuit that exclusively selects one of the output signals from each of the comparison frequency divider circuits according to the input switching signal and outputs the selected signal to the PLL circuit as the comparison clock;
A switching signal generation circuit that generates and outputs the switching signal in response to an external control signal;
A pulse signal generation circuit that generates a predetermined pulse signal when the switching signal is output from the switching signal generation circuit and adds the signal to the signals output from the first and second selection circuits;
A clock generation circuit comprising:
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