JP4502819B2 - 半導体デバイスの裏面の処理方法 - Google Patents
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Description
本発明は、完全にパッケージングされたダイ（die）としてのＭＯＳＦＥＴデバイスまたはウェハ−ウェハ断片形状のＭＯＳＦＥＴデバイスの裏面側を薄くする装置および方法に関する。
超大規模集積回路（ＵＬＳＩ）、バイポーラＣＭＯＳ混成デバイス（ＢＩＣＭＯＳ）、微小電気機械システム（ＭＥＭＳ）等を含めた先進的な半導体技術では、たとえば、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン接合、シリコン・ゲルマニウム、ゲルマニウム、ガリウム・ヒ素、等の様々な半導体材料を使用する。これらの先進的な半導体技術では、ますます縮小する構造体寸法、より薄いゲート誘電体膜厚、および高誘電率（高ｋ）ゲート層を必要とし、それに加えて、歪みシリコン・シャロー接合（strained silicon shallow junction）、埋め込み酸化膜ＳＯＩ膜（静電容量を低下させるために埋め込み酸化膜が絶えずより薄くなる）、ボンディングされたウェハ基板等が複雑になる。
デバイス測定、デバイス・チップのリペア、デバイス設計検証、デバイスの電気的および物理的特徴付け（characterization）のために、デバイスの機能性および保全性を保持しながら、後工程（ＢＥＯＬ）での層剥離（unlayering）により前工程（ＦＥＯＬ）デバイス構造にアクセスすることが困難なので、調査中のデバイスへの裏面からのアクセス、すなわちチップ・ダイ基板の層剥離が必然となる。さらに、モジュール基板にフリップ・チップ・ダイが取り付けられているので、調査中のモジュールの完全な機能を維持するためにこの裏面からの手法が必要となる。
ＦＥＯＬデバイスに裏面からアクセスするための従来の技法は、シリコン基板を全体に薄くし、それに続き、所望のＦＥＯＬデバイスにアクセスするために反応性イオン・エッチングやプラズマ・エッチングなどの湿式エッチングによって埋め込み酸化物層を除去することを含む。この湿式エッチング手法は、たとえば、脱イオン水とフッ化水素酸の混合物の塗布と、それに続く、高温に加熱されたセシウム水酸化物の塗布によりＢＥＯＬの層剥離を行って、ＦＥＯＬデバイスにアクセスするために埋め込み酸化物層が露出するように、デバイスの裏面から基板層を除去するものである。代替の従来ＢＥＯＬ剥離手法では、ＦＥＯＬデバイスにアクセスするために、集束イオン・ビーム顕微鏡（ＦＩＢ：focused ion beam microscopy）法を用いて、デバイスの裏面からデバイスを層剥離してシリコン基板内および埋め込み酸化物層内に窓（window）を開ける。
しかし、ＦＥＯＬデバイスへアクセスするために裏面層剥離を行うこれらの湿式エッチングおよびＦＩＢの従来手法には、いくつかの問題がある。
たとえば、ＢＥＯＬの層剥離におけるある種の湿式エッチング化学反応が制御不能な結果、しばしば、除去を意図しない埋め込み酸化物層および下地の各層がともに浸食されてしまう。湿式化学反応には、しばしばデバイス上に残留物として残される各イオン種（ionic species）も関与する。これらの湿式化学反応の残留物は、層剥離されるデバイス内にリーク経路または短絡あるいはその両方を生じさせることがある。さらに、湿式エッチング化学反応はしばしば、調査中のデバイスの当該領域の周囲の層をアンダーカットし、その結果、これらのアンダーカットによって、接合領域が悪影響を受け、歪みシリコン接合が改変され、かつ層剥離されるデバイスの電気的および物理的特性が変わる。さらに、湿式エッチャントの制御できない性質のために、埋め込み酸化物層の除去が不均一になり、その結果、埋め込み酸化物層が完全には除去されない領域、およびデバイス領域が露出されまたはオーバー・エッチングされた他の領域が残される。
従来のＦＩＢ顕微鏡を使用する手法を用いた、ＦＥＯＬデバイスにアクセスするための裏面剥離（backside layering）にもいくつかの限界および欠点がある。たとえば、３０ｋｅＶ〜５０ｋｅＶの電圧などの高加速ビーム電圧は、調査対象のデバイスの局所的領域を帯電させ、その結果薄いゲート酸化膜または高誘電率膜が損傷を受けることがある。液体ガリウム源に関連するＦＩＢに使用されるガリウム・イオンは原子番号が大きいので、処理デバイスと相互作用し、その結果、デバイス中にリーク経路またはショートあるいはその両方が生じ、あるいは、デバイス特性たる閾値電圧が変わることがある。ＦＩＢ処理に使用される、ＸｅＦ２、Ｂｒ２、Ｃｌ２などのガスのエッチング化学反応も、望ましくないリーク経路、短絡、およびＦＩＢ処理を受けるデバイスの閾値電圧特性のシフトをもたらすことがある。
したがって、埋め込み酸化膜の厚さが、埋め込み酸化膜の膜厚１１００オングストローム〜５５０オングストローム（または未満）のデバイスなどのように、技術の進歩に伴い減少し続けるにつれて、ＦＥＯＬデバイスに高エネルギー加速ＦＩＢビームが近接するので、ＦＥＯＬデバイスにアクセスするために埋め込み酸化膜の裏面から窓を開口する能力が制限される。さらに、処理デバイスの領域上のＦＩＢビームが入射する部位で高原子番号のイオン・ビームによって生じる熱によって、電気特性が容易に改変され、変化し、あるいは修正され、かつ処理すべきＦＥＯＬデバイスの歪みシリコン接合領域が影響を受けることがある。
従来の裏面剥離に関連する上記の諸問題に加えて、ＦＥＯＬデバイスにアクセスするための従来のトップダウン（topdown）剥離技法に関連する他の諸問題は、多数のＢＥＯＬ相互接続レベル、たとえば、８層以上の銅相互接続層が、トップダウン処理にかけられるデバイス上に存在するとき、さらに目立ってくる。低弾性率の（modulus）物理特性を持つものなどＢＥＯＬ低ｋ（すなわちｋ＜２．５）中間誘電体膜と、化学的機械研磨（ＣＭＰ）処理中にエッチ・ストップ層として用いるハード・マスク膜層の存在があいまって、ＦＥＯＬ構造にアクセスするために回路側から層剥離するどんな試みも複雑になる。
たとえば、化学エッチング除去および加熱による従来の裏面剥離処理後のＳＯＩ−ＭＯＳＦＥＴの結果を図１、図２に示す。ＳＯＩ領域の埋め込み酸化物層を除去するための化学エッチング剥離が等方的化学エッチング浸食をもたらす結果、ＭＯＳＦＥＴの活性な（active）注入（implant）領域１２３の、まとめて２００として図示する、アンダーカット、損傷、および非平面のエッチング除去が生じる。この等方的化学エッチング浸食は、また活性なシリコン注入接合領域を越えて埋め込み酸化物層１２６の損傷部分２０１まで延びる。図２に、このような従来の化学エッチング除去の層剥離の結果生じる、図１のＭＯＳＦＥＴのアンダーカットされ損傷された注入領域の領域全体を裏面から見た図を示す。さらに、従来の裏面層剥離処理は、一般に、浅いトレンチ絶縁膜と活性なシリコン注入領域との間のライナ領域（liner：内側を被う）も浸食する。従来の化学的等方的なエッチング法を行うと、その結果、活性なシリコン注入領域にまで下に延びる相互接続の周りの周辺領域が選択的にエッチングされる。これは、注入領域のアンダーカット２００および損傷２０１をもたらし、その結果、図１、２のＳＯＩ−ＭＯＳＦＥＴが、後の、サブミクロン原子間力顕微鏡法による接触測定、非接触容量測定、またはサブミクロン・タングステン線による接触プローブ（probing）のどんな電気的特徴付けにも機能しなくなる。
さらに、裏面を薄くするためのレーザ併用（laser assisted）化学エッチングを使用する代替法は、シリコン膜またはポリシリコン膜の層剥離に限定され、一般に、シリコン酸化膜、埋め込み酸化物層、浅いトレンチ絶縁膜（一般的には、酸化膜またはテトラオルソシリケート膜）、ならびに、ゲルマニウム、ガリウム・ヒ素、およびシリコン・ゲルマニウム材料を含めた基板材料の層剥離には不十分である。
ＦＥＯＬデバイスにアクセスする他の技法には、それだけには限定されないが、放射型（emission）顕微鏡法、赤外波長撮像法、光誘導電圧改変（ＬＩＶＡ）法、熱誘導電圧改変（ＴＩＶＡ）法、光ビーム誘導抵抗変化（ＯＢＩＲＣＨ）法、光ビーム誘起電流光ビーム誘起電流（ＯＢＩＣ）法など非接触の半導体裏面解析法を利用する技法が含まれる。これらの非接触解析法は、裏面撮像を可能にするために高濃度にドープされた基板材料の裏面を薄くすることに依存している。しかし、このような裏面撮像は、活性シリコン（すなわち、シャロー接合（shallowjunction）注入領域）に対する完全な裏面層剥離またはタングステン相互接続ビアの露出を必要とせず、したがってそれらの電気的な特徴付けが達成できない。
したがって、デバイスの幾何形状のサイズが縮小するにつれて、デバイスの保全性、信頼性、および機能性を維持しながら、その電気的特徴付けをするために、より小さいＦＥＯＬデバイスにアクセスするための裏面層剥離のさらなる改善が求められる。
したがって、従来技術の問題点および欠点を念頭において、本発明の目的は、部位特有の（sitespecific）ＭＯＳＦＥＴデバイスの電気的プローブまたは電気的特徴付けあるいはその両方を実施する前にダイ（die）またはウェハ（wafer）の裏面層剥離を行うための方法および装置であって、ゲート膜、特に膜厚２ｎｍ未満のゲート膜または高誘電率（すなわち、約１０より高い）ゲート膜あるいはその両方を損傷あるいは破断させる（rupture）ことを回避する方法および装置を提供することである。
本発明の別の目的は、それだけには限定されないが、シリコン酸化膜、埋め込み酸化物層、浅いトレンチ絶縁膜（たとえば、酸化膜、テトラオルソシリケート膜）、ゲルマニウム、ガリウム・ヒ素、シリコン・ゲルマニウム材料、ならびに、バルク・シリコン、ボンディングされたＳＯＩ基板材料、歪みシリコン、およびシャロー接合（約８０ｎｍ未満のもの）を含む基板層を含めた被膜のダイ／ウェハ裏面の層剥離を行う方法および装置を提供することである。
本発明の別の目的および利点は、従来のＦＩＢ顕微鏡法処理の高加速ビーム電位（＞１ＫｅＶ〜３００ＫｅＶ）に伴う表面のアモルファス化の損傷によって誘導されるどんな影響もなくす装置および方法を提供することである。
本発明の別の目的は、ダイまたはウェハの裏面から見た、あるいは層剥離したとき、不均一で不規則なＦＥＯＬの構造体または層あるいはその両方を補償する、平面状の層剥離法を提供することである。
本発明の別の目的は、ＲＦプラズマ源または集束イオン・ビーム装置に関連する帯電により誘導されるどんな損傷も回避する装置および方法を提供することである。
本発明の別の目的および利点は、一部は自明であり、一部は本明細書から明白になるであろう。
当業者には明白になる上記の他の諸目的および各利点は、第１の態様において、処理チャンバ内に裏面を有する半導体を準備することによって半導体デバイスの裏面を処理する方法を対象とする、本発明によって実現される。半導体の裏面内に窓を形成し、次いで、このような処理チャンバ内で平行イオン・プラズマ（collimated ion plasma）を発生させる。この平行イオン・プラズマを処理チャンバ内の遮蔽板（shield）の開口を通過させることによって、窓内部のみで半導体に接触するようにこの平行イオン・プラズマを集束させる（focused）。次いで、集束された平行イオン・プラズマを、半導体層を均一に除去するために窓内部のみで半導体に接触させ、その結果、裏面の窓に一致する半導体上の位置に半導体の構造体が露出される。
本発明は、別の態様では、回転／傾斜用（tilting）ステージを有する処理チャンバを設けることによって半導体デバイスの裏面処理をする方法を少なくとも対象としている。裏面に絶縁体層の上に基板層を有する半導体をこのチャンバ内に準備する。この半導体の絶縁体層は、その内部に複数の半導体の構造体を含む。この半導体をチャンバ内の回転／傾斜用ステージ上に置き、次いで半導体の裏面で基板内に延びる窓を形成する。平行イオン・プラズマをチャンバ内で発生させ、次いで、平行イオン・プラズマを集束させるために、裏面の窓内部のみで半導体に接触するように処理チャンバ内で遮蔽板の開口を通過させる。集束された平行イオン・プラズマをステージ上で半導体を同時に回転し傾斜させながら、窓内部でこの半導体と接触させる。これによって、どんな残された基板層、ならびに、その後の処理ステップのために複数の半導体の構造体のうちの選択された構造体を露出させるための窓内部の絶縁体層も、均一に除去できるようになる。
別の態様では、本発明は少なくとも、半導体デバイスの裏面処理を行うシステムを対象としている。このシステムは内部に半導体を有する処理チャンバを備える。この半導体は、複数の層、および裏面に位置する窓を有する。イオン源ならびに少なくとも第１、第２コリメータ（collimator）が、処理チャンバ内にある。処理チャンバ内で各コリメータは、イオン源と半導体の間にある。開口を有する遮蔽板がチャンバ内の各コリメータと半導体の間にあり、したがって、このシステムは、裏面の窓内部でのみ半導体と接触するように開口を介して集束される平行イオン・プラズマを発生させる。これによって、窓を介して露出される複数の半導体層のうちの選択された層を均一に除去することが可能となり、その結果、有利なことに、半導体のＦＥＯＬ構造体をプローブする（probing：検証）ために露出させる。
新規で本発明の特徴的な要素と思われる本発明の諸態様を特に添付の特許請求の範囲に記載する。各図は、単に図示の目的のためのものにすぎず、実寸に比例していない。しかし、発明自体は、構成および操作方法のどちらに関しても、以下の詳細な説明を添付の各図面とともに参照することによって、最もよく理解することができる。
本発明の好ましい実施形態を説明する際、本明細書では図３ないし８を参照する。これらの図では、本発明の同等の要素（feature）を同じ番号で示している。本発明の各要素は、各図面で必ずしも実寸に比例して示されていない。
本発明は、完全にパッケージングされたダイ（die）またはウェハ−ウェハ断片形状（fragmentform）のどちらかの半導体デバイスの裏面を薄くする装置および方法を対象とする。本発明では、本発明に従って処理する構造の裏面は、半導体デバイス、ウェハ、ウェハ断片、ダイ、パッケージングされたダイ等の裏面でよい。
本発明の装置および方法は、好ましくは、ＭＯＳＦＥＴデバイスの電気的な機能性を維持しながら、パッケージングされたダイまたはウェハ断片形状の部位特有のＭＯＳＦＥＴデバイスの裏面を薄くすることすなわち層剥離のために使用される。これらのＭＯＳＦＥＴデバイスには、それだけには限定されないが、サブ１３０ナノメートルのノード（node）のＣＭＯＳ−ＢＩＣＭＯＳ、ＳｉＧｅ、ガリウム・ヒ素技術が含まれ得る。これらの技術で必要とされる基板材料には、バルク・シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、歪み（strained）シリコン（ＳＥ）、ポリシリコン、酸化シリコン、シリコン・ゲルマニウム、ゲルマニウム、ガリウム・ヒ素、埋め込み酸化物層、浅いトレンチ絶縁膜等が含まれ得る。
さらに、本発明は、後でその電気的特徴付けをするために、異種材料からなる非平面状ＦＥＯＬ構造被膜の裏面剥離に使用することができ、あるいは部位特有のＭＯＳＦＥＴデバイスの裏面を選択的に層剥離（delayering）できるようにするためにも使用することができる。これらの異種の非平面状被膜には、それだけには限定されないが、タングステン、窒化チタン、窒化シリコン、高濃度ドープ・シリコン、埋め込み酸化膜、浅いトレンチ絶縁膜、高密度プラズマ堆積酸化膜、高密度プラズマ堆積窒化膜、化学的気相堆積によるテトラオルソシリケート膜等が含まれ得る。
部位特有のＭＯＳＦＥＴデバイスのこの裏面層剥離の重要な特徴は、このデバイスがこの部位特有のＭＯＳＦＥＴデバイスの電気的保全性を維持し、それによってその後の電気的特徴付けおよび物理的解析が可能になることである。たとえば、本発明は、有利なことに、その後の、ＭＯＳＦＥＴデバイスを備える露出されたＦＥＯＬ構造の、接触式の原子間力顕微鏡法（ＡＦＭ）や走査型プローブ顕微鏡（ＳＰＭ）などのサブミクロン接触探査、ならびに非接触探査（ＡＦＭおよびＳＰＭ）を可能にする。本裏面層剥離手法を使用するＭＯＳＦＥＴデバイス内の電気的異常の測定は、有利なことに、プロセス・シミュレーション・モデルのさらなる改良、ＭＯＳＦＥＴデバイス設計の最適化、ならびに信頼性および工程歩留まりの向上を可能にする。
本発明を理解し易くするために、図３ないし８を参照するが、当然のことながら、前述の発明は、上記で論じたような様々な異なる半導体技術に適用できる。
図３、４を参照すると、層剥離、すなわち破線１６内部に示すような部位特有のＭＯＦＥＴデバイスの層除去の対象となる裏面１２を有するＭＯＳＦＥＴデバイス１０および部位特有のＭＯＦＥＴデバイスの立体分解図が図示されている。この層剥離の対象となる裏面１２は、チップ、ダイ、ウェハ断片すなわち切断されたウェハ等の裏面でよい。図４にこの半導体デバイスの裏面から検討した（裏面を上方とした）より詳細な図として示すように、破線１６内部の部位特有のＭＯＦＥＴデバイスは、それだけには限定されないが、たとえば、相互接続プラグ（plug）またはビア２０、活性領域（active area）２３および浅い注入トレンチ（shallow implant trench）絶縁体接合部２４を含めた、絶縁体層内のいくつかの前工程（ＦＥＯＬ）半導体の構造体を有する、シリコンなどの基板層２８および埋め込み酸化物層２６などの絶縁体層２６を少なくとも含む。浅い注入接合部２４は、ゲート膜厚を好ましくは約２ｎｍ未満に維持しながら、約８０ｎｍ未満の深さまたは厚さに注入することが好ましく、ゲート酸化膜、ゲート窒化膜、高誘電率材料等を含む材料でよい。
さらに、図４に、本発明がＭＯＳＦＥＴデバイスの非平面状ＦＥＯＬ膜を裏面層剥離するのに特に有用な、ＭＯＳＦＥＴデバイスの前工程（ＦＥＯＬ）膜の非平面の特徴（nature）を、デバイスの裏面から検討した図を示す。このＦＥＯＬ膜の非平面状の特徴には、たとえば、浅い注入トレンチ絶縁体接合部２４が活性領域２３の平面を越えて延びること、ならびに相互接続ビア２０が活性領域２３の平面を越えて延びることが含まれる。当然のことながら、ＭＯＳＦＥＴデバイスの他の非平面状ＦＥＯＬ構造体には、それだけには限らないが、活性領域２３を越えて延びるトレンチ絶縁体接合部２４間に存在するライナ（liner）材料（図示せず）、活性領域２３を越えて延びるビア２０を囲む周辺ライナ（これも図示せず）等が含まれる。
上記で論じたように、裏面層剥離のための従来の手法は、裏面層剥離を受けるデバイスのこれらの非平面状構造体／膜を層剥離する際に困難に直面する。ＦＥＯＬ構造体／膜を形成する様々な材料も、従来の手法で均一に層剥離する場合、重大な課題をもたらす。さらに、裏面層剥離の従来の手法は、一般に、プラズマ帯電効果によりゲート誘電体薄膜を破断することができる高周波（すなわち、１３．５６ＭＨｚ）のＲＦプラズマ・エネルギーを必要とする。本発明は、ＭＯＳＦＥＴデバイスの電気的機能性を維持しながら、処理すべき部位特有のＭＯＳＦＥＴの平面状および非平面状構造体／膜、ならびに相異なる材料の膜／構造体を均一に裏面層剥離する方法および装置を提供することによって、裏面層剥離のための従来の手法に伴うこれらの問題を克服する。
図５および６を参照すると、本発明によれば、ＭＯＳＦＥＴデバイス１０が、イオン・ミリング・チャンバ、レーザ併用化学エッチング（ＬＣＥ）チャンバ、コンピュータ数値制御（ＣＮＣ）ミリング・チャンバなど、裏面処理用の処理チャンバ１００内に置かれている。好ましくは、処理チャンバ１００は、イオン・ミリング・チャンバである。任意選択でＭＯＳＦＥＴ１０の裏面１２を全体的に薄くすることもできる。これは、処理チャンバ１００内に入れる前にＭＯＳＦＥＴ１０の裏面１２を全体的に薄くすること、あるいは、その代わりに処理チャンバ１００内でＭＯＳＦＥＴ１０の裏面１２を全体的に薄くすることによっても実現できる。
処理チャンバ１００内に入れた後、ＭＯＳＦＥＴデバイスの裏面、好ましくはＭＯＳＦＥＴデバイス１０の薄くした裏面に開口すなわち窓３０を形成する。ＭＯＳＦＥＴを薄くしておく場合、処理チャンバ１００内での連続的な処理ステップによって、薄くしたＭＯＳＦＥＴ内部で、薄くすることおよび窓の形成をともに実施することができる。好ましい実施形態では、イオン・ミリング・チャンバ１００内でミリングによってＭＯＳＦＥＴを薄くし、次いで、同じミリング・チャンバ内で薄くしたＭＯＳＦＥＴの裏面に窓３０を形成する。
図３、４に示すように、好ましくはＭＯＳＦＥＴ１０の裏面１２でのレーザ併用化学エッチングまたはコンピュータ数値制御ミリングによる局所的サイト・ミリングによって、ＭＯＳＦＥＴデバイス１０の基板層２８内に窓を形成する。窓３０は、ＭＯＳＦＥＴの裏面で基板層２８内部に約３０％〜約８０％、好ましくは基板層２８内に約３０％〜約５０％延びる深さまでミリングすることができる。すなわち、窓３０は、基板層２８を貫通せず、したがって、下地の埋め込み酸化物層２６またはゲート膜あるいはその両方と接触しない。その後に電気的、物理的特徴付けを行うために、基板層２８内で部位特有のＭＯＳＦＥＴデバイス上の破線１６内にこの窓３０をミリングする。好ましい実施形態では、ＭＯＳＦＥＴ１０の裏面の薄くした基板層２８内に、埋め込み酸化物層２６の上面から約５０μｍ〜約３００μｍ、好ましくは約５０μｍ〜約１００μｍの範囲の深さに窓を形成する。さらに処理する前に、任意選択で、残留シリコンを除去してもよい。たとえば、高温のセシウム水酸化物を使用してどんな単結晶シリコンも選択的に除去することができる。
本発明の本質的な特徴は、このさらなる処理がＭＯＳＦＥＴ裏面での窓３０内でのみ行われ、その結果、本発明によって、有利なことに処理する半導体デバイスの保全性、強度、および信頼性の維持が可能になる。さらに、上記で論じたこの窓３０内の裏面層剥離は、基板層２８全体（窓３０内だけでなく）を除去して埋め込み酸化物層２６を露出させる従来の裏面層剥離法に伴い引き起こされるどんなストレスのリスクをも回避する。
本発明によれば、ＭＯＳＦＥＴ１０の裏面に窓を形成した後、ＭＯＳＦＥＴ１０の裏面１２の窓３０内でのみ平行イオン・ビーム・ミリングを実施することによって、ＭＯＳＦＥＴ１０の裏面のＦＥＯＬ構造体または膜あるいはその両方を露出させるこの裏面層剥離、特に非平面状ＦＥＯＬ膜の層剥離が進行する。
その際、図５および６に示すように、本発明による処理中、ＭＯＳＦＥＴデバイス１０を、処理チャンバ１００内で温度制御された回転／傾斜用ステージ９０上に置く。このステージ９０は、本発明の均一な裏面層剥離処理中、約−３０℃〜約１５０℃、好ましくは約−５℃〜約８０℃の範囲の温度に制御することができる。この処理中、必要に応じて本発明の化学反応併用イオン・ミリングの速度を加速または減速するために、ステージ９０の温度をこれらの範囲で変えることができる。
チャンバ１００内で処理すべきＭＯＳＦＥＴデバイスの表面領域の上方のある位置にイオン源４０を配置することもできる。このイオン源は、それだけには限定されないが、たとえば、アルゴン、ヘリウム、ネオン、キセノン等の不活性イオン・ビーム４４を発生するソースでよい。少なくとも２つ、好ましくは３つのコリメータ５１、５２、５３も処理チャンバ１００内に配置することができる。コリメータ５１、５２、５３は複数の開口を持つ格子（grid）を備え、それによって、発生したイオン・ビームが、それを集束させるコリメータのそれぞれを通過できるように、コリメータ５１、５２、５３上の開口が互いに整合（位置合わせ）される。各コリメータは、モリブデンまたは焼結カーボン材料からなるものでよい。処理チャンバ１００内には、ＭＯＳＦＥＴデバイス１０の上方のある位置または上方のある距離に、開口６２を備える遮蔽板６０もあり、その結果、平行イオン・ビーム４４’は、その開口を通過し、ＭＯＳＦＥＴデバイスの窓３０内でのみＭＯＳＦＥＴデバイスと接触するように集束する。
この裏面層剥離法では、イオン源４０が、約１００ｅＶ（またはそれ未満）〜約６５０ｅＶのエネルギーを有する入射ビームなどの低エネルギー（など低エネルギーの）不活性イオン・ビームを発生させる。ＲＦパルス・スイッチ電源を使用して、低エネルギー不活性イオン・ビームを発生させ、それによって従来の処理技法に伴うどんなプラズマ帯電の問題も実質的に回避される。たとえば、約３０ＫｅＶ〜約５０ＫｅＶのエネルギーを有するものなどの従来の高エネルギー・イオン層剥離処理では、本発明で回避される高エネルギー・イオン・ビームに伴う誘導結合プラズマ源の結果、処理すべきデバイス内でプラズマ電荷の蓄積が一般的に誘導される。
これらの不活性なイオン・ビーム４４を発生させた後、励起されたプラズマ、すなわち不活性イオン・ビーム４４を図５および６に示すような閉領域（confined area）内に閉じ込めるために、チャンバ１００内の磁石７５’をイオン源にほぼ接近した距離に配置する。この磁石は、約０．８Ｖ〜約２ボルトの範囲の電圧を有することができる。次いで、この不活性イオン・ビーム４４を、互いに整合した格子を有するコリメータに向かって引き寄せる。各コリメータは、フィラメントまたは非フィラメント・カソード方式（design）、あるいは、ＲＦ発生プラズマ方式などのカソード方式でよい。
その際、コリメータ５１、５２、５３は、それぞれ異なる約１００ｅＶ〜約６５０ｅＶまでの範囲の電圧Ｖａ、Ｖｂ、Ｖｃを有する。具体的には、不活性イオン・ビーム４４が発生され、コリメータ５１、５２、５３に向かって引き寄せられ、連続してコリメータ５１、５２、５３を通過する。システムが３つのコリメータを備える場合、イオンは第１電圧（Ｖａ）にある第１コリメータ５１に向かって引き寄せられる。不活性イオン・ビーム４４のうちの選択されたものが第１コリメータ５１の格子開口を通過し、第１および第３コリメータ５１、５３の電圧（Ｖａ、Ｖｃ）より高い電圧（Ｖｂ）の第２コリメータ５２に向かって引き寄せられる。次いで、この平行イオンが第２コリメータ５２の格子開口を通過して、グラウンド（Ｖｃ）すなわちゼロ電位の第３コリメータ５３に向かう。すなわち、コリメータ５１、５２、５３を使用する場合、この第２コリメータは加速格子である。しかし、システムが２つのコリメータ５１、５２のみを備える場合は、電圧Ｖａ、Ｖｂは、Ｖａが加速格子で、Ｖｂがグラウンドになる。
平行イオン４４’は、加速された速度で最後のコリメータの整合した格子開口を通過し、次いで、遮蔽板６０内の開口６２を通過する。開口６２を有するこの遮蔽板６０は、本発明には不可欠である。というのは、この遮蔽板が平行イオン・ビーム４４’を集束させ、したがって、本発明によるさらなる裏面層剥離を行う場合に、ビーム４４’が窓３０内部のみでＭＯＳＦＥＴと接触するからである。
あるいは、図６に示すように、コリメータ５１、５２、５３を通過させる前に、低エネルギー不活性イオン・ビーム４４を、ガス・ノズルまたは供給ノズルなどのガス源８０からのガス８５と混合することもできる。化学反応併用イオン・ビーム・エッチング（ＣＡＩＢＥ）の場合、コンピュータ制御され質量流量（mass flow）の制御されたガス流を供給するために、このガス源は、イオン・ビーム４４の経路内部に延びることが好ましい。その結果得られる平行イオン・ビーム４４’とガス８５の組合せ４４”は、窓３０内のＭＯＳＦＥＴの相異なる半導体材料の非平面性に加えて、このような相異なる半導体材料の裏面層剥離処理を可能にするのに役立つ。このガス流は、ＣＦ４、ＳＦ６、ＣＨＦ３、またはＣＦ４ガスなどの塩素化またはフッ素化ガスであることが好ましく、約２００ＳＣＣＭ（０．３３８Ｐａ ｍ３／ｓ）未満の流速で処理チャンバ内部に導入され、デバイスの裏面１２から異種材料を化学反応併用イオン・ミリングで除去する。すなわち、これらのガスの化学反応は、不活性イオン・ビームと相互作用して、下記でさらに論じる回転し傾斜する試料上の埋め込み酸化物材料の層を選択的に除去する。
したがって、本発明では、平行イオン・ビーム４４’も平行イオン・ビームとガスの組合せ４４”も、平行で整合した導電性格子、好ましくは直径約８ｃｍを越えるコリメータ５１、５２、５３を備えるカソード源またはＲＦエネルギー源を使用して発生させる。得られた平行イオン４４’、４４”は、低エネルギー（すなわち、約１００ｅＶ〜約６５０ｅＶの範囲）であり、ビーム直径が約８ｃｍを越え、可変なガウス分布をもつ３００μＡ／ｃｍ２などの高電流密度を有する。
次に、図５に示すような平行イオン・ビーム４４’またはその代わりに図６に示すような平行イオン・ビームとガス８５の組合せ４４”を遮蔽板６０の開口６２を通過させて、ガスを含むまたは含まない平行イオン・ビームを窓３０内部のみに集束させる。すなわち、約１００ｅＶ（またはそれ未満）〜約６５０ｅＶの範囲のエネルギーなどの低エネルギーの不活性な平行イオン・ビームを、非平面状構造体を含めて基板層を層剥離するために窓３０内部で基板層２８のみに接触するように、遮蔽用開口６２を通ってＭＯＳＦＥＴデバイスの裏面に局所的に当てる。その際、遮蔽板６０は、窓３０に隣接するＭＯＳＦＥＴの露出した表面領域がこの低エネルギー不活性入射ビームに暴露されず接触しないように保護する。
低エネルギー不活性平行イオン・ビームおよびガスを窓３０内部のみに集束させる遮蔽板６０に加えて、ＭＯＳＦＥＴが取り付けられる温度制御された回転／傾斜用ステージ９０が、イオン・ビーム／ＣＡＩＢＥの組合せにより窓３０内部の基板層を完全に平面的に除去するのを、さらに促進させる。この傾斜／回転用ステージ９０は、ＭＯＳＦＥＴを完全に回転させ充分に傾斜させることができ、その結果、それを層剥離する場合、窓３０内部のみで、任意の非平面状構造体も含めて全ての露出した表面領域にイオン・ビームおよびガスが直接かつ全体に接触することができるようになる。温度制御された回転／傾斜用ステージは、処理するデバイスの局所的発熱を著しく低下させ、その結果、デバイスの局所的発熱に伴うデバイス特性への望ましくない影響、たとえば、歪みシリコン接合特性または相互接続に対する望ましくない変化などを含めた影響を回避することができる。
ガス８５を含む、または含まない平行イオン・ビームが、９０°未満、好ましく、約８°〜約２４°の範囲の入射角でＭＯＳＦＥＴの表面の窓内に接触する。ステージが回転し傾斜するにつれて、ガス８５を含む、または含まない平行イオン・ビームがＭＯＳＦＥＴに接触する入射角を、本発明による処理中に変化させることができる。
平行にされたイオン・ビーム４４’、４４”の入射角は、薄くしたデバイス１０の裏面に形成する窓の深さに応じて変わる。本発明のこの態様では、イオン・ビームの、処理する窓３０内部のＭＯＳＦＥＴに対する入射角が大きくなるほど、より深い窓３０が基板層２８内に形成される。同様に、入射角度が小さくなるほど、より浅い窓３０が基板層２８内に形成される。さらに、窓３０内部の層剥離を制御する光学的エンド・ポイント（end point）検出用のコンピュータ制御された光ファイバ・ルビー結晶の光分光計の使用を含めることによって、この裏面層剥離法を機能強化することができる。
任意選択で、チャンバ１００内に、さらに第２開口６８を有する第２遮蔽板６６を設けて、遮蔽板６０の開口６２を通過して放射されるより大きい平行イオン・ビームをＭＯＳＦＥＴに接触させるためのより小さい直径の平行イオン・ビームにデフォーカス（defocus）させることによって、窓３０内部の材料除去を促進させることもできる。たとえば、遮蔽板６６に、格子直径約１ｍｍ〜約１００ｍｍの開口６８を設けて、窓３０内部のＭＯＳＦＥＴ１０に接触させる前に開口６２を通過して放射されるより大きい８ｃｍの平行イオン・ビームをデフォーカスさせることができる。
図７および８に示すように、デバイス１０を層剥離して、図２に示す従来技術の損傷領域に比べて薄いゲート膜などのデバイス構造の損傷を伴わずに、ＭＯＳＦＥＴ１０の共形の平行イオンで活性領域２３までミリングされた表面７０をもたらした。図２に比べてデバイス上のイオン種の残留が回避されるように、所期の異方性または等方性基板材料が除去される。ＦＥＯＬビアを、露出させた後、デバイスの裏面から露出したＭＯＳＦＥＴの構造体の、ＡＦＭ接触プローブ、ＡＦＭ非接触容量プローブ測定、サブミクロン・タングステン・フィラメント・プローブ、線形な閾値電圧の測定、飽和電圧測定を含むさらなる裏面処理にかけて、次の電気的特徴付けを容易にすることもできる。
すなわち、本発明によれば、この低エネルギー不活性イオン・ミリングは、デバイス１０の埋め込み酸化物材料の層を選択的に除去する。この層を、同時に、温度制御したステージ９０によって冷却しかつ９０上で回転し傾斜させて、最終的にＭＯＥＦＥＴデバイス１０の裏面層剥離の平面性が実現される。この裏面層剥離の平面性は、低エネルギー不活性イオンと相互作用するガスの化学反応を使用する化学反応併用イオン・ビーム・エッチング（ＣＡＩＢＥ：chemical assisted ion beam etching）を使って、あるいは使わずに達成することができる。高電流密度の低エネルギー・イオン・ビームによる本発明の裏面層剥離は、従来のデバイス１０を加熱させる層剥離手法に伴う歪みシリコン接合、薄いゲート酸化膜、および高ｋ誘電体ゲート膜への望ましくない損傷作用を回避し、かつ従来の金属イオン源高加速ビーム・システムに伴う、金属イオン注入、表面アモルファス化の損傷、およびガリウム表面汚れの問題も回避する。
本発明は、有利なことに、任意選択でＣＡＩＢＥと組み合わせて低エネルギー不活性イオン・ビーム・ミリングを行って、基板層を選択的に除去し、それによってさらなる処理のためにＦＥＯＬ構造体または膜あるいはその両方を露出させることにより、従来の層剥離処理に伴う任意の非等方的な特性（characteristics）を回避する。このＣＡＩＢＥ／平行低エネルギー不活性イオン・ミリングにより、薄いゲート膜すなわち厚２ｎｍ未満のゲートの損傷を伴わずに、基板の層を活性なシリコン注入接合のレベル（層）までうまく除去することができる。これによって、活性シリコン注入接合領域を越えて延びるタングステン・ビアなどのＦＥＯＬ構造体も露出する。その際、本発明の重要な特徴は、入射ガリウム・イオン・ビームが発生する熱や従来技術の図１、２に示すような歪みシリコン接合領域を損傷させるＢｒ２、ＸｅＦ２、Ｃｌ２ガスなどの湿式エッチング化学反応の制御されない等方的エッチング浸食効果などが生じる従来の処理技法と比べて、デバイスの活性領域の歪みシリコン接合領域に影響を与えないことである。
さらに、ＭＯＳＦＥＴデバイスの裏面層剥離に使用するとき、本発明の方法および装置は、従来の裏面層剥離技法に伴う完全なダイの機能性を維持するという問題を克服し、かつ、最新技術における、裏面を薄くすることによって部位特有のＭＯＳＦＥＴデバイスにアクセスする必要性を満たす。本発明は、それだけには限らないが、高加速電圧荷電粒子ビーム、高加速ビームからのＭＯＳＦＥＴゲート誘電体薄膜に対する高帯電または損傷あるいはその両方、ＲＦプラズマ／反応性イオン・エッチングで誘導されるゲート誘電体薄膜の帯電または破断（rupturing）に伴う問題を含めてＦＩＢ顕微鏡法に伴う裏面を薄くする従来の手法に伴う問題を克服し、かつ、ガリウム、インジウム、およびアルミニウム・イオンなどの高エネルギー・イオンを基板または接合ＦＥＯＬ構造内へ注入することによる影響を回避する。
すなわち、本発明は、従来のＦＩＢ顕微鏡法処理の高加速ビーム電位（＞１ＫｅＶ〜３００ＫｅＶ）に伴う表面アモルファス化損傷によって誘導される悪影響をなくし、かつ、ＲＦプラズマ源に伴う帯電によって誘導される損傷、あるいは、ガリウム、インジウム、またはアルミニウム・イオンを使用するものなどのＦＩＢシステムに伴う損傷を回避する。本発明は、露出表面領域の汚れ、アンダーカット、電荷蓄積、およびＭＯＳＦＥＴデバイスの表面構造に対するイオン注入またはアモルファス化あるいはその両方による損傷を回避する。それらは全て、一般的に、例えば約３０ＫｅＶおよびさらに高いエネルギーを有する高加速電圧の、正に帯電した集束イオン・ビームを使用する、図１、２にその結果を示すような、従来の層剥離法に関連している。
さらに、本発明の重要な特徴は、本発明に従って層剥離を受けるＭＯＳＦＥＴデバイスで直面するどんな非平面状構造体にも対処し、デバイスの裏面から効率的に薄くすることを対象としていることである。本発明は、それだけには限らないが、タングステン、窒化タングステン、窒化シリコン、高濃度ドープ・シリコン、埋め込み酸化膜、薄いトレンチ絶縁体膜、高密度プラズマ堆積酸化膜、高密度プラズマ堆積窒化膜、化学的気相堆積テトラオルソシリケート膜、およびそれらの組合せを含めた非平面状膜材料の任意の組合せなど、ＭＯＳＦＥＴ上にある異なる非平面状構造体または膜を薄くすることさえできる。すなわち、本発明の方法および装置は、ダイ／ウェハの裏面から電気的特徴付けを行う、ＦＥＯＬ−ＭＯＳＦＥＴデバイスの、直接アクセス方式サブミクロン接触プローブ、接触ＡＦＭプローブ、およびＳＰＭプローブを可能にするために、相異なる材料および非平面状ＦＥＯＬ膜に対処する。
本発明の本質的な特徴は、さらなる処理がＭＯＳＦＥＴデバイスの裏面、基板層内の窓３０内部で行われ、その結果、本発明が、有利なことに、処理する半導体デバイスの保全性、強度、および信頼性を維持できることである。さらに、この、窓３０内部でのみ行う裏面層剥離処理は、上記で論じた、基板層２８全体（窓３０内部だけでない）を除去して下にある埋め込み酸化物層２６を露出させる従来の裏面層剥離法に伴う、誘導された応力のリスクも回避する。
本発明を特定の好ましい実施形態に関して具体的に説明してきたが、上記の説明に照らせば、多くの代替形態、修正形態、変形形態が当業者には明らかであることは明白である。したがって、添付の特許請求の範囲は、本発明の真の範疇および精神内の範囲に含まれる、このようなどんな代替形態、修正形態、変形形態も包含することを企図している。
１０ ＭＯＳＦＥＴ（デバイス）
１２ ＭＯＳＦＥＴの裏面
１６ 破線
２０ 相互接続プラグまたはビア
２３ 活性領域
２４ 浅い注入トレンチ絶縁体接合
２６ 埋め込み酸化物層
２８ 基板層
３０ 開口、窓
４０ イオン源
４４ 不活性イオン・ビーム
４４’ 平行イオン（・ビーム）
４４” 平行イオン・ビームとガスの組合せ
５１ 第１コリメータ
５２ 第２コリメータ
５３ 第３コリメータ
６０ 遮蔽板
６２ 遮蔽板内の開口
６６ 第２遮蔽板
６８ 第２開口
７０ ミリングされたＭＯＳＦＥＴの表面
７５’ 磁石
８０ ガス源
８５ ガス
９０ 温度制御された回転／傾斜ステージ
１００ 処理チャンバ
１２ ＭＯＳＦＥＴの裏面
１６ 破線
２０ 相互接続プラグまたはビア
２３ 活性領域
２４ 浅い注入トレンチ絶縁体接合
２６ 埋め込み酸化物層
２８ 基板層
３０ 開口、窓
４０ イオン源
４４ 不活性イオン・ビーム
４４’ 平行イオン（・ビーム）
４４” 平行イオン・ビームとガスの組合せ
５１ 第１コリメータ
５２ 第２コリメータ
５３ 第３コリメータ
６０ 遮蔽板
６２ 遮蔽板内の開口
６６ 第２遮蔽板
６８ 第２開口
７０ ミリングされたＭＯＳＦＥＴの表面
７５’ 磁石
８０ ガス源
８５ ガス
９０ 温度制御された回転／傾斜ステージ
１００ 処理チャンバ
Claims (14)
- 半導体デバイスの裏面の処理方法であって、
回転および傾斜用ステージを有する処理チャンバを準備するステップと、
基板層を裏面に有する半導体デバイスを準備するステップであって、前記半導体デバイスは前記裏面を上にした配置において前記基板層の上に絶縁体層を有し、前記絶縁体層は内部に前記半導体デバイスを構成する複数の構造体を含むステップと、
前記処理チャンバ内の前記回転および傾斜用ステージ上に前記半導体デバイスを、前記裏面を上にして載置するステップと、
前記処理チャンバ内で前記半導体デバイスの前記裏面の前記基板層内に延びる凹部を形成するステップと、
前記処理チャンバ内で１００ｅＶ乃至６５０ｅＶの範囲のエネルギーを有する平行イオンプラズマを発生させるステップと、
前記処理チャンバ内で、前記平行イオンプラズマと前記半導体デバイスの間に開口を有する遮蔽板を設けるステップと、
前記平行イオンプラズマを、前記処理チャンバ内の前記遮蔽板の前記開口を通過させることによって、前記凹部に集束させるステップと、
前記半導体デバイスの前記凹部を、集束された前記平行イオンプラズマと接触させて、前記ステージ上で前記半導体デバイスを回転および傾斜させながら、後の処理ステップのために前記凹部の残留基板層および前記絶縁体層を均一に除去し、前記複数の構造体のうちの選択された構造体を露出させるステップとを含む、処理方法。 - 前記凹部を形成する前に前記半導体デバイスの前記裏面を薄くするステップをさらに含む、請求項１に記載の方法。
- 前記複数の構造体が複数の相異なる材料の構造体を含む、請求項１に記載の方法。
- 前記相異なる材料が、タングステン、窒化タンタル、窒化シリコン、ドープされたシリコン、埋め込み酸化膜、浅いトレンチ絶縁体膜、高密度プラズマ堆積酸化膜、高密度プラズマ堆積窒化膜、ＣＶＤテトラオルソシリケート膜およびそれらの組合せからなる群から選択される、請求項３に記載の方法。
- 前記複数の構造体のうちの選択された構造体が非平面である、請求項１に記載の方法。
- 前記凹部が、前記基板層の元厚の３０％乃至８０％の範囲の深さまで前記基板層内に延びる、請求項１に記載の方法。
- 前記回転および傾斜用ステージが、−３０℃乃至１５０℃の範囲の温度に制御される、請求項１に記載の方法。
- 前記後の処理ステップが、前記選択された構造体の電気的特徴付けまたは物理的解析を含む、請求項１に記載の方法。
- 前記処理チャンバ内で前記平行イオンプラズマを発生させる前記ステップが、
前記処理チャンバ内にイオン源を設けるステップと、
前記処理チャンバ内に第１コリメータおよび第２コリメータを設けるステップと、
前記イオン源からイオンプラズマを発生させるステップと、
前記イオンプラズマを前記第１および第２コリメータを通過させて、前記平行イオンプラズマを発生させるステップとを含む、請求項１に記載の方法。 - 前記イオン源が、アルゴン、ヘリウム、ネオン、およびキセノンからなる群から選択される、請求項９に記載の方法。
- 前記平行イオンプラズマを発生させるために処理チャンバ内に第３のコリメータを設けるステップをさらに含む、請求項９に記載の方法。
- 前記イオンプラズマを、前記第１および第２コリメータを通過させる前に、制御するための磁石をさらに含む、請求項９に記載の方法。
- 前記凹部の内部のみで前記半導体デバイスに化学反応併用イオンエッチングを行うために前記平行イオンプラズマにガスを混合されるステップをさらに含む、請求項１に記載の方法。
- 前記平行イオンプラズマを、８°乃至２４°の範囲の入射角で前記凹部の内部のみに接触させる、請求項１に記載の方法。
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