JP4485480B2 - A method for manufacturing a semiconductor device - Google Patents

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光範 坂間
昌彦 早川
聡志 鳥海
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株式会社半導体エネルギー研究所
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本発明は、薄膜トランジスタでなる回路を有する半導体装置と、作製方法に関し、特に、基板と薄膜トランジスタの活性層を隔てる絶縁膜に関するものである。 The present invention includes a semiconductor device having a circuit comprising thin film transistors, relates manufacturing method, and particularly relates to an insulating film for separating the active layer of the substrate and the thin film transistor.

このような、絶縁膜としては、基板全面に形成される下地膜や、ボトムゲート型(代表的には、逆スタガー型)の薄膜トランジスタのゲート絶縁膜である。 Such, as the insulating film, the base film and formed on the entire surface of the substrate (typically, inverted stagger type) bottom gate is a gate insulating film of the thin film transistor. 本発明は、薄膜トランジスタの劣化を防止するために好適な下地膜やゲート絶縁膜に関する。 The present invention relates to a suitable base film and the gate insulating film in order to prevent deterioration of the thin film transistor.

本発明の半導体装置は、薄膜トランジスタ(TFT)やMOSトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路を有する表示装置やイメージセンサ等の電気光学装置をも含むものである。 The semiconductor device of the present invention, a thin film transistor as well as elements (TFT), MOS transistors, etc., but includes an electro-optical device such as a display device or an image sensor having a semiconductor circuit formed of such insulated gate transistors. 更に本発明の半導体装置は、これらの表示装置および電気光学装置を搭載した電子機器をも含むものである。 Furthermore, the semiconductor device of the present invention also include electronic devices equipped with these display devices and electro-optical devices.

近年、液晶ディスプレイの大型化、低価格化のため、特にOA機器の分野ではCRTにかわって、液晶ディスプレイが市場を拡大している。 In recent years, an increase in the size of the liquid crystal display, because of the price reduction, on behalf of the CRT, especially in the field of OA equipment, liquid crystal display is to expand the market.

液晶ディスプレイに使用される薄膜トランジスタ(TFT、Thin Film Transistor)を多結晶シリコンにより製造することで、同一基板に画素マトリクス回路とドライバ回路を作製できる。 A thin film transistor (TFT, Thin Film Transistor) used in a liquid crystal display that produced by the polycrystalline silicon, a pixel matrix circuit and the driver circuit can be fabricated on the same substrate. 更に微細加工が可能なため、高開口率化が可能になり、また高精細な表示も可能になった。 For further capable microfabrication enables high aperture ratio, also high-definition display is also made possible.

液晶ディスプレイのより一層の低価格化を実現するため、基板としてガラス基板を用いることが要求されており、このため、600〜700℃以下のプロセス温度でTFTを作製する技術が鋭意研究されている。 To achieve a further reduction in cost of the liquid crystal display, it is required that a glass substrate is used, Therefore, a technique for manufacturing a TFT at a process temperature below 600 to 700 ° C. is intensively studied as the substrate .

ガラス基板にはNa +等の不純物イオンが多く含まれているため、ガラス基板表面に酸化シリコンや窒化シリコン等の下地膜を成膜して、不純物イオンが半導体膜に侵入しないようにする必要がある。 Since the glass substrate contains many impurity ions such as Na +, base film such as silicon oxide or silicon nitride on the glass substrate surface by forming a impurity ions it is necessary not to invade the semiconductor film is there.

ゲート電極により電圧が印加されると、活性層に電界が形成されるため、ガラス基板中の不純物イオンが活性層へと引き寄せられる。 When a voltage is applied by the gate electrode, since the electric field in the active layer is formed, impurity ions in the glass substrate is attracted to the active layer. この結果、不純物イオンが下地膜やゲート絶縁膜を抜けてゲート絶縁膜や活性層に侵入してしまうと、電気的な特性が変動し経時的な信頼性を保証できなくなってしまう。 As a result, the impurity ions resulting in missing base film and the gate insulating film penetrates into the gate insulating film and the active layer, no longer be guaranteed over time reliability electrical characteristics vary.

特に、トップゲート型TFTの場合には、チャネルが形成される領域が下地膜に接しているため、下地膜の膜質はTFTの特性に大きく影響する。 Particularly, in the case of a top gate type TFT, since the region in which a channel is formed is in contact with the base film, the quality of the underlying film greatly affects the characteristics of the TFT.

液晶パネルの作製工程において、通常、下地膜やゲート絶縁膜を形成するには、プラズマCVDが使用されている。 In the manufacturing process of the liquid crystal panel, usually, to form the base film and the gate insulating film, plasma CVD is used. これはプロセス温度が300〜400℃と低く、スループットが良く、大面積に成膜可能なためである。 This low process temperature is 300 to 400 ° C., the throughput is good, because a film can be formed on a large area.

また、通常、下地膜としては窒化シリコン(SiN x )や酸化シリコン(SiO x )が用いられている。 Further, usually, a silicon nitride (SiN x) or silicon oxide (SiO x) is used as a base film. 窒化シリコン(SiN x )膜は不純物イオンのブロッキング効果が高いことが知られているが、トラップ準位が多くTFTの特性に問題となる。 Silicon nitride (SiN x) film is known to have a high blocking effect of the impurity ions, but a problem on the characteristics of many trap levels TFT. 酸化シリコンは窒化シリコンよりもバンドギャップが広く絶縁性に優れ、トラップ準位が低いという長所がある。 Silicon oxide is excellent in wide insulating band gap than silicon nitride has an advantage of low trap level. しかし、水分が吸着しやすく、また不純物イオンのブロッキング効果が低い。 However, moisture is easily adsorbed, and is weak blocking effect of impurity ions.

また、液晶パネルの作製工程では、TFTを作製するために多くの膜を積層しているが、膜ごとの内部応力が異なるため、内部応力の相互作用により、TFTのしきい値などの電気特性が変動し、場合によって基板が反ったり、膜が剥離するという問題が生ずる。 Further, in the manufacturing process of the liquid crystal panel, but by laminating many membrane to produce a TFT, because the internal stress of each film are different, electrical characteristics of the interaction of internal stress, such as a TFT threshold There fluctuates, or warped substrate optionally problem film is peeled off occurs.

工程には、非晶質シリコンの結晶化というようなガラス基板の歪み点に近い温度で加熱する処理があるが、ガラス基板は加熱処理により収縮する。 The process is a process of heating at a temperature close to the strain point of the glass substrate, such as that crystallization of amorphous silicon, but glass substrate shrinks by heat treatment. このため、内部応力の緩和のためにはガラス基板上に作製される絶縁膜の内部応力は引っ張り応力であることが望ましいと考える。 Therefore, for the relaxation of internal stress considered to be desirable internal stress of the insulating film to be formed on a glass substrate is tensile stress.

本発明では、基板からの不純物をブロッキングし、かつ内部応力の問題を解消しうる絶縁膜を提供し、TFTの信頼性を向上することを目的とする。 In the present invention, to block the impurities from the substrate, and to provide an insulating film which can solve the problem of internal stress, and an object thereof is to improve the reliability of the TFT.

上述の問題点を解消するために、本発明は基板と活性層を構成する半導体膜とを隔てる絶縁膜として、酸窒化シリコン(SiO xy )層を少なくとも含む絶縁膜を基板上に形成する。 In order to solve the above problems, the present invention is formed as the insulating film separating the semiconductor film constituting the substrate and the active layer, at least comprising an insulating film silicon oxynitride (SiO x N y) layer on a substrate .

酸窒化シリコン層を成膜することにより、膜のブロッキング効果を向上し、かつ基板の収縮による影響を緩和して、熱ストレスの耐性を向上させる。 By forming a silicon oxynitride layer, to improve the blocking effect of the film, and to mitigate the effects of substrate shrinkage, improve resistance of thermal stress.

このために、酸化シリコン膜の窒素含有量を増やすことで、不純物のブロッキングと水の吸着防止を実現し、かつ基板の収縮を相殺するために、asdepo状態かつ加熱処理後にも引っ張り応力を示す酸窒化シリコン膜とする。 Therefore, by increasing the nitrogen content of the silicon oxide film, to achieve blocking and adsorption preventing water impurities, and to offset the contraction of the substrate, the acid showing the tensile stress even after asdepo state and heat treatment a silicon nitride film.

このような特性を備えるには、酸窒化シリコン膜の組成に適当な範囲があり、本発明はそれを見いだしたものであり、酸窒化シリコン膜のSiの濃度に対するNの濃度比、Nの組成比/Siの組成比は0.3〜1.6であり、好ましくは0.6〜1.4である。 To include such characteristics, there is an appropriate range in the composition of the silicon oxynitride film, the present invention has found it, the concentration ratio of N to the concentration of Si in the silicon oxynitride film, the composition of the N the composition ratio of the ratio / Si is 0.3 to 1.6, preferably from 0.6 to 1.4.

Nの組成比同様、Oの組成比にも適当な範囲があり、酸窒化シリコン層のSiの濃度に対するOの濃度比、即ちOの組成比/Siの組成比は0.1〜1.7、より好ましくは0.2〜1.0である。 Similarly N composition ratio, there is an appropriate range on the composition ratio of O, O concentration ratio of relative concentration of Si in the silicon oxynitride layer, i.e., O composition ratio / Si compositional ratio of 0.1 to 1.7 , more preferably from 0.2 to 1.0.

また、酸窒化シリコン層はCVD法で成膜した場合には、Si、O、Nだけでなく、原料ガスに含まれるHを組成に含む。 Further, silicon oxynitride layer in the case of forming by the CVD method, Si, O, but N only, containing H contained in the raw material gas composition. N、O濃度だけでなくH濃度を反映した物性の1つとして屈折率が挙げられる。 N, the refractive index as one of the physical properties reflecting the H concentration not only O concentration and the like. 本発明では酸窒化シリコン膜はN濃度/Si濃度が上記の範囲にあって、かつ波長623.8nmに対する屈折率が1.5〜1.8、好ましくは1.7〜1.8が望ましい。 Silicon oxynitride film in the present invention is directed to the range N concentration / Si concentration above and the refractive index for the wavelength 623.8nm is 1.5 to 1.8, preferably 1.7 to 1.8 is desirable.

Nの組成比が大きくなると膜の密度が大きくなると共に、屈折率が大きくなるが、Hの含有量が多くなると膜の密度が下がり屈折率が小さくなる傾向があった。 With density of the composite ratio is increased film N is increased, the refractive index is increased, the content of H is increased film density decreases the refractive index of tended to become smaller.
このためNの組成比(濃度)とH組成比(濃度)のバランスから、その屈折率は上記の範囲とする。 The balance of the composition ratio of the order N (concentration) and H the composition ratio (concentration), its refractive index is in the above range.

本発明の酸窒化シリコン層を成膜するにはプラズマCVD、減圧CVD、ECRCVD等のCVD法を用いればよい。 To deposit a silicon oxynitride layer of the present invention is a plasma CVD, reduced pressure CVD, it may be used CVD methods such as ECRCVD. 原料ガスにSiH 4 、N 2 O、NH 3を用いる。 The raw material gas SiH 4, N 2 O, using NH 3. Si源としてSiH 4 (モノシラン)の代わりに、Si 26 (ジシラン)を用いることもできる。 Instead of SiH 4 (monosilane) as Si source, it can also be used Si 2 H 6 (disilane). NH 3 (アンモニア)はN 2 O(亜酸化窒素)の窒化する効果を補うものであり、NH 3を添加することにより酸窒化シリコン層の窒素濃度を高めることができる。 NH 3 (ammonia) is intended to compensate for the effect of nitriding of N 2 O (nitrous oxide), it is possible to increase the nitrogen concentration in the silicon oxynitride layer by addition of NH 3. NH 3の代わりにN 2を用いることができる。 It can be used N 2 in place of NH 3. また、N 2 OはO源でもある。 Further, N 2 O is also a O source. O源としてはO 2又はO 3を用いることができる。 The O source may be used an O 2 or O 3.
酸窒化シリコン層の製膜において、Si、O、N、Hの組成比(濃度)の制御は原料ガスの流量、基板温度、圧力、RFパワー、電極間隔を調節することで行う。 In the film of the silicon oxynitride layer performs Si, O, N, control of the raw material gas flow rate of the composition ratio of H (density), the substrate temperature, pressure, RF power, by adjusting the electrode spacing.

更に、本発明においては、不純物のブロッキング効果をより高めるには、酸窒化シリコン層を基板表面に接して形成することが望ましい。 Further, in the present invention, the enhanced blocking effect of impurities, it is desirable to form in contact with the silicon oxynitride layer on the substrate surface.

本発明の酸窒化シリコン層は窒素濃度が比較的高いため、酸化シリコンと比べて固定電荷が多くなり、絶縁性が低くなっている。 Silicon oxynitride layer of the present invention is relatively high nitrogen concentration, the number of fixed charges in comparison with silicon oxide, an insulating property is lowered. そのため、酸窒化シリコン層表面に直接活性層を形成すると、酸窒化シリコン層と活性層との界面でトラップ準位が形成されやすい。 Therefore, by forming the directly active layer in the silicon oxynitride layer surface, trap level at the interface between the silicon oxynitride layer and the active layer are formed easily.

そこで、本発明ではトラップ準位の形成を避け、かつ耐圧性を高めるために、活性層と基板との間に、酸窒化シリコン層と酸窒化シリコン層よりも窒素濃度の低いSi、Oを含む絶縁層を少なくとも形成する。 Therefore, including avoiding the formation of trap level in the present invention, and in order to increase the pressure resistance, between the active layer and the substrate, low concentration of nitrogen than the silicon oxynitride layer and the silicon oxynitride layer Si, the O forming at least an insulating layer.

この構成においても、酸窒化シリコン層基板表面に接して形成し、酸窒化シリコン層と活性層との間にSi、Oを含む絶縁層を形成することが望ましい。 In this configuration, the silicon oxynitride layer is formed in contact with the substrate surface, it is desirable to form an insulating layer containing Si, a O between the silicon oxynitride layer and the active layer. Si、Oを含む絶縁膜層表面に接して活性層を形成する場合には、Si、Oを含む絶縁層表面を大気雰囲気に曝さないようにして、活性層を構成する半導体膜を連続的に成膜することが好ましい。 Si, if in contact with the insulating film layer surface containing O to form the active layer, Si, an insulating layer surface containing O so as not exposed to the atmosphere, the semiconductor film continuously the constituting the active layer it is preferable that the film formation. これによって、絶縁層と活性層との界面の汚染を防止できるので、TFTの特性を制御するのに好ましい。 Thus, it is possible to prevent contamination of the interface between the insulating layer and the active layer, preferable to control the properties of the TFT.

Si、Oを含む絶縁層としては、酸化シリコン又は酸窒化シリコンが挙げられる。 Si, as the insulating layer containing O, include silicon oxide or silicon oxynitride. これらの膜の成膜方法にはプラズマCVD、減圧CVD、ECRCVD等のCVD法を用いればよい。 Plasma CVD is the method of forming these films, vacuum CVD, may be used CVD methods such as ECRCVD. 原料ガスにシリコン源としてTEOS等の有機シランを、酸素源としてO 2またはO 3を用いる。 The organic silane such as TEOS as a silicon source in the raw material gas, the O 2 or O 3 is used as the oxygen source. また、シリコン源として、SiH 4 (モノシラン)又はSi 26 (ジシラン)等の無機シランを用い、酸素源としてO 2やO 3 、N 2 Oを用いることができる。 Further, as a silicon source, an inorganic silane such as SiH 4 (monosilane) or Si 2 H 6 (disilane), can be used O 2 and O 3, N 2 O as an oxygen source.

酸素源として、酸素及び窒素を含有するガス、例えばN 2 Oを用いると、絶縁層はSi、OだけでなくNを含むこととなるが、Siの濃度に対するNの濃度比(Nの組成比/Siの組成比)は0.1以上0.8以下にする。 As oxygen source a gas containing oxygen and nitrogen, for example, the use of N 2 O, the insulating layer is Si, but will contain a N not O only, N concentration ratio of relative concentration of Si (composition ratio of N / composition ratio of Si) is 0.1 to 0.8. 具体的には、窒素濃度は2×10 20 atoms/cm 3以下にする。 Specifically, the nitrogen concentration is below 2 × 10 20 atoms / cm 3 . Si、Oを含む絶縁膜の組成の制御は原料ガスの種類、流量、基板温度、圧力、RFパワー、電極間隔を調節することで行う。 Si, control of the composition of the insulating film containing O is performed by adjusting the kind of the raw material gas, the flow rate, substrate temperature, pressure, RF power, electrode spacing.

本発明において、活性層を形成する膜として成膜される半導体膜は非単結晶半導体膜であり、非晶質半導体膜、微結晶を有する非晶質半導体、結晶質半導体膜である。 In the present invention, a semiconductor film to be formed as a film forming the active layer is a non-single-crystal semiconductor film, an amorphous semiconductor film, an amorphous semiconductor having a microcrystalline, a crystalline semiconductor film. 結晶性半導体膜とは微結晶半導体膜、多結晶半導体膜である。 Crystalline semiconductor film and microcrystalline semiconductor film, a polycrystalline semiconductor film. 半導体としては、シリコン、ゲルマニウム、シリコンゲルマニウム、化合物半導体が用いられる。 As the semiconductor, silicon, germanium, silicon germanium, a compound semiconductor is used. また、非晶質半導体膜、微結晶を有する非晶質半導体膜、微結晶半導体膜を成膜した場合には、熱処理、レーザ照射により結晶性を向上させて、活性層に用いることが望ましい。 Further, an amorphous semiconductor film, an amorphous semiconductor film having microcrystals, when depositing the microcrystalline semiconductor film, heat treatment, to improve the crystallinity by laser irradiation, it is preferable to use the active layer.

また、絶縁性基板にはガラス基板、PET等のプラスチック基板、石英基板、結晶性ガラス(セラミック)基板が用いられる。 Further, the glass substrate is an insulating substrate, a plastic substrate such as PET, a quartz substrate, a crystalline glass (ceramic) substrate is used.

本発明は基板表面に形成される酸窒化シリコン膜のSi、O、Nの組成比を制御することにより、電気的特性が良好で、かつ高信頼性のTFTを作製することを可能にする。 The present invention is Si of the silicon oxynitride film formed on the substrate surface, O, by controlling the composition ratio of N, electrical characteristics are good, and makes it possible to produce highly reliable of the TFT. またこのようなTFTを用いた半導体装置の信頼性も向上させることができる。 Also it is possible to improve reliability of a semiconductor device using such a TFT.

図1〜5を用いて本発明の実施の形態を説明する。 Describing the embodiments of the present invention with reference to Figures 1-5.

〔実施形態1〕 本実施形態では、nチャネル型TFTとpチャネル型TFTでなるCMOS回路の作製工程を説明する。 In Embodiment 1 This embodiment will be described a manufacturing process of a CMOS circuit composed of an n-channel TFT and a p-channel TFT. 本発明の絶縁膜をトップゲート型の下地膜に用いた実施形態を説明する。 The embodiment is described using an insulating film of the present invention the base film of the top gate type. 合わせて、本発明に至る過程を説明する。 Together, explaining the process leading to the present invention.

以下に、図1、図2を用いて、本実施形態の作製工程を説明する。 Hereinafter, with reference to FIGS. 1, 2, illustrating a manufacturing process of this embodiment. また、本実施形態では、4つの条件を設定し、TFTの劣化を抑制するのに好適な下地膜の組成を調べた。 Further, in the present embodiment, to set the four conditions were examined compositions suitable underlayer to suppress the deterioration of the TFT.

〈下地膜/半導体膜形成工程〉 ガラス基板100として5インチの1737ガラス基板(コーニング社製)を用いる。 <Base film / semiconductor film forming step> using 1737 glass substrate 5 inches as a glass substrate 100 (manufactured by Corning). ガラス基板100全表面に接して下地膜101を形成する。 In contact with the glass substrate 100 the entire surface forming the base film 101. 下地膜101は絶縁層101aと101bの積層膜でなる。 Base film 101 is made of a laminated film of the insulating layer 101a and 101b.
本実施形態では絶縁層101aの成膜条件と、絶縁層101aの熱処理工程の有無により、TFTの特性の変化を調べるため、4つの異なる条件を設定した。 And deposition conditions of the insulating layer 101a in the present embodiment, the presence or absence of heat treatment process of the insulating layer 101a, to examine the change in the characteristics of the TFT, and sets the four different conditions. ここでは、条件の異なる基板を基板-1、基板-2のように区別する。 Here, distinguish different substrates of conditions substrate -1, as the substrate 2. 図3に、各基板の絶縁層101a、101bの原料ガスとその流量、絶縁層101aに対する熱処理の有無を記している。 3, the insulating layer 101a of the substrate, and 101b of the raw material gas flow rate thereof, which shows information about the presence or absence of heat treatment on the insulating layer 101a.

[絶縁層101aの形成] 図1(A)参照プラズマCVD法により、ガラス基板100に接して酸窒化シリコンでなる絶縁層101aを成膜する。 The [insulation layer formed of 101a] FIG 1 (A) refer to the plasma CVD method, forming an insulating layer 101a made of silicon oxynitride in contact with the glass substrate 100.

基板-1、-2はSiH 4とN 2 Oを原料ガスに用いて酸窒化シリコン膜を成膜した。 Substrate -1, -2 was formed a silicon oxynitride film using SiH 4 and N 2 O as material gas. 基板-3、-4は原料ガスにSiH 4 、N 2 O、NH 3を用い、酸窒化シリコン膜を成膜した。 Substrate -3, -4 SiH 4, N 2 O, and NH 3 used as a raw material gas, was formed a silicon oxynitride film. 各原料ガスのガス流量は表1に示した。 Gas flow rate of each raw material gas are shown in Table 1. その他の条件は基板-1〜-4で共通であり、基板温度400℃、圧力0.3Torr、RF出力300Wである。 Other conditions are the same for the substrate -1-4, a substrate temperature of 400 ° C., pressure 0.3 Torr, a RF output 300 W.
また、各基板の絶縁層101aの厚さは200nmとした。 The thickness of each substrate of the insulating layer 101a was 200 nm.

図3に、各基板-1〜-4の酸窒化シリコンでなる絶縁層101aの組成比および屈折率を示した。 Figure 3, shows a composition ratio and the refractive index of the insulating layer 101a made of silicon oxynitride of the substrates -1-4. 組成比はRBS(ラザフォード後方散乱分析法)で測定した。 The composition ratio was measured by RBS (Rutherford backscattering spectrometry).

[絶縁層101aの熱処理] [Heat treatment of the insulating layer 101a]
基板-1のみ、絶縁層101aを640℃で加熱し、4時間かけて温度を下げた。 Only the substrate -1, insulating layer 101a is heated at 640 ° C., the temperature was lowered over a period of 4 hours.

以降の工程は基板-1〜-4に共通である。 The subsequent steps are common to the substrate -1-4.

〈絶縁層101bと非晶質シリコン膜連続成膜〉 図1(B)参照絶縁層101a表面に接して、酸化シリコン膜でなる絶縁層101bを成膜する。 In contact with the <insulating layer 101b and the amorphous silicon film formed successively> FIG 1 (B) refer to the insulating layer 101a surface, forming an insulating layer 101b made of a silicon oxide film. そして、絶縁層101bの表面を大気に曝さずに非晶質シリコン膜102を成膜する。 Then, the surface of the insulating layer 101b is deposited an amorphous silicon film 102 without exposure to the atmosphere. 成膜装置として、絶縁層101bの成膜用チャンバーと、シリコン膜102の成膜用のチャンバーを備えたマルチチャンバー型のプラズマCVD装置を用いた。 As a film forming apparatus, using a film formation chamber of the insulating layer 101b, a multi-chamber plasma CVD apparatus provided with a chamber for film formation of the silicon film 102.

絶縁層101bの原料ガスはTEOS(流量10sccm)、O 2 (流量50sccm) Source gas of the insulating layer 101b is TEOS (flow rate 10sccm), O 2 (flow rate 50 sccm)
であり、成膜時の基板温度は400℃、圧力は0.3Torr、RF出力は300Wとした。 , And the substrate temperature during film formation 400 ° C., the pressure is 0.3 Torr, RF output was 300 W. 成膜される酸化シリコン膜の厚さは15nmとした。 The thickness of the deposited are silicon oxide film was 15 nm.

非晶質シリコン膜102の原料ガスはSiH 4 (流量100sccm)であり、厚さ55nmに成膜した。 The raw material gas of the amorphous silicon film 102 is SiH 4 (flow rate 100 sccm), was deposited to a thickness of 55 nm. 成膜時の基板温度は300℃、圧力は0.5Torr、RF出力は20Wとした。 Substrate temperature during film formation 300 ° C., the pressure is 0.5 Torr, RF output was set to 20W.

〈非晶質シリコン膜結晶化〉 図1(C)参照非晶質シリコン膜にKrFエキシマレーザ(波長248nm)を照射して多結晶化し、多結晶シリコン膜103を形成した。 Is irradiated with KrF excimer laser (wavelength 248 nm) in <amorphous silicon film crystallized> FIG 1 (C) see amorphous silicon film is polycrystalline, to form a polycrystalline silicon film 103. 照射雰囲気は大気とし、基板温度は室温とした。 Irradiation atmosphere is the atmosphere, the substrate temperature was room temperature. エキシマレーザ光は被照射面で線状になるよう光学系によって成形し、線状ビームを走査しながら照射した。 Excimer laser light is shaped by an optical system so as to be linear in the irradiated surface was irradiated while scanning the linear beam. 照射エネルギー密度は350〜400mJ/cm 2の範囲で調節した。 Irradiation energy density was adjusted from 350~400mJ / cm 2.

非晶質シリコン膜102に線状エキシマレーザビームが照射されると、その箇所が瞬時に溶融され、凝固する過程で再結晶化される。 When linear excimer laser beam is irradiated on the amorphous silicon film 102, the portion is melted instantaneously, is recrystallized in the course of solidification. なお、レーザ照射前に、基板100を500℃の温度で60分加熱して、非晶質シリコン膜102内の水素を気相中に放出させた。 Note that before laser irradiation, the substrate 100 was heated 60 minutes at a temperature of 500 ° C., and the hydrogen in the amorphous silicon film 102 is released into the gas phase.

〈活性層、ゲート絶縁膜の形成〉 図1(C)参照多結晶シリコン膜103上にフォトレジストパターンを形成し、ドライエッチングによって多結晶シリコン膜を島状にパターニングし、活性層104、105を形成した。 Forming a photoresist pattern on the <active layer, a gate insulating film formation> FIG 1 (C) see polycrystalline silicon film 103, patterning the polycrystalline silicon film into an island shape by dry etching, the active layer 104 and 105 the formed. ドライエッチングにはエッチングガスにCF 4とO 2を用い、それぞれ流量をCF 4は50sccm、O 2は45sccmとした。 Using CF 4 and O 2 as etching gas for dry etching, CF 4 flow rate respectively were 50 sccm, O 2 and 45 sccm.

ゲート絶縁膜106として、プラズマCVD装置において酸窒化シリコン膜を150nmの厚さに成膜する。 As the gate insulating film 106, forming a silicon oxynitride film to a thickness of 150nm in a plasma CVD apparatus. 原料ガスにSiH 4 、N 2 Oを用いた。 Using SiH 4, N 2 O, the raw material gas. SiH 4の流量は4sccmとし、N 2 Oは400sccmとした。 The flow rate of SiH 4 was set to 4 sccm, N 2 O was 400 sccm. 成膜時の圧力は0.3Torr、基板温度は400℃、RF出力は200Wとした。 The pressure during film formation 0.3 Torr, substrate temperature 400 ° C., RF output was 200 W.

〈ゲート配線の形成〉 図1(E)参照スパッタ装置によって、ゲート絶縁膜106上に、アルミニウム膜を400nmの厚さに成膜した。 By <formation of a gate wiring> FIG 1 (E) refer to a sputtering apparatus, on the gate insulating film 106, and an aluminum film with a thickness of 400 nm. ターゲットにScを混入して、アルミニウム膜にScを0.18重量%程度添加した。 By mixing Sc targeted, and the Sc in the aluminum film is added about 0.18% by weight.

アルミニウム膜表面を陽極酸化して、図示しない陽極酸化膜を形成した。 An aluminum film surface by anodizing to form an anodized film not shown. この陽極酸化工程では、3重量%の酒石酸を含むエチレングリコール溶液中で、アルミニウム膜を陽極に、白金を陰極にして、この電極間に10Vの電圧を印加した。 In the anodic oxidation step, an ethylene glycol solution containing 3 wt% tartaric acid, an aluminum film on the anode, platinum in the cathode and applying a voltage of 10V between the electrodes.
この工程で形成される陽極酸化膜は1nm程度であって、表面に形成されるフォトレジストの密着性を向上させることを目的とする。 Anodic oxide film formed in this process is an order of 1 nm, for the purpose of improving the adhesion of the photoresist formed on the surface. 陽極酸化工程終了後、フォトレジストパターン(図示せず)を形成し、アルミニウム膜をウエットエッチングによってパターニングし、ゲート配線107を形成した。 After the anodic oxidation step is completed, a photoresist pattern (not shown), an aluminum film is patterned by wet etching to form a gate wiring 107. 図ではゲート配線107はTFTごとに分断されているが、nチャネル型、pチャネル型TFTで共通である。 In the Figure the gate wiring 107 is divided for each TFT, n-channel type, a common p-channel type TFT.

〈陽極酸化工程〉 図2(A)参照 ゲート配線のパターニングに用いたフォトレジストパターンを残した状態で陽極酸化を行う。 Anodic oxidation while leaving a photoresist pattern used for patterning the <anodization step> FIG. 2 (A) refer to the gate wiring. この陽極酸化工程は電界溶液に3重量%のシュウ酸溶液を用い、陽極と陰極間の電圧を8Vとした。 The anodic oxidation step with 3 wt% oxalic acid solution to an electric field solution to the voltage between the anode and the cathode and 8V. この結果、ゲート配線107の側面に多孔質の陽極酸化膜108が形成される。 As a result, anodic oxide film 108 of porous is formed on the side surfaces of the gate wiring 107.

フォトレジストパターンを除去した後、3重量%酒石酸を含有するエチレングリコール溶液を電解溶液に用いて陽極酸化を再び行い、緻密なバリア型陽極酸化膜109を形成した。 After removing the photoresist pattern, an ethylene glycol solution containing 3 wt% tartaric acid used in the electrolytic solution performs anodized again, to form a dense barrier type anodic oxide film 109. この陽極酸化工程では、多孔質の陽極酸化膜108中へも電解溶液が侵入して、陽極酸化膜109で被覆されたゲート配線107を形成することができる。 In the anodic oxidation process, it is possible to electrolytic solution even to porous anodic oxide film 108 in intrudes to form a gate wiring 107 which is coated with an anodic oxide film 109.

〈リンのドーピング〉 図2(B)参照ゲート配線107、陽極酸化膜108をエッチングマスクして、ゲート絶縁膜106をパターニングした。 <Phosphorus doping> FIG 2 (B) refer to the gate wiring 107, the anodic oxide film 108 is etched mask, to pattern the gate insulating film 106. しかる後、多孔質の陽極酸化膜107を除去した。 Thereafter, to remove the anodized film 107 porous. そして、nチャネル型TFTのソース領域、ドレイン領域を形成するために、リン(P)を活性層105にドーピングする。 The source region of the n-channel TFT, and to form a drain region, doped with phosphorus (P) into the active layer 105.

イオンドーピング装置によって、リンを2回のドーピング工程によって添加した。 By an ion doping apparatus, was added phosphorus by two doping steps. ドーピングガスにはH 2で5%に希釈したPH 3を使用した。 The doping gas were used PH 3 diluted to 5% with H 2. 1回目のドーピング条件は加速電圧90kV、RF出力5W、設定ドーズ量は1.2×10 13 ions/cm 2とし、高加速電圧、低ドース量とする。 First doping conditions accelerating voltage 90 kV, RF output 5W, set dose and 1.2 × 10 13 ions / cm 2 , a high acceleration voltage, a low dose of. 2回目は加速電圧10kV、RF出力20W、設定ドーズ量は5×10 14 ions/cm 2とし、低加速電圧、高ドーズ量とした。 Second acceleration voltage 10 kV, RF output 20W, set dose and 5 × 10 14 ions / cm 2 , and a low acceleration voltage, a high dose.

このドーピング工程では、ゲート絶縁膜106、ゲート絶縁膜107の有無により活性層104、105に添加されるリンの濃度が変化し、活性層104、105には、チャネル形成領域110、117、n +型の高濃度不純物領域112、113、118、119、n -型の低濃度不純物領域114、115、120、121、自己整合的に形成される。 In this doping step, the gate insulating film 106, the concentration of phosphorus added to the active layer 104 and 105 varies with the presence or absence of the gate insulating film 107, the active layer 104 and 105, a channel formation region 110,117, n + type high-concentration impurity regions 112,113,118,119, n - -type low concentration impurity regions 114,115,120,121 are formed in a self-aligned manner. nチャネル型TFTの活性層において、n +型の高濃度不純物領域112、113はソース、ドレイン領域に相当する。 in the active layer of the n-channel type TFT, n + -type high-concentration impurity regions 112 and 113 source, corresponds to the drain region.
-型、n +型は共にn型の導電性を表し、前者が後者よりリンの濃度が低いことを示している。 n - -type, n + -type together represent n-type conductivity, the former indicates the concentration of phosphorus is less than the latter.

〈ボロンのドーピング〉 図2(C)参照nチャネル型TFTの活性層105をフォトレジストパターンPR1で覆い、ドーピング装置によって半導体層105にボロンを添加して、p型のソース、ドレイン領域を形成する。 It covers the <boron doping> FIG 2 (C) of the reference n-channel type TFT active layer 105 with the photoresist pattern PR1, with the addition of boron into the semiconductor layer 105 by doping apparatus to form p-type source and drain regions . ドーピングガスにH 2で5%に希釈したB 26を用いた。 The B 2 H 6 diluted to 5% with H 2 in the doping gas was used.
ここでは、条件の異なるドーピング工程を2回行った。 Here, it was different doping steps of the conditions twice. 1回目のドーピングでは加速電圧70kV、RF出力5W、設定ドーズ量は6×10 14 ions/cm 2とした。 First acceleration voltage 70kV in doping, RF output 5W, setting the dose was 6 × 10 14 ions / cm 2 . 2回目のドーピングでは、加速電圧10kV、RF出力20W、設定ドーズ量は1.3×10 15 ions/cm 2とした。 In the second doping, acceleration voltage 10 kV, RF output 20W, setting the dose amount was 1.3 × 10 15 ions / cm 2 .

この結果、活性層104には、チャネル形成領域123、p +型の高濃度不純物領域124、124、p -型の低濃度不純物領域126、127が自己整合的に形成される。 As a result, the active layer 104, a channel formation region 123, p + -type high-concentration impurity regions 124, 124, p - type low concentration impurity regions 126 and 127 are formed in a self-aligning manner of. そして、活性層104、105にレーザ光を照射して、ドーピングしたリン、ボロンを活性化した。 Then, by irradiating a laser beam in the active layer 104 and 105 and doped phosphorous, boron is activated. レーザ光源にはKrFエキシマレーザ(波長248nm)を用いた。 The laser light source using a KrF excimer laser (wavelength 248 nm). 活性化工程では、基板温度を室温に、雰囲気は大気とした。 The activation step, the room temperature substrate temperature, the atmosphere was air.
- p - type 、p +型は共にp型の導電性を表し、前者が後者よりボロンの濃度が低いことを示している。 , P + -type together represent p-type conductivity, the former indicates the concentration of boron is lower than the latter.

〈層間絶縁膜、配線の形成〉 図2(D)参照層間絶縁膜128として、プラズマCVD装置を用いて窒化シリコン膜と酸化シリコン膜との2層の絶縁膜を成膜した。 As <interlayer insulating film, the wiring formation> FIG 2 (D) refer to the interlayer insulating film 128, and an insulating film of two layers of a silicon oxide film a silicon nitride film using the plasma CVD apparatus. 先ず原料ガスにSiH 4 、NH 3 、N 2を用い、基板温度325℃、圧力0.7Torr、RF出力300Wで窒化シリコン膜を厚さ25nmに成膜した。 First using SiH 4, NH 3, N 2 in the raw material gas, substrate temperature 325 ° C., pressure 0.7 Torr, thereby forming a silicon nitride film to a thickness of 25nm at the RF output 300 W. 次に、原料ガスにTEOS(テトラエトキシシラン)、O 2を用い、基板温度300℃、圧力1.0Torr、RF出力200Wで、酸化シリコン膜を940nmの厚さに成膜した。 Next, the raw material gas to the TEOS (tetraethoxysilane), using O 2, a substrate temperature of 300 ° C., pressure 1.0 Torr, the RF output 200 W, and a silicon oxide film to a thickness of 940 nm.

層間絶縁膜128に活性層104、105に達するコンタクトホールを開口した。 And a contact hole reaching the active layer 104 and 105 in the interlayer insulating film 128. ソース/ドレイン配線を構成する導電膜として、厚さ50nmのチタン(Ti) As a conductive film forming the source / drain wiring, the thickness of 50nm titanium (Ti)
膜、厚さ400nmアルミニウム(Al)膜でなる積層膜をスパッタ装置で連続成膜した。 Film was continuously formed laminated film with a sputtering apparatus comprising a thickness 400nm of aluminum (Al) film. アルミニウム膜にはシリコン(Si)が2重量%添加されている。 The aluminum film silicon (Si) is added 2% by weight. チタン膜/アルミニウム膜でなる積層膜をパターニングして、ソース配線129、130とドレイン配線131をそれぞれ形成した。 By patterning a laminate film made of a titanium film / aluminum film, forming the source wirings 129 and 130 and drain wiring 131, respectively.

最後に、水素雰囲気で基板温度300℃で120分加熱して、水素化処理を行った。 Finally, by heating for 120 minutes at a substrate temperature of 300 ° C. in a hydrogen atmosphere, it was subjected to hydrogenation treatment. 水素化処理によって、活性層104、105中の欠陥や不対結合手が電気的に中和される。 By hydrotreating, defects and dangling bonds in the active layer 104 and 105 are electrically neutralized.

以上の工程を経て形成されたTFTの特性を基板ごとに初期特性を測定し、その後にBT試験を行い、特性の劣化を調べた。 The characteristics of the TFT formed through the above steps was measured initial characteristics for each substrate, followed by subjected to the BT test, was examined the deterioration of the characteristics. BT試験のストレス条件は、基板温度150℃、試験時間1時間、ドレイン電圧VD=0V、ソース電圧VS=0V、ゲート電圧VG=20V(nチャネル型)、−20V(pチャネル型)とした。 Stress condition of BT test were a substrate temperature of 0.99 ° C., 1 hour test time, the drain voltage VD = 0V, the source voltage VS = 0V, the gate voltage VG = 20V (n-channel type), - was 20V (p-channel type). また、測定対象としたTFTのチャネル長L、チャネル幅Wの実測値は、nチャネル型、pチャネル型ともL=5.6μm、W=7.5μmである。 Further, the measured value of the channel length L, the channel width W of the measured TFT is, n-channel type, both p-channel type L = 5.6 [mu] m, a W = 7.5 [mu] m.

図4は、各基板のドレイン電流ID−ゲート電圧VG特性カーブである。 Figure 4 is a drain current ID- gate voltage VG characteristic curve of each substrate. 縦軸は対数(log)スケールとなっている。 The vertical axis is a logarithmic (log) scale. 実線がBT試験前のデータであり、点線がBT試験後のデータである。 The solid line is the data before the BT test, the dotted line is a data after the BT test. また、nチャネル型TFTのデータはドレイン電圧VDが1Vの場合であり、pチャネル型TFTでは、ドレイン電圧VDを−1Vとした。 The data of the n-channel type TFT is when the drain voltage VD is 1V, the p-channel type TFT, the drain voltage VD was -1 V.

図5はBT試験によるTFTの特性の変化を示すグラフ図である。 Figure 5 is a graph showing changes in the characteristics of the TFT according to the BT test. 図5(A)には、ゲート電圧VG IDminの変化を示した。 Figure. 5 (A), it shows changes in the gate voltage VG IDmin. ゲート電圧VG IDminとは、しきい電圧値Vthと同様に、ID−VG特性カーブから算出した値である。 The gate voltage VG IDmin, similarly to the threshold voltage Vth, a value calculated from ID-VG characteristic curve. 図5(C)に示すように、ドレイン電流IDをlogスケールとした特性カーブに対する接線のうち、傾きの絶対値が最大となる接線において、特性カーブのドレイン電圧IDが最小値をとるときのゲート電圧の値である。 As shown in FIG. 5 (C), of the tangent to the characteristic curve of the drain current ID was log scale, the tangent absolute value of the slope is maximum, the gate when the drain voltage ID characteristic curve takes the minimum value is the value of the voltage.

図5(A)のデータは、BT試験前後のゲート電圧VG IDminの変化を示し、試験前の値VG IDminと試験後の値VG IDmin 'の差分△VG IDmin =VG IDmin '−VG IDminである。 Data of FIG. 5 (A) shows the change of the gate voltage VG IDmin before and after the BT test is the -VG IDmin 'difference △ VG IDmin = VG IDmin of' value VG IDmin after test value VG IDmin before the test .
なお、基板-3において、nチャネル型(L/W=5.6/7.5μm)の場合の△VG IDminは0.007とごく小さいため、グラフに現れていない。 Incidentally, in the substrate -3, △ VG IDmin when n-channel (L / W = 5.6 / 7.5μm ) for the tiny 0.007, it does not appear in the graph.

図5(B)には、カットオフ電流Icutの桁数の変化を示す。 Figure 5 (B) shows a change in the number of digits of the cutoff current Icut. カットオフ電流Icutとは、図5(C)に示すように、ID−VG特性カーブにおいて、ゲート電圧VGが0Vの時のドレイン電流IDの値で定義する。 The cut-off current Icut, as shown in FIG. 5 (C), the ID-VG characteristic curve, the gate voltage VG is defined by the value of the drain current ID when the 0V. カットオフ電流Icutが小さいほど、低消費電力が実現できる。 The cutoff current Icut small, low power consumption can be realized.

図5(B)のデータは、試験前の値をIcutとし、試験後の値をIcut'とした場合に、log(Icut'-Icut)から算出した値である。 Data of FIG. 5 (B), the value before the test and Icut, when the value after the test and Icut ', is a value calculated from the log (Icut'-Icut).

図4、図5のデータから、TFTの特性の変化が少ないのは、基板-3、基板-4であることは容易に分かる。 4, from the data of FIG. 5, the change in characteristics of the TFT is small, It is easy to see the substrate -3, a substrate -4. 図4(E)〜(H)に示すように、基板-3、-4の特性カーブではサブスレッショルド領域の変動は、少なく、nチャネル型TFTでは殆ど変化していない。 As shown in FIG. 4 (E) ~ (H), the substrate -3, variations of the sub-threshold region at -4 characteristic curve is less unchanged almost in n-channel type TFT. .

一方、基板-2では、図4(C)、(D)の特性カーブをみるとサブスレッショルド領域の変動が著しく大きく、熱処理をすることより(基板-1の場合に対応、図4(A)、(B)参照)、劣化が改善される。 On the other hand, in the substrate -2, FIG. 4 (C), the variation in the subthreshold region Looking characteristic curve (D) is significantly larger, it corresponds to the case than to a heat treatment (substrate -1, FIG 4 (A) , see (B)), deterioration is improved.

また、図5に示した△VG IDmin及び△Icutの変動が少ないほど劣化がないことを示し、TFTの信頼性が高いことを意味する。 Also, it indicates that there is no degradation as small fluctuations in △ VG IDmin and △ Icut shown in FIG. 5, the higher the reliability of the TFT. 基板-3、-4では、nチャネル型TFTの△VG IDmin 、△Icutが非常に小さく、従来劣化が問題となっているnチャネル型TFTの信頼性が非常に改善されている。 Substrate -3, the -4, the n-channel type TFT △ VG IDmin, △ Icut is very small, the reliability of the n-channel type TFT conventional deterioration in question is greatly improved.

他方、pチャネル型TFTの△VG IDmin 、△Icutはnチャネルと比べて、若干大きいが、図4(F)、(H)のID−VG特性カーブを見ても分かるとおり、ノーマリーオフ側にシフトしているため、ノーマリーオン側にシフトしている場合に比べて、動作上の問題がないと考えられる。 On the other hand, △ VG IDmin of p-channel type TFT, △ Icut is compared with n-channel, but slightly larger, Fig 4 (F), as can be seen from ID-VG characteristic curve (H), a normally-off-side due to the shift in, compared to the case where is shifted to the normally-on side, it is considered that there is no operational problem.

ノーマリーオフ側にシフトしているとは、カットオフ電流Icutが小さくなる側にシフトしていることを意味する。 And is shifted to the normally-off side, it means that the cut-off current Icut is shifted to the smaller side. ノーマリーオン側にシフトしているとはIcut電流が増加する方向のシフトを意味する。 Is to be shifted to the normally-on side means the direction of the shift Icut current increases.

基板-1、-2ではnチャネル型、pチャネル型TFTとも、ノーマリーオン側にシフトしており、このことからも基板-3、-4のTFTの信頼性が高いことが理解できる。 Substrate -1, in -2 n-channel type, with p-channel TFT, and is shifted to the normally-on side, the substrate -3 This also can be seen that reliable -4 of the TFT.

以上のことから、熱処理をしない絶縁層101aを用いても、TFTの劣化をなくすには、絶縁層101aを構成する酸窒化シリコンの組成に適当な範囲があることが理解できる。 From the above, even if an insulating layer 101a without heat treatment, to eliminate the deterioration of TFT, it can be seen that there is a suitable range in the composition of silicon oxynitride constituting the insulating layer 101a. 少なくとも、基板-1、-2よりも窒素の含有量を高くする必要があり、酸素の含有量は小さくすることが必要になる。 At least, the substrate -1, it is necessary to increase the content of nitrogen than -2, the oxygen content it is necessary to reduce.

基板-1、-2の絶縁層101aでは、N濃度/Si濃度が0.22であり、O濃度/Si濃度は1.86であった。 Substrate -1, in -2 insulating layer 101a, N concentration / Si concentration is 0.22, O concentration / Si concentration was 1.86. asdepo、加熱処理後でも内部応力は圧縮応力であった。 asdepo, internal stress even after the heat treatment was compressive stress.

基板-3では、絶縁層101aのN濃度/Si濃度は0.73であり、O濃度/Si濃度は0.80であった。 In the substrate -3, N concentration / Si concentration in the insulating layer 101a is 0.73, O concentration / Si concentration was 0.80. asdepo、加熱処理後でも内部応力は引っ張り応力であった。 asdepo, internal stress even after the heat treatment was tensile stress.

基板-4の絶縁層101aのN濃度/Si濃度は1.28であり、O濃度/Si濃度は0.17であった。 N concentration / Si concentration in the insulating layer 101a of the substrate -4 is 1.28, O concentration / Si concentration was 0.17. asdepo、加熱処理後でも内部応力は引っ張り応力であった。 asdepo, internal stress even after the heat treatment was tensile stress.

上記のSiの濃度に対するN、O濃度比は図3に示したRBS測定した組成比を算出した値である。 N, O concentration ratio to the concentration of the above Si is a value obtained by calculating the composition ratio was RBS measurements shown in FIG.

上述したように、絶縁層101aが引っ張り応力を示すようにN、Oの濃度を調節する必要がある。 As described above, it is necessary to adjust the concentration of N, O as shown insulating layer 101a is tensile stress. TFTの劣化が防止でき、かつ絶縁層101aが引っ張り応力を示すようにするには、絶縁層101a(酸窒化シリコン層)は、N濃度/Si濃度が0.3〜1.6に、より好ましくは0.6〜1.4になるようにする。 Deterioration of the TFT can be prevented, and To indicate the insulating layer 101a is tensile stress, an insulating layer 101a (silicon oxynitride layer), the N concentration / Si concentration from 0.3 to 1.6, more preferably It is set to be in the 0.6 to 1.4.
またO濃度/Si濃度は0.1〜1.7に、より好ましくは0.1〜1.0になるようにする。 The O concentration / Si concentration in 0.1 to 1.7, and more preferably set to be 0.1 to 1.0.

なお、基板-4よりも絶縁層101aの成膜時にNH 3の流量を大きくした場合、半導体膜を成膜した後に基板を600℃程度の温度で数時間加熱した場合、膜の剥離が観察されため、600℃程度で長時間加熱する工程が有る場合には、N濃度/Si濃度の上限は1.3とするのが好ましく、O濃度/Si濃度の下限は0.2とすることが好ましい。 Note that when increasing the flow rate of NH 3 during formation of the insulating layer 101a than the substrate -4 when heated for several hours the substrate at a temperature of about 600 ° C. after forming the semiconductor film, peeling of the film was observed Therefore, when there is the step of prolonged heating at about 600 ° C. is preferably the upper limit of the N concentration / Si concentration is 1.3, the lower limit of O concentration / Si concentration is preferably set to 0.2 .

また、各基板の絶縁層101aの窒素濃度をSIMSで測定した値は、基板-1、-2の窒素濃度は2×10 20 atoms/cm 3であり、基板-3では、窒素濃度は8×10 21 atoms/cm 3であった。 The value obtained by measuring the nitrogen concentration by SIMS of the substrates of the insulating layer 101a, the substrate -1, nitrogen concentration -2 is 2 × 10 20 atoms / cm 3 , the substrate -3, nitrogen concentration 8 × It was 10 21 atoms / cm 3. よって、絶縁層101aの窒素濃度は、Nの組成比が上記の範囲にあって、2×10 20 atoms/cm 3よりも高くし、より好ましくは1×10 21 atoms/cm 3以上にする。 Accordingly, the nitrogen concentration in the insulating layer 101a may be in the range compositional ratio of N is in the above, 2 × higher than 10 20 atoms / cm 3, more preferably to 1 × 10 21 atoms / cm 3 or more.

また、上記のN、Oの組成比だけでなく、組成全体を反映した物性として屈折率があるが、図3に示したように、波長623.8nmに対する絶縁膜層101aの屈折率が1.5〜1、8なるように、より好ましくは1.7〜1.8なるように、成膜条件を調節する。 Further, not only the composition ratio of the above N, O, there is a refractive index as a physical property reflecting the overall composition, as shown in FIG. 3, the refractive index of the insulating film layer 101a with respect to the wavelength 623.8nm is 1. 5~1,8 so that, more preferably such that 1.7 to 1.8, adjusting the deposition conditions.

本実施形態では、下地膜101に酸窒化シリコン層(101a)とSi、Oを含む絶縁層(101b)とを有する絶縁膜を適用したが、下地膜に適用する場合には、酸窒化シリコン層101aの膜厚は50〜200nmとすればよい。 In this embodiment, the silicon oxynitride layer on the base film 101 and (101a) Si, is applied an insulating film and an insulating layer (101b) containing O, when applied to the base film, a silicon oxynitride layer 101a of the film thickness may be set to 50~200nm. またSi、Oを含む絶縁層101bの膜厚は10〜300nmとし、より好ましくは10〜50nmとすればよい。 The Si, the thickness of the insulating layer 101b containing O is a 10 to 300 nm, more preferably if 10 to 50 nm.

本実施形態の絶縁層101a、101bでなる絶縁膜は、基板の表面全面に形成される下地膜の他に、ボトムゲート型TFTのゲート絶縁膜にも適用することができる。 Insulating layer 101a of the present embodiment, an insulating film made of 101b, in addition to the base film is formed on the entire surface of the substrate, it can be applied to the gate insulating film of the bottom gate type TFT. この場合には、酸窒化シリコン層101aの膜厚は50〜100nmとし、Si、Oを含む絶縁層101bの膜厚は50〜100nmとし、下地膜に適用する場合よりも耐圧性がより高まるようにする。 In this case, the thickness of the silicon oxynitride layer 101a was set to 50 to 100 nm, Si, the thickness of the insulating layer 101b containing O is a 50 to 100 nm, so further enhanced the pressure resistance than when applied to the base film to.

[実施形態2] 実施形態1では、Si、Oを含む絶縁層101bとして、TEOSとO 2を用いて酸化シリコン膜で形成したが、酸窒化シリコン膜で形成することもできる。 In Embodiment 2] Embodiment 1, Si, as the insulating layer 101b containing O, was formed in the silicon oxide film using TEOS and O 2, may be formed of a silicon oxynitride film. この場合には、原料ガスにSiH 4とN 2 Oを用いて酸窒化シリコン膜を形成してもよい。 In this case, the raw material gas may be formed a silicon oxynitride film using SiH 4 and N 2 O.

例えば、下地膜の絶縁層101aとして、基板-3の絶縁層101a層と同じ条件で、酸窒化シリコン膜を成膜し、絶縁層101bとして、基板-1の絶縁層101bと同じ条件で酸窒化シリコン膜を成膜すればよい。 For example, as an insulating layer 101a of the base film under the same conditions as the insulating layer 101a layer of the substrate -3, thereby forming a silicon oxynitride film, as the insulating layer 101b, oxynitride under the same conditions as the insulating layer 101b of the substrate -1 the silicon film may be deposited.

酸窒化シリコンでなる絶縁層101aの膜厚を100nmとし、酸窒化シリコン膜でなる絶縁層101bの膜厚を200nmとした。 The thickness of the insulating layer 101a made of silicon oxynitride and 100 nm, the thickness of the insulating layer 101b made of silicon oxynitride film was 200 nm. 耐圧性に問題がなかった。 There was no problem with the pressure resistance. このような積層膜でなる絶縁膜をボトムゲート型TFTのゲート絶縁膜にも適用できる。 Such becomes a laminate film insulating film can be applied to the gate insulating film of the bottom gate type TFT.

また、下地膜101を2層構造としたが、3層構造とすることもでき、例えば、上記した、酸窒化シリコン層101a、101bの上にさらに、TEOSとO 2を原料にした、酸化シリコンでなる絶縁層を形成し、酸化シリコン層に接して活性層を構成する半導体膜を成膜すればよい。 Further, although the base film 101 has a two-layer structure can also be a three-layer structure, for example, described above, silicon oxynitride layer 101a, the further on the 101b, using TEOS and O 2 as a raw material, silicon oxide an insulating layer made of, may be a semiconductor film constituting the active layer in contact with the silicon oxide layer. このような3層構造の絶縁膜もボトムゲート型TFTのゲート絶縁膜に適用できるのは、いうまでもない。 Insulating film of such a three-layer structure also can be applied to the gate insulating film of the bottom gate type TFT, of course.

図6〜図12用いて、本発明の実施例を説明する。 6 to 12 is used, an embodiment of the present invention.

本実施例は、同一基板上に画素マトリクス回路とドライバ回路を一体化したアクティブマトリクス型液晶パネルについて説明する。 This embodiment, a pixel matrix circuit and an active matrix type liquid crystal panel with integrated driver circuit will be described on the same substrate. また本実施形態では、劣化の抑制効果の高いTFTの構造について説明する。 In the present embodiment, description will be given of a structure of high suppression effect TFT degradation.

図11に液晶ディスプレイを簡略化して示す。 Figure 11 shows a simplified liquid crystal display. アクティブマトリクス基板と対向基板は隙間を空けて貼り合わされており、この隙間に液晶が充填されている。 The active matrix substrate and the counter substrate are bonded with a gap, liquid crystal in the gap is filled.

アクティブマトリクス基板300は、基板上に作製されたTFTによって画素マトリクス回路301、ゲートドライバ回路302、ソースドライバ回路303、信号処理回路304でなる。 The active matrix substrate 300, a pixel matrix circuit 301 by the fabricated TFT on a substrate, a gate driver circuit 302, a source driver circuit 303, comprised in the signal processing circuit 304. ゲートドライバ回路302、ソースドライバ回路303は画素マトリクス回路301のTFTを駆動するための回路である。 The gate driver circuit 302, a source driver circuit 303 is a circuit for driving a TFT of a pixel matrix circuit 301. 信号処理回路305は画像表示を行うために必要な各種信号を処理する回路であり、メモリ回路、D/A(またはA/D)コンバータ回路、パルスジェネレータ回路、信号分割回路、γ補正回路等を指す。 The signal processing circuit 305 is a circuit for processing various signals necessary for image display is performed, the memory circuit, D / A (or A / D) converter circuit, the pulse generator circuit, signal division circuit, a γ correction circuit, points.

アクティブマトリクス基板300には、TFTの作製工程と同時に外部端子が形成され、この外部端子にFPC(Flexible Print Circuit)端子306が取り付けられる。 The active matrix substrate 300, at the same time the external terminal and a manufacturing process of the TFT is formed, FPC (Flexible Print Circuit) terminal 306 is attached to the external terminal. 一般的に液晶モジュールと呼ばれるのはFPCを取り付けた状態の液晶パネルである。 The commonly referred to as the liquid crystal module is a liquid crystal panel attached with an FPC.

他方、対向基板310には、ガラス基板にITO膜でなる透明導電膜が成膜され、その表面を覆って配向膜が形成される。 On the other hand, the counter substrate 310, a transparent conductive film made of ITO film on a glass substrate is deposited, the alignment film is formed over the surface. 必要であれば、カラーフィルタやブラックマトリクスが透明導電膜と基板の間に形成される。 If necessary, a color filter and a black matrix is ​​formed between the transparent conductive film and the substrate. 透明導電膜は画素マトリクス回路の画素電極の対向電極となり、画素電極と透明導電膜との間に画像データに対応する大きさの電界が形成され、充填された液晶が駆動される。 The transparent conductive film becomes a counter electrode of the pixel electrode of the pixel matrix circuit, an electric field having a magnitude corresponding to the image data between the pixel electrode and the transparent conductive film is formed, liquid crystal filled is driven.

図6にアクティブマトリクス基板の断面図を示す。 Figure 6 shows a cross-sectional view of an active matrix substrate. 図面右側に画素マトリクス回路の1画素の断面構成を図示し、左側にドライバ回路303、304の基本的な構成であるCMOS回路を図示している。 The right side of the drawing illustrates a cross sectional structure of one pixel of the pixel matrix circuit, it is illustrated CMOS circuit which is a basic configuration of the driver circuit 303 and 304 to the left. また、図10に画素マトリクス回路の上面図を示す。 Further, a top view of the pixel matrix circuit in FIG.

図6に示すように、ガラス基板200表面を覆う絶縁層201a、202bでなる下地膜が形成されている。 As shown in FIG. 6, an insulating layer 201a which covers the glass surface of the substrate 200, the underlying film made of 202b is formed. 絶縁層201a、201bは組成比が異なN窒素濃度を高くし、パッシベーション効果を高めている。 Insulating layer 201a, 201b is composition ratio increases the different N-nitrogen concentration, to enhance the passivation effect. 他方、絶縁層201bは絶縁層201bよりN濃度を低くして、活性層との界面準位が低くなるようにしている。 On the other hand, the insulating layer 201b provides low N concentration than the insulating layer 201b, the interface state between the active layer is set to be lower.

画素マトリクス回路に用いられる画素TFTはnチャネル型であり、ダブルゲート構造とした。 Pixel TFT used in the pixel matrix circuit is an n-channel type, and a double gate structure. 活性層202はゲート絶縁膜205を介してゲート配線206と2カ所で交差し、更に、保持容量用配線207とも交差している。 The active layer 202 intersect with the gate wiring 206 and the two positions through the gate insulating film 205 intersects Furthermore, both the retention capacitor wiring 207.

活性層202には、2つのチャネル形成領域210、211、3つのn +型の高濃度不純物領域212〜214、n -型の低濃度不純物領域215〜223が形成されている。 The active layer 202, the two channel forming regions 210,211,3 one n + -type high-concentration impurity regions 212-214, n - -type low concentration impurity regions 215 to 223 are formed of. 低濃度不純物領域215〜219はリンの濃度が高濃度不純物領域212〜214よりも低く、高抵抗領域と機能する。 Low concentration impurity regions 215 to 219 are low concentration of phosphorus than the high concentration impurity regions 212 to 214, functions as a high resistance region. 低濃度不純物領域215〜218はゲート配線206(電極206a、206b)とオーバーラップしているため、ホットキャリアによる劣化を防止する効果があり、領域219〜222はゲート配線(電極)とオーバーラップしていないため、オフ電流を低くする効果がある。 Since the low-concentration impurity regions 215 to 218 are overlapped with the gate wiring 206 (the electrodes 206a, 206 b), it has the effect of preventing deterioration due to hot carriers, region 219-222 is overlapped with the gate wiring (electrode) since it not, has the effect of lowering the off current.

また、低濃度不純物領域223は保持容量の電極を構成する。 Further, the low concentration impurity region 223 constituting the electrode of the storage capacitor. 保持容量は低濃度不純物領域223、保持容量電極207bを電極に、ゲート絶縁膜205を誘電体とするコンデンサーであり、低濃度不純物領域223によって、画素TFTに電気的に接続されている。 Storage capacitor to the low concentration impurity regions 223, a storage capacitor electrode 207b electrodes, a gate insulating film 205 is a condenser for the dielectric, the low concentration impurity regions 223 are electrically connected to the pixel TFT.

ドライバ回路において、nチャネル型、pチャネル型TFTそれぞれの活性層はゲート絶縁膜205を挟んでゲート配線208と交差している。 In the driver circuit, n-channel type, p-channel type TFT, respectively of the active layer intersects with the gate wiring 208 through the gate insulating film 205. nチャネル型TFTの活性層には、チャネル形成領域230、n +型の高濃度不純物領域231、232、n -型の低濃度不純物領域233、234が形成されている。 The active layer of the n-channel TFT, and the channel formation region 230, n + -type high-concentration impurity regions 231 and 232, n - -type low concentration impurity regions 233 and 234 are formed. 低濃度不純物領域233、234はリンの濃度が高濃度不純物領域231、232よりも低く、高抵抗な領域となる。 Low concentration impurity regions 233 and 234 are low concentration of phosphorus than the high concentration impurity regions 231 and 232, a high resistance region. これら低濃度不純物領域233、234はゲート配線208(電極208a)とオーバーラップしているため、ホットキャリアによる劣化を防止する効果がある。 These low concentration impurity regions 233, 234 because it overlaps with the gate wiring 208 (electrode 208a), the effect of preventing deterioration due to hot carriers. 他方、pチャネル型TFTの活性層には、チャネル形成領域240、p +型の高濃度不純物領域241、242が形成されている。 On the other hand, in the active layer of the p-channel TFT, and the channel formation region 240, p + -type high-concentration impurity regions 241 and 242 are formed.

なお本明細書中では、ゲート配線206、208、容量用配線207が活性層202〜204と交差している部分を電極(符号で206a、206b、207a、208a、208bで示す)としている。 Note in this specification, a gate wiring 206 and 208, and the electrode portions capacitance wiring 207 intersects the active layer 202 to 204 (code at 206a, indicating 206 b, 207a, 208a, at 208b).

更に、図6に示すように、ガラス基板200上には、ゲート配線206、208、保持容量用配線207を保護するための窒化シリコン膜250が形成されている。 Furthermore, as shown in FIG. 6, on a glass substrate 200, a silicon nitride film 250 for protecting the gate wiring 206, a wiring for storage capacitance 207 are formed. 窒化シリコン膜250上には層間絶縁膜251が形成され、層間絶縁膜251上には画素マトリクス回路のソース配線252、ドレイン電極253、ドライバ回路のソース配線254、255、ドレイン配線256が形成されている。 On the silicon nitride film 250 is formed an interlayer insulating film 251, source wiring 252 of the pixel matrix circuit on the interlayer insulating film 251, drain electrode 253, a source wiring driver circuit 254 and 255, the drain wiring 256 is formed there. これら配線、電極を覆って窒化シリコン膜257が形成されている。 These wires, silicon nitride film 257 covering the electrode is formed. 窒化シリコン膜257はTFTへ水分や不純物が侵入するのを防ぐためのパッシベーション膜として形成されている。 Silicon nitride film 257 is formed as a passivation film for preventing the moisture and impurities into TFT from entering. 窒化シリコン膜257を覆って、樹脂材料でなる平坦化膜258が形成されている。 Covering the silicon nitride film 257, a planarization film 258 made of a resin material is formed. 平坦化膜258上には、ITOでなる画素電極260が接続され、最表面には配向膜261が形成されている。 On the planarization film 258, the pixel electrode 260 made of ITO is connected to the outermost surface is formed with an alignment film 261.

以下、図7〜図9を用いて、アクティブマトリクス基板の作製工程を説明する。 Hereinafter, with reference to FIGS, illustrating a manufacturing process of the active matrix substrate.

〈下地膜、活性層、ゲート絶縁膜の形成〉 図7(A)参照ガラス基板200を洗浄した後、ガラス基板200の表面に接して絶縁層201a、201bでなる下地膜を形成する。 After washing the <base film, an active layer, a gate insulating film formation> FIG 7 (A) refer to the glass substrate 200, the surface in contact with the insulating layer 201a of the glass substrate 200, a base film made of 201b.

まず、絶縁層201aとして酸窒化シリコン膜を100nmの厚さに成膜する。 First, forming a silicon oxynitride film to a thickness of 100nm as an insulating layer 201a. 原料ガス、その流量はSiH 4 :10sccm、NH 3 :100sccm、N 2 O:20sccmとし、成膜時の基板温度を300℃、圧力を0.3Torr、RFパワーを200Wとする。 The raw material gas, its flow rate SiH 4: 10sccm, NH 3: 100sccm, N 2 O: and 20 sccm, 300 ° C. The substrate temperature during the deposition, 0.3 Torr pressure, the RF power and 200 W.

絶縁層201a表面に、プラズマCVD装置において、絶縁層201bとして酸窒化シリコン膜を200nmの厚さに成膜する。 The insulating layer 201a surface, in the plasma CVD apparatus, forming a silicon oxynitride film to a thickness of 200nm as an insulating layer 201b. 原料ガス、及びその流量はSiH 4 :4sccm、N 2 O:400sccmとし、成膜時の基板温度を300℃、圧力を0.3Torr、RFパワーを200Wとする。 Raw material gas, and its flow rate SiH 4: 4sccm, N 2 O : and 400 sccm, 300 ° C. The substrate temperature during the deposition, 0.3 Torr pressure, the RF power to 200 W.

下地膜202b表面を大気に曝さずに、その表面に非晶質シリコン膜を成膜する。 A base film 202b surface without exposure to the atmosphere, the formation of the amorphous silicon film on the surface thereof. 成膜時の圧力を0.5Torr、RFパワーを20Wとし、原料ガスはSiH 4を用い、流量を100sccmとする。 0.5Torr pressure during the deposition, the RF power is set to 20W, the raw material gases used were SiH 4, the flow rate and 100 sccm.

スピンコーターを用いて非晶質シリコン膜の表面にニッケル(Ni)を含有する酢酸水溶液を塗布する。 The surface of the amorphous silicon film is coated with an aqueous acetic acid solution containing nickel (Ni) using a spin coater. この工程で、結晶化を助長する元素であるNiが非晶質シリコン膜に添加される。 In this step, an element for promoting crystallization Ni is added to the amorphous silicon film. 電気炉内で基板200を500℃で1時間加熱し、非晶質シリコン膜の水素を気層中に放出させた後、電気炉内で窒素雰囲気で基板を550℃、4時間加熱して、非晶質シリコン膜を結晶化させて、結晶性シリコン膜を形成する。 The substrate 200 was heated 1 hour at 500 ° C. in an electric furnace, after release hydrogen in the amorphous silicon film in Kiso, 550 ° C. The substrate in a nitrogen atmosphere in an electric furnace, and heated for 4 hours, the amorphous silicon film is crystallized to form a crystalline silicon film.

また、他の結晶化方法としてパルス発振型のYAGレーザーやYVO 4レーザーを使用する方法がある。 Further, there is a method of using a YAG laser or YVO 4 laser of a pulse oscillation type as other crystallization methods. 特にレーザーダイオード励起方式のレーザー装置を使用すると高出力と高いパルス発振周波数が得られる。 In particular, when using a laser device of the laser diode excitation type high output and a high pulse oscillation frequency is obtained. 結晶化のためのレーザーアニールにはこれら固体レーザのの第2高調波(532nm)、第3高調波(354.7nm)、第4高調波(266nm)のいずれかを使用し、例えばレーザーパルス発振周波数1〜20000Hz(好ましくは10〜10000Hz)、レーザーエネルギー密度を200〜600mJ/cm 2 (代表的には300〜500mJ/cm 2 )とする。 The second harmonic of these solid-state lasers in laser annealing for crystallization (532 nm), third harmonic (354.7 nm), using one of the fourth harmonic (266 nm), for example a laser pulse oscillation frequency 1~20000Hz (preferably 10~10000Hz), the laser energy density 200 to 600 mJ / cm 2 (typically 300~500mJ / cm 2).

そして、線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率(オーバーラップ率)を80〜90%として行う。 Then, the linear beam was irradiated to the whole surface of the substrate, performing superposition rate of the linear beam at this time the overlap ratio as 80-90%. 第2高調波を使うと、半導体層の内部にも均一に熱が伝わり、照射エネルギー範囲が多少ばらついても結晶化が可能となる。 With the second harmonic, also uniformly heat is conducted into the interior of the semiconductor layer, even if somewhat varies the irradiation energy range becomes possible crystallization. それにより、加工マージンがとれるため結晶化のばらつきが少なくなる。 Thereby, variations in the crystallization for processing margin can be taken is reduced. また、パルス周波数が高いのでスループットが向上する。 Also, the throughput is improved because the pulse frequency is high.

結晶性シリコン膜をドライエッチングにより島状にパターニングして、画素TFTの活性層202、ドライバ回路のnチャネル型、pチャネル型TFTの活性層203、204を形成する。 The crystalline silicon film is patterned into an island shape by dry etching, the active layer 202 of the pixel TFT, n-channel type driver circuit, an active layer 203 and 204 of the p-channel type TFT. 活性層202〜204を覆ってゲート絶縁膜205を形成する。 Covering the active layers 202 to 204 to form a gate insulating film 205. ゲート絶縁膜205として、ゲート絶縁膜205として、プラズマCVD装置において酸窒化シリコン膜を150nmの厚さに成膜する。 As the gate insulating film 205, the gate insulating film 205, forming a silicon oxynitride film to a thickness of 150nm in a plasma CVD apparatus. 原料ガスにSiH 4 、N 2 Oを用い、流量をSiH 4は4sccmとし、N 2 Oは400sccmとする。 Using SiH 4, N 2 O as material gas, SiH 4 flow rate was set to 4 sccm, N 2 O is set to 400 sccm. 成膜時の圧力は0.3Torr、基板温度は400℃、RF出力は200Wとする。 The pressure during film formation 0.3 Torr, substrate temperature 400 ° C., RF output is set to 200 W.

〈リンのドーピング工程〉 図7(B)参照ゲート絶縁膜205上にフォトレジストパターンPR11を形成する。 Forming a photoresist pattern PR11 on FIG 7 (B) refer to the gate insulating film 205 <doping step phosphorus>. フォトレジストパターンPR11により活性層202及び203のチャネルが形成される領域が選択的に覆われ、活性層204は全体が覆われる。 Photo region in which a channel is formed in the active layer 202 and 203 by the resist pattern PR11 is selectively covered, the active layer 204 is entirely covered. イオンドーピング装置より、リンを添加する。 From an ion doping apparatus, the addition of phosphorus. ドーピングガスには水素で希釈したPH 3を用いる。 Using PH 3 diluted with hydrogen in the doping gas. ゲート絶縁膜205を通して活性層202、203にリンを添加するために、加速電圧は80keVと高めに設定する。 To add phosphorus to the active layer 202 and 203 through the gate insulating film 205, the acceleration voltage is set to 80keV and enhanced. ドーピング工程によって、活性層202にはn -型の低濃度不純物領域301〜303が形成され、活性層203にはn -型の低濃度不純物領域304、305が形成される。 The doping step, the active layer 202 n - -type low concentration impurity regions 301 to 303 are formed of, the active layer 203 n - -type low concentration impurity regions 304 and 305 are formed. これらの低濃度不純物領域301〜305のリンの濃度は、1×10 16 〜1×10 19 atoms/cm 3の範囲にするのが好ましく、ここでは1×10 18 atoms/cm 3とする。 The concentration of phosphorus in these low-concentration impurity regions 301 to 305 is preferably in the range of 1 × 10 16 ~1 × 10 19 atoms / cm 3, where a 1 × 10 18 atoms / cm 3 .

〈導電膜の形成〉 図7(C)参照レジストマスクPR11を除去して、ゲート絶縁膜205の表面に、ゲート配線を構成する導電膜306を形成する。 By removing the <conductive film formed> FIG 7 (C) see resist mask PR11, the surface of the gate insulating film 205, a conductive film 306 constituting the gate wiring. ここでは、導電膜306としてスパッタ法でタンタル膜上に窒化タンタル膜を積層した膜を成膜する。 Here, forming the film of laminated layers of tantalum nitride film over the tantalum film by a sputtering method as the conductive film 306.

導電膜306はTa、Ti、Mo、W、Cr、Alから選ばれた元素を主成分とする導電性材料や、リンを含有するシリコンや、シリサイドなどの単層膜あるいは積層膜でなる。 The conductive film 306 is Ta, Ti, Mo, W, Cr, or a conductive material containing an element selected from Al, or silicon containing phosphorus, consisting of a single layer film or a multilayer film such as a silicide. 例えば、WMo、TaN、MoTa、WSi x (2.4<x<2.7)などの化合物を用いることができる。 For example, it is possible to use WMo, TaN, MoTa, and WSi x (2.4 <x <2.7 ) compounds such as.

〈ボロンのドーピング〉 図8(A)参照導電膜212をパターニングするため、フォトレジストパターンPR12を導電膜212上に形成する。 For patterning Figure 8 (A) refer to conductive film 212 <boron doping> to form a photoresist pattern PR12 on the conductive film 212. フォトレジストパターンPR12を用いて、ウェットエッチングにより導電膜212をパターニングする。 Using the photoresist pattern PR12, patterning the conductive film 212 by wet etching. nチャネル型TFTの活性層202、203上にはドーピングマスクとして機能するようにマスク206m、208mが形成される。 n mask as on the active layer 202 and 203 of channel TFT functions as a doping mask 206m, 208m are formed. pチャネル型TFTの活性層204上には、最終的な形状のゲート電極208bが形成される。 p on the channel type TFT of the active layer 204, the gate electrode 208b of the final shape is formed. ドーピング後、450℃で熱処理してドーピングしたリン、ボロンを活性化する。 After doping, activating phosphorus, boron doped and heat treated at 450 ° C..

フォトレジストパターンPR12を残した状態で、イオンドーピング装置においてボロンをドーピングする。 While leaving a photoresist pattern PR12, doped with boron in an ion doping apparatus. ドーピングガスには水素で希釈したジボラン(B 26 Diborane doping gas diluted with hydrogen (B 2 H 6)
を用い、加速電圧を80keVとする。 Used, the acceleration voltage is 80 keV. 活性層204にはチャネル形成領域240、p +型の高濃度不純物領域241、242、が自己整合的に形成される。 The channel forming region 240 in the active layer 204, p + -type high-concentration impurity regions 241 and 242, but are formed in a self-aligned manner. +型の高濃度不純物不純物領域241、242のボロン濃度は2×10 20 atoms/cm 3とする。 boron concentration of the high concentration impurity doped region 241 and 242 of p + -type is a 2 × 10 20 atoms / cm 3 .

〈配線の形成〉 図8(B)参照フォトレジストパターンPR12を除去した後、新たにフォトレジストパターンPR13を形成する。 After removal of the FIG. 8 (B) refer to the photoresist pattern PR12 <forming a wiring> to form a new photoresist pattern PR13. フォトレジストパターンPR13は、マスク206m、208mをパターニングして、ゲート電極206a、208a、容量用電極207aを形成するためであると同時に、pチャネル型TFTの活性層を保護するものである。 The photoresist pattern PR13 is masked 206m, by patterning the 208m, gate electrodes 206a, 208a, If it is to form a capacitor electrode 207a at the same time, protects the active layer of the p-channel type TFT.

フォトレジストパターンPR13を用いてドライエッチング法によりマスク206m、208mターニングして、図に示すようにゲート配線206、208、容量用配線207が完成する。 The photoresist pattern mask by a dry etching method using PR13 206m, and 208m turning, the gate wirings 206, 208 as shown in FIG, capacitor wiring 207 is completed. -型の低濃度不純物領域301〜303において、画素TFTのゲート電極206a、206bと重なった領域がn -型の低濃度不純物領域219〜222として画定する。 n - the low-concentration impurity regions 301 to 303 of the mold, the gate electrode 206a of the pixel TFT, a region that overlaps with 206 b n - -type defining a low-concentration impurity regions 219 to 222 of.

〈リンのドーピング〉 図9(A)参照フォトレジストパターンPR13を除去した後、フォトレジストパターンPR14 形成して、ドーピングによりn +型の領域を形成する。 After removal of the <phosphorus doping> FIG 9 (A) refer to the photoresist pattern PR13, to form a photoresist pattern PR14, to form an n + -type region by doping. フォトレジストパターンPR14によって、画素TFTにおいては、ゲート電極206とn -型の低濃度不純物領域301〜303の一部が覆われ、ゲート電極とオーバーラップしないゲート電極206a、206bとオーバーラップしない低濃度不純物領域219〜222が決定される。 By the photoresist pattern PR14, in the pixel TFT, the gate electrode 206 and the n - some types of low-concentration impurity regions 301 to 303 are covered, the gate electrode and that does not overlap the gate electrode 206a, a low concentration without 206b overlap impurity regions 219 to 222 are determined. 保持容量部とCMOS回路のnチャネル型TFTでは、電極207a、208a上だけにフォトレジストパターンPR14が形成され、pチャネル型TFTはフォトレジストパターンPR14によって活性層が全て覆われている。 In n-channel type TFT of the storage capacitor and the CMOS circuit, the electrode 207a, the photoresist pattern PR14 is formed only on 208a, p-channel TFT is covered active layer for all the photoresist pattern PR14.

イオンドーピング装置において、水素で希釈したPH 3を用いてリンをドーピングする。 In ion doping apparatus is doped with phosphorus by using a PH 3 diluted with hydrogen. 加速電圧は80keVと高めに設定し、活性層203、204にn +型の高濃度不純物領域212〜214、231、232が形成される。 Acceleration voltage was set to 80keV and elevated, n + -type high-concentration impurity regions 212~214,231,232 is formed in the active layer 203 and 204. これらn +型の高濃度不純物領域のリンの濃度は1×10 19 〜1×10 21 atoms/cm 3とし、ここでは1×10 20 atoms/cm 3にする。 The concentration of phosphorus in the high concentration impurity region of n + -type is a 1 × 10 19 ~1 × 10 21 atoms / cm 3, here to 1 × 10 20 atoms / cm 3 . このドーピング工程で、nチャネル型TFTの不純物領域が完成する。 In this doping step, the impurity region of the n-channel type TFT is completed.

〈配線・電極の形成〉 図9(B)参照ゲート絶縁膜205、ゲート配線206、208と保持容量用配線207の表面を覆って、窒化シリコン膜250をプラズマCVD法で成膜する。 <Wiring and electrode formation> FIG 9 (B) refer to the gate insulating film 205, it covers the surface of the gate wiring 206, 208 wiring for a storage capacitor 207, a silicon nitride film 250 by plasma CVD. 窒化シリコン膜250の厚さは50nmとする。 The thickness of the silicon nitride film 250 is set to 50nm. そして、600℃で基板を加熱して、ドーピングされたリン、ボロンを活性化する。 Then, the substrate was heated at 600 ° C., to activate doped phosphorus, boron.

窒化シリコン膜250上に層間絶縁膜251を形成する。 On the silicon nitride film 250 to form an interlayer insulating film 251. ここでは、TEOSとO 2ガスを原料に厚さ940nmの酸化シリコン膜をプラズマCVD法で成膜する。 Here, forming the TEOS and O 2 gas a silicon oxide film having a thickness of 940nm in material with a plasma CVD method. 所定のレジストマスクを形成した後、エッチング処理により、各活性層に達するコンタクトホールを窒化シリコン膜125、層間絶縁膜126に形成する。 After forming a predetermined resist mask by etching, to form contact holes reaching the respective active layers silicon nitride film 125, the interlayer insulating film 126. スパッタ法で、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜150nmに連続して成膜し、この3層膜をパターニングして、ソース配線252、ドレイン電極253、ソース配線254、255、ドレイン配線256を形成する。 By sputtering, 100 nm of Ti film, Al film 300nm containing Ti, and formed continuously in the Ti film 150 nm, and patterning the three-layer film, the source wiring 252, the drain electrode 253, the source wiring 254 and 255, a drain wiring 256. 以上の工程で、画素TFT及びCMOS回路が完成する。 In the above steps, the pixel TFT and the CMOS circuit is completed.

〈画素電極の形成〉 図6次に、画素TFT及びCMOS回路を覆うため、基板全面に窒化シリコン膜257をプラズマCVD法で成膜する。 <Formation of the pixel electrode> 6 Next, in order to cover the pixel TFT and the CMOS circuit, a silicon nitride film 257 by a plasma CVD method on the entire surface of the substrate. 次に、平坦化膜258としてスピンコーターを用いてアクリル膜を形成する。 Next, a acrylic film using a spin coater as the flattening film 258. 平坦化膜258、窒化シリコン膜257をエッチングして、ドレイン電極253に達するコンタクトホールを形成する。 Planarization layer 258, and a silicon nitride film 257 is etched to form a contact hole reaching the drain electrode 253. スパッタ法でITO膜を成膜し、パターニングして画素電極260を形成する。 The ITO film formed by sputtering, to form the pixel electrode 260 by patterning. 基板200の全面にポリイミドでなる配向膜を形成する。 Forming an alignment film made of polyimide over the entire surface of the substrate 200. 以上で、アクティブマトリクス基板が完成する。 Thus, the active matrix substrate is completed.

公知のセル組工程によって、アクティブマトリクス基板と対向基板をモジュール化して、図11に示す液晶パネルが完成される。 By known cell assembly step, an active matrix substrate and the counter substrate modularized, the liquid crystal panel shown in FIG. 11 is completed.

本実施形態では、アクティブマトリクス基板上のnチャネル型TFTには、ゲート電極とオーバーラップしているn -型の低濃度不純物領域を形成したが、このような低濃度不純物領域を形成することは、オフ状態(逆バイアスの電圧を印加した状態)で電流がリークしやすくなるため、オフ状態の電流のリークが問題になる画素TFTには設けなくともよい。 In the present embodiment, the n-channel type TFT on the active matrix substrate, n overlaps the gate electrode - has formed the low-concentration impurity regions of the mold, to form such a low concentration impurity region since the current in the off state (state of applying a reverse bias voltage) is likely to leak, may not be provided in the pixel TFT leakage current in the oFF state becomes a problem.

本実施例では、液晶表示装置について説明したが、本実施例のTFTは有機EL装置にも応用することができる。 In the present embodiment has been described a liquid crystal display device, TFT of the present embodiment can be applied to the organic EL device. また、本実施例のTFTに非晶質シリコンを用いた光電変換層を接続して、光センサーに適用することもできる。 Also, by connecting the photoelectric conversion layer using amorphous silicon TFT of the present embodiment can be applied to an optical sensor.

本実施例ではトップゲート型であるプラナー型のTFTを作製したが、TFTを逆スタガー型などのボトムゲート型としてもよい。 Was prepared planar type TFT is a top gate type in this embodiment, it may be a bottom gate type such as reverse stagger-type TFT. 本実施例の下地膜を用いることで、ガラス基板に含まれるNa +イオンなどの不純物がゲート絶縁膜に侵入することが防止される。 By using the base film of the present embodiment, it is possible to prevent the impurities such as Na + ions contained in the glass substrate from penetrating into the gate insulating film.

本実施例では、本発明を用いてEL(エレクトロルミネッセンス)表示装置を作製した例について説明する。 In this embodiment, EL for example of manufacturing the (electroluminescence) display device will be described with reference to the present invention. なお、図12(A)は本発明のEL表示装置の上面図であり、図12(B)はその断面図である。 Incidentally, FIG. 12 (A) is a top view of an EL display device of the present invention, FIG. 12 (B) is a sectional view thereof.

図12(A)において、3001は基板、3002は画素部、3003はソース側駆動回路、3004はゲート側駆動回路であり、それぞれの駆動回路は配線3005を経てFPC(フレキシブルプリントサーキット)3006に至り、外部機器へと接続される。 In FIG. 12 (A), 3001 denotes a substrate, 3002 denotes a pixel portion, a source side driving circuit 3003, 3004 denotes a gate side driver circuit, respective driving circuits lead to FPC (flexible printed circuit) 3006 through wiring 3005 , it is connected to an external device.

このとき、画素部3002、ソース側駆動回路3003及びゲート側駆動回路3004を囲むようにして第1シール材3101、カバー材3102、充填材3103及び第2シール材3104が設けられている。 At this time, the first sealing material 3101, cover material 3102, a filler 3103 and the second sealant 3104 is provided so as to surround a pixel portion 3002, the source side driver circuit 3003 and the gate side driver circuit 3004.

また、図12(B)は図12(A)をA−A'で切断した断面図に相当し、基板3001の上にソース側駆動回路3003に含まれる駆動TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを図示している。)3201及び画素部3002に含まれる画素TFT(但し、ここではEL素子への電流を制御するTFTを図示している。)3202が形成されている。 Further, and FIG. 12 (B) is 12 (A) is a cross-sectional view taken along a A-A ', the driving TFT included in the source side driver circuit 3003 on the substrate 3001 (where, n-channel type here illustrates a TFT and p-channel type TFT.) 3201 and pixel TFT included in the pixel portion 3002 (however, here illustrates the TFT which controls current to the EL element.) 3202 is formed .

本実施例では、駆動TFT3201には図1の駆動回路と同じ構造のTFTが用いられる。 In this embodiment, a TFT having the same structure as the driving circuit of FIG. 1 is used for the driving TFT3201. また、画素TFT3202には図1の画素部と同じ構造のTFTが用いられる。 Also, the TFT of the same structure as the pixel portion of FIG. 1 is used for the pixel TFT3202.

駆動TFT3201及び画素TFT3202の上には樹脂材料でなる層間絶縁膜(平坦化膜)3301が形成され、その上に画素TFT3202のドレインと電気的に接続する画素電極(陰極)3302が形成される。 On the drive TFT3201 and pixel TFT3202 interlayer insulating film (flattening film) 3301 made of a resin material is formed, the pixel electrode (cathode) 3302 which is electrically connected to the drain of the pixel TFT3202 is formed thereon. 画素電極3302としては遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)を用いることができる。 The pixel electrode 3302 may be used a conductive film having light shielding property (typically aluminum laminated film of a conductive film or thereof with other conductive film mainly containing copper or silver). 本実施例ではアルミニウム合金を画素電極として用いる。 In this embodiment, an aluminum alloy as the pixel electrode.

そして、画素電極3302の上には絶縁膜3303が形成され、絶縁膜3303は画素電極3302の上に開口部が形成されている。 Then, on the pixel electrode 3302 is an insulating film 3303 is formed, an insulating film 3303 and an opening portion is formed on the pixel electrode 3302. この開口部において、画素電極3302の上にはEL(エレクトロルミネッセンス)層3304が形成される。 In this opening, on the pixel electrode 3302 EL (electroluminescence) layer 3304 is formed. EL層3304は公知の有機EL材料または無機EL材料を用いることができる。 EL layer 3304 may be a known organic EL material or inorganic EL material. また、有機EL材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。 It may also be used either there is a low molecular weight (monomer) material and a high molecular (polymer) material in an organic EL material.

EL層3304の形成方法は公知の技術を用いれば良い。 Forming the EL layer 3304 may be a known technique. また、EL層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。 The structure of the EL layer hole injection layer, a hole transport layer, luminescent layer, any combination of the electron transport layer or an electron injection layer may be a laminate structure or a single layer structure.

EL層3304の上には透明導電膜からなる陽極3305が形成される。 The anode 3305 made of a transparent conductive film is formed on the EL layer 3304. 透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。 The transparent conductive film may be a compound or a compound of indium oxide and zinc indium oxide and tin oxide. また、陽極3305とEL層3304の界面に存在する水分や酸素は極力排除しておくことが望ましい。 Further, it is desirable that moisture and oxygen existing in the interface between the anode 3305 and the EL layer 3304 should be removed as much as possible. 従って、真空中で両者を連続成膜するか、EL層3304を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陽極3305を形成するといった工夫が必要である。 Therefore, either continuously formed both in a vacuum, the EL layer 3304 is formed in a nitrogen or rare gas atmosphere, it is necessary to make such contrivance that forms a left anode 3305 is not exposed to oxygen or moisture. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment.

そして陽極3305は3306で示される領域において配線3005に電気的に接続される。 The anode 3305 is electrically connected to the wiring 3005 in a region indicated by 3306. 配線3005は陽極3305に所定の電圧を与えるための配線であり、導電性材料3307を介してFPC3006に電気的に接続される。 Wiring 3005 is a wiring for applying a predetermined voltage to the anode 3305 is electrically connected to FPC3006 via the conductive material 3307.

以上のようにして、画素電極(陰極)3302、EL層3304及び陽極3305からなるEL素子が形成される。 As described above, the pixel electrode (cathode) 3302, consisting of the EL layer 3304 and an anode 3305 EL element is formed. このEL素子は、第1シール材3101及び第1シール材3101によって基板3001に貼り合わされたカバー材3102で囲まれ、充填材3103により封入されている。 This EL device, the first sealing material 3101 and the first sealing material 3101 surrounded by the bonded a cover material 3102 to the substrate 3001, are sealed by the filling material 3103.

カバー材3102としては、ガラス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド) As the cover material 3102, a glass plate, FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride)
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。 Film, a Mylar film, a polyester film or an acrylic film. 本実施例の場合、EL素子からの光の放射方向がカバー材3102の方へ向かうため透光性材料を用いる。 For this embodiment, a light-transmitting material for the radiation direction of light from the EL element is directed towards the cover material 3102.

但し、EL素子からの光の放射方向がカバー材とは反対側に向かう場合には透光性材料を用いる必要はなく、金属板(代表的にはステンレス板)、セラミックス板、またはアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることができる。 However, in the case where the radiation direction of light from the EL element is toward the opposite side of the cover member is not necessary to use a transparent material, a metal plate (typically stainless steel plate), ceramics plate, or aluminum foil it can be used sheet sandwiched by a PVF film or a Mylar film.

また、充填材3103としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 3103 can be used an ultraviolet curable resin or a thermosetting resin, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate) it can be used. この充填材3103の内部に吸湿性物質(好ましくは酸化バリウム)を設けておくとEL素子の劣化を抑制できる。 Inside hygroscopic material of the filler 3103 (preferably barium oxide) is possible to suppress the deterioration of the idea to provide a EL element. なお、本実施例ではEL素子からの光が充填材3103を通過できるように、透明な材料を用いる。 In this embodiment, as the light from the EL element can pass through the filler 3103, a transparent material.

また、充填材3103の中にスペーサを含有させてもよい。 It may also contain a spacer into the filler 3103. このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。 In this case, it is possible to have a hygroscopicity spacer itself by forming the spacer barium oxide. また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陽極3305上に樹脂膜を設けることも有効である。 Also, the case of providing the spacer, it is effective to provide a resin film on the anode 3305 as a buffer layer to relieve the pressure from the spacer.

また、配線3005は導電性材料3307を介してFPC3006に電気的に接続される。 The wiring 3005 is electrically connected to FPC3006 via the conductive material 3307. 配線3005は画素部3002、ソース側駆動回路3003及びゲート側駆動回路3004に送られる信号をFPC3006に伝え、FPC3006により外部機器と電気的に接続される。 Wiring 3005 conveys a signal to be sent to the pixel portion 3002, the source side driver circuit 3003 and the gate side driver circuit 3004 to the FPC 3006, the external device electrically connected by FPC 3006.

また、本実施例では第1シール材3101の露呈部及びFPC3006の一部を覆うように第2シール材3104を設け、EL素子を徹底的に外気から遮断する構造となっている。 Further, in the present embodiment has a structure that blocks the second sealing material 3104 is provided, the EL element thoroughly from the outside air so as to cover a portion of the exposed portion and the FPC3006 of the first sealing member 3101. こうして図12(B)の断面構造を有するEL表示装置となる。 Thus the EL display device having the cross sectional structure of FIG. 12 (B).

本実施例では、実施例10に示したEL表示装置の画素部に用いることができ画素構造の例を図13(A)〜(C)に示す。 In this embodiment, an example of a pixel structure can be used for a pixel portion of the EL display device shown in Embodiment 10 shown in FIG. 13 (A) ~ (C). なお、本実施例において、3401はスイッチング用TFT3402のソース配線、3403はスイッチング用TFT3402のゲート配線、3404は電流制御用TFT、3405はコンデンサ、3406、3408は電流供給線、3407はEL素子とする。 In the present embodiment, 3401 denotes a source wiring of a switching TFT TFT3402, 3403 denotes a gate wiring of the switching TFT TFT3402, 3404 denotes a current control TFT, 3405 denotes a capacitor, 3406,3408 current supply line, 3407 denotes an EL element .

図13(A)は、二つの画素間で電流供給線3406を共通とした場合の例である。 Figure 13 (A) is a example of a case in which the common current supply line 3406 between the two pixels. 即ち、二つの画素が電流供給線3406を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the current supply line 3406. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.

また、図13(B)は、電流供給線3408をゲート配線3403と平行に設けた場合の例である。 Further, FIG. 13 (B) is an example of a case in which the current supply line 3408 in parallel to the gate wiring 3403. なお、図13(B)では電流供給線3408とゲート配線3403とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。 Although it becomes so arranged structure so as not to overlap and the FIG. 13 (B) in the current supply line 3408 and the gate wiring 3403, but provided that both are wirings formed on different layers, overlap through an insulating film It can also be provided so. この場合、電源供給線3408とゲート配線3403とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。 In this case, since it is possible to share the occupied area and the power supply line 3408 and the gate wiring 3403 can further enhancing the definition of the pixel portion.

また、図13(C)は、図13(B)の構造と同様に電流供給線3408をゲート配線3403と平行に設け、さらに、二つの画素を電流供給線3408を中心に線対称となるように形成する点に特徴がある。 Further, FIG. 13 (C) provided in parallel the structure as well as the current supply line 3408 shown in FIG. 13 (B) and the gate wiring 3403, further, so as to be linear symmetry around the electric current supply line 3408 and two pixels it is characterized in that formed. また、電流供給線3408をゲート配線3403のいずれか一方と重なるように設けることも有効である。 Further, it is also effective to provide the current supply line 3408 so as to overlap with one of the gate wirings 3403. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.

本発明を実施して作製されたCMOS回路や画素マトリクス回路は様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイ)に用いることができる。 CMOS circuit and a pixel matrix circuit manufactured by implementing the present invention can be used various electro-optical devices (active matrix type liquid crystal display, active matrix EL display, active matrix type EC display). 即ち、それら電気光学装置を表示媒体として組み込んだ電子機器に本発明を実施できる。 That is, the present invention can be applied to electronic devices incorporating these electro-optical devices as a display medium.

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。 As such electronic equipment, a video camera, a digital camera, a projector (rear type or front type), a head-mounted display (goggle type display), a car navigation system, a car stereo, a personal computer, a portable information terminal (mobile computer, mobile phone an electronic book, or the like), and the like. それらの一例を図14、図15及び図16に示す。 Examples of these are 14, 15 and 16.

図14(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。 Figure 14 (A) shows a personal computer including a main body 2001, an image input unit 2002, a display portion 2003, a keyboard 2004 and the like. 本発明を画像入力部2002、表示部2003やその他の信号制御回路に適用することができる。 It is possible to apply the present invention an image input unit 2002, a display portion 2003 and other signal control circuits.

図14(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。 Figure 14 (B) shows a video camera which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106 and the like. 本発明を表示部2102やその他の信号制御回路に適用することができる。 It is possible to apply the present invention to the display portion 2102 and other signal control circuits.

図14(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。 Figure 14 (C) is a mobile computer, containing a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display portion 2205 and the like. 本発明は表示部2205やその他の信号制御回路に適用できる。 The present invention can be applied to the display portion 2205 and other signal control circuits.

図14(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303等を含む。 Figure 14 (D) shows a goggle type display including a main body 2301, a display portion 2302, an arm portion 2303 or the like. 本発明は表示部2302やその他の信号制御回路に適用することができる。 The present invention can be applied to the display portion 2302 and other signal control circuits.

図14(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。 Figure 14 (E) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a main body 2401, a display portion 2402, speaker portions 2403, a recording medium 2404, and operation switches 2405 and the like. なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 The player uses DVD (Digtial Versatile Disc) as a recording medium, a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet.
本発明は表示部2402やその他の信号制御回路に適用することができる。 The present invention can be applied to the display portion 2402 and other signal control circuits.

図14(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)等を含む。 Figure 14 (F) is a digital camera including a main body 2501, a display portion 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown) or the like. 本発明を表示部2502やその他の信号制御回路に適用することができる。 It is possible to apply the present invention to the display portion 2502 and other signal control circuits.

図15(A)はフロント型プロジェクターであり、投射装置2601、スクリーン2602等を含む。 Figure 15 (A) is a front type projector including a projection apparatus 2601, a screen 2602 and the like. 本発明は投射装置2601の一部を構成する液晶表示装置2808やその他の信号制御回路に適用することができる。 The present invention can be applied to a liquid crystal display device 2808 and other signal control circuit constituting a part of the projection device 2601.

図15(B)はリア型プロジェクターであり、本体2701、投射装置2702、ミラー2703、スクリーン2704等を含む。 Figure 15 (B) shows a rear type projector including a main body 2701, a projection device 2702, a mirror 2703, a screen 2704 and the like. 本発明は投射装置2702の一部を構成する液晶表示装置2808やその他の信号制御回路に適用することができる。 The present invention can be applied to a liquid crystal display device 2808 and other signal control circuit constituting a part of the projection device 2702.

なお、図15(C)は、図15(A)及び図15(B)中における投射装置2601、2702の構造の一例を示した図である。 Incidentally, FIG. 15 (C) is a diagram showing an example of the structure of the projection apparatus 2601 and 2702 in FIG. 15 (A) and 15 in (B). 投射装置2601、2702は、光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。 Projection apparatus 2601 and 2702, the light source optical system 2801, mirrors 2802,2804~2806, dichroic mirror 2803, and a prism 2807, a liquid crystal display device 2808, a phase difference plate 2809, a projection optical system 2810. 投射光学系2810は、投射レンズを含む光学系で構成される。 The projection optical system 2810 comprises an optical system including a projection lens. 本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。 This embodiment is an example of a three-plate type, but it is not limited to, for example, a single plate type may be used. また、図15(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。 Further, FIG. 15 (C) a practitioner as appropriate in the light path indicated by an arrow in, and an optical lens, a film having a polarization function, a film for adjusting phase difference, be provided with an IR film good.

また、図15(D)は、図15(C)中における光源光学系2801の構造の一例を示した図である。 Further, FIG. 15 (D) is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 15 (C). 本実施例では、光源光学系2801は、リフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。 In this embodiment, the light source optical system 2801 comprises a reflector 2811, light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815 and a condenser lens 2816. なお、図15(D)に示した光源光学系は一例であって特に限定されない。 The light source optical system shown in FIG. 15 (D) is not particularly limited merely an example. 例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。 For example, the operator light source optical system, an optical system such as an optical lens, a film having a polarization function, a film for adjusting the phase difference may be provided an IR film.

ただし、図15に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びEL表示装置での適用例は図示していない。 However, according to the projectors shown in FIG. 15, there is shown a case of using a transmission type electro-optical device, an application example of a reflection type electro-optical device and an EL display device are not shown.

図16(A)は携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。 Figure 16 (A) shows a cellular phone including a main body 2901, an audio output portion 2902, an audio input portion 2903, a display portion 2904, operation switches 2905, an antenna 2906 and the like. 本発明を音声出力部2902、音声入力部2903、表示部2904やその他の信号制御回路に適用することができる。 The present invention audio output unit 2902, an audio input portion 2903, can be applied to the display portion 2904 and other signal control circuits.

図16(B)は携帯書籍(電子書籍)であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。 Figure 16 (B) shows a portable book (electronic book) including a main body 3001, a display portion 3002 and 3003, a storage medium 3004, operation switches 3005, an antenna 3006, and the like. 本発明は表示部3002、3003やその他の信号回路に適用することができる。 The present invention can be applied to the display section 3002 and 3003 and other signal circuits.

図16(C)はディスプレイであり、本体3101、支持台3102、表示部3103等を含む。 Figure 16 (C) is a display which includes a main body 3101, a support base 3102, a display portion 3103, and the like. 本発明は表示部3103に適用することができる。 The present invention can be applied to the display portion 3103. 本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。 Display of the present invention is advantageous in particularly when large size screen roughened, the display of a 10 inch diagonal or larger (in particular 30 inches or more) is advantageous.

CMOS回路の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of the CMOS circuit. CMOS回路の作製工程を示す断面図。 Cross-sectional views illustrating a manufacturing process of the CMOS circuit. 絶縁層101aの成膜条件、物性を示す表。 Deposition conditions of the insulating layer 101a, the table showing physical properties. TFTの電気的特性を示すグラフ図。 Graph showing electric characteristics of the TFT. BT試験後のTFTの電気的特性を示すグラフ図。 Graph showing electric characteristics of the TFT after the BT test. アクティブマトリクス基板の断面図。 Sectional view of an active matrix substrate. アクティブマトリクス基板の作製工程を示す断面図。 Sectional view showing a manufacturing process of an active matrix substrate. アクティブマトリクス基板の作製工程を示す断面図。 Sectional view showing a manufacturing process of an active matrix substrate. アクティブマトリクス基板の作製工程を示す断面図。 Sectional view showing a manufacturing process of an active matrix substrate. 画素マトリクス回路の上面図。 Top view of a pixel matrix circuit. アクティブマトリクス型液晶パネルの概略図。 Schematic diagram of an active matrix type liquid crystal panel. アクティブマトリクス型EL表示装置の上面図及び断面図。 Top view and a cross-sectional view of an active matrix type EL display device. アクティブマトリクス型EL表示装置の画素部の説明図。 Illustration of a pixel portion of an active matrix type EL display device. 電子機器の説明図。 Description view of the electronic device. プロジェクタ型表示装置の説明図。 Illustration of a projector-type display device. 電子機器の説明図。 Description view of the electronic device.

符号の説明 DESCRIPTION OF SYMBOLS

100 基板101 下地膜 101a絶縁層(酸窒化シリコン) 100 substrate 101 base film 101a insulating layer (silicon oxynitride)
101b絶縁層(酸化シリコン) 101b insulating layer (silicon oxide)
104,105 半導体層 104, 105 semiconductor layer

Claims (6)

  1. 基板上に、第1の酸窒化シリコン層を形成し、 On a substrate, forming a first silicon oxynitride layer,
    前記第1の酸窒化シリコン層上に第2の酸窒化シリコン層を形成し、 A second silicon oxynitride layer is formed on the first silicon oxynitride layer,
    前記第2の酸窒化シリコン層上に半導体膜を形成し、 The semiconductor film is formed on the second silicon oxynitride layer,
    前記半導体膜上にゲート絶縁膜を形成し、 Forming a gate insulating film on the semiconductor film,
    前記ゲート絶縁膜上にゲート電極を形成する工程を有し、 And a step of forming a gate electrode on the gate insulating film,
    前記半導体膜は、チャネル形成領域と、ソースおよびドレイン領域と、前記チャネル形成領域と前記ソースおよびドレイン領域との間に低濃度不純物領域とを有し、 The semiconductor film has a channel formation region, and the source and drain regions, and a low concentration impurity region between said channel forming region the source and drain regions,
    前記第1の酸窒化シリコン層はSiの濃度に対するNの濃度比が0.3以上1.6以下であり、Siの濃度に対するOの濃度比が0.1以上1.7以下であり、 Said first silicon oxynitride layer is 1.6 or less concentration ratio of N is 0.3 or more to the concentration of Si, the concentration ratio of O to the concentration of Si is 0.1 to 1.7,
    前記第2の酸窒化シリコン層は、前記第1の酸窒化シリコン層よりも窒素濃度が低いことを特徴とする半導体装置の作製方法。 The second silicon oxynitride layer, a method for manufacturing a semiconductor device, wherein the lower nitrogen concentration than said first silicon oxynitride layer.
  2. 基板上に、第1の酸窒化シリコン層を形成し、 On a substrate, forming a first silicon oxynitride layer,
    前記第1の酸窒化シリコン層上に第2の酸窒化シリコン層を形成し、 A second silicon oxynitride layer is formed on the first silicon oxynitride layer,
    前記第2の酸窒化シリコン層上に半導体膜を形成し、 The semiconductor film is formed on the second silicon oxynitride layer,
    前記半導体膜上にゲート絶縁膜を形成し、 Forming a gate insulating film on the semiconductor film,
    前記ゲート絶縁膜上にゲート電極を形成する工程を有し、 And a step of forming a gate electrode on the gate insulating film,
    前記半導体膜は、チャネル形成領域と、ソースおよびドレイン領域と、前記チャネル形成領域と前記ソースおよびドレイン領域との間に低濃度不純物領域とを有し、 The semiconductor film has a channel formation region, and the source and drain regions, and a low concentration impurity region between said channel forming region the source and drain regions,
    前記低濃度不純物領域は、前記ゲート電極と重なる領域を有し、 The low concentration impurity region has a region overlapping with the gate electrode,
    前記第1の酸窒化シリコン層はSiの濃度に対するNの濃度比が0.3以上1.6以下であり、Siの濃度に対するOの濃度比が0.1以上1.7以下であり、 Said first silicon oxynitride layer is 1.6 or less concentration ratio of N is 0.3 or more to the concentration of Si, the concentration ratio of O to the concentration of Si is 0.1 to 1.7,
    前記第2の酸窒化シリコン層は、前記第1の酸窒化シリコン層よりも窒素濃度が低いことを特徴とする半導体装置の作製方法。 The second silicon oxynitride layer, a method for manufacturing a semiconductor device, wherein the lower nitrogen concentration than said first silicon oxynitride layer.
  3. 請求項1又は2において、前記第2の酸窒化シリコン層の表面を大気に曝さずに、前記第2の酸窒化シリコン層表面に接して、前記半導体膜を成膜することを特徴とする半導体装置の作製方法。 According to claim 1 or 2, wherein the surface of the second silicon oxynitride layer without exposure to the atmosphere, in contact with the second acid silicon layer surface nitride, semiconductor, characterized by depositing the semiconductor film a method for manufacturing a device.
  4. 請求項1乃至3のいずれか一において、前記第1の酸窒化シリコン層の波長623.8nmに対する屈折率は、1.5以上1.8以下であることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 3, wherein the refractive index for the wavelength 623.8nm in the first silicon oxynitride layer, a method for manufacturing a semiconductor device, characterized in that 1.5 to 1.8.
  5. 請求項1乃至のいずれか一において、前記基板はガラス基板であることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 4, the method for manufacturing a semiconductor device, wherein the substrate is a glass substrate.
  6. 請求項1乃至のいずれか一において、前記ゲート電極は、Ta、Ti、Mo、W、Cr、Alから選ばれた元素を主成分とする導電性材料、リンを含有するシリコン、又はシリサイドの単層膜あるいは積層膜でなることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 5, wherein the gate electrode, Ta, Ti, Mo, W, Cr, conductive materials mainly composed of element selected from Al, silicon containing phosphorus emissions, or the method for manufacturing a semiconductor device characterized by comprising a single layer film or a laminated film of a silicide.
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