JP4430343B2 - Memory module and bus system - Google Patents

Memory module and bus system Download PDF

Info

Publication number
JP4430343B2
JP4430343B2 JP2003182781A JP2003182781A JP4430343B2 JP 4430343 B2 JP4430343 B2 JP 4430343B2 JP 2003182781 A JP2003182781 A JP 2003182781A JP 2003182781 A JP2003182781 A JP 2003182781A JP 4430343 B2 JP4430343 B2 JP 4430343B2
Authority
JP
Japan
Prior art keywords
signal
input
output
nrz
polar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003182781A
Other languages
Japanese (ja)
Other versions
JP2005018439A5 (en
JP2005018439A (en
Inventor
浩一 池田
英樹 大坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2003182781A priority Critical patent/JP4430343B2/en
Publication of JP2005018439A publication Critical patent/JP2005018439A/en
Publication of JP2005018439A5 publication Critical patent/JP2005018439A5/ja
Application granted granted Critical
Publication of JP4430343B2 publication Critical patent/JP4430343B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Description

【0001】
【発明の属する技術分野】
本発明は、複数のモジュールで共有するコマンド・アドレスバスをもつバスシステムおよびバスシステムに接続されたメモリモジュールに関する。
【0002】
【従来の技術】
近年、プロセッサの動作周波数の向上に伴い、バスの高速化、メモリの大容量化が進んできている。近年では、1.6Gbpsの転送レートを要求されるバスシステムもある。また、メモリの大容量化により、メモリが多モジュール化し、それらを接続するバスシステムも、複雑化してきている。
【0003】
図18に、従来のバスシステムの一例を示す。このバスシステムでは、メモリコントローラ(MC)10−1と、複数のDIMM10−2とのバス接続の例を示している。
【0004】
MC10−1には、データバス18−2、システムクロックバス18−3、コマンドアドレスバス18−4a、18−4b、およびエラーバス18−5が、接続されている。
【0005】
DIMM10−2は、複数のDRAM10−21と、コマンドアドレスレジスタ(CAReg)10−3とを有する。
【0006】
DRAM10−21は、データバス18−2を介して、MC10−1と接続し、データの送受信を行なっている。その際、データバス18−2は、スタブ(stub)18−1により、DRAM10−21に分岐する配線となっている。
【0007】
CAReg10−3は、MC10−1からの入力用バスであるシステムクロックバス18−3、およびコマンドアドレスバス18−4a、18−4b、によって、MC10−1と接続している。また、MC10−1への出力用バスとして、エラーバス18−5を有する。
【0008】
MC10−1とDIMM10−2とは、発振器10−4より供給されるシステムクロック(CK)を、システムクロックバス18−3を介して、受信している。
【0009】
コマンドアドレスバス18−4aは、MC10−1とCAReg10−3とを1対1に直接接続し、MC10−1からのコマンド・アドレス信号(CS:チップセレクト、CKE:クロックエンネーブル)をCAReg10−3に送信している。
【0010】
コマンドアドレスバス18−4bは、MC10−1とCAReg10−3とを、スタブ18−1を介して接続している。MC10−1からCAReg10−3に送信されるコマンド・アドレス信号は、ロウアドレスストローブ(RASN)、コラムアドレスストローブ(CASN)、ライトエンネーブル(WEN)、およびアドレスなどである。
【0011】
エラーバス18−5は、MC10−1とCAReg10−3とを、1対1で、直接接続している。エラーバス18−5は、CAReg10−3で検出されたパリティエラー信号(ERR)を、MC10−1に送信する。
【0012】
データバス18−2は、発振器10−4より供給するシステムクロックバス18−3のCKに対して、Double Data Rate(DDR)を採用する事により転送レートを向上させている。
【0013】
一方、コマンドアドレスバス18−4a、18−4bは、発振器10−4より供給するシステムクロックバス18−3のCKに対して、Single Data Rate(SDR)を採用している。
【0014】
図18に示されるバス配線では、モジュールへの引出し配線(スタブ18−1)の位置でバス配線の実効的特性インピーダンスが低下し、インピーダンスミスマッチが生じて信号波形の歪みが大きくなる。したがって、メモリーの大容量化に伴いバス配線に接続されるDIMMの数が増えると、あるいは、DIMM内のDRAMの数が増えると、インピーダンスミスマッチによる信号波形の歪みは、より顕著となる。そして、この信号波形の歪みは、バスシステム全体における転送レートの高速化、特に、モジュール間でSingle Data Rate(SDR)を採用しているコマンド・アドレスバスの高速化を行う際の障害となる。
【0015】
この問題を解決する技術として、特許文献1に示される、方向性結合式バスシステム技術がある。この技術は、バス配線に接続されている機能モジュールを、クロストークを用いて結合するものである。この技術によるバスシステムの構成例を図19に示す。
【0016】
長さLの区間だけ、バス配線19−1aとスタブ配線19−1bとが近接している。機能モジュール19−2a、19−2bは、それぞれ、バス配線19−1a、スタブ配線19−1bに接続されている。集積回路19−3a、19−3bは、それぞれ、機能モジュール19−2a、19−2bに設けられている。送信回路19−4a、19−4bは、集積回路19−3a、19−3bに内蔵されている。受信回路19−5a、19−5bも、同様に、集積回路19−3a、19−3bに内蔵されている。終端抵抗19−6aの一端はバス配線19−1aに、もう一端は終端電圧Vtに接続されている。また、終端抵抗19−6bの一端はスタブ配線19−1bに、もう一端は終端電圧Vtに接続されている。
【0017】
この例では、バス配線19−1aとスタブ配線19−1bとの、長さLの区間で近接している部分でのクロストークによって、クロストーク信号が発生する。クロストーク信号は、送信回路19−4a、19−4bの信号レベルが切り替わる瞬間に発生する。この例では、発生するクロストーク信号のうち、後方クロストークを受信する構成となっている。
【0018】
受信回路19−5a、19−5bは、このクロストーク信号を受信し、その内部回路によってクロストーク信号を元の信号に復元する。その結果、クロストークを用いた結合は、バス配線19−1aとスタブ配線19−1bとが直接接続されている場合と同様に、集積回路19−3aと集積回路19−3bとの間で信号の送受信ができる。また、従来の直接接続されている場合と比較して、クロストークを用いた結合は、バス配線19−1aとスタブ配線19−1bとの結合部分における信号の反射(実効的特性インピーダンスの低下)を、低く抑えることができる。
【0019】
この方向性結合式バスシステムにより、バス配線に接続される機能モジュール数の増加に伴う、実効インピーダンスの低下を抑えることができる。そのため、モジュール数が増えても波形歪みが発生しない。したがって、バスシステムの多モジュール化と高速化を同時に図ることが可能となる。
【0020】
なお、前述のクロストークを用いた方向性結合式バス接続を実現する回路として特許文献2に記載の技術がある。また、前述の受信回路の方向性結合式バスシステム用復元回路による有極性RZ信号のエラー検出の方法として特許文献3に記載の技術がある。
【0021】
【特許文献1】
特開平7−141079
【特許文献2】
特開平11−220793
【特許文献3】
特開平10−306645
【0022】
【発明が解決しようとする課題】
しかし、システムの転送レートをさらに向上させるために、データバスだけではなく、モジュール全体の転送レートを向上させることが求められている。
【0023】
コマンドアドレスバスでは、Single Data Rate(SDR)で動作させていた為、データバスの半分の動作周波数でコマンド・アドレスを受信していた。しかし、モジュール全体の転送レートを向上させる為には、従来のデータバスだけでなく、コマンドアドレスバスの高速化が必要である。そのため、例えば、コマンドアドレスバスを、方向性結合式バスシステムにすることによりスタブ接続による波形歪みを無くし、モジュール全体の動作周波数を向上させることにより高速化する検討が進められている。
【0024】
しかし、コマンドアドレスバスの高速化のために方向性結合式バスシステムを利用するには、いくつかの問題がある。
【0025】
第1に、コマンドアドレスバスのスタブ接続部に、方向性結合を利用した場合(例えば、特許文献2で提案されている方向性結合式バスシステムとそれに伴う受信回路を利用した場合)は、コマンド・アドレス信号がコマンドアドレスバスに繋がれたモジュール間で、正確に復元できない場合がある。
【0026】
第2に、データバスにはError-Correcting Code(ECC)が付加され、ビット化けを修正することが可能であるが、コマンド・アドレスバスにはParity bit付加によるエラー検出であり、高速化に伴って発生するコマンド・アドレスバスの個々のビット化けに対応していないために、信頼性が低下する可能性がある。
【0027】
第3に、メモリの高速大容量化のために複数のモジュールを接続することにより、制御側のモジュールのピン数が増加することとなる。ピン数が増加すると集積回路のピン形状や前記集積回路の数量、および、前記集積回路を実装する基板のパターンの微細化が発生し、全体のコストが増加してしまう可能性がある。
【0028】
本発明は、上記事情に鑑みてなされたものであり、本発明の課題は、モジュール全体の転送レートを向上させることにある。また、コマンド・アドレスバスの受信の信頼性を向上させることにある。また、低コスト化の可能なバスシステムを提供することにある。
【0029】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様では、メモリモジュールおよびメモリコントローラ間を接続するメモリバスのコマンドアドレスバスに、方向性結合を持たせている。そして、前記メモリコントローラが出力するNRZ信号を、方向性結合によって有極性RZ信号に変換する。また、前記メモリモジュールに、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を設けている。
【0030】
そして、前記受信手段に、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるLレベルおよびHレベルの組み合わせのNRZ信号を前記方向性結合により変換することで得られる有極性RZ信号のパルスにより、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZから復元するNRZ信号のレベルを一致させる初期化処理を行わせている。
【0031】
あるいは、前記受信手段に、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるNRZ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZから復元するNRZ信号のレベルを一致させる初期化手段を設けている。
【0032】
あるいは、前記受信手段に、前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号と、当該有極性RZ信号より1つ前に前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号とを比較して、両NRZ信号の極性が異なる場合にエラー検出信号を出力するエラー検出手段を設けている。
【0033】
あるいは、前記受信手段に、復元したNRZ信号の前記メモリモジュールが備えるDRAMへの出力タイミングを、クロック信号に同期させる同期化手段を設けている。
【0034】
あるいは、前記受信手段に、復元したNRZ信号がDRAMで受信不可能なコマンド・アドレス信号である場合に、エラー検出信号を出力するエラー検出手段を設けている。
【0035】
また、本発明の他の態様では、前記メモリコントローラに、コマンドアドレスを表すNRZ信号を、DDR(Doubke Data Rate)により前記メモリモジュールが備えるDRAMにおけるコマンド・アドレス信号入力速度の2倍で出力する。そして、前記受信手段に、復元したNRZ信号を速度変換して、1つの復元したNRZ信号から2つのDRAMに入力するコマンド・アドレス信号を生成させる。
【0036】
【発明の実施の形態】
本発明の実施形態を説明する。
【0037】
先ず、本発明の第1実施形態を説明する。
【0038】
図1は、本発明の第1実施形態が適用されたバスシステムの概略構成図である。図示するように、本実施形態のバスシステムは、コマンドアドレスバスを含むバスによりメモリコントローラ(MC)1−1およびDIMM1−2が接続された構成を有する。
【0039】
N個のDIMM#1〜#N(1−2)は、データバス1−5、システムクロックバス1−6、コマンドアドレスバス1−7a、bおよびエラーバス1−12を含むバスによってMC1−1と、接続されている。
【0040】
N個のDIMM#1〜#N(1−2)の各々は、複数のDRAM1−21と、1つのコマンドアドレスレジスタ(CAReg)1−3とを備えて構成される。
【0041】
DRAM1−21の各々は、自身のDRAM1−21に接続されたスタブ配線とデータバス1−5との間の方向性結合により、MC1−1とデータの送受信を行なう。具体的には、DRAM1−21は、受信回路1−211および送信回路1−212を有し、MC1−1の送信回路1−101および受信回路1−102と、方向性結合によるデータの送受信を行なう。
【0042】
CAReg1−3は、クロック受信回路1−301、コマンド・アドレス信号受信回路1−302、1−303、および、エラー信号送信回路1−304を備えて構成される。
【0043】
クロック受信回路1−301は、システムクロックバス1−6の発振器1−4からのシステムクロック(CKおよびCKN)を、方向性結合により受信する。
【0044】
コマンド・アドレス信号受信回路1−302は、コマンド・アドレスバス1−7aのNRZ信号(クロックイネーブル(CKE)およびチップセレクト(CSN))を、1対1接続により受信する。
【0045】
コマンド・アドレス信号受信回路1−303は、コマンド・アドレスバス1−7bの有極性RZ信号(ロウ・アドレス・ストローブ(RASN)、カラム・アドレス・ストローブ(CASN)、ライト・イネーブル(WEN)、および、アドレス(Adrees))を、コマンド・アドレスバス1−7bとスタブ配線1−8との方向性結合により受信する。ここで、コマンド・アドレスバス1−7bには終端抵抗1−14が接続され、スタブ配線1−8には終端抵抗1−9が接続される。
【0046】
エラー信号送信回路1−304は、エラー信号(ERR)を、スタブ配線1−10とエラーバス1−12との方向性結合によって、MC1−1のエラーレジスタ(Error Reg)1−103に送信する。ここで、スタブ配線1−10には終端抵抗1−11が接続され、エラーバス1−12には終端抵抗1−13が接続される。
【0047】
なお、MC1−1からDIMM#1〜#N(1−2)の各々に送信されるコマンド・アドレス信号は、発振器1−4からDIMM#1〜#N(1−2)に入力されるシステムクロック(CK、CKN)に同期する。
【0048】
DIMM1−2のCAReg1−3に入力されたコマンド・アドレス信号は、CAReg1−3の受信回路1−302、1−303でNRZ信号に変換された後に、CAReg1−3と同じDIMM1−2内にあるDRAM1−21に送信される。
【0049】
図2は、MC1−1とCAReg1−3との方向性結合と、CAReg1−3の送受信回路との概略構成図である。
【0050】
MC1−1に接続されたコマンドアドレスバス1−7bと、CAReg1−3に接続されたスタブ配線1−8とは、方向性結合2−3によって結合される。その方向性結合2−3を介して、コマンド・アドレス信号は、MC1−1からCAReg1−3に送信される。
【0051】
MC1−1の送信回路は、入力端子2−1、送信ドライバ2−2、それらを繋ぐ配線、および、送信ドライバ2−2から外部に配線されるコマンドアドレスバス1−7bによって構成される。
【0052】
CAReg1−3の受信回路は、方向性結合器2−3によってコマンドアドレスバス1−7bと方向性結合するスタブ配線1−8、入力端子2−4、基準電圧供給線2−5、電圧比較器2−6、2−7、RSフリップフロップ(RS−FF)2−8、出力端子2−9、および、それらを電気的に結ぶ配線を備えて構成される。
【0053】
電圧比較器2−6、2−7は、各々、正入力端子(+)および負入力端子(−)を有する。
【0054】
基準電圧供給線2−5は、基準電圧Vrefを、電圧比較器2−6の負入力端子(−)と、電圧比較器2−7の正入力端子(+)とに供給する。なお、基準電圧供給配線2−5は、ここで図示していない他の回路にも接続される共通配線である。この基準電圧供給配線2−5の電圧は、終端抵抗1−9に供給されている終端電圧と同じ電圧である。
【0055】
RS−FF2−8は、セット入力端子S、リセット入力端子R、および、出力端子Q、QNを備えている。電圧比較器2−6の出力端子、電圧比較器2−7の出力端子は、それぞれ、RS−FF2−8のセット入力端子S、リセット入力端子Rに接続されている。RS−FF2−8の出力端子Qに、CAReg1−3の受信回路の出力端子2−9が接続されている。
【0056】
次に、上記構成の、方向性結合器2−3で結合されたMC1−1とCAReg1−3との動作を説明する。
【0057】
MC1−1の入力端子2−1に入力されたNRZ信号(NRZ_IN)は、送信ドライバ2−2を経て、方向性結合器2−3に至る。NRZ_INが方向性結合器2−3の間を伝達する際に発生するクロストーク波形が、有極性RZ信号(RZ_IN)として入力端子2−4に入力される。
【0058】
入力端子2−4に入力されたRZ_INは、入力端子2−4と内部配線により繋がれた電圧比較器2−6の正入力端子(+)と、電圧比較器2−7の負入力端子(−)とに入力される。
【0059】
電圧比較器2−6、2−7は、入力されたRZ_INと予め設定された電圧の閾値とを比較し、その結果に応じて、それぞれの出力端子から、LレベルあるいはHレベルの出力信号A,Bを出力する。
【0060】
具体的には、電圧比較器2−6の正入力端子(+)に入力されたRZ_INと、電圧比較器2−6の電圧の閾値とを比較する。ここで、電圧比較器2−6の電圧の閾値とは、基準電圧供給配線2−5から電圧比較器2−6の負入力端子(−)に供給されるVrefと、予め定められたオフセット電圧Voffsとを加算し、電圧比較器2−6内部で生成される電圧である。
【0061】
RZ_INが電圧の閾値よりも高い場合は、電圧比較器2−6の出力信号AとしてHレベルを出力する。また、RZ_INが電圧の閾値よりも低い場合は、電圧比較器2−6の出力信号BとしてLレベルを出力する。
【0062】
一方、電圧比較器2−7の負入力端子(−)に入力されたRZ_INは、電圧比較器2−7の電圧の閾値と比較される。ここで、電圧比較器2−7の電圧の閾値とは、基準電圧供給配線2−5から電圧比較器2−7の正入力端子(+)に供給されるVrefから、予め定められたオフセット電圧Voffsを減算し、電圧比較器2−7内部で生成される電圧である。
【0063】
RZ_INが電圧の閾値よりも低い場合は、出力信号BとしてHレベルを出力する。また、RZ_INが電圧の閾値よりも高い場合は、出力信号BとしてLレベルを出力する。
【0064】
次に、電圧比較器2−6の出力信号Aは、RS_FF2−8のセット入力端子Sに入力される。また、電圧比較器2−7の出力Bは、RS_FF2−8のリセット入力端子Rに入力される。
【0065】
その際、RS−FF2−8は、セット入力端子SにHレベルが入力されると、出力端子QのレベルをHレベルに、出力端子QNのレベルをLレベルにする。また、リセット入力端子RにHレベルが入力されると、出力端子QのレベルをLレベルに、出力端子QNのレベルをHレベルする。セット入力端子Sおよびリセット入力端子Rの両方のレベルがLの場合(定常状態)には、出力端子Qのレベルを前の状態に維持する。
【0066】
RS_FF2−8の出力端子Qからの信号は、出力端子2−9から、出力信号NRZ_OUTとして、DIMM1−2内のDRAM1−21の各々へ出力される。
【0067】
図3(a)〜(e)は、図2に示すCAReg1−3の受信回路の各部分における、信号レベルの遷移を示すタイミングチャートである。
【0068】
図3(a)〜(e)に示す各波形は、上から、MC1−1内部のNRZ入力信号(NRZ_IN)、コマンド・アドレスレジスタへ入力される有極性RZ信号(RZ_IN)、電圧比較器2−6の出力端子からの出力信号A、電圧比較器2−7の出力端子からの出力信号B、そして、RS_FF2−8の出力端子2−9からの出力信号(NRZ_OUT)である。以下、各信号を、NRZ_IN、RZ_IN、A、B、NRZ_OUTと呼ぶことにする。
【0069】
図3(a)に示すNRZ_INが図2に示す入力端子2−1に入力された場合を考える。方向性結合器2−3によって、NRZ_INが、LレベルからHレベルに遷移する立ち上がり3−1では、パルス3−4が発生する。また、HレベルからLレベルに遷移する立下り3−2では、パルス3−5が発生する。NRZ_INがHレベルとLレベルとの間を遷移しないステージ3−3では、RZ_INにおける信号レベルは終端電圧Vrefの状態3−6に保たれている。このような信号は、有極性RZと呼ばれる。
【0070】
ここで、オフセット電圧Voffsを適当な値に設定にすることにより、電圧比較器2−6は、入力パルス3−4から出力パルス3−7を発生する。
【0071】
このパルス3−7は、RZ_INにおけるパルス3−4の信号振幅の絶対値がVref+Voffsよりも大きい場合に発生する。その際の振幅はHレベルである。RZ_INにおけるパルス3−4が定常状態に戻ると、Aにおける波形の振幅は、Lレベルに戻る。
【0072】
また、オフセット電圧Voffsを適当な値に設定にすることにより、電圧比較器2−7は、入力パルス3−5から出力パルス3−8を発生する。
【0073】
このパルス3−8は、RZ_INにおけるパルス3−5の信号振幅の絶対値がVref−Voffsよりも小さい場合に発生する。その際の振幅はHレベルである。RZ_INにおけるパルス3−5が定常状態に戻ると、Bにおける波形の振幅は、Lレベルに戻る。
【0074】
図2に示すRS_FF2−8には、セット入力端子Sに電圧比較器2−6の出力端子が、リセット入力端子Rに電圧比較器2−7の出力端子が接続されている。
【0075】
したがって、図3の(c)〜(e)に示すように、電圧比較器2−6の出力端子からパルス3−7が入力されるまで、RS_FF2−8の出力信号NRZ_OUTは、Lレベルを保つ。パルス3−7の立ち上がり部分でRS_FF2−8がセットされ、NRZ_OUTはHレベル3−9となる。
【0076】
また、電圧比較器2−7の出力端子からパルス3−8が入力されるまでは、RS_FF2−8の出力信号NRZ_OUTは、Hレベルを保つ。そして、パルス3−8の立ち上がり部分でRS_FF2−8がリセットされ、NRZ_OUTはLレベル3−10に戻る。
【0077】
結果として、図2の入力端子2−1に入力されたNRZ_INは、方向性結合器2−3によりRZ_INとなり、更に、CAReg1−3の受信回路により、入力信号NRZ_INと同一の出力信号NRZ_OUTとして復元される。
【0078】
しかし、図2に示すCAReg1−3の受信回路において、MC1−1からの入力信号NRZ_INと当該受信回路の出力信号NRZ_OUTとが異なる場合がある。それは、アドレスコマンド信号を受信する前のNRZ_INとNRZ_OUTの初期レベル(極性)が異なる場合である。
【0079】
ここで、初期レベルが異なる場合における図2のCAReg1−3の受信回路の動作について、図4を用いて説明する。
【0080】
図4(a)〜(f)の各波形は、上から、発信器1−4からDIMM1−2に入力されるシステムクロックCK、MC1−1内部のNRZ入力信号NRZ_IN、入力端子2−4へ入力される有極性RZ信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、そしてRS_FF2−8から出力される出力信号NRZ_OUTである。
【0081】
発信器1−4からDIMM1−2に入力されるシステムクロックCKに同期して、図4に示すような1クロック幅の4−13a、4−13b、4−13c、4−13dに示すタイミングでコマンド・アドレス信号が入力されるものとする。
【0082】
このタイミング4−13a〜4−13dで、有極性RZ信号からNRZ信号に変換したコマンド・アドレスの値と、NRZ信号で入力されるCKEおよびCSNの値とを、DRAMが受信することにりデータバスの送受信を行う。このタイミング4−13a〜4−13dで発生するコマンドアドレスバスによるDRAMへのアクセスは、MC1−1から非周期的に発生する。
【0083】
図2に示すCAReg1−3の受信回路に、図4(b)に示すNRZ_INが入力された場合の、出力NRZ_OUTをより詳細に説明する。
【0084】
NRZ_INが初期値のHレベルから遷移しないステージ4−1からステージ4−2の間では、RZ_INは終端電圧Vrefに保たれる。RS_FF2−8の出力信号NRZ_OUTは、初期値のLレベルであるステージ4−9の状態を保持して、ステージ4−10に移行する。
【0085】
NRZ_INがステージ4−3に示すHレベルからLレベルに遷移すると、RZ_INにパルス4−5が発生する。
【0086】
RZ_INにパルス4−5が入力された場合、パルス4−5の振幅の絶対値が電圧比較器2−7のVreff−Voffsを下回ると、電圧比較器2−7の出力端子より、出力信号Bとしてパルス4−8が出力される。
【0087】
電圧比較器2−7の出力信号Bとしてパルス4−8が発生することで、RS_FF2−8は、その出力信号NRZ_OUTをLレベルに設定しようとするが、すでにステージ4−11の状態がLレベルのため、レベルはLレベルのまま遷移しない。
【0088】
NRZ_INが4−4に示すLレベルからHレベルに遷移するステージでは、RZ_INに4−6に示すパルスが発生する。
【0089】
RZ_INにパルス4−6が入力された場合、パルス4−6の振幅の絶対値が電圧比較器2−6のVreff+Voffsを超えると、電圧比較器2−6の出力信号Aとしてパルス4−7が出力される。
【0090】
電圧比較器2−6の出力信号Aとしてパルス4−7が発生することで、RS_FF2−8の出力信号NRZ_OUTが、ステージ4−12に示すHレベルに設定される。
【0091】
すなわち、コマンド・アドレス信号を受信するステージ4−13aの前に、NRZ_INとNRZ_OUTとのレベルが違っていた場合、NRZ_INがNRZ_OUTと同レベルとなる遷移が行なわれるまで、NRZ_OUTはNRZ_INと異なったレベルを保持し続ける。したがって、ステージ4−13aでNRZ_INに乗せられたコマンド・アドレス信号は、本実施形態の回路の出力NRZ_OUTでは、レベルが逆(HからL)になる。
【0092】
このNRZ_INとNRZ_OUTとのレベルが異なる状態(4−1および4−9)は、MC1−1のドライバ2−2、DIMM1−2の電圧比較器2−6、2−7、およびRS_FF2−8のいずれかの動作が不定となる場合などに発生する。
【0093】
図5に、MC1−1内部のNRZ信号NRZ_INとCAReg1−3の受信回路から出力されるNRZ信号NRZ_OUTとのレベルが異なる状態が発生する場合のMC1−1の動作例を示す。
【0094】
図5(a)において、MC1−1にセルフリフレッシュ開始5−1のコマンドが設定されると、MC1−1はデバイスの消費電力を抑えるためにMC1−1のドライバ2−2を停止させる。ドライバ2−2の停止中にNRZ_IN2−1が変化しても、RZ_IN2−4が変化しないため、NRZ_IN2−1の変化がNRZ_OUT2−9に伝わらない。このため、MC1−1のドライバ2−2が動作を再開したときにNRZ_INとNRZ_OUTのレベルが異なる状態が発生することがある。
【0095】
図5(b)において、MC1−1にパワーダウン開始5−2のコマンドが設定されると、MC1−1は、デバイスの消費電力を抑えるためにMC1−1のドライバ2−2を停止する。このため、ドライバの停止中にNRZ_IN2−1の変化がNRZ_OUT2−9に伝わらない。したがって、MC1−1のドライバ2−2が動作を再開したときにNRZ_INとNRZ_OUTのレベルが異なる状態が発生することがある。
【0096】
図5(c)において、電源投入直後の電源が安定していない状態では、MC1−1側のドライバ2−2、DIMM1−2側の電圧比較器2−6、2−7、および、RS_FF2−8などの出力状態が不定である。このため、MC1−1のドライバ2−2が動作が安定したときに、NRZ_INとNRZ_OUTのレベルが異なる状態が発生することがある。
【0097】
この不定となる状態は、図5(c)に示すような電源投入後の初期化動作の他に、DIMMの活線挿入を行なった場合にも発生する。
【0098】
本実施形態で用いるコマンド・アドレスバスでは、クロック・イネーブル(CKE)、および、チップ・セレクト(CSN)を有極性RZ信号にせず、NRZ信号のレベル信号を1対1接続で常時受信することにより、非周期的に発生するコマンド・アドレスの入力の有無を判別する。さらに、CKE、及び、CSN以外のコマンド・アドレスを有極性RZ信号とすることで、コマンド・アドレスバスを高速化すると共に、コマンド・アドレス受信前に、MC1−1のNRZ信号NRZ_INとCAReg1−3の受信回路から出力されるNRZ信号NRZ_OUTのレベルを一致させる初期化手順を行なうようにしている。
【0099】
つぎに、この初期手順(NRZ初期化手順)を説明する。本実施形態では、NRZ_INに特徴的なパルスを加えることで、コマンドアドレス受信前に、NRZ_INとNRZ_OUTのレベルを一致させる初期化を行なっている。
【0100】
図6(a)〜(g)は、NRZ初期化手順を行なう図2に示すCAReg1−3の受信回路での信号レベル遷移を示すタイミングチャートである。
【0101】
図6(a)〜(g)の各波形は、上から、発振器1−4からのDIMM1−2に入力されるシステムクロックCK、MC1−1内部の入力信号NRZ_IN、CAReg1−3へ入力信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、Hレベルから始まるRS_FF2−8の出力端子2−9からの出力信号NRZ_OUT(1)、そして、Lレベルから始まるRS_FF2−8の出力端子2−9からの出力信号NRZ_OUT(2)である。
【0102】
ステージ6−7a、6−7bで受信回路がコマンド・アドレス信号を受信する直前に、MC1−1は、図6(b)に示すようなLレベルとHレベルを一組にしたパルス6−1、6−2をNRZ_INに追加する。
【0103】
NRZ_INに、LレベルからHレベルに遷移するパルス6−1、6−2を追加することで、受信回路にコマンドが入力されるステージ6−7a、6−7bの直前で、RZ_INにパルス6−3が発生する。
【0104】
RZ_INとしてパルス6−3が入力された場合、オフセット電圧Voffsを適当に選ぶことで、電圧比較器2−6から出力信号Aとして、パルス6−4が出力される。
【0105】
電圧比較器2−6の出力信号Aとしてパルス6−4が出力されることで、RZ_FF2−8の出力信号NRZ_OUTは、Hレベルに設定される。
【0106】
つまり、Hレベルから始まるNRZ_OUT(1)は、6−5に示すようにHレベルの出力を維持する。Lレベルから始まるNRZ_OUT(2)は、出力端子2−9の電圧がHレベルに設定される為に、6−6に示すようにLレベルからHレベルに遷移する。
【0107】
したがって、DIMM1−2へのコマンドアドレス入力前のステージ6−7a、6−7bでは、NRZ_IN6−2、NRZ_OUT(1)6−5およびNRZ_OUT(2)6−6のレベルが一致する。
【0108】
本実施形態によれば、前述のNRZ初期化手順、すなわち、DIMM1−2へのコマンドアドレスの入力前に、MC1−1がLレベルとHレベルを一組にしたパルスを追加することで、方向性結合式バスで構成するコマンド・アドレスバスの信号を初期化し、入力信号と出力信号のレベルを揃えることが可能となる。
【0109】
次に、本発明の第2実施形態を説明する。
【0110】
図7は、本発明の第2実施形態が適用されたCAReg1−3の受信回路の構成図である。
【0111】
本実施形態のCAReg1−3の受信回路は、図2に示される第1実施形態のCAReg1−3の受信回路に、初期化回路7−7(破線で囲った部分)を接続して構成されている。
【0112】
なお、上記の第1実施形態と共通なCAReg1−3の回路の部分は、図2と同じ番号を用い、その詳細な説明は省略する。
【0113】
初期化回路7−7は、DIMM1−2に入力されるCK7−1、入力端子7−2、7−3、Dフリップフロップ(D_FF)7−4、ANDゲート7−5、ORゲート7−6、および、それらを接続する配線で構成される。CK7−1は、ここでは図示していない他の回路にも接続される。
【0114】
入力端子7−2、7−3は、MC1−1と1対1接続している。
【0115】
D_FF7−4は、クロック入力端子(CK)、データ入力端子(D)、リセット入力端子(R)、および、出力端子(Q)を備えている。
【0116】
クロック入力端子(CK)には、CK7−1が接続されている。データ入力端子(D)は、入力端子7−2からの配線が接続され、リセット入力端子(R)には、入力端子7−3からの配線が接続されている。出力端子(Q)からの配線は、ANDゲート7−5の片方の入力端子に接続している。
【0117】
ANDゲート7−5の2つの入力端子には、D_FF7−4の出力端子(Q)からの配線と、入力端子7−2からの配線とが各々接続されている。ANDゲート7−5の出力は、ORゲート7−6の片方の入力端子に接続している。
【0118】
ORゲート7−6の2つの入力端子には、ANDゲート7−5の出力と入力端子7−3からの配線とが接続されている。ORゲート7−6の出力Dは、RS_FF2−8aのリセット端子(R2)に接続している。
【0119】
上述したように、図7のCAReg1−3の受信回路は、初期化回路7−7の部分を除けば、図2のCAReg1−3の受信回路とほぼ同様である。異なっているのは、RS_FF2−8aが2番目のリセット端子(R2)を備えていることである。R2には、初期化回路7−7からの出力Dが接続されている。
【0120】
CAReg1−3には、次の5つの端子に対して入力信号が入力される。
【0121】
入力端子2−4には、図2の方向性結合2−3によって、有極性RZ信号のRZ_INが入力される。
【0122】
入力端子2−5には、基準電圧供給配線により基準電圧Vrefが供給される。
【0123】
入力端子7−1には、発振器1−4から、クロックバス1−6を介して、システムクロックCKが供給される。
【0124】
入力端子7−2には、MC1−1との1対1接続により、MC1−1からNRZ信号である初期化要求信号INIT_NRZ_INが入力される(図1では不図示)。
【0125】
入力端子7−3には、MC1−1との1対1接続により、MC1−1からNRZ信号であるリセット信号RESETが入力される(図1では不図示)。
【0126】
RZ_INは、上記の第1実施形態と同様に、電圧比較器2−6、2−7において、Vrefと比較される。その比較の結果は、RS_FF2−8aのセット入力端子(S)と、リセット端子(R1)に、入力される。
【0127】
一方、入力端子7−1から入力されたCKは、D_FF7−4のクロック入力端子(CK)に入力される。入力端子7−2から入力されたINIT_NRZ_INは、D_FF7−4のデータ入力端子(D)に入力される。また、INIT_NRZ_INを反転させた値は、ANDゲート7−5へ入力される。入力端子7−3から入力されたRESETは、D_FF7−4のリセット入力端子(R)と、ORゲート7−6へと、入力される。
【0128】
図8(a)〜(i)は、図7に示すCAReg1−3の受信回路における、入出力信号の遷移を表わすタイミングチャートである。
【0129】
図8(a)〜(i)の各波形は、上から、入力端子7−1へ入力されるシステムクロックCK、入力端子7−2へ入力されるNRZ信号レベルの初期化要求信号INIT_NRZ_IN、D_FF7−4の出力信号C、ORゲート7−6の出力信号D、入力端子2−4へ入力される有極性RZ信号 RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、入力端子7−3へ入力されるリセット信号RESET、そして、RS_FF2−8aの出力端子2−9から出力されるNRZ信号NRZ_OUTである。また、ステージ8−6a、8−6bにおいて、コマンド・アドレス信号が、CAReg1−3に、RZ_INとして入力される。
【0130】
入力端子7−1、7−2および7−3に対し、図8(a)、(b)および(h)に示すCK、INIT_NRZ_INおよびRESETの3種類の信号が、各々入力される。上記3種類の信号は、そのままD_FF7−4に入力される。
【0131】
D_FF7−4において、INIT_NRZ_INのパルス8−1はCKの立上りエッジでラッチされて、出力信号Cとしてパルス信号8−2が出力される。
【0132】
ANDゲート7−5において、INIT_NRZ_INの反転信号と、D_FF7−4の出力信号Cとの論理和が取られて、その出力がORゲート7−6の一方の入力端子に入力される。
【0133】
ORゲート7−6では、ANDゲート7−5の出力と、RESETとの論理和が取られて、出力信号Dとして出力される(図8(d))。
【0134】
具体的には、INIT_NRZ_INのLレベルの入力と、D_FF7−4の出力信号CのHレベル出力とにより、ANDゲート7−5は、Hレベルを出力する。RESET入力端子がLレベルの入力の場合、ORゲート7−6は出力信号Dとして、パルス信号8−3を出力する。
【0135】
図2の方向性結合2−3によって、NRZ_IN(図8では不図示)は、コマンド・アドレスが入力されるステージ8−6aにおいて、有極性RZ信号RZ_INのパルス8−4となる。
【0136】
パルス8−4は入力端子2−4に入力され、入力端子2−5から入力されたVrefと、電圧比較器2−6、2−7で、それぞれ比較される。Voffsを適当な値に定めることによって、電圧比較器2−6の出力信号Aからパルス8−5が出力される。一方、電圧比較器2−7の出力信号Bは、Lのままである。
【0137】
ここで、INIT_NRZ_INは、パルス8−1により発生するパルス8−3が、パルス8−5とHレベルが重ならないように、予め定めてある。
【0138】
RS_FF2−8aのセット端子(S)には、電圧比較器2−6の出力信号Aが、2つのリセット端子(R1、R2)には、電圧比較器2−7の出力信号BおよびORゲート7−6の出力信号Dが、各々入力されている。したがって、RS_FF2−8aの出力NRZ_OUTは、パルス8−3および8−5の立ち上がりで切り替わる。よって、出力NRZ_OUTは、初期状態のHレベルから、Lレベル8−7に遷移し、また、Hレベル8−8に遷移する。
【0139】
その結果、コマンド・アドレスが設定される8−6a、および、8−6bの前において、初期化要求信号INIT_NRZ_INによって、NRZ_OUTのレベルと、MC1−1側の入力端子2−1から出力されるNRZ_INのレベルとが一致する。
【0140】
上述したように、本発明の第2実施形態は、図7に示す初期化回路7−7を、有極性RZ信号受信回路のRS_FF2−8aに接続し、初期化要求信号INIT_NRZ_INを初期化回路7−7に入力している。これにより、コマンド・アドレスが設定される直前に、MC1−1側の入力端子2−1でのNRZ_INのレベルとRS_FF2−8aの出力NRZ_OUTのレベルとを一致させる初期化が可能となる。
【0141】
なお、図7に示す初期化回路7−7は、コマンドアドレスが設定される直前にNRZ_INとNRZ_OUTのレベルを一致させるものであれば、他の構成も可能である。
【0142】
次に本発明の第3実施形態を説明する。
【0143】
図9は、本発明の第3実施形態が適用されたエラー検出回路付のCAReg1−3の受信回路の構成図である。
【0144】
図9は、上記の第1実施形態である図2のCAReg1−3に、ANDゲート9−1、9−2、ORゲート9−3、RSフリップフロップ(RS_FF)9−4、エラー検出出力端子9−5、チップセレクト信号入力端子(CSN)9−6、リセット端子7−3、および、エラー検出リセット端子9−7が追加された構成を有する。
【0145】
RS_FF9−4は、セット端子(S1、S2)、リセット端子(R)、および、出力端子(Q)を備えている。RS_FF9−4は、RS_FF2−8、2−8aと異なり、セット端子が2つあって、2つのうちどちらかがHレベルになると、出力端子Qの出力がHレベルになる。
【0146】
ANDゲート9−1、9−2は、RS_FF2−8で保持し出力している現在のデータと、RS_FF2−8の入力データとの比較を行い、コマンド・アドレス受信中のエラー検出する為のゲートである。ANDゲート9−1、9−2は、エラーを検出するとHレベルを出力する。
【0147】
ANDゲート9−1の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−6の出力端子、および、RS_FF2−8の出力端子Qに接続されている。
【0148】
ANDゲート9−2の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−7の出力端子、および、RS_FF2−8の反転出力端子QNに接続されている。
【0149】
ANDゲート9−1、9−2の出力端子は、RS_FF9−4のS1、S2の入力端子に接続されている。
【0150】
RS_FF9−4は、ANDゲート9−1、9−2で検出したエラー情報を保持するためのものである。
【0151】
RS_FF9−4は、受信したデータからエラーを検出すると、エラー検出出力端子9−5をHレベルとし、他の回路にエラーを検出したことを通知する。エラーがない通常の場合、この出力端子9−5をLレベルとする。
【0152】
電源投入時、システムの起動時、あるいは、コマンド・アドレスバスに有効なデータが送られてきていない場合等においては、RS_FF9−4の状態をリセットするために、MC1−1は、エラー検出リセット端子9−7をHレベルにする。この端子9−7は通常使用時にはLレベルにしておく。
【0153】
次に、図9に示すCAReg1−3の受信回路の動作を説明する。
【0154】
図10(a)〜(i)は、図9に示すCAReg1−3の受信回路の各部における入出力信号の遷移を表わすタイミングチャートである。
【0155】
図10(a)〜(i)の各波形は、上から、DIMMに入力されるシステムクロックCK、入力端子9−6に入力されるチップセレクト信号CSN、有極性RZ信号入力端子2−4に入力される有極性RZ信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、RS_FF2−8の出力端子2−9から出力されるNRZ信号NRZ_OUT、ANDゲート9−1の出力信号E、ANDゲート9−2の出力信号F、そして、エラー検出出力端子9−5からの出力信号ERR1である。
【0156】
ここで、RZ_INに、外部からノイズなどの影響を受けたことにより、Vreff+Voffsの電圧を超えるパルス11−2が、入力されたとする。
【0157】
パルス11−2により、電圧比較器2−6の出力信号Aにパルス11−4が発生する。そして、RS_FF2−8は、NRZ_OUTをHレベルにしようとする。
【0158】
しかし、パルス11−1によって発生した電圧比較器2−6の出力信号Aのパルス11−3により、既に、NRZ_OUTはHレベル11−5となっている。
【0159】
このことから、新たなパルス11−2によるNRZ_OUTの変化方向と、既にRS_FF2−8が保持しているデータとの間に矛盾が生じ、エラー(入力レベル(極性)エラー)であることが分かる。すなわち、RZ_INに同じレベル(極性)のパルスが連続して入力されたことが分かる。
【0160】
この場合、ANDゲート9−1の第1の入力であるCSN端子9−6からの信号は(チップセレクトされていないため)、Lレベルである。ANDゲート9−1の他の2つの入力である、RS_FF2−8の出力信号NRZ_OUTと電圧比較器2−6の出力信号Aとは、共にHレベルである。したがって、ANDゲート9−1の出力信号EはHレベルのパルス11−6となる。この出力信号Eは通常Lレベルである。
【0161】
このANDゲート9−1の出力信号EがHレベルのパルス11−6になることで、RS_FF9−2の出力端子9−5から出力される出力信号ERR1がHレベル11−7となり、エラーを検出したことを他の回路に通知する。この出力信号ERR1の状態は、システムリセット端子7−3またはエラー検出リセット端子9−7がHレベルになるまで保持される。
【0162】
以上のように、本実施形態は、上記の第1実施形態に、チップセレクト信号CSNの入力とエラー検出用の回路とを接続することにより、非周期的に発生するDRAMへのコマンド・アドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号の、受信データのレベル異常によるコマンド・アドレス伝送中のエラー検出が可能となる。
【0163】
なお、図9に示すエラー検出用の回路は、出力されるチップセレクト信号によりコマンドアドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号のエラーを検出できるものであれば、他の構成も可能である。
【0164】
次に本発明の第4実施形態を説明する。
【0165】
図11は、本発明の第4実施形態に用いられたCAReg1−3のエラー検出回路付の受信回路の構成図である。
【0166】
図11は、上記の第2実施形態で説明した図7のCAReg1−3に、エラー検出回路を接続した構成を有する。エラー検出回路は、ANDゲート9−1、9−2、ORゲート9−3、RSフリップフロップ(RS_FF)9−4、エラー検出出力端子9−5、チップセレクト信号入力端子CSN9−6、および、エラー検出リセット端子ERR_RST9−7を有する。
【0167】
RS_FF9−4は、セット入力端子2本S1、S2とリセット入力端子R、および、出力端子Qを備えている。RS_FF9−4は、RS_FF2−8aと異なり、セット入力端子が2本あって、2本のうちどちらかがHレベルになると、出力端子QがHレベルになる。
【0168】
ANDゲート9−1、9−2は、RS_FF2−8aで保持し出力している現在のデータと、RS_FF2−8aの入力データとの比較を行い、コマンド・アドレス受信中のエラー検出する為のゲートである。このANDゲートは、エラーを検出するとHレベルを出力する。
【0169】
ANDゲート9−1の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−6の出力端子、および、RS_FF2−8aの出力端子Qに接続されている。
【0170】
ANDゲート9−2の3つの入力端子は、それぞれ、CSN入力端子9−6、電圧比較器2−7の出力端子、および、RS_FF2−8aの反転出力端子QNに接続されている。
【0171】
ANDゲート9−1、9−2の出力端子E、Fは、RS_FF9−4の入力端子S1、S2に接続されている。
【0172】
RS_FF9−4は、ANDゲート9−1、9−2で検出したエラー情報を保持するためのものである。
【0173】
RS_FF9−4は、受信したデータからエラーを検出すると、エラー検出出力端子9−5をHレベルとし、他の回路にエラーを検出したことを通知する。エラーがない通常の場合、この出力端子9−5をLレベルとする。
【0174】
電源投入時、システムの起動時、あるいは、コマンド・アドレスバスに有効なデータが送られてきていない場合等においては、RS_FF9−4の状態をリセットするために、エラー検出リセット端子9−7をHレベルにする。この端子9−7は通常使用時にはLレベルにしておく。
【0175】
次に、図11に示すCAReg1−3の受信回路の動作を説明する。
【0176】
図12(a)〜(l)は、図11に示すCAReg1−3の受信回路の各部における、入出力信号の遷移を表わすタイミングチャートである。
【0177】
図12(a)〜(l)の各波形は、上から、入力端子7−1に入力されるシステムクロックCK、入力端子9−6に入力されるチップセレクト信号CSN、入力端子7−2に入力されるNRZ信号レベルの初期化要求信号INIT_NRZ_IN、D_FF7−4の出力信号C、ORゲート7−6の出力信号D、入力端子2−4に入力される有極性RZ信号RZ_IN、電圧比較器2−6の出力信号A、電圧比較器2−7の出力信号B、RS_FF(1)2−8aの出力信号NRZ_OUT、ANDゲート9−1の出力信号E、ANDゲート9−2出力信号F、そして、RS_FF(2)9−4から出力されるエラー検出出力(ERR1)である。
【0178】
ここで、RZ_INに、外部からノイズなどの影響を受けたことにより、Vreff−Voffsの電圧を下回るパルス12−2が入力されたとする。
【0179】
パルス12−2により、電圧比較器2−7の出力信号Bとしてパルス12−3が発生する。パルス12−3は、RS_FF(1)2−8aのリセット端子R1に入力される。パルス12−3の入力により、RS_FF2−8aは、出力端子QからLレベルの信号を出力する。すなわち、NRZ_OUTをLレベルにしようとする。
【0180】
しかし、既に、初期化要求信号INIT_NRZ_INのパルス12−1によって、NRZ_OUTはLレベル12−4となっている。
【0181】
このことから、新たなパルス12−2によるNRZ_OUTの変化方向とRS_FF(1)2−8aが保持し出力しているNRZ_OUTのレベルとの間に矛盾が生じ、エラー(入力レベル(極性)エラー)であることが分かる。
【0182】
この場合、ANDゲート9−2の第1の入力であるCSN端子9−6からのCSNの反転信号は(チップセレクトされていないため)、Hレベルである。ANDゲート9−2の他の2つの入力である、RS_FF2−8aの出力信号QN、電圧比較器2−7の出力信号Bは、共にHレベルである。したがって、ANDゲート9−2の出力信号FはHレベルのパルス12−5となる。この出力信号Fは通常Lレベルである。
【0183】
このANDゲート9−2の出力信号FがHレベルのパルス12−5になることで、RS_FF9−4の出力端子9−5から出力される出力信号ERR1がHレベル12−6となり、エラーを検出したことを他の回路に通知する。この出力ERR1の状態は、システムリセット端子7−3またはエラー検出リセット端子9−7がHレベルになるまで保持される。
【0184】
以上のように、本実施形態は、上記の第2実施形態に、チップセレクト信号CSNの入力とエラー検出用の回路とを接続することにより、非周期的に発生するDRAMへのコマンド・アドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号の、受信データのレベル異常によるコマンド・アドレス伝送中のエラー検出が可能となる。
【0185】
なお、図11に示すエラー検出用の回路は、チップセレクト信号によりコマンドアドレスの有効範囲を識別し、前記有効範囲における有極性RZ信号のエラーを検出できるものであれば、他の構成も可能である。
【0186】
次に本発明の第5実施形態を説明する。
【0187】
図13は、本発明の第5実施形態が適用されたCAReg1−3の構成図である。
【0188】
CAReg1−3は、NRZ変換回路16−1と、ORゲート16−6、13−9と、リタイミング回路13−6と、イレギュラーコマンド入力エラー検出回路13−7と、入力端子2−4、1−5aと、出力端子1−10、16−8と、ドライバ16−9、16−10と、上記構成要素の各々を図13のように接続する配線とを備えて構成される。
【0189】
NRZ変換回路16−1の入力は、RZ_INの入力端子2−4とバス配線を介して接続している。また、NRZ変換回路16−1の2つの出力は、ORゲート16−6およびリタイミング回路13−6に接続している。
【0190】
NZR変換回路16−1は、電圧比較器で構成されるRZ受信回路16−2と、RS_FFで構成されるNRZレベル変換回路16−4、および、前記2つの回路16−2、16−4の出力を比較してNRZ信号レベル変換時のレベルを確認する入力極性エラー検出回路16−3とを有する。
【0191】
なお、複数の方向性結合2−3により複数の入力端子2−4がある場合、CAReg1−3内には、入力端子2−4と同数のNRZ変換回路16−1がある。
【0192】
ORゲート16−6への入力は、NRZ変換回路16−1からの出力16−5と接続し、ORゲート16−6の出力は、ORゲート13−9の入力に接続している。
【0193】
リタイミング回路13−6の入力の一方は、NRZ変換回路16−1の出力13−5である。リタイミング回路13−6の入力のもう一方は、ドライバ16−9を介して入力端子1−5aに入力された入力信号(CKE信号、CSN信号)である。
【0194】
リタイミング回路13−6の出力信号16−7は、イレギュラーコマンド入力エラー検出回路13−7へ入力されると共に、ドライバ16−10を介して、出力端子16−8から出力される。
【0195】
イレギュラーコマンド入力エラー検出回路13−7からの出力信号13−8は、ORゲート13−9に入力される。ORゲート13−9の出力信号は、出力端子1−10から出力される。
【0196】
図13に示すCAReg1−3の動作を説明する。
【0197】
方向性結合2−3により、有極性RZ信号である入力信号RZ_INが、入力端子2−4に入力される。また、NRZ信号であるCKEとCSNが、入力端子1−5aに入力される。
【0198】
なお、複数の方向性結合2−3がある場合は、複数の入力端子2−4に複数の有極性RZ信号RZ_INが入力される。
【0199】
入力信号RZ_INは、NZR変換回路16−1に入力される。RZ_INは、先ずRZ信号受信回路16−2に入力された後、NRZレベル変換回路16−4を経て、NRZ信号である出力13−5となる。また、RZ_INは、RZ信号受信回路16−2を経て、入力極性エラー検出回路16−3に入力される。入力極性エラー検出回路16−3は、入力信号RZ_IN毎に入力極性エラー検出を行い、RZ_INのエラー16−5をレジスタに格納する。
【0200】
入力信号RZ_IN毎に検出されたエラー16−5は、ORゲート16−6によってまとめられてエラー信号9−5(ERR1)として、ORゲート13−9に出力される。
【0201】
一方、NRZレベル変換回路16−4から出力されるNRZ信号13−5とNRZ信号で入力されるCKEおよびCSNは、リタイミング回路13−6において、システムクロックCK、CKN(図13では、不図示)に同期化され出力される。リタイミング回路13−6で同期化された出力信号16−7は、DRAM_OUTとして、出力端子16−8から出力されると共に、イレギュラーコマンド入力エラー検出回路13−7に入力される。
【0202】
イレギュラーコマンド入力エラー検出回路13−7は、出力信号16−7(コマンド・アドレス信号)の監視を行う。エラー検出回路13−7は、CAReg1−3に接続したDRAM1−21が受信可能なコマンド・アドレス信号(DRAM1−21のスペックで規定された、DRAM1−21の状態遷移を指令するコマンド・アドレス信号)を、メモリに保持している。そして、エラー検出回路13−7は、DRAM1−21が受信可能なコマンド・アドレス信号以外のコマンド・アドレス信号を検出すると、エラー状態をレジスタに格納すると共に、エラー出力信号13−8(ERR2)を出力する。
【0203】
エラー出力信号9−5(ERR1)、13−8(ERR2)は、ORゲート13−9で比較され、そのいずれかがエラー出力信号1−10(ERR)として、出力端子1−10から出力される。
【0204】
本実施形態を、更に詳細に説明する。
【0205】
図14は、図13に示すCAReg1−3への入出力と、CAReg1−3を構成する回路を更に詳細に図示するものである。
【0206】
CAReg1−3は、入出力インタフェースとしてMCインタフェース500、システムクロック入力600、DRAMインタフェース700を有する。CAReg1−3は、有極性RZ差動受信回路13−1、位相補正回路13−2、有極性RZ受信回路13−3、NRZ受信回路13−4、リタイミング回路13−6、イレギュラーコマンド入力エラー検出回路13−7、および、ドライバ16−9、16−10を備えて構成される。
【0207】
システムクロック入力600は図1の発振器1−4より供給される、正論理側クロック信号CKおよび負論理側クロック信号CKNを入力する。CK、CKNを入力する1対の入力端子20−4を有する。
【0208】
MCインタフェース500は、入力端子1−5a、1−8、7−3、および1−10から構成される。端子1−5aにはCSNおよびCKEが、端子1−8にはRASN、CASN、WEN、Adressが、端子7−3にはRESETが、そして、端子1−10にはERRが、それぞれ入力される。
【0209】
DRAMインタフェース700は、出力端子20−1〜20−3を有する。出力端子20−1からはRASN、CASN、WEN、Adressが、出力端子20−2からはCSNが、そして、出力端子20−3からはCKEが出力される。
【0210】
RZ差動受信回路13−1では、図2に示すCAReg1−3の受信回路の基準電圧(Vref)供給配線2−5の代わりに、もう1つの入力端子が設けられている。2つの方向性結合2−3によって発生する2つの有極性RZ信号CK、CKNが、RZ差動受信回路13−1に入力される。
【0211】
有極性RZ差動受信回路13−1の出力端子Q、QNには、位相補正回路13−2が接続されている。位相補正回路13−2は、入力されたシステムクロックCKおよびCKNの位相を調整するために設けた回路である。位相補正回路13−2の出力は、リタイミング回路13−6のD_FF各々のクロック入力端子(CK)に接続されている。
【0212】
有極性RZ受信回路13−3は、図9に示されるCAReg1−3の受信回路を、少なくとも1つ備えて構成される。有極性RZ受信回路13−3への入力は、方向性結合2−3から入力端子1−8を介して、有極性RZ信号RASN、CASN、WEN、Adressが入力される。また、スタブ接続により入力端子7−3を介して、NRZ信号であるRESETが入力される。
【0213】
有極性RZ受信回路13−3は、入力端子1−8に入力された有極性RZ信号の各々を対応するRS_FFによってNRZ信号に変換し、出力信号13−5とする。また、極性エラー信号9−5をERR1として出力する。
【0214】
NRZ受信回路13−4には、入力端子1−5aを介してスタブ接続により、NRZ信号であるCKEとCNSが入力される。入力されたCKEとCNSは、ドライバ16−9を介して、NRZ受信回路13−4から出力される。
【0215】
有極性RZ受信回路13−3の出力とNRZ受信回路13−4の出力端子は、リタイミング回路13−6の入力端子に接続されている。
【0216】
リタイミング回路13−6は、有極性RZ受信回路13−3およびNRZ受信回路13−4と接続される入力端子毎に、D_FFが各々設けられている。この入力端子は、D_FFのデータ入力端子(D)に接続されている。D_FF各々のクロック入力端子(CK)には、位相補正回路13−2の出力が接続されている。D_FFのリセット入力端子(R)は、リセット入力端子7−3と接続され、RESETが入力される。
【0217】
リタイミング回路13−6のD_FFのデータ入力端子(D)に入力されたNRZ信号13−5、CSNおよびCKEは、各々のD_FFによって、クロック入力端子(CK)に入力された位相補正後のシステムクロックに同期する。そして、同じタイミングで、D_FFの出力端子(Q)から出力され、ドライバ16−10を介して、出力端子20−1、20−2および20−3に出力される。
【0218】
つまり、リタイミング回路13−6内のD_FF各々は、有極性RZ受信回路13−3とNRZ受信回路13−4との違いから各々の出力に発生するディレイ差をなくす為に、位相補正回路13−2で調整したラッチタイミングで同期化するために設けたものである。
【0219】
イレギュラーコマンド入力エラー検出回路13−7の入力端子は、リタイミング回路13−6のD_FFの出力端子(Q)と接続されている。上述したようにイレギュラーコマンド入力エラー検出回路13−7は、CAReg1−3に接続したDRAM1−21の受信可能なコマンド・アドレス信号を、そのメモリに予め保持している。リタイミング回路13−6のD_FF出力端子(Q)からDRAM1−21へ出力されるコマンド・アドレス信号と、受信可能なコマンド・アドレス信号を比較することにより、DRAM1−21が受信不可能なコマンド・アドレス信号を検出すると、エラー検出出力端子13−8から出力される信号ERR2は、Hレベルとなる。エラーなしの通常の場合、この端子はLレベルである。そして、ERR2は、ORゲート13−9に出力される。
【0220】
ORゲート13−9の2つの入力は、有極性RZ受信回路13−3から出力されるERR1と、イレギュラーコマンド入力エラー検出回路13−7から出力されるERR2である。
【0221】
ORゲート13−9の出力ERRは、出力端子1−10に出力され、非接触バスにより複数のDIMMで共有し、MC1−1のERR入力端子1−12によりRZ信号で伝送される。これにより、CAReg1−3は、他の回路にエラーを検出したことを通知する
以上のように、本実施形態によるCAReg1−3を用いることで、データ転送の高速化に伴って発生するDRAM1−21へのコマンド・アドレス端子のディレイ差を低減することが可能になる。また、本実施形態によるCAReg1−3を用いることで、DRAM1−21への出力するコマンド・アドレスバスの信号を監視して、DRAM1−21が受信不可能なコマンド・アドレスバスの信号を、エラーとして検出することが可能となる。
【0222】
なお、本実施形態において図13および図14に示すCAReg1−3の回路は、有極性RZ受信回路13−3とNRZ受信回路13−4との違いから生じるコマンド・アドレス信号のディレイ差を低減することができるものであれば、他の構成も可能である。
【0223】
次に、本発明の第6実施形態を説明する。
【0224】
図15は、本発明の第6実施形態が適用された、CAReg1−3の概略構成図である。
【0225】
なお、本実施形態において、上記の第5実施形態と共通する構成に関しては、共通の番号を用い、説明を省略する。また、図15において、NRZ受信回路13−4、初期化回路7−7、入力極性エラー検出回路16−3、および、イレギュラーコマンド入力エラー検出回路13−7は省略している。
【0226】
本実施形態では、上記の第5実施形態におけるリタイミング回路13−6を応用した速度変換回路14−1を、新たにCAReg1−3に適用している。
【0227】
CAReg1−3の入出力端子は、n個の有極性RZ信号入力端子2−4と、2n個の出力端子14−5と、初期化要求信号INIT_NRZ_INの入力端子7−2と、リセット信号RESETの入力端子7−3とを備えて構成される。
【0228】
CAReg1−3の内部回路は、有極性RZ差動受信回路13−1と、位相補正回路13−2aと、有極性RZ受信回路13−3aと、速度変換回路14−1とを備えて構成される。
【0229】
有極性RZ差動受信回路13−1の出力は、位相補正回路13−2aに入力され、その出力は位相の反転した2つのクロック信号CK1およびCK2となる。
【0230】
有極性RZ受信回路13−3aは、上記の第5実施形態による有極性RZ受信回路13−3と共通の構成である。しかし、コマンド・アドレスピン(入出力端子)数、電圧比較器2−6、2−7およびRS_FFの数を半分にしている。n個の入力端子2−4から、n個の有極性RZ入力信号RZ_IN#1〜#nが、有極性RZ受信回路13−3aに入力される。そして、n個の電圧比較器2−6,2−7およびn個のRS_FF2−8を有する有極性RZ受信回路13−3aで変換された後、n個のRS_FF2−8の出力端子Qから、n個のNRZ信号NRZ_OUT#1〜#nとして、速度変換回路14−1へと出力される。
【0231】
速度変換回路14−1は、図15に示すように、n個の入力端子と、n個のDフリップフロップD_FF1(14−2)と、n個のDフリップフロップD_FF2(14−3)と、n個のDフリップフロップD_FF3(14−4)とを有する。n個のD_FF2(14−3)の出力端子Qは、アンプ16−11を介して、n個の出力端子14−5に接続されている。また、n個のD_FF3(14−4)の出力端子は、アンプ16−11を介して、n個の出力端子14−5に接続されている。
【0232】
更に、位相補正回路13−2aからの出力CK1が、n個のD_FF1(14−2)各々の入力端子(CK)に、入力している。また、位相補正回路13−2aからの出力CK2が、n個のD_FF2(14−3)およびn個のD_FF3(14−4)の各々の入力端子(CK)に、入力している。
【0233】
入力端子7−3からCAReg1−3に入力されるリセット信号RESETは、D_FF1、D_FF2およびD_FF3の全てのリセット端子(R)に入力される。
【0234】
n個のD_FF1(14−2)とn個のD_FF3(14−4)の各々の入力端子(D)には、n個の有極性RZ受信回路13−3aからの出力NRZ_OUT#1〜#nが入力する。例えば、1番目の出力NRZ_OUT#1は、1番目のD_FF1#1(14−2)の入力端子(D)と1番目のD_FF3#1(14−4)の入力端子(D)とに入力される。また、n番目の出力NRZ_OUT#nは、n番目のD_FF1#n(14−2)の入力端子(D)とn番目のD_FF3#n(14−4)の入力端子(D)とに入力される。
【0235】
n個のD_FF1の出力端子(Q)からの出力Gは、各々D_FF2の入力端子(D)に入力される。すなわち、1番目のD_FF1#1の出力G#1は、1番目のD_FF2#1の入力端子(D)に入力される。また、n番目のD_FF1#nの出力G#nは、n番目のD_FF2#nの入力端子(D)に入力される。
【0236】
n個のD_FF2の出力端子(Q)の出力は、各々、ドライバ16−11を介して、CAReg1−3のn個の出力端子14−5から、CMD#2N−1(Nは、1…n)として出力される。すなわち、1番目のD_FF2#1の出力端子(Q)からの出力は、1番目の出力端子14−5からCMD#1として出力される。また、n番目のD_FF2#nの出力端子(Q)からの出力は、2n−1番目の出力端子14−5から、CMD#2n−1として出力される。
【0237】
n個のD_FF3の出力端子(Q)からの出力は、各々、ドライバ16−11を介して、CAReg1−3のn個の出力端子14−5からCMD#2N(Nは、1…n)として出力される。すなわち、1番目のD_FF3#1の出力端子(Q)からの出力は、2番目の出力端子14−5からCMD#2として出力される。また、n番目のD_FF3#nの出力端子(Q)からの出力は、2n番目の出力端子14−5からCMD#2nとして出力される。
【0238】
上記構成を有するDIMM内に備えられたCAReg1−3の動作を説明する。
【0239】
図16(a)〜(j)は、図15に示すCAReg1−3の各部分における、信号レベルの遷移を示すタイミングチャートである。
【0240】
図16(a)〜(j)に示す各波形は、上から、位相補正回路13−2aから出力されるクロック信号CK1およびCK2、入力端子7−2に入力されるNRZ信号レベルの初期化要求信号INIT_NRZ_IN、1番目の入力端子2−4に入力される有極性RZ入力信号RZ_IN#1、1番目の入力端子2−4に接続された電圧比較器2−6の出力信号A、1番目の入力端子2−4に接続された電圧比較器2−7の出力信号B、RS_FF#1(2−8)の出力信号NRZ_OUT#1、D_FF1#1(14−2)の出力信号G#1、D_FF2#1(14−3)の出力信号CMD#1、そして、D_FF3#1(14−4)の出力信号CMD#2である。
【0241】
システムクロックCKの立上りと立下りに同期してDDR(Double Data Rate)でコマンド・アドレスを入力することにより、1クロック幅の間に、入力端子2−4にRZ_IN#1としてパルス信号15−1、15−2が入力される。15−1、15−2のパルス信号を受信することによって、RS_FF#1(2−8)の出力NRZ_OUT#1にHレベル15−3とLレベル15−4とが発生する。
【0242】
NRZ_OUT#1に発生したHレベル15−3をCK2の立上りで保持して、D_FF1#1(14−2)の出力信号G#1をNRZ_OUT#1と同じHレベル15−5へシフトさせる。
【0243】
出力信号G#1のHレベル15−5とNRZ_OUT#1のLレベル15−4をCK1の立上りで保持して、D_FF2#1(14−3)の出力信号CMD#1のHレベル15−6にシフトさせる共に、D_FF3#1(14−4)の出力信号CMD#2をNRZ_OUT#1と同じLレベル15−7へシフトさせ、SDR(Single Data Rate)のタイミングのCK1に同期化させる。
【0244】
以上のように、本実施形態によるコマンド・アドレスレジスタ回路を用いることで、Double Data Rateで入力されたコマンド・アドレス信号RZ_IN#1を、D_FF2#1(14−3)の出力信号CMD#1と、D_FF3#1(14−4)の出力信号CMD#2とが示すSDR幅に速度変換することができる。したがって、RZ受信回路に入力される端子数を、出力端子数に比べて削減することが可能となる。
【0245】
言い換えるならば、入力コマンド・アドレス信号RZ_INの速度を2倍にし、出力コマンド・アドレス信号の速度と出力端子数を変えないで、入力端子数を削減することができる。
以上、本発明の各実施形態について説明した。
【0246】
上記の各実施形態によれば、コマンド・アドレスバスに有極性RZ信号を使うことによって、データ伝送を高速に行うことが可能になる。
【0247】
また、上記の第3〜第6実施形態によれば、有極性RZ信号毎に極性を確認するエラー検出回路や、DRAMへのイレギュラーコマンド・アドレス信号を検出するエラー検出回路を設けているので、信頼性の高いバスシステムを構築することが可能となる。
【0248】
また、上記の第6実施形態によれば、入力側コマンド・アドレス信号の速度を2倍に上げることにより、前記入力側コマンド・アドレス信号のピン数を削減し、低コスト化が可能となる。
【0249】
なお、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【0250】
例えば、図13に示すCAReg1−3の構成に図7に示す初期化回路7−7を追加した構成も考えられる。図17は、初期化要求信号INIT_NZR_INを入力する入力端子56と、入力端子56と接続する初期化回路7−7と、初期化回路7−7の出力をNRZレベル変換回路へ入力する構成を、図13に追加したものである。
【0251】
初期化回路7−7では、NRZレベル変換回路16−4へのリセットタイミングパルスを生成し、前記NRZレベル変換回路16−4の出力13−5の出力レベルを初期化する。これにより、第5実施形態とは異なる方法で初期化の効果を得ることが期待できる。
【0252】
また、上記の実施形態では、メモリモジュールとしてDIMMを用いる場合を例にとり説明したが、本発明は様々なメモリモジュールに適用できる。
【0253】
【発明の効果】
以上説明したように、本発明によれば、モジュール全体の転送レートを向上させることができる。また、コマンド・アドレスバスの受信の信頼性を向上させることができる。また、低コスト化の可能なバスシステムを提供することができる。
【図面の簡単な説明】
【図1】有極性RZ信号を用いるコマンドアドレスバス接続を説明する図である。
【図2】第1実施形態の概略を示す図である
【図3】第1実施形態の動作を説明するためのタイミングチャートである。
【図4】コマンド・アドレス信号受信動作を説明するためのタイミングチャートである。
【図5】コマンドアドレスの動作モードを説明する図である。
【図6】第1実施形態の初期化動作を説明するタイミングチャートである。
【図7】第2実施形態の概略を示す図である。
【図8】第2実施形態の初期化動作を説明するタイミングチャートである。
【図9】第3実施形態の概略を示す図である。
【図10】第3実施形態の動作を説明するタイミングチャート図である。
【図11】第4実施形態の概略を示す図である。
【図12】第4実施形態の動作を説明するタイミングチャートである。
【図13】第5実施形態の概略を示すブロック図である。
【図14】第5実施形態の概略を示す図である。
【図15】第6実施形態の概略を示す図である。
【図16】第6実施形態の動作を説明するタイミングチャートである。
【図17】初期化回路付きコマンドアドレスレジスタの概略を示すブロック図である。
【図18】従来のコマンドアドレスレジスタの概略を示すブロック図である。
【図19】従来技術の概略を示す図である。
【符号の説明】
1−1・・・メモリコントローラ、1−2・・・デュアル・インライン・メモリモジュール、1−3・・・コマンド・アドレスレジスタ、1−4・・・発振器
1−5・・・データバス、1−6・・・システムクロック、
1−7a、1−7b・・・コマンド・アドレスバス、1−12・・・エラーバス、
1−9、1−11、1−13、1−14・・・終端抵抗
1−10・・・エラー検出出力、1−21・・・DRAM
1−101・・・送信回路、1−102・・・受信回路、1−103・・・エラー受信回路
1−211・・・受信回路、1−212・・・送信回路
1−301・・・クロック受信回路
1−302、1−303・・・コマンドアドレス受信回路
1−304・・・エラー信号送信回路
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bus system having a command / address bus shared by a plurality of modules and a memory module connected to the bus system.
[0002]
[Prior art]
In recent years, with the improvement of the operating frequency of processors, the speed of buses and the capacity of memories have been increasing. In recent years, some bus systems require a transfer rate of 1.6 Gbps. In addition, as the capacity of the memory increases, the memory becomes multi-module, and the bus system for connecting them has become more complicated.
[0003]
FIG. 18 shows an example of a conventional bus system. In this bus system, an example of bus connection between a memory controller (MC) 10-1 and a plurality of DIMMs 10-2 is shown.
[0004]
A data bus 18-2, a system clock bus 18-3, command address buses 18-4a and 18-4b, and an error bus 18-5 are connected to the MC 10-1.
[0005]
The DIMM 10-2 includes a plurality of DRAMs 10-21 and a command address register (CAReg) 10-3.
[0006]
The DRAM 10-21 is connected to the MC 10-1 via the data bus 18-2 to transmit and receive data. At this time, the data bus 18-2 is a wiring branching to the DRAM 10-21 by a stub 18-1.
[0007]
The CAReg 10-3 is connected to the MC 10-1 by a system clock bus 18-3, which is an input bus from the MC 10-1, and command address buses 18-4a and 18-4b. In addition, an error bus 18-5 is provided as an output bus to the MC 10-1.
[0008]
The MC 10-1 and the DIMM 10-2 receive the system clock (CK) supplied from the oscillator 10-4 via the system clock bus 18-3.
[0009]
The command address bus 18-4a directly connects the MC 10-1 and the CAReg 10-3 on a one-to-one basis, and sends a command / address signal (CS: chip select, CKE: clock enable) from the MC 10-1 to the CAReg 10-3. Is sending to.
[0010]
The command address bus 18-4b connects MC10-1 and CAReg10-3 via a stub 18-1. The command address signal transmitted from the MC 10-1 to the CAReg 10-3 includes a row address strobe (RASN), a column address strobe (CASN), a write enable (WEN), an address, and the like.
[0011]
The error bus 18-5 directly connects the MC 10-1 and the CAReg 10-3 on a one-to-one basis. The error bus 18-5 transmits the parity error signal (ERR) detected by the CAReg 10-3 to the MC 10-1.
[0012]
The data bus 18-2 uses a double data rate (DDR) to improve the transfer rate with respect to the CK of the system clock bus 18-3 supplied from the oscillator 10-4.
[0013]
On the other hand, the command address buses 18-4a and 18-4b employ a single data rate (SDR) for the CK of the system clock bus 18-3 supplied from the oscillator 10-4.
[0014]
In the bus wiring shown in FIG. 18, the effective characteristic impedance of the bus wiring is lowered at the position of the lead wiring (stub 18-1) to the module, an impedance mismatch occurs, and the distortion of the signal waveform increases. Therefore, when the number of DIMMs connected to the bus wiring increases as the memory capacity increases, or when the number of DRAMs in the DIMM increases, signal waveform distortion due to impedance mismatch becomes more prominent. The distortion of the signal waveform becomes an obstacle when the transfer rate in the entire bus system is increased, particularly when the command / address bus adopting the single data rate (SDR) between modules is increased.
[0015]
As a technique for solving this problem, there is a directional coupled bus system technique disclosed in Patent Document 1. In this technique, functional modules connected to a bus wiring are coupled using crosstalk. A configuration example of a bus system according to this technique is shown in FIG.
[0016]
Only in the section of length L, the bus wiring 19-1a and the stub wiring 19-1b are close to each other. The functional modules 19-2a and 19-2b are connected to the bus wiring 19-1a and the stub wiring 19-1b, respectively. The integrated circuits 19-3a and 19-3b are provided in the functional modules 19-2a and 19-2b, respectively. The transmission circuits 19-4a and 19-4b are built in the integrated circuits 19-3a and 19-3b. Similarly, the reception circuits 19-5a and 19-5b are also incorporated in the integrated circuits 19-3a and 19-3b. One end of the termination resistor 19-6a is connected to the bus wiring 19-1a, and the other end is connected to the termination voltage Vt. Further, one end of the termination resistor 19-6b is connected to the stub wiring 19-1b, and the other end is connected to the termination voltage Vt.
[0017]
In this example, a crosstalk signal is generated due to crosstalk between the bus wiring 19-1a and the stub wiring 19-1b that are close to each other in the length L section. The crosstalk signal is generated at the moment when the signal levels of the transmission circuits 19-4a and 19-4b are switched. In this example, the rear crosstalk is received among the generated crosstalk signals.
[0018]
The receiving circuits 19-5a and 19-5b receive this crosstalk signal and restore the crosstalk signal to the original signal by its internal circuit. As a result, the coupling using the crosstalk is a signal between the integrated circuit 19-3a and the integrated circuit 19-3b, as in the case where the bus wiring 19-1a and the stub wiring 19-1b are directly connected. Can be sent and received. In addition, compared with the case of conventional direct connection, coupling using crosstalk is a reflection of a signal at the coupling portion between the bus wiring 19-1a and the stub wiring 19-1b (decrease in effective characteristic impedance). Can be kept low.
[0019]
With this directional coupled bus system, it is possible to suppress a decrease in effective impedance due to an increase in the number of functional modules connected to the bus wiring. Therefore, waveform distortion does not occur even if the number of modules increases. Therefore, it is possible to simultaneously increase the number of modules and the speed of the bus system.
[0020]
Note that there is a technique described in Patent Document 2 as a circuit that realizes the above-described directional coupling bus connection using crosstalk. Further, there is a technique described in Patent Document 3 as a method of detecting an error of a polar RZ signal by the above-described directional coupling bus system restoration circuit of the receiving circuit.
[0021]
[Patent Document 1]
JP-A-7-141079
[Patent Document 2]
JP-A-11-220793
[Patent Document 3]
JP-A-10-306645
[0022]
[Problems to be solved by the invention]
However, in order to further improve the transfer rate of the system, it is required to improve not only the data bus but also the transfer rate of the entire module.
[0023]
Since the command address bus was operated at a single data rate (SDR), the command address was received at an operating frequency half that of the data bus. However, in order to improve the transfer rate of the entire module, it is necessary to increase not only the conventional data bus but also the command address bus. Therefore, for example, studies are being made to increase the speed by eliminating the waveform distortion due to the stub connection by making the command address bus a directional coupled bus system and improving the operating frequency of the entire module.
[0024]
However, there are several problems in using the directional coupled bus system for speeding up the command address bus.
[0025]
First, when directional coupling is used for the stub connection portion of the command address bus (for example, when the directional coupling bus system proposed in Patent Document 2 and the reception circuit associated therewith are used), the command -The address signal may not be correctly restored between modules connected to the command address bus.
[0026]
Second, Error-Correcting Code (ECC) is added to the data bus and bit corruption can be corrected, but error detection is performed by adding parity bit to the command / address bus. In this case, the reliability of the command / address bus may be reduced because it does not correspond to individual bit corruption of the command / address bus.
[0027]
Third, by connecting a plurality of modules to increase the memory capacity at high speed, the number of pins of the control-side module increases. If the number of pins increases, the pin shape of the integrated circuit, the number of the integrated circuits, and the pattern of the substrate on which the integrated circuit is mounted may be miniaturized, which may increase the overall cost.
[0028]
The present invention has been made in view of the above circumstances, and an object of the present invention is to improve the transfer rate of the entire module. Another object is to improve the reliability of command / address bus reception. Another object of the present invention is to provide a bus system capable of reducing the cost.
[0029]
[Means for Solving the Problems]
In order to solve the above problems, in one embodiment of the present invention, a command address bus of a memory bus that connects between a memory module and a memory controller is provided with directional coupling. The NRZ signal output from the memory controller is converted into a polar RZ signal by directional coupling. The memory module is provided with receiving means for receiving a polar RZ signal input from the command address bus and restoring the NRZ signal.
[0030]
Then, prior to the reception of the polar RZ signal representing the command address, the receiving means converts the NRZ signal of the combination of the L level and the H level output from the memory controller by the directional coupling. An initialization process is performed to match the levels of the NRZ signal output from the memory controller and the NRZ signal restored from the polar RZ input from the command address bus by the pulse of the polar RZ signal.
[0031]
Alternatively, prior to the reception of the polar RZ signal representing the command address, the receiving means resets the output in accordance with the initialization request signal of the NRZ signal output from the memory controller, and outputs the NRZ output from the memory controller. There is provided initialization means for matching the level of the NRZ signal restored from the signal and the polar RZ input from the command address bus.
[0032]
Alternatively, the receiving unit restores the NRZ signal restored from the polar RZ signal input from the command address bus and the polar RZ signal input from the command address bus immediately before the polar RZ signal. An error detection means is provided for outputting an error detection signal when the NRZ signals are different in polarity from the NRZ signals.
[0033]
Alternatively, the receiving means is provided with a synchronizing means for synchronizing the output timing of the restored NRZ signal to the DRAM included in the memory module with a clock signal.
[0034]
Alternatively, the receiving means is provided with error detecting means for outputting an error detecting signal when the restored NRZ signal is a command / address signal that cannot be received by the DRAM.
[0035]
In another aspect of the present invention, an NRZ signal representing a command address is output to the memory controller at twice the command / address signal input speed in a DRAM included in the memory module by DDR (Doubke Data Rate). Then, the receiving means converts the speed of the restored NRZ signal to generate a command / address signal to be input to two DRAMs from one restored NRZ signal.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described.
[0037]
First, a first embodiment of the present invention will be described.
[0038]
FIG. 1 is a schematic configuration diagram of a bus system to which the first embodiment of the present invention is applied. As shown in the figure, the bus system of this embodiment has a configuration in which a memory controller (MC) 1-1 and a DIMM 1-2 are connected by a bus including a command address bus.
[0039]
N DIMMs # 1 to #N (1-2) are connected to MC1-1 by a bus including a data bus 1-5, a system clock bus 1-6, command address buses 1-7a and b, and an error bus 1-12. And connected.
[0040]
Each of the N DIMMs # 1 to #N (1-2) includes a plurality of DRAMs 1-21 and one command address register (CAReg) 1-3.
[0041]
Each of the DRAMs 1-21 transmits / receives data to / from the MC 1-1 by directional coupling between the stub wiring connected to its own DRAM 1-21 and the data bus 1-5. Specifically, the DRAM 1-21 has a reception circuit 1-211 and a transmission circuit 1-212, and transmits and receives data by directional coupling to and from the transmission circuit 1-101 and the reception circuit 1-102 of the MC1-1. Do.
[0042]
The CAReg 1-3 includes a clock receiving circuit 1-301, command / address signal receiving circuits 1-302, 1-303, and an error signal transmitting circuit 1-304.
[0043]
The clock receiving circuit 1-301 receives system clocks (CK and CKN) from the oscillator 1-4 of the system clock bus 1-6 by directional coupling.
[0044]
The command / address signal receiving circuit 1-302 receives the NRZ signals (clock enable (CKE) and chip select (CSN)) of the command / address bus 1-7a through a one-to-one connection.
[0045]
The command / address signal receiving circuit 1-303 is configured to transmit polar RZ signals (row address strobe (RASN), column address strobe (CASN), write enable (WEN), and command address bus 1-7b. , Address (Address)) is received by directional coupling between the command / address bus 1-7b and the stub wiring 1-8. Here, a termination resistor 1-14 is connected to the command / address bus 1-7b, and a termination resistor 1-9 is connected to the stub wiring 1-8.
[0046]
The error signal transmission circuit 1-304 transmits an error signal (ERR) to the error register (Error Reg) 1-103 of the MC 1-1 by directional coupling between the stub wiring 1-10 and the error bus 1-12. . Here, a termination resistor 1-11 is connected to the stub wiring 1-10, and a termination resistor 1-13 is connected to the error bus 1-12.
[0047]
A command / address signal transmitted from MC 1-1 to each of DIMMs # 1 to #N (1-2) is input from the oscillator 1-4 to DIMMs # 1 to #N (1-2). Synchronize with clocks (CK, CKN).
[0048]
The command address signal input to the CAReg1-3 of the DIMM1-2 is converted into the NRZ signal by the receiving circuits 1-302 and 1-303 of the CAReg1-3, and then is in the same DIMM1-2 as the CAReg1-3. It is transmitted to the DRAM 1-21.
[0049]
FIG. 2 is a schematic configuration diagram of the directional coupling between MC1-1 and CAReg1-3 and the transmission / reception circuit of CAReg1-3.
[0050]
Command address bus 1-7b connected to MC1-1 and stub wiring 1-8 connected to CAReg1-3 are coupled by directional coupling 2-3. The command / address signal is transmitted from the MC 1-1 to the CAReg 1-3 via the directional coupling 2-3.
[0051]
The transmission circuit of MC1-1 is configured by an input terminal 2-1, a transmission driver 2-2, wiring connecting them, and a command address bus 1-7b wired from the transmission driver 2-2 to the outside.
[0052]
The CAReg1-3 receiving circuit includes a stub wiring 1-8, an input terminal 2-4, a reference voltage supply line 2-5, a voltage comparator, which are directionally coupled to the command address bus 1-7b by a directional coupler 2-3. 2-6, 2-7, RS flip-flop (RS-FF) 2-8, output terminal 2-9, and wiring that electrically connects them.
[0053]
The voltage comparators 2-6 and 2-7 each have a positive input terminal (+) and a negative input terminal (−).
[0054]
The reference voltage supply line 2-5 supplies the reference voltage Vref to the negative input terminal (−) of the voltage comparator 2-6 and the positive input terminal (+) of the voltage comparator 2-7. The reference voltage supply wiring 2-5 is a common wiring that is also connected to other circuits not shown here. The voltage of the reference voltage supply wiring 2-5 is the same voltage as the termination voltage supplied to the termination resistor 1-9.
[0055]
The RS-FF 2-8 includes a set input terminal S, a reset input terminal R, and output terminals Q and QN. The output terminal of the voltage comparator 2-6 and the output terminal of the voltage comparator 2-7 are connected to the set input terminal S and the reset input terminal R of the RS-FF 2-8, respectively. The output terminal 2-9 of the receiving circuit of CAReg1-3 is connected to the output terminal Q of RS-FF2-8.
[0056]
Next, the operation of MC1-1 and CAReg1-3 coupled by the directional coupler 2-3 having the above configuration will be described.
[0057]
The NRZ signal (NRZ_IN) input to the input terminal 2-1 of MC1-1 reaches the directional coupler 2-3 via the transmission driver 2-2. A crosstalk waveform generated when NRZ_IN is transmitted between the directional couplers 2-3 is input to the input terminal 2-4 as a polar RZ signal (RZ_IN).
[0058]
RZ_IN input to the input terminal 2-4 is connected to the positive input terminal (+) of the voltage comparator 2-6 and the negative input terminal ( -).
[0059]
The voltage comparators 2-6 and 2-7 compare the input RZ_IN with a preset voltage threshold value, and output the L level or H level output signal A from the respective output terminals according to the result. , B are output.
[0060]
Specifically, RZ_IN input to the positive input terminal (+) of the voltage comparator 2-6 is compared with the voltage threshold value of the voltage comparator 2-6. Here, the threshold voltage of the voltage comparator 2-6 includes Vref supplied from the reference voltage supply wiring 2-5 to the negative input terminal (−) of the voltage comparator 2-6, and a predetermined offset voltage. This is a voltage generated by adding Voffs to the voltage comparator 2-6.
[0061]
When RZ_IN is higher than the voltage threshold value, H level is output as the output signal A of the voltage comparator 2-6. On the other hand, when RZ_IN is lower than the voltage threshold, L level is output as the output signal B of the voltage comparator 2-6.
[0062]
On the other hand, RZ_IN input to the negative input terminal (−) of the voltage comparator 2-7 is compared with the voltage threshold value of the voltage comparator 2-7. Here, the voltage threshold of the voltage comparator 2-7 is a predetermined offset voltage from Vref supplied from the reference voltage supply wiring 2-5 to the positive input terminal (+) of the voltage comparator 2-7. This is a voltage generated by subtracting Voffs and inside the voltage comparator 2-7.
[0063]
When RZ_IN is lower than the voltage threshold, an H level is output as the output signal B. When RZ_IN is higher than the voltage threshold value, the L level is output as the output signal B.
[0064]
Next, the output signal A of the voltage comparator 2-6 is input to the set input terminal S of the RS_FF 2-8. The output B of the voltage comparator 2-7 is input to the reset input terminal R of RS_FF 2-8.
[0065]
At this time, when the H level is input to the set input terminal S, the RS-FF 2-8 sets the level of the output terminal Q to the H level and the level of the output terminal QN to the L level. When the H level is input to the reset input terminal R, the level of the output terminal Q is set to the L level and the level of the output terminal QN is set to the H level. When the level of both the set input terminal S and the reset input terminal R is L (steady state), the level of the output terminal Q is maintained in the previous state.
[0066]
A signal from the output terminal Q of the RS_FF 2-8 is output from the output terminal 2-9 to each of the DRAMs 1-21 in the DIMM 1-2 as an output signal NRZ_OUT.
[0067]
FIGS. 3A to 3E are timing charts showing signal level transitions in each part of the receiving circuit of CAReg1-3 shown in FIG.
[0068]
The waveforms shown in FIGS. 3A to 3E are as follows. From the top, the NRZ input signal (NRZ_IN) in MC1-1, the polar RZ signal (RZ_IN) input to the command / address register, and the voltage comparator 2 The output signal A from the output terminal −6, the output signal B from the output terminal of the voltage comparator 2-7, and the output signal (NRZ_OUT) from the output terminal 2-9 of RS_FF 2-8. Hereinafter, each signal will be referred to as NRZ_IN, RZ_IN, A, B, and NRZ_OUT.
[0069]
Consider a case where NRZ_IN shown in FIG. 3A is input to the input terminal 2-1 shown in FIG. The directional coupler 2-3 generates a pulse 3-4 at the rising edge 3-1, where NRZ_IN changes from the L level to the H level. Further, a pulse 3-5 is generated at the falling edge 3-2 transitioning from the H level to the L level. In stage 3-3 in which NRZ_IN does not transition between the H level and the L level, the signal level in RZ_IN is maintained in the state 3-6 of the termination voltage Vref. Such a signal is called polar RZ.
[0070]
Here, by setting the offset voltage Voffs to an appropriate value, the voltage comparator 2-6 generates an output pulse 3-7 from the input pulse 3-4.
[0071]
This pulse 3-7 occurs when the absolute value of the signal amplitude of the pulse 3-4 in RZ_IN is larger than Vref + Voffs. The amplitude at that time is H level. When pulse 3-4 at RZ_IN returns to a steady state, the amplitude of the waveform at A returns to the L level.
[0072]
Further, by setting the offset voltage Voffs to an appropriate value, the voltage comparator 2-7 generates an output pulse 3-8 from the input pulse 3-5.
[0073]
This pulse 3-8 occurs when the absolute value of the signal amplitude of the pulse 3-5 in RZ_IN is smaller than Vref-Voffs. The amplitude at that time is H level. When the pulse 3-5 at RZ_IN returns to the steady state, the amplitude of the waveform at B returns to the L level.
[0074]
2, the output terminal of the voltage comparator 2-6 is connected to the set input terminal S, and the output terminal of the voltage comparator 2-7 is connected to the reset input terminal R.
[0075]
Therefore, as shown in FIGS. 3C to 3E, the output signal NRZ_OUT of the RS_FF 2-8 maintains the L level until the pulse 3-7 is input from the output terminal of the voltage comparator 2-6. . RS_FF2-8 is set at the rising edge of the pulse 3-7, and NRZ_OUT becomes H level 3-9.
[0076]
Further, the output signal NRZ_OUT of the RS_FF 2-8 maintains the H level until the pulse 3-8 is input from the output terminal of the voltage comparator 2-7. Then, RS_FF 2-8 is reset at the rising edge of pulse 3-8, and NRZ_OUT returns to L level 3-10.
[0077]
As a result, NRZ_IN input to the input terminal 2-1 in FIG. 2 becomes RZ_IN by the directional coupler 2-3, and is further restored as an output signal NRZ_OUT that is the same as the input signal NRZ_IN by the receiving circuit of CAReg1-3. Is done.
[0078]
However, in the CAReg1-3 receiving circuit shown in FIG. 2, the input signal NRZ_IN from the MC1-1 and the output signal NRZ_OUT of the receiving circuit may be different. This is a case where the initial levels (polarities) of NRZ_IN and NRZ_OUT before receiving the address command signal are different.
[0079]
Here, the operation of the receiving circuit of CAReg1-3 in FIG. 2 when the initial levels are different will be described with reference to FIG.
[0080]
4A to 4F, from the top, the system clock CK input from the transmitter 1-4 to the DIMM 1-2, the NRZ input signal NRZ_IN inside the MC1-1, and the input terminal 2-4. An input polar RZ signal RZ_IN, an output signal A of the voltage comparator 2-6, an output signal B of the voltage comparator 2-7, and an output signal NRZ_OUT output from the RS_FF 2-8.
[0081]
In synchronism with the system clock CK input from the transmitter 1-4 to the DIMM 1-2, the timing shown in 4-13a, 4-13b, 4-13c, 4-13d of one clock width as shown in FIG. It is assumed that a command address signal is input.
[0082]
At this timing 4-13a to 4-13d, the DRAM receives the command address value converted from the polar RZ signal to the NRZ signal and the CKE and CSN values input by the NRZ signal. Send and receive buses. Access to the DRAM by the command address bus generated at the timings 4-13a to 4-13d is generated aperiodically from the MC 1-1.
[0083]
The output NRZ_OUT when the NRZ_IN shown in FIG. 4B is input to the CAReg1-3 receiving circuit shown in FIG. 2 will be described in more detail.
[0084]
Between stage 4-1 and stage 4-2 where NRZ_IN does not transition from the initial H level, RZ_IN is maintained at the termination voltage Vref. The output signal NRZ_OUT of RS_FF 2-8 holds the state of stage 4-9, which is the initial L level, and proceeds to stage 4-10.
[0085]
When NRZ_IN transitions from the H level shown in stage 4-3 to the L level, a pulse 4-5 is generated in RZ_IN.
[0086]
When the pulse 4-5 is input to RZ_IN and the absolute value of the amplitude of the pulse 4-5 falls below Vref-Voffs of the voltage comparator 2-7, the output signal B is output from the output terminal of the voltage comparator 2-7. As a result, a pulse 4-8 is output.
[0087]
When the pulse 4-8 is generated as the output signal B of the voltage comparator 2-7, the RS_FF 2-8 tries to set the output signal NRZ_OUT to the L level, but the state of the stage 4-11 is already at the L level. Therefore, the level does not change at the L level.
[0088]
In the stage where NRZ_IN transitions from the L level shown in 4-4 to the H level, a pulse shown in 4-6 is generated in RZ_IN.
[0089]
When the pulse 4-6 is input to RZ_IN and the absolute value of the amplitude of the pulse 4-6 exceeds Vref + Voffs of the voltage comparator 2-6, the pulse 4-7 is output as the output signal A of the voltage comparator 2-6. Is output.
[0090]
When the pulse 4-7 is generated as the output signal A of the voltage comparator 2-6, the output signal NRZ_OUT of the RS_FF 2-8 is set to the H level shown in the stage 4-12.
[0091]
That is, if the levels of NRZ_IN and NRZ_OUT are different before the stage 4-13a for receiving the command / address signal, NRZ_OUT is different from NRZ_IN until a transition is made so that NRZ_IN becomes the same level as NRZ_OUT. Keep holding. Therefore, the level of the command / address signal put on NRZ_IN in stage 4-13a is reversed (from H to L) at the output NRZ_OUT of the circuit of this embodiment.
[0092]
The states (4-1 and 4-9) where the levels of NRZ_IN and NRZ_OUT are different are the states of the driver 2-2 of MC1-1, the voltage comparators 2-6 and 2-7 of DIMM1-2, and RS_FF2-8. Occurs when one of the operations becomes undefined.
[0093]
FIG. 5 shows an operation example of MC1-1 when a state occurs in which the levels of the NRZ signal NRZ_IN inside MC1-1 and the NRZ signal NRZ_OUT output from the reception circuit of CAReg1-3 are different.
[0094]
In FIG. 5A, when the self refresh start 5-1 command is set in MC1-1, MC1-1 stops the driver 2-2 of MC1-1 in order to suppress the power consumption of the device. Even if NRZ_IN2-1 changes while the driver 2-2 is stopped, RZ_IN2-4 does not change, so the change in NRZ_IN2-1 is not transmitted to NRZ_OUT2-9. For this reason, when the driver 2-2 of the MC 1-1 resumes operation, a state in which the levels of NRZ_IN and NRZ_OUT are different may occur.
[0095]
In FIG. 5B, when the command for starting power down 5-2 is set in MC1-1, MC1-1 stops the driver 2-2 of MC1-1 in order to suppress the power consumption of the device. For this reason, the change of NRZ_IN2-1 is not transmitted to NRZ_OUT2-9 while the driver is stopped. Therefore, when the driver 2-2 of MC1-1 resumes operation, a state in which the levels of NRZ_IN and NRZ_OUT are different may occur.
[0096]
In FIG. 5C, when the power supply is not stable immediately after the power is turned on, the driver 2-2 on the MC1-1 side, the voltage comparators 2-6 and 2-7 on the DIMM1-2 side, and RS_FF2- The output state such as 8 is indefinite. For this reason, when the operation of the driver 2-2 of the MC 1-1 is stabilized, a state in which the levels of NRZ_IN and NRZ_OUT are different may occur.
[0097]
This indefinite state also occurs when hot insertion of a DIMM is performed in addition to the initialization operation after power-on as shown in FIG.
[0098]
In the command / address bus used in this embodiment, the clock enable (CKE) and the chip select (CSN) are not used as the polar RZ signal, and the level signal of the NRZ signal is always received through a one-to-one connection. Then, it is determined whether or not a command address that occurs aperiodically is input. Further, by using a command address other than CKE and CSN as a polar RZ signal, the command address bus is speeded up, and before the command address is received, the NRZ signal NRZ_IN of the MC 1-1 and the CAReg1-3 An initialization procedure for matching the levels of the NRZ signal NRZ_OUT output from the receiving circuit is performed.
[0099]
Next, the initial procedure (NRZ initialization procedure) will be described. In the present embodiment, by adding a characteristic pulse to NRZ_IN, initialization to make the levels of NRZ_IN and NRZ_OUT coincide before receiving a command address is performed.
[0100]
FIGS. 6A to 6G are timing charts showing signal level transitions in the receiving circuit of CAReg1-3 shown in FIG. 2 which performs the NRZ initialization procedure.
[0101]
The waveforms in FIGS. 6A to 6G are as follows. From the top, the system clock CK input to the DIMM 1-2 from the oscillator 1-4, the input signal NRZ_IN inside the MC1-1, and the input signal RZ_IN to the CAReg1-3. , Output signal A of voltage comparator 2-6, output signal B of voltage comparator 2-7, output signal NRZ_OUT (1) from output terminal 2-9 of RS_FF 2-8 starting from H level, and from L level The output signal NRZ_OUT (2) from the output terminal 2-9 of the RS_FF 2-8 starts.
[0102]
Immediately before the receiving circuit receives the command / address signal in stages 6-7a and 6-7b, MC1-1 generates a pulse 6-1 in which the L level and the H level are combined as shown in FIG. 6B. , 6-2 are added to NRZ_IN.
[0103]
By adding pulses 6-1 and 6-2 that transition from the L level to the H level to NRZ_IN, a pulse 6 to RZ_IN is output immediately before the stages 6-7a and 6-7b in which commands are input to the receiving circuit. 3 occurs.
[0104]
When the pulse 6-3 is input as RZ_IN, the pulse 6-4 is output as the output signal A from the voltage comparator 2-6 by appropriately selecting the offset voltage Voffs.
[0105]
By outputting the pulse 6-4 as the output signal A of the voltage comparator 2-6, the output signal NRZ_OUT of the RZ_FF 2-8 is set to the H level.
[0106]
That is, NRZ_OUT (1) starting from the H level maintains the H level output as indicated by 6-5. NRZ_OUT (2) starting from the L level transitions from the L level to the H level as indicated by 6-6 because the voltage at the output terminal 2-9 is set to the H level.
[0107]
Therefore, the levels of NRZ_IN6-2, NRZ_OUT (1) 6-5, and NRZ_OUT (2) 6-6 match at the stages 6-7a and 6-7b before the command address input to the DIMM 1-2.
[0108]
According to the present embodiment, before the NRZ initialization procedure described above, that is, the command address is input to the DIMM 1-2, the MC 1-1 adds a pulse in which the L level and the H level are set as a set, It is possible to initialize the signal of the command / address bus composed of the sex-coupled bus and make the levels of the input signal and the output signal uniform.
[0109]
Next, a second embodiment of the present invention will be described.
[0110]
FIG. 7 is a configuration diagram of a CAReg1-3 receiving circuit to which the second embodiment of the present invention is applied.
[0111]
The CAReg1-3 receiving circuit of this embodiment is configured by connecting an initialization circuit 7-7 (portion surrounded by a broken line) to the CAReg1-3 receiving circuit of the first embodiment shown in FIG. Yes.
[0112]
The CAReg1-3 circuit portions common to the first embodiment are denoted by the same reference numerals as those in FIG. 2, and detailed description thereof is omitted.
[0113]
The initialization circuit 7-7 includes a CK7-1 input to the DIMM 1-2, input terminals 7-2 and 7-3, a D flip-flop (D_FF) 7-4, an AND gate 7-5, and an OR gate 7-6. And wiring connecting them. CK7-1 is also connected to other circuits not shown here.
[0114]
The input terminals 7-2 and 7-3 are connected to the MC 1-1 on a one-to-one basis.
[0115]
The D_FF 7-4 includes a clock input terminal (CK), a data input terminal (D), a reset input terminal (R), and an output terminal (Q).
[0116]
CK7-1 is connected to the clock input terminal (CK). The data input terminal (D) is connected to the wiring from the input terminal 7-2, and the reset input terminal (R) is connected to the wiring from the input terminal 7-3. The wiring from the output terminal (Q) is connected to one input terminal of the AND gate 7-5.
[0117]
A wiring from the output terminal (Q) of the D_FF 7-4 and a wiring from the input terminal 7-2 are connected to the two input terminals of the AND gate 7-5. The output of the AND gate 7-5 is connected to one input terminal of the OR gate 7-6.
[0118]
The output of the AND gate 7-5 and the wiring from the input terminal 7-3 are connected to the two input terminals of the OR gate 7-6. The output D of the OR gate 7-6 is connected to the reset terminal (R2) of RS_FF 2-8a.
[0119]
As described above, the CAReg1-3 receiving circuit of FIG. 7 is substantially the same as the CAReg1-3 receiving circuit of FIG. 2 except for the initialization circuit 7-7. The difference is that the RS_FF 2-8a has a second reset terminal (R2). The output D from the initialization circuit 7-7 is connected to R2.
[0120]
In CAReg1-3, input signals are inputted to the following five terminals.
[0121]
RZ_IN of the polar RZ signal is input to the input terminal 2-4 by the directional coupling 2-3 in FIG.
[0122]
The reference voltage Vref is supplied to the input terminal 2-5 through the reference voltage supply wiring.
[0123]
The system clock CK is supplied to the input terminal 7-1 from the oscillator 1-4 via the clock bus 1-6.
[0124]
An initialization request signal INIT_NRZ_IN that is an NRZ signal is input from the MC 1-1 to the input terminal 7-2 through a one-to-one connection with the MC 1-1 (not shown in FIG. 1).
[0125]
The input terminal 7-3 receives a reset signal RESET, which is an NRZ signal, from the MC 1-1 through a one-to-one connection with the MC 1-1 (not shown in FIG. 1).
[0126]
RZ_IN is compared with Vref in the voltage comparators 2-6 and 2-7, as in the first embodiment. The result of the comparison is input to the set input terminal (S) and the reset terminal (R1) of RS_FF 2-8a.
[0127]
On the other hand, CK input from the input terminal 7-1 is input to the clock input terminal (CK) of the D_FF 7-4. INIT_NRZ_IN input from the input terminal 7-2 is input to the data input terminal (D) of the D_FF 7-4. A value obtained by inverting INIT_NRZ_IN is input to the AND gate 7-5. RESET input from the input terminal 7-3 is input to the reset input terminal (R) of the D_FF 7-4 and the OR gate 7-6.
[0128]
FIGS. 8A to 8I are timing charts showing transitions of input / output signals in the reception circuit of CAReg1-3 shown in FIG.
[0129]
The waveforms shown in FIGS. 8A to 8I are represented from the top by the system clock CK input to the input terminal 7-1 and the initialization request signals INIT_NRZ_IN and D_FF7 of the NRZ signal level input to the input terminal 7-2. -4 output signal C, OR gate 7-6 output signal D, polar RZ signal RZ_IN input to the input terminal 2-4, voltage comparator 2-6 output signal A, voltage comparator 2-7 The output signal B, the reset signal RESET input to the input terminal 7-3, and the NRZ signal NRZ_OUT output from the output terminal 2-9 of the RS_FF 2-8a. In stages 8-6a and 8-6b, a command / address signal is input to CAReg1-3 as RZ_IN.
[0130]
Three types of signals CK, INIT_NRZ_IN, and RESET shown in FIGS. 8A, 8B, and 8H are input to the input terminals 7-1, 7-2, and 7-3, respectively. The three types of signals are input to the D_FF 7-4 as they are.
[0131]
In D_FF 7-4, the pulse 8-1 of INIT_NRZ_IN is latched at the rising edge of CK, and the pulse signal 8-2 is output as the output signal C.
[0132]
In the AND gate 7-5, the logical sum of the inverted signal of INIT_NRZ_IN and the output signal C of the D_FF 7-4 is taken, and the output is input to one input terminal of the OR gate 7-6.
[0133]
In the OR gate 7-6, a logical sum of the output of the AND gate 7-5 and RESET is taken and output as an output signal D (FIG. 8 (d)).
[0134]
Specifically, the AND gate 7-5 outputs the H level by the L level input of INIT_NRZ_IN and the H level output of the output signal C of the D_FF 7-4. When the RESET input terminal is an L level input, the OR gate 7-6 outputs the pulse signal 8-3 as the output signal D.
[0135]
Due to the directional coupling 2-3 in FIG. 2, NRZ_IN (not shown in FIG. 8) becomes a pulse 8-4 of the polar RZ signal RZ_IN in the stage 8-6a to which the command address is input.
[0136]
The pulse 8-4 is input to the input terminal 2-4, and is compared with Vref input from the input terminal 2-5 by the voltage comparators 2-6 and 2-7. By setting Voffs to an appropriate value, a pulse 8-5 is output from the output signal A of the voltage comparator 2-6. On the other hand, the output signal B of the voltage comparator 2-7 remains L.
[0137]
Here, INIT_NRZ_IN is determined in advance so that the pulse 8-3 generated by the pulse 8-1 does not overlap with the pulse 8-5.
[0138]
The output signal A of the voltage comparator 2-6 is connected to the set terminal (S) of the RS_FF 2-8a, and the output signal B of the voltage comparator 2-7 and the OR gate 7 are connected to the two reset terminals (R1, R2). Output signals D of −6 are respectively input. Accordingly, the output NRZ_OUT of the RS_FF 2-8a is switched at the rising edges of the pulses 8-3 and 8-5. Therefore, the output NRZ_OUT changes from the H level in the initial state to the L level 8-7, and also changes to the H level 8-8.
[0139]
As a result, the level of NRZ_OUT and the NRZ_IN output from the MC1-1 side input terminal 2-1 are received by the initialization request signal INIT_NRZ_IN before the command address is set 8-6a and 8-6b. Matches the level.
[0140]
As described above, in the second embodiment of the present invention, the initialization circuit 7-7 illustrated in FIG. 7 is connected to the RS_FF 2-8a of the polar RZ signal reception circuit, and the initialization request signal INIT_NRZ_IN is transmitted to the initialization circuit 7. Input to -7. As a result, immediately before the command address is set, initialization that matches the level of NRZ_IN at the input terminal 2-1 on the MC1-1 side with the level of output NRZ_OUT of the RS_FF 2-8a becomes possible.
[0141]
It should be noted that the initialization circuit 7-7 shown in FIG. 7 can have other configurations as long as the levels of NRZ_IN and NRZ_OUT are matched immediately before the command address is set.
[0142]
Next, a third embodiment of the present invention will be described.
[0143]
FIG. 9 is a configuration diagram of a receiving circuit of CAReg1-3 with an error detection circuit to which the third embodiment of the present invention is applied.
[0144]
9 is similar to the CAReg1-3 in FIG. 2 according to the first embodiment described above, and AND gates 9-1 and 9-2, an OR gate 9-3, an RS flip-flop (RS_FF) 9-4, and an error detection output terminal. 9-5, a chip select signal input terminal (CSN) 9-6, a reset terminal 7-3, and an error detection reset terminal 9-7 are added.
[0145]
The RS_FF 9-4 includes a set terminal (S1, S2), a reset terminal (R), and an output terminal (Q). Unlike RS_FF 2-8 and 2-8a, RS_FF 9-4 has two set terminals, and when one of the two becomes H level, the output of the output terminal Q becomes H level.
[0146]
AND gates 9-1 and 9-2 compare the current data held and output by RS_FF2-8 with the input data of RS_FF2-8, and detect errors during command address reception It is. The AND gates 9-1 and 9-2 output an H level when an error is detected.
[0147]
The three input terminals of the AND gate 9-1 are connected to the CSN input terminal 9-6, the output terminal of the voltage comparator 2-6, and the output terminal Q of the RS_FF 2-8, respectively.
[0148]
The three input terminals of the AND gate 9-2 are connected to the CSN input terminal 9-6, the output terminal of the voltage comparator 2-7, and the inverted output terminal QN of the RS_FF 2-8, respectively.
[0149]
The output terminals of the AND gates 9-1 and 9-2 are connected to the input terminals S1 and S2 of the RS_FF 9-4.
[0150]
RS_FF 9-4 is for holding error information detected by the AND gates 9-1 and 9-2.
[0151]
When the RS_FF 9-4 detects an error from the received data, the error detection output terminal 9-5 is set to the H level to notify other circuits that the error has been detected. When there is no error, this output terminal 9-5 is set to L level.
[0152]
When power is turned on, when the system is started, or when valid data is not sent to the command / address bus, MC1-1 has an error detection reset terminal to reset the state of RS_FF 9-4. Set 9-7 to H level. This terminal 9-7 is set to L level during normal use.
[0153]
Next, the operation of the CAReg1-3 receiving circuit shown in FIG. 9 will be described.
[0154]
10A to 10I are timing charts showing transitions of input / output signals in each part of the reception circuit of CAReg1-3 shown in FIG.
[0155]
10A to 10I, from the top, the system clock CK input to the DIMM, the chip select signal CSN input to the input terminal 9-6, and the polar RZ signal input terminal 2-4, respectively. Input polar RZ signal RZ_IN, output signal A of voltage comparator 2-6, output signal B of voltage comparator 2-7, NRZ signal NRZ_OUT output from output terminal 2-9 of RS_FF 2-8, AND gate The output signal E of 9-1, the output signal F of the AND gate 9-2, and the output signal ERR1 from the error detection output terminal 9-5.
[0156]
Here, it is assumed that a pulse 11-2 exceeding the voltage of Vref + Voffs is input to RZ_IN due to the influence of noise or the like from the outside.
[0157]
Pulse 11-2 generates pulse 11-4 in output signal A of voltage comparator 2-6. The RS_FF 2-8 tries to set NRZ_OUT to the H level.
[0158]
However, NRZ_OUT is already at the H level 11-5 due to the pulse 11-3 of the output signal A of the voltage comparator 2-6 generated by the pulse 11-1.
[0159]
From this, it can be seen that a contradiction occurs between the direction of change of NRZ_OUT due to the new pulse 11-2 and the data already held in the RS_FF 2-8, which is an error (input level (polarity) error). That is, it can be seen that pulses of the same level (polarity) are continuously input to RZ_IN.
[0160]
In this case, the signal from the CSN terminal 9-6 that is the first input of the AND gate 9-1 (because the chip is not selected) is at the L level. The other two inputs of the AND gate 9-1, that is, the output signal NRZ_OUT of the RS_FF 2-8 and the output signal A of the voltage comparator 2-6 are both at the H level. Therefore, the output signal E of the AND gate 9-1 becomes an H level pulse 11-6. This output signal E is normally at L level.
[0161]
As the output signal E of the AND gate 9-1 becomes the H level pulse 11-6, the output signal ERR1 output from the output terminal 9-5 of the RS_FF 9-2 becomes the H level 11-7, and an error is detected. This is notified to other circuits. The state of the output signal ERR1 is held until the system reset terminal 7-3 or the error detection reset terminal 9-7 becomes H level.
[0162]
As described above, in the present embodiment, the command address to the DRAM generated aperiodically is connected to the first embodiment by connecting the input of the chip select signal CSN and the error detection circuit. An effective range is identified, and an error can be detected during command / address transmission due to an abnormal level of received data of a polar RZ signal in the effective range.
[0163]
The error detection circuit shown in FIG. 9 has another configuration as long as it can identify the valid range of the command address by the output chip select signal and detect the error of the polar RZ signal in the valid range. Is also possible.
[0164]
Next, a fourth embodiment of the present invention will be described.
[0165]
FIG. 11 is a configuration diagram of a receiving circuit with an error detection circuit of CAReg1-3 used in the fourth embodiment of the present invention.
[0166]
FIG. 11 has a configuration in which an error detection circuit is connected to CAReg1-3 of FIG. 7 described in the second embodiment. The error detection circuit includes AND gates 9-1 and 9-2, an OR gate 9-3, an RS flip-flop (RS_FF) 9-4, an error detection output terminal 9-5, a chip select signal input terminal CSN9-6, and It has an error detection reset terminal ERR_RST9-7.
[0167]
The RS_FF 9-4 includes two set input terminals S1, S2, a reset input terminal R, and an output terminal Q. Unlike RS_FF2-8a, RS_FF9-4 has two set input terminals, and when one of the two becomes H level, the output terminal Q becomes H level.
[0168]
The AND gates 9-1 and 9-2 compare the current data held and output by the RS_FF 2-8a with the input data of the RS_FF 2-8a, and detect the error during command / address reception. It is. The AND gate outputs an H level when an error is detected.
[0169]
The three input terminals of the AND gate 9-1 are connected to the CSN input terminal 9-6, the output terminal of the voltage comparator 2-6, and the output terminal Q of the RS_FF 2-8a, respectively.
[0170]
The three input terminals of the AND gate 9-2 are connected to the CSN input terminal 9-6, the output terminal of the voltage comparator 2-7, and the inverted output terminal QN of RS_FF 2-8a, respectively.
[0171]
The output terminals E and F of the AND gates 9-1 and 9-2 are connected to the input terminals S1 and S2 of the RS_FF 9-4.
[0172]
RS_FF 9-4 is for holding error information detected by the AND gates 9-1 and 9-2.
[0173]
When the RS_FF 9-4 detects an error from the received data, the error detection output terminal 9-5 is set to the H level to notify other circuits that the error has been detected. When there is no error, this output terminal 9-5 is set to L level.
[0174]
When the power is turned on, when the system is started, or when valid data is not sent to the command / address bus, the error detection reset terminal 9-7 is set to H to reset the state of the RS_FF 9-4. To level. This terminal 9-7 is set to L level during normal use.
[0175]
Next, the operation of the CAReg1-3 receiving circuit shown in FIG. 11 will be described.
[0176]
12A to 12L are timing charts showing transitions of input / output signals in each part of the reception circuit of CAReg1-3 shown in FIG.
[0177]
The waveforms in FIGS. 12A to 12L are from the top to the system clock CK input to the input terminal 7-1, the chip select signal CSN input to the input terminal 9-6, and the input terminal 7-2. Initialization request signal INIT_NRZ_IN of input NRZ signal level, output signal C of D_FF 7-4, output signal D of OR gate 7-6, polar RZ signal RZ_IN input to input terminal 2-4, voltage comparator 2 -6 output signal A, voltage comparator 2-7 output signal B, RS_FF (1) 2-8a output signal NRZ_OUT, AND gate 9-1 output signal E, AND gate 9-2 output signal F, and RS_FF (2) 9-4 is an error detection output (ERR1).
[0178]
Here, it is assumed that a pulse 12-2 having a voltage lower than Vref−Voffs is input to RZ_IN due to the influence of noise or the like from the outside.
[0179]
Pulse 12-2 generates pulse 12-3 as output signal B of voltage comparator 2-7. The pulse 12-3 is input to the reset terminal R1 of RS_FF (1) 2-8a. In response to the input of the pulse 12-3, the RS_FF 2-8a outputs an L level signal from the output terminal Q. That is, NRZ_OUT is set to L level.
[0180]
However, NRZ_OUT is already at the L level 12-4 due to the pulse 12-1 of the initialization request signal INIT_NRZ_IN.
[0181]
Therefore, a contradiction occurs between the direction of change of NRZ_OUT due to the new pulse 12-2 and the level of NRZ_OUT held and output by RS_FF (1) 2-8a, and an error (input level (polarity) error) occurs. It turns out that it is.
[0182]
In this case, the inverted signal of CSN from the CSN terminal 9-6, which is the first input of the AND gate 9-2, is at the H level (because the chip is not selected). The other two inputs of the AND gate 9-2, that is, the output signal QN of the RS_FF 2-8a and the output signal B of the voltage comparator 2-7 are both at the H level. Therefore, the output signal F of the AND gate 9-2 is an H level pulse 12-5. This output signal F is normally at L level.
[0183]
When the output signal F of the AND gate 9-2 becomes the H level pulse 12-5, the output signal ERR1 output from the output terminal 9-5 of the RS_FF 9-4 becomes the H level 12-6, and an error is detected. This is notified to other circuits. The state of the output ERR1 is held until the system reset terminal 7-3 or the error detection reset terminal 9-7 becomes H level.
[0184]
As described above, in this embodiment, by connecting the input of the chip select signal CSN and the error detection circuit to the second embodiment, the command address to the DRAM generated aperiodically can be obtained. An effective range is identified, and an error can be detected during command / address transmission due to an abnormal level of received data of a polar RZ signal in the effective range.
[0185]
The error detection circuit shown in FIG. 11 can have other configurations as long as the effective range of the command address can be identified by the chip select signal and an error of the polar RZ signal in the effective range can be detected. is there.
[0186]
Next, a fifth embodiment of the present invention will be described.
[0187]
FIG. 13 is a configuration diagram of CAReg1-3 to which the fifth embodiment of the present invention is applied.
[0188]
CAReg1-3 includes an NRZ conversion circuit 16-1, OR gates 16-6 and 13-9, a retiming circuit 13-6, an irregular command input error detection circuit 13-7, an input terminal 2-4, 1-5a, output terminals 1-10 and 16-8, drivers 16-9 and 16-10, and wiring for connecting each of the components as shown in FIG.
[0189]
The input of the NRZ conversion circuit 16-1 is connected to the input terminal 2-4 of RZ_IN via a bus wiring. The two outputs of the NRZ conversion circuit 16-1 are connected to the OR gate 16-6 and the retiming circuit 13-6.
[0190]
The NZR conversion circuit 16-1 includes an RZ reception circuit 16-2 configured by a voltage comparator, an NRZ level conversion circuit 16-4 configured by RS_FF, and the two circuits 16-2 and 16-4. And an input polarity error detection circuit 16-3 for comparing the outputs and confirming the level at the time of NRZ signal level conversion.
[0191]
When there are a plurality of input terminals 2-4 due to a plurality of directional couplings 2-3, there are as many NRZ conversion circuits 16-1 as there are input terminals 2-4 in CAReg1-3.
[0192]
The input to the OR gate 16-6 is connected to the output 16-5 from the NRZ conversion circuit 16-1, and the output of the OR gate 16-6 is connected to the input of the OR gate 13-9.
[0193]
One input of the retiming circuit 13-6 is an output 13-5 of the NRZ conversion circuit 16-1. The other input of the retiming circuit 13-6 is an input signal (CKE signal, CSN signal) input to the input terminal 1-5a via the driver 16-9.
[0194]
The output signal 16-7 of the retiming circuit 13-6 is input to the irregular command input error detection circuit 13-7 and is output from the output terminal 16-8 via the driver 16-10.
[0195]
The output signal 13-8 from the irregular command input error detection circuit 13-7 is input to the OR gate 13-9. The output signal of the OR gate 13-9 is output from the output terminal 1-10.
[0196]
The operation of CAReg1-3 shown in FIG. 13 will be described.
[0197]
Due to the directional coupling 2-3, an input signal RZ_IN, which is a polar RZ signal, is input to the input terminal 2-4. Also, CKE and CSN, which are NRZ signals, are input to the input terminal 1-5a.
[0198]
If there are a plurality of directional couplings 2-3, a plurality of polar RZ signals RZ_IN are input to the plurality of input terminals 2-4.
[0199]
The input signal RZ_IN is input to the NZR conversion circuit 16-1. RZ_IN is first input to the RZ signal receiving circuit 16-2, and then passes through the NRZ level conversion circuit 16-4 to become an output 13-5 that is an NRZ signal. RZ_IN is input to the input polarity error detection circuit 16-3 via the RZ signal reception circuit 16-2. The input polarity error detection circuit 16-3 performs input polarity error detection for each input signal RZ_IN, and stores the error 16-5 of RZ_IN in the register.
[0200]
The errors 16-5 detected for each input signal RZ_IN are collected by the OR gate 16-6 and output to the OR gate 13-9 as an error signal 9-5 (ERR1).
[0201]
On the other hand, the NRZ signal 13-5 output from the NRZ level conversion circuit 16-4 and the CKE and CSN input by the NRZ signal are received by the system clocks CK and CKN (not shown in FIG. 13) in the retiming circuit 13-6. ) And output. The output signal 16-7 synchronized by the retiming circuit 13-6 is output from the output terminal 16-8 as DRAM_OUT and also to the irregular command input error detection circuit 13-7.
[0202]
The irregular command input error detection circuit 13-7 monitors the output signal 16-7 (command / address signal). The error detection circuit 13-7 receives a command / address signal that can be received by the DRAM 1-21 connected to the CAReg1-3 (a command / address signal for instructing a state transition of the DRAM 1-21 defined by the specifications of the DRAM 1-21). Is stored in the memory. When the error detection circuit 13-7 detects a command / address signal other than the command / address signal that can be received by the DRAM 1-21, the error detection circuit 13-7 stores an error state in the register and also outputs an error output signal 13-8 (ERR2). Output.
[0203]
The error output signals 9-5 (ERR1) and 13-8 (ERR2) are compared by the OR gate 13-9, and one of them is output from the output terminal 1-10 as the error output signal 1-10 (ERR). The
[0204]
This embodiment will be described in more detail.
[0205]
FIG. 14 illustrates in more detail the input / output to / from CAReg1-3 shown in FIG. 13 and the circuits that make up CAReg1-3.
[0206]
The CAReg 1-3 includes an MC interface 500, a system clock input 600, and a DRAM interface 700 as input / output interfaces. CAReg1-3 is a polar RZ differential reception circuit 13-1, a phase correction circuit 13-2, a polar RZ reception circuit 13-3, an NRZ reception circuit 13-4, a retiming circuit 13-6, and an irregular command input. An error detection circuit 13-7 and drivers 16-9 and 16-10 are provided.
[0207]
The system clock input 600 inputs the positive logic side clock signal CK and the negative logic side clock signal CKN supplied from the oscillator 1-4 of FIG. It has a pair of input terminals 20-4 for inputting CK and CKN.
[0208]
The MC interface 500 includes input terminals 1-5a, 1-8, 7-3, and 1-10. CSN and CKE are input to the terminal 1-5a, RASN, CASN, WEN, and Address are input to the terminal 1-8, RESET is input to the terminal 7-3, and ERR is input to the terminal 1-10, respectively. .
[0209]
The DRAM interface 700 has output terminals 20-1 to 20-3. RASN, CASN, WEN, and Address are output from the output terminal 20-1, CSN is output from the output terminal 20-2, and CKE is output from the output terminal 20-3.
[0210]
In the RZ differential receiving circuit 13-1, another input terminal is provided instead of the reference voltage (Vref) supply wiring 2-5 of the receiving circuit of the CAReg1-3 shown in FIG. Two polar RZ signals CK and CKN generated by the two directional couplings 2-3 are input to the RZ differential receiving circuit 13-1.
[0211]
A phase correction circuit 13-2 is connected to the output terminals Q and QN of the polar RZ differential reception circuit 13-1. The phase correction circuit 13-2 is a circuit provided for adjusting the phase of the input system clocks CK and CKN. The output of the phase correction circuit 13-2 is connected to the clock input terminal (CK) of each D_FF of the retiming circuit 13-6.
[0212]
The polar RZ receiving circuit 13-3 includes at least one CAReg1-3 receiving circuit shown in FIG. The polar RZ signals RASN, CASN, WEN, and Address are input to the polar RZ receiving circuit 13-3 from the directional coupling 2-3 via the input terminal 1-8. In addition, RESET, which is an NRZ signal, is input via the input terminal 7-3 by stub connection.
[0213]
The polar RZ receiving circuit 13-3 converts each of the polar RZ signals input to the input terminal 1-8 into an NRZ signal by the corresponding RS_FF, and generates an output signal 13-5. Also, the polarity error signal 9-5 is output as ERR1.
[0214]
The NRZ receiving circuit 13-4 receives CKE and CNS, which are NRZ signals, by stub connection via the input terminal 1-5a. The input CKE and CNS are output from the NRZ receiving circuit 13-4 via the driver 16-9.
[0215]
The output of the polar RZ receiving circuit 13-3 and the output terminal of the NRZ receiving circuit 13-4 are connected to the input terminal of the retiming circuit 13-6.
[0216]
The retiming circuit 13-6 is provided with D_FF for each input terminal connected to the polar RZ receiving circuit 13-3 and the NRZ receiving circuit 13-4. This input terminal is connected to the data input terminal (D) of D_FF. The output of the phase correction circuit 13-2 is connected to the clock input terminal (CK) of each D_FF. The reset input terminal (R) of D_FF is connected to the reset input terminal 7-3 and receives RESET.
[0217]
The NRZ signals 13-5, CSN, and CKE inputted to the data input terminal (D) of the D_FF of the retiming circuit 13-6 are phase-corrected systems inputted to the clock input terminal (CK) by the respective D_FFs. Synchronize with the clock. Then, at the same timing, it is output from the output terminal (Q) of D_FF, and is output to the output terminals 20-1, 20-2, and 20-3 via the driver 16-10.
[0218]
That is, each D_FF in the retiming circuit 13-6 has a phase correction circuit 13 in order to eliminate a delay difference generated in each output due to a difference between the polar RZ receiving circuit 13-3 and the NRZ receiving circuit 13-4. This is provided to synchronize at the latch timing adjusted in -2.
[0219]
The input terminal of the irregular command input error detection circuit 13-7 is connected to the output terminal (Q) of the D_FF of the retiming circuit 13-6. As described above, the irregular command input error detection circuit 13-7 holds in advance in its memory a command / address signal that can be received by the DRAM 1-21 connected to the CAReg 1-3. By comparing the command address signal output from the D_FF output terminal (Q) of the retiming circuit 13-6 to the DRAM 1-21 and the command address signal that can be received, the command When the address signal is detected, the signal ERR2 output from the error detection output terminal 13-8 becomes H level. In the normal case without error, this terminal is at L level. ERR2 is output to the OR gate 13-9.
[0220]
Two inputs of the OR gate 13-9 are ERR1 output from the polar RZ reception circuit 13-3 and ERR2 output from the irregular command input error detection circuit 13-7.
[0221]
The output ERR of the OR gate 13-9 is output to the output terminal 1-10, shared by a plurality of DIMMs by a non-contact bus, and transmitted by the RZ signal by the ERR input terminal 1-12 of MC1-1. As a result, CAReg1-3 notifies other circuits that an error has been detected.
As described above, by using the CAReg1-3 according to the present embodiment, it is possible to reduce the delay difference between the command and address terminals to the DRAM 1-21, which is generated as the data transfer speed is increased. Also, by using the CAReg1-3 according to the present embodiment, the command / address bus signal output to the DRAM 1-21 is monitored, and the command / address bus signal that the DRAM 1-21 cannot receive is detected as an error. It becomes possible to detect.
[0222]
In the present embodiment, the CAReg1-3 circuit shown in FIGS. 13 and 14 reduces the delay difference between the command and address signals caused by the difference between the polar RZ receiving circuit 13-3 and the NRZ receiving circuit 13-4. Other configurations are possible if possible.
[0223]
Next, a sixth embodiment of the present invention will be described.
[0224]
FIG. 15 is a schematic configuration diagram of CAReg1-3 to which the sixth embodiment of the present invention is applied.
[0225]
In the present embodiment, regarding the configuration common to the fifth embodiment, a common number is used and the description is omitted. In FIG. 15, the NRZ receiving circuit 13-4, the initialization circuit 7-7, the input polarity error detection circuit 16-3, and the irregular command input error detection circuit 13-7 are omitted.
[0226]
In this embodiment, a speed conversion circuit 14-1 to which the retiming circuit 13-6 in the fifth embodiment is applied is newly applied to CAReg1-3.
[0227]
The CAReg1-3 input / output terminals include n polar RZ signal input terminals 2-4, 2n output terminals 14-5, an input terminal 7-2 for an initialization request signal INIT_NRZ_IN, and a reset signal RESET. And an input terminal 7-3.
[0228]
The internal circuit of CAReg1-3 includes a polar RZ differential reception circuit 13-1, a phase correction circuit 13-2a, a polar RZ reception circuit 13-3a, and a speed conversion circuit 14-1. The
[0229]
The output of the polar RZ differential reception circuit 13-1 is input to the phase correction circuit 13-2a, and the output becomes two clock signals CK1 and CK2 whose phases are inverted.
[0230]
The polar RZ receiving circuit 13-3a has the same configuration as the polar RZ receiving circuit 13-3 according to the fifth embodiment. However, the number of command / address pins (input / output terminals), voltage comparators 2-6, 2-7 and RS_FF are halved. From the n input terminals 2-4, n polar RZ input signals RZ_IN # 1 to #n are input to the polar RZ receiving circuit 13-3a. Then, after conversion by the polar RZ receiving circuit 13-3a having n voltage comparators 2-6 and 2-7 and n RS_FF 2-8, from the output terminal Q of the n RS_FF 2-8, The n NRZ signals NRZ_OUT # 1 to #n are output to the speed conversion circuit 14-1.
[0231]
As shown in FIG. 15, the speed conversion circuit 14-1 includes n input terminals, n D flip-flops D_FF1 (14-2), n D flip-flops D_FF2 (14-3), and n D flip-flops D_FF3 (14-4). The output terminals Q of the n D_FF2 (14-3) are connected to the n output terminals 14-5 via the amplifier 16-11. The output terminals of the n D_FF3 (14-4) are connected to the n output terminals 14-5 through the amplifier 16-11.
[0232]
Further, the output CK1 from the phase correction circuit 13-2a is input to the input terminal (CK) of each of the n D_FF1 (14-2). Further, the output CK2 from the phase correction circuit 13-2a is input to the input terminals (CK) of the n D_FF2 (14-3) and the n D_FF3 (14-4).
[0233]
The reset signal RESET input from the input terminal 7-3 to CAReg1-3 is input to all reset terminals (R) of D_FF1, D_FF2, and D_FF3.
[0234]
Outputs NRZ_OUT # 1 to #n from n polar RZ receiving circuits 13-3a are connected to input terminals (D) of n D_FF1 (14-2) and n D_FF3 (14-4), respectively. Enter. For example, the first output NRZ_OUT # 1 is input to the input terminal (D) of the first D_FF1 # 1 (14-2) and the input terminal (D) of the first D_FF3 # 1 (14-4). The The nth output NRZ_OUT # n is input to the input terminal (D) of the nth D_FF1 # n (14-2) and the input terminal (D) of the nth D_FF3 # n (14-4). The
[0235]
The outputs G from the output terminals (Q) of the n D_FF1 are respectively input to the input terminals (D) of the D_FF2. That is, the output G # 1 of the first D_FF1 # 1 is input to the input terminal (D) of the first D_FF2 # 1. The output G # n of the nth D_FF1 # n is input to the input terminal (D) of the nth D_FF2 # n.
[0236]
The outputs of the output terminals (Q) of the n D_FF2 are respectively sent from the n output terminals 14-5 of the CAReg1-3 through the driver 16-11 to CMD # 2N-1 (N is 1... n ) Is output. That is, the output from the output terminal (Q) of the first D_FF2 # 1 is output as CMD # 1 from the first output terminal 14-5. The output from the output terminal (Q) of the nth D_FF2 # n is output as CMD # 2n-1 from the 2n-1th output terminal 14-5.
[0237]
The outputs from the output terminals (Q) of the n D_FF3 are respectively sent from the n output terminals 14-5 of the CAReg1-3 to the CMD # 2N (N is 1... n) via the driver 16-11. Is output. That is, the output from the output terminal (Q) of the first D_FF3 # 1 is output as CMD # 2 from the second output terminal 14-5. The output from the output terminal (Q) of the nth D_FF3 # n is output from the 2nth output terminal 14-5 as CMD # 2n.
[0238]
The operation of CAReg1-3 provided in the DIMM having the above configuration will be described.
[0239]
FIGS. 16A to 16J are timing charts showing signal level transitions in each part of CAReg1-3 shown in FIG.
[0240]
Each of the waveforms shown in FIGS. 16A to 16J, from the top, indicates the initialization request of the clock signals CK1 and CK2 output from the phase correction circuit 13-2a and the NRZ signal level input to the input terminal 7-2 Signal INIT_NRZ_IN, polar RZ input signal RZ_IN # 1 input to the first input terminal 2-4, output signal A of the voltage comparator 2-6 connected to the first input terminal 2-4, the first Output signal B of voltage comparator 2-7 connected to input terminal 2-4, output signal NRZ_OUT # 1 of RS_FF # 1 (2-8), output signal G # 1 of D_FF1 # 1 (14-2), The output signal CMD # 1 of D_FF2 # 1 (14-3) and the output signal CMD # 2 of D_FF3 # 1 (14-4).
[0241]
By inputting a command address with DDR (Double Data Rate) in synchronization with the rising and falling of the system clock CK, the pulse signal 15-1 is input to the input terminal 2-4 as RZ_IN # 1 during one clock width. , 15-2 are input. By receiving the pulse signals 15-1 and 15-2, an H level 15-3 and an L level 15-4 are generated in the output NRZ_OUT # 1 of RS_FF # 1 (2-8).
[0242]
The H level 15-3 generated at NRZ_OUT # 1 is held at the rising edge of CK2, and the output signal G # 1 of D_FF1 # 1 (14-2) is shifted to the same H level 15-5 as NRZ_OUT # 1.
[0243]
The H level 15-5 of the output signal G # 1 and the L level 15-4 of NRZ_OUT # 1 are held at the rising edge of CK1, and the H level 15-6 of the output signal CMD # 1 of D_FF2 # 1 (14-3) And the output signal CMD # 2 of D_FF3 # 1 (14-4) is shifted to the same L level 15-7 as NRZ_OUT # 1, and synchronized with CK1 at the timing of SDR (Single Data Rate).
[0244]
As described above, by using the command / address register circuit according to the present embodiment, the command / address signal RZ_IN # 1 input at the Double Data Rate is converted into the output signal CMD # 1 of the D_FF2 # 1 (14-3). , D_FF3 # 1 (14-4) can be speed-converted to the SDR width indicated by the output signal CMD # 2. Therefore, the number of terminals input to the RZ receiving circuit can be reduced compared to the number of output terminals.
[0245]
In other words, the number of input terminals can be reduced without doubling the speed of the input command / address signal RZ_IN and changing the speed of the output command / address signal and the number of output terminals.
The embodiments of the present invention have been described above.
[0246]
According to each of the embodiments described above, data transmission can be performed at high speed by using a polar RZ signal for the command / address bus.
[0247]
Further, according to the third to sixth embodiments, the error detection circuit for confirming the polarity for each polar RZ signal and the error detection circuit for detecting the irregular command / address signal to the DRAM are provided. It is possible to construct a highly reliable bus system.
[0248]
Further, according to the sixth embodiment, by increasing the speed of the input side command / address signal by a factor of 2, the number of pins of the input side command / address signal can be reduced and the cost can be reduced.
[0249]
In addition, this invention is not limited to said embodiment, Many deformation | transformation are possible within the range of the summary.
[0250]
For example, a configuration in which the initialization circuit 7-7 shown in FIG. 7 is added to the configuration of the CAReg 1-3 shown in FIG. FIG. 17 shows an input terminal 56 for inputting the initialization request signal INIT_NZR_IN, an initialization circuit 7-7 connected to the input terminal 56, and a configuration for inputting the output of the initialization circuit 7-7 to the NRZ level conversion circuit. This is in addition to FIG.
[0251]
The initialization circuit 7-7 generates a reset timing pulse to the NRZ level conversion circuit 16-4 and initializes the output level of the output 13-5 of the NRZ level conversion circuit 16-4. Thereby, it can be expected that the effect of initialization is obtained by a method different from the fifth embodiment.
[0252]
In the above embodiment, the case where a DIMM is used as a memory module has been described as an example. However, the present invention can be applied to various memory modules.
[0253]
【The invention's effect】
As described above, according to the present invention, the transfer rate of the entire module can be improved. In addition, the reliability of command / address bus reception can be improved. Further, it is possible to provide a bus system capable of reducing the cost.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating command address bus connection using a polar RZ signal.
FIG. 2 is a diagram showing an outline of the first embodiment.
FIG. 3 is a timing chart for explaining the operation of the first embodiment.
FIG. 4 is a timing chart for explaining a command / address signal receiving operation;
FIG. 5 is a diagram for explaining an operation mode of a command address.
FIG. 6 is a timing chart illustrating the initialization operation of the first embodiment.
FIG. 7 is a diagram showing an outline of a second embodiment.
FIG. 8 is a timing chart illustrating an initialization operation according to the second embodiment.
FIG. 9 is a diagram showing an outline of a third embodiment.
FIG. 10 is a timing chart illustrating the operation of the third embodiment.
FIG. 11 is a diagram showing an outline of a fourth embodiment.
FIG. 12 is a timing chart for explaining the operation of the fourth embodiment.
FIG. 13 is a block diagram showing an outline of a fifth embodiment.
FIG. 14 is a diagram showing an outline of a fifth embodiment.
FIG. 15 is a diagram showing an outline of a sixth embodiment.
FIG. 16 is a timing chart for explaining the operation of the sixth embodiment.
FIG. 17 is a block diagram showing an outline of a command address register with an initialization circuit.
FIG. 18 is a block diagram showing an outline of a conventional command address register.
FIG. 19 is a diagram showing an outline of a conventional technique.
[Explanation of symbols]
1-1 ... Memory controller, 1-2 ... Dual inline memory module, 1-3 ... Command address register, 1-4 ... Oscillator
1-5: Data bus, 1-6: System clock,
1-7a, 1-7b, command / address bus, 1-12, error bus,
1-9, 1-11, 1-13, 1-14... Termination resistor
1-10: Error detection output, 1-21: DRAM
1-101: Transmission circuit, 1-102: Reception circuit, 1-103: Error reception circuit
1-211 ... receiving circuit, 1-212 ... transmitting circuit
1-301 ... Clock receiving circuit
1-302, 1-303 ... Command address receiving circuit
1-304... Error signal transmission circuit

Claims (9)

コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるLレベルおよびHレベルの組み合わせのNRZ信号を前記方向性結合により変換することで得られる有極性RZ信号のパルスにより、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZから復元するNRZ信号のレベルを一致させる初期化処理を行うこと
を特徴とするメモリモジュール。
A memory module having an interface with a memory bus including a command address bus,
The command address bus converts an NRZ (Non Return to Zero) signal output from a memory controller connected to the memory module through the memory bus into a polar RZ (Return to Zero) signal by directional coupling. ,
The interface includes receiving means for receiving a polar RZ signal input from the command address bus and restoring the NRZ signal;
Prior to the reception of the polar RZ signal representing the command address, the receiving means converts the NRZ signal of a combination of L level and H level output from the memory controller by the directional coupling. An initialization process for matching the levels of an NRZ signal output from the memory controller and an NRZ signal restored from a polar RZ input from the command address bus by an RZ signal pulse.
請求項1記載のメモリモジュールであって、
前記受信手段は、
前記コマンドアドレスバスより入力される有極性RZ信号が第1の閾値以上の場合にHレベルを出力する第1の電圧比較値と、
前記コマンドアドレスバスより入力される有極性RZ信号が第2の閾値以下の場合にHレベルを出力する第2の電圧比較値と、
前記第1の電圧比較値の出力がセット入力端子に入力され、前記第2の電圧比較値の出力がリセット入力端子に入力されるRSフリップフロップと、を有すること
を特徴とするメモリモジュール。
The memory module according to claim 1,
The receiving means includes
A first voltage comparison value that outputs an H level when a polar RZ signal input from the command address bus is greater than or equal to a first threshold;
A second voltage comparison value that outputs an H level when the polar RZ signal input from the command address bus is equal to or lower than a second threshold;
An RS flip-flop, wherein an output of the first voltage comparison value is input to a set input terminal, and an output of the second voltage comparison value is input to a reset input terminal.
コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるNRZ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZ信号から復元するNRZ信号のレベルを一致させる初期化手段を有すること
を特徴とするメモリモジュール。
A memory module having an interface with a memory bus including a command address bus,
The command address bus converts an NRZ (Non Return to Zero) signal output from a memory controller connected to the memory module through the memory bus into a polar RZ (Return to Zero) signal by directional coupling. ,
The interface includes receiving means for receiving a polar RZ signal input from the command address bus and restoring the NRZ signal;
Prior to receiving a polar RZ signal representing a command address, the receiving means resets the output in accordance with an initialization request signal of the NRZ signal output from the memory controller, and outputs the NRZ signal output from the memory controller and A memory module comprising: initialization means for matching levels of an NRZ signal restored from a polar RZ signal input from the command address bus.
請求項3記載のメモリモジュールであって、
前記受信手段は、
前記コマンドアドレスバスより入力される有極性RZ信号が第1の閾値以上の場合にHレベルを出力する第1の電圧比較値と、
前記コマンドアドレスバスより入力される有極性RZ信号が第2の閾値以下の場合にHレベルを出力する第2の電圧比較値と、
前記第1の電圧比較値の出力がセット入力端子に入力され、前記第2の電圧比較値の出力が第1のリセット入力端子に入力され、前記初期化手段からの信号が第2のリセット入力端子に入力されるRSフリップフロップと、を有すること
を特徴とするメモリモジュール。
The memory module according to claim 3, wherein
The receiving means includes
A first voltage comparison value that outputs an H level when a polar RZ signal input from the command address bus is greater than or equal to a first threshold;
A second voltage comparison value that outputs an H level when the polar RZ signal input from the command address bus is equal to or lower than a second threshold;
The output of the first voltage comparison value is input to a set input terminal, the output of the second voltage comparison value is input to a first reset input terminal, and the signal from the initialization means is a second reset input. An RS flip-flop input to a terminal.
コマンドアドレスバスを含むメモリバスとのインターフェースを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、メモリモジュールを選択する選択信号を受信した場合に、前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号と、当該有極性RZ信号より1つ前に前記コマンドアドレスバスより入力された有極性RZ信号から復元したNRZ信号とを比較して、両NRZ信号のレベルが同じ場合にエラー検出信号を出力するエラー検出手段と、
コマンドアドレスを表す有極性RZ信号の受信に先立って、前記メモリコントローラより出力されるNRZ信号の初期化要求信号に従い、出力をリセットし、前記メモリコントローラより出力されるNRZ信号および前記コマンドアドレスバスより入力される有極性RZ信号から復元するNRZ信号のレベルを一致させる初期化手段を有すること
を特徴とするメモリモジュール。
A memory module having an interface with a memory bus including a command address bus,
The command address bus converts an NRZ (Non Return to Zero) signal output from a memory controller connected to the memory module through the memory bus into a polar RZ (Return to Zero) signal by directional coupling. ,
The interface includes receiving means for receiving a polar RZ signal input from the command address bus and restoring the NRZ signal;
When receiving the selection signal for selecting the memory module , the receiving means restores the NRZ signal restored from the polar RZ signal input from the command address bus, and the command address one before the polar RZ signal. An error detection means for comparing an NRZ signal restored from a polar RZ signal input from a bus and outputting an error detection signal when both NRZ signals have the same level ;
Prior to receiving the polar RZ signal representing the command address, the output is reset in accordance with the initialization request signal of the NRZ signal output from the memory controller, and from the NRZ signal output from the memory controller and the command address bus A memory module comprising initialization means for matching the level of an NRZ signal restored from an input polar RZ signal .
請求項5記載のメモリモジュールであって、
前記受信手段は、
前記コマンドアドレスバスより入力される有極性RZ信号が第1の閾値以上の場合にHレベルを出力する第1の電圧比較値と、
前記コマンドアドレスバスより入力される有極性RZ信号が第2の閾値以下の場合にHレベルを出力する第2の電圧比較値と、
前記第1の電圧比較値の出力がセット入力端子に入力され、前記第2の電圧比較値の出力がリセット入力端子に入力されるRSフリップフロップと、を有し、
前記エラー検出手段は、
前記RSフリップフロップで保持し出力している信号のレベルと、前記RSフリップフロップに入力される前記第1および第2の電圧比較値の出力の信号レベルとを比較する比較手段を有すること
を特徴とするメモリモジュール。
The memory module according to claim 5, wherein
The receiving means includes
A first voltage comparison value that outputs an H level when a polar RZ signal input from the command address bus is greater than or equal to a first threshold;
A second voltage comparison value that outputs an H level when the polar RZ signal input from the command address bus is equal to or lower than a second threshold;
An RS flip-flop in which an output of the first voltage comparison value is input to a set input terminal and an output of the second voltage comparison value is input to a reset input terminal;
The error detection means includes
Comparing means for comparing the level of the signal held and output by the RS flip-flop with the signal level of the output of the first and second voltage comparison values input to the RS flip-flop. Memory module.
コマンドアドレスバスを含むメモリバスとのインターフェースとDRAMとを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、復元したNRZ信号の前記DRAMへの出力タイミングを、クロック信号に同期させる同期化手段を有すること
を特徴とするメモリモジュール。
A memory module having an interface with a memory bus including a command address bus and a DRAM;
The command address bus converts an NRZ (Non Return to Zero) signal output from a memory controller connected to the memory module through the memory bus into a polar RZ (Return to Zero) signal by directional coupling. ,
The interface includes receiving means for receiving a polar RZ signal input from the command address bus and restoring the NRZ signal;
The memory module according to claim 1, wherein the reception unit includes a synchronization unit that synchronizes an output timing of the restored NRZ signal to the DRAM with a clock signal.
コマンドアドレスバスを含むメモリバスとのインターフェースとDRAMとを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信してNRZ信号を復元する受信手段を有し、
前記受信手段は、復元したNRZ信号が前記DRAMで受信不可能なコマンド・アドレス信号である場合に、エラー検出信号を出力するエラー検出手段を有すること
を特徴とするメモリモジュール。
A memory module having an interface with a memory bus including a command address bus and a DRAM;
The command address bus converts an NRZ (Non Return to Zero) signal output from a memory controller connected to the memory module through the memory bus into a polar RZ (Return to Zero) signal by directional coupling. ,
The interface includes receiving means for receiving a polar RZ signal input from the command address bus and restoring the NRZ signal;
The memory module according to claim 1, wherein the reception unit includes an error detection unit that outputs an error detection signal when the restored NRZ signal is a command / address signal that cannot be received by the DRAM.
コマンドアドレスバスを含むメモリバスとのインターフェースとDRAMとを備えたメモリモジュールであって、
前記コマンドアドレスバスは、前記メモリバスを介して前記メモリモジュールに接続されるメモリコントローラが、DDR(Double Data Rate)により前記DRAMでのコマンド・アドレス信号入力速度の2倍で出力するNRZ(Non Return to Zero)信号を、方向性結合によって有極性RZ(Return to Zero)信号に変換し、
前記インターフェースは、前記コマンドアドレスバスより入力される有極性RZ信号を受信し、NRZ信号を復元する受信手段を有し、
前記受信手段は、復元したNRZ信号のデータ伝送速度を速度変換して、1つの復元したNRZ信号から2つの前記DRAMに入力するコマンド・アドレス信号を生成すること
を特徴とするメモリモジュール。
A memory module having an interface with a memory bus including a command address bus and a DRAM;
The command address bus is an NRZ (Non Return) output from the memory controller connected to the memory module via the memory bus at a double of the command / address signal input speed in the DRAM by DDR ( Double Data Rate). to Zero) signal is converted into a polar RZ (Return to Zero) signal by directional coupling,
The interface has a receiving means for receiving a polar RZ signal input from the command address bus and restoring the NRZ signal;
The memory module characterized in that the receiving means converts the data transmission rate of the restored NRZ signal to generate a command / address signal to be input to two DRAMs from one restored NRZ signal.
JP2003182781A 2003-06-26 2003-06-26 Memory module and bus system Expired - Fee Related JP4430343B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003182781A JP4430343B2 (en) 2003-06-26 2003-06-26 Memory module and bus system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003182781A JP4430343B2 (en) 2003-06-26 2003-06-26 Memory module and bus system

Publications (3)

Publication Number Publication Date
JP2005018439A JP2005018439A (en) 2005-01-20
JP2005018439A5 JP2005018439A5 (en) 2006-02-23
JP4430343B2 true JP4430343B2 (en) 2010-03-10

Family

ID=34183074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003182781A Expired - Fee Related JP4430343B2 (en) 2003-06-26 2003-06-26 Memory module and bus system

Country Status (1)

Country Link
JP (1) JP4430343B2 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5165233B2 (en) * 2005-12-09 2013-03-21 三星電子株式会社 Memory system
JP2007208487A (en) * 2006-01-31 2007-08-16 Mitsumi Electric Co Ltd Comparator
JP5015576B2 (en) * 2006-03-15 2012-08-29 株式会社豊田中央研究所 Binary circuit
US7783954B2 (en) * 2006-09-11 2010-08-24 Globalfoundries Inc. System for controlling high-speed bidirectional communication
KR101436506B1 (en) 2008-07-23 2014-09-02 삼성전자주식회사 Memory device and method of programming data in memory device
KR101602316B1 (en) 2009-02-09 2016-03-22 삼성전자주식회사 Semiconductor memory device and data processing method thereof
KR101824227B1 (en) 2009-08-07 2018-02-05 삼성전자주식회사 Memory system and programming method thereof
US9658645B2 (en) 2015-04-14 2017-05-23 Qualcomm Incorporated Control circuits for generating output enable signals, and related systems and methods

Also Published As

Publication number Publication date
JP2005018439A (en) 2005-01-20

Similar Documents

Publication Publication Date Title
US8489944B2 (en) Disabling outbound drivers for a last memory buffer on a memory channel
EP1629394B1 (en) Memory channel with unidirectional links
US7194581B2 (en) Memory channel with hot add/remove
US8756450B2 (en) Memory channel having deskew separate from redrive
US7127629B2 (en) Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
JP4073836B2 (en) Synchronous memory device
US7200787B2 (en) Memory channel utilizing permuting status patterns
US7516349B2 (en) Synchronized memory channels with unidirectional links
US7340537B2 (en) Memory channel with redundant presence detect
JP4430343B2 (en) Memory module and bus system

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051219

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20051219

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051219

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081118

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091215

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091217

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees