JP4373150B2 - Solid-state imaging device - Google Patents

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JP4373150B2
JP4373150B2 JP2003206850A JP2003206850A JP4373150B2 JP 4373150 B2 JP4373150 B2 JP 4373150B2 JP 2003206850 A JP2003206850 A JP 2003206850A JP 2003206850 A JP2003206850 A JP 2003206850A JP 4373150 B2 JP4373150 B2 JP 4373150B2
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Description

【0001】
【発明の属する技術分野】
本発明は、固体撮像装置及びその駆動方法に関するものである。
【0002】
【従来の技術】
概して固体撮像装置は、各々が入射光を電気信号に変換する機能を備えた複数の画素セルが行列をなして配置された画素部を備えているが、CCD(Charge Coupled Device)を用いた構成と、MOS(Metal Oxide Semiconductor)を用いた構成とが主として使用されている。MOS型固体撮像装置は、同一チップ上に種々の回路を搭載することが容易であることから小型のイメージセンサを実現するのに好適する。以下の特許文献には従来のMOS型イメージセンサの一例が開示されている。
【0003】
【特許文献1】
特開2002−354343号公報
【0004】
【特許文献2】
特開2003−46864号公報、
【0005】
【発明が解決しようとする課題】
従来の固体撮像装置においては、概して画素部の各画素セルに蓄積された電荷のリセットは、所定の時間間隔で行単位で順次行っているが、この場合、各行の画素セルの露光タイミングが異なってしまうので、メカニカルシャッタを併用し露光タイミングをこのメカニカルシャッタの開閉タイミングにより決めることで各行の各画素セルに対する露光を同じタイミングで行うことが提案された。
【0006】
しかしながら、各画素セルに蓄積された電荷のリセットを行単位で順次行う方法とメカニカルシャッタを併用する方法では、全行の画素セルに対するリセット動作の後にメカニカルシャッタを開閉動作させるため、行単位で順次に行われる画素セルに対するリセット動作に少なからず時間を要してしまい、特に静止画を取り込み場合において画素セルに対するリセット動作開始から露光スタートまでの遅延が問題になっていた。
【0007】
本発明はこのような課題に着目してなされたものであり、その目的とするところは、行単位のリセット動作と一括リセット動作とを適宜切り替えて実行することにより画像取り込み時の遅延を少なくすることが可能な固体撮像装置及びその駆動方法を提供することにある。
【0008】
また、本発明は、簡単な回路構成の追加により一括リセット動作を実行することができる固体撮像装置及びその駆動方法を提供することにある。
【0009】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第1の態様に係る固体撮像装置は、各々が入射光を電気信号に変換する機能を備えた複数の画素セルが行列をなして配置された画素部と、前記画素部の画素セルを行単位でリセット可能な行単位リセット手段と、前記画素部のすべての画素セルを一括してリセット可能な一括リセット手段と、を備えた固体撮像装置において、前記行単位リセット手段、及び前記一括リセット手段は、前記画素部の読み出し行を走査するための垂直走査回路と、各画素セルに光を入射させる露光動作のタイミングを決定するための電子シャッタ走査回路と、前記垂直走査回路の出力と、前記電子シャッタ走査回路の出力のうち、いずれか一方の出力を前記画素部に出力するためのマルチプレクサとから成り、前記一括リセット手段は、前記マルチプレクサの一部により構成され、前記マルチプレクサは、前記垂直走査回路の出力を取り込むためのトランジスタと、読み出し用行選択信号を蓄積するための容量と、読み出し用出力トランジスタとを備える読み出し用出力回路と、前記電子シャッタ走査回路の出力を取り込むためのトランジスタと、電子シャッタ用行選択信号を蓄積するための容量と、電子シャッタ用出力トランジスタとを備える電子シャッタ用出力回路と、前記電子シャッタ走査回路の出力を取り込むためのトランジスタと前記電子シャッタ用行選択信号を蓄積するための容量の接続点にソースが接続され、一括リセット用パルスが入力されるゲートと、一括リセット用電源に接続されたドレインとを有する一括リセット信号取り込み用トランジスタと、により構成され、読み出し用出力回路の出力ラインと電子シャッタ用出力回路の出力ラインが共通であって、前記行単位リセット手段による行単位のリセット動作と、前記一括リセット手段による一括リセット動作とを切り替えて実行する。
【0010】
また、本発明の第2の態様に係る固体撮像装置は、各々が入射光を電気信号に変換する機能を備えた複数の画素セルが行列をなして配置された画素部と、前記画素部の画素セルを行単位でリセット可能な行単位リセット手段と、前記画素部のすべての画素セルを一括してリセット可能な一括リセット手段と、を備えた固体撮像装置において、前記行単位リセット手段、及び前記一括リセット手段は、前記画素部の読み出し行を走査するための垂直走査回路と、各画素セルに光を入射させる露光動作のタイミングを決定するための電子シャッタ走査回路と、前記垂直走査回路の出力と、前記電子シャッタ走査回路の出力のうち、いずれか一方の出力を前記画素部に出力するためのマルチプレクサとを具備し、前記一括リセット手段は、前記マルチプレクサの一部により構成され、前記マルチプレクサは、前記垂直走査回路の出力を取り込むためのトランジスタと、読み出し用行選択信号を蓄積するための容量と、読み出し用出力トランジスタとを備える読み出し用出力回路と、前記電子シャッタ走査回路の出力を取り込むためのトランジスタと、電子シャッタ用行選択信号を蓄積するための容量と、電子シャッタ用出力トランジスタとを備える電子シャッタ用出力回路と、前記電子シャッタ走査回路の出力を取り込むためのトランジスタと前記電子シャッタ用行選択信号を蓄積するための容量の接続点にソースが接続され、一括リセット用パルスが入力されるゲート及びドレインを有する一括リセット信号取り込み用トランジスタと、により構成され、読み出し用出力回路の出力ラインと電子シャッタ用出力回路の出力ラインが共通であって、前記行単位リセット手段による行単位のリセット動作と、前記一括リセット手段による一括リセット動作とを切り替えて実行する。
【0016】
【発明の実施の形態】
まず、本発明の概略を説明する。本発明は、各々が入射光を電気信号に変換する機能を備えた複数の画素セルが行列をなして配置された画素部を有する固体撮像装置を駆動するにあたって、画素部の画素セルを行単位でリセットする行単位のリセット動作に加えて、画素部のすべての画素セルを一括してリセットする一括リセット動作を取り入れ、これら2つのリセット方法を適宜切り替えて使用することを特徴とする。これによって、静止画取り込み時の遅延を少なくすることができる。また、一括リセット動作を行うための回路構成を簡単な回路の追加のみで実現することができる。
【0017】
具体的には、例えば静止画を撮影する場合、まずメカニカルシャッタを開放した状態で全画素セルの一括リセット動作を行い、メカニカルシャッタを閉じることで露光を終了させる。その後、画素セルからの信号読み出し動作を行単位で行う。
【0018】
(第1実施形態)
(構成)
以下、図面を参照して本発明の実施形態を詳細に説明する。図1は、本発明の第1実施形態に係るMOS型固体撮像装置の構成を示す図である。本実施形態の撮像装置は、複数の画素セルPIX11〜PIX33を行列方向に配置して構成される画素部1(ここでは説明を簡単にするためにPIX11〜PIX33の9個の画素セルのみを示している)と、画素の読み出し行を選択するのに用いられる垂直走査回路2と、露光の開始を決定するのに用いられる電子シャッタ走査回路3と、垂直走査回路2の出力と電子シャッタ走査回路3の出力のいずれかを出力するマルチプレクサ4と、垂直信号ラインV1〜V3に読み出された信号に含まれるノイズを抑圧するノイズ抑圧回路5と、ノイズ抑圧回路5からの信号を、水平選択スイッチM101〜M103を選択的にON,OFFさせることにより取り出す水平走査回路6と、取り出した信号を増幅する出力アンプ7と、画素部1へ供給する電流を生成する電流源(画素セルの負荷)9とを備えている。
【0019】
8は画素セルの電源ライン(VDDCEL)、10は電流源9をON,OFFさせるためのパルスライン(LGCEL)、11は読み出し用リセットパルスライン(RST)、12は読み出し用転送パルスライン(TR)、13は電子シャッタ用リセットパルスライン(ERST)、14は電子シャッタ用転送パルスライン(ETR)、15は垂直走査回路2の出力を取り込むパルスライン(VDRRS)、16は一括リセット用パルスライン(ARST)である。また、ΦV1〜ΦV3は読み出し用行選択ライン、ΦVE1〜ΦVE3は電子シャッタ用行選択ライン、ΦRST1〜ΦRST3は画素リセットパルスライン、ΦTR1〜ΦTR3は画素転送パルスライン、V1〜V3は垂直信号ライン、ΦH1〜ΦH3は列選択ライン、OUTはセンサ出力ラインである。
【0020】
図2は、図1に示す各画素セルPIX11〜PIX33の具体的な構成を示す図であり、入射光を電気信号に変換するフォトダイオードPD1と、転送用トランジスタM1と、リセット用トランジスタM2と、画素アンプ用トランジスタM3とから構成される。ΦRSTは画素リセットパルスライン、ΦTRは画素転送パルスライン、VDDCELは画素セルの電源ライン、PIXOUTは画素の出力ラインである。20はフローティングデフュージョン(Floating Diffusion、以下FDと呼ぶ)部である。
【0021】
図3(A),(B)は、図1に示すマルチプレクサ4の具体的な構成を示す図であり、画素リセットパルス出力回路(図3(A))と、これと同一の構成をもつ画素転送パルス出力回路(図3(B))の対で構成される。実際のマルチプレクサの構成ではこのような構成を画素部の行数だけ備えている。M11,M21は垂直走査回路2の出力取り込み用トランジスタ、M12,M22は電子シャッタ走査回路3の出力取り込み用トランジスタ、M13、M23は一括リセット設定用トランジスタ、M14は読み出し用リセットパルス出力トランジスタ、M15は電子シャッタ用リセットパルス出力トランジスタ、M24は読み出し用転送パルス出力トランジスタ、M25は電子シャッタ用転送パルス出力トランジスタ、C11〜C12,C21〜C22は容量である。また、RSTは読み出し用リセットパルス、ERSTは電子シャッタ用リセットパルス、TRは読み出し用転送パルス、ETRは電子シャッタ用転送パルス、VDRRSは走査回路出力取り込みパルス、ARSTは一括リセット用パルス、MPXDDは一括リセット用電源、ΦVは読み出し用行選択ライン、ΦVEは電子シャッタ用行選択ライン、ΦRSTは画素リセットパルスライン、ΦTRは画素転送パルスラインである。
【0022】
ここで、一括リセット用パルスラインARST及び一括リセット用電源MPXDDはマルチプレクサ4のすべての行に接続されているものとする。また、ΦVE側に接続されている、一括リセット用パルスARST、一括リセット用電源MPXDD、一括リセット設定SW用トランジスタM13は、一括リセット動作を実現するために追加された部分であり、走査回路とは無関係に動作する。
【0023】
本実施形態では、各画素セル及びマルチプレクサ4を構成するのに使用されるトランジスタを、一種類のトランジスタ(NチャネルMOSトランジスタ)のみで構成しているので、製造工程数を減らすことができる。
【0024】
以下に図2の画素セルのリセット動作及び読み出し動作について説明する。まず、画素セルのリセット動作について説明する。画素セルの電源ラインVDDCEL(図1の8)を“H”レベルにセットする。次にLGCEL(図1の10)を“H”レベルにセットすると、各画素セルPIX11〜PIX33に電流が供給されて動作モードになる。ΦRSTによりM2をONさせると、FD部20がVDDCELと同じ“H”レベルにセットされる。次にΦRSTによりM2をOFFにしたのち、ΦTRによりM1をONさせると、PD1に蓄積された電荷はM1を介してFD部20に転送される。これによってPD1の電荷がクリアされリセット動作を行う。その後ΦTRによりM1をOFFさせ、PD1を電荷蓄積状態にし、リセット動作を終了する。
【0025】
また、VDDCELを“L”レベルにセットした後、ΦRSTによりリセット用トランジスタM2をONさせると、FD部20はVDDCELと同じ“L”レベルにセットされる。次にΦRSTによりM2をOFFさせることでFD部20は“L”レベルを保持し、これにより、画素セルは非動作状態になる。この状態で入射した光が電気信号としてPD1に蓄積される。
【0026】
次に画素セルの読み出し動作について説明する。まず、VDDCELを“H”レベルにセットする。次にΦRSTによりM2をONさせてFD部20をVDDCELと同じ“H”レベルにセットする。次にΦRSTによりM2をOFFさせたのち、ΦTRによりM1をONさせて、PD1に蓄積された電荷をFD部20に転送する。その後、ΦTRによりM1をOFFさせて転送を終了する。
【0027】
FD部20における電荷はM3を介して画素の出力ラインPIXOUTに電圧として出力される。次に、VDDCELを“L”レベルにセットし、ΦRSTによりM2をONさせて、FD部20をVDDCELと同じ“L”レベルにセットする。その後、ΦRSTによりM2をOFFさせてFD部20を“L”レベルに保持させる。この時点で画素セルからの信号の読み出しが終了する。
【0028】
次に図3(A),(B)のマルチプレクサ4の動作について説明する。前記したように図3(A),(B)ともに同一構成であり、その動作は実質的に同一であるので、ここでは図3(A)の画素リセットパルス出力回路の動作についてのみ説明する。RSTを“L”レベルとした状態で入力されたΦVのレベルが例えば“H”レベルのときに、VDRRSによりM11をONすると、ΦVの“H”レベルの信号が容量C11に蓄積される。このときM14はONするので、読み出し用リセットパルスRSTはそのままΦRSTに出力される。VDRRSによりM11をOFFしたのちも同様にRSTはΦRSTに出力される。ここでRSTが“H”レベルのときには“H”レベルが特定行の画素セルのΦRSTに入力され、上記した画素セルのリセット動作が特定行の画素セルについて実行される。
【0029】
一方、ΦVが“L”レベルのときには容量C11には“L”レベルの信号が蓄積される。この場合にはM14はOFFしているのでRSTがどのような信号レベルであってもΦRSTに出力されない。
【0030】
ΦVについて説明したが、ΦVEについても同様である。このように、ΦV、ΦVEは“H”レベルのときのみRSTまたはERSTがΦRSTに出力されるようになっている。
【0031】
また、ERSTを“L”レベルとした状態でARSTを“H”レベルにセットすると、M13がONして、全ての行におけるC12にMPXDDの“H”レベルの信号が保持される。このときM15はONし、ERSTはそのままΦRSTに出力される。ARSTによりM13をOFFとしたのちも同様にERSTはΦERSTに出力される。ここでERSTが“H”レベルのときには、“H”レベルがすべての行の画素セルのΦRSTに入力され、上記した画素セルのリセット動作が全画素について一括して実行される。
【0032】
本実施形態では、ARSTとVDRRSとを選択的に駆動することにより、上記した行単位のリセット動作と、全画素一括リセット動作とを切り替えて実行することを特徴とする(例えば静止画を撮影する場合には全画素一括リセット動作を行い、動画を撮影する場合には行単位のリセット動作を行う)。
【0033】
以下に、このような2種類のリセット動作について図4〜図6のタイミングチャートを参照して詳細に説明する。
【0034】
図4は、行単位のリセット動作について説明するためのタイミングチャートであり、各信号ラインに現われる信号波形を示している。図4には、VDDCEL(画素セルの電源ライン)、LGCEL(画素セルの負荷パルスライン)、RST(読み出し用リセットパルスライン)、TR(読み出し用転送パルスライン)、ERST(電子シャッタ用リセットパルスライン)、ETR(電子シャッタ用転送パルスライン)、VDRRS(垂直走査回路出力取り込みパルスライン)、ARST(一括リセット用パルスライン)、φV1,φV2,φV3(読み出し用行選択ライン)、φVE1,φVE2,φVE3(電子シャッタ用行選択ライン)、φRST1,φRST2,φRST3(行毎の画素リセットパルスライン)、φTR1,φTR2,φTR3(行毎の画素転送パルスライン)、メカニカルシャッタ出力、の波形が示されている。
【0035】
φRST1,φRST2,φRST3及びφTR1,φTR2,φTR3で示すように、画素セルからの信号の読み出し及びリセットは行ごとに異なる時間(タイミング)で行われる。この場合、各行での露光時間は同一になるように決められているが、露光開始タイミングは異なってしまう。
【0036】
そこで、露光開始タイミングを一致させるために、全ての行のリセット動作が終了した後に、メカニカルシャッタ(ここではフォーカルプレーンシャッタやレンズシャッタ)の開閉タイミングに同期させて露光タイミングを決定することが行われている。図5は、このときの動作を示している。
【0037】
しかしながら、行単位のリセット動作とメカニカルシャッタを併用して各行の画素セルに対する露光を同じタイミングで行う方法では、全行の画素セルに対するリセット動作の後に露光が行われるので、特に静止画を取り込む場合においてリセット動作開始からメカニカルシャッタを開放するまでの遅延が問題になる。そこで、ここでは全画素セルの一括リセット動作の手法を取り入れ、静止画の撮影の場合には、全画素一括リセットを行うようにしている。
【0038】
図6は、一括リセットを取り入れた本実施形態に係る駆動タイミングを説明するためのタイムチャートであり、リセット動作は全画素一括して行い、画素からの信号読み出し動作は、図4に示すように行単位で行っている。各ラインの名称は図4で説明したとおりであるのでここでは省略する。
【0039】
まず、ERSTおよびETRを“L”レベルとした状態で、ARSTを“H”レベルにしてM13およびM23を全ての行に対してONにしてC12およびC22に“H”レベルの信号を蓄積する。これにより、M15およびM25はON状態になっている。次にARSTを“L”レベルに戻し、M13およびM23をOFFにする。その後、VDDCELあるいはバイアス電源を“H”レベルにセットした後、ERSTを“H”レベルとする。このERSTはONになっているM15を介してΦRSTに出力され、全ての行の画素セルのΦRSTが“H”レベルにセットされる。これによりM2がONして、全ての画素セルのFD部20がVDDCELレベル(ここでは“H”レベル)に引き上げられる。
【0040】
その後、ERSTを“L”レベルに戻し、全ての行の画素セルのΦRSTを“L”レベルとしM2をOFFすることで全ての画素セルのFD部20を“H”レベルに保持する。引き続きETRを“H”レベルとすることで、全ての行の画素セルのΦTRが“H”レベルにセットされる。この状態ではPD1に蓄積された電荷がM1を介してFD部20に転送され、PD1の電荷がクリアされることにより、全画素セルについての一括リセット動作を行う。
【0041】
その後、ETRパルスを“L”レベルに戻すことで、全ての行の画素セルのΦTRが“L”レベルとなりM1をOFFさせ、PD1を電荷蓄積状態にし、一括リセット動作が終了する。
【0042】
次に、VDDCELあるいはバイアス電源を“L”レベルにセットした後、電子シャッタ走査回路3からERSTを“H”レベルとする。このERSTはONになっているM15を介してΦRSTに出力され、全ての行の画素セルのΦRSTが“H”レベルにセットされる。これによりM2がONして、FD部20が“L”レベルになる。次に、ERSTを“L”レベルに戻すことで、全ての行の画素セルのΦRSTが“L”レベルとなりM2をOFFさせ、FD部20を“L”レベルに保持し、全ての画素セルが待機状態になる。
【0043】
露光終了はメカニカルシャッタを閉じることで全画素セル同じタイミングとなる。その後、画素セルからの読み出し動作に移行するが、この場合は行ごとに行う。まず第1行目において、VDRRSによりM11をONにして、垂直走査回路2の出力ΦV1をマルチプレクサ4のC11に取り込む。この場合、ΦV2,ΦV3は駆動されない。したがって、RSTの“H”レベルが1行目のΦRST1に出力されてM2をONするので、1行目の画素セルのFD部20のみがVDDCELに引き上げられる。その後、RSTを“L”レベルに戻したのち、TRが“H”レベルにセットされ、これがΦTRに出力されてM1をONするので、1行目のPD1の電荷がM1を介してPD20に転送される。その後、TRを“L”レベルに戻すと、転送された電荷が画素信号としてPIXOUTに電圧として出力される。該画素信号はV1〜V3を介してノイズ抑圧回路5に転送される。その後、VDDCELを“L”レベルにセットし、RSTに“H”レベルをセットした後、“L”レベルに戻すことでFD部20は“L”レベルに保持され、1行目の画素セルを待機状態にする。ノイズ抑圧回路5からの出力は水平走査回路6、出力アンプ7を介してセンサ出力ラインOUTに読み出される。
【0044】
このようにして画素部1の1行目の画素信号が読み出されたならば、次に画素部1の2行目の画素信号が読み出されるが、今度は、ΦV2の信号に応答して同じ動作が繰り返され、2行目の画素セルの画素信号が読み出される。3行目についてはΦV3の信号に応答して3行目の画素セルの画素信号が読み出される。
【0045】
(第2実施形態)
図7は本発明の第2実施形態に係るMOS型固体撮像装置の構成を示す図である。図8は、図7の構成に対応したマルチプレクサ4の構成を示す図である。第2実施形態では、図3に示す第1実施形態のマルチプレクサを一部変更した構成となっているが、基本的な動作は図3のマルチプレクサと同様である。具体的には、M13(及びM23)のドレインをMPXDDではなくARSTに接続している。これによってMPXDDを不要とすることができる。このような構成のM13では片方向のみの導通が可能であり、ARSTが“H”レベルのときのみにARSTの信号をC12に転送することができる。ARSTが“L”レベルのときにはM13(及びM23)はオープン状態になる。
【0046】
【発明の効果】
本発明によれば、垂直走査回路と、電子シャッタ走査回路と、マルチプレクサとを備え、行単位のリセット動作と一括リセット動作とを適宜切り替えて実行するようにしたので、画像取り込み時の遅延を少なくすることが可能になる。
【0047】
また、本発明は、簡単な回路構成の追加により一括リセット動作を実行することが可能になる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係るMOS型固体撮像装置の構成を示す図である。
【図2】図1に示す各画素セルP1X11〜P1X33の具体的な構成を示す図である。
【図3】図1に示すマルチプレクサ4の具体的な構成を示す図である。
【図4】行単位のリセット動作について説明するためのタイミングチャートである。
【図5】行単位のリセット動作の他の例について説明するためのタイミングチャートである。
【図6】一括リセットを取り入れた本実施形態に係る駆動タイミングを説明するためのタイムチャートである。
【図7】本発明の第2実施形態に係るMOS型固体撮像装置の構成を示す図である。
【図8】図7の構成に対応したマルチプレクサ4の構成を示す図である。
【符号の説明】
1…画素部、2…垂直走査回路、3…電子シャッタ走査回路、4…マルチプレクサ、5…ノイズ抑圧回路、6…水平走査回路、7…出力アンプ、8…画素セルの電源ライン、9…電流源、10…画素セルの負荷パルスライン、PIX11〜PIX33…画素セル。
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device and a driving method thereof.
[0002]
[Prior art]
In general, a solid-state imaging device includes a pixel unit in which a plurality of pixel cells each having a function of converting incident light into an electrical signal are arranged in a matrix, but a configuration using a CCD (Charge Coupled Device) And a configuration using a metal oxide semiconductor (MOS). The MOS type solid-state imaging device is suitable for realizing a small-sized image sensor because it is easy to mount various circuits on the same chip. The following patent document discloses an example of a conventional MOS image sensor.
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 2002-354343
[Patent Document 2]
JP 2003-46864 A,
[0005]
[Problems to be solved by the invention]
In a conventional solid-state imaging device, the charge accumulated in each pixel cell of the pixel portion is generally reset sequentially in units of rows at a predetermined time interval. In this case, the exposure timing of the pixel cells in each row is different. Therefore, it has been proposed to perform exposure on each pixel cell in each row at the same timing by using a mechanical shutter together and determining the exposure timing based on the opening / closing timing of this mechanical shutter.
[0006]
However, in the method of sequentially resetting the charge accumulated in each pixel cell in units of rows and the method of using the mechanical shutter together, the mechanical shutters are opened and closed after the reset operation for the pixel cells in all rows, so that the units are sequentially in units of rows. However, the reset operation for the pixel cell is not a long time, and a delay from the start of the reset operation for the pixel cell to the start of exposure becomes a problem particularly when a still image is captured.
[0007]
The present invention has been made paying attention to such a problem, and the object of the present invention is to reduce the delay at the time of image capture by appropriately switching between the reset operation in units of rows and the batch reset operation. An object of the present invention is to provide a solid-state imaging device and a driving method thereof.
[0008]
Another object of the present invention is to provide a solid-state imaging device capable of executing a collective reset operation by adding a simple circuit configuration and a driving method thereof.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the solid-state imaging device according to the first aspect of the present invention is a pixel in which a plurality of pixel cells each having a function of converting incident light into an electrical signal are arranged in a matrix. A solid-state imaging device comprising: a unit; a row-unit reset unit capable of resetting pixel cells of the pixel unit in units of rows; and a batch reset unit capable of collectively resetting all pixel cells of the pixel unit. The row unit reset unit and the batch reset unit include a vertical scanning circuit for scanning the readout row of the pixel unit, and an electronic shutter scanning circuit for determining the timing of an exposure operation in which light enters each pixel cell. When the output of the vertical scanning circuit, of the output of the electronic shutter scanning circuit comprises either one of the output from the multiplexer to output the pixel portion, the bulk Li The multiplexer is constituted by a part of the multiplexer, and the multiplexer includes a transistor for taking in an output of the vertical scanning circuit, a capacitor for storing a read row selection signal, and a read output transistor. An output circuit for readout comprising: an output circuit for electronic shutter comprising: a transistor for capturing the output of the electronic shutter scanning circuit; a capacitor for storing a row selection signal for electronic shutter; and an output transistor for electronic shutter; A source connected to a connection point between a transistor for taking in an output of the electronic shutter scanning circuit and a capacitor for storing the electronic shutter row selection signal, a gate to which a collective reset pulse is input, and a collective reset power source And a batch reset signal capturing transistor having a drain connected to Star and is constituted by, an output line of the output lines and the electronic shutter for the output circuit of the read output circuit common, and a reset operation of the row by the row reset means, concurrently reset operation by the batch reset means Switch between and execute.
[0010]
The solid-state imaging device according to the second aspect of the present invention includes a pixel unit in which a plurality of pixel cells each having a function of converting incident light into an electrical signal are arranged in a matrix, and the pixel unit In a solid-state imaging device, comprising: a row-unit reset unit capable of resetting pixel cells in units of rows; and a batch reset unit capable of collectively resetting all the pixel cells of the pixel unit. The batch reset means includes a vertical scanning circuit for scanning a readout row of the pixel unit, an electronic shutter scanning circuit for determining timing of an exposure operation for causing light to enter each pixel cell, and a vertical scanning circuit an output, wherein the outputs of the electronic shutter scanning circuit, comprising a multiplexer for outputting one of the output to the pixel unit, the batch reset means, said circle A read output circuit including a transistor for taking in an output of the vertical scanning circuit, a capacitor for storing a read row selection signal, and a read output transistor; An electronic shutter output circuit comprising: a transistor for capturing the output of the electronic shutter scanning circuit; a capacitor for storing an electronic shutter row selection signal; and an electronic shutter output transistor; A collective reset signal fetching transistor having a gate and a drain to which a source is connected to a connection point of a transistor for fetching an output and a capacitor for accumulating the row selection signal for the electronic shutter, and a collective reset pulse is input; Output line of the output circuit for reading. And a common output line of the electronic shutter for the output circuit, a reset operation of the row by the row reset means, executes switching between batch reset operation by the batch reset means.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
First, the outline of the present invention will be described. In the present invention, when driving a solid-state imaging device having a pixel portion in which a plurality of pixel cells each having a function of converting incident light into an electrical signal are arranged in a matrix, the pixel cells of the pixel portion are arranged in rows. In addition to the row-by-row reset operation that is reset in step 1, a batch reset operation that collectively resets all the pixel cells in the pixel portion is adopted, and these two reset methods are switched appropriately and used. This can reduce the delay at the time of taking a still image. In addition, a circuit configuration for performing the collective reset operation can be realized only by adding a simple circuit.
[0017]
Specifically, for example, when taking a still image, first, all pixel cells are collectively reset in a state where the mechanical shutter is opened, and the exposure is ended by closing the mechanical shutter. Thereafter, a signal reading operation from the pixel cell is performed in units of rows.
[0018]
(First embodiment)
(Constitution)
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram showing a configuration of a MOS type solid-state imaging device according to the first embodiment of the present invention. The imaging apparatus according to the present embodiment includes a pixel unit 1 configured by arranging a plurality of pixel cells PIX11 to PIX33 in a matrix direction (here, only nine pixel cells PIX11 to PIX33 are shown for the sake of simplicity). A vertical scanning circuit 2 used to select a readout row of pixels, an electronic shutter scanning circuit 3 used to determine the start of exposure, an output of the vertical scanning circuit 2, and an electronic shutter scanning circuit 3, a noise suppression circuit 5 for suppressing noise included in the signals read to the vertical signal lines V1 to V3, and a signal from the noise suppression circuit 5 to a horizontal selection switch A horizontal scanning circuit 6 that is extracted by selectively turning on and off M101 to M103, an output amplifier 7 that amplifies the extracted signal, and a pixel unit 1 Current source for generating a current and a (pixel load cell) 9.
[0019]
8 is a pixel cell power line (VDDCEL), 10 is a pulse line (LGCEL) for turning the current source 9 on and off, 11 is a read reset pulse line (RST), and 12 is a read transfer pulse line (TR). , 13 is an electronic shutter reset pulse line (ERST), 14 is an electronic shutter transfer pulse line (ETR), 15 is a pulse line (VDRRS) for capturing the output of the vertical scanning circuit 2, and 16 is a batch reset pulse line (ARST). ). ΦV1 to ΦV3 are readout row selection lines, ΦVE1 to ΦVE3 are electronic shutter row selection lines, ΦRST1 to ΦRST3 are pixel reset pulse lines, ΦTR1 to ΦTR3 are pixel transfer pulse lines, V1 to V3 are vertical signal lines, and ΦH1 ΦH3 is a column selection line, and OUT is a sensor output line.
[0020]
FIG. 2 is a diagram showing a specific configuration of each of the pixel cells PIX11 to PIX33 shown in FIG. 1, and includes a photodiode PD1 that converts incident light into an electric signal, a transfer transistor M1, a reset transistor M2, And a pixel amplifier transistor M3. ΦRST is a pixel reset pulse line, ΦTR is a pixel transfer pulse line, VDDCEL is a power supply line of the pixel cell, and PIXOUT is a pixel output line. Reference numeral 20 denotes a floating diffusion (hereinafter referred to as FD) section.
[0021]
3A and 3B are diagrams showing a specific configuration of the multiplexer 4 shown in FIG. 1, and a pixel reset pulse output circuit (FIG. 3A) and a pixel having the same configuration as this. It consists of a pair of transfer pulse output circuits (FIG. 3B). The actual multiplexer configuration includes such a configuration as many as the number of rows in the pixel portion. M11 and M21 are output capturing transistors of the vertical scanning circuit 2, M12 and M22 are output capturing transistors of the electronic shutter scanning circuit 3, M13 and M23 are batch reset setting transistors, M14 is a read reset pulse output transistor, and M15 is An electronic shutter reset pulse output transistor, M24 is a read transfer pulse output transistor, M25 is an electronic shutter transfer pulse output transistor, and C11 to C12 and C21 to C22 are capacitors. Also, RST is a readout reset pulse, ERST is an electronic shutter reset pulse, TR is a readout transfer pulse, ETR is an electronic shutter transfer pulse, VDRRS is a scanning circuit output capture pulse, ARST is a batch reset pulse, and MPXDD is a batch A reset power source, ΦV is a readout row selection line, ΦVE is an electronic shutter row selection line, ΦRST is a pixel reset pulse line, and ΦTR is a pixel transfer pulse line.
[0022]
Here, it is assumed that the collective reset pulse line ARST and the collective reset power source MPXDD are connected to all rows of the multiplexer 4. Further, the collective reset pulse ARST, the collective reset power supply MPXDD, and the collective reset setting SW transistor M13 connected to the ΦVE side are parts added to realize the collective reset operation. Works independently.
[0023]
In the present embodiment, since the transistors used to configure each pixel cell and the multiplexer 4 are configured by only one type of transistor (N-channel MOS transistor), the number of manufacturing processes can be reduced.
[0024]
Hereinafter, a reset operation and a read operation of the pixel cell in FIG. 2 will be described. First, the reset operation of the pixel cell will be described. The power line VDDCEL (8 in FIG. 1) of the pixel cell is set to the “H” level. Next, when LGCEL (10 in FIG. 1) is set to the “H” level, a current is supplied to each of the pixel cells PIX11 to PIX33 to enter an operation mode. When M2 is turned on by ΦRST, the FD section 20 is set to the same “H” level as VDDCEL. Next, after M2 is turned OFF by ΦRST and M1 is turned ON by ΦTR, the charge accumulated in PD1 is transferred to the FD unit 20 via M1. As a result, the charge of PD1 is cleared and a reset operation is performed. Thereafter, M1 is turned OFF by ΦTR, PD1 is set in a charge accumulation state, and the reset operation is ended.
[0025]
When VDDCEL is set to “L” level and then the reset transistor M2 is turned on by ΦRST, the FD section 20 is set to the same “L” level as VDDCEL. Next, M2 is turned off by ΦRST, so that the FD unit 20 maintains the “L” level, and thereby the pixel cell becomes inoperative. Light incident in this state is accumulated in the PD 1 as an electrical signal.
[0026]
Next, the reading operation of the pixel cell will be described. First, VDDCEL is set to “H” level. Next, M2 is turned ON by ΦRST, and the FD section 20 is set to the same “H” level as VDDCEL. Next, after M2 is turned OFF by ΦRST, M1 is turned ON by ΦTR, and the charge accumulated in PD1 is transferred to the FD section 20. Thereafter, M1 is turned OFF by ΦTR and the transfer is completed.
[0027]
The charges in the FD unit 20 are output as voltages to the pixel output line PIXOUT via M3. Next, VDDCEL is set to the “L” level, M2 is turned on by ΦRST, and the FD section 20 is set to the same “L” level as VDDCEL. Thereafter, M2 is turned OFF by ΦRST, and the FD section 20 is held at the “L” level. At this time, reading of the signal from the pixel cell is completed.
[0028]
Next, the operation of the multiplexer 4 shown in FIGS. 3A and 3B will be described. As described above, FIGS. 3A and 3B have the same configuration and the operation is substantially the same, so only the operation of the pixel reset pulse output circuit of FIG. 3A will be described here. When M11 is turned on by VDRRS when the level of ΦV input with RST at “L” level is, for example, “H” level, a signal at “H” level of ΦV is accumulated in the capacitor C11. Since M14 is turned on at this time, the read reset pulse RST is output to ΦRST as it is. Similarly, after M11 is turned off by VDRRS, RST is output to ΦRST. Here, when the RST is at the “H” level, the “H” level is input to the ΦRST of the pixel cell in the specific row, and the above-described reset operation of the pixel cell is executed for the pixel cell in the specific row.
[0029]
On the other hand, when ΦV is at “L” level, an “L” level signal is stored in the capacitor C11. In this case, since M14 is OFF, no signal is output to ΦRST regardless of the signal level of RST.
[0030]
Although ΦV has been described, the same applies to ΦVE. In this way, RST or ERST is output to ΦRST only when ΦV and ΦVE are at “H” level.
[0031]
Further, when ARST is set to “H” level with ERST being set to “L” level, M13 is turned ON, and MPXDD “H” level signals are held in C12 in all rows. At this time, M15 is turned ON and ERST is output to ΦRST as it is. Similarly, after M13 is turned off by ARST, ERST is output to ΦERST. Here, when ERST is at “H” level, “H” level is input to ΦRST of the pixel cells in all rows, and the above-described reset operation of the pixel cells is performed collectively for all the pixels.
[0032]
The present embodiment is characterized in that the above-described reset operation in units of rows and the all-pixel reset operation are switched by selectively driving ARST and VDRRS (for example, taking a still image) In this case, all pixels are reset at once, and when moving images are taken, reset operation is performed in units of rows).
[0033]
Hereinafter, the two types of reset operations will be described in detail with reference to the timing charts of FIGS.
[0034]
FIG. 4 is a timing chart for explaining the reset operation in units of rows, and shows signal waveforms appearing on each signal line. In FIG. 4, VDDCEL (pixel cell power line), LGCEL (pixel cell load pulse line), RST (read reset pulse line), TR (read transfer pulse line), ERST (electronic shutter reset pulse line) ), ETR (Electronic shutter transfer pulse line), VDRRS (Vertical scanning circuit output capture pulse line), ARST (Batch reset pulse line), φV1, φV2, φV3 (Reading row selection line), φVE1, φVE2, φVE3 (Electronic shutter row selection lines), φRST1, φRST2, and φRST3 (pixel reset pulse lines for each row), φTR1, φTR2, and φTR3 (pixel transfer pulse lines for each row), and mechanical shutter output waveforms are shown. .
[0035]
As indicated by φRST1, φRST2, φRST3, and φTR1, φTR2, and φTR3, signal readout and reset from the pixel cells are performed at different times (timing) for each row. In this case, the exposure time in each row is determined to be the same, but the exposure start timing is different.
[0036]
Therefore, in order to match the exposure start timing, the exposure timing is determined in synchronization with the opening / closing timing of the mechanical shutter (here, the focal plane shutter and the lens shutter) after the reset operation of all rows is completed. ing. FIG. 5 shows the operation at this time.
[0037]
However, in the method of performing exposure to the pixel cells in each row at the same timing by using the reset operation in units of rows and the mechanical shutter at the same timing, the exposure is performed after the reset operation for the pixel cells in all rows, particularly when capturing a still image. In this case, a delay from the start of the reset operation until the mechanical shutter is opened becomes a problem. Therefore, here, a method of batch reset operation of all pixel cells is adopted, and in the case of still image shooting, all pixel batch reset is performed.
[0038]
FIG. 6 is a time chart for explaining the drive timing according to the present embodiment incorporating the collective reset. The reset operation is performed for all the pixels at once, and the signal readout operation from the pixels is as shown in FIG. It is done line by line. Since the names of the respective lines are as described in FIG. 4, they are omitted here.
[0039]
First, in a state where ERST and ETR are set to “L” level, ARST is set to “H” level, M13 and M23 are turned ON for all rows, and “H” level signals are accumulated in C12 and C22. Thereby, M15 and M25 are in an ON state. Next, ARST is returned to "L" level, and M13 and M23 are turned OFF. Thereafter, VDDCEL or the bias power supply is set to “H” level, and then ERST is set to “H” level. This ERST is output to ΦRST via M15 which is ON, and ΦRST of the pixel cells in all rows is set to the “H” level. As a result, M2 is turned ON, and the FD portions 20 of all the pixel cells are raised to the VDDCEL level (here, “H” level).
[0040]
Thereafter, ERST is returned to the “L” level, ΦRST of the pixel cells in all rows is set to the “L” level, and M2 is turned off to hold the FD portions 20 of all the pixel cells at the “H” level. Subsequently, by setting ETR to “H” level, ΦTR of the pixel cells in all rows is set to “H” level. In this state, the charge accumulated in PD1 is transferred to FD section 20 via M1, and the charge in PD1 is cleared, thereby performing a batch reset operation for all the pixel cells.
[0041]
Thereafter, by returning the ETR pulse to the “L” level, the ΦTR of the pixel cells in all rows becomes the “L” level, M1 is turned off, PD1 is set in the charge accumulation state, and the batch reset operation is completed.
[0042]
Next, after setting VDDCEL or the bias power source to “L” level, the electronic shutter scanning circuit 3 sets ERST to “H” level. This ERST is output to ΦRST via M15 which is ON, and ΦRST of the pixel cells in all rows is set to the “H” level. As a result, M2 is turned ON and the FD section 20 is set to the “L” level. Next, by returning ERST to the “L” level, ΦRST of the pixel cells in all rows becomes “L” level, M2 is turned off, the FD section 20 is held at “L” level, and all the pixel cells are It will be in a standby state.
[0043]
The end of exposure is the same timing for all pixel cells by closing the mechanical shutter. Thereafter, the operation shifts to a reading operation from the pixel cell. In this case, it is performed for each row. First, in the first row, M11 is turned ON by VDRRS, and the output ΦV1 of the vertical scanning circuit 2 is taken into C11 of the multiplexer 4. In this case, ΦV2 and ΦV3 are not driven. Accordingly, since the “H” level of RST is output to ΦRST1 in the first row and M2 is turned on, only the FD portion 20 of the pixel cell in the first row is raised to VDDCEL. After that, after returning RST to “L” level, TR is set to “H” level, which is output to ΦTR and M1 is turned on, so that the charge of PD1 in the first row is transferred to PD20 via M1. Is done. Thereafter, when TR is returned to the “L” level, the transferred charge is output as a voltage to PIXOUT as a pixel signal. The pixel signal is transferred to the noise suppression circuit 5 via V1 to V3. Thereafter, VDDCEL is set to “L” level, RST is set to “H” level, and then returned to “L” level, so that the FD section 20 is held at “L” level, and the pixel cells in the first row are Set to standby state. The output from the noise suppression circuit 5 is read out to the sensor output line OUT via the horizontal scanning circuit 6 and the output amplifier 7.
[0044]
If the pixel signal in the first row of the pixel unit 1 is read out in this way, the pixel signal in the second row of the pixel unit 1 is read out next, but this time in response to the signal of ΦV2 The operation is repeated and the pixel signal of the pixel cell in the second row is read out. For the third row, the pixel signal of the pixel cell in the third row is read in response to the signal of ΦV3.
[0045]
(Second Embodiment)
FIG. 7 is a diagram showing a configuration of a MOS type solid-state imaging device according to the second embodiment of the present invention. FIG. 8 is a diagram showing a configuration of the multiplexer 4 corresponding to the configuration of FIG. In the second embodiment, the multiplexer of the first embodiment shown in FIG. 3 is partially changed, but the basic operation is the same as that of the multiplexer of FIG. Specifically, the drain of M13 (and M23) is connected to ARST instead of MPXDD. This makes MPXDD unnecessary. In M13 having such a configuration, conduction in only one direction is possible, and an ARST signal can be transferred to C12 only when ARST is at "H" level. When ARST is at "L" level, M13 (and M23) is in an open state.
[0046]
【The invention's effect】
According to the present invention, the vertical scanning circuit, the electronic shutter scanning circuit, and the multiplexer are provided , and the row-unit reset operation and the batch reset operation are appropriately switched and executed. It becomes possible to do.
[0047]
Further, according to the present invention, it is possible to execute a batch reset operation by adding a simple circuit configuration.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a MOS type solid-state imaging device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a specific configuration of each pixel cell P1X11 to P1X33 shown in FIG.
3 is a diagram showing a specific configuration of a multiplexer 4 shown in FIG. 1. FIG.
FIG. 4 is a timing chart for explaining a reset operation in units of rows.
FIG. 5 is a timing chart for explaining another example of the reset operation in units of rows.
FIG. 6 is a time chart for explaining drive timing according to the present embodiment incorporating a batch reset.
FIG. 7 is a diagram illustrating a configuration of a MOS type solid-state imaging device according to a second embodiment of the present invention.
8 is a diagram showing a configuration of a multiplexer 4 corresponding to the configuration of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Pixel part, 2 ... Vertical scanning circuit, 3 ... Electronic shutter scanning circuit, 4 ... Multiplexer, 5 ... Noise suppression circuit, 6 ... Horizontal scanning circuit, 7 ... Output amplifier, 8 ... Power line of pixel cell, 9 ... Current Source, 10 ... load pulse line of pixel cell, PIX11 to PIX33 ... pixel cell.

Claims (2)

各々が入射光を電気信号に変換する機能を備えた複数の画素セルが行列をなして配置された画素部と、
前記画素部の画素セルを行単位でリセット可能な行単位リセット手段と、
前記画素部のすべての画素セルを一括してリセット可能な一括リセット手段と、
を備えた固体撮像装置において、
前記行単位リセット手段、及び前記一括リセット手段は、
前記画素部の読み出し行を走査するための垂直走査回路と、
各画素セルに光を入射させる露光動作のタイミングを決定するための電子シャッタ走査回路と、
前記垂直走査回路の出力と、前記電子シャッタ走査回路の出力のうち、いずれか一方の出力を前記画素部に出力するためのマルチプレクサとから成り、
前記一括リセット手段は、前記マルチプレクサの一部により構成され、
前記マルチプレクサは、
前記垂直走査回路の出力を取り込むためのトランジスタと、読み出し用行選択信号を蓄積するための容量と、読み出し用出力トランジスタとを備える読み出し用出力回路と、
前記電子シャッタ走査回路の出力を取り込むためのトランジスタと、電子シャッタ用行選択信号を蓄積するための容量と、電子シャッタ用出力トランジスタとを備える電子シャッタ用出力回路と、
前記電子シャッタ走査回路の出力を取り込むためのトランジスタと前記電子シャッタ用行選択信号を蓄積するための容量の接続点にソースが接続され、一括リセット用パルスが入力されるゲートと、一括リセット用電源に接続されたドレインとを有する一括リセット信号取り込み用トランジスタと、により構成され、
読み出し用出力回路の出力ラインと電子シャッタ用出力回路の出力ラインが共通であって、前記行単位リセット手段による行単位のリセット動作と、前記一括リセット手段による一括リセット動作とを切り替えて実行するようにしたことを特徴とする固体撮像装置。
A pixel unit in which a plurality of pixel cells each having a function of converting incident light into an electrical signal are arranged in a matrix;
A row unit resetting means capable of resetting the pixel cells of the pixel unit in a row unit;
Batch reset means capable of batch resetting all the pixel cells of the pixel portion;
In a solid-state imaging device comprising:
The row unit reset means and the batch reset means are:
A vertical scanning circuit for scanning a readout row of the pixel unit;
An electronic shutter scanning circuit for determining the timing of an exposure operation in which light is incident on each pixel cell;
The output from the vertical scanning circuit and the output from the electronic shutter scanning circuit comprises a multiplexer for outputting one of the outputs to the pixel unit ,
The batch reset means is constituted by a part of the multiplexer,
The multiplexer is
A read output circuit comprising a transistor for capturing the output of the vertical scanning circuit, a capacitor for storing a read row selection signal, and a read output transistor;
An electronic shutter output circuit comprising: a transistor for capturing the output of the electronic shutter scanning circuit; a capacitor for storing a row selection signal for electronic shutter; and an output transistor for electronic shutter;
A source connected to a connection point between a transistor for taking in an output of the electronic shutter scanning circuit and a capacitor for storing the electronic shutter row selection signal, a gate to which a collective reset pulse is input, and a collective reset power source And a collective reset signal capturing transistor having a drain connected to
The output line of the read output circuit and the output line of the electronic shutter output circuit are common, and the reset operation in units of rows by the row unit reset unit and the batch reset operation by the batch reset unit are switched and executed. A solid-state imaging device characterized by the above.
各々が入射光を電気信号に変換する機能を備えた複数の画素セルが行列をなして配置された画素部と、
前記画素部の画素セルを行単位でリセット可能な行単位リセット手段と、
前記画素部のすべての画素セルを一括してリセット可能な一括リセット手段と、
を備えた固体撮像装置において、
前記行単位リセット手段、及び前記一括リセット手段は、
前記画素部の読み出し行を走査するための垂直走査回路と、
各画素セルに光を入射させる露光動作のタイミングを決定するための電子シャッタ走査回路と、
前記垂直走査回路の出力と、前記電子シャッタ走査回路の出力のうち、いずれか一方の出力を前記画素部に出力するためのマルチプレクサと
を具備し、
前記一括リセット手段は、前記マルチプレクサの一部により構成され、
前記マルチプレクサは、
前記垂直走査回路の出力を取り込むためのトランジスタと、読み出し用行選択信号を蓄積するための容量と、読み出し用出力トランジスタとを備える読み出し用出力回路と、
前記電子シャッタ走査回路の出力を取り込むためのトランジスタと、電子シャッタ用行選択信号を蓄積するための容量と、電子シャッタ用出力トランジスタとを備える電子シャッタ用出力回路と、
前記電子シャッタ走査回路の出力を取り込むためのトランジスタと前記電子シャッタ用行選択信号を蓄積するための容量の接続点にソースが接続され、一括リセット用パルスが入力されるゲート及びドレインを有する一括リセット信号取り込み用トランジスタと、により構成され、
読み出し用出力回路の出力ラインと電子シャッタ用出力回路の出力ラインが共通であって、前記行単位リセット手段による行単位のリセット動作と、前記一括リセット手段による一括リセット動作とを切り替えて実行するようにしたことを特徴とする固体撮像装置。
A pixel unit in which a plurality of pixel cells each having a function of converting incident light into an electrical signal are arranged in a matrix;
A row unit resetting means capable of resetting the pixel cells of the pixel unit in a row unit;
Batch reset means capable of batch resetting all the pixel cells of the pixel portion;
In a solid-state imaging device comprising:
The row unit reset means and the batch reset means are:
A vertical scanning circuit for scanning a readout row of the pixel unit;
An electronic shutter scanning circuit for determining the timing of an exposure operation in which light is incident on each pixel cell;
A multiplexer for outputting any one of an output of the vertical scanning circuit and an output of the electronic shutter scanning circuit to the pixel unit ;
The batch reset means is constituted by a part of the multiplexer,
The multiplexer is
A read output circuit comprising a transistor for capturing the output of the vertical scanning circuit, a capacitor for storing a read row selection signal, and a read output transistor;
An electronic shutter output circuit comprising: a transistor for capturing the output of the electronic shutter scanning circuit; a capacitor for storing a row selection signal for electronic shutter; and an output transistor for electronic shutter;
A batch reset having a gate and a drain to which a source is connected and a batch reset pulse is inputted to a connection point between a transistor for taking in the output of the electronic shutter scanning circuit and a capacitor for storing the row selection signal for the electronic shutter And a signal capturing transistor,
The output line of the read output circuit and the output line of the electronic shutter output circuit are common, and the reset operation in units of rows by the row unit reset unit and the batch reset operation by the batch reset unit are switched and executed. A solid-state imaging device characterized by the above.
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