JP4340511B2 - Automatic impedance matching method - Google Patents

Automatic impedance matching method Download PDF

Info

Publication number
JP4340511B2
JP4340511B2 JP2003360162A JP2003360162A JP4340511B2 JP 4340511 B2 JP4340511 B2 JP 4340511B2 JP 2003360162 A JP2003360162 A JP 2003360162A JP 2003360162 A JP2003360162 A JP 2003360162A JP 4340511 B2 JP4340511 B2 JP 4340511B2
Authority
JP
Japan
Prior art keywords
matching
impedance
circuit
matching circuit
antenna
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003360162A
Other languages
Japanese (ja)
Other versions
JP2005129985A (en
Inventor
孝雄 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Kokusai Electric Inc
Original Assignee
Hitachi Kokusai Electric Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Kokusai Electric Inc filed Critical Hitachi Kokusai Electric Inc
Priority to JP2003360162A priority Critical patent/JP4340511B2/en
Publication of JP2005129985A publication Critical patent/JP2005129985A/en
Application granted granted Critical
Publication of JP4340511B2 publication Critical patent/JP4340511B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Transmitters (AREA)

Description

本発明は、送信機の高周波信号出力の出力インピーダンスを負荷であるアンテナインピーダンスに自動整合させる自動インピーダンス整合方法に関する。   The present invention relates to an automatic impedance matching method for automatically matching an output impedance of a high-frequency signal output of a transmitter to an antenna impedance as a load.

従来技術は、送信機と、整合器と、空中線が順に直列接続され、整合器では、送信機と空中線のインピーダンス差を示すＺ信号と、送信機と空中線のインピーダンスの位相差を示すφ信号の各をゼロにし、この整合動作の後、次に進行波電力と反射波電力の比として電圧定在波比（ＶＳＷＲ）を算出及び最良点探索を行い、これが最良値となるように整合動作が繰り返されて整合精度を向上させるものであった。（例えば、特許文献１参照）。
特開平９−１６２７５７号公報（第３頁、図１） In the prior art, a transmitter, a matching unit, and an antenna are connected in series. In the matching unit, a Z signal that indicates the impedance difference between the transmitter and the antenna, and a φ signal that indicates the phase difference between the impedance of the transmitter and the antenna. After each matching operation, the voltage standing wave ratio (VSWR) is calculated as the ratio of the traveling wave power and the reflected wave power and the best point search is performed, and the matching operation is performed so that this becomes the best value. It was repeated to improve the alignment accuracy. (For example, refer to Patent Document 1).
JP-A-9-162757 (page 3, FIG. 1)

図２に従来の接続機器及び自動インピーダンス整合回路例を示す。
図２において、１は電力・インピーダンス検出回路、２は整合回路Ａ、８は整合回路Ｂ、３Ａ、３Ｂは可変キャパシタ（ＶＣ）、４Ａ、４Ｂは可変インダクタ（ＶＬ）、５Ａ、５Ａ’、５Ｂ、５Ｂ’は固定キャパシタ（Ｃ）、６はＣＰＵ、７は可変素子駆動回路、１０は送信機、１１は送信機とアンテナの間に有する自動インピーダンス整合回路、１２−１及び１２−２は特性の異なる各アンテナである。
送信機１０から出力される送信出力信号は電力・インピーダンス検出回路１に入力され、ここで検出される電力・インピーダンス信号は、進行波電力レベルを示すＰｆ、反射波電力レベルを示すＰｒ、及び電力・インピーダンス検出回路１から整合回路Ａ２又は整合回路Ｂ８を含めて負荷側アンテナを見たときのインピーダンス（Ｚ）の抵抗成分を示すＲ、インピーダンス（Ｚ）のリアクタンス成分を示すφである。これらの電力・インピーダンス信号はＣＰＵ６へ渡され、そこで整合動作のための演算処理が行われる。
更に、送信機１０からは周波数情報及び起動信号が出力されＣＰＵ６へ入力される。ＣＰＵ６からは演算処理の結果として可変素子駆動信号ａ、ｂが出力され可変素子駆動回路７へ入力される。可変素子駆動回路７からは、整合回路Ａ２又は整合回路Ｂ８に有する可変キャパシタ３Ａ又は３Ｂ（ＶＣ）を機械的駆動する機械的駆動信号ａ’と可変インダクタ４Ａ又は４Ｂ（ＶＬ）を機械的駆動する械的駆動信号ｂ’として電圧・電流に変換されて整合回路Ａ２又はＢ８へ供給する。
電力・インピーダンス検出回路１を通過した送信出力信号は整合回路Ａ２又はＢ８に入力され、整合回路Ａ２又はＢ８では可変キャパシタ３Ａ又は３Ｂ（ＶＣ）及び可変インダクタ４Ａ又は４Ｂ（ＶＬ）がＲ、φのインピーダンス誤差量が最小になるように制御される。
次に、電力・インピーダンス検出回路１で検出される進行波電力Ｐｆと反射波電力ＰｒがＣＰＵ６へ入力され、ここでＰｆ、Ｐｒの比として得られる電圧定在波比（ＶＳＷＲ）を算出して、これが規定値（機器仕様書の値）以下となるように整合精度を上げるような整合動作が繰り返される。
このようにして整合動作を完了させれば、送信機１０の出力インピーダンスとアンテナ１２−１又は１２−２のインピーダンスを整合回路Ａ２又はＢ８の整合動作によって整合させることになり、送信機１０の送信出力信号は整合回路Ａ２又はＢ８を経由することによってアンテナ１２−１又は１２−２へ反射を抑えて効率よく伝達される。 FIG. 2 shows an example of a conventional connection device and an automatic impedance matching circuit.
In FIG. 2, 1 is a power / impedance detection circuit, 2 is a matching circuit A, 8 is a matching circuit B, 3A and 3B are variable capacitors (VC), 4A and 4B are variable inductors (VL), 5A, 5A 'and 5B. 5B ′ is a fixed capacitor (C), 6 is a CPU, 7 is a variable element driving circuit, 10 is a transmitter, 11 is an automatic impedance matching circuit between the transmitter and the antenna, and 12-1 and 12-2 are characteristics. Are different antennas.
The transmission output signal output from the transmitter 10 is input to the power / impedance detection circuit 1, and the detected power / impedance signal includes Pf indicating the traveling wave power level, Pr indicating the reflected wave power level, and power. R indicating the resistance component of the impedance (Z) when viewing the load side antenna including the matching circuit A2 or the matching circuit B8 from the impedance detection circuit 1, and φ indicating the reactance component of the impedance (Z). These power / impedance signals are passed to the CPU 6 where arithmetic processing for matching operation is performed.
Further, frequency information and a start signal are output from the transmitter 10 and input to the CPU 6. As a result of the arithmetic processing, the variable element drive signals a and b are output from the CPU 6 and input to the variable element drive circuit 7. The variable element drive circuit 7 mechanically drives the mechanical drive signal a ′ for mechanically driving the variable capacitor 3A or 3B (VC) included in the matching circuit A2 or the matching circuit B8 and the variable inductor 4A or 4B (VL). It is converted into a voltage / current as a mechanical drive signal b 'and supplied to the matching circuit A2 or B8.
The transmission output signal that has passed through the power / impedance detection circuit 1 is input to the matching circuit A2 or B8. In the matching circuit A2 or B8, the variable capacitor 3A or 3B (VC) and the variable inductor 4A or 4B (VL) are R and φ. Control is performed to minimize the amount of impedance error.
Next, the traveling wave power Pf and the reflected wave power Pr detected by the power / impedance detection circuit 1 are input to the CPU 6, where the voltage standing wave ratio (VSWR) obtained as the ratio of Pf and Pr is calculated. The alignment operation is repeated so as to increase the alignment accuracy so that this is less than or equal to the specified value (the value of the device specification).
If the matching operation is completed in this manner, the output impedance of the transmitter 10 and the impedance of the antenna 12-1 or 12-2 are matched by the matching operation of the matching circuit A2 or B8. The output signal passes through the matching circuit A2 or B8 and is efficiently transmitted to the antenna 12-1 or 12-2 while suppressing reflection.

図２に示した整合回路Ａ２又はＢ８の回路素子とその接続回路だけでは、用いるアンテナの全インピーダンス範囲をカバーし得ないことがある。特に短波帯の無線周波数を放射させるアンテナを複数用いたシステムでは、アンテナインピーダンスがアンテナ毎に大きく、その値が異なり、構成の異なる複数の整合回路を備え、これを切替えて整合をとるような装置であった。
このような場合は、図２に示した整合回路Ａ２の固定キャパシタ（Ｃ）５Ａから容量の異なる５Ａ’に切替え整合回路Ａ’とし種類を増やとか、整合回路Ｂ８の固定キャパシタ（Ｃ）５Ｂから容量の異なる５Ｂ’ に切替え整合回路Ｂ’ とし種類を増やとかによりインピーダンス整合範囲の拡大化が図られ、用いるアンテナの全インピーダンス範囲を精度を上げてカバーすることができる。これらの整合回路の素子の組み合わせとその接続を変えて切替えることによって、第１番目の整合回路、第２番目の整合回路・・・第ｎ番目の整合回路のようにして複数種の整合回路が備えられる。
なお、整合回路Ａと整合回路Ｂの切り替え制御は、ＣＰＵ６からの制御信号（ｃ）によって行われ、整合回路Ａ２の固定キャパシタ（Ｃ）を５Ａから５Ａ’に切替えるには制御信号（ｄ）によって行われ、同様に整合回路Ｂ８の固定キャパシタ（Ｃ）を５Ｂから５Ｂ’ に切替えるには制御信号（ｄ）によって行われる。 The circuit element of the matching circuit A2 or B8 shown in FIG. 2 and its connection circuit alone may not be able to cover the entire impedance range of the antenna used. Especially in a system that uses multiple antennas that radiate short-wave radio frequencies, a device that has multiple antennas with different antenna impedance, different values, and different configurations, and switches them to achieve matching. Met.
In such a case, the fixed capacitor (C) 5A of the matching circuit A2 shown in FIG. 2 is switched from the fixed capacitor (C) 5A to 5A ′ having a different capacity to increase the type of the matching circuit A ′, or the fixed capacitor (C) 5B of the matching circuit B8. Thus, the impedance matching range can be expanded by increasing the type of switching matching circuit B ′ from 5B ′ having a different capacity to increasing the type, and the entire impedance range of the antenna to be used can be covered with high accuracy. By switching the combination of the elements of these matching circuits and their connections, a plurality of types of matching circuits can be obtained as in the first matching circuit, the second matching circuit,... The nth matching circuit. Provided.
The switching control between the matching circuit A and the matching circuit B is performed by the control signal (c) from the CPU 6, and the fixed signal (C) of the matching circuit A2 is switched by the control signal (d) to switch from 5A to 5A ′. Similarly, the fixed signal (C) of the matching circuit B8 is switched from 5B to 5B ′ by the control signal (d).

以上の回路によるインピーダンス整合の動作として、その処理手順の方法を図３フローチャートに示した。
先ず、送信機１０からＣＰＵ６に対し周波数情報及び起動信号が渡されるとインピーダンス整合の動作開始となる。以下、１番目の整合回路を指定するステップ（Ｓ１００）、電力・インピーダンス信号（Ｐｆ、Ｐｒ、Ｒ、φ）を検出するステップ（Ｓ１１０）、インピーダンス信号（Ｒ、φ）の誤差量が最小となる演算処理するステップ（Ｓ１２０）、ＶＬ、ＶＣへ駆動信号（ａ’、ｂ’）を出力するステップ（Ｓ１３０）、ＶＬ、ＶＣが所要量に変化するステップ（Ｓ１４０）、インピーダンス信号（Ｒ、φ）の誤差量最小化を判定するステップ（Ｓ１５０）、判定結果Ｎ（否）ならＶＬ、ＶＣの各値が最終値であるかの判定ステップ（Ｓ１８０）へ進み、Ｓ１８０の判定結果Ｎ（否）であればＳ１１０に戻り、Ｓ１１０〜Ｓ１５０、Ｓ１８０が繰り返されるループ処理があり、Ｓ１５０の判定結果Ｙ（合）なら次に電力信号（Ｐｆ、Ｐｒ）からＶＳＷＲを算出するステップ（Ｓ１６０）へ進み、更に算出されたＶＳＷＲが規定値以下であるかを判定するステップ（Ｓ１７０）、Ｓ１７０の判定結果Ｎ（否）ならＳ１８０へ戻り、Ｓ１７０での判定結果Ｙ（合）ならインピーダンス整合完了とする。
ここで、Ｓ１１０〜Ｓ１８０のステップによる処理フローは、一つの整合回路でのインピーダンス整合の動作の処理範囲であり、これをまとめてＳ１０とする。
なお、Ｓ１８０がＹ（合）なら当該番目の整合回路から次の番目の整合回路へ切替えするステップ（Ｓ１９０）へ進み、更にＳ１１０に戻るループ処理となる。 FIG. 3 is a flowchart showing the processing procedure as the impedance matching operation by the above circuit.
First, when frequency information and an activation signal are passed from the transmitter 10 to the CPU 6, the operation of impedance matching is started. Hereinafter, the step of designating the first matching circuit (S100), the step of detecting the power / impedance signal (Pf, Pr, R, φ) (S110), and the error amount of the impedance signal (R, φ) are minimized. Step of calculating (S120), step of outputting drive signals (a ′, b ′) to VL, VC (S130), step of changing VL, VC to a required amount (S140), impedance signal (R, φ) Step S150 for determining the error amount minimization (S150), and if the determination result N (No), the process proceeds to the determination step (S180) for determining whether each value of VL and VC is the final value. If there is, there is a loop process in which the process returns to S110 and S110 to S150 and S180 are repeated. If the determination result Y (combined) in S150, the VSWR is calculated from the power signal (Pf, Pr) next. The process proceeds to step (S160), where it is further determined whether the calculated VSWR is equal to or less than the specified value (S170). If the determination result in S170 is N (No), the process returns to S180, and the determination result Y in S170 is ), Impedance matching is completed.
Here, the processing flow in steps S110 to S180 is the processing range of the impedance matching operation in one matching circuit, and this is collectively referred to as S10.
If S180 is Y (go), the process proceeds to the step (S190) of switching from the corresponding matching circuit to the next matching circuit, and the process returns to S110.

以上説明した、整合回路の切り替え順位は、ＣＰＵ６に備えた読み出し専用メモリ（ＲＯＭ）のメモリテーブルに予め切り替え順番をチャネル周波数毎に記憶しておき、１番目の整合回路で整合がとれないときは、２番目というように順次切替えて一通りの整合動作を行う。この場合、各整合回路における整合動作は整合合否の結果が出るまで所要の時間をかけて詳細手順の最後まで行っている。
従ってＲＯＭテーブルの最後の順番の整合回路で始めて整合（合）となるような負荷インピーダンスのときは、整合時間が長くなるという問題があった。
例として、整合回路が６番目の回路迄あって、６番目の回路でしか整合がとれないような負荷インピーダンスの場合は、１〜５番目の整合回路で整合否と判定するまでの所定の処理の整合動作を継続させるので、１回路当たりの整合動作時間を３秒とすれば、６番目の回路の整合動作に入るまでに１５秒かかってしまう。 As described above, the switching order of the matching circuits is stored in advance in the memory table of the read-only memory (ROM) provided in the CPU 6 for each channel frequency. The matching operation is performed by sequentially switching the second and the like. In this case, the matching operation in each matching circuit is carried out to the end of the detailed procedure by taking a required time until the result of matching success / failure is obtained.
Accordingly, there is a problem that the matching time becomes long when the load impedance is such that matching (matching) starts only with the last matching circuit in the ROM table.
As an example, when the matching circuit is up to the sixth circuit and the load impedance is matched only by the sixth circuit, the predetermined processing until the first to fifth matching circuits determine that the matching is not successful Therefore, if the matching operation time per circuit is 3 seconds, it takes 15 seconds to start the matching operation of the sixth circuit.

本発明の目的は、従来技術の問題点である整合時間が長いことを解決し、整合時間を短くし、チャネル切り替え時間を短縮させ通信の即応性を確保することのできる自動インピーダンス整合方法を提供することにある。   An object of the present invention is to provide an automatic impedance matching method that solves the long matching time that is a problem of the prior art, shortens the matching time, shortens the channel switching time, and ensures the responsiveness of communication. There is to do.

この目的を達成するために、自動インピーダンス整合方法は、送信機の出力信号を一つのアンテナにインピーダンス整合させるために複数の整合回路を用いた自動インピーダンス整合回路が備えられ、前記複数の整合回路に対し前記インピーダンス整合の動作をさせることによる自動インピーダンス整合方法であって、
前記送信機に接続された前記自動インピーダンス整合回路の負荷として所要の特性を有する前記一つのアンテナが接続され、
該アンテナに対し、前記複数の整合回路のうちの一つの整合回路で、最初のインピーダンス検出出力と、更に、該整合回路の可変素子の回路定数を一時的に所定の基準位置から小変化させた次のインピーダンス検出出力を得て、
当該次のインピーダンス検出出力が前記最初のインピーダンス検出出力に比べて減少方向であるか否かに従って前記整合可否の予測処理を行い、
該予測処理の結果、整合否と予測処理されたならば当該整合回路を整合動作対象から排除し、一方、整合可能と予測処理されたならば当該整合回路を整合動作対象として、選択するプリ整合処理をし、
該プリ整合処理により選択された当該整合動作対象の整合回路に対して前記インピーダンス整合の動作を行うことを特徴とする。 In order to achieve this object, the automatic impedance matching method includes an automatic impedance matching circuit using a plurality of matching circuits to impedance match the output signal of the transmitter to one antenna, and the plurality of matching circuits include: An automatic impedance matching method by causing the impedance matching operation to be performed,
The one antenna having a required characteristic as a load of the automatic impedance matching circuit connected to the transmitter is connected;
With respect to the antenna, in one of the plurality of matching circuits, the first impedance detection output and the circuit constant of the variable element of the matching circuit were temporarily changed slightly from a predetermined reference position. Obtain the next impedance detection output,
According to whether or not the next impedance detection output is in a decreasing direction as compared to the first impedance detection output, the matching possibility prediction process,
As a result of the prediction process, if the matching process is predicted, the matching circuit is excluded from the matching operation target. On the other hand, if the matching process is predicted, the matching circuit is selected as the matching operation target. Process
The impedance matching operation is performed on the matching circuit to be matched selected by the pre-matching process.

本発明を実施すれば、従来の方法での整合時間が最大１８秒であるのに対し、本発明の方法での整合時間が３．５秒程度である。このように整合時間が早く完了するので機械的可動部を有する電子部品に対する電気的、機械的ストレスが軽減され部品の長寿命化ひいては機器の信頼性向上のみならず通信の即応性の面でも向上となり、本発明は極めて有用であり、特殊効果を発揮するものであることは明らかである。   When the present invention is implemented, the matching time in the conventional method is a maximum of 18 seconds, whereas the matching time in the method of the present invention is about 3.5 seconds. Since the alignment time is completed quickly, electrical and mechanical stresses on electronic parts with mechanically movable parts are reduced, the life of the parts is extended, and not only the reliability of the equipment but also the responsiveness of the communication is improved. Thus, it is apparent that the present invention is extremely useful and exhibits special effects.

本発明の自動インピーダンス整合方法を動作させる回路例は、図２に接続機器と自動インピーダンス整合回路として示したものである。これらの回路の信号の流れを示す回路動作は従来技術として先に説明したのでここでは省略する。
本発明の自動インピーダンス整合方法の実施例は、送信機１０に接続された自動インピーダンス整合回路１１の負荷として所要の特性を有するアンテナ１２−１又は１２−２が接続され、このアンテナ１２−１又は１２−２に対し、整合回路Ａ、Ｂ等の１番目、２番目〜ｎ番目の回路順に一つづつ整合可否の予測処理を行うため、それぞれの番目の整合回路（例えば整合回路Ａ）で、最初のインピーダンス検出出力（Ｒｍ、φｍ）を得て、更に、この整合回路の可変素子（ＶＬ、ＶＣ）の回路定数を一時的に所定の基準位置から小変化させた次のインピーダンス検出出力（Ｒ’ｍ、φ’ｍ）を得て、両インピーダンス検出出力の状態、即ち（Ｒ’ｍ、φ’ｍ）が（Ｒｍ、φｍ）に比べて減少方向であるか否かを見極める演算処理によって整合可否の予測処理を行う。
従って、整合可否の予測処理の結果として、整合否と予測処理されたならば当該番目の整合回路を整合動作対象から排除し、整合否と予測処理された当該番目の次の整合回路（例えば整合回路Ｂ）へ切替えられ、他方、整合可能と予測処理されたならば当該番目の整合回路を整合動作対象とした整合動作をプリ整合処理の方法とし、その後、インピーダンス整合の整合動作へ移行させる。
このようなプリ整合処理の方法を設けていれば、予測に要する時間が所定の時間内で行えるような動作の処理とすることができる。 An example of a circuit for operating the automatic impedance matching method of the present invention is shown in FIG. 2 as a connected device and an automatic impedance matching circuit. Since the circuit operation indicating the signal flow of these circuits has been described above as the prior art, it is omitted here.
In the embodiment of the automatic impedance matching method of the present invention, an antenna 12-1 or 12-2 having a required characteristic is connected as a load of the automatic impedance matching circuit 11 connected to the transmitter 10, and this antenna 12-1 or 12-2, in order to perform the prediction process of matching possibility one by one in order of the first, second to nth circuits of matching circuits A, B, etc., each matching circuit (for example, matching circuit A) The first impedance detection output (R m , φ m ) is obtained, and further, the next impedance detection output in which the circuit constants of the variable elements (VL, VC) of the matching circuit are temporarily changed slightly from a predetermined reference position. (R ′ m , φ ′ m ) is obtained, and it is determined whether the state of both impedance detection outputs, that is, (R ′ m , φ ′ m ) is in a decreasing direction as compared with (R m , φ m ). Arranged by arithmetic processing A prediction process of whether to match is performed.
Therefore, as a result of the prediction process for matching / non-matching, if the matching process is predicted, the corresponding matching circuit is excluded from the matching operation target, and the matching circuit for which the matching process is predicted is performed. On the other hand, if it is predicted that matching can be performed, the matching operation with the matching circuit as the target of the matching operation is used as the pre-matching processing method, and then the operation is shifted to the matching operation of impedance matching.
If such a pre-alignment processing method is provided, it is possible to perform an operation process in which a time required for prediction can be performed within a predetermined time.

本発明の自動インピーダンス整合方法についてその動作処理がフローチャート図１に示されている。
送信機１０からＣＰＵ６に対し周波数情報及び起動信号が渡されるとプリ整合処理を開始とするステップ（Ｓ１）、１番目の整合回路（例えば整合回路Ａ）を指定するステップ（Ｓ２）、と同時に電力・インピーダンス検出回路１で検出された最初のインピーダンス信号がＲｍ、φｍであったとし、これがＣＰＵに記憶され、更に整合回路Ａに有する可変キャパシタ３Ａ（ＶＣ）及び可変インダクタ４Ａ（ＶＬ）の可変位置を基準位置から２段階程度を小変化させるステップ（Ｓ３）、と同時に、電力・インピーダンス検出回路１で検出された次のインピーダンス信号Ｒ’ｍ、φ’ｍであったとし、これがＣＰＵに記憶され、このＲ’ｍ、φ’ｍ値が先の基準位置でのインピーダンス信号Ｒｍ、φｍの値とでＣＰＵの演算処理によってそれぞれ比較し誤差減少の方向であるかを判定するステップ（Ｓ４）、この誤差減少の方向である判定され整合可能とするステップ（Ｓ５）、一方、誤差減少の方向ではないと判定され整合否とするステップ（Ｓ７）、この整合否とされたとき２番目の整合回路（例えば整合回路Ｂ）に切替えてＳ３へ戻って整合動作を繰り返し行うループとするステップ（Ｓ８）、整合可能とするステップＳ５は進み、その後、プリ整合処理で選ばれた一つの整合回路の番目をＣＰＵに記憶してプリ整合処理終了とするステップ（Ｓ６）、ここまでの処理が整合可否の予測処理を行うステップである。
次にインピーダンス整合の動作（図３のフローチャート上、Ｓ１１０〜Ｓ１８０にあたる）へ移行するステップ（Ｓ１０）、最後にインピーダンス整合完了とするステップ（Ｓ１１）による整合方法である。
なおインピーダンス整合の動作としてのＳ１０（Ｓ１１０〜Ｓ１８０）にあたる説明は前に済まされているので省略する。
以上の整合動作を実施する方法の手順はＣＰＵ６に格納されたソフトウエアプログラムにより演算処理されて、自動的に行われる。これによって整合時間は大幅に短縮される。
プリ整合処理に要する時間は、選択された一つの整合回路当たり７０ｍｓｅｃ程度で済むので、６回路分の組み合わせ例では、４２０ｍｓｅｃ程度となる。プリ整合処理とインピーダンス整合の合計時間は、約３．５秒程度の整合時間で整合が完了される。 The operation process of the automatic impedance matching method of the present invention is shown in the flowchart of FIG.
When frequency information and an activation signal are passed from the transmitter 10 to the CPU 6, the step of starting the pre-matching process (S1), the step of designating the first matching circuit (for example, the matching circuit A) (S2), and the power simultaneously Suppose that the first impedance signal detected by the impedance detection circuit 1 is R m , φ m , which is stored in the CPU, and further includes the variable capacitor 3A (VC) and variable inductor 4A (VL) included in the matching circuit A Step (S3) of changing the variable position slightly from the reference position by about two steps, and at the same time, the next impedance signal R ′ m , φ ′ m detected by the power / impedance detection circuit 1 is assumed. stored, the R 'm, phi' impedance signal R m of m value in the previous reference position, whereby the processing of the CPU in the value of phi m A step of comparing and determining whether the error is decreasing (S4), a step of determining that the error is decreasing and making alignment possible (S5). On the other hand, it is determined that the error is not decreasing and alignment is rejected. Step (S7), when this matching is determined to be negative, a step (S8) for switching to the second matching circuit (for example, matching circuit B) and returning to S3 to repeatedly perform the matching operation (S8), After that, the step of storing the number of one matching circuit selected in the pre-matching process in the CPU and ending the pre-matching process (S6), the process so far is a step of performing the prediction process of the matching possibility.
Next, the matching method includes a step (S10) of shifting to an impedance matching operation (corresponding to S110 to S180 in the flowchart of FIG. 3) and a step of completing impedance matching (S11).
Note that the description corresponding to S10 (S110 to S180) as the impedance matching operation has been completed before, and will be omitted.
The procedure of the method for performing the above-described matching operation is automatically performed after being processed by a software program stored in the CPU 6. This greatly reduces the alignment time.
Since the time required for the pre-matching process is about 70 msec per selected matching circuit, the combination example for 6 circuits is about 420 msec. The total time of the pre-matching process and the impedance matching is completed with a matching time of about 3.5 seconds.

本発明は、複数のアンテナを有し、アンテナインピーダンスが大きく変化する短波帯の移動通信又は固定通信に用いられる無線通信システムに適用されて通信事業等に利用することができる。   The present invention is applied to a radio communication system that has a plurality of antennas and is used for short-wave mobile communication or fixed communication in which antenna impedance changes greatly, and can be used for a communication business or the like.

本発明の自動インピーダンス整合方法のフローチャートである。It is a flowchart of the automatic impedance matching method of this invention. 従来技術及び本発明に用いられる自動インピーダンス整合回路例である。It is an example of the automatic impedance matching circuit used for a prior art and this invention. 従来技術の自動インピーダンス整合方法のフローチャートである。3 is a flowchart of a conventional automatic impedance matching method.

符号の説明Explanation of symbols

１ 電力・インピーダンス検出回路
２ 整合回路Ａ
３Ａ、３Ｂ 可変キャパシタ（ＶＣ）
４Ａ、４Ｂ 可変インダクタ（ＶＬ）
５Ａ、５Ａ’、５Ｂ、５Ｂ’ 固定キャパシタ（Ｃ）
６ ＣＰＵ
７ 可変素子駆動回路
８ 整合回路Ｂ
１０ 送信機
１１ 自動インピーダンス整合回路
１２−１、１２−２ アンテナ
Ｓ１〜Ｓ８、Ｓ１０、Ｓ１１、Ｓ１００〜Ｓ１９０ 動作ステップ 1 Power / Impedance Detection Circuit 2 Matching Circuit A
3A, 3B Variable capacitor (VC)
4A, 4B Variable inductor (VL)
5A, 5A ', 5B, 5B' Fixed capacitor (C)
6 CPU
7 Variable element drive circuit 8 Matching circuit B
DESCRIPTION OF SYMBOLS 10 Transmitter 11 Automatic impedance matching circuit 12-1, 12-2 Antenna S1-S8, S10, S11, S100-S190 Operation step

Claims (1)

送信機の出力信号を一つのアンテナにインピーダンス整合させるために複数の整合回路を用いた自動インピーダンス整合回路が備えられ、前記複数の整合回路に対し前記インピーダンス整合の動作をさせることによる自動インピーダンス整合方法であって、
前記送信機に接続された前記自動インピーダンス整合回路の負荷として所要の特性を有する前記一つのアンテナが接続され、
該アンテナに対し、前記複数の整合回路のうちの一つの整合回路で、最初のインピーダンス検出出力と、更に、該整合回路の可変素子の回路定数を一時的に所定の基準位置から小変化させた次のインピーダンス検出出力を得て、
当該次のインピーダンス検出出力が前記最初のインピーダンス検出出力に比べて減少方向である場合は整合可能と判定を行い、減少方向でない場合は整合否の判定を行い、
該判定の結果、整合否と判定されたならば当該整合回路を整合動作対象から排除し、一方、整合可能と判定されたならば当該整合回路を整合動作対象として、選択するプリ整合処理をし、
該プリ整合処理により選択された当該整合動作対象の整合回路に対して前記インピーダンス整合の動作を行うことを特徴とする自動インピーダンス整合方法。 An automatic impedance matching method including an automatic impedance matching circuit using a plurality of matching circuits for impedance matching of an output signal of a transmitter to one antenna, and causing the plurality of matching circuits to perform the impedance matching operation Because
The one antenna having a required characteristic as a load of the automatic impedance matching circuit connected to the transmitter is connected;
With respect to the antenna, in one of the plurality of matching circuits, the first impedance detection output and the circuit constant of the variable element of the matching circuit were temporarily changed slightly from a predetermined reference position. Obtain the next impedance detection output,
When the next impedance detection output is in a decreasing direction compared to the first impedance detection output, it is determined that the matching is possible, and when it is not in the decreasing direction, it is determined whether or not matching is possible ,
As a result of the determination, if it is determined that matching is not possible, the matching circuit is excluded from the matching operation target. On the other hand, if it is determined that matching is possible, the matching circuit is selected as the matching operation target and pre-matching processing is performed. ,
An automatic impedance matching method, wherein the impedance matching operation is performed on a matching circuit to be matched that is selected by the pre-matching process.
JP2003360162A 2003-10-21 2003-10-21 Automatic impedance matching method Expired - Fee Related JP4340511B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003360162A JP4340511B2 (en) 2003-10-21 2003-10-21 Automatic impedance matching method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003360162A JP4340511B2 (en) 2003-10-21 2003-10-21 Automatic impedance matching method

Publications (2)

Publication Number Publication Date
JP2005129985A JP2005129985A (en) 2005-05-19
JP4340511B2 true JP4340511B2 (en) 2009-10-07

Family

ID=34640558

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003360162A Expired - Fee Related JP4340511B2 (en) 2003-10-21 2003-10-21 Automatic impedance matching method

Country Status (1)

Country Link
JP (1) JP4340511B2 (en)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8405467B2 (en) * 2007-11-27 2013-03-26 Qualcomm Incorporated Methods and apparatuses for inductor tuning in radio frequency integrated circuits
JP2009171523A (en) * 2008-01-21 2009-07-30 Hitachi Kokusai Electric Inc Matching method of antenna matcher
EP2151921B1 (en) * 2008-08-07 2013-10-02 Epcos AG Dynamic impedance matching network and method for matching an impedance between a source and a load
WO2012020475A1 (en) * 2010-08-10 2012-02-16 パイオニア株式会社 Impedance matching device, and control method
WO2012020476A1 (en) * 2010-08-10 2012-02-16 パイオニア株式会社 Impedance matching device, and control method
JP5672098B2 (en) * 2011-03-18 2015-02-18 富士通株式会社 Wireless terminal device
JP5710759B2 (en) 2011-06-07 2015-04-30 パイオニア株式会社 Impedance matching device and control method
JP5712289B2 (en) 2011-06-07 2015-05-07 パイオニア株式会社 Impedance matching device and control method
US9374058B2 (en) * 2012-06-01 2016-06-21 Nohsn Co., Ltd. Impedance matching device and method
JP6278925B2 (en) * 2015-04-24 2018-02-14 三菱電機株式会社 Multiport switch
CN110444893B (en) * 2019-08-16 2020-05-26 歌尔科技有限公司 Monopole antenna bandwidth adjusting method and system

Also Published As

Publication number Publication date
JP2005129985A (en) 2005-05-19

Similar Documents

Publication Publication Date Title
JP4340511B2 (en) Automatic impedance matching method
US8421548B2 (en) Methods for tuning an adaptive impedance matching network with a look-up table
US7174142B2 (en) Receiver having a built-in antenna and method of impedance-matching for the same
JP2006166412A (en) Impedance matching apparatus
WO2022213611A1 (en) Antenna assembly, antenna apparatus, and radio frequency control method
US11244809B2 (en) Control method of driving frequency of pulsed variable frequency RF generator
JPH0897733A (en) Impedance matching device
JP2001044780A (en) Automatic impedance matching method and matching device
KR100191430B1 (en) Automatic coupling circuit and method
JP2009171523A (en) Matching method of antenna matcher
US11266004B2 (en) Plasma generation device including matching device, and impedance matching method
EP0239219B1 (en) High power systems
CN110875724A (en) Matching network circuit with adjustable impedance and tuning method thereof
JP2011130372A (en) Matching unit
JP2010226599A (en) Matching circuit
EP3116099B1 (en) Power supply device and power supply method
JPH04368022A (en) Antenna matching circuit and antenna matching method employing the same
JP2628214B2 (en) Antenna matching method and antenna matching device
JPH0653770A (en) Antenna matching device
JP2008288930A (en) Antenna system
US6504458B2 (en) Tuning circuit with controlled negative resistance
JP2008035165A (en) Matching unit
US9442147B2 (en) Method and device for calibrating an antenna
JP5657945B2 (en) Antenna tuning circuit
JPH08186512A (en) Optimum matching circuit aquisition system

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090630

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090706

R150 Certificate of patent or registration of utility model

Ref document number: 4340511

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120710

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130710

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140710

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees