JP4335177B2 - Multilayer electronic component and a multilayer ceramic capacitor - Google Patents

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本発明は、積層型電子部品及び積層セラミックコンデンサに関する。 The present invention relates to a multilayer electronic component and a multilayer ceramic capacitor.

この種の積層型電子部品として、複数の内部回路要素導体及びセラミック層が積層された積層体を備えるものが知られている(例えば、特許文献1参照)。 As this type of multilayer electronic components, is known which comprises a laminated body in which a plurality of internal circuitry conductors and ceramic layers are laminated (e.g., see Patent Document 1). 特許文献1に記載された積層型電子部品(積層セラミックコンデンサ)は、内部回路要素導体(内部電極)とセラミック層とが交互に積層された内層部と、セラミック層が積層された外層部とを備える。 Described in Patent Document 1 a multilayer electronic component (laminated ceramic capacitor), an inner layer portion of the internal circuitry conductors (internal electrode) and the ceramic layer are alternately laminated, and an outer layer portion which ceramic layers are laminated provided.
特開平8−191031号公報 JP-8-191031 discloses

本発明は、焼成ムラが抑制された積層型電子部品及び積層セラミックコンデンサを提供することを目的とする。 The present invention aims at providing a multilayer electronic component and a multilayer ceramic capacitor firing unevenness is suppressed.

本発明者等は、焼成ムラを抑制し得る積層型電子部品について鋭意検討を行った結果、以下のような事実を新たに見出した。 The present inventors have intensively studied was performed results for multilayer electronic component capable of suppressing sintering unevenness was newly found the following facts.

特許文献1には、内層部と外層部とを備える積層型電子部品が記載されている。 Patent Document 1, the multilayer electronic component and a inner portion and the outer layer portion is described. 本発明者等は、このような積層型電子部品を焼成すると、内層部が外層部よりも低温で焼結することに伴い、外層部内において焼成ムラが生じてしまうことを見出した。 The present inventors have, when firing the stack-type electronic component, with that the inner layer portion is sintered at a lower temperature than the outer layer, it was found that the firing irregularities in the outer layer portion occurs. すなわち、外層部において、内層部側と表面側とで焼成ムラが生じてしまうことを見出した。 That is, in the outer layer portion, we found that firing irregularity occurs in the inner layer side and the surface side.

上述した焼成ムラは、内層部側に合わせた温度で焼成を行っても、あるいは表面側に合わせた温度で焼成を行っても起こる。 Calcination unevenness described above, even if the firing temperature to match the inner layer side, or also occurs and fired at a temperature to suit the surface side. すなわち、内層部側に合わせた温度で外層部の焼成を行うと、表面側が十分に焼結されない。 That, when the firing of the outer layer portion at a temperature matching the inner side surface side is not sufficiently sintered. 一方、表面側に合わせた温度で外層部の焼成を行うと、内層部側が過度に焼結してしまう。 On the other hand, when the firing of the outer layer portion at a temperature matching the surface side, the inner layer portion will be excessively sintered.

本発明者等は、内層部が外層部よりも低温で焼結することについて検討したところ、内層部においてセラミック層と交互に積層される内部回路要素導体が、焼成時に内層部のセラミック層に対して焼結助剤として機能してしまうのではないかとの考察を得た。 The present inventors have found that where the inner layer portion were examined sintering at a lower temperature than the outer layer portion, the internal circuitry conductors laminated alternately with ceramic layers in the inner layer portion, with respect to the ceramic layer of the inner layer portion during firing to obtain a consideration that it would be would function as a sintering aid Te. 近年、電子機器の小型化に伴い、電子機器内に実装される積層型電子部品の薄層化が求められている。 In recent years, with miniaturization of electronic devices, a thin layer of the multilayer type electronic components has been demanded to be mounted in an electronic device. したがって、この考察によると、薄層化により外層部の内層部側セラミック層に与える内部回路要素導体の影響が大きくなり、焼成ムラの問題がより顕著になると考えられる。 Therefore, according to this consideration, the influence of the internal circuitry conductors providing the inner layer side ceramic layer of the outer layer portion is increased by thinning, it is considered a problem of the sintering unevenness becomes more conspicuous.

このような検討結果を踏まえ、本発明に係る積層型電子部品は、複数の第1のセラミック層と複数の内部回路要素導体とが交互に積層された内層部と、ガラス成分を含む複数の第2のセラミック層が、内層部を挟むようにそれぞれ積層された一対の外層部と、を備え、一対の外層部それぞれにおいて、複数の第2のセラミック層は、内層部側から各外層部の表面側に向かうに従って、第2のセラミック層の主成分の量に対する当該第2のセラミック層に含まれるガラス成分の量の成分量比が大きくなるように積層されていることを特徴とする。 In light of these study results, the multilayer electronic component according to the present invention, the inner layer portion in which a plurality of first ceramic layers and a plurality of internal circuitry conductors are alternately laminated, a plurality of containing a glass component first second ceramic layer, and a pair of outer portions which are respectively laminated so as to sandwich the inner layer portion, the pair of outer portions respectively, the plurality of second ceramic layer, the surface from the inner layer side of the outer layer toward the side, characterized in that it is laminated so that the amount component amount ratio of the glass component contained in the second ceramic layer to the amount of the main component of the second ceramic layer is increased.

セラミック層にガラス成分を含ませることにより、セラミック層では焼結温度を低くすることが可能となる。 By incorporating a glass component in the ceramic layer, it is possible to lower the sintering temperature of a ceramic layer. また、セラミック層では、セラミック層の主成分の量に対するこのセラミック層に含まれるガラス成分の量の成分量比が大きくなるほど、焼結温度が低くなる。 Further, in the ceramic layer, the larger the amount component amount ratio of the glass component contained in the ceramic layer to the amount of the main component of the ceramic layer, the sintering temperature is lowered. この積層型電子部品では、一対の外層部において、内層部側から各外層部の表面側に向かうに従って、成分量比が大きくなるように第2のセラミック層が積層されている。 In this multilayer electronic component, the pair of outer portions, toward the inner side to the surface side of the outer layer portion, the second ceramic layer as component amount ratio increases is laminated. したがって、各外層部では、表面側に近い第2のセラミック層ほど焼結温度が低い。 Thus, each outer layer portion, as a second ceramic layer close to the surface side sintering temperature is low. 一方、内部回路要素導体と交互に積層されている第1のセラミック層は、内部回路要素導体の影響を受けることによって、焼結温度を実質的に低下させると考えられる。 On the other hand, the first ceramic layers stacked alternately with the internal circuitry conductor, by being affected by the internal circuitry conductors is believed that substantially reduce the sintering temperature. それに伴い、各外層部の内層部側の第2のセラミック層も、焼結温度を実質的に低下させる。 Along with this, the second ceramic layer of the inner layer portion side of the outer portion is also substantially lower the sintering temperature. その際、表面側から内層部側に向かうに従って、第2のセラミック層は内層部の影響を大きく受け、焼結温度を低下させる。 At that time, toward the surface side to the inner layer side, the second ceramic layer is greatly influenced by the inner portion, to lower the sintering temperature. その結果、各外層部では、内層部側から表面側に向かって大きくなる成分量比による焼結温度の低下と、表面側から内層部側に向かって大きくなる内層部の影響による焼結温度の低下とが起こり、全体として焼結温度の差が小さくなる。 As a result, in each outer layer, and the reduction of the sintering temperature by component amount ratio increases toward the surface side from the inner side, due to the influence of the inner layer portion increases from the surface side toward the inner side of the sintering temperature It occurs drop and is the difference between the sintering temperature is reduced as a whole. これにより、各外層部では焼成ムラが抑制される。 Accordingly, calcination unevenness is suppressed in the outer layer portion. また、各外層部内での焼結温度の差が小さくなることによって、外層部内での縮率差が小さくなり、各外層部におけるクラックの発生も抑制される。 Further, by the difference in sintering temperature in each outer layer part is reduced, shrinkage difference in the outer layer is reduced, occurrence of cracks in the outer layer portion is suppressed.

また、第1のセラミック層が、ガラス成分を含んでおり、第2のセラミック層の成分量比が、第1のセラミック層の主成分の量に対する当該第1のセラミック層に含まれるガラス成分の量の成分量比よりも大きいことが好ましい。 Further, the first ceramic layer includes a glass component, the component amount ratio of the second ceramic layer, the glass component contained in the first ceramic layer to the amount of the main component of the first ceramic layer it is preferably larger than the component amount ratio of the amount.

この場合、内層部に含まれる第1のセラミック層の成分量比に比べて、外層部に含まれる第2のセラミック層の成分量比の方が大きくなるように、第1のセラミック層もガラス成分を含む。 In this case, compared to the component amount ratio of the first ceramic layer included in the inner layer portion, as towards the component amount ratio of the second ceramic layer included in the outer layer portion is increased, the first ceramic layer also glass including the component. そのため、第2のセラミック層の焼結温度は、第1のセラミック層の焼結温度に比べて低くくなる。 Therefore, the sintering temperature of the second ceramic layer is lower than the sintering temperature of the first ceramic layer Kunar. 一方、第1のセラミック層は、上述したように、焼結温度を実質的に低下させると考えられる。 On the other hand, the first ceramic layer, as described above, is considered to substantially reduce the sintering temperature. その結果、この積層型電子部品では、内層部と外層部との間での焼結温度の差を実質的に小さくでき、焼成ムラも抑制される。 As a result, in this multilayer electronic component, the difference in sintering temperature between the inner layer portion and the outer portion can substantially smaller, sintering unevenness is suppressed. また、第1のセラミック層と第2のセラミック層との間での焼結温度の差が小さいため、内層部と外層部とで縮率差を小さくすることができる。 Further, since the difference in sintering temperature between the first ceramic layer and the second ceramic layer is small, it is possible to reduce the shrinkage rate difference between the inner portion and the outer layer portion. その結果、内層部と外層部との間でのクラックの発生も、抑制される。 As a result, generation of cracks between the inner portion and the outer portion are also suppressed.

また、内層部は、内部回路要素導体と同層に位置すると共に、内部回路要素導体が形成されない領域に当該内部回路要素導体の厚みによる段差を吸収するように形成された第3のセラミック層を有し、第3のセラミック層が、ガラス成分を含んでおり、第3のセラミック層の主成分の量に対する当該第3のセラミック層に含まれるガラス成分の量の成分量比が、第1のセラミック層の前記成分量比より大きいことが好ましい。 Further, the inner layer section, while located within circuitry conductors in the same layer, the third ceramic layer formed so as to absorb the level difference in a region where the internal circuitry conductors are not formed by the internal circuitry conductor thickness a, the third ceramic layer includes a glass component, the component amount ratio of the amount of the glass component contained in the third ceramic layer to the amount of the main component of the third ceramic layer, a first it is preferably larger than the component amount ratio of the ceramic layer.

内部回路要素導体の厚みによる段差を吸収するように形成された第3のセラミック層を有することによって、この積層型電子部品では、デラミネーションの発生が抑制される。 By having a third ceramic layer formed so as to absorb the level difference caused by the internal circuitry conductor thickness, in this multilayer electronic component, the occurrence of delamination is suppressed. また、第3のセラミック層の成分量比は、第1のセラミック層の成分量比に比べて大きいため、内層部内における焼成ムラを抑制することが可能となる。 Further, component amount ratio of the third ceramic layer is larger than the component amount ratio of the first ceramic layer, it is possible to suppress the firing unevenness in the inner layer portion.

また、第2のセラミック層の成分量比に対する第1のセラミック層の成分量比の割合が、0.5以上1.0未満であることが好ましい。 The ratio of component amount ratio of the first ceramic layer to the component amount ratio of the second ceramic layer is preferably 0.5 or more and less than 1.0. 外層部に含まれる第2のセラミック層の成分量比に対する内層部に含まれる第1のセラミック層の成分量比の割合がこの範囲であると、内層部と外層部との間の縮率の差を小さくでき、クラックの発生を抑制できる。 If the proportion of the component amount ratio of the first ceramic layer included in the inner layer portion to the component amount ratio of the second ceramic layer included in the outer layer portion is in this range, the shrinkage ratio between the inner portion and the outer portion can reduce the difference, the occurrence of cracks can be suppressed.

また、内部回路要素導体の厚みが1.5μm以下であるとともに、第1のセラミック層の厚みが、内部回路要素導体の厚みの1.5倍以下であることが好ましい。 Further, the thickness of the internal circuitry conductor is 1.5μm or less, the thickness of the first ceramic layer is preferably not more than 1.5 times the internal circuitry conductor thickness. この場合、小型化、薄層化の要求を満たすとともに、外層部の焼けすぎが抑制された積層型電子部品を実現することが可能となる。 In this case, size reduction, fulfills the requirements of thinning, it becomes possible to realize a multilayer electronic component burn too of the outer layer portion is suppressed.

また、本発明に係る積層セラミックコンデンサは、複数の第1のセラミック層と複数の内部回路要素導体とが交互に積層された内層部と、ガラス成分を含む複数の第2のセラミック層が、内層部を挟むようにそれぞれ積層された一対の外層部と、を備え、一対の外層部それぞれにおいて、複数の第2のセラミック層は、内層部側から各外層部の表面側に向かうに従って、第2のセラミック層の主成分の量に対する当該第2のセラミック層に含まれるガラス成分の量の成分量比が大きくなるように積層されていることを特徴とする。 Further, the multilayer ceramic capacitor according to the present invention, a plurality of first ceramic layers and a plurality of internal circuitry conductors and are laminated alternately with the inner layer portion, a plurality of second ceramic layer comprising a glass component, the inner layer comprising a pair of outer portions so stacked respectively as to sandwich the part, and in a pair of outer portions respectively, the plurality of second ceramic layer toward the inner layer side to the surface side of the outer layer portion, a second wherein the amount component amount ratio of the glass component contained in the second ceramic layer to the amount of the main component of the ceramic layers are stacked so as to increase.

この積層セラミックコンデンサでは、外層部内での焼結温度の差を小さくでき、外層部における焼成ムラを抑制することが可能となる。 In this multilayer ceramic capacitor, can reduce the difference between the sintering temperature in the outer layer portion, it is possible to suppress the firing unevenness in the outer layer portion. また、外層部内での焼結温度の差が小さくなることによって、外層部内での縮率差が小さくなり、クラックの発生も抑制される。 Further, by the difference in sintering temperature in the outer layer portion is small, shrinkage difference in the outer layer is reduced, occurrence of cracks is suppressed.

本発明によれば、焼成ムラが抑制された積層型電子部品及び積層セラミックコンデンサを提供することができる。 According to the present invention, it is possible to provide a multilayer electronic component and a multilayer ceramic capacitor firing unevenness is suppressed.

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。 Hereinafter, with reference to the accompanying drawings, it will be described in detail preferred embodiments of the present invention. なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 In the description, identical elements or elements with identical functionality will be denoted by the same reference symbols, without redundant description.

図1、図2に基づいて、実施形態に係る積層セラミックコンデンサC1の構成を説明する。 Figure 1, on the basis of FIG. 2, illustrating the configuration of a multilayer ceramic capacitor C1 according to the embodiment. 図1は実施形態に係る積層セラミックコンデンサC1の断面図である。 Figure 1 is a cross-sectional view of a multilayer ceramic capacitor C1 according to the embodiment. 積層セラミックコンデンサC1は、図1に示すように、内層部10と、この内層部10を挟んで位置する一対の外層部20とを備えている。 Multilayer ceramic capacitor C1, as shown in FIG. 1, comprises an inner layer section 10, and a pair of outer portions 20 located across the inner part 10. 積層セラミックコンデンサC1の外表面には、端子電極40が形成されていることが好ましい。 The outer surface of the multilayer ceramic capacitor C1 is preferably terminal electrodes 40 are formed. なお、積層セラミックコンデンサC1は、例えば「1005」タイプである場合、長手方向の長さが1.0mm、幅が0.5mm、高さが0.5mmである。 Incidentally, the multilayer ceramic capacitor C1, if for example, "1005" type, the longitudinal length is 1.0 mm, a width 0.5mm, is 0.5mm height.

図2に、実施形態に係る積層セラミックコンデンサC1に含まれる内層部10及び外層部20の分解斜視図を示す。 Figure 2 shows an exploded perspective view of the inner layer section 10 and outer layer section 20 included in the multilayer ceramic capacitor C1 according to the embodiment. 内層部10は、複数(本実施形態では12層)の第1のセラミック層12と、複数(本実施形態では12層)の内部回路要素導体14と、複数(本実施形態では12層)の第3のセラミック層16とを含む。 Inner layer section 10 has a plurality a first ceramic layer 12 (12 layers in this embodiment), a plurality internal circuitry conductors 14 (12 layers in this embodiment), a plurality (12 layers in this embodiment) and a third ceramic layer 16. 複数の第1のセラミック層12と複数の内部回路要素導体14とは、交互に積層されている。 The plurality of first ceramic layers 12 and a plurality of internal circuitry conductors 14, are alternately laminated. 内部回路要素導体14は内部電極として機能する。 The internal circuit element conductor 14 functions as an internal electrode. また、内部回路要素導体14は、Niを主成分として含む。 The internal circuitry conductors 14 containing Ni as a main component.

第3のセラミック層16は、内部回路要素導体14と同層に位置する。 Third ceramic layer 16 is located in the same layer as the internal circuitry conductors 14. また、第3のセラミック層16は、内部回路要素導体14が形成されない領域に、内部回路要素導体14による段差を吸収するように、すなわち内部回路要素導体14の厚みと略同じ厚みとなるように形成される。 The third ceramic layer 16, the region where the internal circuit element conductor 14 is not formed, so as to absorb the level difference caused by the internal circuitry conductors 14, i.e. to be substantially the same thickness as the thickness of the internal circuitry conductors 14 It is formed. 第1及び第3のセラミック層12、16は、いずれもガラス成分を含む。 The first and third ceramic layers 12 and 16, both containing glass components.

一対の外層部20、30それぞれは、内層部10を挟むように複数(本実施形態では各5層)の第2のセラミック層21〜25、31〜35が積層されて形成されている。 Each pair of outer layers 20 and 30, the second ceramic layer 21~25,31~35 plurality so as to sandwich the inner layer section 10 (each 5 layers in this embodiment) is formed by laminating. 第2のセラミック層21〜25、31〜35は、ガラス成分を含む。 The second ceramic layer 21~25,31~35 includes a glass component.

第1のセラミック層12の主成分(例えば、BaTiO )の量に対する当該第1のセラミック層12に含まれるガラス成分の量の成分量比R1は、下記(1)式で表される。 Main component of the first ceramic layer 12 (e.g., BaTiO 3) component amount ratio R1 of the amount of the glass component contained in the first ceramic layer 12 to the amount of is expressed by the following equation (1).
R1=G1/M1 …(1) R1 = G1 / M1 ... (1)
G1:第1のセラミック層12に含まれるガラス成分の量 M1:第1のセラミック層12の主成分の量 G1: first amount of glass component contained in the ceramic layer 12 M1: an amount of the main component of the first ceramic layer 12

第2のセラミック層x(x=21〜25、31〜35)の主成分(例えば、BaTiO )の量に対する当該第2のセラミック層x(x=21〜25、31〜35)に含まれるガラス成分の量の成分量比R2xはそれぞれ、下記(2)式で表される。 Main component of the second ceramic layer x (x = 21~25,31~35) (e.g., BaTiO 3) included in the second ceramic layer x (x = 21~25,31~35) to the amount of each component amount ratio of the amount of the glass component R2x is expressed by the following equation (2).
R2x=Gx/Mx …(2) R2x = Gx / Mx ... (2)
Gx:第2のセラミック層x(x=21〜25、31〜35)に含まれるガラス成分の量 Mx:第2のセラミック層x(x=21〜25、31〜35)の主成分の量 Gx: The amount of the glass component contained in the second ceramic layer x (x = 21~25,31~35) Mx: the amount of the main component of the second ceramic layer x (x = 21~25,31~35)

第3のセラミック層16の主成分(例えば、BaTiO )の量に対する当該第3のセラミック層16に含まれるガラス成分の量の成分量比R3は、下記(3)式で表される。 The main component of the third ceramic layer 16 (e.g., BaTiO 3) component amount ratio R3 of the amount of the glass component contained in the third ceramic layer 16 to the amount of is expressed by the following equation (3).
R3=G3/M3 …(3) R3 = G3 / M3 ... (3)
G3:第3のセラミック層16に含まれるガラス成分の量 M3:第3のセラミック層16の主成分の量 G3: third quantity of the glass component contained in the ceramic layer 16 M3: amount of the main component of the third ceramic layer 16

なお、各セラミック層12、21〜25、31〜35、16の主成分の量、及びセラミック層に含まれるガラス成分の量とはそれぞれ、例えばこれらの重量である。 The amount of the main component of the ceramic layers 12,21~25,31~35,16, and the amount of the glass component contained in the ceramic layers, respectively, such as those by weight.

一対の外層部20、30それぞれにおいて、第2のセラミック層21〜25、31〜35は、内層部10側から各外層部20、30の表面20a、30a側に向かうに従って、成分量比R2xが大きくなるように積層されている。 In each pair of outer layers 20 and 30, the second ceramic layer 21~25,31~35, the surface 20a of the outer layer sections 20 and 30 from the inner layer portion 10 side, toward the 30a side, the component amount ratio R2x It is stacked so as to increase. すなわち、外層部20においては、第2のセラミック層25から第2のセラミック層21に向かうに従って、成分量比R2xが大きくなる。 That is, in the outer layer portion 20, in accordance with the second ceramic layer 25 toward the second ceramic layer 21, increases the component amount ratio R2x. 外層部30においては、第2のセラミック層31から第2のセラミック層35に向かうに従って、成分量比R2xが大きくなる。 In the outer layer 30, in accordance with the second ceramic layer 31 toward the second ceramic layer 35, it increases the component amount ratio R2x. したがって、下記(4)、(5)式が成り立つ。 Accordingly, the following (4), (5) holds.
R25<R24<R23<R22<R21 …(4) R25 <R24 <R23 <R22 <R21 ... (4)
R31<R32<R33<R34<R35 …(5) R31 <R32 <R33 <R34 <R35 ... (5)

なお、式(4)、(5)それぞれにおいて、不等号<が1つでもあれば、不等号<に代わり、不等号≦をいくつ含んでもよい。 Note that equation (4), (5), respectively, if inequality <but even one instead inequality <, may include any number of inequality ≦.

第2のセラミック層21〜25、31〜35の成分量比R2xは、第1のセラミック層12の成分量比R1より大きく、R1<R2x(x=21〜25、31〜35)である。 Component amount ratio R2x of the second ceramic layer 21~25,31~35 is larger than the component amount ratio R1 of the first ceramic layer 12, a R1 <R2x (x = 21~25,31~35). 第3のセラミック層16の成分量比R3は、第1のセラミック層12の成分量比R1より大きく、R1<R3である。 Component amount ratio R3 of the third ceramic layer 16 is larger than the component amount ratio R1 of the first ceramic layer 12, a R1 <R3.

また、第2のセラミック層21〜25、31〜35の成分量比R2xに対する第1のセラミック層12の成分量比R1の割合R1/R2x(x=21〜25、31〜35)は、0.5以上1.0未満であり、より好ましくは0.7以上1.0未満である。 The first rate R1 / R2x component amount ratio R1 of the ceramic layer 12 with respect to the component amount ratio R2x of the second ceramic layer 21~25,31~35 (x = 21~25,31~35) is 0 less than .5 or 1.0, more preferably less than 0.7 or more 1.0.

内部回路要素導体14の厚みは、1.5μm以下である。 The thickness of the internal circuitry conductor 14 is 1.5μm or less. この場合、第1のセラミック層12の厚みは、内部回路要素導体14の厚みの1.5倍以下である。 In this case, the thickness of the first ceramic layer 12 is not more than 1.5 times the thickness of the internal circuitry conductors 14.

セラミック層は、ガラス成分を含むことによりセラミック粒子の焼結性が向上し、焼結温度が低くなる。 Ceramic layer, by containing the glass component improves the sinterability of the ceramic particles, the sintering temperature is lowered. 積層セラミックコンデンサC1の第2のセラミック層21〜25、31〜35はいずれも、ガラス成分を含む。 Both second ceramic layer 21~25,31~35 of the multilayer ceramic capacitor C1 includes a glass component. そのため、積層セラミックコンデンサC1では、外層部20、30に含まれる第2のセラミック層21〜25、31〜35の焼結温度を、低くすることが可能である。 Therefore, in the multilayer ceramic capacitor C1, a second sintering temperature of the ceramic layer 21~25,31~35 contained in the outer layer sections 20 and 30, it is possible to lower.

また、セラミック層では、セラミック層の主成分の量に対するこのセラミック層に含まれるガラス成分の量の成分量比が大きくなるほど、焼結温度が低くなる。 Further, in the ceramic layer, the larger the amount component amount ratio of the glass component contained in the ceramic layer to the amount of the main component of the ceramic layer, the sintering temperature is lowered. この積層セラミックコンデンサC1では、各外層部20、30において、内層部10側から表面20a、30a側に向かうに従って、成分量比R2xが大きくなるように第2のセラミック層21〜25、31〜35がそれぞれ積層されている。 In the multilayer ceramic capacitor C1, in each outer layer 20 and 30, the surface 20a from the inner layer portion 10 side, toward the 30a side, the second ceramic layer as component amount ratio R2x increases 21~25,31~35 There are laminated, respectively. したがって、各外層部20、30では、表面20a、30a側に近い第2のセラミック層ほど焼結温度が低い。 Accordingly, the respective outer portions 20 and 30, the surface 20a, as the second ceramic layers closer to the 30a side sintering temperature is low.

一方、第1のセラミック層12は、内部回路要素導体14と交互に積層されているため、内部回路要素導体14の影響を受ける。 On the other hand, the first ceramic layer 12, because they are stacked alternately with the internal circuitry conductors 14, affected by the internal circuitry conductors 14. 内部回路要素導体14の影響により、第1のセラミック層12は、実質的に焼結温度を低下させる。 The influence of the internal circuitry conductor 14, the first ceramic layer 12 decreases the substantially sintered temperature. これに伴って、各外層部20、30の内層部10側の第2のセラミック層も、焼結温度を実質的に低下させる。 Accordingly, the second ceramic layer of the inner layer portion 10 side of the outer layer portions 20 and 30, substantially reduces the sintering temperature. その際、表面20a、30a側から内層部10側に向かうに従って、第2のセラミック層21〜25、31〜35は内層部10の影響を大きく受け、焼結温度を低下させる。 At that time, the surface 20a, toward the inner portion 10 from 30a side, the second ceramic layer 21~25,31~35 is significantly affected by the inner layer section 10, to lower the sintering temperature.

その結果、各外層部20、30では、内層部10側から表面20a、30a側に向かって大きくなる成分量比R2xによる焼結温度の低下と、表面20a、30a側から内層部10側に向かって大きくなる内層部10の影響による焼結温度の低下とが起こり、外層部20、30全体として焼結温度の差が小さくなる。 As a result, the respective outer portions 20 and 30, toward the surface 20a from the inner layer portion 10, and the reduction of the sintering temperature by component amount ratio R2x which increases toward the 30a side, the surface 20a, the inner layer section 10 side from the 30a side and reduction of the sintering temperature due to the influence of the inner layer section 10 Te increases occurs, the difference between the sintering temperature is reduced as a whole outer layers 20 and 30. これにより、各外層部20、30では焼成ムラを抑制することが可能となる。 Thus, it is possible to suppress the sintering unevenness in the outer layer sections 20 and 30.

また、各外層部20、30内での焼結温度の差が小さくなることによって、外層部20、30内での縮率差が小さくなる。 Further, by the difference in sintering temperature in each of the outer layer sections 20 and 30 becomes small, shrinkage difference in the outer layer 20 and 30 is reduced. そのため、各外層部20、30におけるクラックの発生が抑制される。 Therefore, generation of cracks in the outer layer sections 20 and 30 is suppressed.

積層セラミックコンデンサC1の第1のセラミック層12もガラス成分を含んでいる。 The first ceramic layer 12 of the multilayer ceramic capacitor C1 also include a glass component. また、第2のセラミック層21〜25、31〜35の成分量比R2xが、第1のセラミック層12の成分量比R1より大きい。 Further, component amount ratio of the second ceramic layer 21~25,31~35 R2x is greater than the component amount ratio of the first ceramic layer 12 R1. セラミック層では、成分量比が大きくなるほど焼結温度が低くなるので、第2のセラミック層21〜25、31〜35の方が第1のセラミック層12に比べて焼結温度が低くなる。 The ceramic layer, since the sintering temperature as component amount ratio increases is low, toward the second ceramic layer 21~25,31~35 sintering temperature is lower than that of the first ceramic layer 12. また、第1のセラミック層12は、内部回路要素導体14と交互に積層されているため、焼結温度を実質的に低下させると考えられる。 The first ceramic layer 12, because they are stacked alternately with the internal circuitry conductors 14, is considered to substantially reduce the sintering temperature. その結果、この積層セラミックコンデンサC1では、内層部10と一対の外層部20、30との間での焼結温度の差を実質的に小さくでき、内層部10と外層部20、30との間の焼成ムラも抑制される。 During a result, in the multilayer ceramic capacitor C1, the difference between the sintering temperature between the inner layer portion 10 and a pair of outer layers 20 and 30 can substantially smaller, the inner layer section 10 and outer section 20 and 30 firing unevenness also be suppressed.

このように内層部10と外層部20、30との間での焼成ムラが抑制されることにより、内層部10が過度に焼成されることが抑制される。 By thus firing irregularities between the inner portion 10 and outer portion 20, 30 is suppressed, thereby suppressing the inner layer section 10 is fired excessively. これにより、第1のセラミック層12が異常粒成長によって半導体化することも、また内部回路要素導体14が球状化によって厚くなり、被覆率を低下させることも抑制される。 Thereby, also the first ceramic layer 12 is a semiconductor by abnormal grain growth, also the internal circuitry conductor 14 becomes thicker by spheronization, are suppressed to reduce the coverage.

また、こうして内層部10と外層部20、30との間の焼結温度の差が小さくなることによって、内層部10と外層部20、30との間の縮率差が小さくなる。 Moreover, in this way by the difference in sintering temperature between the inner layer section 10 and outer layer sections 20 and 30 becomes small, shrinkage index difference between the inner portion 10 and outer portion 20, 30 is reduced. これにより、積層セラミックコンデンサC1では、クラックの発生が抑制される。 Thus, the multilayer ceramic capacitor C1, the generation of cracks is suppressed.

また、外層部20、30を構成する第2のセラミック層21〜25、31〜35の焼結温度が低くなっているため、内層部10の焼結温度に合わせた温度で積層セラミックコンデンサC1を焼成した場合であっても、外層部20、30を十分に焼結させることが可能である。 Further, since the sintering temperature of the second ceramic layer 21~25,31~35 constituting the outer layer 20 and 30 is low, the temperature in the multilayer ceramic capacitor C1 that matches the sintering temperature of the inner layer section 10 even when the firing, it is possible to sufficiently sinter the outer layer 20, 30. その結果、この積層セラミックコンデンサC1では信頼性を向上させることが可能となる。 As a result, it is possible to improve the reliability in the multilayer ceramic capacitor C1.

また、第1〜第3のセラミック層12、21〜25、31〜35、16はいずれもガラス成分を含む。 Further, both the first to third ceramic layer 12,21~25,31~35,16 comprises a glass component. そのため、各セラミック層の焼結温度は低くなり、積層セラミックコンデンサC1を焼成する温度を低くすることが可能となる。 Therefore, the sintering temperature of the ceramic layer is lowered, it is possible to lower the temperature of firing the laminated ceramic capacitor C1.

積層セラミックコンデンサC1の内層部10では、内部回路要素導体14が形成されない領域に、第3のセラミック層16が形成されている。 The inner layer portion 10 of the multilayer ceramic capacitor C1, a region internal circuitry conductor 14 are not formed, the third ceramic layer 16 is formed. この第3のセラミック層16は、内部回路要素導体14の厚みによる段差を吸収するように形成されている。 The third ceramic layer 16 is formed so as to absorb the level difference due to the thickness of the internal circuitry conductors 14. そのため、内部回路要素導体14と第3のセラミック層16とによって平坦な平面が構成され、内層部10及び外層部20、30間並びに内層部10内でのデラミネーションの発生を抑制することが可能となる。 Therefore, possible flat plane by the internal circuitry conductor 14 and the third ceramic layer 16 is formed, to suppress the occurrence of delamination of the inner layer section 10 and between the outer layer sections 20 and 30 and inside inner layer section 10 to become.

また、第3のセラミック層16の成分量比R3は、第1のセラミック層12の成分量比R1に比べて大きい。 Further, component amount ratio R3 of the third ceramic layer 16 is larger than the component amount ratio R1 of the first ceramic layer 12. そのため、内部回路要素導体14が形成されていない領域に形成され、内部回路要素導体14の影響をほとんど受けない第3のセラミック層16も、低い温度で焼結できる。 Therefore, it formed in a region internal circuit element conductor 14 is not formed, the third ceramic layer 16 hardly affected by the internal circuitry conductors 14 can also be sintered at low temperatures. これにより、積層セラミックコンデンサC1では、内層部10内での焼成ムラを抑制することが可能となる。 Thus, the multilayer ceramic capacitor C1, it is possible to suppress the sintering unevenness of within the inner portion 10. また、その結果、この積層セラミックコンデンサC1では信頼性をさらに向上させることが可能となる。 Further, as a result, it is possible to the multilayer ceramic capacitor C1 in the reliability further improved.

積層セラミックコンデンサC1では、第2のセラミック層21〜25、31〜35の成分量比R2xに対する第1のセラミック層12の成分量比R1の割合が、0.5以上1.0未満である。 In the multilayer ceramic capacitor C1, the ratio of the component amount ratio R1 of the first ceramic layer 12 with respect to the component amount ratio R2x of the second ceramic layer 21~25,31~35 is less than 0.5 to 1.0. 成分量比の割合がこの範囲内であると、内層部10と外層部20、30との間の縮率の差を小さくできる。 If the proportion of the component amount ratio is within this range, it is possible to reduce the difference in shrinkage between the inner portion 10 and outer portion 20, 30. その結果、積層セラミックコンデンサC1においてはクラックの発生がさらに抑制される。 As a result, generation of cracks is further suppressed in the multilayer ceramic capacitor C1. また、第2のセラミック層21〜25、31〜35の成分量比R2xに対する第1のセラミック層12の成分量比R1の割合がそれぞれ、0.7以上1.0未満である場合、積層セラミックコンデンサにおけるクラックの発生はより一層抑制される。 Further, when the ratio of the first ceramic layer 12 of the component amount ratio R1 with respect to the component amount ratio R2x of the second ceramic layer 21~25,31~35 are each less than 0.7 to 1.0, laminated ceramic occurrence of cracks in the capacitor is further suppressed.

積層セラミックコンデンサでは、小型化、薄層化の要求が強い。 In the multilayer ceramic capacitor, miniaturization, a strong demand for thinning. 積層セラミックコンデンサC1では、内部回路要素導体14の厚みが1.5μm以下であるため、薄層化が可能である。 In the multilayer ceramic capacitor C1, since the thickness of the internal circuit components conductor 14 is 1.5μm or less, it is possible to thinning. また、これにより、積層セラミックコンデンサC1の小型化、さらには多層化も可能となる。 This also, miniaturization of the multilayer ceramic capacitor C1, furthermore becomes possible multilayered.

さらに、積層セラミックコンデンサC1では、第1のセラミック層12の厚みが、内部回路要素導体14の厚みの1.5倍以下である。 Further, the multilayer ceramic capacitor C1, the thickness of the first ceramic layer 12 is not more than 1.5 times the thickness of the internal circuitry conductors 14. したがって、積層セラミックコンデンサC1では、外層部20、30の焼けすぎを抑制することが可能となる。 Therefore, the multilayer ceramic capacitor C1, it is possible to suppress the burning excessive outer layer 20 and 30. すなわち、内部回路要素導体14の厚みが1.5μm以下の場合おいて、第1のセラミック層12の厚みが内部回路要素導体14の厚みの1.5倍を超えると、第1のセラミック層12と内部回路要素導体14との間の距離が大きくなり、第1のセラミック層12に対する内部回路要素導体14の影響が小さくなる。 That is, at the case the thickness of the internal circuit components conductor 14 is 1.5μm or less, the thickness of the first ceramic layer 12 exceeds 1.5 times the thickness of the internal circuitry conductor 14, the first ceramic layer 12 the distance between the internal circuitry conductor 14 is increased, the influence of the internal circuit components conductor 14 to the first ceramic layer 12 is reduced. そのため、第1のセラミック層12の焼結温度の実質的な低下が起こらず、第2のセラミック層21〜25、31〜35の焼結温度のみ低下することとなってしまう。 Therefore, it becomes possible to substantially decrease the sintering temperature of the first ceramic layer 12 does not occur, decreases only the sintering temperature of the second ceramic layer 21~25,31~35. その結果、積層セラミックコンデンサC1の焼成において、外層部20、30のみが焼けすぎてしまうことが起こり得る。 As a result, firing of the multilayer ceramic capacitor C1, may happen that only the outer layer 20 and 30 is too burnt.

以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。 Having described in detail preferred embodiments of the present invention, the present invention is not limited to the above embodiment. 例えば、上記実施形態では、本発明を積層セラミックコンデンサに適用した例を示しているが、これに限らず、例えばインダクタ、バリスタ、サーミスタ等の積層型電子部品にも適用可能である。 For example, in the above embodiment shows an example of applying the present invention to a multilayer ceramic capacitor, not limited to this, for example an inductor, varistor, is also applicable to a multilayer electronic component, such as a thermistor.

また、第1のセラミック層12は、ガラス成分を含んでいなくてもよい。 The first ceramic layer 12 may not contain a glass component. また、内部回路要素導体14の主成分は、Niに限らず、例えばCuであってもよい。 Further, the main component of the internal circuitry conductors 14 is not limited to Ni, and may be, for example, Cu. また、第3のセラミック層16を備えていなくてもよい。 Or it may not include the third ceramic layer 16. また、第2のセラミック層22の成分量比R2xに対する第1のセラミック層12の成分量比R1の割合が0.5以上1.0未満でなくてもよい。 The ratio of the first component weight ratio of the ceramic layer 12 R1 to component weight ratio R2x of the second ceramic layer 22 may be less than 0.5 to 1.0.

また、内部回路要素導体14の厚みが、1.5μmを超えていてもよい。 The thickness of the internal circuitry conductors 14, may exceed 1.5 [mu] m. また、第1のセラミック層12の厚みが、内部回路要素導体14の厚みの1.5倍を超えていてもよい。 The thickness of the first ceramic layer 12 may not exceed 1.5 times the thickness of the internal circuitry conductors 14.

実施形態に係る積層セラミックコンデンサの断面図である。 It is a cross-sectional view of a multilayer ceramic capacitor according to the embodiment. 実施形態に係る積層セラミックコンデンサに含まれる内層部及び外層部の分解斜視図である。 Is an exploded perspective view of the inner portion and outer portion included in the multilayer ceramic capacitor according to the embodiment.

符号の説明 DESCRIPTION OF SYMBOLS

C1…積層セラミックコンデンサ、10…内層部、12…第1のセラミック層、14…内部回路要素導体、16…第3のセラミック層、20、30…外層部、21〜25、31〜35…第2のセラミック層、40…端子電極 C1 ... laminated ceramic capacitor, 10 ... inner part, 12 ... first ceramic layer, 14 ... internal circuitry conductor, 16 ... third ceramic layer, 20, 30 ... outer layer, 21~25,31~35 ... first second ceramic layer, 40 ... terminal electrodes

Claims (4)

  1. 複数の第1のセラミック層と複数の内部回路要素導体とが交互に積層された内層部と、 An inner layer portion in which a plurality of first ceramic layers and a plurality of internal circuitry conductors are alternately stacked,
    ガラス成分を含む複数の第2のセラミック層が、前記内層部を挟むようにそれぞれ積層された一対の外層部と、を備え、 A plurality of second ceramic layer comprising a glass component, and a pair of outer portions which are respectively laminated so as to sandwich the inner layer portion,
    前記一対の外層部それぞれにおいて、前記複数の第2のセラミック層は、前記内層部側から前記各外層部の表面側に向かうに従って、前記第2のセラミック層の主成分の量に対する当該第2のセラミック層に含まれるガラス成分の量の成分量比が大きくなるよう、前記各外層部の最も前記内層部側の第2のセラミック層の成分量比をR1とし、前記各外層部の最も前記表面側の第2のセラミック層の成分量比をR2としたとき、R1<R2となるように積層されており、 In the pair of outer portions respectively, the plurality of second ceramic layer, toward the surface side of each of the outer layer portion from the inner side, the second to the amount of the main component of the second ceramic layer as the component amount ratio of the amount of the glass component contained in the ceramic layer is increased, said component amount ratio of the second ceramic layer of the most the inner side of each outer layer portion and R1, the most the surface of the respective outer layer when the component amount ratio of the second ceramic layer on the side and R2, are stacked such that R1 <R2,
    前記第1のセラミック層が、ガラス成分を含んでおり、 The first ceramic layer includes a glass component,
    前記第2のセラミック層の前記成分量比が、前記第1のセラミック層の主成分の量に対する当該第1のセラミック層に含まれるガラス成分の量の成分量比よりも大きく、 The component amount ratio of the second ceramic layer is greater than the component amount ratio of the amount of the glass component contained in the first ceramic layer to the amount of the main component of the first ceramic layer,
    前記第2のセラミック層の前記成分量比に対する前記第1のセラミック層の前記成分量比の割合が、0.5以上1.0未満であり、 The proportion of the component amount ratio of the first ceramic layer to the component amount ratio of the second ceramic layer is less than 0.5 or more 1.0,
    前記内部回路要素導体の厚みが1.5μm以下であるとともに、 Together with the thickness of said internal circuit element conductor is 1.5μm or less,
    前記第1のセラミック層の厚みが、前記内部回路要素導体の厚みの1.5倍以下であることを特徴とする積層型電子部品。 The thickness of the first ceramic layer, the multilayer electronic component, wherein the at most 1.5 times the internal circuitry conductor thickness.
  2. ガラス成分を含む複数の第1のセラミック層と複数の内部回路要素導体とが交互に積層された内層部と、 An inner layer portion in which a plurality of first ceramic layers comprising a glass component and a plurality of internal circuitry conductors are alternately stacked,
    ガラス成分を含む複数の第2のセラミック層が、前記内層部を挟むようにそれぞれ積層された一対の外層部と、を備え、 A plurality of second ceramic layer comprising a glass component, and a pair of outer portions which are respectively laminated so as to sandwich the inner layer portion,
    前記一対の外層部それぞれにおいて、前記複数の第2のセラミック層は、前記内層部側から前記各外層部の表面側に向かうに従って、前記第2のセラミック層の主成分の量に対する当該第2のセラミック層に含まれるガラス成分の量の成分量比が大きくなるよう、前記各外層部の最も前記内層部側の第2のセラミック層の成分量比をR1とし、前記各外層部の最も前記表面側の第2のセラミック層の成分量比をR2としたとき、R1<R2となるように積層されており、 In the pair of outer portions respectively, the plurality of second ceramic layer, toward the surface side of each of the outer layer portion from the inner side, the second to the amount of the main component of the second ceramic layer as the component amount ratio of the amount of the glass component contained in the ceramic layer is increased, said component amount ratio of the second ceramic layer of the most the inner side of each outer layer portion and R1, the most the surface of the respective outer layer when the component amount ratio of the second ceramic layer on the side and R2, are stacked such that R1 <R2,
    前記第2のセラミック層の前記成分量比に対する前記第1のセラミック層の前記成分量比の割合が、0.5以上1.0未満であり、 The proportion of the component amount ratio of the first ceramic layer to the component amount ratio of the second ceramic layer is less than 0.5 or more 1.0,
    前記内部回路要素導体の厚みが1.5μm以下であるとともに、 Together with the thickness of said internal circuit element conductor is 1.5μm or less,
    前記第1のセラミック層の厚みが、前記内部回路要素導体の厚みの1.5倍以下であり、 The thickness of the first ceramic layer, not more than 1.5 times the internal circuitry conductor thickness,
    前記内層部は、前記内部回路要素導体と同層に位置すると共に、前記内部回路要素導体が形成されない領域に当該内部回路要素導体の厚みによる段差を吸収するように形成された第3のセラミック層を有し、 The inner layer portion, the while located within circuitry conductors in the same layer, the internal circuit third ceramic layer element conductors are formed so as to absorb the level difference caused by the internal circuitry conductors of thickness not forming region have,
    前記第3のセラミック層が、ガラス成分を含んでおり、 The third ceramic layer includes a glass component,
    前記第3のセラミック層の主成分の量に対する当該第3のセラミック層に含まれるガラス成分の量の成分量比が、前記第1のセラミック層の前記成分量比より大きいことを特徴とする積層型電子部品。 Laminating the component amount ratio of the amount of the glass component contained in the third ceramic layer to the amount of the main component of the third ceramic layer, and being greater than the component amount ratio of the first ceramic layer type electronic components.
  3. 複数の第1のセラミック層と複数の内部回路要素導体とが交互に積層された内層部と、 An inner layer portion in which a plurality of first ceramic layers and a plurality of internal circuitry conductors are alternately stacked,
    ガラス成分を含む複数の第2のセラミック層が、前記内層部を挟むようにそれぞれ積層された一対の外層部と、を備え、 A plurality of second ceramic layer comprising a glass component, and a pair of outer portions which are respectively laminated so as to sandwich the inner layer portion,
    前記一対の外層部それぞれにおいて、前記複数の第2のセラミック層は、前記内層部側から前記各外層部の表面側に向かうに従って、前記第2のセラミック層の主成分の量に対する当該第2のセラミック層に含まれるガラス成分の量の成分量比が大きくなるよう、前記各外層部の最も前記内層部側の第2のセラミック層の成分量比をR1とし、前記各外層部の最も前記表面側の第2のセラミック層の成分量比をR2としたとき、R1<R2となるように積層されており、 In the pair of outer portions respectively, the plurality of second ceramic layer, toward the surface side of each of the outer layer portion from the inner side, the second to the amount of the main component of the second ceramic layer as the component amount ratio of the amount of the glass component contained in the ceramic layer is increased, said component amount ratio of the second ceramic layer of the most the inner side of each outer layer portion and R1, the most the surface of the respective outer layer when the component amount ratio of the second ceramic layer on the side and R2, are stacked such that R1 <R2,
    前記第1のセラミック層が、ガラス成分を含んでおり、 The first ceramic layer includes a glass component,
    前記第2のセラミック層の前記成分量比が、前記第1のセラミック層の主成分の量に対する当該第1のセラミック層に含まれるガラス成分の量の成分量比よりも大きく、 The component amount ratio of the second ceramic layer is greater than the component amount ratio of the amount of the glass component contained in the first ceramic layer to the amount of the main component of the first ceramic layer,
    前記第2のセラミック層の前記成分量比に対する前記第1のセラミック層の前記成分量比の割合が、0.5以上1.0未満であり、 The proportion of the component amount ratio of the first ceramic layer to the component amount ratio of the second ceramic layer is less than 0.5 or more 1.0,
    前記内部回路要素導体の厚みが1.5μm以下であるとともに、 Together with the thickness of said internal circuit element conductor is 1.5μm or less,
    前記第1のセラミック層の厚みが、前記内部回路要素導体の厚みの1.5倍以下であることを特徴とする積層セラミックコンデンサ。 The first thickness of the ceramic layer, a multilayer ceramic capacitor, wherein the at most 1.5 times the internal circuitry conductor thickness.
  4. ガラス成分を含む複数の第1のセラミック層と複数の内部回路要素導体とが交互に積層された内層部と、 An inner layer portion in which a plurality of first ceramic layers comprising a glass component and a plurality of internal circuitry conductors are alternately stacked,
    ガラス成分を含む複数の第2のセラミック層が、前記内層部を挟むようにそれぞれ積層された一対の外層部と、を備え、 A plurality of second ceramic layer comprising a glass component, and a pair of outer portions which are respectively laminated so as to sandwich the inner layer portion,
    前記一対の外層部それぞれにおいて、前記複数の第2のセラミック層は、前記内層部側から前記各外層部の表面側に向かうに従って、前記第2のセラミック層の主成分の量に対する当該第2のセラミック層に含まれるガラス成分の量の成分量比が大きくなるよう、前記各外層部の最も前記内層部側の第2のセラミック層の成分量比をR1とし、前記各外層部の最も前記表面側の第2のセラミック層の成分量比をR2としたとき、R1<R2となるように積層されており、 In the pair of outer portions respectively, the plurality of second ceramic layer, toward the surface side of each of the outer layer portion from the inner side, the second to the amount of the main component of the second ceramic layer as the component amount ratio of the amount of the glass component contained in the ceramic layer is increased, said component amount ratio of the second ceramic layer of the most the inner side of each outer layer portion and R1, the most the surface of the respective outer layer when the component amount ratio of the second ceramic layer on the side and R2, are stacked such that R1 <R2,
    前記第2のセラミック層の前記成分量比に対する前記第1のセラミック層の前記成分量比の割合が、0.5以上1.0未満であり、 The proportion of the component amount ratio of the first ceramic layer to the component amount ratio of the second ceramic layer is less than 0.5 or more 1.0,
    前記内部回路要素導体の厚みが1.5μm以下であるとともに、 Together with the thickness of said internal circuit element conductor is 1.5μm or less,
    前記第1のセラミック層の厚みが、前記内部回路要素導体の厚みの1.5倍以下であり、 The thickness of the first ceramic layer, not more than 1.5 times the internal circuitry conductor thickness,
    前記内層部は、前記内部回路要素導体と同層に位置すると共に、前記内部回路要素導体が形成されない領域に当該内部回路要素導体の厚みによる段差を吸収するように形成された第3のセラミック層を有し、 The inner layer portion, the while located within circuitry conductors in the same layer, the internal circuit third ceramic layer element conductors are formed so as to absorb the level difference caused by the internal circuitry conductors of thickness not forming region have,
    前記第3のセラミック層が、ガラス成分を含んでおり、 The third ceramic layer includes a glass component,
    前記第3のセラミック層の主成分の量に対する当該第3のセラミック層に含まれるガラス成分の量の成分量比が、前記第1のセラミック層の前記成分量比より大きいことを特徴とする積層型セラミックコンデンサ。 Laminating the component amount ratio of the amount of the glass component contained in the third ceramic layer to the amount of the main component of the third ceramic layer, and being greater than the component amount ratio of the first ceramic layer type ceramic capacitor.
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