JP4311089B2 - Electro-optical device, driving method of electro-optical device, and electronic apparatus - Google Patents

Electro-optical device, driving method of electro-optical device, and electronic apparatus Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、時分割駆動に関する。
【0002】
【従来の技術】
例えば、特許文献1および特許文献2には、ドライバICの出力ピン数の削減を図り、出力ピン間のピッチを確保すべく、時分割駆動を用いたアクティブマトリクス型の電気光学装置が開示されている。時分割駆動は、ドライバIC等の上位回路より出力された複数の画素分の時系列的なデータを時分割し、個々のデータを対応するデータ線に振り分ける技術である。
【0003】
【特許文献1】
特開平11−327518号公報
【特許文献2】
特開2001−134245号公報。
【0004】
【発明が解決しようとする課題】
本発明の目的は、時分割駆動を用いた電気光学装置において、回路動作の安定化を図ることである。
【0005】
また、本発明の別の目的は、時分割駆動を用いた電気光学装置において、データの書き込みに関する時間的な制約を解消し、高精細化への対応を容易にすることである。
【0006】
【課題を解決するための手段】
かかる課題を解決するために、第1の発明は、複数の画素分のデータが時系列的に出力される出力線と、出力線に対応して設けられた複数の信号線と、出力線に対応して設けられた複数のデータ線であって、データ線のそれぞれに画素が接続された複数のデータ線と、出力線に出力された時系列的なデータを時分割し、時分割されたデータを複数の信号線に振り分ける時分割回路と、信号線とデータ線との間に設けられ、信号線のデータを入力として、データ線の電位レベルを設定する設定回路と、信号線に接続され、信号線のフローティング状態を規制するために、信号線に所定の電位を供給する電位供給部とを有する電気光学装置を提供する。
【0007】
ここで、第1の発明において、電位供給部は、プルアップ抵抗またはプルダウン抵抗を介して、所定の電位を信号線に供給してもよいし、制御信号に応じて導通するスイッチング素子を介して、所定の電位を信号線に供給してもよい。
【0008】
第1の発明において、設定回路は、インバータであってもよいし、信号線の電位振幅を画素を駆動するのに必要な電位振幅に変換するレベルシフタレベルシフタであってもよい。また、設定回路は、アナログスイッチで構成されたアナログマルチプレクサであってもよいし、信号線のデータをラッチするラッチ回路であってもよい。
【0009】
第1の発明において、複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、設定回路から出力されたデータをラッチする少なくとも一つのラッチ回路をさらに設けてもよい。この場合、少なくとも一つのラッチ回路は、時分割されたデータが振り分けられる順序が最先となるデータ線に少なくとも設けられていることが好ましい。
【0010】
第2の発明は、複数の画素分のデータが時系列的に出力される出力線と、出力線に対応して設けられた複数のデータ線であって、データ線のそれぞれに画素が接続された複数のデータ線と、出力線に出力された時系列的なデータを時分割し、時分割されたデータを複数のデータ線に振り分ける時分割回路と、複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、時分割回路から出力されたデータをラッチする少なくとも一つのラッチ回路とを有する電気光学装置を提供する。
【0011】
ここで、第2の発明において、少なくとも一つのラッチ回路は、時分割回路が時分割されたデータを複数の信号線に出力する順序が最先となるデータ線に少なくとも設けられていることが好ましい。
【0012】
第3の発明は、上述した第1または第2の発明に係る電気光学装置を実装した電子機器を提供する。
【0013】
第4の発明は、複数の画素分のデータを出力線に時系列的に出力する第1のステップと、出力線に出力された時系列的なデータを時分割し、時分割されたデータを出力線に対応して設けられた複数の信号線に振り分ける第2のステップと、信号線と、画素に接続されたデータ線との間に設けられた設定回路によって、信号線のデータを入力として、データ線の電位レベルを設定する第3のステップと、信号線のフローティング状態を規制するために、信号線に所定の電位を供給する第4のステップとを有する電気光学装置の駆動方法を提供する。
【0014】
第5の発明は、複数の画素分のデータを出力線に時系列的に出力する第1のステップと、出力線に出力された時系列的なデータを時分割し、時分割されたデータを出力線に対応して設けられた複数のデータ線に振り分ける第2のステップと、複数のデータ線に出力されたデータの一部を、所定のタイミングでラッチする第3のステップとを有する電気光学装置の駆動方法を提供する。
【0015】
ここで、第5の発明において、第3のステップは、少なくとも、時分割されたデータを振り分けられる順序が最先となるデータ線に出力されたデータをラッチするステップであることが好ましい。
【0016】
【発明の実施の形態】
(第1の実施形態)
図1は、本実施形態にかかる電気光学装置のブロック構成図である。表示部1は、例えば、TFT(薄膜トランジスタ)等のスイッチング素子によって液晶素子を駆動するアクティブマトリクス型の表示パネルである。この表示部1には、mドット×nライン分の画素2がマトリクス状(二次元平面的)に並んでいる。また、表示部1には、それぞれが行方向(X方向)に延在しているn本の走査線Y1〜Ynと、それぞれが列方向(Y方向)に延在しているm本のデータ線X1〜Xmとが設けられており、これらの交差に対応して画素2が配置されている。
【0017】
図2は、液晶を用いた画素2の等価回路図である。1つの画素2は、スイッチング素子であるTFT21、液晶容量22および蓄積容量23によって構成されている。TFT21のソースは1本のデータ線Xに接続され、そのゲートは1本の走査線Yに接続されている。同一列に並んだ画素2に関しては、それぞれのTFT21のソースが同じデータ線Xに接続されている。また、同一行に並んだ画素2に関しては、それぞれのTFT21のゲートが同じ走査線Yに接続されている。TFT21のドレインは、並列に設けられた液晶容量22と蓄積容量23とに共通接続されている。液晶容量22は、画素電極22aと、対向電極22bと、これらの電極22a,22b間に挟持された液晶(液晶層)とによって構成されている。蓄積容量23は、画素電極22aと、図示しない共通容量電極との間に形成されており、電位Vcsが供給される。この蓄積容量23によって、液晶に蓄積される電荷のリークが抑制される。画素電極22a側には、TFT21を介して、データに応じた電位が印加される。データの書込期間において、データ線Xより画素2にデータが供給されると、液晶容量22と蓄積容量23とが充放電される。これにより、画素電極22aと対向電極22bとの間の電位差に応じて、液晶層の透過率が設定され、画素2の階調が設定される。
【0018】
制御回路5は、図示しない上位装置より入力される垂直同期信号Vs、水平同期信号Hs、ドットクロック信号DCLK等の外部信号に基づいて、走査線駆動回路3およびデータ線駆動回路4を同期制御する。この同期制御の下、走査線駆動回路3およびデータ線駆動回路4は、互いに協働して表示部1の表示制御を行う。
【0019】
走査線駆動回路3は、シフトレジスタ、出力回路等を主体に構成されており、走査線Y1〜Ynに走査信号SELを出力することによって、走査線Y1〜Ynの線順次走査を行う。走査信号SELは、高電位レベル(以下「Hレベル」という)または低電位レベル(以下「Lレベル」という)の2値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線YはHレベルに、これ以外のすべての走査線YはLレベルに設定される。これにより、所定の期間(1F)において、最上から最下に向かって、データの書込対象となる画素行が順番に選択される線順次走査が行われる。
【0020】
データ線駆動回路4は、走査線駆動回路3と協働して、データの書込対象となる画素行に供給すべきデータをデータ線X1〜Xmに出力する。図1に示したように、このデータ線駆動回路4は、ドライバIC41と、ドライバIC41の出力ピンPIN1〜PINiの個数に相当するi個の回路ユニット42とで構成されている。ドライバIC41は、画素2がマトリクス状に形成された表示パネルの外部に設けられており、自己が備えるi本の出力ピンPIN1〜PINiには、出力線DO1〜DOiが接続されている。出力線単位で設けられたi個の回路ユニット42は、製造コストの低減等を図るべく、例えば低温ポリシリコンで表示パネルに一体的に形成することが好ましい。
【0021】
ドライバIC41には、シフトレジスタ、ラッチ回路、複数画素分の時系列的なデータを生成するための切替スイッチ群といった主要な回路が内蔵されている。このドライバIC41は、今回データを書き込む画素行に対するデータの出力と、次回にデータを書き込む画素行に関するデータの点順次的なラッチとを同時に行う。まず、1水平走査期間(1H)において、データ線Xの本数mに相当するm個のデータが順次ラッチされる。次の1Hにおいて、ラッチされたm個のデータが一斉に出力される。これらの出力データは、切替スイッチ群において、所定の個数(本実施形態では6つ)毎にグループ化され、6画素分の時系列的なデータとして、対応する出力ピンPIN1〜PINiより出力される。
【0022】
本実施形態では、時間軸変調方式の一種であるサブフィールド駆動を用いて、画素2の駆動が行われる。図3は、サブフィールド駆動の概略的な説明図である。画素2の階調を規定するデータは、一例として、4ビットで構成される16階調データである。画像の最小表示単位である1フレームは、4つのサブフィールドSF1〜SF4に分割されている。表示すべき階調との関係において、サブフィールドSF1〜SF4は、1:2:4:8の重み付けを与える長さに設定されている。ただし、この重み付けは、例えば、0.9:2.1:3.9:8:1の如く、液晶の特性に応じて調整することもある。
【0023】
画素2の表示階調は、画素2をオン状態に設定するサブフィールドSFの組み合わせに応じて決定されるが、この組み合わせは、データの階調値によって一義的に特定される。以下、ある階調表示を行う際に、画素2を駆動するオン電圧Vonを供給するサブフィールドSFを「オン・サブフィールドSFon」という。また、オン電圧Vonとは異なるオフ電圧Voffを供給するサブフィールドSFを「オフ・サブフィールドSFoff」という。例えば、階調値が9の場合、オン・サブフィールドSFonは、重み付け1のSF1および重み付け8のSF4であり、オフ・サブフィールドSFoffは、重み付け2のSF2および重み付け4のSF3となる。この場合、2つのサブフィールドSF1,SF4の重み付けの合計は9となり、この重み付け相当の階調表示が行われる。画素2に作用する実効電圧は、1フレームに占めるオン・サブフィールドSFonの長さに依存しており、これが長くなるほど実効電圧も高くなる。その結果、例えば、ノーマリブラックモードで動作する液晶の場合には、オン・サブフィールドSFonが長くなるにつれて、高輝度(白表示)になっていく。ドライバIC41は、表示すべき階調に応じて、個々のサブフィールドSF1〜SF4において、オン電圧Vonまたはオフ電圧Voffのいずれかを決定し、二値的なデジタルデータとして、出力線DO1〜DOiより外部に出力する。
【0024】
なお、図3に示した、サブフィールドSFの分割数、重み付けの設定、または、階調値に応じた組み合わせ方は一例にすぎず、また、すべてのサブフィールドSFの重み付けを同一に設定してもよい(等間隔サブフィールド駆動)。
【0025】
また、本実施形態では、ドライバIC41の出力ピン数を削減して、隣接ピン間のピッチを確保すべく、時分割駆動法が用いられる。図1に示したように、上位の出力線DO1〜DOiおよび下位のデータ線X1〜Xmは、一対多の接続関係になっている。すなわち、データ線X1〜Xmが6本毎にグループ化され、それぞれのグループが1本の出力線DOに対応付けられている。回路ユニット42は、前段のドライバIC41より出力された時系列的なデータを時分割し、これによって得られた個々のデータを、同一グループ内の6本のデータ線Xのそれぞれに対して振り分けていく。出力線単位で設けられたi個の回路ユニット42は、同様の構成を有しており、また、すべてが同時並行的に動作するので、以下の説明では、出力線DO1の回路系のみに着目し説明する。
【0026】
図4は、本実施形態にかかるデータ線駆動回路4の要部回路図であり、ドライバIC41の後段に位置する単一の回路ユニット42の構成を示している(図1参照)。この回路ユニット42は、時分割回路43、電位供給部44およびインバータ45で構成されている。
【0027】
時分割回路43は、出力線DO1に供給された6画素分の時系列的なデータを時分割して、6本の信号線SL1〜SL6のそれぞれに振り分ける。この時分割回路43は、1つのグループを構成する信号線SL1〜SL6に対応して、6個の選択スイッチを有しており、それぞれの選択スイッチは、制御回路5からの選択信号SS1〜SS6のいずれかによって導通制御される。これらの選択信号SS1〜SS6は、同一のグループ内における選択スイッチのオン期間を規定しており、ドライバIC41からの時系列的な信号出力と同期している。
【0028】
インバータ45は、信号線SLとデータ線Xとの間において信号線単位で設けられており、信号線SLに供給されたデータに応じて、データ線Xの電位レベルを設定する設定回路として機能する。このようなインバータ45を設けた理由は、データ線Xへの電流供給能力を確保することにより、データ線Xの充放電を高速化し、データの書き込みに要する時間を短縮するためである。これにより、時分割駆動方式であっても、短時間でのデータ書き込みが可能となるので、高精細化への対応が容易になる。
【0029】
図5は、時分割駆動のタイミングチャートである。まず、最上の走査線Y1の走査信号SELがHレベルになる選択期間(1H)におけるデータ書込対象は、画素P(1,1)〜P(6,1)、すなわち、最上の走査線Y1とデータ線X1〜X6との各交差に対応する6つの画素となる。ドライバIC41からは、P(1,1)〜P(6,1)に関する6ドット分のデータが時系列的に出力線DO1に出力されるる。この出力と同期して、選択信号SS1〜SS6が排他的に順次Hレベルになり、時分割回路43を構成する6つの選択スイッチは、互いにオフセットしたオン時間で択一的にオンしていく(オンする順序はSS1,SS2,・・・,SS6の順)これにより、時系列的なデータは、6つに時分割され、1ドット分のデータとなって対応する信号線SL1〜SL6に順次振り分けられていく。そして、振り分けられた個々のデータは、信号線単位で設けられたインバータ45でのレベル反転を経て、対応するデータ線Xに供給される。インバータ45の電流供給能力によって、データ線Xの充放電が迅速に行われ、その電位はデータに応じた電位レベルに設定される。
【0030】
2番目の走査線Y2の走査信号SELがHレベルになる選択期間(1H)におけるデータ書込対象は、画素P(1,2)〜P(6,2)、すなわち、2番目の走査線Y2とデータ線X1〜X6との各交差に対応する6つの画素となる。ドライバIC41は、出力線DO1に対して、P(1,2)〜P(6,2)に関する6ドット分のデータを時系列的に出力する。出力された時系列的なデータは、6つに時分割された上で、信号線SL1〜SL6のそれぞれに振り分けられる。そして、振り分けられたデータは、インバータ45でのレベル反転を経て、対応するデータ線Xに供給される。これにより、時分割されたデータに応じた電位レベルにデータ線Xが充放電される。これ以降についても同様であり、最下の走査線Ynが選択されるまで、それぞれの画素行における6ドット分のデータ書き込みが線順次的に行われていく。このような線順次的なデータの書き込みは、1フレームを4つのサブフィールドSF1〜SF4に分割した場合、1フレーム中に4回行われることになる。
【0031】
ここで、インバータ45によって信号線SLとデータ線Xとを電気的に分離したことにともない、それぞれの信号線SLには、電位供給部44が接続されている。本実施形態において、電位供給部44は、プルアップ抵抗Rと容量Cとで構成されている。所定の電源電位Vddと信号線SLとの間に設けられたプルアップ抵抗Rは、信号線SLのフローティング状態を規制するために設けられており、このプルアップ抵抗Rを介して、信号線SLに電源電位Vddが供給される。また、所定の基準電位Vssと信号線SLとの間に設けられた容量Cは、信号線SLの電位を安定化するためのものであり、積極的に形成した容量素子であってもよいが、信号線SL自体が有する配線容量であってもよい。このようなプルアップ抵抗Rを設ける理由は、インバータ45の入力レベルのふらつきを抑制して、インバータ45に貫通電流が流れるのを防止するためである。プルアップ抵抗Rを設けない場合、時分割回路43中の選択スイッチがオフのとき、この選択スイッチに対応する信号線SLは、電位が供給されないフローティング状態になる。フローティング状態の信号線SLにノイズが乗ると、インバータ45に過大な貫通電流が流れることがあり、誤動作や消費電力の増大を招く。このような現象を防止すべく、プルアップ抵抗Rを設けて、信号線SLの電位のふらつきを抑制し、インバータ45における貫通電流の発生を防止する。
【0032】
本実施形態によれば、信号線SLのフローティング状態を規制するために、電位供給部44を構成するプルアップ抵抗Rを介して信号線SLに電源電位Vddを供給する。これにより、ノイズの影響等を受けることなく、インバータ45の動作の安定化を図ることができる。
【0033】
なお、本実施形態では、電位供給部44をプルアップ抵抗Rを主体に構成しているが、プルアップ抵抗Rに代えて、一端が接地電位Vssに接続されたプルダウン抵抗を用いても同様の効果を得ることができる。
【0034】
また、本実施形態によれば、信号線SLとデータ線Xとの間に、電流供給能力が大きなインバータ45を介在させることにより、データ線Xの充放電を迅速に行うことができる。したがって、時分割回路43のスイッチング動作に時間的な制約を伴う時分割駆動であっても(この制約はサブフィールド駆動と併用した場合に顕著になる)、データの書き込みを十分に行うことが可能になるので、高精細化への対応が容易になる。なお、信号線SLとデータ線Xとの間に設けるインバータ45の個数は複数であってもよく、特に、信号の論理レベルの反転が生じないようにするためには、偶数個に設定すればよい。
【0035】
(第2の実施形態)
図6は、第2の実施形態にかかるデータ線駆動回路4の要部回路図であり、ドライバIC41の後段に位置する単一の回路ユニット42の構成を示している(後述する図8〜11についても同様)。本実施形態は、上述したプルアップ抵抗Rの代わりに、リセット回路で電位供給部44を構成する。具体的には、所定のリセット電位Vrstと信号線SLとの間に、スイッチングトランジスタSWを信号線単位で設け、これら6つのスイッチングトランジスタSWを制御信号RSTで導通制御する。それ以外の点については第1の実施形態と同様であるから、図4に示した符号と同一の符号を付して、ここでの説明を省略する。
【0036】
図7は、本実施形態にかかる時分割駆動のタイミングチャートである。制御信号RSTは、最後の選択信号SS6がLレベルに立ち下がってから、次の選択期間で最初の選択信号SS1がHレベルに立ち上がるまでの期間において、Hレベルに設定される。したがって、時分割回路43中のすべての選択スイッチがオフするオフ期間において、制御信号RSTによってスイッチングトランジスタSWが一斉にオンし、すべての信号線SL1〜SL6に対してリセット電位Vrstが供給される。これにより、時分割回路43のオフ期間に、信号線SL1〜SL6がフローティング状態になるのを規制できるので、第1の実施形態と同様に、後段のインバータ45の動作を安定化させることができる。
【0037】
本実施形態では、画素2の駆動動作中にリセット電位Vrstを供給する例について説明したが、電気光学装置に電源を投入した直後から駆動動作に入る前までの初期状態において、このようなリセット電位Vrstの供給を行ってもよい。
【0038】
なお、以下に述べる各実施形態では、信号線SLのフローティング状態を規制する電位供給部44として、第1の実施形態にかかるプルアップ抵抗(プルダウン抵抗)または、第2の実施形態にかかるリセット回路のどちらを適用してもよい。
【0039】
(第3の実施形態)
図8は、第3の実施形態にかかるデータ線駆動回路4の要部回路図である。本実施形態では、データ線Xの電位レベルを設定する設定回路として、インバータ45の代わりに、データの電位を論理レベルから画素2を駆動するのに必要な駆動レベルに変換するレベルシフタ46を用いる。このレベルシフタ46の前段の信号線SL上には電位供給部44が設けられている。
【0040】
レベルシフタ46は、その前後の回路系が互いに異なる電源系で駆動できるように電源系を分離し、論理レベルの電位振幅|Vdd−Vss|を画素2の駆動レベルの電位振幅|Vdd2−Vss|へと変換する。レベルシフタ46よりも前段の回路系は、論理レベル、すなわち、第1の電源電位Vdd(例えば、1.8V)で駆動する。また、レベルシフタ46よりも後段の回路系は、画素2を駆動するのに必要な駆動レベル、本実施形態では、第1の電源電位Vddよりも高い第2の電源電位Vdd2(例えば、3.0V)で駆動する。レベルシフタ46の直前に設けられたインバータ47は、出力ピンPIN1より出力されたデータの電位レベルを反転させる。そして、レベルシフタ46のI端子(入力端子)には、出力ピンPIN1からの信号がそのまま供給され、/I端子(反転入力端子)には、インバータ47によってレベル反転された信号が供給される。
【0041】
レベルシフタ46は、一例として、6つのトランジスタで構成されており、第2の電源電位Vdd2と基準電位Vssとの間には、2つのトランジスタ列が並列に設けられている。一方のトランジスタ列は、2つのpチャネルトランジスタTp1,Tp2とnチャネルトランジスタTn1とで構成されており、他方のトランジスタ列は、2つのpチャネルトランジスタTp3,Tp4とnチャネルトランジスタTn2とで構成されている。トランジスタTp1,Tp3のソースには、第2の電源電位Vdd2が印加されているとともに、トランジスタTn1,Tn2のソースには基準電位Vssが印加されている。トランジスタTp2のソースはトランジスタTp1のドレインに接続されているとともに、トランジスタTp2のドレインはトランジスタTn1のドレインに接続されている。トランジスタTp4のソースはトランジスタTp3のドレインに接続されているとともに、トランジスタTp4のドレインはトランジスタTn2のドレインに接続されている。2つのトランジスタTp2,Tn1のゲートは、I端子に共通接続されているとともに、両者を接続する接続ノードaは、トランジスタTp3のゲートに接続されている。同様に、2つのトランジスタTp4,Tn2のゲートは、/I端子に共通接続されているとともに、両者を接続する接続ノードbは、トランジスタTp1のゲートとO端子(出力端子)とに共通接続されている。また、トランジスタTp3のゲートは、接続ノードaに接続されている。
【0042】
このレベルシフタ46は、下表に示すように、I端子より入力した論理レベルの信号を画素2の駆動レベルの信号へと変換し、これをO端子を介して、後段のデータ線Xに出力する。
[表1]
(レベルシフタ46の動作表)
I端子(SL1) Hレベル(Vdd) Lレベル(Vss)
Tp1 オフ状態 オン状態
Tp2 オフ状態 オン状態
Tp3 オン状態 オフ状態
Tp4 オン状態 オフ状態
Tn1 オン状態 オフ状態
Tn2 オフ状態 オン状態
O端子(X1) Hレベル(Vdd2) Lレベル(Vss)
本実施形態によれば、レベルシフタ46の前段の信号線SLに電位供給部44を設けることにより、信号線SLのフローティング状態を規制する。これにより、信号線SLの電位を入力としたレベルシフタ46の動作を安定化させることができる。
【0043】
(第4の実施形態)
図9は、第4の実施形態にかかるデータ線駆動回路4の要部回路図である。本実施形態では、データ線Xの電位レベルを設定する設定回路として、アナログスイッチで構成されたアナログマルチプレクサ48を用いる。このアナログマルチプレクサ48の前段の信号線SL上には電位供給部44が設けられている。
【0044】
アナログマルチプレクサ48は、2つの固定電位Va,Vbの間に2つのアナログスイッチTM1,TM2を直列接続した構成を有する。これらの電位Va,Vbのレベルは、画素2を駆動するのに必要な駆動レベルに設定されている。アナログスイッチTM1のpチャネルトランジスタのゲートおよびアナログスイッチTM2のnチャネルトランジスタのゲートには、出力線DO1の信号が供給される。また、アナログスイッチTM1のnチャネルトランジスタのゲートおよびアナログスイッチTM2のpチャネルトランジスタのゲートには、インバータ48aを介して、出力線DO1の反転信号が供給される。そして、2つのアナログスイッチTM1,TM2の接続ノードにおける電位レベル(VaまたはVb)が、アナログマルチプレクサ48の出力信号として、データ線Xに出力される。
【0045】
アナログマルチプレクサ48は、下表に示すように、入力端子(DO1)より入力した論理レベルの信号を画素2の駆動レベルの信号へと変換し、これを出力端子(TM1,TM2の接続ノード)より、データ線Xに出力する。
[表2]
(アナログマルチプレクサ48の動作表)
入力端子(SL1) Hレベル(Vdd) Lレベル(Vss)
TM1のpチャネルトランジスタ オフ状態 オン状態
TM1のnチャネルトランジスタ オフ状態 オン状態
TM2のpチャネルトランジスタ オン状態 オフ状態
TM2のnチャネルトランジスタ オン状態 オフ状態
出力端子(X1) Hレベル(Va) Lレベル(Vb)
本実施形態によれば、アナログマルチプレクサ48の前段の信号線SLに電位供給部44を設け、信号線SLのフローティング状態を規制する。これにより、信号線SLの電位を入力としたレベルシフタ46の動作を安定化させることができる。
【0046】
なお、設定回路としてアナログマルチプレクサ48を用いる場合には、サブフィールド駆動(デジタル駆動)のみならず、電圧階調法(アナログ駆動)にも適用可能である。
【0047】
(第5の実施形態)
図10は、第5の実施形態にかかるデータ線駆動回路4の要部回路図である。本実施形態では、データ線Xの電位レベルを設定する設定回路として、ラッチ回路49を用いる。このラッチ回路49は、一方の出力を他方の入力とした2つのインバータで構成され、信号線SLのデータをラッチし、その電位レベルをデータ線Xに出力する。ラッチ回路49の前段の信号線SL上には電位供給部44が設けられている。
【0048】
上述した各実施形態と同様に、本実施形態においても、信号線SLのフローティング状態を規制することにより、信号線SLの電位を入力としたラッチ回路49の動作を安定化させることができる。
【0049】
なお、上述した第1から第5の実施形態では、設定回路として、インバータ45、レベルシフタ46、アナログマルチプレクサ48、ラッチ回路49を例に説明した。しかしながら、本発明はこれに限定されるものではなく、例えば、アンプ等を含めて、信号線SLのデータを入力として、データ線Xの電位レベルを設定する設定回路に対して広く適用可能である。
【0050】
(第6の実施形態)
図11は、第6の実施形態にかかるデータ線駆動回路4の要部回路図であり、ドライバIC41の後段に位置する単一の回路ユニット42の構成を示している。本実施形態は、上述したラッチ回路49(以下、第1のラッチ回路49という)の後段に、ラッチ信号LATおよび反転ラッチ信号/LATによってデータをラッチするタイミングが制御される第2のラッチ回路50a,50bを追加した2段ラッチ構成になっている。
【0051】
第2のラッチ回路50a,50bは、すべてのデータ線X1〜X6に対応して設けられているのではなく、その一部、具体的には、時分割回路43によって時分割されたデータが振り分けられる順序が最先となるデータ線X1と、次に振り分けられるデータ線X2のみに設けられている。データ線X1,X2の回路系に関して、第1のラッチ回路49の出力は、ラッチ信号LATおよび反転ラッチ信号/LATによって導通制御されるアナログスイッチ51を介して、第2のラッチ回路50a,50bに入力される。これらのラッチ回路50a,50bは、ラッチ信号LATがHレベル(反転ラッチ信号/LATがLレベル)の場合に、ラッチすべきデータを書き換え、ラッチ信号LATがLレベル(反転ラッチ信号/LATがHレベル)の場合に、データを保持する。そして、ラッチ回路50aの出力はデータ線X1に、ラッチ回路50bの出力はデータ線X2にそれぞれ供給される。
【0052】
第2のラッチ回路50a,50bは、ラッチ信号LATに応じたタイミングで、第1のラッチ回路49から出力されたデータをラッチする。図12は、本実施形態にかかる時分割駆動のタイミングチャートである。選択信号SS1,SS2,・・・,SS6は、この順序で順次Hレベルに設定されるので、出力線DO1における6画素分の時系列的なデータは、信号線SL1,SL2,・・・,SL6の順で振り分けられていく。ここで、第2のラッチ回路50a,50bが設けられていないデータ線X3〜X6には、信号線SL3〜SL6に振り分けられたデータが第1のラッチ回路49を介してそのまま供給される。これに対して、第2のラッチ回路50a,50bが設けられたデータ線X1,X2には、信号線SL1,SL2にデータが割り振られた時点では、第2のラッチ回路50に保持された前回のデータが未だ供給され続ける。そして、ラッチ信号LATがHレベルに立ち上がった時点で、第2のラッチ回路50a,50bが今回のデータを取り込み、これによって、今回のデータがデータ線X1,X2に供給される。
【0053】
本実施形態によれば、データの書き込みに時間的な制約を伴う時分割駆動においても、十分な書込期間を確保することが可能になる。この点を、図5に示したタイミングチャート(第2のラッチ回路50a,50bを設けない場合)との対比において説明する。図5のケースにおいて、最上の走査線Y1に対応する画素行P(1,1)〜P(6,1)に対するデータの書込期間は、走査線Y1がHレベルになっている期間である。しかしながら、時分割回路43中の選択スイッチのオン時間がオフセットしているため、データの書込期間はデータ線X1〜X6毎に相違し、割り振られる順番が遅くなるほど書込期間も短くなる。そして、この時間的な制約が最も厳しいデータ線X6に関しては、図5に示したΔtの期間内に、データ線X6の充放電を行って、画素P(6,1)へのデータの書き込みを完了する必要がある。この期間Δt内で、画素P(6,1)へのデータ書き込みを十分に行えない場合には、走査線Y1の選択終了タイミングteを遅らせる必要がある。しかしながら、このタイミングteを遅らせると、次の画素行P(1,2)〜P(6,2)に関する時系列データの転送開始タイミングも遅らせる必要が生じるため、駆動動作の高速化を阻害する。このようなデータの書き込み不足の問題は、表示の高精細化が進むにつれて、期間Δtも短くなる傾向があるので顕在化する。
【0054】
これに対して、図12のケースでは、まず、選択信号SS1がHレベルに立ち上がるタイミングt1では、画素P(1,2)のデータが信号線SL1に振り分けられる。しかしながら、このタイミングt1では、ラッチ信号LATがLレベルのままなので、データ線X1に対応した第2のラッチ回路50aは、現在保持している画素P(1,1)のデータをデータ線X1に出力し続ける。それとともに、最上の走査線Y1が未だ選択されているので、画素行P(1,1)〜P(6,1)に対するデータの書き込みが継続される。つぎに、選択信号SS2がHレベルに立ち上がるタイミングt2では、画素P(2,2)のデータが信号線SL2に振り分けられる。しかしながら、このタイミングt2においても、ラッチ信号LATがLレベルのままなので、データ線X2に対応した第2のラッチ回路50bは、現在保持している画素P(2,1)のデータをデータ線X2に出力し続ける。それとともに、このタイミングt2でも、最上の走査線Y1が未だ選択されているので、画素行P(1,1)〜P(6,1)に対するデータの書き込みが継続される。タイミングt3になると、ラッチ信号LATがLレベルからHレベルに立ち上がる。そして、最上の走査線Y1の選択が終了して、次の走査線Y2の選択が開始される。タイミングt3において、信号線SL1,SL2上のデータが第2のラッチ回路50a,50bにラッチされ、データ線X1,X2に出力される。
【0055】
以上の説明から分かるように、本実施形態では、ラッチ回路50a,50bを設けることにより、走査線Y1の選択終了タイミングte’を次の画素行P(1,2)〜P(6,2)の転送開始タイミングt1以降に設定することが可能になる。したがって、上述した期間Δtを長く設定することが可能となり、データの書き込みに関する時間的な制約を有効に解消することができる。その結果、時間的な制約を伴う時分割駆動であっても、高精細化への対応が容易になる。
【0056】
なお、本実施形態では、第2のラッチ回路を2つ用いているが、その個数はこれに限定されるものではなく、少なくとも、データの振り分け順序が最先となるデータ線X1に1つ設けられていれば足りる。また、この順序に従い、第2のラッチ回路の個数を増やしていけば、上記期間Δtをより長く設定することが可能となる。
【0057】
また、本実施形態では、第2のラッチ回路の前段にラッチ回路49を設けた構成について説明した。しかしながら、本発明はこれに限定されるものではなく、前段の回路は、上述したインバータ45やレベルシフタ46等であってもよいし、前段の回路を省略してもよい。
【0058】
また、上述した各実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、有機EL素子、デジタルマイクロミラーデバイス(DMD)、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子に対しても適用可能である。
【0059】
さらに、上述した各実施形態に係る電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【0060】
【発明の効果】
本発明によれば、時分割駆動において、信号線に所定の電位を供給して、信号線のフローティング状態を規制することにより、信号線のデータを入力とした設定回路の動作を安定させることができる。また、時分割されたデータの一部を所定のタイミングでラッチすることにより、データの書き込みに関する時間的な制約を解消でき、高精細化への対応が容易になる。
【図面の簡単な説明】
【図1】 電気光学装置のブロック構成図。
【図2】 液晶を用いた画素の等価回路図。
【図3】 サブフィールド駆動の概略的な説明図。
【図4】 第1の実施形態にかかるデータ線駆動回路の要部回路図。
【図5】 第1の実施形態にかかる時分割駆動のタイミングチャート。
【図6】 第2の実施形態にかかるデータ線駆動回路の要部回路図。
【図7】 第2の実施形態にかかる時分割駆動のタイミングチャート。
【図8】 第3の実施形態にかかるデータ線駆動回路の要部回路図。
【図9】 第4の実施形態にかかる時分割駆動のタイミングチャート。
【図10】 第5の実施形態にかかるデータ線駆動回路の要部回路図。
【図11】 第6の実施形態にかかるデータ線駆動回路の要部回路図。
【図12】 第6の実施形態にかかる時分割駆動のタイミングチャート。
【符号の説明】
1 表示部
2 画素
3 走査線駆動回路
4 データ線駆動回路
5 制御回路
41 ドライバIC
42 回路ユニット
43 時分割回路
44 電位供給部
45 インバータ
46 レベルシフタ
47 インバータ
48 アナログマルチプレクサ
49 ラッチ回路
50a,50b 第2のラッチ回路
51 アナログスイッチ
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electro-optical device, a driving method of the electro-optical device, and an electronic apparatus, and more particularly to time-division driving.
[0002]
[Prior art]
For example, Patent Literature 1 and Patent Literature 2 disclose an active matrix electro-optical device using time-division driving in order to reduce the number of output pins of a driver IC and to secure a pitch between output pins. Yes. Time-division driving is a technology that time-sequentially outputs time-series data for a plurality of pixels output from a higher-level circuit such as a driver IC and distributes the individual data to corresponding data lines.
[0003]
[Patent Document 1]
JP-A-11-327518
[Patent Document 2]
JP 2001-134245 A.
[0004]
[Problems to be solved by the invention]
An object of the present invention is to stabilize circuit operation in an electro-optical device using time-division driving.
[0005]
Another object of the present invention is to eliminate the time restriction on data writing in an electro-optical device using time-division driving, and to easily cope with high definition.
[0006]
[Means for Solving the Problems]
In order to solve such a problem, the first invention provides an output line for outputting data for a plurality of pixels in time series, a plurality of signal lines provided corresponding to the output lines, and an output line. A plurality of corresponding data lines, each of which is divided into a plurality of data lines each having a pixel connected thereto, and time-series data output to the output line are time-divided and time-divided A time-division circuit that distributes data to a plurality of signal lines, a setting circuit that is provided between the signal lines and the data lines, inputs the signal line data, and sets the potential level of the data lines, and is connected to the signal lines An electro-optical device is provided that includes a potential supply unit that supplies a predetermined potential to the signal line in order to regulate the floating state of the signal line.
[0007]
Here, in the first invention, the potential supply unit may supply a predetermined potential to the signal line via a pull-up resistor or a pull-down resistor, or via a switching element that conducts according to a control signal. A predetermined potential may be supplied to the signal line.
[0008]
In the first invention, the setting circuit may be an inverter or a level shifter level shifter that converts the potential amplitude of the signal line into a potential amplitude necessary for driving the pixel. In addition, the setting circuit may be an analog multiplexer configured with an analog switch, or may be a latch circuit that latches signal line data.
[0009]
In the first invention, at least one latch circuit that is provided on a part of the plurality of data lines and latches the data output from the setting circuit at a timing according to the control signal may be further provided. In this case, it is preferable that at least one latch circuit is provided at least on the data line in which the order in which time-divided data is distributed is first.
[0010]
The second invention is an output line for outputting data for a plurality of pixels in time series, and a plurality of data lines provided corresponding to the output lines, each of which is connected to a pixel. A time division circuit that time-divides a plurality of data lines and time-series data output to the output line, and distributes the time-divided data to the plurality of data lines, and is provided in a part of the plurality of data lines. And at least one latch circuit for latching data output from the time division circuit at a timing according to the control signal.
[0011]
Here, in the second invention, it is preferable that at least one latch circuit is provided at least in the data line in which the order in which the time division circuit outputs the time-division data to the plurality of signal lines is the earliest. .
[0012]
A third invention provides an electronic apparatus in which the electro-optical device according to the first or second invention described above is mounted.
[0013]
According to a fourth aspect of the present invention, there is provided a first step of outputting data for a plurality of pixels to an output line in a time series, time division of time series data output to the output line, and time division of the data obtained by time division With the second step of allocating to a plurality of signal lines provided corresponding to the output line, and a setting circuit provided between the signal line and the data line connected to the pixel, the signal line data is input. An electro-optical device driving method comprising: a third step of setting the potential level of the data line; and a fourth step of supplying a predetermined potential to the signal line in order to regulate the floating state of the signal line. To do.
[0014]
According to a fifth aspect of the present invention, there is provided a first step of outputting data for a plurality of pixels to an output line in time series, time-sequentially outputting time series data output to the output line, and An electro-optic having a second step of allocating to a plurality of data lines provided corresponding to the output line, and a third step of latching a part of the data output to the plurality of data lines at a predetermined timing A method for driving an apparatus is provided.
[0015]
Here, in the fifth invention, it is preferable that the third step is a step of latching at least the data output to the data line in which the order in which the time-divided data is distributed is first.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a block diagram of the electro-optical device according to the present embodiment. The display unit 1 is an active matrix display panel in which a liquid crystal element is driven by a switching element such as a TFT (thin film transistor). In the display unit 1, pixels 2 for m dots × n lines are arranged in a matrix (in a two-dimensional plane). Further, the display unit 1 includes n scanning lines Y1 to Yn each extending in the row direction (X direction) and m data each extending in the column direction (Y direction). Lines X1 to Xm are provided, and the pixels 2 are arranged corresponding to these intersections.
[0017]
FIG. 2 is an equivalent circuit diagram of the pixel 2 using liquid crystal. One pixel 2 includes a TFT 21 that is a switching element, a liquid crystal capacitor 22, and a storage capacitor 23. The source of the TFT 21 is connected to one data line X, and its gate is connected to one scanning line Y. Regarding the pixels 2 arranged in the same column, the sources of the respective TFTs 21 are connected to the same data line X. For the pixels 2 arranged in the same row, the gates of the respective TFTs 21 are connected to the same scanning line Y. The drain of the TFT 21 is commonly connected to a liquid crystal capacitor 22 and a storage capacitor 23 provided in parallel. The liquid crystal capacitor 22 includes a pixel electrode 22a, a counter electrode 22b, and a liquid crystal (liquid crystal layer) sandwiched between the electrodes 22a and 22b. The storage capacitor 23 is formed between the pixel electrode 22a and a common capacitor electrode (not shown), and is supplied with the potential Vcs. The storage capacitor 23 suppresses leakage of charges accumulated in the liquid crystal. A potential corresponding to data is applied to the pixel electrode 22 a side via the TFT 21. When data is supplied from the data line X to the pixel 2 in the data writing period, the liquid crystal capacitor 22 and the storage capacitor 23 are charged and discharged. Thereby, the transmittance of the liquid crystal layer is set according to the potential difference between the pixel electrode 22a and the counter electrode 22b, and the gradation of the pixel 2 is set.
[0018]
The control circuit 5 synchronously controls the scanning line driving circuit 3 and the data line driving circuit 4 based on external signals such as a vertical synchronizing signal Vs, a horizontal synchronizing signal Hs, and a dot clock signal DCLK input from a host device (not shown). . Under this synchronization control, the scanning line driving circuit 3 and the data line driving circuit 4 perform display control of the display unit 1 in cooperation with each other.
[0019]
The scanning line driving circuit 3 is mainly composed of a shift register, an output circuit, etc., and performs scanning of the scanning lines Y1 to Yn by outputting a scanning signal SEL to the scanning lines Y1 to Yn. The scanning signal SEL takes a binary signal level of a high potential level (hereinafter referred to as “H level”) or a low potential level (hereinafter referred to as “L level”), and corresponds to a pixel row to which data is to be written. The scanning line Y is set to the H level, and all other scanning lines Y are set to the L level. Thereby, in a predetermined period (1F), line-sequential scanning is performed in which pixel rows to which data is to be written are sequentially selected from the top to the bottom.
[0020]
The data line driving circuit 4 cooperates with the scanning line driving circuit 3 to output data to be supplied to the pixel row to which data is to be written to the data lines X1 to Xm. As shown in FIG. 1, the data line driving circuit 4 is composed of a driver IC 41 and i circuit units 42 corresponding to the number of output pins PIN1 to PINi of the driver IC 41. The driver IC 41 is provided outside the display panel in which the pixels 2 are formed in a matrix, and output lines DO1 to DOi are connected to i output pins PIN1 to PINi provided therein. The i circuit units 42 provided in units of output lines are preferably formed integrally with the display panel, for example, with low-temperature polysilicon in order to reduce manufacturing costs.
[0021]
The driver IC 41 incorporates main circuits such as a shift register, a latch circuit, and a selector switch group for generating time-series data for a plurality of pixels. The driver IC 41 simultaneously outputs data for a pixel row to which data is written this time and performs dot sequential latching of data relating to a pixel row to which data is to be written next time. First, in one horizontal scanning period (1H), m pieces of data corresponding to the number m of data lines X are sequentially latched. In the next 1H, the latched m pieces of data are output simultaneously. These output data are grouped by a predetermined number (six in this embodiment) in the changeover switch group, and are output from corresponding output pins PIN1 to PINi as time-series data for six pixels. .
[0022]
In the present embodiment, the pixel 2 is driven using subfield driving, which is a type of time axis modulation method. FIG. 3 is a schematic explanatory diagram of subfield driving. As an example, the data defining the gradation of the pixel 2 is 16 gradation data composed of 4 bits. One frame, which is the minimum display unit of an image, is divided into four subfields SF1 to SF4. In relation to the gradation to be displayed, the subfields SF1 to SF4 are set to a length that gives a weight of 1: 2: 4: 8. However, this weighting may be adjusted according to the characteristics of the liquid crystal, for example, 0.9: 2.1: 3.9: 8: 1.
[0023]
The display gradation of the pixel 2 is determined according to the combination of the subfields SF that sets the pixel 2 to the ON state, and this combination is uniquely specified by the gradation value of the data. Hereinafter, the sub-field SF that supplies the on-voltage Von for driving the pixel 2 when performing a certain gradation display is referred to as “on / sub-field SFon”. Further, a subfield SF that supplies an off voltage Voff different from the on voltage Von is referred to as “off subfield SFoff”. For example, when the gradation value is 9, the on subfield SFon is SF1 with weight 1 and SF4 with weight 8, and the off subfield SFoff is SF2 with weight 2 and SF3 with weight 4. In this case, the total weight of the two subfields SF1 and SF4 is 9, and gradation display corresponding to this weighting is performed. The effective voltage acting on the pixel 2 depends on the length of the on-subfield SFon occupying one frame, and the effective voltage increases as this length increases. As a result, for example, in the case of a liquid crystal operating in a normally black mode, the luminance becomes higher (white display) as the on / subfield SFon becomes longer. The driver IC 41 determines either the on voltage Von or the off voltage Voff in each of the subfields SF1 to SF4 according to the gradation to be displayed, and outputs binary digital data from the output lines DO1 to DOi. Output to the outside.
[0024]
Note that the number of subfields SF, the setting of weights, or the combination method according to the gradation value shown in FIG. 3 is merely an example, and the weights of all subfields SF are set to be the same. (Equally spaced subfield drive).
[0025]
In this embodiment, the time-division driving method is used in order to reduce the number of output pins of the driver IC 41 and ensure the pitch between adjacent pins. As shown in FIG. 1, the upper output lines DO1 to DOi and the lower data lines X1 to Xm are in a one-to-many connection relationship. That is, the data lines X1 to Xm are grouped every six lines, and each group is associated with one output line DO. The circuit unit 42 time-divides the time-series data output from the driver IC 41 in the previous stage, and distributes the individual data obtained thereby to each of the six data lines X in the same group. Go. The i circuit units 42 provided in units of output lines have the same configuration, and all operate in parallel. Therefore, in the following description, attention is paid only to the circuit system of the output line DO1. I will explain.
[0026]
FIG. 4 is a principal circuit diagram of the data line driving circuit 4 according to the present embodiment, and shows the configuration of a single circuit unit 42 located at the subsequent stage of the driver IC 41 (see FIG. 1). The circuit unit 42 includes a time division circuit 43, a potential supply unit 44, and an inverter 45.
[0027]
The time division circuit 43 time-divides the time-series data for six pixels supplied to the output line DO1 and distributes the data to each of the six signal lines SL1 to SL6. The time division circuit 43 has six selection switches corresponding to the signal lines SL1 to SL6 constituting one group, and each selection switch has selection signals SS1 to SS6 from the control circuit 5. The conduction is controlled by any of the above. These selection signals SS1 to SS6 define the ON period of the selection switch in the same group and are synchronized with the time-series signal output from the driver IC 41.
[0028]
The inverter 45 is provided for each signal line between the signal line SL and the data line X, and functions as a setting circuit that sets the potential level of the data line X in accordance with the data supplied to the signal line SL. . The reason for providing such an inverter 45 is to secure the current supply capability to the data line X, thereby speeding up charging / discharging of the data line X and shortening the time required for data writing. As a result, even in the time-division driving method, data can be written in a short time, and it is easy to cope with high definition.
[0029]
FIG. 5 is a timing chart of time division driving. First, the data write target in the selection period (1H) when the scanning signal SEL of the uppermost scanning line Y1 is H level is the pixels P (1,1) to P (6,1), that is, the uppermost scanning line Y1. And six pixels corresponding to each intersection of the data lines X1 to X6. From the driver IC 41, data for 6 dots relating to P (1,1) to P (6,1) is output to the output line DO1 in time series. In synchronization with this output, the selection signals SS1 to SS6 are sequentially sequentially set to the H level, and the six selection switches constituting the time division circuit 43 are alternately turned on with an on time offset from each other ( (The turn-on order is SS1, SS2,..., SS6) As a result, the time-series data is time-divided into six, and becomes one-dot data sequentially to the corresponding signal lines SL1 to SL6. It will be distributed. The distributed data is supplied to the corresponding data line X through level inversion in an inverter 45 provided for each signal line. The data line X is quickly charged / discharged by the current supply capability of the inverter 45, and the potential is set to a potential level corresponding to the data.
[0030]
Data write targets in the selection period (1H) when the scanning signal SEL of the second scanning line Y2 is at the H level are pixels P (1,2) to P (6,2), that is, the second scanning line Y2. And six pixels corresponding to each intersection of the data lines X1 to X6. The driver IC 41 outputs data for 6 dots relating to P (1,2) to P (6,2) in time series to the output line DO1. The output time-series data is time-divided into six and then distributed to the signal lines SL1 to SL6. The distributed data is supplied to the corresponding data line X after level inversion in the inverter 45. As a result, the data line X is charged / discharged to a potential level corresponding to the time-divided data. The same applies to the subsequent steps, and data writing for 6 dots in each pixel row is performed line-sequentially until the lowermost scanning line Yn is selected. Such line-sequential data writing is performed four times during one frame when one frame is divided into four subfields SF1 to SF4.
[0031]
Here, as the signal line SL and the data line X are electrically separated by the inverter 45, a potential supply unit 44 is connected to each signal line SL. In the present embodiment, the potential supply unit 44 includes a pull-up resistor R and a capacitor C. A pull-up resistor R provided between a predetermined power supply potential Vdd and the signal line SL is provided to regulate the floating state of the signal line SL, and the signal line SL is connected via the pull-up resistor R. Is supplied with the power supply potential Vdd. Further, the capacitor C provided between the predetermined reference potential Vss and the signal line SL is for stabilizing the potential of the signal line SL, and may be a positively formed capacitor element. The wiring capacitance of the signal line SL itself may be used. The reason for providing such a pull-up resistor R is to prevent the through current from flowing through the inverter 45 by suppressing the fluctuation of the input level of the inverter 45. When the pull-up resistor R is not provided, when the selection switch in the time division circuit 43 is off, the signal line SL corresponding to the selection switch is in a floating state in which no potential is supplied. When noise is applied to the signal line SL in the floating state, an excessive through current may flow through the inverter 45, resulting in malfunction and increase in power consumption. In order to prevent such a phenomenon, a pull-up resistor R is provided to suppress the fluctuation of the potential of the signal line SL and to prevent the occurrence of a through current in the inverter 45.
[0032]
According to the present embodiment, in order to regulate the floating state of the signal line SL, the power supply potential Vdd is supplied to the signal line SL via the pull-up resistor R configuring the potential supply unit 44. Thereby, the operation of the inverter 45 can be stabilized without being affected by noise.
[0033]
In this embodiment, the potential supply unit 44 is mainly composed of the pull-up resistor R. However, the pull-up resistor R may be replaced with a pull-down resistor whose one end is connected to the ground potential Vss. An effect can be obtained.
[0034]
Further, according to the present embodiment, the data line X can be charged and discharged quickly by interposing the inverter 45 having a large current supply capability between the signal line SL and the data line X. Therefore, even in the case of time-division driving that involves time restrictions in the switching operation of the time-division circuit 43 (this restriction becomes prominent when used in combination with subfield driving), data can be sufficiently written. Therefore, it becomes easy to cope with high definition. Note that the number of inverters 45 provided between the signal line SL and the data line X may be plural, and in particular, in order to prevent the inversion of the logic level of the signal, it may be set to an even number. Good.
[0035]
(Second Embodiment)
FIG. 6 is a principal circuit diagram of the data line driving circuit 4 according to the second embodiment, and shows a configuration of a single circuit unit 42 located at the subsequent stage of the driver IC 41 (FIGS. 8 to 11 described later). The same applies to. In the present embodiment, the potential supply unit 44 is configured by a reset circuit instead of the pull-up resistor R described above. Specifically, a switching transistor SW is provided for each signal line between a predetermined reset potential Vrst and the signal line SL, and conduction of these six switching transistors SW is controlled by a control signal RST. Since the other points are the same as those in the first embodiment, the same reference numerals as those shown in FIG.
[0036]
FIG. 7 is a timing chart of time division driving according to the present embodiment. The control signal RST is set to the H level in a period from when the last selection signal SS6 falls to the L level until the first selection signal SS1 rises to the H level in the next selection period. Therefore, in the off period in which all the selection switches in the time division circuit 43 are turned off, the switching transistors SW are turned on all at once by the control signal RST, and the reset potential Vrst is supplied to all the signal lines SL1 to SL6. As a result, the signal lines SL1 to SL6 can be prevented from being in a floating state during the off period of the time division circuit 43, so that the operation of the inverter 45 in the subsequent stage can be stabilized as in the first embodiment. .
[0037]
In the present embodiment, the example in which the reset potential Vrst is supplied during the driving operation of the pixel 2 has been described. However, in the initial state immediately after the electro-optical device is turned on and before the driving operation is started, such a reset potential Vrst is supplied. Vrst may be supplied.
[0038]
In each embodiment described below, a pull-up resistor (pull-down resistor) according to the first embodiment or a reset circuit according to the second embodiment is used as the potential supply unit 44 that regulates the floating state of the signal line SL. Either of these may be applied.
[0039]
(Third embodiment)
FIG. 8 is a main part circuit diagram of the data line driving circuit 4 according to the third embodiment. In the present embodiment, as a setting circuit for setting the potential level of the data line X, a level shifter 46 that converts the data potential from a logic level to a drive level necessary for driving the pixel 2 is used instead of the inverter 45. A potential supply unit 44 is provided on the signal line SL before the level shifter 46.
[0040]
The level shifter 46 separates the power supply systems so that the circuit systems before and after that can be driven by different power supply systems, and the potential amplitude | Vdd−Vss | at the logic level is changed to the potential amplitude | Vdd2−Vss | at the drive level of the pixel 2. And convert. The circuit system before the level shifter 46 is driven at the logic level, that is, the first power supply potential Vdd (for example, 1.8 V). Further, the circuit system subsequent to the level shifter 46 has a second power supply potential Vdd2 (for example, 3.0 V) that is higher than the first power supply potential Vdd in the present embodiment. Drive with. An inverter 47 provided immediately before the level shifter 46 inverts the potential level of the data output from the output pin PIN1. The signal from the output pin PIN1 is supplied as it is to the I terminal (input terminal) of the level shifter 46, and the signal whose level is inverted by the inverter 47 is supplied to the / I terminal (inverted input terminal).
[0041]
The level shifter 46 includes, for example, six transistors, and two transistor rows are provided in parallel between the second power supply potential Vdd2 and the reference potential Vss. One transistor array is composed of two p-channel transistors Tp1, Tp2 and an n-channel transistor Tn1, and the other transistor array is composed of two p-channel transistors Tp3, Tp4 and an n-channel transistor Tn2. Yes. The second power supply potential Vdd2 is applied to the sources of the transistors Tp1 and Tp3, and the reference potential Vss is applied to the sources of the transistors Tn1 and Tn2. The source of the transistor Tp2 is connected to the drain of the transistor Tp1, and the drain of the transistor Tp2 is connected to the drain of the transistor Tn1. The source of the transistor Tp4 is connected to the drain of the transistor Tp3, and the drain of the transistor Tp4 is connected to the drain of the transistor Tn2. The gates of the two transistors Tp2 and Tn1 are commonly connected to the I terminal, and the connection node a connecting them is connected to the gate of the transistor Tp3. Similarly, the gates of the two transistors Tp4 and Tn2 are commonly connected to the / I terminal, and the connection node b connecting them is commonly connected to the gate of the transistor Tp1 and the O terminal (output terminal). Yes. The gate of the transistor Tp3 is connected to the connection node a.
[0042]
As shown in the table below, the level shifter 46 converts a logic level signal input from the I terminal into a drive level signal for the pixel 2, and outputs this to the subsequent data line X via the O terminal. .
[Table 1]
(Operation table of level shifter 46)
I terminal (SL1) H level (Vdd) L level (Vss)
Tp1 OFF state ON state
Tp2 OFF state ON state
Tp3 ON state OFF state
Tp4 ON state OFF state
Tn1 ON state OFF state
Tn2 OFF state ON state
O terminal (X1) H level (Vdd2) L level (Vss)
According to the present embodiment, the potential supply unit 44 is provided in the signal line SL before the level shifter 46, thereby restricting the floating state of the signal line SL. As a result, the operation of the level shifter 46 using the potential of the signal line SL as an input can be stabilized.
[0043]
(Fourth embodiment)
FIG. 9 is a main part circuit diagram of the data line driving circuit 4 according to the fourth embodiment. In the present embodiment, an analog multiplexer 48 constituted by an analog switch is used as a setting circuit for setting the potential level of the data line X. A potential supply unit 44 is provided on the signal line SL before the analog multiplexer 48.
[0044]
The analog multiplexer 48 has a configuration in which two analog switches TM1 and TM2 are connected in series between two fixed potentials Va and Vb. The levels of these potentials Va and Vb are set to drive levels necessary for driving the pixel 2. The signal of the output line DO1 is supplied to the gate of the p-channel transistor of the analog switch TM1 and the gate of the n-channel transistor of the analog switch TM2. An inverted signal of the output line DO1 is supplied to the gate of the n-channel transistor of the analog switch TM1 and the gate of the p-channel transistor of the analog switch TM2 via the inverter 48a. The potential level (Va or Vb) at the connection node of the two analog switches TM1 and TM2 is output to the data line X as an output signal of the analog multiplexer 48.
[0045]
As shown in the table below, the analog multiplexer 48 converts the logic level signal input from the input terminal (DO1) into a signal of the driving level of the pixel 2, which is output from the output terminals (connection nodes of TM1 and TM2). , Output to the data line X.
[Table 2]
(Operation table of analog multiplexer 48)
Input terminal (SL1) H level (Vdd) L level (Vss)
TM1 p-channel transistor OFF state ON state
TM1 n-channel transistor OFF state ON state
TM2 p-channel transistor ON state OFF state
TM2 n-channel transistor ON state OFF state
Output terminal (X1) H level (Va) L level (Vb)
According to the present embodiment, the potential supply unit 44 is provided in the signal line SL in the previous stage of the analog multiplexer 48 to restrict the floating state of the signal line SL. As a result, the operation of the level shifter 46 using the potential of the signal line SL as an input can be stabilized.
[0046]
When the analog multiplexer 48 is used as the setting circuit, it can be applied not only to subfield driving (digital driving) but also to voltage gradation method (analog driving).
[0047]
(Fifth embodiment)
FIG. 10 is a main part circuit diagram of the data line driving circuit 4 according to the fifth embodiment. In the present embodiment, a latch circuit 49 is used as a setting circuit for setting the potential level of the data line X. The latch circuit 49 includes two inverters having one output as the other input, latches the data on the signal line SL, and outputs the potential level to the data line X. A potential supply unit 44 is provided on the signal line SL in the previous stage of the latch circuit 49.
[0048]
Similar to the above-described embodiments, in this embodiment, the operation of the latch circuit 49 using the potential of the signal line SL as an input can be stabilized by regulating the floating state of the signal line SL.
[0049]
In the first to fifth embodiments described above, the inverter 45, the level shifter 46, the analog multiplexer 48, and the latch circuit 49 are described as examples of the setting circuit. However, the present invention is not limited to this. For example, the present invention can be widely applied to a setting circuit for setting the potential level of the data line X using data of the signal line SL as an input, including an amplifier. .
[0050]
(Sixth embodiment)
FIG. 11 is a principal circuit diagram of the data line driving circuit 4 according to the sixth embodiment, and shows a configuration of a single circuit unit 42 located at the subsequent stage of the driver IC 41. In the present embodiment, the second latch circuit 50a in which the data latch timing is controlled by the latch signal LAT and the inverted latch signal / LAT in the subsequent stage of the above-described latch circuit 49 (hereinafter referred to as the first latch circuit 49). , 50b is added to the two-stage latch configuration.
[0051]
The second latch circuits 50a and 50b are not provided corresponding to all the data lines X1 to X6, but a part thereof, specifically, the data time-divided by the time-division circuit 43 is distributed. It is provided only for the data line X1 that is the first to be assigned and the data line X2 that is assigned next. Regarding the circuit system of the data lines X1 and X2, the output of the first latch circuit 49 is sent to the second latch circuits 50a and 50b via the analog switch 51 controlled to be conductive by the latch signal LAT and the inverted latch signal / LAT. Entered. These latch circuits 50a and 50b rewrite data to be latched when the latch signal LAT is H level (inverted latch signal / LAT is L level), and the latch signal LAT is L level (inverted latch signal / LAT is H level). Level), the data is retained. The output of the latch circuit 50a is supplied to the data line X1, and the output of the latch circuit 50b is supplied to the data line X2.
[0052]
The second latch circuits 50a and 50b latch the data output from the first latch circuit 49 at a timing according to the latch signal LAT. FIG. 12 is a timing chart of time division driving according to the present embodiment. Since the selection signals SS1, SS2,..., SS6 are sequentially set to the H level in this order, the time-series data for 6 pixels in the output line DO1 is the signal lines SL1, SL2,. Sorted in the order of SL6. Here, the data distributed to the signal lines SL3 to SL6 are supplied as they are to the data lines X3 to X6 where the second latch circuits 50a and 50b are not provided via the first latch circuit 49. On the other hand, the data lines X1 and X2 provided with the second latch circuits 50a and 50b are previously held in the second latch circuit 50 when data is allocated to the signal lines SL1 and SL2. Data is still being supplied. Then, when the latch signal LAT rises to the H level, the second latch circuits 50a and 50b take in the current data, thereby supplying the current data to the data lines X1 and X2.
[0053]
According to the present embodiment, a sufficient writing period can be ensured even in time-division driving that involves time restrictions in data writing. This point will be described in comparison with the timing chart shown in FIG. 5 (when the second latch circuits 50a and 50b are not provided). In the case of FIG. 5, the data writing period for the pixel rows P (1,1) to P (6,1) corresponding to the uppermost scanning line Y1 is a period during which the scanning line Y1 is at the H level. . However, since the ON time of the selection switch in the time division circuit 43 is offset, the data writing period differs for each of the data lines X1 to X6, and the writing period becomes shorter as the order of allocation becomes slower. For the data line X6 with the strictest time restriction, the data line X6 is charged and discharged within the period of Δt shown in FIG. 5 to write data to the pixel P (6,1). Need to be completed. If data cannot be sufficiently written to the pixel P (6, 1) within this period Δt, it is necessary to delay the selection end timing te of the scanning line Y1. However, if this timing te is delayed, it is necessary to delay the transfer start timing of the time-series data for the next pixel rows P (1, 2) to P (6, 2), which hinders the speeding up of the driving operation. Such a problem of insufficient data writing becomes obvious because the period Δt tends to be shortened as the display becomes higher in definition.
[0054]
On the other hand, in the case of FIG. 12, first, at the timing t1 when the selection signal SS1 rises to the H level, the data of the pixel P (1,2) is distributed to the signal line SL1. However, since the latch signal LAT remains at the L level at this timing t1, the second latch circuit 50a corresponding to the data line X1 transfers the data of the pixel P (1,1) currently held to the data line X1. Continue to output. At the same time, since the uppermost scanning line Y1 is still selected, data writing to the pixel rows P (1,1) to P (6,1) is continued. Next, at the timing t2 when the selection signal SS2 rises to the H level, the data of the pixel P (2,2) is distributed to the signal line SL2. However, at this timing t2, since the latch signal LAT remains at the L level, the second latch circuit 50b corresponding to the data line X2 transfers the data of the pixel P (2,1) currently held to the data line X2. Continue to output. At the same time, at this timing t2, since the uppermost scanning line Y1 is still selected, the data writing to the pixel rows P (1,1) to P (6,1) is continued. At timing t3, the latch signal LAT rises from L level to H level. Then, selection of the uppermost scanning line Y1 is completed, and selection of the next scanning line Y2 is started. At timing t3, the data on the signal lines SL1 and SL2 are latched by the second latch circuits 50a and 50b and output to the data lines X1 and X2.
[0055]
As can be seen from the above description, in the present embodiment, by providing the latch circuits 50a and 50b, the selection end timing te 'of the scanning line Y1 is set to the next pixel rows P (1,2) to P (6,2). Can be set after the transfer start timing t1. Therefore, the above-described period Δt can be set long, and the time restriction relating to data writing can be effectively eliminated. As a result, it is easy to cope with high definition even with time-division driving with time constraints.
[0056]
In the present embodiment, two second latch circuits are used. However, the number of the second latch circuits is not limited to this, and at least one second latch circuit is provided on the data line X1 having the first data distribution order. It is enough if it is done. In addition, if the number of second latch circuits is increased in accordance with this order, the period Δt can be set longer.
[0057]
In the present embodiment, the configuration in which the latch circuit 49 is provided in the previous stage of the second latch circuit has been described. However, the present invention is not limited to this, and the preceding circuit may be the above-described inverter 45, level shifter 46, or the like, or the preceding circuit may be omitted.
[0058]
In each of the above-described embodiments, the case where a liquid crystal element is used has been described as an example. However, the present invention is not limited to this, and an organic EL element, a digital micromirror device (DMD), or plasma emission is used. The present invention can also be applied to various electro-optical elements using fluorescence or the like by electron emission.
[0059]
Furthermore, the electro-optical device according to each of the above-described embodiments can be mounted on various electronic devices including, for example, a television, a projector, a mobile phone, a mobile terminal, a mobile computer, a personal computer, and the like. When the above-described electro-optical device is mounted on these electronic devices, the commercial value of the electronic devices can be further increased, and the product appeal of electronic devices in the market can be improved.
[0060]
【The invention's effect】
According to the present invention, in time-division driving, a predetermined potential is supplied to a signal line to regulate the floating state of the signal line, thereby stabilizing the operation of the setting circuit that receives signal line data. it can. In addition, by latching a part of the time-divided data at a predetermined timing, it is possible to eliminate time restrictions related to data writing and to easily cope with high definition.
[Brief description of the drawings]
FIG. 1 is a block diagram of an electro-optical device.
FIG. 2 is an equivalent circuit diagram of a pixel using liquid crystal.
FIG. 3 is a schematic explanatory diagram of subfield driving.
FIG. 4 is a main part circuit diagram of the data line driving circuit according to the first embodiment;
FIG. 5 is a timing chart of time division driving according to the first embodiment.
FIG. 6 is a main part circuit diagram of a data line driving circuit according to a second embodiment;
FIG. 7 is a timing chart of time-division driving according to the second embodiment.
FIG. 8 is a main part circuit diagram of a data line driving circuit according to a third embodiment;
FIG. 9 is a timing chart of time division driving according to the fourth embodiment.
FIG. 10 is a main part circuit diagram of a data line driving circuit according to a fifth embodiment;
FIG. 11 is a main part circuit diagram of a data line driving circuit according to a sixth embodiment;
FIG. 12 is a timing chart of time division driving according to the sixth embodiment.
[Explanation of symbols]
1 Display section
2 pixels
3 Scanning line drive circuit
4 Data line drive circuit
5 Control circuit
41 Driver IC
42 Circuit unit
43 Time division circuit
44 Potential supply unit
45 inverter
46 Level Shifter
47 Inverter
48 Analog multiplexer
49 Latch circuit
50a, 50b second latch circuit
51 Analog switch

Claims (15)

電気光学装置において、
複数の画素分のデータが時系列的に出力される出力線と、
前記出力線に対応して設けられた複数の信号線と、
前記出力線に対応して設けられた複数のデータ線であって、前記データ線のそれぞれに前記画素が接続された複数のデータ線と、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記複数の信号線に振り分ける時分割回路と、
前記信号線と前記データ線との間に設けられ、前記信号線のデータを入力として、前記データ線の電位レベルを設定する設定回路と、
前記信号線に接続され、前記信号線のフローティング状態を規制するために、前記信号線に所定の電位を供給する電位供給部と
を有することを特徴とする電気光学装置。
In an electro-optical device,
An output line for outputting data for a plurality of pixels in time series;
A plurality of signal lines provided corresponding to the output lines;
A plurality of data lines provided corresponding to the output lines, the plurality of data lines each having the pixel connected to each of the data lines;
A time division circuit that time-divides the time-series data output to the output line and distributes the time-division data to the plurality of signal lines;
A setting circuit which is provided between the signal line and the data line, and which sets the potential level of the data line by using the data of the signal line as an input;
An electro-optical device, comprising: a potential supply unit that is connected to the signal line and supplies a predetermined potential to the signal line in order to regulate a floating state of the signal line.
前記電位供給部は、プルアップ抵抗またはプルダウン抵抗を介して、前記所定の電位を前記信号線に供給することを特徴とする請求項1に記載された電気光学装置。The electro-optical device according to claim 1, wherein the potential supply unit supplies the predetermined potential to the signal line via a pull-up resistor or a pull-down resistor. 前記電位供給部は、制御信号に応じて導通するスイッチング素子を介して、前記所定の電位を前記信号線に供給することを特徴とする請求項1に記載された電気光学装置。The electro-optical device according to claim 1, wherein the potential supply unit supplies the predetermined potential to the signal line via a switching element that is turned on in response to a control signal. 前記設定回路は、インバータであることを特徴とする請求項1から3のいずれかに記載された電気光学装置。The electro-optical device according to claim 1, wherein the setting circuit is an inverter. 前記設定回路は、前記信号線の電位振幅を前記画素を駆動するのに必要な電位振幅に変換するレベルシフタレベルシフタであることを特徴とする請求項1から3のいずれかに記載された電気光学装置。4. The electro-optical device according to claim 1, wherein the setting circuit is a level shifter level shifter that converts a potential amplitude of the signal line into a potential amplitude necessary for driving the pixel. 5. . 前記設定回路は、アナログスイッチで構成されたアナログマルチプレクサであることを特徴とする請求項1から3のいずれかに記載された電気光学装置。4. The electro-optical device according to claim 1, wherein the setting circuit is an analog multiplexer configured with an analog switch. 前記設定回路は、前記信号線のデータをラッチするラッチ回路であることを特徴とする請求項1から3のいずれかに記載された電気光学装置。The electro-optical device according to claim 1, wherein the setting circuit is a latch circuit that latches data of the signal line. 前記複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、前記設定回路から出力されたデータをラッチする少なくとも一つのラッチ回路をさらに有することを特徴とする請求項1から7のいずれかに記載された電気光学装置。2. The apparatus according to claim 1, further comprising at least one latch circuit that is provided in a part of the plurality of data lines and latches data output from the setting circuit at a timing according to a control signal. 8. The electro-optical device described in any one of 1 to 7. 前記少なくとも一つのラッチ回路は、前記時分割されたデータが振り分けられる順序が最先となる前記データ線に少なくとも設けられていることを特徴とする請求項8に記載された電気光学装置。9. The electro-optical device according to claim 8, wherein the at least one latch circuit is provided at least on the data line in which the order in which the time-divided data is distributed is first. 電気光学装置において、
複数の画素分のデータが時系列的に出力される出力線と、
前記出力線に対応して設けられた複数のデータ線であって、前記データ線のそれぞれに前記画素が接続された複数のデータ線と、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記複数のデータ線に振り分ける時分割回路と、
前記複数のデータ線の一部に設けられているとともに、制御信号に応じたタイミングで、前記時分割回路から出力されたデータをラッチする少なくとも一つのラッチ回路と
を有することを特徴とする電気光学装置。
In an electro-optical device,
An output line for outputting data for a plurality of pixels in time series;
A plurality of data lines provided corresponding to the output lines, the plurality of data lines each having the pixel connected to each of the data lines;
A time-division circuit that time-divides the time-series data output to the output line, and distributes the time-division data to the plurality of data lines;
An electro-optical device comprising: at least one latch circuit that is provided in a part of the plurality of data lines and latches data output from the time division circuit at a timing according to a control signal. apparatus.
前記少なくとも一つのラッチ回路は、前記時分割されたデータが振り分けられる順序が最先となる前記データ線に少なくとも設けられていることを特徴とする請求項10に記載された電気光学装置。11. The electro-optical device according to claim 10, wherein the at least one latch circuit is provided at least on the data line in which the order in which the time-divided data is distributed is first. 請求項1から11のいずれかに記載された電気光学装置を実装したことを特徴とする電子機器。An electronic apparatus comprising the electro-optical device according to claim 1 mounted thereon. 電気光学装置の駆動方法において、
複数の画素分のデータを出力線に時系列的に出力する第1のステップと、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記出力線に対応して設けられた複数の信号線に振り分ける第2のステップと、
前記信号線と、前記画素に接続されたデータ線との間に設けられた設定回路によって、前記信号線のデータを入力として、前記データ線の電位レベルを設定する第3のステップと、
前記信号線のフローティング状態を規制するために、前記信号線に所定の電位を供給する第4のステップと
を有することを特徴とする電気光学装置の駆動方法。
In the driving method of the electro-optical device,
A first step of outputting data for a plurality of pixels to an output line in time series;
A second step of time-dividing the time-series data output to the output line, and distributing the time-division data to a plurality of signal lines provided corresponding to the output line;
A third step of setting the potential level of the data line by using the data of the signal line as an input by a setting circuit provided between the signal line and the data line connected to the pixel;
And a fourth step of supplying a predetermined potential to the signal line in order to regulate a floating state of the signal line.
電気光学装置の駆動方法において、
複数の画素分のデータを出力線に時系列的に出力する第1のステップと、
前記出力線に出力された前記時系列的なデータを時分割し、当該時分割されたデータを前記出力線に対応して設けられた複数のデータ線に振り分ける第2のステップと、
前記複数のデータ線に出力されたデータの一部を、所定のタイミングでラッチする第3のステップと
を有することを特徴とする電気光学装置の駆動方法。
In the driving method of the electro-optical device,
A first step of outputting data for a plurality of pixels to an output line in time series;
A second step of time-dividing the time-series data output to the output line, and distributing the time-division data to a plurality of data lines provided corresponding to the output line;
And a third step of latching a part of the data output to the plurality of data lines at a predetermined timing.
前記第3のステップは、少なくとも、前記時分割されたデータが振り分けられる順序が最先となる前記データ線に出力されたデータをラッチするステップであることを特徴とする請求項14に記載された電気光学装置の駆動方法。15. The method according to claim 14, wherein the third step is a step of latching at least data output to the data line in which the order in which the time-divided data is distributed is first. Driving method of electro-optical device.
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