JP4298009B2 - The method for manufacturing a manufacturing method and a semiconductor device of Soi substrate - Google Patents

The method for manufacturing a manufacturing method and a semiconductor device of Soi substrate Download PDF

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舜平 山崎
健司 福永
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Description

【0001】 [0001]
【発明が属する技術分野】 TECHNICAL FIELD invention belongs]
本願発明は絶縁表面を有する基板上に単結晶半導体薄膜を有するSOI(Silicon on Insulator)基板の作製方法に関する。 The present invention relates to a method for manufacturing a SOI (Silicon on Insulator) substrate having a single crystal semiconductor thin film on a substrate having an insulating surface. また、その様なSOI基板を用いた形成された薄膜トランジスタ(以下、TFTと呼ぶ)を含む半導体装置の作製方法に関する。 Additionally, such a SOI-formed thin film transistor substrate with (hereinafter, referred to as TFT) relates to a method for manufacturing a semiconductor device including a.
【0002】 [0002]
なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を指す。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics. 従って、液晶表示装置や光電変換装置に代表される電気光学装置、TFTを集積化した半導体回路、またその様な電気光学装置や半導体回路を部品として含む電子機器も半導体装置である。 Therefore, an electronic device is also a semiconductor device including an electro-optical device typified by a liquid crystal display device and a photoelectric conversion device, a semiconductor circuit integrated TFT, also a such electro-optical devices and semiconductor circuits as components.
【0003】 [0003]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、VLSI技術が飛躍的な進歩を遂げる中で低消費電力を実現するSOI(Silicon on Insulator)構造が注目されている。 Recently, VLSI technology has been attracting attention SOI (Silicon on Insulator) structure to realize low power consumption in which achieve a breakthrough. この技術は従来バルク単結晶シリコンで形成されていたFETの活性領域(チャネル形成領域)を、薄膜単結晶シリコンとする技術である。 This technique is an active region of the FET that has been formed by conventional bulk single crystal silicon (channel formation region) is a technique that thin-film single-crystal silicon.
【0004】 [0004]
SOI基板では単結晶シリコン上に酸化シリコンでなる埋め込み酸化膜が存在し、その上に単結晶シリコン薄膜が形成される。 The SOI substrate is present buried oxide film made of silicon oxide on a single crystal silicon, single crystal silicon thin film is formed thereon. この様なSOI基板の作製方法は様々な方法が知られているが、最近では貼り合わせSOI基板が注目されている。 Although this method of manufacturing of such SOI substrates are known a variety of ways, is a bonded SOI substrate in recent years it has been attracting attention. 貼り合わせSOI基板とは、その名の通り2枚のシリコン基板を貼り合わせることでSOI構造を実現するものである。 The bonded SOI substrate, and realizes a SOI structure by bonding the two silicon substrates as its name. この技術を用いればセラミックス基板などの上にも単結晶シリコン薄膜を形成できる。 On such a ceramic substrate by using this technique can also form a single-crystal silicon thin film.
【0005】 [0005]
その貼り合わせSOI基板の中でも最近特に注目されているのがELTRAN(キャノン株式会社の登録商標)と呼ばれる技術である。 The bonding that has been of particular interest recently in the SOI substrate, which is a technology called ELTRAN (registered trademark of Canon Inc.). この技術は多孔質シリコン層の選択性エッチングを利用したSOI基板の作製方法である。 This technique is a method for manufacturing an SOI substrate using a selective etching of the porous silicon layer. ELTRAN法の詳細な技術に関しては、「T.Yonehara,K.Sakaguchi and T.Hamaguchi:Appl.Phys.Lett.43[3],253(1983)」に詳しい。 For more technical information ELTRAN method, "T.Yonehara, K.Sakaguchi and T.Hamaguchi: Appl.Phys.Lett.43 [3], 253 (1983)," familiar with.
【0006】 [0006]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
従来のELTRAN法では多孔質シリコン層の上にエピタキシャル成長させた単結晶シリコン層を半導体素子に用いていた。 In conventional ELTRAN method it has been used a single crystal silicon layer epitaxially grown on the porous silicon layer on a semiconductor device. しかしながら、エピタキシャルシリコン層の膜厚が50nmをきる程度にまで薄膜化されると均一な膜厚及び膜質の確保が困難となる。 However, if the thickness of the epitaxial silicon layer is thinned to a degree that can a 50nm to secure a uniform thickness and quality becomes difficult.
【0007】 [0007]
本願発明は上記問題点を解決するための手段を提供するものであり、5〜30nmといった極めて薄い単結晶半導体薄膜を形成するための手段を提供することを課題とするものである。 The present invention provides a means for solving the above problems, it is an object to provide a means for forming a very thin single-crystal semiconductor thin film such as 5 to 30 nm. そして、その様な極めて薄い単結晶半導体薄膜を有するSOI基板を用いた半導体装置の作製方法を提供することを課題とする。 Then, it is an object to provide a method for manufacturing a semiconductor device using an SOI substrate having such a very thin single-crystal semiconductor thin film.
【0008】 [0008]
【課題を解決するための手段】 In order to solve the problems]
本明細書で開示する発明の構成は、 Structure of the invention disclosed herein,
第1単結晶半導体基板上に多孔質半導体層を形成する工程と、 Forming a porous semiconductor layer on the first single crystal semiconductor substrate,
還元雰囲気で第1加熱処理を施すことにより前記多孔質半導体層の表面近傍を閉塞させて単結晶半導体層を形成する工程と、 A step of forming the porous semiconductor layer single crystal semiconductor layer by closing the vicinity of the surface of the applying a first heat treatment in a reducing atmosphere,
前記単結晶半導体層の主表面に第1酸化シリコン層を形成する工程と、 Forming a first silicon oxide layer on the main surface of said single crystal semiconductor layer,
第2基板の主表面に第2酸化シリコン層を形成する工程と、 Forming a second silicon oxide layer on the main surface of the second substrate,
前記第1酸化シリコン層と前記第2酸化シリコン層とを接着させて前記第1単結晶半導体基板と前記第2基板とを貼り合わせる工程と、 A step of bonding said first single crystal semiconductor substrate and the second substrate by bonding the second silicon oxide layer and the first silicon oxide layer,
前記第1単結晶半導体基板を裏面側から研削して前記多孔質半導体層を露呈させる工程と、 A step of exposing the porous semiconductor layer by grinding the first single crystal semiconductor substrate from the back side,
露呈した前記多孔質半導体層を除去し、前記単結晶半導体層を露呈させる工程と、 Exposing said porous semiconductor layer is removed that the steps of exposing the monocrystalline semiconductor layer,
を有することを特徴とする。 Characterized in that it has a.
【0009】 [0009]
本願発明は従来のELTRAN法を改善するための技術であり、5〜30nm(代表的には5〜10nm)といった極めて薄い単結晶半導体薄膜を形成するためのものである。 The present invention is a technique for improving the conventional ELTRAN method is for forming a very thin single-crystal semiconductor thin film such as 5 to 30 nm (typically 5~10nm is). なお、単結晶半導体薄膜としては、単結晶シリコン薄膜に限らず、単結晶シリコンゲルマニウム薄膜なども含む。 As the single crystal semiconductor thin film is not limited to the monocrystalline silicon thin film, including such as a single crystal silicon germanium thin film.
【0010】 [0010]
従来のELTRAN法では多孔質シリコン層を形成した後、水素雰囲気中で加熱処理を行い、多孔質シリコン層の表面を平坦化する。 After forming the porous silicon layer in the conventional ELTRAN method, heat treatment is performed in a hydrogen atmosphere to planarize the surface of the porous silicon layer. その際、多孔質シリコン層の表面では自然酸化膜が還元除去され、表面エネルギーを最小化することを駆動能力とするシリコン原子の増速表面拡散が起こる。 At that time, the surface of the porous silicon layer is a native oxide film is reduced and removed, accelerated surface diffusion of silicon atoms to minimize the surface energy and drivability occurs. その結果、多孔質シリコン層の表面近傍では表面孔(表面に観察される微細な空孔)が消失する。 As a result, the surface pores near the surface of the porous silicon layer (fine pores observed on the surface) disappears.
【0011】 [0011]
これは多孔質シリコン層の表面近傍において、個々の表面孔がシリコン原子によって閉塞され、表面孔が観察されなくなった状態を言う。 This near the surface of the porous silicon layer, the individual surface pores are closed by silicon atoms refers to a state in which surface pores was no longer observed. 従って、表面近傍よりも深い部分では多孔質シリコン層がそのまま残ることになる。 Therefore, the porous silicon layer is that it remains in a portion deeper than near the surface.
【0012】 [0012]
従来ならばこの後単結晶半導体層をエピタキシャル成長させて単結晶半導体薄膜を得るのであるが、本願発明では多孔質半導体層の表面孔閉塞されることによって形成された極めて薄い単結晶半導体薄膜を、そのまま薄膜トランジスタの活性層として利用する点に特徴がある。 If conventional Although this after the single crystal semiconductor layer is to obtain a single crystal semiconductor thin film is epitaxially grown, in the present invention a very thin single-crystal semiconductor thin film formed by being surface pore closing of the porous semiconductor layer, it is it is characterized in that used as the active layer of a thin film transistor. 即ち、従来のELTRAN法とは半導体薄膜をエピタキシャル成長させる工程がない点で大きく異なっている。 That is, the conventional ELTRAN method are very different in that there is no step of epitaxially growing a semiconductor thin film.
【0013】 [0013]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
本願発明の実施の形態について、以下に記載する実施例でもって詳細な説明を行うこととする。 Embodiments of the present invention, with in the examples described below it is assumed that a detailed description.
【0014】 [0014]
【実施例】 【Example】
(実施例1) (Example 1)
本願発明の構成について、図1を用いて説明する。 The configuration of the present invention will be described with reference to FIG. まず、第1基板として単結晶シリコン基板101を用意する。 First, a single crystal silicon substrate 101 as a first substrate. ここではP型基板を用いるが、N型であっても良い。 Is used here P-type substrate, but may be an N type. 勿論、単結晶シリコンゲルマニウム基板を用いることもできる。 Of course, it is also possible to use a single crystal silicon germanium substrate.
【0015】 [0015]
次に、その主表面を陽極酸化することにより多孔質シリコン層102を形成する。 Then the main surface to form a porous silicon layer 102 by anodic oxidation. 陽極酸化工程はフッ酸とエタノールの混合溶液中で行えば良い。 Anodic oxidation process may be performed in a mixed solution of hydrofluoric acid and ethanol. 多孔質シリコン層102は柱状の表面孔が表面密度にして10 11個/cm 3程度設けられた単結晶シリコン層と考えられ、単結晶シリコン基板101の結晶状態(配向性等)をそのまま受け継ぐ。 The porous silicon layer 102 is considered a single-crystal silicon layer columnar surface pores are provided about 10 11 / cm 3 in the surface density, the crystal state of the single-crystal silicon substrate 101 (orientation, etc.) inherited as it is. なお、ELTRAN法自体が公知であるので詳細な説明はここでは省略する。 Incidentally, detailed description will ELTRAN method itself is known is omitted here.
【0016】 [0016]
そして、その多孔質シリコン層102を形成したら、還元雰囲気中で900〜1200℃(好ましくは1000〜1150℃)の温度範囲の熱処理工程を行う。 Then, after forming the porous silicon layer 102, in a reducing atmosphere 900 to 1200 ° C. (preferably 1000 to 1150 ° C.) performing a heat treatment process temperature range. ここでは水素雰囲気中で1050℃、2時間の加熱処理を行う。 Here 1050 ° C. in a hydrogen atmosphere, the heat treatment is performed for 2 hours. (図1(A)) (FIG. 1 (A))
【0017】 [0017]
還元雰囲気としては水素雰囲気、アンモニア雰囲気、水素又はアンモニアを含む不活性雰囲気(水素と窒素又は水素とアルゴンの混合雰囲気など)が望ましいが、不活性雰囲気でも結晶性珪素膜の表面の平坦化は可能である。 Hydrogen atmosphere as a reducing atmosphere, ammonia atmosphere, (such as a mixed atmosphere of hydrogen and nitrogen or hydrogen and argon) in an inert atmosphere containing hydrogen or ammonia it is desirable, flattening of the surface of the crystalline silicon film in the inert atmosphere can it is. しかし、還元作用を利用して自然酸化膜の還元を行うとエネルギーの高いシリコン原子が多く発生し、結果的に平坦化効果が高まるので好ましい。 However, by utilizing the reducing action generates many high silicon atom energy when subjected to reduction of the native oxide film, so consequently increases the flattening effect preferred.
【0018】 [0018]
ただし、特に注意が必要なのは雰囲気中に含まれる酸素又は酸素化合物(例えばOH基)の濃度を10ppm以下(好ましくは1ppm以下)にしておくことである。 However, (preferably 1ppm or less) special attention oxygen or oxygen compound contained in the atmosphere is needed (e.g., OH group) concentration less than 10ppm is to keep the. さもないと水素による還元反応が起こらなくなってしまう。 It is also not a no longer occur reduction reaction with hydrogen.
【0019】 [0019]
この時、多孔質シリコン層102の表面近傍(主表面から深さ5〜30nm、代表的には5〜10nm程度まで)では表面孔がシリコン原子の移動によって閉塞され、その結果として極めて薄い単結晶シリコン層103が形成される。 In this case, the porous silicon layer 102 near the surface (main surface from a depth 5 to 30 nm, typically up to about 5 to 10 nm) in the surface hole is closed by the movement of silicon atoms, very thin single crystal as a result silicon layer 103 is formed.
【0020】 [0020]
単結晶シリコン層103を形成したら、その表面近傍を酸化して極薄い酸化シリコン層(第1酸化シリコン層)104を形成する。 After forming the single crystal silicon layer 103, the vicinity of the surface oxidized very thin silicon oxide layer (first silicon oxide layer) is formed 104. 酸化シリコン層104は前述の単結晶シリコン層103がなくなってしまわない様に注意して形成する必要がある。 Silicon oxide layer 104 must be formed with care so as not Shimawa gone above the single crystal silicon layer 103. 形成方法としては、熱酸化、プラズマ酸化、レーザー酸化などを用いることが可能であるが、極薄い酸化シリコン層を形成するにはマイクロ波励起のプラズマ酸化が好適である。 As a forming method, a thermal oxidation, plasma oxidation, it is possible to use a laser oxidation, to form a very thin silicon oxide layer is suitably plasma oxidation of microwave excitation. なお、酸化シリコン層104の膜厚は5〜15nmもあれば十分である。 The thickness of the silicon oxide layer 104 is sufficient even 5 to 15 nm. (図1(B)) (FIG. 1 (B))
【0021】 [0021]
次に、第2基板としてセラミックス基板106を用意する。 Next, to prepare the ceramic substrate 106 as a second substrate. セラミックス基板の代わりに石英基板、ガラスセラミックス基板、半導体基板(単結晶も多結晶も含【0022】 A quartz substrate, a glass ceramic substrate, a semiconductor substrate (single crystal also polycrystalline also including [0022] instead of the ceramic substrate
そしてその主表面に第2酸化シリコン層107を形成する。 And forming a second silicon oxide layer 107 on its main surface. 第2酸化シリコン層107の形成方法は減圧熱CVD法、スパッタ法、プラズマCVD法などの気相法を用いても良いし、第2基板が半導体基板(例えばシリコン基板)であれば熱酸化法やプラズマ酸化法を用いても良い。 Method of forming the second silicon oxide layer 107 is a low pressure CVD method, a sputtering method, may be used gas phase method such as a plasma CVD method, the second substrate is a thermal oxidation method as long as it is a semiconductor substrate (e.g. a silicon substrate) and plasma oxidation method may be used.
【0023】 [0023]
こうして第1基板と第2基板の準備が完了したら、互いの主表面を向かい合わせる形で両基板を貼り合わせる。 After thus preparing the first substrate and the second substrate is completed, bonding both substrates in a manner that confront the main surface of each other. この場合、第1酸化シリコン層104と第2酸化シリコン層107とが接着させる。 In this case, the first silicon oxide layer 104 and the second silicon oxide layer 107 is bonded. (図1(C)) (FIG. 1 (C))
【0024】 [0024]
貼り合わせが終了したら、次に1050〜1150℃の温度で熱処理工程を行い、酸化シリコン同士でなる貼り合わせ界面の安定化を行う。 After bonding is completed, performs a next 1,050-1,150 ° C. in temperature in the heat treatment step, the stabilization of the bonding interface made of silicon oxide other. 本実施例ではこの熱処理工程を1100℃、2時間で行う。 The heat treatment process 1100 ° C. In this embodiment, carried out in 2 hours. なお、点線で示しているのは完全に接着された貼り合わせ界面である。 Incidentally, a bonding interface which is fully adhered to are indicated by dotted lines. また、第1酸化シリコン層と第2酸化シリコン層とでなる埋め込み絶縁層108は最終的にSOI基板の埋め込み絶縁層として機能することになる。 Also, so that the first silicon oxide layer and the buried insulating layer 108 formed of a second silicon oxide layer that functions as a buried insulating layer ultimately SOI substrate. (図1(D)) (FIG. 1 (D))
【0025】 [0025]
次に、CMP等の機械的な研磨により単結晶シリコン基板101を裏面側から研削し、多孔質シリコン層102が露呈したところで研削工程を終了する。 Next, by grinding the single crystal silicon substrate 101 from the back side by the mechanical polishing such as CMP, and ends the grinding step where the porous silicon layer 102 is exposed. こうして図2(A)の状態を得る。 Thus, the state of FIG. 2 (A).
【0026】 [0026]
次に、多孔質シリコン層102をウェットエッチングして選択的に除去する。 Next, selectively removing the porous silicon layer 102 by wet etching. 用いるエッチャントはフッ酸水溶液と過酸化水素水溶液との混合溶液が良い。 Etchant good mixed solution of hydrofluoric acid aqueous solution and hydrogen peroxide aqueous solution used. 49%HFと30%H 22を1:5で混合した溶液は、単結晶シリコン層と多孔質シリコン層との間で10万倍以上の選択比を持つことが報告されている。 The 49% HF and 30% H 2 O 2 1: mixed solution 5, to have 100,000 times more selective ratio between the single crystal silicon layer and the porous silicon layer has been reported.
【0027】 [0027]
こうして図2(B)の状態が得られる。 Thus the state shown in FIG. 2 (B) is obtained. この状態ではセラミックス基板106上に埋め込み絶縁層108が設けられ、その上に単結晶シリコン層109が形成されている。 In this state the insulating layer 108 buried on the ceramic substrate 106 is provided and the single crystal silicon layer 109 is formed thereon.
【0028】 [0028]
この時点でSOI基板は完成しているのだが、単結晶シリコン層109の表面には微小な凹凸が存在するので、水素雰囲気中で熱処理工程を行い、平坦化を施すことが望ましい。 While I This SOI substrate at the time has been completed, since the surface of the single crystal silicon layer 109 is present minute unevenness, a heat treatment step in a hydrogen atmosphere, it is desirable to perform the flattening. この平坦化現象は前述した様に自然酸化膜を還元することによるシリコン原子の増速表面拡散によるものである。 This flattening phenomenon is by accelerating the surface diffusion of the silicon atoms by reducing the natural oxide film as described above.
【0030】 [0030]
こうして膜厚が5〜30nm(代表的には5〜10nm)と極めて薄い単結晶シリコン薄膜を得ることができる。 Thickness thus it is possible to obtain a very thin single-crystal silicon thin film and 5 to 30 nm (typically 5~10nm is). TFTを形成する際、活性層の膜厚を薄くすることでオフ電流値(TFTがオフ状態にある時のリーク電流に相当)を低減することができるが、本願発明の半導体薄膜は十分にその効果を発揮できる。 When forming the TFT, it is possible to reduce the OFF current value by reducing the film thickness of the active layer (corresponding to the leakage current when the TFT is in an OFF state), the semiconductor thin film of the present invention that fully effect can be exhibited.
【0031】 [0031]
(実施例2) (Example 2)
本実施例では、実施例1の構成を用いて形成された島状半導体層を用いてTFTを作製する場合について図3を用いて説明する。 In this embodiment, it will be described with reference to FIG. 3 for the case of manufacturing a TFT using the island-like semiconductor layer formed by using the configuration of the first embodiment.
【0032】 [0032]
まず、実施例1に示した工程を経てSOI基板を形成する。 First, a SOI substrate through the steps shown in the first embodiment. 301は絶縁表面を有する基板であり、実際にはシリコン基板やセラミックス基板上に埋め込み絶縁層を設けた構成となっている。 301 denotes a substrate having an insulating surface, and has a fact provided with an insulating layer buried in a silicon substrate or a ceramic substrate structure. SOI基板が得られたら、単結晶シリコン層をパターニングして島状シリコン層302を形成する。 When an SOI substrate is obtained, to form an island-shaped silicon layer 302 by patterning the monocrystalline silicon layer.
【0033】 [0033]
次に、熱酸化工程を行って島状シリコン層302の表面に10nm厚の酸化シリコン膜303を形成する。 Then, a 10nm thick silicon oxide film 303 on the surface of the island-shaped silicon layer 302 by performing a thermal oxidation process. この酸化シリコン膜303はゲート絶縁膜として機能する。 The silicon oxide film 303 functions as a gate insulating film. ゲート絶縁膜303を形成したら、その上に導電性を有するポリシリコン膜を形成し、パターニングによりゲート配線304を形成する。 After forming the gate insulating film 303, a polysilicon film having a conductivity thereon to form a gate wiring 304 by patterning. (図3(A)) (FIG. 3 (A))
【0034】 [0034]
なお、本実施例ではゲート配線としてN型導電性を持たせたポリシリコン膜を利用するが、材料はこれに限定されるものではない。 In the present embodiment utilizes a polysilicon film to have a N-type conductivity as the gate wiring, the material is not limited thereto. 特に、ゲート配線の抵抗を下げるにはタンタル、タンタル合金又はタンタルと窒化タンタルとの積層膜を用いることも有効である。 In particular, the lower the resistance of the gate wiring is also effective to use tantalum, a laminated film of a tantalum alloy or tantalum and tantalum nitride. さらに低抵抗なゲート配線を狙うならば銅や銅合金を用いても有効である。 If further aim for low resistance gate line also using copper or a copper alloy is effective.
【0035】 [0035]
図3(A)の状態が得られたら、N型導電性又はP型導電性を付与する不純物を添加して不純物領域306を形成する。 After obtaining the state in FIG. 3 (A), by adding an impurity imparting N-type conductivity or a P-type conductivity to form an impurity region 306. この時の不純物濃度で後にLDD領域の不純物濃度が決定する。 The impurity concentration of the later an LDD region with an impurity concentration at this time is determined. 本実施例では1×10 18 atoms/cm 3の濃度で砒素を添加するが、不純物も濃度も本実施例に限定される必要はない。 Although the addition of arsenic at a concentration of 1 × 10 18 atoms / cm 3 in the present embodiment, impurities concentration need not be limited to this embodiment.
【0036】 [0036]
次に、ゲート配線の表面に5〜10nm程度の薄い酸化シリコン膜307を形成する。 Next, a thin silicon oxide film 307 of about 5~10nm the surface of the gate wiring. これは熱酸化法やプラズマ酸化法を用いて形成すれば良い。 This may be formed using a thermal oxidation method or a plasma oxidation method. この酸化シリコン膜307の形成には、次のサイドウォール形成工程でエッチングストッパーとして機能させる目的がある。 The formation of the silicon oxide film 307, there is a purpose to function as an etching stopper at the next side wall formation step.
【0037】 [0037]
エッチングストッパーとなる酸化シリコン膜307を形成したら、窒化シリコン膜を形成してエッチバックを行い、サイドウォール308を形成する。 After forming the silicon oxide film 307 serving as an etching stopper, etched back to form a silicon nitride film to form sidewalls 308. こうして図3(B)の状態を得る。 Thus, the state of FIG. 3 (B).
【0038】 [0038]
なお、本実施例ではサイドウォールとして窒化シリコン膜を用いたが、ポリシリコン膜やアモルファスシリコン膜を用いることもできる。 In this embodiment the silicon nitride film is used as the sidewall, it is also possible to use a polysilicon film or an amorphous silicon film. 勿論、ゲート配線の材料が変われば、それに応じてサイドウォールとして用いることのできる材料の選択幅も広がることは言うまでもない。 Of course, if Kaware material of the gate wiring, it is needless to say that the selection range of the material also spreads which can be used as the sidewall accordingly.
【0039】 [0039]
次に、再び先程と同一導電型の不純物を添加する。 Then added impurities of the same conductivity type and the previous again. この時に添加する不純物濃度は先程の工程よりも高い濃度とする。 Impurity concentration to be added at this time to a higher concentration than the previous step. 本実施例では不純物として砒素を用い、濃度は1×10 21 atoms/cm 3とするがこれに限定する必要はない。 Using arsenic as an impurity in the present embodiment, the concentration is not required but a 1 × 10 21 atoms / cm 3 to be limiting. この不純物の添加工程によりソース領域309、ドレイン領域310、LDD領域311及びチャネル形成領域312が画定する。 Source region 309 by adding step of the impurity, the drain region 310, LDD regions 311 and a channel formation region 312 defines. (図3(C)) (FIG. 3 (C))
【0040】 [0040]
こうして各不純物領域が形成されたらファーネスアニール、レーザーアニール又はランプアニール等の手段により不純物の活性化を行う。 Thus furnace annealing After each impurity region is formed, the impurity is activated by means such as laser annealing or lamp annealing.
【0041】 [0041]
次に、ゲート配線304、ソース領域309及びドレイン領域310の表面に形成された酸化シリコン膜を除去し、それらの表面を露呈させる。 Then, the gate wiring 304, to remove the silicon oxide film formed on the surface of the source region 309 and drain region 310, to expose their surfaces. そして、5nm程度のコバルト膜313を形成して熱処理工程を行う。 Then, a heat treatment step to form a cobalt film 313 of about 5 nm. この熱処理によりコバルトとシリコンとの反応が起こり、シリサイド層(コバルトシリサイド層)314が形成される。 Reaction between the cobalt and silicon occurs by the heat treatment, the silicide layer (cobalt silicide layer) 314 is formed. (図3(D)) (FIG. 3 (D))
【0042】 [0042]
この技術は公知のサリサイド技術である。 This technique is known salicide technology. 従って、コバルトの代わりにチタンやタングステンを用いても構わないし、熱処理条件等は公知技術を参考にすれば良い。 Thus, It may be used titanium or tungsten in place of cobalt, heat treatment conditions and the like may be a known technique referred to. 本実施例ではランプアニールを用いて熱処理工程を行う。 Performing a heat treatment process using a lamp annealing in the present embodiment.
【0043】 [0043]
こうしてシリサイド層314を形成したら、コバルト膜313を除去する。 After thus forming the silicide layer 314, cobalt film is removed 313. その後、1μm厚の層間絶縁膜315を形成する。 Thereafter, an interlayer insulating film 315 of 1μm thickness. 層間絶縁膜315としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は樹脂膜を用いれば良い。 The interlayer insulating film 315, a silicon oxide film, a silicon nitride film, may be used a silicon oxynitride film or a resin film. また、これらの絶縁膜を積層しても良い。 It is also possible to stacking these insulating films.
【0044】 [0044]
次に、層間絶縁膜315にコンタクトホールを形成してアルミニウムを主成分とする材料でなるソース配線316及びドレイン配線317を形成する。 Next, a source wiring 316 and a drain wiring 317 made of a material containing aluminum as its main component by forming a contact hole in the interlayer insulating film 315. 最後に素子全体に対して水素雰囲気中で300℃2時間のファーネスアニールを行い、水素化を完了する。 Finally performed furnace annealing of 300 ° C. 2 hours in a hydrogen atmosphere for the entire device to complete the hydrogenation.
【0045】 [0045]
こうして、図3(E)に示す様なTFTが得られる。 Thus, the TFT such as shown in FIG. 3 (E) is obtained. なお、本実施例で説明した構造は一例であって本願発明を適用しうるTFT構造はこれに限定されない。 The structure described in this embodiment is a TFT structure that can apply the present invention an example is not limited to this. 従って、公知のあらゆる構造のTFTに対して適用可能である。 Therefore, it is applicable to known TFT of any structure.
【0046】 [0046]
勿論、トップゲート構造に限らず、逆スタガ型TFTに代表されるボトムゲート構造に対しても容易に適用することが可能である。 Of course, not limited to the top gate structure, it is possible to easily applied to a bottom gate structure represented by inverted staggered TFT.
【0047】 [0047]
また、本実施例ではNチャネル型TFTを例にとって説明したが、Pチャネル型TFTを作製することも容易である。 Further, in the present embodiment it has been described as an example N-channel type TFT, and it is also easy to produce a P-channel type TFT. さらに同一基板上にNチャネル型TFTとPチャネル型TFTとを形成して相補的に組み合わせ、CMOS回路を形成することも可能である。 Complementarily combined further to form the N-channel type TFT and the P-channel type TFT on the same substrate, it is also possible to form a CMOS circuit.
【0048】 [0048]
さらに、図3(E)の構造においてドレイン配線317と電気的に接続する画素電極(図示せず)を公知の手段で形成すればアクティブマトリクス型表示装置の画素スイッチング素子を形成することも容易である。 Furthermore, it is also easy to form a pixel switching element of an active matrix display device by forming 3 the structure pixel electrode drain lines 317 electrically connected in the (E) (not shown) in a known means is there.
【0049】 [0049]
即ち、本願発明は液晶表示装置やEL(エレクトロルミネッセンス)表示装置などの電気光学装置の作製方法としても非常に有効な技術である。 That is, the present invention is very effective technique as a method for manufacturing an electro-optical devices such as liquid crystal display devices and EL (electroluminescence) display device.
【0050】 [0050]
(実施例3) (Example 3)
本実施例では実施例1とは異なる方法で単結晶シリコン薄膜を形成する例について説明する。 It describes an example of forming a single crystal silicon thin film in a different manner than in Example 1 in the present embodiment. 説明には図7を用いる。 The description is made with reference to FIG 7.
【0051】 [0051]
本実施例では、N型又はP型の単結晶シリコン基板701上に実施例1と同様の陽極酸化法により多孔質シリコン層702を形成する。 In this embodiment, the N-type or P-type similar anodic oxidation method as in Example 1 on the single crystal silicon substrate 701 to form a porous silicon layer 702. そして、多孔質シリコン層702上にアモルファスシリコン層703を形成する。 Then, an amorphous silicon layer 703 on the porous silicon layer 702. アモルファスシリコン層703の形成方法は減圧熱CVD法、プラズマCVD法又はスパッタ法のいずれかの手法を用いれば良い。 The method of forming the amorphous silicon layer 703 is a low pressure CVD method, it may be used either method of the plasma CVD method or a sputtering method.
【0052】 [0052]
また、アモルファスシリコン層703の膜厚は15〜100nm(代表的には25〜70nm)で良い。 The thickness of the amorphous silicon layer 703 may be 15 to 100 nm (typically 25~70nm is).
【0053】 [0053]
本実施例の様に多孔質シリコン層上にアモルファスシリコン層を成膜すると、多孔質シリコン層の表面孔内部(但し主表面から10〜50nm程度の深さまで)にアモルファスシリコンが充填される。 When forming an amorphous silicon layer on the porous silicon layer as in the present embodiment, amorphous silicon is filled in the surface pores inside of the porous silicon layer (although up 10~50nm about depth from the main surface). その様子は図7(A)の点線で囲んだ拡大図に示した通りである。 This state is as shown in enlarged view surrounded by a dotted line in FIG. 7 (A).
【0054】 [0054]
次に、アモルファスシリコン層703を設けた後で還元雰囲気における熱処理工程(本実施例では水素雰囲気で1100℃1時間)を行う。 Next, the (1100 ° C. 1 hour in a hydrogen atmosphere in this embodiment) the heat treatment step in the reducing atmosphere after forming the amorphous silicon layer 703. この工程によりアモルファスシリコン層703は結晶化するが、その際、多孔質シリコン層702の結晶状態を反映して結晶化が進行するため、結果的に単結晶シリコン層704を得ることができる。 By this step the amorphous silicon layer 703 is crystallized but, this time, the crystallization reflecting the crystalline state of the porous silicon layer 702 progresses, it is possible to obtain a result, the single crystal silicon layer 704. 勿論、熱処理工程は実施例1に示した他の条件を採用して行っても構わない。 Of course, the heat treatment step may be performed by employing the other conditions described in Example 1.
【0055】 [0055]
こうして単結晶シリコン層704を形成したら、後は実施例1の工程に従って単結晶シリコン層を有するSOI基板を作製し、さらに実施例2の工程に従ってTFTを形成すれば良い。 After thus forming a single crystal silicon layer 704, is to produce a SOI substrate having a single crystal silicon layer in accordance with the procedure of Example 1, it may be formed TFT according to yet embodiment 2 steps after. そして、そのTFTで基板上に回路を組み、様々な半導体装置を作製すれば良い。 Then, set the circuit on the substrate in the TFT, it may be prepared a variety of semiconductor devices.
【0056】 [0056]
(実施例4) (Example 4)
本実施例では多孔質シリコン層上に選択的に単結晶シリコン層を形成する場合の例について説明する。 In this embodiment describes an example in the case of selectively forming a single crystal silicon layer on the porous silicon layer. 説明には図8を用いる。 The description is made with reference to FIG 8.
【0057】 [0057]
まず、単結晶シリコン基板801上に実施例1に従って多孔質シリコン層802を形成する。 First, a porous silicon layer 802 according to example 1 on the single crystal silicon substrate 801. そして、多孔質シリコン層802を酸素雰囲気中に形成したプラズマに曝し、表面に50nm厚の酸化シリコン層803を形成する。 Then, exposed to a plasma to form a porous silicon layer 802 in an oxygen atmosphere to form a silicon oxide layer 803 of 50nm thick on the surface. この工程をプラズマ酸化工程と呼ぶ。 This step will be referred to as a plasma oxidation process. (図8(A)) (FIG. 8 (A))
【0058】 [0058]
酸化シリコン層803の膜厚は50〜100nmもあれば良い。 The thickness of the silicon oxide layer 803 may Some 50~100nm. また、本実施例ではプラズマ酸化法を用いたが、熱酸化法であっても構わないし、CVD法やスパッタ法を用いても構わない。 Although using the plasma oxidation method in the present embodiment, to may be a thermal oxidation method, it may be a CVD method, a sputtering method.
【0059】 [0059]
さらに本実施例では酸化シリコン層を例にとって説明しているが、窒化シリコン層や酸化窒化シリコン層(SiOxNyで示される)をCVD法やスパッタ法で形成して用いても良い。 While still in this embodiment is described as an example a silicon oxide layer, it may be used to form a silicon silicon nitride layer or oxynitride layer (indicated by SiOxNy) by a CVD method or a sputtering method.
【0060】 [0060]
次に、酸化シリコン層803をパターニングしてマスク804を形成する。 Next, by patterning the silicon oxide layer 803 to form a mask 804. なお、酸化シリコン層803のエッチングはフッ酸水溶液を用いたウェットエッチング処理が好ましい。 Note that the etching of the silicon oxide layer 803 is preferably a wet etching process using hydrofluoric acid aqueous solution. フッ酸水溶液ならば多孔質シリコン層802を殆どエッチングしないで、酸化シリコン層803をエッチングできる。 Without hardly etched porous silicon layer 802, if the hydrofluoric acid solution, the silicon oxide layer 803 can be etched.
【0061】 [0061]
また、マスク804と同時に開口部805が形成される。 The opening 805 at the same time as the mask 804 is formed. この開口部805は後に単結晶シリコン層を形成する箇所に設けられる。 The opening 805 is provided in place of forming a single crystal silicon layer later. (図8(B)) (FIG. 8 (B))
【0062】 [0062]
こうして図8(B)の状態が得られたら、窒素雰囲気に3%の水素を添加した雰囲気中で1150℃1時間の熱処理工程を行い、開口部805で露呈した多孔質シリコン層802の主表面近傍(マスク804の形成されていない領域)に単結晶シリコン層806を形成する。 After thus obtaining the state of FIG. 8 (B), in an atmosphere supplemented with 3% hydrogen to the nitrogen atmosphere make 1150 ° C. 1 hour heat treatment step, the main surface of the porous silicon layer 802 was exposed at the opening 805 forming a single crystal silicon layer 806 in the vicinity (region not formed with the mask 804). 詳細な熱処理条件は実施例1に従えば良い。 Detailed heat treatment conditions may According to the first embodiment. (図8(C)) (FIG. 8 (C))
【0063】 [0063]
こうして形成された単結晶シリコン層806は選択的に形成されることになるため、後で活性層としてパターニングする必要がない。 Since the single crystal silicon layer 806 thus formed, which will be selectively formed, it is not necessary to pattern later as an active layer.
【0064】 [0064]
次に、マスク804を除去した後、貼り合わせ工程に必要な酸化シリコン膜807を形成する。 Next, after removing the mask 804, to form a silicon oxide film 807 required bonding step. 本工程では5〜10nm程度の極めて薄い酸化シリコン層が形成されれば良いので、なるべく薄い酸化シリコン膜を制御性良く形成できる手段が望ましい。 Since it is sufficient to form an extremely thin silicon oxide layer of approximately 5~10nm In this step, as much as possible thin silicon oxide film with good controllability formed can means is desirable. そういった意味でプラズマ酸化法が最も好ましいと言える。 That sense in the plasma oxidation method is said to be the most preferred. 勿論、熱酸化法を用いても良いし、CVD法やスパッタ法を用いて成膜するのであっても構わない。 Of course, it may be by thermal oxidation, but may be to formed by a CVD method or a sputtering method. (図8(D)) (FIG. 8 (D))
【0065】 [0065]
こうして図8(D)の状態が得られたら、後は実施例1の工程に従って絶縁表面を有する第2基板と貼り合わせて単結晶シリコン層を有するSOI基板を作製し、さらに実施例2の工程に従ってTFTを形成すれば良い。 After thus obtaining the state of FIG. 8 (D), the will to produce a SOI substrate having a single crystal silicon layer bonded to the second substrate having an insulating surface in accordance with the steps of Example 1 after further in Example 2 step it may be formed in accordance with the TFT. そして、そのTFTで基板上に回路を組み、様々な半導体装置を作製すれば良い。 Then, set the circuit on the substrate in the TFT, it may be prepared a variety of semiconductor devices.
【0066】 [0066]
(実施例5) (Example 5)
本実施例では、本願発明のSOI基板を用いて作製された反射型液晶表示装置の例を図4に示す。 In this embodiment, an example of a reflection type liquid crystal display device manufactured using the SOI substrate of the present invention in FIG. 画素TFT(画素スイッチング素子)の作製方法やセル組工程は公知の手段を用いれば良いので詳細な説明は省略する。 A manufacturing method and the cell assembly process, detailed since well-known means may be used for the description of the pixel TFT (pixel switching element) is omitted.
【0067】 [0067]
図4(A)において11は絶縁表面を有する基板、12は画素マトリクス回路、13はソースドライバー回路、14はゲイトドライバー回路、15は対向基板、16はFPC(フレキシブルプリントサーキット)、17は信号処理回路である。 Substrate 11 having an insulating surface in FIG. 4 (A), 12 is a pixel matrix circuit, a source driver circuit 13, 14 denotes a gate driver circuit, 15 the counter substrate, 16 FPC (flexible printed circuit), 17 signal processing it is a circuit. 信号処理回路17としては、D/Aコンバータ、γ補正回路、信号分割回路などの従来ICで代用していた様な処理を行う回路を形成することができる。 Signal as the processing circuit 17, it is possible to form a circuit that performs D / A converter, gamma correction circuit, a substitute to have been such processed in a conventional IC such as a signal dividing circuit. 勿論、ガラス基板上にICチップを設けて、ICチップ上で信号処理を行うことも可能である。 Of course, the IC chip provided on a glass substrate, it is also possible to perform signal processing on an IC chip.
【0068】 [0068]
さらに、本実施例では液晶表示装置を例に挙げて説明しているが、アクティブマトリクス型の表示装置であればEL(エレクトロルミネッセンス)表示装置やEC(エレクトロクロミックス)表示装置に本願発明を適用することも可能であることは言うまでもない。 Furthermore, although this embodiment is described by taking a liquid crystal display device as an example, the present invention is applied to active if matrix display device EL (electroluminescence) display device or EC (electrochromic) display device it goes without saying also be.
【0069】 [0069]
ここで図4(A)のドライバー回路13、14を構成する回路の一例を図4(B)に示す。 Here it is shown in FIG. 4 (B) an example of a circuit constituting the driver circuits 13 and 14 in FIG. 4 (A). なお、TFT部分については既に実施例2で説明しているので、ここでは必要箇所のみの説明を行うこととする。 Since already described in Example 2 for TFT portion, where it is assumed that a description of the necessary portions only.
【0070】 [0070]
図4(B)において、401、402はNチャネル型TFT、403はPチャネル型TFTであり、401と403のTFTでCMOS回路を構成している。 In FIG. 4 (B), 401,402 is N-channel type TFT, and 403 is a P-channel TFT, and constitute a CMOS circuit TFT 401 and 403. 404は窒化シリコン膜/酸化シリコン膜/樹脂膜の積層膜でなる絶縁層、その上にはチタン配線405が設けられ、前述のCMOS回路とTFT402とが電気的に接続されている。 404 insulating layer formed of a stacked layer of the silicon nitride film / silicon oxide film / resin film, thereon is provided titanium wire 405, and the CMOS circuit described above TFT402 are electrically connected. チタン配線はさらに樹脂膜でなる絶縁層406で覆われている。 Titanium wire is covered with an insulating layer 406, further comprising a resin film. 二つの絶縁層404、406は平坦化膜としての機能も有している。 Two insulating layers 404, 406 also has functions as a flattening film.
【0071】 [0071]
また、図4(A)の画素マトリクス回路12を構成する回路の一部を図4(C)に示す。 Also, it is shown in FIG. 4 (C) a portion of a circuit constituting the pixel matrix circuit 12 of FIG. 4 (A). 図4(C)において、407はダブルゲート構造のNチャネル型TFTでなる画素TFTであり、画素領域内に大きく広がる様にしてドレイン配線408が形成されている。 In FIG. 4 (C), 407 denotes a pixel TFT formed of an N-channel type TFT of double gate structure, drain wiring 408 is formed in the manner greatly expands in a pixel region.
【0072】 [0072]
その上には絶縁層404が設けられ、その上にチタン配線405が設けられている。 Its insulating layer 404 is provided on a titanium wire 405 is provided thereon. この時、絶縁層404の一部には凹部が落とし込み部が形成され、最下層の窒化シリコン及び酸化シリコンのみが残される。 At this time, recesses darken portion in a part of the insulating layer 404 is formed, only silicon and silicon oxynitride bottom layer is left. これによりドレイン配線408とチタン配線405との間で補助容量が形成される。 Thus the auxiliary capacitance between the drain wiring 408 and a titanium wiring 405 is formed.
【0073】 [0073]
また、画素マトリクス回路内に設けられたチタン配線405はソース・ドレイン配線と後の画素電極との間において電界遮蔽効果をもたらす。 Further, the titanium wire 405 provided in the pixel matrix circuit resulting in electric field shielding effect between the pixel electrode after the source and drain lines. さらに、複数設けられた画素電極間の隙間ではブラックマスクとしても機能する。 Furthermore, the gap between the plurality obtained pixel electrode also functions as a black mask.
【0074】 [0074]
そして、チタン配線405を覆って絶縁層406が設けられ、その上に反射性導電膜でなる画素電極409が形成される。 Then, provided the insulating layer 406 to cover the titanium wiring 405, the pixel electrode 409 made of a reflective conductive film is formed thereon. 勿論、画素電極409の表面に反射率を上げるための工夫をなしても構わない。 Of course, it may be without a measure for increasing the reflectivity on the surface of the pixel electrode 409.
【0075】 [0075]
また、実際には画素電極409の上に配向膜や液晶層が設けられるが、ここでの説明は省略する。 Although the actual alignment film and a liquid crystal layer on the pixel electrode 409 is provided on, description is omitted here.
【0076】 [0076]
本願発明を用いて以上の様な構成でなる反射型液晶表示装置を作製することができる。 Can of manufacturing a reflection type liquid crystal display device having the above-described configuration using the present invention. 勿論、公知の技術と組み合わせれば容易に透過型液晶表示装置を作製することもできる。 Of course, it is also possible to produce easily a transmission type liquid crystal display device when combined with known techniques. さらに、公知の技術と組み合わせればアクティブマトリクス型のEL表示装置も容易に作製することができる。 Furthermore, it can be easily manufactured EL display device of active matrix type when combined with known techniques.
【0077】 [0077]
(実施例6) (Example 6)
本願発明は従来のIC技術全般に適用することが可能である。 The present invention can be applied to the conventional IC technologies in general. 即ち、現在市場に流通している全ての半導体回路に適用できる。 In other words, it can be applied to all of the semiconductor circuit in circulation currently on the market. 例えば、ワンチップ上に集積化されたRISCプロセッサ、ASICプロセッサ等のマイクロプロセッサに適用しても良いし、D/Aコンバータ等の信号処理回路から携帯機器(携帯電話、PHS、モバイルコンピュータ)用の高周波回路に適用しても良い。 For example, integrated RISC processors on one chip, may be applied to a microprocessor such as an ASIC processor, D / A converter such as a mobile device from a signal processing circuit (cellular phone, PHS, mobile computers) for it may be applied to a high-frequency circuit.
【0078】 [0078]
図5に示すのは、マイクロプロセッサの一例である。 Figure 5 shows an example of a microprocessor. マイクロプロセッサは典型的にはCPUコア21、RAM22、クロックコントローラ23、キャッシュメモリー24、キャッシュコントローラ25、シリアルインターフェース26、I/Oポート27等から構成される。 The microprocessor CPU core 21 typically, RAM 22, a clock controller 23, a cache memory 24, and a cache controller 25, a serial interface 26, I / O port 27 and the like.
【0079】 [0079]
勿論、図5に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。 Of course, the microprocessor shown in FIG. 5 is a simplified example, the actual microprocessor variety circuit design is performed depending on the application.
【0080】 [0080]
しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはIC(Integrated Circuit)28である。 However, it is IC (Integrated Circuit) 28 to function as a center be a microprocessor having any kind of function. IC28は半導体チップ29上に形成された集積化回路をセラミック等で保護した機能回路である。 IC28 is a functional circuit that protects the integrated circuit formed on the semiconductor chip 29 with ceramics or the like.
【0081】 [0081]
そして、その半導体チップ29上に形成された集積化回路を構成するのが本願発明の構造を有するNチャネル型TFT30、Pチャネル型TFT31である。 And that make up the formed integrated circuit on the semiconductor chip 29 is an N-channel type TFT 30, P-channel type TFT31 having the structure of the present invention. なお、基本的な回路はCMOS回路を最小単位として構成することで消費電力を抑えることができる。 The basic circuit can reduce power consumption by a CMOS circuit as a minimum unit.
【0082】 [0082]
また、本実施例に示したマイクロプロセッサは様々な電子機器に搭載されて中枢回路として機能する。 The microprocessor shown in this embodiment is mounted on various electronic devices functions as a center circuit. 代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。 Typical personal computer as an electronic apparatus, a portable information terminal device, any other household appliances and the like. また、車両(自動車や電車等)の制御用コンピュータなども挙げられる。 Also, like control computer of the vehicle (automobile, train, etc.) it can be mentioned.
【0083】 [0083]
(実施例7) (Example 7)
本願発明の電気光学装置は、様々な電子機器のディスプレイとして利用される。 Electro-optical device of the present invention is used as a display for various electronic devices. その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、プロジェクションTV、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話等)など【0084】 As such electronic equipment, a video camera, a still camera, a projector, a projection TV, a head-mounted display, a car navigation system, a personal computer, a portable information terminal (mobile computer, mobile phone, etc.), etc. [0084]
図6(A)は携帯電話であり、本体2001、音声出力部2002、音声入力部2003、表示装置2004、操作スイッチ2005、アンテナ2006で構成される。 6 (A) is a mobile phone which includes a main body 2001, an audio output portion 2002, an audio input portion 2003, a display device 2004, an operation switch 2005, and an antenna 2006. 本願発明を音声出力部2002、音声入力部2003、表示装置2004やその他の信号制御回路に適用することができる。 The present invention audio output unit 2002, an audio input portion 2003, can be applied to the display device 2004 and other signal control circuits.
【0085】 [0085]
図6(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。 FIG 6 (B) shows a video camera composed of a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106. 本願発明を表示装置2102、音声入力部2103やその他の信号制【0086】 The present invention display 2102, an audio input unit 2103 and other signal system [0086]
図6(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示装置2205で構成される。 FIG 6 (C) is a mobile computer, and a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display device 2205. 本願発明は表示装置2205やその他の信号制御回路に適用できる。 The present invention can be applied to the display device 2205 and other signal control circuits.
【0087】 [0087]
図6(D)はヘッドマウントディスプレイであり、本体2301、表示装置2302、バンド部2303で構成される。 FIG 6 (D) shows a head mount display, a main body 2301, a display device 2302, and a band portion 2303. 本発明は表示装置2302やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device 2302 and other signal control circuits.
【0088】 [0088]
図6(E)はリア型プロジェクターであり、本体2401、光源2402、表示装置2403、偏光ビームスプリッタ2404、リフレクター2405、2406、スクリーン2407で構成される。 FIG 6 (E) shows a rear type projector, a main body 2401, a light source 2402, a display device 2403, a polarizing beam splitter 2404, reflectors 2405 and 2406, and a screen 2407. 本発明は表示装置2403やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device 2403 and other signal control circuits.
【0089】 [0089]
図6(F)はフロント型プロジェクターであり、本体2501、光源2502、表示装置2503、光学系2504、スクリーン2505で構成される。 FIG 6 (F) shows a front type projector, a main body 2501, a light source 2502, a display device 2503, an optical system 2504 and a screen 2505. 本発明は表示装置2503やその他の信号制御回路に適用することができる。 The present invention can be applied to the display device 2503 and other signal control circuits.
【0090】 [0090]
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 As described above, the applicable range of the present invention can be applied to very wide, the electronic devices in all fields.
【0091】 [0091]
【発明の効果】 【Effect of the invention】
本願発明を実施することで、従来のELTRAN法ではなしえなかった5〜30nm(代表的には5〜10nm)という極めて薄い単結晶シリコン薄膜を有するSOI基板を実現することが可能となる。 By carrying out the present invention, it is possible to realize an SOI substrate having a very thin single-crystal silicon thin film that (5 to 10 nm typically) prior 5~30nm which could not have talk with ELTRAN method.
【0092】 [0092]
そして、そのSOI基板を用いて高性能でオフ電流値の小さい薄膜トランジスタを作製することが可能となり、複数のTFTで回路が組まれる全ての半導体装置の性能を向上させることが可能となる。 Then, it is possible to produce a small thin film transistor off-state current value in performance using the SOI substrate, it is possible to improve the performance of all of the semiconductor device in which a circuit of a plurality of TFT is assembled.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 SOI基板の作製工程を示す図。 FIG. 1 shows a manufacturing process of an SOI substrate.
【図2】 SOI基板の作製工程を示す図。 FIG. 2 shows a manufacturing process of an SOI substrate.
【図3】 TFTの作製工程を示す図。 FIG. 3 is a diagram illustrating a manufacturing process of a TFT.
【図4】 半導体装置(電気光学装置)の構成を示す図。 4 is a diagram showing a structure of a semiconductor device (an electro-optical device).
【図5】 半導体装置(半導体回路)の構成を示す図。 5 is a diagram showing a structure of a semiconductor device (semiconductor circuit).
【図6】 半導体装置(電子機器)の構成を示す図。 6 is a diagram showing a structure of a semiconductor device (electronic equipment).
【図7】 SOI基板の作製工程を示す図。 7 is a diagram showing a manufacturing process of an SOI substrate.
【図8】 SOI基板の作製工程を示す図。 8 shows a manufacturing process of an SOI substrate.

Claims (2)

  1. 第1基板である単結晶シリコン基板上に多孔質シリコン層を形成し、 The porous silicon layer formed in the single crystal silicon substrate which is a first substrate,
    前記多孔質シリコン層にプラズマ酸化をおこなって酸化シリコン層を形成し、 The silicon oxide layer is formed by performing plasma oxidation on the porous silicon layer,
    前記酸化シリコン層の一部をエッチングしてマスク及び開口部を形成し、 And etching a portion of the silicon oxide layer forming a mask and the opening,
    水素を含む窒素雰囲気で加熱処理を施すことにより前記開口部における前記多孔質シリコン層の表面近傍に単結晶シリコン層を形成し、 The porous monocrystalline silicon layer formed in the vicinity of the surface of the silicon layer in the opening by heat treatment in a nitrogen atmosphere containing hydrogen,
    前記マスクを除去し、 Removing the mask,
    前記単結晶シリコン層の表面近傍にプラズマ酸化をおこなって第1酸化シリコン層を形成し、 Wherein in the vicinity of the surface of the monocrystalline silicon layer to form a first silicon oxide layer by performing plasma oxidation,
    第2基板の主表面に第2酸化シリコン層を形成し、 The second silicon oxide layer is formed on the main surface of the second substrate,
    前記第1酸化シリコン層と前記第2酸化シリコン層とを接着させて前記第1基板と前記第2基板とを貼り合わせ、 Wherein the first and the silicon oxide layer and said second silicon oxide layer is bonded attaching the first substrate and the second substrate,
    前記第1基板を裏面側から研削して前記多孔質シリコン層を露呈させ、 By grinding the first substrate from the back surface to expose the porous silicon layer,
    露呈した前記多孔質シリコン層を除去して前記単結晶シリコン層を露呈させ、 The exposed on removal of the porous silicon layer to expose the single crystal silicon layer,
    水素雰囲気中で熱処理を行って露呈した前記単結晶シリコン層を平坦化させて、厚さが5〜30nmの単結晶シリコン膜を形成することを特徴とするSOI基板の作製方法。 The method for manufacturing an SOI substrate, characterized in that said exposed by heat treatment in a hydrogen atmosphere by flattening the monocrystal silicon layer, the thickness to form a monocrystalline silicon film of 5 to 30 nm.
  2. 第1基板である単結晶シリコン基板上に多孔質シリコン層を形成し、 The porous silicon layer formed in the single crystal silicon substrate which is a first substrate,
    前記多孔質シリコン層にプラズマ酸化をおこなって酸化シリコン層を形成し、 The silicon oxide layer is formed by performing plasma oxidation on the porous silicon layer,
    前記酸化シリコン層の一部をエッチングしてマスク及び開口部を形成し、 And etching a portion of the silicon oxide layer forming a mask and the opening,
    水素を含む窒素雰囲気で加熱処理を施すことにより前記開口部における前記多孔質シリコン層の表面近傍に単結晶シリコン層を形成し、 The porous monocrystalline silicon layer formed in the vicinity of the surface of the silicon layer in the opening by heat treatment in a nitrogen atmosphere containing hydrogen,
    前記マスクを除去し、 Removing the mask,
    前記単結晶シリコン層の表面近傍にプラズマ酸化をおこなって第1酸化シリコン層を形成し、 Wherein in the vicinity of the surface of the monocrystalline silicon layer to form a first silicon oxide layer by performing plasma oxidation,
    第2基板の主表面に第2酸化シリコン層を形成し、 The second silicon oxide layer is formed on the main surface of the second substrate,
    前記第1酸化シリコン層と前記第2酸化シリコン層とを接着させて前記第1基板と前記第2基板とを貼り合わせ、 Wherein the first and the silicon oxide layer and said second silicon oxide layer is bonded attaching the first substrate and the second substrate,
    前記第1基板を裏面側から研削して前記多孔質シリコン層を露呈させ、 By grinding the first substrate from the back surface to expose the porous silicon layer,
    露呈した前記多孔質シリコン層を除去して前記単結晶シリコン層を露呈させ、 The exposed on removal of the porous silicon layer to expose the single crystal silicon layer,
    水素雰囲気中で熱処理を行って露呈した前記単結晶シリコン層を平坦化させて、厚さが5〜30nmの単結晶シリコン膜を形成し、 Said single crystal silicon layer exposed by heat treatment in a hydrogen atmosphere is planarized, thickness to form a monocrystalline silicon film of 5 to 30 nm,
    前記単結晶シリコン膜を島状シリコン層として利用し、複数の薄膜トランジスタを形成することを特徴とする半導体装置の作製方法。 It said single crystal silicon film is used as the island silicon layer, a method for manufacturing a semiconductor device characterized by forming a plurality of thin film transistors.
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