JP4291079B2

JP4291079B2 - 半導体ウェハの耐衝撃性試験方法および半導体デバイスの製造方法

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Publication number: JP4291079B2
Application number: JP2003285035A
Authority: JP
Inventors: 篤俊荒川; 立一平野
Original assignee: Nippon Mining and Metals Co Ltd
Current assignee: Nippon Mining Holdings Inc
Priority date: 2003-08-01
Filing date: 2003-08-01
Publication date: 2009-07-08
Anticipated expiration: 2023-08-01
Also published as: JP2005056990A

Description

本発明は、半導体ウェハの耐衝撃性を試験する方法に関し、特に半導体デバイスの製造工程において破損する可能性の高い半導体ウェハを排除するのに適した耐衝撃性試験方法に関する。

従来、トランジスタ等の電子デバイスや、発光素子、受光素子等の光デバイス等の各種半導体デバイスは、半導体ウェハ等からなる基板を各種処理装置に順次搬送して、所定の処理を施すことにより製造される。この基板となる半導体ウェハは、例えば、単結晶インゴットから所定の厚さにスライスされ研磨・鏡面加工等の加工処理を施されるが、その厚さは非常に薄い（例えば数百μｍ）ため半導体ウェハを各種処理装置に搬送する際に割れてしまうことがある。特に、特定の結晶方位で劈開する性質を有する化合物半導体ウェハは少しの衝撃でも容易に割れてしまう。そこで、半導体デバイスを歩留まりよく製造するために、ウェハの形状やウェハの強度が重要な問題となっている。

このような問題を解決するために、例えば半導体ウェハの周縁部に所定の面取り加工を施すことでウェハ端部の形状を改善し、搬送時に受ける衝撃により半導体ウェハが破損するのを防止するようにしている。

また、所定の試験装置を用いてウェハの強度を評価し、評価結果に基づいてウェハの厚さや表面研磨状態を改善したり、各種処理装置を改善したりする試みがなされている（例えば非特許文献１，２）。
ここで、非特許文献１では、図４に示すような装置を用いてウェハの強度を測定している。すなわち、先端が鋭利なリング状の支持具４１の上にウェハ４０を配置し、ウェハの中央部を先端が半球状のピストン４２で押圧することにより、ウェハが破損するまでの力を測定している。
GaAs WAFER BREAKAGE:CAUSES AND CURES, GROWTH AND PROCESS (GaAs IC Symposium-317) Mass Production of Large-Size GaAs Wafers at FREIBERGER (GaAs Mantech Conference, May 21-24, 2001, Las Vegas, Nevada)

しかしながら、半導体ウェハによっては周縁部に面取り加工を施してもウェハが破損するのを有効に防止できない場合がある。このような場合、半導体デバイスの製造工程において基板が破損したら排除するという方法を採らざるを得ない。また、基板が早期に破損すればその後の処理工程が必要なくなるので無駄を抑えることができるが、製造工程が進むに伴いウェハに加わる力（衝撃）が蓄積されていくため製造工程の最終段階で破損することも多く、それだけ無駄が大きくなってしまう。

このため、半導体デバイスの製造工程において破損する可能性のある半導体ウェハは早期に排除されるのが望ましい。そこで、ウェハ強度を測定して所定値以上の強度を有するウェハのみを使用して半導体デバイスを製造する方法が考えられる。しかし、上述した非特許文献に開示されている方法ではウェハの中央部に力をかけたときのウェハ強度を測定するため、測定されたウェハの強度とデバイス製造工程におけるウェハの破損可能性とは相関があると一概には言えない。つまり、半導体デバイスの製造工程においてウェハの中央部の一点が押圧されることはほとんどなく、ウェハ破損の多くは周縁部に対する衝撃に起因することが経験的にわかっているため、上述したウェハ強度の測定方法ではデバイス製造工程において破損する可能性のあるウェハを有効に排除することはできないと考えられる。

本発明は、半導体デバイスの製造工程において破損する可能性の高い半導体ウェハを容易に発見できるウェハの耐衝撃性試験方法および該試験方法による検査工程を有する半導体デバイスの製造方法を提供することを目的とする。

本発明は、上記課題を解決するためになされたもので、支持台上に、基板にエピタキシャル膜を成長させてなる半導体ウェハを載置し、前記半導体ウェハ表面の端部に所定の衝撃加速度で所定の回数だけウェハ表面に対して上下方向の衝撃を印加し、そのときのウェハの破損状況により評価することを特徴とする半導体ウェハの耐衝撃性試験方法である。

なお、支持台に半導体ウェハを載置するにあたり、半導体ウェハに形成されたオリエンテーションフラットやインデックスフラットを利用して載置位置を決定するとよい。また、半導体ウェハを真空吸着により支持台に固定することで、半導体ウェハの端部に多少の衝撃を与えても半導体ウェハが解放されないようにできる。

この試験方法では、実際にデバイス製造工程において受ける頻度の高い衝撃（ウェハの端部への衝撃）を半導体ウェハに与えるようにしているので、製造工程において破損する可能性の高いウェハを効率よく発見することができる。また、本試験方法では、エピタキシャル膜の性状に起因して破損しうる半導体ウェハを発見することができるので、このような半導体ウェハを排除することで高品質の半導体ウェハのみを選別することができる。例えば、半導体ウェハのエピタキシャル膜に転位が一直線上に並んで発生している（この転位形態をスリップと呼ぶ）場合、このスリップの生じている領域を半導体デバイスの製造に用いるとデバイス特性が低下する虞があるが、本発明の耐衝撃性試験方法によればエピタキシャル膜にスリップが生じている半導体ウェハを容易に排除できるので、エピタキシャル膜に生じたスリップに起因して半導体デバイスの性能が低下する可能性は低くなる。

また、前記半導体ウェハが劈開する性質を有し、前記半導体ウェハ表面における劈開方向と垂直な直径上に位置するウェハ端部に所定の衝撃を与えるようにした。
このように、劈開方向に破損しやすい半導体ウェハに対して最も厳しい（ウェハが破損しやすい）条件で衝撃を与えることにより、試験結果の信頼性を高めることができる。

さらに、前記衝撃加速度を１．５〜７０Ｇとし、印加回数を３〜７回とするようにした。これにより、衝撃加速度が大きすぎて破損可能性の低い半導体ウェハまでもが破損してしまうのを防止できるとともに、衝撃加速度が小さすぎて破損可能性の高い半導体ウェハでも破損しないという問題を解決できる。なお、正確かつ効率的に試験を行うためには、ウェハの厚さ等を考慮して衝撃加速度および印加回数を決定すべきである。

また、半導体デバイスの製造方法において、上記耐衝撃性試験方法による半導体ウェハの検査工程を有し、前記検査工程で破損した半導体ウェハを排除し破損しなかった半導体ウェハのみをその後の工程で使用するようにした。
これにより、半導体ウェハが製造工程の途中で破損するのを防止できるので、半導体ウェハが破損することで生じる無駄を低減できるとともに、生産効率を格段に向上することができる。また、高品質のエピタキシャル膜を有する半導体ウェハのみを使用することとなるので、半導体デバイスの性能の信頼性を向上できる。

以下に、本発明を完成するに至った経緯について説明する。
本発明者等は、化合物半導体基板に所定の構造（例えばＰＩＮ構造）を有するエピタキシャル膜を成長させて得られた半導体ウェハを用いて半導体デバイスを製造する場合、ウェハに面取り加工を施しても製造工程の途中で破損することがあり、面取り加工によりウェハが破損するのを有効に防止できていないことに気付いた。さらに、鋭意検討した結果、半導体ウェハによって後の工程で割れやすいものとそうでないものがあることを見出した。

そこで、半導体デバイスの製造工程に流す前に、予め破損する可能性の高い半導体ウェハを排除するための検査工程を設け、この検査工程で合格した半導体ウェハのみを次の工程に流すようにした。また、検査工程における耐衝撃性試験方法は、できる限り実際の製造工程においてウェハが受ける衝撃に近いもので評価するのが好ましいため、ウェハの端部に所定の加速度の衝撃を所定の回数与えるようにした。

さらに、エピタキシャル膜を形成された半導体ウェハについて、エピタキシャル膜の性状と破損状況との関係を調べたところ、エピタキシャル膜にスリップが生じている半導体ウェハが破損しやすい傾向にあることが判明した。すなわち、上述した耐衝撃性試験方法で評価することで、製造工程において破損する可能性の高い半導体ウェハを排除できるとともに、エピタキシャル膜にスリップのない高品質な半導体ウェハを容易に選別できることがわかった。

次に、上述した耐衝撃性試験において、半導体ウェハに与える衝撃加速度と、回数について検討した。
まず、２インチ系の半導体ウェハに、加速度２００Ｇの衝撃を印加したところ、エピタキシャル膜にスリップが発生していない半導体ウェハであっても８０％以上が２回以内に破損してしまった。一方、加速度０．５Ｇの衝撃を与えたところ、エピタキシャル膜にスリップが発生している半導体ウェハでも１０回以内に破損しないという結果となった。これらの結果を踏まえてさらに検討を重ねた結果、衝撃加速度は１．５〜７０Ｇの範囲とし、衝撃を与える回数は３〜７回の範囲とするのが適当であるとの知見を得た。つまり、エピタキシャル膜にスリップのない半導体ウェハは破損せず、スリップのある半導体ウェハは高確率で破損することを基準に衝撃加速度と回数を上述した範囲とした。

実際には、衝撃加速度を大きくすると印加回数を少なくできるが大きくしすぎるとエピタキシャル膜にスリップの発生していない半導体ウェハでも割れやすくなり、衝撃加速度を小さくしすぎると印加回数を増やす必要があるので検査に時間がかかることとなるので、これらのことを勘案して衝撃加速度と印加回数は適宜決定されるべきである。また、半導体ウェハの厚さによっても最適となる衝撃加速度及び印加回数は変わると考えられるが、２インチ径の半導体ウェハ（一般的には２００〜４００μｍ厚）であれば、衝撃加速度および印加回数を上記範囲とすることで概ね適用することができる。

また、３インチ或いは４インチ基板の場合は、一般的には５００〜７００μｍ厚となるため、より大きな衝撃加速度（例えば１５〜１２０Ｇ）を付与して耐衝撃性試験を行うのが望ましい。

本発明によれば、支持台上に半導体ウェハを載置し、前記半導体ウェハの端部に所定の衝撃加速度で所定の回数だけ衝撃を印加（例えば、下方から１．５〜７０Ｇの衝撃加速度で３〜７回）し、そのときのウェハの破損状況により半導体ウェハの耐衝撃性を評価するようにしたので、製造工程において破損する可能性の高いウェハを効率よく発見することができる。また、エピタキシャル膜の性状（スリップ有無）に起因して破損しうる半導体ウェハを発見することができるので、このような半導体ウェハを排除することで高品質の半導体ウェハのみを選別することができる。

以下に本発明の好適な実施形態を図面に基づいて具体的に説明する。
図１は、本実施形態に係る半導体ウェハの耐衝撃性試験装置の概略構成図であり、（Ａ）上面図と（Ｂ）側面図である。この耐衝撃性試験装置は、半導体ウェハを載置するウェハ載置部と、半導体ウェハに所定の衝撃を印加する衝撃印加部とで構成される。

ウェハ載置部は金属製の試料台１０とウェハ固定治具１１，１２と、試料台表面に吸引口を設けた真空吸着装置（図示しない）を備える。半導体ウェハ１３は、ウェハのＯＦ（オリエンテーションフラット）およびＩＦ（インデックスフラット）をウェハ固定治具１１，１２に接触させることで位置決めをし、支持台１０上面に真空吸着により固定する。なお、支持台１０の上面には樹脂製のシート２０が敷設されており、半導体ウェハ１３が支持台１０に直接接触して傷つかないようにしている。

衝撃印加部はバネ支持台１５の側壁に、先端に１ｍｍ四方の金属片１７が固定された板バネ１６の他端が支持され、板バネ１６が上下に撓み可能に構成される。また、バネ支持台１５の基台にはストッパー１８が高さを調整可能に設けられており、このストッパー１８の高さを調整することで、板バネ１６のたわみ量を調整でき所望の衝撃を半導体ウェハ１３に印加できるようになっている。また、半導体ウェハの端部には金属片１７が接触する際、ほぼ面接触となる（角部があたらない）ように注意する必要がある。

上述した構成の試験装置を用いることで、半導体ウェハ１３に所望の衝撃を印加することができ、また評価の基準とする衝撃印加回数を適当に設定することで、半導体デバイスの製造工程において破損する可能性の高い半導体ウェハを容易に排除することができる。また、この試験装置では、実際に製造工程において受ける頻度の高い衝撃（ウェハの端部への衝撃）を半導体ウェハに与えるようにしているので、製造工程において破損する可能性の高いウェハを効率よく発見することができる。

次に、本実施例に係る耐衝撃性試験装置を用いて、ＰＩＮ構造のエピタキシャル膜を成長させたＩｎＰウェハについて、耐衝撃性試験を行った結果について説明する。ここで、ＩｎＰウェハには、厚さ２８０μｍ，３５０μｍで、直径２インチの半導体ウェハを使用し、印加する衝撃加速度は１２．３〜１４．６Ｇとした。

また、ＩｎＰウェハには、劈開方向にオリエンテーションフラット（ＯＦ）を形成し、オリエンテーションフラットと垂直な方向にインデックスフラット（ＩＦ）を形成した。そして、オリエンテーションフラットがウェハ固定治具１２に接し、インデックスフラットがウェハ固定治具１１に接するようにＩｎＰウェハを試験装置に載置し、ＩｎＰウェハの劈開方向と垂直に位置するウェハ端部に衝撃を与えるようにした。

図２に厚さ３５０μｍのＩｎＰウェハに対して耐衝撃性試験を行った結果を示す。エピタキシャル膜の内部・外部にスリップが生じているＩｎＰウェハは、１回で破損したものが１つ、５回で破損したものが１つ、５回で破損しなかったものが１つであった。一方、エピタキシャル膜の外部のみにスリップが生じているＩｎＰウェハは、１回で破損したものが３つ、５回で破損したものが１つ、５回で破損しなかったものが２つであった。これに対して、エピタキシャル膜にスリップが生じていないＩｎＰウェハは何れも衝撃を５回印加しても破損しなかった。

これより、外部スリップのみが生じているＩｎＰでも５回で破損しない場合がありうるので、印加する衝撃加速度を大きくすることが望ましく、そうすることでスリップが生じているＩｎＰウェハとスリップが生じていないＩｎＰウェハの差が顕著に現れると考えられる。

図３に厚さ２８０μｍのＩｎＰウェハに対して耐衝撃性試験を行った結果を示す。エピタキシャル膜の内部・外部にスリップが生じているＩｎＰウェハは４回で破損し、エピタキシャル膜の外部のみにスリップが生じているＩｎＰウェハは３回で破損した。これに対して、エピタキシャル膜にスリップが生じていないＩｎＰウェハは、５回で破損したものが１つで、残りの３つは５回で破損しなかった。

これより、印加回数が５回で破損しなかったＩｎＰウェハを合格とすることで、合格となったＩｎＰウェハはスリップが生じていないウェハのみとなる。すなわち、２８０μｍ厚のＩｎＰウェハについては今回の試験で印加した衝撃加速度が適当であるといえる。

本実施形態で説明した耐衝撃性試験方法では、エピタキシャル膜の性状（スリップ有無）に起因して破損しうるＩｎＰウェハを容易に発見することができるので、このようなＩｎＰウェハを排除することで高品質のＩｎＰウェハのみを選別することができる。また、ＩｎＰウェハの劈開方向と垂直に位置するウェハ端部に衝撃を与えるようにしているので、劈開方向に破損しやすいＩｎＰウェハに対して最も厳しい（ウェハが破損しやすい）条件で衝撃を与えることとなり、試験結果の信頼性を高めることができる。

また、上述した試験に合格したＩｎＰウェハのみをその後の工程で使用することで、ＩｎＰウェハが製造工程の途中で破損することを防止できるので、半導体ウェハが破損することで生じる無駄を低減できるとともに、生産効率を格段に向上することができる。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
例えば、外周部にチッピング（欠け）がある基板は衝撃を加えると容易に割れる傾向にあり、外周部に大きなスリップがある基板は製造工程において破損する可能性が高い（ただしエピタキシャル膜にスリップが生じている場合より破損しにくい）ので、本発明を適用することで破損しにくい基板のみを容易に選別することができる。すなわち、上記実施形態のようにエピタキシャル膜を形成した半導体ウェハだけでなく、エピタキシャル膜を形成する前の半導体基板の耐衝撃性試験方法として本発明を適用することができる。

また、半導体ウェハの種類や厚さによって印加する衝撃加速度は適宜変更するのが望ましく、また衝撃加速度に応じて合格とする衝撃印加回数を決定することでより信頼性の高い試験結果を得ることができる。

実施形態に係る耐衝撃性試験装置の概略構成図である。図１の耐衝撃性試験装置を用いて厚さ３５０μｍのＩｎＰウェハに対して耐衝撃性試験を行った結果である。図１の耐衝撃性試験装置を用いて厚さ２８０μｍのＩｎＰウェハに対して耐衝撃性試験を行った結果である。従来の耐衝撃性試験装置の一例を示す概略図である。

符号の説明

１０支持台
１１，１２ウェハ固定治具
１３半導体ウェハ
１５バネ支持台
１６板バネ
１７金属片
１８ストッパー
２０樹脂製シート

Claims

劈開する性質を有し、基板にエピタキシャル膜を成長させてなる半導体ウェハを支持台上に載置し、
前記半導体ウェハ表面における劈開方向と垂直な直径上に位置するウェハ端部に、１．５〜７０Ｇの衝撃加速度で３〜７回ウェハ表面に対して上下方向の衝撃を印加し、
そのときのウェハの破損状況により評価することを特徴とする半導体ウェハの耐衝撃性試験方法。
請求項１に記載の耐衝撃性試験方法による半導体ウェハの検査工程を有し、
前記検査工程で破損した半導体ウェハを排除し破損しなかった半導体ウェハをその後の工程で使用することを特徴とする半導体デバイスの製造方法。