JP4286998B2 - マッチトフィルタを用いた同期検出回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、無線アクセス方式として符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）方式を採用した移動通信装置において、基地局から到来する同期符号を検出するために使用されるマッチトフィルタを用いた同期検出回路に関する。
【０００２】
【従来の技術】
近年、ＣＤＭＡ方式を採用した移動通信システムが注目されている。ＣＤＭＡ移動通信システムは、スペクトラム拡散通信方式を使用するもので、例えば次のように通信を行う。
【０００３】
すなわち、送信側の通信装置は、ディジタル化された音声データや画像データを先ずＰＳＫ変調方式等のディジタル変調方式により一次変調する。次に、この変調されたデータを、拡散符号を用いてスペクトラム拡散することにより広帯域の送信信号に変換して、この広帯域送信信号を無線周波数の信号に変換し送信する。一方、受信側の通信装置は、受信した無線周波信号に対し、先ず送信側の通信装置で使用した拡散符号と同一の拡散符号を用いてスぺクトラム逆拡散を行なう。そして、この逆拡散処理後の受信信号に対し、ＰＳＫ（Phase Shift Keying）復調方式等のディジタル復調方式により一次復調を行なって受信データを再生する。
【０００４】
ＣＤＭＡ方式は、
(1) スペクトラム拡散技術を用いることで、フェージング等の通信環境の変化に対し通信品質を高く維持し易い。
(2) ＲＡＫＥ受信方式を用いることで、ソフト・ハンドオーバが可能であり通信の瞬断がなく安定したハンドオーバを実現できる。
(3) 一つの無線周波数を多数のユーザが共有することで、高い周波数利用効率を実現できる。
等の、周波数分割多元接続方式（ＦＤＭＡ：Frequency Division Multiple Access）や時分割多元接続方式（ＴＤＭＡ：Time Division Multiple Access）にはない利点を有する。
【０００５】
ところで、この種のシステムにおいて移動局として使用されるＣＤＭＡ通信装置は、通信に先立ち、基地局が送信している同期符号を検出して同期を確立する手順を実行する。例えばＡＲＩＢにより提案されているＷ−ＣＤＭＡ（Wideband-Code Division Multiple Access）システムでは、基地局が既知のシンボルを既知の拡散符号で拡散することにより同期符号を生成し、この同期符号を1st Search Codeとして各スロットに挿入して送信している。これに対し移動局は同期検出回路を備え、この同期検出回路により、基地局から到来する上記既知の同期符号を受信したのち、スロット長周期で加算してシンボル同期を検出することにより同期を確立する。
【０００６】
上記同期検出回路には、一般にマッチトフィルタが使用される。図７はマッチトフィルタの構成の一例を示すものである。マッチトフィルタは、複数段のタップが直列接続されたタップ部１と、乗算部２と、加算部３とから構成される。そして、タップ部１に受信信号が１サンプルずつシフト入力されるごとに、各タップから受信信号を引き出して乗算部２で拡散符号と乗算し、その乗算出力を加算部３で加算してフィルタの出力を得る。すなわちマッチトフィルタは、受信信号に含まれる同期符号と拡散符号との相関値を検出し、この相関値に応じた信号を出力する。したがって、この相関出力値が最大となるタイミングを検出することで、同期符号に対するシンボル同期を確立することができる。
【０００７】
ところがマッチトフィルタは、同期には有用であるものの、消費電力が大きいという欠点を有する。そこで、消費電力を低減する対策の一つとして受信信号のサンプリング周波数を下げるものが考えられる。しかし移動局は、信号処理の都合上、拡散符号チップレートの４倍程度のサンプリング周波数で受信信号をサンプリングする必要があるため、サンプリング周波数を減少させることは一般に困難である。
【０００８】
一方、消費電力を低減する他の対策として、受信信号のサンプリング周波数は減少させずに、マッチトフィルタの動作周波数のみを減少させる手法が考えられている。この手法は、例えばマッチトフィルタに入力される受信信号のサンプルを一定間隔で間引くことにより実現される。
【０００９】
しかしながら、この手法をＣＤＭＡ同期検出回路に使用すると次のような問題が発生する。すなわち、マッチトフィルタに入力される受信信号の信号波形は、波形整形用のロールフィルタを通過しているため、例えば図８に示すように波形が鈍っている。また移動局では、少なくとも時間同期が検出されるまでは波形のピーク位置は不明である。
【００１０】
このため、通常はマッチトフィルタの出力において振幅が最大となるサンプルをピーク位置として認識している。しかし、このようにすると、間引いたサンプルタイミングと波形のピークとの位置関係によっては、本来のピークよりも低い値をピークとして検出してしまう場合がある。
【００１１】
例えば、サンプルタイミングと波形のピークとの位置関係が図９（ａ）に示すような関係にある場合には、サンプルタイミング□と△のいずれのサンプルを間引いたとしても、検出されるピーク値は同程度となり同期検出特性上大きな差はない。ところが、サンプルタイミングと波形のピークとの位置関係が図９（ｂ）に示すような関係にあると、△を間引いて□をサンプルタイミングとした場合には波形の本来のピーク値を検出することができるが、逆に□を間引いて△をサンプルタイミングとした場合にはピークの検出値が本来のピーク値に比べ大幅に小さくなってしまう。
【００１２】
しかも同期検出回路では、同期検出特性を向上させるためにマッチトフィルタの後段に加算器を設け、この加算器でマッチトフィルタの相関出力を周期的に加算するようにしている。しかし、その加算周期は同期検出用の既知シンボルの間隔に等しく、拡散符号のチップ周期の自然数倍に設定されている。したがって、本来のピークよりも小さいピークを検出した場合には、周期加算の期間中に常に小さなピークが検出されて累積加算されることになるため、結果的に同期検出特性の劣化を招く。
【００１３】
【発明が解決しようとする課題】
以上述べたようにマッチトフィルタを用いた従来の同期検出回路では、間引いたサンプルタイミングと波形のピークとの位置関係によっては、本来のピークよりも小さい値をピークとして検出してしまう不具合があり、この結果同期検出特性の劣化を招く。
【００１４】
この発明は上記事情に着目してなされたもので、その目的とするところは、サンプル数の低減処理によるピーク位置の誤検出の発生をを軽減し、これにより消費電力の低減と同期検出特性の維持との両立を図ったマッチトフィルタを用いた同期検出回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために第１の発明は、所定のサンプル周期でディジタル信号に変換された受信信号をディジタル・マッチトフィルタに入力し、その相関出力をもとに前記ディジタル受信信号に含まれる同期符号を検出して同期を確立する同期検出回路において、
上記マッチトフィルタの前段に間引き処理手段を設け、この間引き処理手段により、上記ディジタル受信信号を時間方向に複数のグループに分け、これらのグループごとに相対的に異なる時間位置のサンプルを間引いて上記マッチトフィルタに入力するようにし、かつマッチトフィルタの後段に周期加算手段を設け、この周期加算手段により、上記マッチトフィルタから出力された上記各グループの相関出力を相互に加算し、その加算出力を同期符号の検出処理に供するように構成したものである。
【００１６】
また第２の発明は、マットフィルタの前段にサンプル低減処理手段を設け、このサンプル低減処理手段により、ディジタル受信信号を時間方向に複数のグループに分け、このグループ分けされたディジタル受信信号の隣接する複数のサンプルどうしを加算することでサンプル数が低減されたディジタル受信信号を生成して上記マッチトフィルタに入力する処理を、上記複数のグループごとに加算するサンプルの組み合わせを時間方向に異ならせて行うようにし、かつ上記マッチトフィルタの後段に周期加算手段を設け、上記マッチトフィルタから出力された上記各グループの相関出力を相互に加算し、その加算出力を同期符号の検出処理に供するように構成したものである。
【００１７】
したがってこれらの発明によれば、マッチトフィルタには、サンプルの間引き又はサンプルどうしの加算合成処理によりサンプル数が低減されたディジタル受信信号が入力されることになる。このため、マッチトフィルタのタップ数は低減されてこれにより回路の小型化が可能となり、しかも動作クロック周波数を減少することが可能となって、これによりマッチトフィルタにおける消費電力は低減される。
【００１８】
【発明の実施の形態】
以下、図面を参照してこの発明に係わる実施形態を説明する。
（第１の実施形態）
図１は、この発明に係わるＣＤＭＡ移動通信装置の第１の実施形態を示す回路ブロック図である。
【００１９】
同図において、マイクロホン１０ａから出力された話者の送話音声信号は、アナログ−ディジタル変換器（Ａ−Ｄ）１１ａでディジタル信号に変換されたのち、音声符号化−復号化器（Voice coder −decoder 、以後ボコーダ：Vocoder と称する）１２に入力される。ボコーダ１２は、例えば６４Ｋbps の符号化レートにより上記入力ディジタル音声信号を符号化する。
【００２０】
制御回路１３は、上記ボコーダ１２から出力された符号化ディジタル音声信号に制御信号等を付加し、これにより伝送データを作成する。この伝送データは、データ生成回路１４で誤り検出符号及び誤り訂正符号が付加されたのち、畳み込み符号化器１５にて符号化される。そして、この符号化された伝送データは、インタリーブ回路１６においてインタリーブのための処理が施される。インタリーブ回路１６から出力された伝送データは、図示しない変調回路で一次変調されたのち、スペクトラム拡散器１７で制御回路１３から指定されたチャネルに対応する拡散符号によりスペクトラム拡散されて広帯域の信号に変換される。一次変調方式には、例えばＱＰＳＫ方式が使用される。
【００２１】
このスペクトラム拡散された送信信号は、ディジタル・フィルタ１８で不要な周波数成分が除去されたのち、ディジタル−アナログ変換器（Ｄ−Ａ）１９によりアナログ送信信号に変換される。そして、このアナログ送信信号は、アナログ・フロントエンド２０で所定の無線周波数にアップコンバートされたのち所定の送信電力レベルに制御され、しかるのちアンテナ２１から図示しない基地局に向け送信される。
【００２２】
一方、アンテナ２１で受信されたスぺクトラム拡散無線信号は、アナログ・フロントエンド２０において低雑音増幅器により増幅されたのち、中間周波数又はベースバンド周波数の信号にダウンコンバートされる。そして、このアナログ・フロントエンド２０から出力された受信信号は、アナログ−ディジタル変換器（Ａ−Ｄ）２２で所定のサンプリング周期でディジタル信号に変換されたのち、ＲＡＫＥ受信機２５に入力される。
【００２３】
ＲＡＫＥ受信機２５は、ｎ（ｎ＝１，２，３，…）個のフィンガ回路３１〜３ｎと、シンボル合成器３０とを有する。各フィンガ回路３１〜３ｎはそれぞれＣＤＭＡ復調回路としての機能を有するもので、制御回路１３から指定された無線通信チャネルに対応する拡散符号を発生する。そして、この拡散符号により受信レベルの大きい所望のパスの受信信号に対しスペクトラム逆拡散処理を行うことにより、最大でｎ個のパスの受信信号をマルチパス無線信号から分離してそれぞれ再生する。シンボル合成器３０は、上記フィンガ回路３１〜３ｎから出力された逆拡散信号を、タイミング同期をとった上で選択的にシンボル合成して出力する。
【００２４】
上記ＲＡＫＥ受信機２５から出力された復調シンボルは、タイミング情報とともに図示しない一次復調回路に入力されてここで一次復調された後、デインタリーブ回路２６に入力される。そして、このデインタリーブ回路２６においてデインタリーブ処理が施される。このデインタリーブ後の復調シンボルは、ビタビ復号化器２７においてビタビ復号され、さらにこのビタビ復号後の復調シンボルは誤り訂正回路２８で誤り訂正復号処理されて受信データとなり、制御回路１３に入力される。
【００２５】
制御回路１３では、上記入力された受信データが音声データと制御データとに分離される。このうち音声データは、ボコーダ１２で音声復号されたのちディジタル−アナログ変換器（Ｄ−Ａ）１１ｂでアナログ信号に変換され、しかるのちスピーカ１０ｂから拡声出力される。
【００２６】
なお、伝送データに画像データやコンピュータ・データ等の他のエレメント・データが多重化されていた場合にも、これらのエレメント・データは制御回路１３で分離されてそれぞれのデコーダにより再生されたのち、例えばディスプレイに表示される。
【００２７】
キーパッド／ディスプレイ２９は、ユーザがダイヤルデータや制御データ等の入力及び設定を行ったり、また通信装置の動作状態に係わる種々情報を表示するために設けられている。このキーパッド／ディスプレイ２９の動作は制御回路１３により制御される。
【００２８】
ところで、前記各フィンガ回路３１〜３ｎのうち特定のフィンガ回路３１には、同期検出回路が設けてある。なお、同期検出回路は複数のフィンガに設けてもよい。
【００２９】
同期検出回路は、例えば図２に示すように、タイミング生成回路４０と、ＡＤクロック発生回路４１と、ラッチ回路４２と、マッチトフィルタ４３と、分周回路４４と、周期加算回路４５とを備えている。
【００３０】
タイミング生成回路４０は、基準動作クロックを生成してＡＤクロック発生回路４１に供給する。ＡＤクロック発生回路４１は、上記基準動作クロックをもとに、受信信号をＡ−Ｄ変換するために必要なサンプリング・クロックを生成してＡ−Ｄ変換器２２に供給する。Ａ−Ｄ変換器２２は、このサンプリング・クロックに同期して受信信号をサンプリングし、その振幅値をディジタル信号に変換する。
【００３１】
またタイミング生成回路４０は、基準動作クロックをもとに受信信号サンプルの間引き処理に必要な間引きクロックを生成してラッチ回路４２に供給する。ラッチ回路４２は、上記Ａ−Ｄ変換器２２から出力されたディジタル受信信号を、上記タイミング生成回路４０から供給された間引きクロックに同期してラッチすることによりサンプルを間引き、このサンプルを間引いた後のディジタル受信信号をマッチトフィルタ４３に入力する。
【００３２】
マッチトフィルタ４３は、分周回路４４から供給される動作クロックに同期して動作し、上記間引き処理後のディジタル受信信号と、図示しない拡散符号発生回路から発生される拡散符号との相関を求める。そして、この相関信号を周期加算回路４５に入力する。なお、分周回路４４は、ＡＤクロック発生回路４１から発生されたサンプリング・クロックを受信信号サンプルの間引き率に応じた分周比で分周することにより、上記動作クロックを生成する。
【００３３】
周期加算回路４５は、上記マッチトフィルタ４３から出力された相関信号を所定の加算周期、つまり１シンボル周期で加算して出力する。
【００３４】
次に、以上のように構成されたＣＤＭＡ同期検出回路の動作を説明する。
アナログ・フロントエンド２０から出力された受信信号は、Ａ−Ｄ変換回路２２において、ＡＤクロック発生回路４１から発生されるサンプリング・クロックに同期してサンプリングされてディジタル信号に変換される。このとき上記サンプリング・クロックの周波数は、拡散符号のチップレートの４倍に設定されている。このため、受信信号はＡ−Ｄ変換回路２２において１チップあたり４サンプルされる。
【００３５】
さて、上記Ａ−Ｄ変換回路２２から出力されたディジタル受信信号は、フィンガ回路３１においてサンプルの間引き処理が行われたのち、マッチトフィルタ４３に入力される。すなわち、タイミング生成回路４０では、周波数が上記サンプリング・クロックの１／２に設定された間引きクロックが発生され、この間引きクロックに同期してラッチ回路４２では上記ディジタル受信信号のラッチ出力動作が行われる。このため、ディジタル受信信号は、ラッチ回路４２において例えば図３（ａ）に示すように１チップあたり４サンプルから２サンプルに間引かれる。
【００３６】
しかも、この間引き処理においてディジタル受信信号は、その加算周期ごとにグループ１及びグループ２に交互にグループ分けされ、これらのグループ１，２ごとに異なるタイミングで間引きされる。
【００３７】
すなわち、タイミング生成回路４０から出力される間引きクロックは、図３（ａ）及び（ｂ）に示すように１加算周期ごとにその位相が１サンプリング周期分シフトされる。したがって、Ａ−Ｄ変換回路２２から出力されたディジタル受信信号は、ある加算周期では図３（ａ）に示すように○に示すタイミングでラッチされ、次の加算周期では図３（ｂ）に示すように上記図３（ａ）のラッチタイミングに対し１サンプル周期分だけシフトされたタイミングでラッチされる。そして、以後加算周期ごとに上記図３（ａ）に示すタイミングによるラッチ動作と、図３（ｂ）に示すタイミングによるラッチ動作とが交互に行われる。
【００３８】
そうして間引き処理が施されたディジタル受信信号はマッチトフィルタ４３に入力され、ここで分周回路４４から供給される動作クロックに同期してサンプルごとに拡散符号と乗算されてその相関が求められる。このとき、上記動作クロックは、上記間引き処理後のディジタル受信信号のサンプル周期に対応して、周波数がサンプリング・クロックの１／２に設定されている。このため、マッチトフィルタ４３による消費電力は低減される。また、上記間引き処理後のディジタル受信信号の１加算周期におけるサンプル数は間引き前に比べ１／２になっている。このため、マッチトフィルタ４３のタップ数も１／２で済むことになり、これによりマッチトフィルタ４３の回路規模は小型化される。
【００３９】
上記マッチトフィルタ４３から出力された相関信号は、周期加算回路４５において位相情報が除去されたのち、上記加算周期ずつ規定数のスロット期間に亘り加算される。すなわち、グループ１及びグループ２の各相関信号が相互に複数周期分加算され、その加算信号が同期検出に供されることになる。このため、周期加算回路４５から出力される加算相関信号には、グループ１の相関信号成分とグループ２の相関信号成分が共に含まれることになる。したがって、この加算相関信号を用いて同期検出を行うことで、間引き前のディジタル受信信号を用いる場合と同等のピーク値を検出することが可能となる。
【００４０】
以上述べたように第１の実施形態では、Ａ−Ｄ変換回路２２から出力されたディジタル受信信号のサンプルを１／２に間引いた後マッチトフィルタ４３に入力するようにし、しかもこの間引き処理に際し、ディジタル受信信号をその加算周期ごとにグループ１及びグループ２に分け、これらのグループごとに間引きタイミングを異ならせるようにしている。
【００４１】
したがって、マッチトフィルタ４３の動作周波数を、間引き処理を行わない場合に比べて１／２に低減することができ、これによりマッチトフィルタによる消費電力を低減することができる。また、間引き処理後のディジタル受信信号の１加算周期におけるサンプル数は間引き前に比べ１／２になり、この結果マッチトフィルタ４３のタップ数を半減してマッチトフィルタ４３の回路規模を小型化することができる。しかも、間引きタイミングをグループ１とグループ２で異ならせたので、間引き前のディジタル受信信号を用いて同期検出を行う場合と同等のピーク値を検出することができ、これにより同期検出性能についても高く保持することができる。
【００４２】
（第２の実施形態）
この発明に係わる第２の実施形態は、ディジタル受信信号の隣接する２サンプルどうしを加算することで、ディジタル受信信号を４サンプルから２サンプルに間引くようにし、かつこの間引き処理に際し、ディジタル受信信号をその加算周期ごとにグループ１，２に分け、これらのグループ１，２ごとに上記加算対象の２サンプルの位置を異ならせるようにしたものである。
【００４３】
図４は、この発明の第２の実施形態に係わる同期検出回路の構成を示す回路ブロック図である。なお、同図において前記図２と同一部分には同一符号を付して詳しい説明は省略する。
【００４４】
この実施形態の同期検出回路には、タイミング生成回路５０と、バッファ回路５１と、バッファ制御回路５２とが設けてある。タイミング生成回路５０は、基準動作クロックを生成してＡＤクロック発生回路４１に供給するとともに、バッファ制御回路５２に対し加算周期を示すタイミング信号を供給する。
【００４５】
バッファ回路５１は、上記Ａ−Ｄ変換器２２から出力されたディジタル受信信号を一旦書き込んだのち隣接する２サンプル同士を加算する処理を行い、しかるのちこの加算処理後のディジタル受信信号を読み出してマッチトフィルタ４３に入力する。バッファ制御回路５２は、上記タイミング生成回路５０から発生される加算周期を示すタイミング信号と、ＡＤクロック発生回路４１から発生されるサンプリング・クロックに同期して、上記バッファ回路５１の動作に必要なクロック及び制御信号を生成し、これをバッファ回路５１に与える。
【００４６】
次に、このように構成されたＣＤＭＡ同期検出回路の動作を説明する。
Ａ−Ｄ変換回路２２から出力されたディジタル受信信号は、Ａ−Ｄ変換回路２２のサンプリング・タイミングに同期してバッファ回路５１に書き込まれる。そして、その隣接する２サンプル同士が例えば図５（ａ）に示すようにメモリ上で加算されて１サンプルに減らされた後、この加算後のサンプルが読み出されてマッチトフィルタ４３に入力される。
【００４７】
また、このサンプル削減処理に際しバッファ回路５１では、バッファ制御回路５２から出力される加算周期を示すタイミング信号に従い、ディジタル受信信号がその加算周期ごとにグループ１及びグループ２に交互にグループ分けされる。そして、これらのグループ１，２ごとに、加算処理対象の２サンプルの組み合わせ位置が１サンプル分シフトされる。
【００４８】
例えば、ある加算周期においては、図５（ａ）に示すように先頭のサンプルから２サンプルずつを組み合わせてその加算が順次行われ、その加算後のサンプルがマッチトフィルタ４３へ出力される。一方、次の加算周期においては、図５（ｂ）に示すように先頭から２番目のサンプルから２サンプルずつを組み合わせてその加算が順次行われ、その加算後のサンプルがマッチトフィルタ４３へ出力される。
【００４９】
マッチトフィルタ４３では、前記第１の実施形態と同様に、分周回路４４から供給される動作クロックに同期して、上記バッファ回路５１から供給されたディジタル受信信号が、サンプルごとに拡散符号と乗算されてその相関が求められる。このとき、上記動作クロックは、上記間引き処理後のディジタル受信信号のサンプル周期に対応して、周波数がサンプリング・クロックの１／２に設定されている。このため、マッチトフィルタ４３による消費電力は低減される。また、上記間引き処理後のディジタル受信信号の１加算周期におけるサンプル数は間引き前に比べ１／２になっている。このため、マッチトフィルタ４３のタップ数も１／２で済むことになり、これによりマッチトフィルタ４３の回路規模は小型化される。
【００５０】
上記マッチトフィルタ４３から出力された相関信号は、周期加算回路４５において位相情報が除去されたのち、上記加算周期ずつ規定数のスロット期間に亘り加算される。すなわち、グループ１及びグループ２の各相関信号が相互に複数周期分加算され、その加算信号が同期検出に供されることになる。このため、周期加算回路４５から出力される加算相関信号には、グループ１の相関信号成分とグループ２の相関信号成分が共に含まれることになる。したがって、この加算相関信号を用いて同期検出を行うことで、サンプル削減前のディジタル受信信号を用いる場合と同等のピーク値を検出することが可能となる。
【００５１】
以上述べたように第２の実施形態では、Ａ−Ｄ変換回路２２から出力されたディジタル受信信号のサンプルを、バッファ回路５１で１／２に削減した後マッチトフィルタ４３に入力するようにし、しかもこのサンプル削減処理に際し、ディジタル受信信号をその加算周期ごとにグループ１及びグループ２に分け、これらのグループ１，２ごとに加算対象の２サンプルの組み合わせ位置を１サンプル分シフトするようにしている。
【００５２】
したがって、この第２の実施形態においても、マッチトフィルタ４３の動作周波数を、間引き処理を行わない場合に比べて１／２に低減することができ、これによりマッチトフィルタによる消費電力を低減することができる。また、間引き処理後のディジタル受信信号の１加算周期におけるサンプル数は間引き前に比べ１／２になり、この結果マッチトフィルタ４３のタップ数を半減してマッチトフィルタ４３の回路規模を小型化することができる。
【００５３】
しかも、加算対象の２サンプルの組み合わせ位置をグループ１，２間で１サンプル分シフトするようにしたので、サンプル数を削減する前のディジタル受信信号を用いて同期検出を行う場合と同等のピーク値を検出することができ、これにより同期検出性能についても高く保持することができる。
【００５４】
なお、この発明は上記各実施形態に限定されるものではない。例えば、前記各実施形態では、マッチトフィルタ４３に入力するディジタル受信信号のサンプル数を１／２に削減するようにしたが、１／３以下に削減するようにしてもよい。間引き率を高くすればするほど、マッチトフィルタ４３の消費電力は低減され、またマッチトフィルタのタップ数が低減されて回路は小型化される。しかしその一方で、間引き率が高くなるほど周期加算回路４５における加算期間を長く設定する必要があるため、両者のバランスのもとに間引き率を設定するとよい。
【００５５】
また、前記実施形態では同期検出回路をフィンガ回路の一つ又は複数に内蔵させた場合を例にとって説明した。しかし、同期検出回路は例えば図６の３ｚに示すようにフィンガ回路３１〜３ｎとは独立して設けてもよい。このように構成すると、フィンガ回路３１〜３ｎの一つ又は複数を同期検出用として使用する必要がなくなるので、すべてのフィンガ回路３１〜３ｎをデータ受信用として使用することが可能となる。
【００５６】
その他、ＣＤＭＡ移動通信装置の種類やその構成は勿論のこと、間引き処理回路及びサンプル削減処理回路の構成や、処理手順とその内容等についても、この発明の要旨を逸脱しない範囲で種々変形して実施できる。
【００５７】
【発明の効果】
以上詳述したようにこの発明では、マッチトフィルタの前段に間引き処理手段を設け、この間引き処理手段により、上記ディジタル受信信号を時間方向に複数のグループに分け、これらのグループごとに相対的に異なる時間位置のサンプルを間引いて上記マッチトフィルタに入力するか、又はマットフィルタの前段にサンプル低減処理手段を設け、このサンプル低減処理手段により、ディジタル受信信号を時間方向に複数のグループに分け、このグループ分けされたディジタル受信信号の隣接する複数のサンプルどうしを加算することでサンプル数が低減されたディジタル受信信号を生成して上記マッチトフィルタに入力する処理を、上記複数のグループごとに加算するサンプルの組み合わせを時間方向に異ならせて行うようにし、かつマッチトフィルタの後段に周期加算手段を設け、この周期加算手段により、上記マッチトフィルタから出力された上記各グループの相関出力を相互に加算し、その加算出力を同期符号の検出処理に供するように構成している。
【００５８】
したがってこの発明によれば、サンプル数の低減処理によりピーク位置の誤検出が生じないようにすることができ、これにより消費電力の低減と同期検出特性の維持との両立を図ったマッチトフィルタを用いた同期検出回路を提供することができる。
【図面の簡単な説明】
【図１】 この発明に係わるＣＤＭＡ移動通信装置の構成を示す回路ブロック図。
【図２】 この発明に係わるＣＤＭＡ同期検出回路の第１の実施形態を示す回路ブロック図。
【図３】 図２に示した回路の動作説明に使用するための図。
【図４】 この発明に係わるＣＤＭＡ同期検出回路の第２の実施形態を示す回路ブロック図。
【図５】 図４に示した回路の動作説明に使用するための図。
【図６】 この発明に係わるＣＤＭＡ同期検出回路の他の実施形態を示す回路ブロック図。
【図７】 マッチトフイルタの構成の一例を示す図。
【図８】 波形整形用のロールオフフィルタを通過した受信信号波形を示す図。
【図９】 従来回路の動作説明に使用するための図。
【符号の説明】
１…タップ部
２…乗算部
３…加算部
１１ａ，２２…アナログ−ディジタル変換器（Ａ−Ｄ）
１１ｂ，１９…ディジタル−アナログ変換器（Ｄ−Ａ）
１２…音声符号化−復号化器（ボコーダ）
１３…制御回路
１４…データ生成回路
１５…畳み込み符号化器
１６…インタリーブ回路
１７…スペクトラム拡散器
１８…ディジタル・フィルタ
２０…アナログ・フロントエンド
２１…アンテナ
２５…ＲＡＫＥ受信機
２６…デインタリーブ回路
２７…ビタビ復号化器
２８…誤り訂正回路
２９…キーパッド／ディスプレイ
３０…シンボル合成器
３１〜３ｎ…フィンガ回路
３ｚ…同期検出回路
４０，５０…タイミング生成回路
４１…ＡＤクロック発生回路
４２…ラッチ回路
４３…マッチトフィルタ
４４…分周回路
４５…周期加算回路
５１…バッファ回路
５２…バッファ制御回路

Claims (2)

1. 所定のサンプリング周期でディジタル信号に変換された受信信号をディジタル・マッチトフィルタに入力し、その相関出力をもとに前記ディジタル受信信号に含まれる同期符号を検出して同期を確立する同期検出回路において、
   前記ディジタル受信信号を時間方向に複数のグループに分け、これらのグループごとに相対的に異なる時間位置のサンプルを間引いて前記マッチトフィルタに入力する間引き処理処理手段と、
   前記マッチトフィルタから出力された前記各グループの相関出力を相互に加算しその加算出力を前記同期符号の検出処理に供する周期加算手段とを具備したことを特徴とするマッチトフィルタを用いた同期検出回路。
2. 所定のサンプリング周期でディジタル信号に変換された受信信号をディジタル・マッチトフィルタに入力し、その相関出力をもとに前記ディジタル受信信号に含まれる同期符号を検出して同期を確立する同期検出回路において、
   前記ディジタル受信信号を時間方向に複数のグループに分け、このグループ分けされたディジタル受信信号の隣接する複数のサンプルどうしを加算することでサンプル数が低減されたディジタル受信信号を生成して前記マッチトフィルタに入力する処理を、前記複数のグループごとに加算するサンプルの組み合わせを時間方向に異ならせて行うサンプル低減処理手段と、
   前記マッチトフィルタから出力された前記各グループの相関出力を相互に加算しその加算出力を前記同期符号の検出処理に供する周期加算手段とを具備したことを特徴とするマッチトフィルタを用いた同期検出回路。

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