JP4260263B2 - Semiconductor device - Google Patents

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JP4260263B2
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仁久 佐藤
啓一 大川
俊章 守田
正博 小泉
宗久 岸本
利宣 平島
良一 梶原
俊幸 波多
滋 石井
和弥 高橋
靖司 高橋
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株式会社ルネサステクノロジ
株式会社ルネサス東日本セミコンダクタ
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a package structure capable of reducing the mounting resistance. SOLUTION: First metal members (lead terminals 5, 6) are connected to a first electrode (a source electrode 2) of a semiconductor element (a semiconductor chip 1) via first metal bodies (Au bumps 8) including a noble metal, and a second metal member (a die terminal 7) is connected to a second electrode (a rear electrode 4) via second metal bodies (plated with noble metal 14 and Ag 15). Thereby, a drastic decrease in the mounting resistance such as 1 mΩ or lower can be achieved.

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置に係り、特に実装抵抗の低減に好適な半導体パッケージ構造に関する。 The present invention relates to a semiconductor device, of a preferred semiconductor package structure, particularly the reduction of mount resistors.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来のトランジスタパッケージの一例として、特開平8−64634号公報に開示されているものがある。 As an example of a conventional transistor packages, there is disclosed in Japanese Patent Laid-Open No. 8-64634. 熱放散用のヘッダに電子回路が形成された半導体チップが裏面電極側で半田により接合されている。 The semiconductor chip electronic circuit in the header of the heat dissipation is formed is bonded by solder on the back electrode side. チップの回路形成面側のAl電極には、バンプが形成され、インナーリードが電気的及び機械的に接続されている。 The Al electrodes of the circuit forming surface of the chip, bumps are formed, the inner leads are electrically and mechanically connected. また、ヘッダにもインナーリードが接続され、チップ及びヘッダとリードの一部を覆うように樹脂で封止されている。 Further, the inner leads are connected to the header, it is sealed with resin so as to cover a portion of the chip and the header and the leads. このとき、バンプが半田の場合はリード側に錫(Sn),金(Au),半田等をめっきしてバンプの半田を溶融して接合し、バンプがAuの場合にはリード側に錫をめっきしてAu−Sn共晶反応によって接合している。 At this time, the tin in the lead side when bumps of solder (Sn), gold (Au), joined by melting the solder bumps by plating the solder, when the bump is Au is a tin lead side plating to have joined by Au-Sn eutectic reaction. インナーリードは、ソース電極,ドレイン電極,ゲート電極用の3本で構成され、ソース電極用リードは櫛歯形状に加工されている。 Inner leads, the source electrode, the drain electrode, is composed of three gate electrodes, the source electrode lead is processed into a comb-tooth shape. ヘッダには、樹脂まで貫通する開口部が形成されている。 The header, opening through until the resin is formed.
【0003】 [0003]
他の従来例として、特開平5−121615 号公報に開示されているワイヤレス構造の表面実装型半導体パッケージがある。 As another conventional example, there is a surface mount type semiconductor package of wireless structure disclosed in JP-A-5-121615. 3つの外部接続端子が半導体チップの電極端子に接続されている。 Three external connection terminal is connected to the electrode terminals of the semiconductor chip. チップ上面の2つの電極と外部接続端子はAuボールを熱圧着することにより接続されている。 Two electrodes and the external connection terminals of the chip the upper surface are connected by thermocompression bonding the Au ball. 配線基板への実装は、チップ搭載部から前後に導出されたリード端子の先端領域を基板の端子に半田付けして行われる。 Mounting on the circuit board is performed distal region of the lead terminals are led out to the back and forth from the chip mounting portion is soldered to terminals of the substrate.
【0004】 [0004]
また、従来の標準的な表面実装型半導体パッケージにおいては、ドレイン用リードのヘッダに半導体チップが半田により接着され、半導体チップのソース及びゲート電極と外部接続端子のソース及びゲート用リード間がAlワイヤのボンディングにより結線されている。 Further, in the conventional standard surface mount type semiconductor package, it is bonded a semiconductor chip solder drain lead header, the semiconductor chip source and gate electrodes and the external connection source and the lead between the Al wire gate terminal of They are connected by bonding. チップ及び各リードとヘッダの一部が樹脂でモールドされている。 Some of the chip and the leads and headers are molded with resin. 樹脂パッケージの底面にヘッダが露出して配線基板に接続可能な構造となっており、その大きさは樹脂モールドのサイズより大きく設定されている。 The bottom surface of the resin package to expose the header has a connectable structure to a wiring substrate, its size is set to be larger than the size of the resin mold.
【0005】 [0005]
また、半導体チップの従来のチップ・ダイ接続構造においては、Cu基合金の部材にチップを固着したときチップに高い応力を発生させないために、降伏強度の低いPbリッチな半田やAg粒子を混入した導電性樹脂による接着構造が採用されていた。 Further, in the conventional chip die connection structure of the semiconductor chip, in order to prevent the occurrence of high stress on the chip when fixing a chip member of the Cu-based alloy, mixed with a low yield strength Pb-rich solder and Ag particles bond structure by the conductive resin has been employed.
【0006】 [0006]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
従来の縦型半導体素子の表面実装型プラスチックパッケージにおけるパッケージの実装抵抗は、ワイヤボンディング構造で数十〜十数mΩであった。 Mount resistor package in the surface-mount plastic package of the conventional vertical type semiconductor device was several tens to several tens of mΩ in the wire bonding structure. 半導体技術の進歩により、素子のオン抵抗が年々減少し、現状は数十〜数mΩ/cm 2のデバイスが開発されつつあり、将来はさらに低抵抗化が進められると予測される。 Advances in semiconductor technology, decreasing the on-resistance of the device every year, current is getting several ten to several milliohms / cm 2 devices have been developed, is expected to future low resistance proceeds further. その場合、実装抵抗がデバイス抵抗より大きくなるため、半導体パッケージの性能向上を図るためには、実装抵抗の低減が不可欠となる。 In this case, since the mount resistors is greater than the device resistance, in order to improve the performance of the semiconductor package, reducing the mounting resistance is indispensable. この半導体パッケージのオン抵抗に着眼した公知例が上記特開平8−64634号公報に開示されているが、この公知例は挿入実装型パッケージで提案されている。 This is known example of focusing on on-resistance of the semiconductor package is disclosed in JP-A Hei 8-64634, this known example has been proposed an insertion mount packages. 挿入実装型は、パッケージサイズに制約がなく、しかも基板とリードの接合が構造的に強固であるため、厚肉で大型サイズのヘッダを使用でき、リードも厚肉のものを使用できる。 Insertion mounting type, no restriction on the package size, and since the bonding between the substrate and the lead is structurally rigid, can use a header of a large size in the thick, can be used as the lead is also thick. このため、実装抵抗の低減は比較的容易である。 Therefore, the mounting drag reduction is relatively easy. しかし、表面実装型パッケージは、樹脂匡体の両サイドから導出されたリードが、その先端部で基板の端子と小さい面積の面同士で半田接続される構造であるため、挿入実装型に比べて接合部の疲労強度が弱いという性質がある。 However, surface mount packages, lead extending from both sides of the resin enclosure is for a structure that is solder-connected surface contact terminals and a small area of ​​the substrate at its distal end, as compared to the insertion mounting type fatigue strength of the joint is the property that weak. このため、チップの発熱に伴うパッケージと基板間の熱歪みを柔軟なリードの変形によって吸収することが必要であり、リードの形状を薄肉で細長い形状とすることが必要である。 Therefore, it is necessary to absorb the thermal distortion between the package and the substrate with the heat generation of the chip by deformation of the flexible lead, it is necessary to elongate the lead shape thin. この場合には、リード部分の電気抵抗が大きくなるため、実装抵抗の低減は困難である。 In this case, the electric resistance of the lead portion is increased, the mounting drag reduction is difficult.
【0007】 [0007]
表面実装型の場合、チップを搭載したヘッダを直接配線基板に半田付けする構造にすれば、この問題はなくなる。 For surface mount type, when the structure to be soldered directly to circuit board headers equipped with chips, this problem is eliminated. しかし、チップ上面の電極に接続されるリードを樹脂匡体からの導出する位置と、ヘッダを導出する位置が高さの点で異なる場合、樹脂をモールドする上下金型の合わせ面が3次元構造となり、金型の加工が難しくなるという問題がある。 However, when different lead connected to the electrode of the chip upper surface and a position deriving from the resin enclosure, in terms of the position in height to derive a header, mating surfaces of the upper and lower dies for molding the resin three-dimensional structure next, there is a problem that machining of the mold becomes difficult. この問題は、特にリードフレームが、パッケージの多数個取りを目的としたマトリックスフレーム(X,Y方向に配置)の場合に顕著となる。 This problem is particularly lead frame becomes remarkable when the matrix frame for the purpose of multi-cavity packages (X, arranged in Y-direction). ヘッダを小さくして樹脂匡体内に納めればこの問題はなくなるが、そうすると、ヘッダを樹脂匡体の下面に露出させるためにヘッダをモールド金型の底面に押し付けるための加圧場所をモールド内部に設ける必要がある。 This problem will not be Osamere by reducing the header resin Tadashi body, Then, the mold inside the pressurized pressure field offices for pressing the header on the bottom of the mold to expose a header to the lower surface of the resin enclosure it is necessary to provide. ヘッダが大きい場合はヘッダの開口部を利用して押し付けることが可能だが、ヘッダがチップと同等サイズの場合にはヘッダ部に押し付ける場所がなく、ヘッダを下面に露出させてモールドすることが難しくなるという問題がある。 If the header is larger but can be pressed by utilizing the opening of the header, there is no place to press the header portion when the header is a chip comparable size, it becomes difficult to mold to expose the header to the lower surface there is a problem in that. このため、ヘッダがチップと同等サイズの小型の半導体パッケージの場合には、裏面電極の外部接続端子を兼ねるヘッダを樹脂匡体内に納めた構造で組み立てることが技術的に困難である。 Therefore, if the header is a small semiconductor package chip comparable size, it is technically difficult to assemble a structure paid headers serve as the external connection terminal of the back electrode to the resin Tadashi body.
【0008】 [0008]
一方、従来において、チップ裏面とヘッダやダイ等の外部接続端子との接続は、半田接続かあるいは導電性樹脂による接着構造が採用されてきた。 On the other hand, in the conventional connection between the external connection terminal such as a chip rear surface and a header or die bonding structure by solder connection or the conductive resin has been employed. 半田接続は、電気抵抗や熱抵抗及び耐熱信頼性に優れた接続構造であるが、近年の環境問題の観点からPbレス化が要求されており、従来のPb入半田から新たなPbレス接合材料に変える必要が生じている。 The solder connection is an excellent connection structure to the electric resistance and thermal resistance and heat resistance reliability are required Pb-less from the viewpoint of recent environmental problems, new Pb-less bonding material from conventional Pb solder- need has occurred to change to. しかし、固相温度が250℃以下のPbレス半田材料は種々あるものの、パッケージの基板への搭載に耐えるような固相温度270℃以上を持つ適当なPbレス半田材料はないのが実情である。 However, although the solid phase temperature is different in Pb-less solder material 250 ° C. or less, is fact is not suitable Pb-less solder material having a solidus temperature 270 ° C. or higher to withstand the mounting to the substrate of the package . 唯一、固相温度370℃のAu−Si半田があるが、この半田は、コストが高いこと、降伏強度が高いためチップサイズが大きい場合は半田付け後の冷却過程でチップが割れてしまうという2つの理由によってチップ裏面電極用半田材として採用困難である。 Only, there is a Au-Si solder solidus temperature 370 ° C., as this solder, the high cost, if the chip size due to high yield strength is large cracked chip in the cooling process after soldering 2 it is difficult employed as a solder material for the back surface of the chip electrode by One reason. すなわち、現状、Pbレスの代替半田材がないという問題がある。 In other words, there is a problem present situation, that there is no Pb-free alternate solder material. 一方、導電性樹脂による接着は、耐熱的には短時間であれば実装に必要な270℃に耐えることができるが、接着強度が樹脂で保たれているため強度的に弱く、モールド樹脂の硬化収縮力で密着を補強しているものの、大面積のチップや高温で使用されるパッケージでは、経年変化や温度サイクルによる樹脂の劣化によって接合部の電気抵抗や熱抵抗が増加するという問題がある。 On the other hand, adhesion with the conductive resin is in the heat manner can withstand 270 ° C. required to implement if short, the strength for bonding strength is kept in the resin weak, curing of the mold resin although reinforcing the adhesion in contractile force, the packages for the chips and hot large area, there is a problem that the electric resistance and thermal resistance of the junction due to deterioration of the resin due to aging and temperature cycles increases. 特に、ヘッダやダイ(外部接続端子)が樹脂匡体の表面に露出している片面モールド構造では、チップ裏面にモールド樹脂による押し付け力が得られない構造となるため、導電性樹脂接着部の長期信頼性がさらに低くなるという問題がある。 In particular, the header and a single-sided mold structure die (external connection terminals) are exposed on the surface of the resin enclosure is, since the structure on the back surface of the chip without pressing force due to the mold resin is obtained, long conductive resin adhesive portion there is a problem that the reliability is even lower.
【0009】 [0009]
本発明は、上記の問題点を考慮してなされたものであり、実装抵抗の低減が可能なパッケージ構造を有する半導体装置を提供する。 The present invention has been made in consideration of the above problems, to provide a semiconductor device having a package structure capable of reducing the mounting resistance.
【0010】 [0010]
【課題を解決するための手段】 In order to solve the problems]
本発明による半導体装置は、まず、半導体基板と、半導体基板の表面に設けられる第1の電極と、半導体基板の裏面に設けられる第2の電極とを有する半導体素子を備える。 The semiconductor device according to the present invention, first, comprises a semiconductor substrate, a first electrode provided on the surface of the semiconductor substrate, a semiconductor element and a second electrode provided on a rear surface of the semiconductor substrate. さらに、第1の金属部材が、第1の貴金属を含む第1の金属体を介して、半導体素子の第1の電極と接続され、かつ、第2の金属部材が、第2の貴金属を含む第2の金属体を介して、第2の電極と接続される。 Further comprising a first metal member via the first metal member including a first noble metal, it is connected to a first electrode of the semiconductor element, and the second metal member, the second noble metal through the second metal member, which is connected to the second electrode.
【0011】 [0011]
本発明によれば、第1及び第2の金属部材が、それぞれ貴金属を含む金属体を介して半導体素子の電極と接続されるので、半導体パッケージの実装抵抗を低減することができる。 According to the present invention, the first and second metal members, since it is connected to the electrode of the semiconductor element respectively through a metal comprising a noble metal, it is possible to reduce the mounting resistance of the semiconductor package.
【0012】 [0012]
上記の構成において、好ましくは、外部配線と接続するための第1の金属部材の表面部分及び第2の金属部材の表面部分を略同じ平面内に位置させる。 In the above configuration, preferably, it is positioned a surface portion and a surface portion of the second metal member of the first metal member for connection with external wiring in substantially the same plane. ここで、略同じ平面とは、例えば、各種電子装置における配線基板や回路基板の電子部品取り付け面である。 Here, the substantially same plane, for example, an electronic component mounting surface of the wiring board and the circuit board in various electronic devices. これにより、半導体装置を、配線基板や回路基板などに、面実装することができる。 Thus, a semiconductor device, such as a wiring board or circuit board can be surface-mounted.
【0013】 [0013]
第1の金属体としては、半導体素子の第1の電極または第1の金属部材から突出する突起状電極がある。 As the first metal body, there is a protruding electrode which protrudes from the first electrode or the first metal member of the semiconductor element. 突起状電極としては、金(Au)または銀(Ag)などの貴金属のバンプ電極やボール状電極などが適用できる。 The protruding electrodes, such as gold (Au) or silver (Ag) noble metal bump electrode or the ball-shaped electrodes, such as can be applied. さらに、実装抵抗を低減するために好ましくは、複数の突起状電極を、第1の電極と前記第1の金属部材との接合界面の略全面において、略等間隔に配列する。 Furthermore, preferably in order to reduce the mount resistors, a plurality of projecting electrodes, in substantially the entire surface of the bonding interface between the first electrode and the first metal member, arranged at substantially regular intervals.
【0014】 [0014]
第2の金属体としては、第2の電極と第2の金属部材との接合界面に位置する金属層がある。 As the second metal body, there is a metal layer positioned on the bonding interface between the second electrode and the second metal member. 好ましくは、金属層を、第2の電極の接合表面側及び第2の金属部材の接合表面側に位置する各貴金属層が互いに接合したものとする。 Preferably, it is assumed that the metal layer, the noble metal layer located on the joining surface side of the bonding surface side and a second metal member of the second electrode are joined to each other. 貴金属層の材料としては、金(Au),銀(Ag),白金(Pt),パラジウム(Pd)などから選択される貴金属、あるいはそれを最も多く含む主成分とする合金が適用できる。 As the material of the noble metal layer, a gold (Au), silver (Ag), platinum (Pt), can be applied palladium (Pd) noble metal is selected from such an alloy which it most often include main component. また、複数種の貴金属層あるいは合金層が多層化されていても良い。 Further, plural kinds of noble metal layer or alloy layer may be multilayered. さらに、第2の電極側に位置する貴金属層と、第2の金属部材側に位置する貴金属層との間に、金(Au)または銀(Ag)などの貴金属のバンプ電極やボール状電極,樹脂と混合された銀(Ag)粒子,板状またはシート状あるいは網目状の銀(Ag)部材,凹凸あるいは空隙部を有する板状あるいはシート状の銀部材のいずれかが介在しても良い。 Furthermore, a noble metal layer positioned on the second electrode side, between the noble metal layer positioned on the second metal member side, gold (Au) or silver (Ag) noble metal bump electrode or the ball-shaped electrodes, such as, resin mixed with silver (Ag) particles, either plate-like or sheet-like or mesh-like silver (Ag) members, irregularities or plate-like or sheet-like silver member having a gap portion may be interposed. 好ましい他の金属層としては、貴金属を主成分とする固相温度400℃以上の合金層がある。 Preferred other metal layer, there is a solidus temperature 400 ° C. or higher alloy layer mainly composed of noble metal. このような合金層としては、銀(Ag)を主成分とする銀(Ag)と錫(Sn)との合金を適用できる。 Such alloy layer can be applied an alloy of silver (Ag) as a main component of silver (Ag) and tin (Sn).
【0015】 [0015]
半導体素子の第1及び第2の電極、並びに第1及び第2の金属部材においては、これらの接合表面に貴金属層を設けても良い。 First and second electrodes of the semiconductor element, and the first and second metal members may be a noble metal layer provided on these joining surfaces. この貴金属層の材料としては、金(Au),銀(Ag),白金(Pt),パラジウム(Pd)などから選択される貴金属、あるいはそれを最も多く含む主成分とする合金が適用できる。 As the material of the noble metal layer, a gold (Au), silver (Ag), platinum (Pt), can be applied palladium (Pd) noble metal is selected from such an alloy which it most often include main component. 半導体素子における第1及び第2の電極の材料としては、アルミニウム、またはアルミシリコンのようなアルミニウム合金が適用できる。 As the material of the first and second electrodes of the semiconductor device can be applied aluminum or an aluminum alloy such as aluminum silicon,.
【0016】 [0016]
また、第1及び第2の金属部材は、半導体素子の第1及び第2の電極を外部の電極,配線基板,回路基板などと電気的に接続する。 The first and second metal members, first and second electrodes to an external electrode of the semiconductor element, a wiring board electrically connected to the circuit board or the like. 例えば、第1及び第2の金属部材は、半導体パッケージの一部であるリード線,リード電極、またはダイ端子など、あるいはこれらの一部である。 For example, first and second metal members, lead is part of a semiconductor package, such as a lead electrode or die terminals, or a part thereof. そして、実装抵抗を低減するために好ましくは、第1の金属部材が、第1の電極との接合部を有する部分から延びる複数の部分を有し、この複数の部分の各々が、外部配線と接続するための表面部分を有する構成とする。 Then, preferably in order to reduce the mount resistors, the first metal member has a plurality of portions extending from the portion having a junction with the first electrode, each of the plurality of portions, and the external circuit a structure having a surface portion for connection. このような半導体装置が接続される回路基板または配線基板においては、第1の金属部材における上記のような各表面部分毎に、電気的接続のための導体部(例えば銅箔)が設けられ、かつこれらの導体部は、回路基板上または配線基板上で電気的に接続されている。 In such a circuit board or wiring board semiconductor device is connected, in each surface portion, as described above in the first metallic member, the conductor for electrical connection (e.g., copper foil) is provided, and these conductor portions are electrically connected on the circuit board or wiring board. 例えば、このような導体部としては、プリント基板における、連続した導体(例えば銅)パターンが適用できる。 For example, such conductor portion, in the printed circuit board, can be applied continuous conductor (e.g., copper) pattern.
上述したような、本発明による半導体装置の構成は、いわゆる樹脂封止型または樹脂モールド型の半導体装置のように、半導体素子と第1及び第2の金属部材とが絶縁体によって被覆される半導体装置にも実施できる。 As described above, the configuration of a semiconductor device according to the present invention, a semiconductor such as the so-called resin-sealed type or a resin molded semiconductor device, in which the first and second metal members semiconductor element is covered by an insulator It can be carried to a device. この場合、第1の金属部材における第1の電極との接合面の裏面が、外部配線と接続するための露出部分を有することが好ましい。 In this case, the back surface of the junction surface of the first electrode of the first metal member preferably has an exposed portion for connection with external wiring. このような構成に加え、半導体素子の接合面側を回路形成面(たとえば縦型半導体スイッチング素子の一方の主電流電極と制御電極が形成されている面)とし、第1の電極を主電流電極とすると良い。 In addition to such a configuration, the circuit forming surface of the bonding surface side of the semiconductor element (e.g. one surface that main current electrode and a control electrode is formed of a vertical semiconductor switching element), a first electrode main current electrode it may be set to be. なお、半導体素子と第1及び第2の金属部材とが絶縁体によって被覆される半導体装置においては、第2の金属部材における第2の電極との接合面の裏面が、外部配線と接続するための露出部分を有していても良い。 In the semiconductor device and the first and second metal members the semiconductor element is covered by an insulator, because the back surface of the junction surface between the second electrode of the second metal member is connected to the external wiring it may have an exposed part of. なお、絶縁体の材料としては、各種樹脂の他、セラミックスなどの他の絶縁性材料も適用できる。 The material of the insulator, various other resins, other insulating material such as ceramics can be applied.
【0017】 [0017]
上述した各構成は、適宜併用することができる。 Each configuration described above can be appropriately combined. また、次に述べる本発明による他の半導体装置のように、単独でも実装抵抗を低減する作用・効果を有する構成もある。 Also, like other semiconductor devices according to the described below the present invention, there is also a structure having an action and effect of reducing the mounting resistance alone.
【0018】 [0018]
すなわち、本発明による他の半導体装置としては、半導体基板の表面及び裏面にそれぞれ第1の電極及び第2の電極とを有する半導体素子が収納される半導体パッケージにおいて、上述したような、1)第2の電極と第2の金属部材とが、第2の電極の接合表面及び前記第2の金属部材の接合表面に設けられる貴金属層が互いに接合した金属層を介して接合される構成、2)第2の電極と前記第2の金属部材とが、貴金属を主成分とする固相温度400℃以上の合金層を介して接合される構成、3)第1の金属部材が、第1の電極との接合部から延びる複数の部分を有し、複数の部分の各々が、外部配線と接続するための表面部分を有する構成、のいずれかを実施したものがある。 That is, the another semiconductor device according to the present invention, in a semiconductor package in which a semiconductor element is housed and a first electrode and a second electrode respectively on the front and back surfaces of the semiconductor substrate, as described above, 1) a second electrode and the second metal member is a configuration in which a noble metal layer provided on the bonding surface of the bonding surface and the second metal member of the second electrode is bonded via a metal layer bonded to one another, 2) configuration in which the second electrode and the second metal member is joined via the solidus temperature 400 ° C. or higher alloy layer mainly composed of a noble metal, 3) a first metallic member, the first electrode having a plurality of portions extending from the joint between, each of the plurality of portions, it is those implementations having a surface portion for connection with external wiring, one of the. また、1)または2)の構成と、3)の構成を併せて実施しても良い。 Further, 1) or 2) the configuration of the may be performed together the structure of 3).
【0019】 [0019]
上述した本発明による各半導体装置は、MOS(Metal Oxide Semiconductor)電界効果トランジスタ,MIS(Metal Insulator Semiconductor)電界効果トランジスタ,バイポーラトランジスタ,絶縁ゲートバイポーラトランジスタ,ダイオード、あるいは集積回路などの各種の半導体素子に適用できる。 Each semiconductor device according to the present invention described above, MOS (Metal Oxide Semiconductor) field effect transistor, MIS (Metal Insulator Semiconductor) field effect transistor, bipolar transistor, insulated gate bipolar transistors, diodes, or various semiconductor devices such as integrated circuits It can be applied. また、本発明による各半導体装置の構成は、第1及び第2の電極を一対の主電流電極とする半導体素子、並びに第1及び第2の電極を主電流電極とし、主電流が、表面側の第1の電極から裏面側の第2の電極へ向かう方向あるいはその逆方向に向かって、半導体基板中を縦方向に流れる、パワーMOSFETやパワートランジスタのような縦型半導体素子に好適である。 The configuration of the semiconductor device according to the present invention, a semiconductor device to the first and second electrodes and the pair of main current electrodes, and first and second electrodes a main current electrode, the main current, the surface-side toward the first electrode of the second direction or the opposite direction thereof toward the electrode on the back side, flows through the semiconductor substrate in the vertical direction, it is preferable to vertical semiconductor device such as a power MOSFET or a power transistor. この場合、半導体素子の低オン抵抗特性とあいまって、パッケージを含めた端子間のオン抵抗またはオン電圧を低減できる。 In this case, coupled with low on-resistance characteristic of the semiconductor device can reduce the on-resistance or on-voltage between including package terminals.
【0020】 [0020]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
第1の一実施形態は、トランジスタチップのゲート電極及びソース電極と外部接続用金属部材(リード)間の接続を最適に配置した複数のAuバンプを介して直接接合し、チップ裏面のドレイン電極と外部接続用金属部材(ダイ)を電気的及び熱的に結合し、ソース電極及びゲート電極用金属部材(リード)またはドレイン電極用金属部材(ダイ)のいずれか一方が多面体のパッケージの内部に納まる構造とし、パッケージ内に納めた金属部材の面を配線基板の端子面に半田接合できる構造としたものである。 First embodiment, the bonded directly via a plurality of Au bumps optimally arranging the connections between the gate electrode and the source electrode and the external connection metal members of the transistor chip (read), and the drain electrode of the chip back surface electrically and thermally coupled to the external connection metal members (die), either one of the source electrode and the gate electrode metal member (lead) or the drain electrode metal member (die) fits inside the polyhedron package the structure is obtained by a structure capable of solder bonding the surface of the metal member accommodated in the package to the terminal surface of the wiring board. さらに好ましくは、パッケージから導出するリードまたはダイの導出部をパッケージの側面2面からとる構造とし、パッケージ内部に納めた金属部材をモールド金型の底面に押し付ける方法を、パッケージから導出した金属部材を介して行える構造とする。 More preferably, a structure having a lead portion of the leads or die derived from the package from the side 2 side of the package, a method of pressing a metal member housed inside the package to the bottom surface of the mold, the metal member derived from the package a structure that allows through.
【0021】 [0021]
また、第2の実施形態は、ドレイン電極と貴金属めっきを施した金属部材(ダイ)とを貴金属バンプあるいは貴金属のメッシュシートあるいは貴金属粒子あるいは硬さ35Hv以下の厚い貴金属めっきを介して直接あるいは貴金属を主成分とする固相温度400℃以上の合金層を介して接合した構造である。 The second embodiment is directly or noble metal member which has been subjected to the drain electrode and the noble metal plating and (die) via a thick noble metal plating of the noble metal bump or a noble metal mesh sheet or noble metal particles or hardness 35Hv following is a structure bonded via a solidus temperature 400 ° C. or higher alloy layer mainly. この接合部は、加熱と超音波振動を用いた圧接で得ることができる。 The joint can be obtained by pressure contact with heating and ultrasonic vibration. さらに好ましくは、チップサイズが大きい場合に、チップ上回路形成面のソース電極とゲート電極にAuバンプを形成し、貴金属めっきを施したリードとを直接接合する構造とし、さらにソース電極側のリードとチップ裏面のダイの大きさを同等としてチップに曲げ応力がかからないように部材を対称形に配置した構造とする。 More preferably, if the chip size is large, the Au bumps formed on the source electrode and the gate electrode of the chip on the circuit forming surface, and a structure for joining the lead subjected to noble metal plating directly, and further the source electrode side lead a structure in which a member not to apply bending stress to the chip size of the chip back surface of the die as equivalent symmetrically.
【0022】 [0022]
また、第3の実施形態は、チップ上面のソース及びゲートAl電極上に予めAuバンプを多数形成し、貴金属めっきした各リードに位置合わせしてチップを搭載し、その上にAuバンプより硬さの小さい貴金属部材、さらにその上に貴金属めっきしたダイを搭載し、ダイの上に加圧と超音波振動を加える接合ツールを配置して、加熱と荷重と超音波により各接合界面を一括して接合する構造及び方法とした。 The third embodiment, previously Au bump the many formed on the source and gate Al electrode of the upper surface of the chip, mounted chips are aligned with the leads that precious metal plating, hard than Au bumps thereon is small noble metal member, and further equipped with a die and precious metal plated thereon, by arranging the bonding tool to add pressure and ultrasonic vibrations on the die, collectively each bonded interface by heating and the load ultrasonic It has a structure and method of joining.
【0023】 [0023]
まず、第1の実施形態について、詳細に説明する。 First, a first embodiment will be described in detail. 図20に、半導体パッケージの電流経路モデルを示す。 Figure 20 shows a current path model of the semiconductor package. 図において、184:ドレイン用外部接続端子、186:接合部、182:チップ裏面電極、180:チップ、181:Al電極、185:金属バンプ、183:ソース用外部接続端子(リード)である。 In the figure, 184: external connection terminal for the drain, 186: joint 182: tip back electrode, 180: chip, 181: Al electrode, 185: metal bumps, 183: an external connection terminal for source (read). ソース/ドレイン用外部接続端子間の電気抵抗Rは(1)式で表わされる。 Electrical resistance R between the source / drain external connection terminal is represented by formula (1).
【0024】 [0024]
R=R1+R2+R3+R4+R5+R6+R7 …(1) R = R1 + R2 + R3 + R4 + R5 + R6 + R7 ... (1)
(1)式でチップの内部抵抗R4を除いた部分が実装抵抗となる。 (1) the portion excluding the internal resistance R4 of the chip by the formula a mount resistors. バンプの抵抗R6は、 Resistance R6 of the bumps,
R6=(ρ×h/S)/n …(2) R6 = (ρ × h / S) / n ... (2)
(ここでρ:バンプの固有抵抗,h:バンプ高さ,S:断面積,n:バンプ数)で表わされる。 (Where [rho: resistivity of the bump, h: bump height, S: cross-sectional area, n: number of bumps) is represented by. Auバンプの寸法は、Alパッド上にバンプを低コストで直接形成できるワイヤのボールボンディングで作るとすると、直径:150μm,厚さ:20μmが標準的な寸法になる。 The dimensions of Au bumps, when making a direct form can ball bonding of the wire bumps on Al pad at a low cost, diameter: 150 [mu] m, thickness: 20 [mu] m is a standard size. この場合のバンプの抵抗は(0.026/n)mΩとなり、十分小さくできる。 The resistance of the bump in this case (0.026 / n) mΩ, and the sufficiently small. 次にAl電極膜の抵抗R5は、 Then resistor R5 Al electrode film,
R5≒(ρ/4πt)ln(r2/r1) …(3) R5 ≒ (ρ / 4πt) ln (r2 / r1) ... (3)
(ここで、ρ:電極膜の固有抵抗,t:電極膜厚,r2:電極外径,r1:バンプ径)で表わされる。 (Wherein, [rho: resistivity of the electrode film, t: the electrode thickness, r2: electrode outside diameter, r1: bump diameter) represented by. 電極外径r2は、バンプを均等にn個配置した場合ほぼ1/(n 1/2 )に比例するためn数を増せばr2/r1は1に近づき、電極膜厚を厚くしてバンプ数を多くすれば、R5は十分に小さくできる。 Electrode outer diameter r2, the r2 / r1 when Maze the n number proportional to approximately 1 / (n 1/2) If evenly n pieces arranged bumps close to 1, the number of bumps made thicker the electrode thickness if many, R5 can be sufficiently small. 外部接続端子の抵抗(R1+R7)は、単純に (R1+R7)=ρ×L/S …(4) Resistance of the external connection terminal (R1 + R7) is simply (R1 + R7) = ρ × L / S ... (4)
(ここでρ:リードの固有抵抗,L:リードの通電長さ,S:通電断面積)で表わされ、前述したように標準的な表面実装用のSOPパッケージの場合(厚さ:0.16mm/幅:0.3mm/長さ:2mm×2)で1.4mΩ程度になる。 (Where [rho: resistivity of the lead, L: lead energization length, S: current cross-sectional area) is represented by the case of SOP package for standard surface mount as described above (thickness: 0. 16 mm / width: 0.3 mm / length: becomes about 1.4mΩ at 2 mm × 2). すなわち、実装抵抗が1mΩ以下のレベルでは、単にバンプ構造を採用するだけでは実装抵抗を下げられず、外部接続端子の抵抗を下げる構造を採用しなければならない。 That is, mounting resistance in the following level 1 M.OMEGA, not simply reduced in the mount resistors only employing the bump structure must adopt a structure to reduce the resistance of the external connection terminal. そこで、本発明による半導体装置においては、外部接続端子の抵抗を下げると同時に、外部接続端子と配線基板の接続部の信頼性を確保し得る構造とした。 Therefore, in the semiconductor device according to the invention, at the same time lowering the resistance of the external connection terminals, and a structure capable of ensuring the reliability of the connection portion of the wiring substrate and the external connection terminal.
【0025】 [0025]
図21に、本発明による半導体装置1の基本構造を示す。 Figure 21 shows the basic structure of the semiconductor device 1 according to the present invention. 外部接続端子の抵抗を下げるには、単純に通路断面を増して流路を短縮する以外に方法がないため、外部接続端子の一方は端子の板厚方向に電流経路を取る構造する。 To reduce the resistance of the external connection terminal, simply because there is no way other than by increasing the passage section to shorten the flow path, one of the external connection terminal structures take a current path in the thickness direction of the terminal. この場合、通電距離(0.1〜0.2mm)に比べて通電断面が数〜数十mm 2と十分大きいため、この第1外部接続端子部194の抵抗は1μΩ以下にできる。 In this case, sufficiently large current supply section is several to several tens of mm 2 and compared to the current distance (0.1 to 0.2 mm), the resistance of the first external connection terminal portion 194 can be below 1Myuomega. 他方の第2外部接続端子193は、チップの側面から降ろして配線基板の端子と接続する構造となるため通電距離が数mmとなるが、パッケージの両側から導通をとることで、2倍の通電断面積を確保できる。 Second external connection terminal 193 of the other, current distance for the structure and down the sides of the chip is connected to the terminal of the wiring board but is several mm, by taking conduction from both sides of the package, energization of double the cross-sectional area can be secured. また本構造では、後で述べる理由によって、第2外部接続端子に幅広で厚肉の部材を使うことができるため、さらに数倍の通電断面積を確保することができ、従来に比べて十数分の1程度まで電気抵抗を下げることが可能となる。 In this structure also, for the reasons described later, it is possible to use a member of the thick a wide to the second external connection terminal, it is possible to further ensure several times the current cross-sectional area, ten as compared with the conventional until about one minute and it is possible to lower the electric resistance.
【0026】 [0026]
従来のパッケージ構造では、第2接続端子の剛性が高くなると配線基板との接続部の長期信頼性が低下するという問題があるが、本発明の構造においては、樹脂匡体の腹部の第1外部接続端子面積が十分大きく熱源のチップと配線基板が近接した構造であるため基板との温度差が小さく、また接続端子の材質がCu合金であるため基板と熱膨張率が近くて熱歪みが小さいことにより、第1及び第2接続端子と基板との接合部に発生する熱歪みの絶対値が小さくなり、第2接続端子の剛性が高くても温度サイクル信頼性を確保できるのである。 In the conventional package structure, although long-term reliability of the connection part between the wiring board rigidity of the second connecting terminal is high is lowered, in the structure of the present invention, the first external abdominal resin enclosure thermal distortion is small near the substrate and the thermal expansion coefficient for the temperature difference between the substrate for connection terminal area has a structure in which the chip and the wiring substrate of sufficiently large heat sources close is small, and the material of the connection terminals is Cu alloy it makes the absolute value of the thermal distortion generated at the junction of the first and second connecting terminals and the substrate is reduced, it can be ensured the temperature cycle reliability is high rigidity of the second connecting terminal. また、第2接続端子と基板との接続部には、チップを内蔵する樹脂匡体と折曲げた足に相当するCu部材の高さ方向の熱膨張の差によって温度上昇時に押し付け力が働き、この効果によっても従来のパッケージに比べて温度サイクル信頼性が向上し、第2接続端子の剛性を高くできる。 Further, the connection portion between the second connection terminal and the board, pressing force at the time of temperature rise acts by the height direction of the difference in thermal expansion of the Cu member corresponding to the foot bent resin enclosure and folding with a built-in chip, this effect improves the temperature cycle reliability than traditional package by, possible to increase the rigidity of the second connecting terminal.
【0027】 [0027]
また、図21のパッケージを組み立てるためのモールド工程において、第2接続端子193を上金型の側壁で押し下げることにより、貴金属バンプ195を介して第1接続端子部材194をモールド金型の底面に押し付けることが可能となり、金型に特別な工夫を加えることなく樹脂匡体の腹部に接続端子が確実に露出したパッケージを組み立てることが可能となるのである。 Further, in the molding step for assembling the package of Figure 21, presses the second connection terminal 193 by depressing at the side wall of the upper mold, a first connecting terminal member 194 via the noble metal bumps 195 on the bottom surface of the molding die it becomes possible, is the connection to the abdomen of the resin enclosure without special contrivance to the mold pin can be assembled reliably exposed package. この場合、特に重要なポイントとなるのは、バンプを介して接続された第2接続端子部材を樹脂匡体の両側から出していることである。 In this case, especially as made the important point is that it is out of the second connecting terminal member connected via the bumps from both sides of the resin enclosure. 第2端子部材の両側から押し下げることにより、第1端子部材の傾きの発生やバンプの剥がれを防いで、確実で歩留りの高い樹脂モールドが可能となっている。 By depressing both sides of the second terminal member, to prevent peeling of the inclination of the occurrence or bump of the first terminal member, and enables reliable and high yield resin mold. もし片側で押し下げる構造では、押し下げた第2端子部材の金型接触部と第1端子部材の下金型接触部間でモーメントが発生し、一部のバンプ接合部に引張力が発生して接合部剥がれが発生したり、第1端子部材の片側が浮いて接合面に樹脂が回り込む不良を発生したりするため、確実で歩留りの高い樹脂モールドができない。 If the structure to push down on one side, depressed moment between lower die contact portion of the mold contact portion and the first terminal member of the second terminal member is generated, and the tensile part of the bump junction force is generated joined part or peeling occurs, to or generate defects resin from flowing on the bonding surface side is floating of the first terminal member, it can not ensure a high yield resin mold.
【0028】 [0028]
次に、第2の実施形態について詳細に説明する。 It will be described in detail for the second embodiment. チップ裏面の接合に要求される特性は、1)電気的導通が取れて外部接続端子(ダイ)への熱伝導性が高いこと、2)温度サイクル寿命が高いこと、3)パッケージを基板に搭載するときの半田付け温度に耐えることと、4)チップ裏面の広い領域の接合が量産ラインの短いタクトで可能であり、チップへの悪影響がないことの4点である。 Characteristics required for bonding the chip rear surface, 1) high thermal conductivity of 0.00 electrically conductive to the external connection terminal (die), 2) the temperature cycle life is high, 3) mounted on the package substrate and able to withstand the soldering temperature at the time of, 4) is possible in a short tact junction of mass production line of the chip back face broad area, a 4-point of no adverse effect on the chip. Pbレスの適当な高融点半田材料がないため、半田以外の材料を使って上記特性を満たす接合を行う必要がある。 Since no suitable high melting point solder material Pb-less, it is necessary to perform bonding that satisfies the above properties using materials other than solder. 貴金属材料を接合材料に用いた場合、材料の熱伝導率が従来半田の10倍程度あるため、同一接合厚さにした場合でも接合箇所がチップ裏面に均等に分散していれば1/10の接合面積で同じ伝熱特性が得られる。 When using a noble metal material to bonding material, the thermal conductivity of the material is 10 times that of the solder conventional joints even when the same junction thickness is 1/10 if evenly distributed on the back surface of the chip the same heat transfer characteristics in the junction area can be obtained. つまり熱放散性において、非常に有利である。 That is, in the heat dissipation, is very advantageous. 温度サイクル寿命に関しては、チップの熱膨張と外部接続端子(ダイ)の熱膨張差に伴う熱歪みをどこの変形で吸収するかが大きく影響する。 With respect to the temperature cycle life, or to absorb the thermal distortion caused by differential thermal expansion of the thermal expansion and the external connection terminals of the chip (die) where the deformation has a great influence. 従来の半田では、半田の降伏強度が低かったため、歪みのほとんどを半田の変形で吸収し、半田部で破壊していた。 In conventional solder, for the yield strength of the solder is low, absorbs most of the distortion in the solder deformation, were destroyed at the solder portion. この場合、チップに歪みがほとんど加わらないためチップ特性の安定性や信頼性が高いという利点はあった。 In this case, advantage of high stability and reliability of the chip characteristic for distortion in the chip is hardly applied had. これに対して貴金属部材で接合した場合は、降伏強度が半田よりは高く、SiやCuよりは小さいため、チップやダイの歪みは増すが接合部の寿命は長くなる。 If joined with a noble metal member contrast, the yield strength is higher than the solder, smaller than Si and Cu, the life of the distortion of the chip or die increases but the junction becomes longer. チップに加わる歪みの大きさは、貴金属層の中に放熱性が問題とならない程度に空洞を設けることで調整することができる。 Magnitude of strain applied to the chip can be adjusted by providing a cavity to the extent that heat dissipation is not an issue in the noble metal layer. 具体的に空洞を設ける手段としては、接合部材にメッシュシートや粒子や凹凸のあるシートやめっき膜を用いることで空洞が得られる。 As a means of specifically provided cavity, the cavity can be obtained by using a sheet or a plated film with a mesh sheet or particles and irregularities on the bonding member.
【0029】 [0029]
耐熱性に関しては問題ない。 There is no problem with respect to heat resistance. 最も重要なのは接合組み立て性である。 Most important is the junction assembly. 貴金属同士を従来の熱圧着法で接合する場合には、短時間で接合するために加熱温度を400〜500℃にする必要があった。 When joining the noble metal together with a conventional thermocompression bonding, it is necessary to 400 to 500 ° C. The heating temperature for bonding in a short time. この方法では、室温との温度差が大きいため冷却過程の熱歪み量が大きくなりチップサイズがそれほど大きくない場合でも破損する危険が大きいという問題があった。 In this way, there is a problem that a large risk of damage even when is not very large chip size thermal distortion amount of the cooling process is increased due to the large temperature difference between the room temperature. 本発明においては、その問題を解決するために接合温度を250℃以下とし、その温度で確実な接合を達成するために超音波振動を利用する方法を採用した。 In the present invention, the junction temperature in order to solve the problem and 250 ° C. or less was adopted a method of utilizing ultrasonic vibrations in order to achieve reliable bonding at that temperature. しかしチップをダイに超音波接合する場合には、ダイとチップを硬質のヒートステージと硬質の接合ツールで挟んで加圧しつつ超音波振動を加えるため、チップの回路形成面と硬質の接合治具が接触した部分でチップが破損するという問題が生じる。 However in the case of ultrasonic bonding the chip to the die, die and for applying interposed therebetween pressurized while ultrasonic vibration and tip at the junction tool heat stage and rigid hard circuit forming surface of the chip and the rigid joining jig of but a problem that the chip is damaged at the contact portion is produced. この問題に対して、本発明ではチップの回路形成側の電極にAuバンプを形成し、回路形成側にもダイと同等サイズの外部接続端子部材(リード)を合わせて配置し、チップと硬質の接合治具が直接接触しない構造としてチップの破損を防いだ。 For this problem, in the present invention to form a Au bump on the electrode of the circuit forming side of the chip, are aligned at an external connection terminal member of the die and the equivalent size to the circuit forming side (lead), tip and rigid It prevented the damage to the chip as a structure joining jigs are not in direct contact. チップの上下2ヵ所に接合箇所がある場合、接合の程度にばらつき(片側がよく接合されて、片側が接合されない状態)が生じることが懸念されるが、超音波接合において接合箇所が接合治具に対して直列に配置されている場合には、片側の接合が進行するとその部分の相対振動が押えられ、接合されていない部分の相対振動が大きくなってそこの接合が進行するという自己調整機能が働くため、2ヵ所とも同程度の強度の接合部が得られるのである。 If there is a joint in the vertical two locations of the chip, variations in the degree of bonding it (with one side being well bonded, a state in which one side is not bonded) that occurs is concerned, the joint in the ultrasonic bonding joining jig against if they are arranged in series, when one side of the joint proceeds pressed the relative vibration of the part, self-adjusting function of bonding there progresses relative vibration of the portion not bonded is increased since the work, both two places is the junction of comparable strength. ただし、接合面積を放熱の点からチップ裏面側で広くしたい場合は、チップ上下の接合材料を変えてチップの回路形成面側を降伏強度が高くチップ裏面側を降伏強度が低い材料にして接合することで、接合面積に差をつけることが可能である。 However, if you want to widely chip back side bonding area in terms of heat radiation, joining the circuit forming surface side yield strength is higher chip back side of the chip by changing the bonding material of the chip top and bottom yield strength in the material having a low it is, it is possible to differentiate the junction area. 以上の接合構造と接合方法を採用することにより、Pbレスで高性能・高信頼性のチップ裏面接合が可能となる。 By adopting the bonding structure and bonding method described above, high performance and reliability of the chip back junction can be performed with less Pb.
【0030】 [0030]
なお、第3の実施形能の作用・効果については、第2の実施形態に記述した通りである。 Note that the third action and effect of the embodiment form capacity of, is as described in the second embodiment. 実際の接合時間は、ワークの移動や位置決めの時間を除くと数百ms程度で、現行の複数本のワイヤボンディングに要している時間より短い時間である。 The actual bonding time is a few hundred ms approximately Excluding the time for moving the workpiece and positioning a shorter time than the time required for wire bonding of the current plurality. 予めAuバンプをチップのAl電極に形成しておく必要があるが、生産タクトの点で影響がなく、チップ・ダイ接続とボンディングを同時に行える点で従来より生産タクトの短縮が可能となる。 Previously but the Au bump is necessary to form the Al electrode of the chip, there is no influence in terms of production tact, it is possible to shorten the production tact conventionally in that perform chip die connected to the bonding at the same time.
【0031】 [0031]
(実施例) (Example)
以下、上記の実施形態の具体的構造を示す本発明の実施例を図面を用いて詳細に説明する。 It will be described in detail with reference to the drawings an embodiment of the present invention showing the specific structure of the above embodiment.
【0032】 [0032]
図1は、本発明による半導体パッケージの一実施例を示す。 Figure 1 illustrates one embodiment of a semiconductor package according to the present invention. (a)は樹脂部を除去し外部接続端子を透視した上面図、(b)は断面図、(c)は下面図である。 (A) is a top view perspective external connection terminals to remove the resin portion, (b) is a sectional view, (c) is a bottom view. 図において、半導体チップ1は4×2mmの大きさの縦型MOSトランジスタであり、ソース及びゲート用Al電極2,3の膜厚は約4μm、ドレン電極となる裏面電極4の最表面にはAuが蒸着されている。 In the figure, the semiconductor chip 1 is a vertical MOS transistor of the size of 4 × 2 mm, the outermost surface of the back electrode 4 thickness of the Al electrodes 2 and 3 for the source and gate of approximately 4 [mu] m, the drain electrode Au There has been deposited. チップのソース及びゲート電極には多数または複数Auバンプ8が、ボールボンディング法によって、均等にすなわち各電極の全面にほぼ等間隔に配置されて形成されている。 Number or Au bumps 8 to the source and gate electrodes of the chip is, by the ball bonding method, are formed are arranged at substantially equal intervals on the entire surface evenly i.e. each electrode. ソース及びゲート用リード端子5,6は、Cuコア11にPd/Auの貴金属めっき12が施された構造で、板厚0.2mm である。 Lead terminals 5 and 6 for the source and the gate is a structure in which the noble metal plating 12 of Pd / Au is applied to the Cu core 11, a plate thickness 0.2 mm. ソース用リード端子5の幅は、ソース電極2とほぼ同じ大きさである。 The width of the source lead terminal 5 is substantially the same size as the source electrode 2. すなわち、ソース用リード端子5はソース電極2のほぼ全面を覆う。 That is, the lead terminal 5 for the source covers substantially the entire surface of the source electrode 2. チップ上のAuバンプと各リード端子のPd/Au面は230℃の加熱温度でダイレクトに超音波圧着されている。 Pd / Au surface of the Au bump and the lead terminals on the chip are ultrasonic pressing directly at a heating temperature of 230 ° C.. 圧着されたAuバンプの大きさは、ほぼ150μmΦ×20μmである。 The size of the crimped Au bumps is approximately 150μmΦ × 20μm. 外部接続用ダイ端子7は、Cuコア13にPd/Auの貴金属めっき14が施された構造で、片面にはさらに約10μmのAgめっき15が施されている。 External connection die terminals 7, a structure in which the noble metal plating 14 of Pd / Au is applied to the Cu core 13, it has been subjected to Ag plating 15 further about 10μm on one side. チップ裏面電極のAu面とダイ端子のAgめっき面はAuバンプ/リード端子の場合と同様に230℃の加熱温度でダイレクトに超音波接合されている。 Au surface and Ag plating surface of the die terminals of the chip backside electrode is ultrasonically bonded directly at the heating temperature the same manner as in the case 230 ° C. of Au bump / lead terminal. ソース用リード端子は、モールドされた樹脂匡体16の左右の側壁から外に導出され、かつ折り曲げ加工が施されており、左右に取り出された幅広のリード端子にはスリット10が設けられ、また、チップ上に位置する部分にはいくつかの開口部9が設けられている。 The source lead terminal is led out from the left and right side walls of the molded resin enclosure 16, and bending has been subjected, a slit 10 is provided on the wide lead terminal taken out left and right or some openings 9 in a portion located on a chip is provided. ゲート用リード端子も樹脂匡体16の左右の側壁から外に導出されている。 The gate lead terminals also are led out from the left and right side walls of the resin enclosure 16. ドレイン用ダイ端子は樹脂匡体の底面に露出している。 Die terminals for the drain is exposed at the bottom surface of the resin enclosure. ダイ端子の下面(配線基板上接続端子との接続面)と曲げ加工されたソース及びゲート用リード端子の下面(同接続面)は同じ高さすなわち同一平面になるように加工されている。 Bending with the lower surface of the die terminals (connecting surface with the wiring board connection terminals) machined lower surface of the source and gate lead terminal (the connection surface) are machined so as to have the same height or same plane.
【0033】 [0033]
本実施例によれば、ソース電極とソース用リード端子が、均等配置された多数のAuバンプによって接続され、幅広のリード端子が左右から導出された構造であること、ダイ端子が裏面電極とAgめっき膜によって直接接合され、配線基板までの流路断面が大きくかつ通電距離が非常に短い(板厚分)構造であることから、パッケージの実装抵抗を大幅に下げることができる。 According to this embodiment, the source electrode and the lead terminals for the source is connected by a number of Au bumps arranged uniformly, that wide lead terminal has a structure derived from the left and right, back surface electrode die terminals and Ag are directly bonded by a plating film, since the flow cross-section is large and energizing the distance to the wiring substrate is very short (thickness min) structure, it is possible to reduce the mounting resistance of the package significantly. これにより、実装抵抗1mΩ以下という従来にはない低実装抵抗の半導体パッケージを備える新規な半導体装置が得られる。 Thus, a novel semiconductor device comprising a low-mount resistor semiconductor package over traditional that mount resistor 1mΩ less is obtained. また、チップとCu端子との接合部には回路面側は厚さ20μmのAuバンプ、チップ裏面側は厚さ10μmのAgめっきが介在しており、それらがCu端子材に比べて柔らかい(降伏強度が低い)材料であるためクッション材の役割を果たし、チップに大きな力が加わることを防ぐ効果があること、AuやAgは半田に比べて温度サイクル寿命が長いことのために、半導体パッケージとしての長期信頼性に優れるという利点がある。 The chip and the Au bump having a thickness of 20μm is the circuit surface side at the junction of the Cu terminals, the chip back side is interposed the Ag plating having a thickness of 10 [mu] m, softer than those of Cu terminal member (Yield strength plays a role of a cushion material for a low) material, to be effective to prevent a large force is applied to the chip, Au and Ag in order that a long thermal cycle life than soldering, a semiconductor package there is an advantage of excellent long-term reliability. また、配線基板に搭載した場合には、ダイ端子の広い面積で基板と接合され、発熱体のチップと最短距離で良好な熱伝導状態で接続されるため基板とパッケージの温度差が小さく、基板の熱膨張率とCu端子の熱膨張率は近いため両者の間に発生する熱歪みは小さい。 Also, when mounted on the wiring board is bonded to the substrate with a large area of ​​the die terminals, small temperature difference between the substrate and the package to be connected in a good heat conducting state in the chip and the shortest distance of the heating element, the substrate thermal distortion that occurs between the two for the near thermal expansion coefficient of the thermal expansion of the Cu terminals is small. このため、半導体パッケージと配線基板間の接合部は温度サイクル寿命が長く、長期信頼性に優れる利点がある。 Therefore, the joint between the semiconductor package and the wiring board has the advantage of temperature cycle life is long and excellent long-term reliability. さらには、チップ上に位置するソース用リード端子に開口部を設けているため、Auバンプが潰れてリード端子とチップの間隙が小さくなった場合でも、開口部から樹脂の侵入が生じること、開口部からガス抜きが行われることの2つの効果で樹脂モールド工程におけるボイドの発生を防ぐことが可能となり、パッケージの信頼性を損なうことがない。 Furthermore, since the openings provided in the source lead terminals located on the chip, even if the Au bump is smaller gap of the lead terminals and the chip collapses, the penetration of the resin results from the opening, the opening part becomes possible to prevent generation of voids in the resin molding process in two effect of degassing is performed from, it is not impaired the reliability of the package.
【0034】 [0034]
また、チップの裏面電極とダイ端子との接続構造として、Agめっき膜を介してAu/Agの超音波接合を行っており、半田レス接合としているため、耐熱性が高く温度サイクル信頼性の高い接続構造を持つ半導体パッケージを提供できる。 Further, as the connecting structure between the back electrode and the die terminals of the chip, and subjected to ultrasonic bonding of Au / Ag through the Ag plating film, since the solder-less bonding, a highly increased temperature cycle reliability heat resistance possible to provide a semiconductor package having a connection structure.
【0035】 [0035]
なお、ここではAuバンプのサイズとして150μmΦとしたが、バンプの形成が可能であれば数百μmΦと大きくする方がよい。 Here, although the 150μmΦ as the size of the Au bump, it is better to increase hundreds μmΦ if possible formation of bumps. バンプサイズを大型化すると、さらに低抵抗化が図れ、また接合強度を向上できるためパッケージ組み立て時の外力によるバンプ接合部の剥がれ発生を防止するのに有効となり、製造歩留りを向上できるという効果がある。 When the size of the bump size, further Hakare have lower resistance, also becomes effective in preventing the peeling occurrence of the bump junction due to an external force at the time of package assembly since it is possible to improve the bonding strength, there is an effect that it improves the production yield .
【0036】 [0036]
図2は、本発明による半導体パッケージにおいて、Agバンプ圧着方式をチップ・ダイ接続に採用した場合の一実施例を示す。 Figure 2 is a semiconductor package according to the present invention, showing an embodiment in the case of adopting the Ag bump bonding method in chip die connections. 図において半導体チップ21のAl電極22と貴金属めっき25を施されたリード端子26はAuバンプ30によって強固に接合されている。 It is firmly joined by Au bumps 30 lead terminal 26 that has been subjected to Al electrode 22 and the noble metal plating 25 of the semiconductor chip 21 in FIG. チップの裏面電極23と貴金属めっきを施されたダイ端子29はAgバンプ31によって接合されている。 Die terminals 29 that has been subjected to the back surface electrode 23 and the noble metal plating of the chip are bonded by Ag bumps 31. リード端子は片側が樹脂匡体32の側壁近傍で切断され、片側は配線基板の端子と接続するために曲げ加工が施されてダイと同じ高さに揃えられている。 Lead terminal on one side is cut in the vicinity of the side wall of the resin enclosure 32, one side bending in order to connect the terminal of the wiring board are aligned at the same height as the decorated with and die.
【0037】 [0037]
本実施例によれば、チップとダイ端子間がAgバンプで接続されているため構造的に変位を吸収可能でる。 According to this embodiment, it is capable of absorbing structurally displaced for between the chip and the die terminals are connected by Ag bumps. このため、ダイ端子/チップ間の接合部の温度サイクル寿命が格段に長く、Pbレスで環境にやさしく信頼性の高い半導体パッケージを提供できる。 Accordingly, temperature cycle life of the joint between the die terminals / chip is much longer, can provide a gentle highly reliable semiconductor package and environmentally less Pb. また、配線基板の接続端子との半田接合部には、熱歪みがほとんど加わらないため、実装信頼性を大幅に向上できる。 Also, the solder joint between the connection terminal of the wiring substrate, since the thermal strain is hardly exerted, can greatly improve the mounting reliability. また、パッケージをチップと同等なサイズにまで小型化でき、パッケージの厚みも1mm程度に薄型化することができ、高密度実装に適した小型の表面実装用半導体パッケージを提供できる。 Further, package can be downsized to a chip and equivalent size, thickness of the package can also be thinned to approximately 1 mm, it can provide a compact semiconductor package for surface mounting which is suitable for high-density mounting.
【0038】 [0038]
図3は、本発明による半導体パッケージにおいて、Agペースト接着方式をチップ・ダイ接続に用いた場合の一実施例を示す。 Figure 3 is a semiconductor package according to the present invention, showing an embodiment of a case of using the Ag paste bonding scheme chip die connections. 図において半導体チップ35のAl電極36と貴金属めっき39されたリード端子40はAuバンプ45によって強固に接合されている。 Al electrode 36 and the noble metal plating 39 has been lead terminals 40 of the semiconductor chip 35 is firmly bonded by Au bumps 45 in FIG. チップの裏面電極37とダイ端子43はAgペースト46によって接着されている。 Back electrode 37 and the die terminals 43 of the chip is bonded by Ag paste 46. ダイ端子はCuコア41にPd/Auめっき42された構造で、周囲にはモールド樹脂へのアンカー効果が働くように端面のザグリ加工処理が施されている。 Die terminals is Pd / Au-plated 42 structures the Cu core 41, counterbore processed end surface so as to act an anchor effect of the mold resin is applied to the periphery. リード端子は樹脂匡体47の両サイドから取り出されている。 Lead terminal is taken out from both sides of the resin enclosure 47.
【0039】 [0039]
本実施例によれば、図1の実施例と同様の効果が得られる。 According to this embodiment, the same effect as the embodiment of FIG. 1 can be obtained. また、ダイ端子の端面に樹脂に食い込む形状の加工を施したため、モールド樹脂の収縮力でダイ端子をチップ裏面に押し付けることができ、組み立てが簡便に行えるAgペーストによるチップ・ダイ接続方式を採用しても信頼性のある半導体パッケージを提供できる。 Moreover, since subjected to machining shape bites into the resin to the end surface of the die terminals, the die terminals may be pressed on the back surface of the chip in the contractile force of the molding resin, the assembly adopts the chip die connection method according conveniently performed Ag paste even if it is possible to provide a semiconductor package that is reliable.
【0040】 [0040]
図4は、本発明による半導体パッケージにおいて、回路形成面を配線基板に向けた実装が可能なパッケージ構造の一実施例を示す。 Figure 4 is a semiconductor package according to the present invention, showing one embodiment of a mounting capable package structure with its circuit forming surface on the wiring board. 図において、半導体チップ50の回路形成面側の主電流用及び制御用Al電極51,52には、図1の実施例と同様に各々複数のAuバンプ57が形成され、各電極サイズと同等で樹脂匡体59面内に納まる大きさの主電流用外部接続端子55と制御用外部接続端子56が超音波熱圧着されている。 In the figure, the main current and for controlling Al electrodes 51, 52 of the circuit forming surface side of the semiconductor chip 50 is formed embodiment similarly to each plurality of Au bumps 57 of Figure 1, equivalent to the respective electrode size controlling external connection terminal 56 to the main current external connection terminals 55 sized to fit in the resin enclosure 59 plane is crimped ultrasonic thermocompression. 各外部接続端子表面にはPd/Auフラッシュめっきが施されている。 It is subjected to Pd / Au flash plating on the external connection terminal surface. チップ裏面には最表面がAuまたはAg蒸着膜で構成された裏面電極53が形成され、Cu表面にPd/Auフラッシュめっきが施された裏面電極用外部接続端子54が表面に0.1〜5μm 厚さのSnめっきが施されたAgメッシュシート58を挟んで超音波熱圧着されている。 The back of the chip backside electrode 53 outermost surface made of Au or Ag vapor-deposited film is formed, 0.1 to 5 [mu] m backside electrode external connection terminal 54 that Pd / Au flash-plated Cu surface on the surface across the Ag mesh sheet 58 Sn plating thickness is applied is crimped ultrasonic thermocompression. 主電流用及び制御用外部接続端子は樹脂匡体表面に露出した状態でモールドされ、裏面電極用外部接続端子は樹脂匡体の左右側面から導出されて片側が切断除去され他方が折曲げ加工されている。 External connection terminal and for controlling the main current is molded in a state of being exposed to the resin enclosure surface, the external connection terminal for the back electrode is led from the right and left sides of the resin enclosure and the other is one side cut and removed are bending ing.
【0041】 [0041]
本実施例によれば、図1と同様の効果が得られる。 According to this embodiment, the same effect as FIG. 1 is obtained. さらに、チップの発熱面である回路形成面側から配線基板に最も効率的に放熱できる構造であるため、パッケージの冷却が最も効率的に行われてAl電極部の温度上昇が小さく抑えられ、その結果、外部接続端子とチップ間に発生する熱歪みを小さくできかつAl電極膜とAuボール間の化合物の成長を抑制できるため、実使用環境下での製品寿命を大幅に改善できるのである。 Furthermore, since a structure that can most efficiently radiated from the circuit forming surface side, which is the heat generating surface of the chip on a wiring substrate, a package of the cooling is most efficiently performed by the temperature increase of the Al electrode portion is suppressed, the result, it is possible to suppress the growth of the compound between the external connection terminals and can reduce the thermal distortion generated between the tip and Al electrode film and the Au ball is the product life under actual use environments can be greatly improved.
【0042】 [0042]
図5は、本発明による半導体パッケージを組み立てるのに用いるソース及びゲート電極用マトリックスリードフレームの一実施例、図6は、図5のA−A′断面から見たパッケージ組み立て時の接合方法、図7は、接合後のマトリックスリードフレームの外観、図8は、樹脂モールド方法を示す図である。 Figure 5 shows an embodiment of a matrix lead frame for the source and gate electrodes for use in assembling a semiconductor package according to the present invention, FIG. 6, the bonding method at the time of package assembly as seen from A-A 'cross section of the FIG. 5, FIG. 7, the appearance of the matrix lead frame after joining, Figure 8 is a diagram showing a resin molding method. 図5において、ソース用リード61とゲート用リード62が対となったユニットがX−Y方向に配置されている。 5, the source lead 61 and gate lead 62 is arranged units paired is an X-Y-direction. 次の図6において、マトリックスリードフレームのソース用及びゲート用リード61,62上に、半導体チップ65のAl電極66,67上に予め形成されたAuバンプ71が位置合わせされて搭載され、さらにチップ裏面電極68上には、予めAgバンプ70が形成されたドレイン用ダイ端子69が搭載されている。 In the following figure 6, on the source and for the gate leads 61 and 62 of the matrix lead frame, Au bumps 71 which is previously formed on the Al electrodes 66 and 67 of the semiconductor chip 65 is mounted in alignment, further chip on the back electrode 68, drain die terminals 69 advance Ag bumps 70 are formed is mounted. マトリックスリードフレームを載せるヒートステージ74を200℃に加熱し、ダイ端子の上から超音波振動76を加える接合ツール73で1バンプ当り50〜500gの力で加圧し、チップ上下の接合部を同時に接合している。 The heat stage 74 for placing a matrix lead frame was heated to 200 ° C., ultrasonic vibration 76 is added welding tool 73 in 1 pressurized by the force of the bump per 50~500g over the die terminals simultaneously bonding the chip junction vertical are doing. 超音波接合では、バンプの潰れ量を制御して接合し、リードとダイ端子の高さを所定の範囲内の精度に抑えている。 The ultrasonic bonding, and bonding by controlling the collapse of the bump, thereby suppressing the height of the leads and the die terminals on the accuracy within a predetermined range. 超音波の振動方向は、リードの剛性が高い長手方向(図5の上下方向)に加え、リードの共振による接合不良の発生を防いでいる。 The vibration direction of the ultrasonic wave, in addition to lead stiffer longitudinal direction (vertical direction in FIG. 5), thereby preventing occurrence of defective bonding due to resonance of the lead. ダイ端子は、個別に切り離して組み立てるので、貴金属めっきした大きなCu板から打抜き加工して製作している。 Die pin, so assembled separately individually, it is manufactured by punching from a large Cu plate having noble metal plating. 接合を完了したマトリックスリードフレーム(図7)を、モールド金型にセットした状態が図8である。 Matrix lead frame completing junction (Fig. 7), the state being set to the metal mold is FIG. 図8は、図7のA−A′断面方向から見た場合の断面構造である。 Figure 8 is a cross-sectional structure when viewed from A-A 'sectional direction of Fig. 図8において、モールド金型80,81のキャビティ82は、マトリックスリードフレームの配置に合わせて、X−Y方向に配列して形成されている。 8, the cavity 82 of the mold 80, 81 in accordance with the arrangement of the matrix lead frame is formed by arranging an X-Y-direction. また、リード吊が納まる逃げ空間83も設けられている。 In addition, it is also provided with a relief space 83 to lead hanging fits. 下金型81のキャビティに半導体チップ65が納まるように位置合わせしてマトリックスリードフレームをセットし、その上から上金型を載せて押し付ける。 Aligned so that the semiconductor chip 65 fits into the cavity of the lower die 81 to set the matrix lead frame, presses by placing the upper mold thereon. キャビティから外に出るソース及びゲートリードの高さは、下金型のキャビティの深さと同等かわずかに高くしてあり、上金型のキャビティ側壁部分でリードを挟んだときに、ダイ端子がビャビティ底面に押し付けられる構造としている。 The height of the source and gate leads go out from the cavity, Yes slightly higher or equal to the depth of the lower die cavity, when sandwiching the lead in the cavity side walls of the upper die, the die terminals Byabiti It has a structure which is pressed against the bottom. リードはチップ部を中心として左右で押し下げられることになるが、押し込み量が大きいとリードが曲げ変形を受け、チップ中央のAuバンプ接合部に引張り力が発生する。 Lead is will be depressed by the right and left around the tip portion, receives a large amount of push and lead bending deformation, tensile force is generated in the Au bump bonding of the chip center. このため、上金型のリード抑え部はナイフ状に加工し、下金型は内側が低くて外側が高い段差を持たせ、リードをW形状に変形させてチップ中央の凸状の曲げ変形が小さくなるように工夫している。 Therefore, the lead restraining portion of the upper mold is processed into a knife-like, the lower mold is to have a stepped outer high low inward to deform the lead W shape convex bending deformation of the chip center It is devised so as to be smaller. モールド樹脂は、熱膨張を下げるシリカ粒子のサイズを細かくし、バンプ接合部の隙間10〜20μmの空隙への充填性を上げ、圧入プロセスで樹脂ボイドの発生を防止している。 Molding resin, finely size of the silica particles to reduce the thermal expansion, increasing the filling of the gap clearance 10~20μm of bump bonding portions, thereby preventing the occurrence of resin voids pressed process.
【0043】 [0043]
本実施例のリードフレーム及び製法によれば、組み立て用のリードフレームにICユニットをマトリックス状に配置し、1リードフレームから取れるパッケージの個数を増して生産性を上げることができること、金型はリード抑え部を除いて平面研削加工により合わせ面の加工精度を出せるためコストを上げないで金型を製造できること、チップ・ダイ接続と回路形成面側の接続を一回の接合工程で行えるため生産工程の短縮が可能となること、等の効果により低コスト半導体パッケージを提供できる。 According to the lead frame and the process of the present embodiment, the IC units are arranged in a matrix lead frame for assembling, it can increase productivity by increasing the number of take packages from a lead frame, the die is read can be prepared mold without raising the cost for put out the processing accuracy of the mating surfaces by surface grinding with the exception of pressing section, production order that allows the connection of the chip die connected to the circuit forming surface side in a single bonding step process shortening the is possible, possible to provide a low-cost semiconductor package due to the effect of the equal. 同時に構造的な特徴として、チップサイズに近い大きさの小型かつ薄型の半導体パッケージを提供できる。 As structural characteristics simultaneously, it can provide a size small and thin semiconductor package close to the chip size.
【0044】 [0044]
図9は、本発明による半導体パッケージの組み立てフローに関する一実施例である。 Figure 9 shows an embodiment relating to the assembly flow of the semiconductor package according to the present invention. 図において、組み立てには4つ部品が用いられる。 In the figure, the assembly of four components is used. 半導体チップは、ウェーハレベルでAuバンプが形成され、それからダイシングにより個片に切断される。 Semiconductor chip, Au bumps are formed at the wafer level, which is then cut by dicing into pieces. Auバンプの形成は、ボールボンディング法,めっき法,Auボール転写法のいずれでもよい。 Formation of Au bumps, ball bonding method, a plating method may be any of Au ball transfer method. ソース及びゲート用外部接続端子は、Cu合金板からマトリックスリードフレーム状に打抜き法あるいはエッチング法により加工整形され、表面にNi下地めっきを施した後、Pdを0.02〜1μm 程度めっきし、最表面にAuを0.001〜1μm 程度めっきして仕上げられる。 The source and the external connection terminals for the gate is processed shaped by punching method or etching method in a matrix lead frame form a Cu alloy plate, was subjected to Ni base plating on the surface, and plating about 0.02~1μm the Pd, most It is finished by plating about 0.001~1μm the Au on the surface. ドレイン用外部接続端子は、Cu条テープにNi下地めっきを施した後、Pdを0.02〜1μm程度めっきしてさらに最表面にAuを0.001〜1μm 程度めっきし、最後にチップと同等サイズの個片に切断加工される。 External connecting terminals for the drain, after having been subjected to Ni base plating the Cu strip tape, and plating about 0.001~1μm the Au further the outermost surface by plating about 0.02~1μm the Pd, finally chip equivalent It is cut into pieces of size. チップ・ダイ接続用のAgシートは、厚さ10〜100μmのAgテープにプレス加工を加えて片面あるいは両面に凹凸を形成し、その表面にSnを0.1〜5μm 厚さ程度めっきする。 Ag sheet for chip die connection, the irregularities formed on one or both sides by adding pressing the Ag tape having a thickness of 10 to 100 [mu] m, is plated about 0.1~5μm thick and Sn on the surface thereof. このときの厚さは、Agとの重量比が20wt%以下となる厚さにしている。 The thickness of this case is the thickness of the weight ratio of Ag is less 20 wt%. 最後に、ドレイン用外部接続端子やチップと同等サイズの個片に切断している。 Finally, and cut into pieces of external connection terminals and chip equivalent size for the drain. 各部品は、マトリックスリードフレームをボンディングステージに載せてから、半導体チップ,Agシート,ドレイン用外部接続端子の順に位置合わせして積層し、加熱と荷重と超音波振動を加えて、1IC単位で一括接合を行う。 Each component, since placing a matrix lead frame the bonding stage, a semiconductor chip, Ag sheets are aligned in the order of drain terminals for external connections are laminated, by applying ultrasonic vibration heating and the load, collectively 1IC units carry out the joint. マトリックス全てを接合完了したら、樹脂モールド工程に入り、図8と同様の要領で樹脂モールドを行う。 After completing joining all matrix, enter the resin molding step, the resin molding in the same manner as FIG. 最後に、マトリックス状に繋がった半導体パッケージを個別に切断分離し、リードの折曲げ整形加工を施して完成する。 Finally, the semiconductor package led to a matrix individually cut and separated to complete subjected to bending-shaping process of lead.
【0045】 [0045]
本実施例によれば、部品加工工程が並列ラインで多数個の一括生産が可能であり、また組み立てラインに入ってからの工程が(1)部品セット+接合、(2)樹脂モールド、(3)リードの切断整形の3工程であり、従来のチップ・ダイ接続とワイヤボンディングのプロセスに比べて1工程短縮でき、さらに組み立てのタクトも(1)の工程がワイヤボンディングと同等のタクト以下で接合できるため、トータルの生産タクトの短縮が可能で、生産性の大幅な向上が図れる。 According to this embodiment, parts machining process are possible plurality of batch production in parallel lines, also process from entering the assembly line (1) parts set + junction, (2) a resin mold, (3 ) 3 process of the lead cutting shaping, can be shortened one step in comparison with the conventional chip die connected to the wire bonding process, further steps are joined by the following wire bonding equivalent tact tact assemble (1) it therefore possible to shorten the total production tact, thereby a significant improvement in productivity.
【0046】 [0046]
図10は、本発明によるチップ裏面電極接合構造の一実施例を示す。 Figure 10 illustrates one embodiment of a chip backside electrode junction structure according to the present invention. リードフレームはソース・ゲート用リードフレームとドレイン用リードフレームの2種類のリードフレームを用いて組み立てる。 The lead frame is assembled using two types of lead frame of the lead frame for the lead frame and the drain for the source and the gate. 図において、ソース用リード91とゲート用リード92を形成したCu合金のリードフレーム、及びドレイン用ダイ95を形成したリードフレームは、全面にPd/Auめっきが施されている。 In the figure, the lead frame forming the lead frame and the drain die 95, the Cu alloy forming the source lead 91 and gate lead 92, Pd / Au plating is applied on the entire surface. ドレイン用ダイの上には、Agボールバンプ101がボールボンディング法により形成されている。 On the drain die, Ag ball bumps 101 are formed by a ball bonding method. この2種のリードフレームの間に、Al電極98に予めAuボールバンプ100を形成した裏面電極102付きの半導体チップ97を挟み、チップの上下2ヵ所を同時に接合できる構造である。 During this two lead frames, sandwiching the pre Au ball bumps 100 back electrode semiconductor chip 97 with a 102 formed to the Al electrode 98 is a structure capable of simultaneously joining the two units at the top and bottom of the chip. 図11は、この接合体を樹脂モールドしてリードを整形加工した半導体パッケージ構造の一例を示す。 Figure 11 shows an example of a semiconductor package structure in which shaping process leads to the joint body by resin molding. 図において、樹脂匡体103の側壁の片側からソース及びゲートリード91,92が導出され、対向する他方の側壁からドレイン用リード104が導出され、折曲げ加工されている。 In the figure, the source and gate leads 91 and 92 from one side of the side wall of the resin enclosure 103 derives, drain lead 104 from the other opposite side walls is derived, it is bending. 樹脂匡体内のリードには局部的に細くなったネック部93を設けており、リードの折曲げ加工時に発生する応力がバンプ接合部に伝わり難い構造としている。 The resin Tadashi body of lead has established a neck portion 93 which is locally thinned, stress generated during folding of the lead bending is a hard structure transmitted to the bump bonding portions. リードの導出位置の高さは、左右で異なっている。 The height of the derived position of the lead is different in the left and right. 従って、上下モールド金型の合わせ面も段違いに加工されている。 Therefore, it is processed in different levels also mating surfaces of the upper and lower molding die. チップ裏面はAu蒸着膜/Agバンプ101/Pd/Auめっきダイ95の圧着構造、チップ上面はAl電極98,99/Auバンプ100/Pd/Auめっきリード91,92の圧着構造となっている。 Chip backside has a crimping structure of the Au vapor deposition film / Ag crimping structure of the bump 101 / Pd / Au-plated die 95, the top surface of the chip is Al electrodes 98, 99 / Au bumps 100 / Pd / Au plating lead 91.
【0047】 [0047]
本実施例において、チップ・ダイ接続構造がAgバンプを介した貴金属同士の直接接合となっているので、耐熱性が高く、チップ/ダイ間の熱歪みをAgバンプが緩和してくれるため温度サイクル信頼性が高く、Pbレスで環境にやさしい半導体パッケージを提供できる。 In the present embodiment, since the chip die connection structure is in the direct bonding of a noble metal between through Ag bumps, high heat resistance, temperature cycle for the thermal strain between the chip / die us to relaxation Ag bumps high reliability, it is possible to provide a semiconductor package-friendly environment in less Pb. また、リードは貴金属めっきが施されているため半田の濡れ性がよく、その結果、パッケージ組み立て後の半田めっきが不要となるため、パッケージ組み立て工程が短縮されて生産性が向上する。 The lead may wettability of the solder for precious metal plating is applied, as a result, since the solder plating after package assembly is not required, it is reduced package assembly process productivity is improved. また、チップサイズぎりぎりに樹脂をモールドすることが可能となるため、小型で薄型の半導体パッケージを提供できるという効果もある。 Moreover, since it is possible to mold the chip size barely a resin, there is also an effect that can provide a thin semiconductor package compact.
【0048】 [0048]
図12は、チップとダイを接合するための接合シートの一実施例である。 Figure 12 is an example of a joint sheet for bonding the chips and die. 図において、シート110は厚さ20μmの純Ag製で、片面に深さ10μmの溝111を形成している。 In the figure, the sheet 110 in the pure Ag steel thickness 20 [mu] m, and a groove 111 of the depth 10μm on one side. 溝の形成は、プレス加工あるいはダイシングブレードによるハーフカット加工により行っている。 The groove is performed by half-cutting machining by pressing or dicing blade. Agシートの硬さは、圧延加工→溝加工を終えた後、35Hv以下になるように焼鈍処理している。 Hardness of the Ag sheet after finishing rolling → grooving, are annealed to be less than 35Hv.
【0049】 [0049]
本実施例の接合シートを用いてチップ/ダイの超音波圧接を行えば、接合中のAgシートの組成変形が溝空間の存在と材料の柔らかさによって低い応力で容易に進行し、Siチップに加わる応力が小さい条件で接合界面での新生面の形成が行われて接合が進むため、チップに損傷を与えないで強固で耐熱性の高い接合を達成することが可能となる。 By performing the ultrasonic welding of chips / dies with a bonding sheet of the present embodiment, plastic deformation of the Ag sheet in the bonding proceeds easily at a low stress by softness of the existence and the material of the groove chamber, the Si chip since bonding is performed by the newly-formed surface of the stress at the bonding interface at a small conditions applied advances, it is possible to achieve a strong, heat-resistant high bonding without damaging the chips. また、パッケージの使用時には、チップの発熱に伴うチップ/ダイ間の熱歪みを、柔らかくて溝空間のあるAgシートが吸収してくれるため、温度サイクル信頼性の高い半導体パッケージを提供できる。 Further, in use of the package, the thermal strain between the chip / die due to heat generation of the chip, for us to Ag sheet absorption with soft groove chamber, it can provide a high temperature cycle reliability semiconductor packages.
【0050】 [0050]
図13は、チップとダイを接合するための接合シートの他の一実施例である。 Figure 13 is another embodiment of a joining sheet for bonding the chips and die. 図において、接合シートのコア部112は、図12と同じ加工処理を施したAgシートである。 In the figure, the core portion 112 of the joining sheet is a Ag sheet subjected to the same processing as FIG. 12. その表面に、厚さ0.3〜2.0μmのSnめっき113を施している。 On its surface is subjected to Sn plating 113 with a thickness of 0.3 to 2.0 .mu.m.
【0051】 [0051]
本実施例の接合シートを用いてチップ/ダイの超音波加熱圧接を行えば、加熱温度220℃以上の条件下でAg−Sn反応によって液相が形成されるためシート表面が薄い膜の液体で覆われ、ダイあるいはチップ裏面電極に押し付けられた領域は液体が外に排出されて高融点部材同士の接合が容易に進行するため、低い加圧条件で確実かつ強固な接合が容易に行えるという利点がある。 By performing the ultrasonic heating contact tip / die using a bonding sheet of the present embodiment, the sheet surface because the liquid phase is formed by Ag-Sn under conditions of higher heating temperature 220 ° C. is a thin film of liquid advantage covered, die or area that is pressed against the tip back electrode for liquid proceeds readily bonding of the refractory members together is discharged to the outside, reliable and strong bonding can be easily carried out at low pressure conditions there is. また接合界面から排出された低融点のAg−Sn層には、加熱時にコアから次々に溶解や拡散によってAgが供給されるため、最終的なAg−Sn層の融点は470℃以上に高めることができ、耐熱性の高い接合部とすることができるのである。 Also the low-melting Ag-Sn layer discharged from the bonding interface, because Ag is supplied by dissolution or diffusion successively from the core at the time of heating, the melting point of the final Ag-Sn layer to increase above 470 ° C. it can be, it is possible to highly heat-resistant joints. 半導体パッケージとしての信頼性に関しては、図12と同様の効果が得られる。 With respect to the reliability of the semiconductor package, the same effect as FIG. 12 is obtained.
【0052】 [0052]
図14は、チップとダイを接合するための接合シートの他の一実施例である。 Figure 14 is another embodiment of a joining sheet for bonding the chips and die. 図において、接合シートはAgワイヤ114,115を縦横に編んだメッシュ状シートである。 In the figure, the bonding sheet is a mesh sheet woven vertically and horizontally Ag wires 114 and 115.
【0053】 [0053]
本実施例によれば、ワイヤが重なった部分の厚みは厚くてそれ以外の部分は薄いという凹凸のあるシートであるため、厚い部分の組成変形が容易に進行して図12と同様の効果が得られるのである。 According to this embodiment, since the other portion thickness is thicker wires are overlapped portion is a sheet having unevenness of a thin, plastic deformation of the thick portion progresses easily the same effect as in FIG. 12 it is to be obtained.
【0054】 [0054]
図15は、本発明による半導体パッケージにおいて、チップ・ダイ間の接合にAg粒子を用いた場合の一実施例を示す。 Figure 15 is a semiconductor package according to the present invention, showing an embodiment of a case of using the Ag particles to the junction between the chip die. 図において、半導体チップ120の回路形成面側にはAl電極121が形成され、その上には複数のAgバンプ125が形成されている。 In FIG, Al electrodes 121 are formed on the circuit forming surface side of the semiconductor chip 120, a plurality of Ag bumps 125 are formed thereon. チップの裏面には、最表面がAgめっき膜の裏面電極122が形成されている。 On the back of the chip, and the back surface electrode 122 of the outermost surface Ag plated film is formed. 回路形成面側の貴金属めっきされたリード123とAgバンプは直接、超音波熱圧着されている。 Lead 123 and Ag bumps which are noble metal plating of the circuit forming surface side directly, are crimped ultrasonic thermocompression. チップ裏面電極と貴金属めっきされたダイ端子124は、樹脂127と90vol% 以上の比率で混合されたAg粒子126を挟んで、超音波熱圧着されている。 Die terminals 124 chips back electrode and the noble metal plating, across the Ag particles 126 mixed in a ratio of more than 127 and 90 vol% resin and is crimped ultrasonic thermocompression. 樹脂の量は、圧着時に押し出された樹脂がダイ端子の側面から圧着ステージに流れ落ちない程度に少ない量とし、混合体を粘性流体として扱える程度に多い量としている。 The amount of resin is extruded during crimping resin is a side smaller amount so as not to flow down to pressure bonding stage from the die terminals, the mixture is set to an amount greater to the extent that can be handled as a viscous fluid. 樹脂の性質は熱硬化性で、接合時の加熱により硬化する種類の樹脂としている。 Properties of the resin in the thermoset, and the type of resin that is cured by heating at the time of bonding. Ag粒子とチップ裏面のAg蒸着膜、およびAg粒子とダイ端子、Ag粒子同士は接触部分の領域で部分的に金属接合が達成されている。 Ag particles and the rear side of chip Ag vapor-deposited film, and Ag particles and die terminals, between the Ag particles are partially metal bonding in the region of the contact portion is achieved. ダイ端子の寸法は、樹脂匡体128の底面の中に納まる大きさであり、チップと同等である。 The dimensions of the die pin is sized to fit within the bottom surface of the resin enclosure 128, it is equivalent to the chip. チップより、わずかに大きくても小さいくてもよい。 Than the chip, it may be slightly larger in small clause.
【0055】 [0055]
本実施例によれば、低実装抵抗,小型・薄型,Pbレスの半導体パッケージを提供できる。 According to this embodiment, the low-mount resistors can provide a small and thin semiconductor package of Pb-less. また、Ag粒子が樹脂と混合されているので、樹脂の粘着性によってAg粒子の飛散がなくなり、接合部へのAg粒子の供給が容易となって生産性が向上できる。 Further, since the Ag particles are mixed with the resin, there is no scattering of Ag particles by the adhesive resin, it can improve productivity becomes easy supply of Ag particles to the joint. また、接合後のAg粒子間の狭い隙間を混合された樹脂が埋めるため、モールド樹脂で隙間を埋める必要がなくなり、樹脂ボイドの発生を大幅に低減できて歩留りを向上できるという効果もある。 Further, since the resin mixed with narrow gap between Ag particles after bonding fill, it is not necessary to fill the gap in the molding resin, there is also an effect that can improve the yield and greatly reduces the occurrence of resin voids. さらに、接合材が樹脂とAg粒子の混合体ではあるが、超音波を併用した加熱圧着を行っているため、金属同士の接合界面から樹脂が排出され、接合部では金属同士の強固な接合が達成されるため、接合信頼性はAgペーストの接着に比べて格段に向上できるという効果もある。 Further, although the bonding material is a mixture of resin and Ag particles, because a heating compression bonding in combination with ultrasonic waves, the resin is discharged from the bonding interface between metals, strong bonding between metals in joints to be achieved, bonding reliability is also an effect that can be significantly improved compared to the adhesion of the Ag paste.
【0056】 [0056]
図16は、本発明による半導体パッケージにおいて、チップ/ダイ間の接合に溝を形成したAgシートを用いた場合の一実施例を示す。 Figure 16 is a semiconductor package according to the present invention, showing an embodiment of a case of using the Ag sheet with a groove formed in the junction between the chip / die. 図において、チップ130のAl電極131にはAuボール139が形成され、裏面電極132の最表面にはAg蒸着膜が形成されている。 In FIG, Au ball 139 is formed on the Al electrode 131 of the chip 130, Ag vapor-deposited film is formed on the outermost surface of the back electrode 132. リード端子135とダイ端子138の表面にはPdめっきが施されている。 Pd plating is applied on the surface of the lead terminal 135 and the die terminals 138. チップ裏面とダイ端子間には溝141を形成したAgシート140が挿入されている。 Between the back surface of the chip and the die terminals Ag sheet 140 is inserted having grooves 141. 各接合部は、超音波併用の加熱圧着によりダイレクトに接合されている。 Each joint is joined directly by thermocompression bonding ultrasonic combination. リード端子は、樹脂匡体の1側面から導出され、曲げ加工されている。 Lead terminal is led out from a side surface of the resin enclosure is bent.
【0057】 [0057]
本実施例によれば、図2と同様の効果が得られる他に、リード端子が片側からのみ出ているので、リード端子の上下の樹脂連結面積が大きく取れ、樹脂の硬化収縮力によるリード/チップ間への圧縮力を高めることができるため、Al電極/Auボール/リード端子の各接合部の熱歪み等による破損を低減することができ、半導体パッケージの信頼性を向上することができる。 According to this embodiment, in addition to obtained the same effect as in FIG. 2, the lead terminals are out only from one side, take the upper and lower resin connecting area of ​​the lead terminals is large, the lead due to the curing shrinkage force of the resin / it is possible to increase the compressive force to the chips, it is possible to reduce damage due to thermal distortion of the junction of Al electrode / Au ball / lead terminals, it is possible to improve the reliability of the semiconductor package.
【0058】 [0058]
図17は、本発明による半導体パッケージにおいて、リード端子の一部が樹脂匡体の上面に露出している場合の一実施例を示す。 Figure 17 is a semiconductor package according to the present invention, showing an embodiment in which part of the lead terminals are exposed on the upper surface of the resin enclosure. 図において、チップ145のAl電極146にはAuボール154が形成され、裏面電極147の最表面にはAg蒸着膜が形成されている。 In FIG, Au ball 154 is formed on the Al electrode 146 of the chip 145, Ag vapor-deposited film is formed on the outermost surface of the back electrode 147. リード端子150とダイ端子153の表面にはPd/Auめっき149,152が施されている。 Pd / Au plating 149,152 can be applied to a surface of the lead terminal 150 and the die terminals 153. チップ裏面とダイ端子間には溝156を形成したAgシート155が挿入されている。 Ag sheet 155 having grooves 156 between the back surface of the chip and the die terminals are inserted. 各接合部は、超音波併用の加熱圧着によりダイレクトに接合されている。 Each joint is joined directly by thermocompression bonding ultrasonic combination. リード端子は、樹脂匡体の1側面から導出されて曲げ加工されており、上面はリード端子が露出している。 Lead terminals are led out from a side surface of the resin enclosure are bent, the upper surface is exposed lead terminals.
【0059】 [0059]
本実施例によれば、図2と同様の効果が得られる他に、パッケージ上面に露出した広い面積のリード端子から効率よく熱が放散されるため、半導体パッケージの熱抵抗を大幅に低減することができる。 According to this embodiment, in addition to the same effect as FIG. 2 is obtained, because the heat is efficiently dissipated from the lead terminal of the large area exposed to the top surface of the package, it significantly reduces the thermal resistance of the semiconductor package can.
【0060】 [0060]
図18は、本発明による半導体パッケージを搭載するための配線基板の一実施例を示す。 Figure 18 shows one embodiment of a wiring board for mounting a semiconductor package according to the present invention. 図において、配線基板160はガラスエポキシシートにCu箔パターンが形成された基板を積層した多層有機基板である。 In the figure, the wiring board 160 is a multilayer organic substrate laminated substrates Cu foil pattern is formed on a glass epoxy sheet. 基板表面には、各種半導体パッケージや受動素子の接続端子165,169,170,171が形成されている。 The substrate surface, connecting terminals 165,169,170,171 of various semiconductor packages and passive elements are formed. 本発明の半導体パッケージを搭載するための接続端子は、パッケージの腹部に納まる大きさのドレイン用接続端子161,168,ソース用接続端子164,167,ゲート用接続端子162,163,166から構成される。 Connection terminals for mounting the semiconductor package of the present invention, the connection for the drain of the size that fits to the abdominal package terminals 161,168, the source connection terminal 164, 167 is constituted by the gate connection terminals 162,163,166 that. 図19は、図18の配線基板に、本発明の半導体パッケージやLSIパッケージや素子を搭載した電子装置の一実施例を示す。 19, the wiring board of FIG. 18 shows an embodiment of a mounted electronic device of the semiconductor package or LSI package and device of the present invention. 図において、配線基板160には信号処理用のLSIパッケージ176,177,178と縦型半導体パッケージ172,175と抵抗及びコンデンサの受動素子173,174が半田接続により搭載されている。 In the figure, the wiring on the substrate 160 LSI package 176,177,178 and vertical semiconductor package 172 and 175 and the resistor and the passive elements 173 and 174 of the capacitor for signal processing is mounted by soldered.
【0061】 [0061]
本実施例によれば、パワー半導体パッケージと基板間の接続面積が大きく、発熱体であるチップと基板間が最短距離で接続されるため、基板とパッケージの温度差が小さくなり、半田接続部に発生する応力が低減されて信頼性の高い電子装置を提供することができる。 According to this embodiment, a large connection area between the power semiconductor package and the substrate, since between the chip and the substrate is a heating element is connected in the shortest distance, the temperature difference between the substrate and the package becomes smaller, the solder connecting portion it can occur to stress to provide a high electron device reliability is reduced. また、パッケージの発熱を低減しているため、特別な放熱機構を設けなくてもデバイス温度が正常な動作温度領域を超えて温度上昇することがなく、電子装置の構造を簡略化できてコストを抑えられ、温度上昇が低くなることから電子装置の寿命を向上できるという効果もある。 Moreover, because of the reduced heat generation of the package, without the device temperature even without providing a special heat dissipation mechanism is temperature rise beyond the normal operating temperature range, the cost can be simplified the structure of the electronic device suppressed to, there is also an effect that the temperature rise can be improved lifetime of the electronic device from becoming lower.
【0062】 [0062]
【発明の効果】 【Effect of the invention】
以上詳述したように、本発明によれば、パッケージの実装抵抗を低減することができる。 As described above in detail, according to the present invention, it is possible to reduce the mounting resistance of the package.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明による半導体パッケージの一実施例。 An embodiment of a semiconductor package according to the invention; FIG.
【図2】本発明による半導体パッケージの他の一実施例。 Another embodiment of the semiconductor package according to the invention, FIG.
【図3】本発明による半導体パッケージの他の一実施例。 Another embodiment of the semiconductor package according to the present invention; FIG.
【図4】本発明による半導体パッケージの他の一実施例。 Another embodiment of the semiconductor package according to the present invention; FIG.
【図5】本発明による半導体パッケージに用いるリードフレームの一実施例。 An embodiment of a lead frame used for a semiconductor package according to the present invention; FIG.
【図6】本発明による半導体パッケージの組み立て構造及び方法の一実施例。 [6] an embodiment of an assembly structure and method of a semiconductor package according to the present invention.
【図7】本発明による半導体パッケージの組み立て途中のリードフレーム構造。 [7] Assembling the middle of the leadframe structure of a semiconductor package according to the present invention.
【図8】本発明による半導体パッケージの樹脂モールド方法の一実施例。 [8] One example of a resin molding method of a semiconductor package according to the present invention.
【図9】本発明による半導体パッケージの組み立てフローの一実施例。 One embodiment of the assembly flow of the semiconductor package according to the present invention; FIG.
【図10】本発明によるPbレス半導体パッケージの組み立て構造の一実施例。 One embodiment of the assembled structure of Pb-less semiconductor package according to the present invention; FIG.
【図11】本発明によるPbレス半導体パッケージの一実施例。 An embodiment of a Pb-less semiconductor package according to Figure 11 the present invention.
【図12】本発明によるチップ裏面電極のPbレス接合部材の一実施例。 One embodiment of the Pb-free bonding member tip back electrode by the present invention; FIG.
【図13】本発明によるチップ裏面電極のPbレス接合部材の他の一実施例。 Another embodiment of the Pb-free bonding member back surface of the chip electrode by 13 present invention.
【図14】本発明によるチップ裏面電極のPbレス接合部材の他の一実施例。 Another embodiment of the Pb-free bonding member back surface of the chip electrode by Figure 14 the present invention.
【図15】本発明による半導体パッケージの他の一実施例。 [15] Another embodiment of the semiconductor package according to the present invention.
【図16】本発明による半導体パッケージの他の一実施例。 Another embodiment of the semiconductor package according to Figure 16 the present invention.
【図17】本発明による半導体パッケージの他の一実施例。 [17] Another embodiment of the semiconductor package according to the present invention.
【図18】本発明による半導体パッケージを搭載する配線基板の一実施例。 [18] An embodiment of a wiring substrate for mounting a semiconductor package according to the present invention.
【図19】本発明による半導体パッケージを搭載した電子装置の一実施例。 [19] One example of an electronic apparatus equipped with the semiconductor package according to the present invention.
【図20】半導体パッケージの電流経路モデル。 FIG. 20 is a current path model of the semiconductor package.
【図21】本発明の半導体パッケージの基本構造の一例。 An example of a basic structure of the semiconductor package of FIG. 21 the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
1,21,35,50,65,97,120,130,145,190…半導体チップ、2…ソース用Al電極、3…ゲート用Al電極、4,37,53,68,102,122,132,147,192…裏面電極、5…ソース用リード端子、6…ゲート用リード端子、7,69…ドレイン用ダイ端子、8,30,45,57,71,139,154…Auバンプ、9…開口部、10…スリット、11,13,24,27,38,41,134,137,148,151…Cuコア、12,14,42,149,152…Pd/Auめっき、15…Agめっき、16,32,47,59,103,128,142,157,197…樹脂匡体、22,36,66,67,98,99,121,131,146,181,191…Al電極、 1,21,35,50,65,97,120,130,145,190 ... semiconductor chip, Al electrode 2 ... source, 3 ... Al electrode gate, 4,37,53,68,102,122,132 , 147,192 ... back electrode, 5 ... lead terminal for source, the lead terminal 6 ... gate, die terminal 7,69 ... drain, 8,30,45,57,71,139,154 ... Au bumps, 9 ... opening, 10 ... slit, 11,13,24,27,38,41,134,137,148,151 ... Cu core, 12,14,42,149,152 ... Pd / Au plating, 15 ... Ag plating, 16,32,47,59,103,128,142,157,197 ... resin enclosure, 22,36,66,67,98,99,121,131,146,181,191 ... Al electrode, 5,28,39…貴金属めっき、26,40,135,150…リード端子、29,43,124,138,153…ダイ端子、31,70,125…Agバンプ、44…ザグリ加工部、46…Agペースト、51…主電流用Al電極、52…制御用Al電極、54…裏面電極用外部接続端子、55…主電流用外部接続端子、56…制御用外部接続端子、58…Agメッシュシート、61,91…ソース用リード、62,92…ゲート用リード、63…リード吊、64,94,96…リード枠、73…接合ツール、74…ヒートステージ、75…ヒータ、76…超音波振動、80…モールド上金型、81…モールド下金型、82…キャビティ、83…逃げ空間、93…ネック部、95…ドレイン用ダイ、100…Auボールバンプ、101 5,28,39 ... precious metal plating, 26,40,135,150 ... lead terminal, 29,43,124,138,153 ... die terminals, 31,70,125 ... Ag bumps, 44 ... spot facing portion, 46 ... Ag paste, 51 ... main current for Al electrode, 52 ... control Al electrode, the external connection terminal 54 ... back electrode, the external connection terminal 55 ... main current, 56 ... control the external connection terminal, 58 ... Ag mesh sheet, 61,91 ... source for lead, 62, 92 ... gate for lead, 63 ... hanging lead, 64,94,96 ... lead frame, 73 ... bonding tool, 74 ... heat stage, 75 ... heater, 76 ... ultrasonic vibration, 80 ... molding upper die 81 ... molding under die 82 ... cavity, 83 ... escaping space 93 ... neck, 95 ... drain die, 100 ... Au ball bumps, 101 Agボールバンプ、104…ドレイン用リード、110,140,155…Agシート、111,141,156…溝、112…Agコア、113…Snめっき、114,115…Agワイヤ、123…リード、126…Ag粒子、127…樹脂、133,136…Pdめっき、160…多層有機基板、161,168…ドレイン用接続端子、162、163,166…ゲート用接続端子、164,167…ソース用接続端子、165…受動素子用接続端子、169,170,171…LSIパッケージ用接続端子、172,175…縦型半導体パッケージ、173…抵抗素子、174…コンデンサ素子、176,177,178…LSIパッケージ、180…チップ、182…チップ裏面電極、183…ソース用外部接続端子、184…ドレイン用外 Ag ball bump, 104 ... drain lead, 110,140,155 ... Ag sheet, 111,141,156 ... groove, 112 ... Ag core, 113 ... Sn plating, 114 and 115 ... Ag wire, 123 ... lead, 126 ... Ag particles, 127 ... resin, 133 and 136 ... Pd plating, 160 ... multilayer organic substrate, 161,168 ... drain connection terminal, connection terminal 162,163,166 ... gate, connection terminal 164, 167 ... source, 165 ... connection terminal passive element, 169,170,171 ... LSI package connection terminals, 172 and 175 ... vertical semiconductor package 173 ... resistance element, 174 ... capacitor element, 176,177,178 ... LSI package 180 ... chip , 182 ... chip back electrode, 183 ... external connection terminal for source, outside a 184 ... drain 接続端子、185…金属バンプ、186…接合部、193…第2外部接続端子、194…第1外部接続端子、195…貴金属バンプ、196…貴金属接合部材、198…第3外部接続端子。 Connection terminals, 185 ... metal bump, 186 ... joint, 193 ... second external connection terminal, 194 ... first external connection terminal, 195 ... noble bump, 196 ... noble metal joining members, 198 ... third external connection terminal.

Claims (13)

  1. (a)主面及び裏面を有する半導体基板と、 (A) a semiconductor substrate having a main surface and a back surface,
    (b)前記半導体基板に形成された電界効果トランジスタと、 (B) a field effect transistor formed on said semiconductor substrate,
    (c)前記半導体基板の主面に形成された、前記電界効果トランジスタのソース電極及びゲート電極と、 (C) formed in said main surface of the semiconductor substrate, a source electrode and a gate electrode of the field effect transistor,
    (d)前記導体基板の裏面に形成された、前記電界効果トランジスタのドレイン電極と、 (D) formed on the back surface of the conductor substrate, and the drain electrode of the field effect transistor,
    (e)前記ソース電極上に形成され、前記ソース電極と電気的に接続されたソースリードと、 (E) is formed on the source electrode, the source electrode and electrically connected to the source lead,
    (f)前記ゲート電極上に形成され、前記ゲート電極と電気的に接続されたゲートリードと、 (F) is formed on the gate electrode, the gate electrode and electrically connected to the gate lead,
    (g)前記ドレイン電極の下に形成され、前記ドレイン電極と電気的に接続されたドレインリードと、 (G) is formed under the drain electrode, the drain electrode and electrically connected to the drain lead,
    (h)前記ソースリード、ゲートリード、ドレインリードの一部および前記半導体基板を覆う樹脂を含み、 (H) wherein the source lead, a gate lead, the drain lead portions and the resin covering the semiconductor substrate,
    (i)前記ソース電極とソースリードは第1Auバンプを介して接続され、 (I) the source electrode and the source lead are connected via a first 1Au bump,
    (j)前記ゲート電極とゲートリードは第2Auバンプを介して接続され、 (J) the gate electrode and the gate lead is connected through a first 2Au bump,
    (k)前記ソースリードおよびゲートリードの表面の、それぞれ前記第1および第2Auバンプとの接合面には貴金属層が形成され、 (K) of the surface of the source lead and gate lead, the noble metal layer is formed on the junction surface between each of the first and second 2Au bump,
    (l)前記ソースリードと第1Auバンプ、前記ゲートリードと第2Auバンプはそれぞれ熱圧着によって接続されていることを特徴とする半導体装置。 (L) the source lead and the 1Au bump, and wherein a respectively connected the gate lead and the 2Au bumps by thermocompression bonding.
  2. 請求項1記載の半導体装置において、前記ソースリードおよびゲートリードの最表面に前記貴金属層が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1, a semiconductor device, characterized in that said noble metal layer is formed on the outermost surface of the source lead and gate lead.
  3. 請求項1記載の半導体装置において、前記貴金属層はAu、Ag、Pt、Pdのいずれかを含むことを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein the noble metal layer is a semiconductor device which comprises Au, Ag, Pt, one of the Pd.
  4. 請求項1記載の半導体装置において、前記貴金属層はメッキによって形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1, a semiconductor device, characterized in that said noble metal layer is formed by plating.
  5. 請求項1記載の半導体装置において、前記第1Auバンプは複数形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein a said second 1Au bumps are formed in plural.
  6. 請求項1 記載の半導体装置において、前記半導体装置は面実装型パッケージであることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein a said semiconductor device is a surface mount type package.
  7. 請求項6記載の半導体装置において、前記ソースリードおよびゲートリードの一端は、それぞれ前記ドレインリードと同一平面内に位置していることを特徴とする半導体装置。 The semiconductor device according to claim 6, wherein one end of the source lead and gate lead to a semiconductor device and being located on each of the drain leads and the same plane.
  8. 請求項1記載の半導体装置において、前記ドレイン電極の鉛直下方に位置する前記ドレインリードの底面は前記樹脂から露出していることを特徴とする半導体装置。 The semiconductor device according to claim 1, the bottom surface of the drain leads located vertically downward of the drain electrode and wherein a exposed from the resin.
  9. 請求項1記載の半導体装置において、前記ドレインリードと前記ドレイン電極はAgを含む導電性樹脂を介して接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein the drain electrode and the drain leads and wherein a connected via a conductive resin containing Ag.
  10. 請求項1記載の半導体装置において、前記ソース電極、ゲート電極はそれぞれ主成分としてAl層を含むことを特徴とする半導体装置。 The semiconductor device according to claim 1, a semiconductor device, characterized in that each of the source electrode, the gate electrode comprises an Al layer as a main component.
  11. 請求項7記載の半導体装置において、前記ソース電極と第1Auバンプ、前記ゲート電極と第2Auバンプの界面にはAuAl合金層が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 7, wherein the source electrode and the 1Au bump, the semiconductor device characterized by AuAl alloy layer at the interface of the gate electrode and the 2Au bumps are formed.
  12. 請求項1記載の半導体装置において、前記ソースリード、ゲートリード、ドレインリードは主成分としてCuを含むことを特徴とする半導体装置。 The semiconductor device according to claim 1, wherein the source lead, a gate lead, a drain lead semiconductor device which comprises Cu as a main component.
  13. 請求項1記載の半導体装置において、前記第1Auバンプおよび第2Auバンプの間に前記樹脂が存在することを特徴とする半導体装置。 The semiconductor device according to claim 1, a semiconductor device, characterized in that the resin is present between the first 1Au bump and a 2Au bump.
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