JP4251377B2 - Active matrix light emitting diode pixel structure and method - Google Patents

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Description

本出願は、1997年4月23日に出願された米国仮出願第60/044,174号の利益を主張する。 This application claims the benefit of US Provisional Application No. 60 / 044,174, filed on April 23, 1997. その内容は本明細書に援用されている。 The contents of which are incorporated herein by reference.
本発明は、契約番号F33615-96-2-1944の下、米国政府の支持を得てなされた。 The present invention under Contract No. F33615-96-2-1944, was made with the support of the United States Government. 米国政府は、本発明において確かな(certain)権利を有する。 The United States Government has certain (certain) rights in this invention.
本発明は、アクティブマトリックス発光ダイオードピクセル構造に関する。 The present invention relates to an active matrix light emitting diode pixel structure. 更に詳細には、本発明は、ピクセル構造の「駆動トランジスタ」において、電流不均一性及び閾値電圧変化を低減するピクセル構造、及び前記アクティブマトリックス発光ダイオードピクセル構造を動作する方法に関する。 More particularly, the present invention provides a "driving transistor" in the pixel structure, the pixel structure to reduce the current nonuniformity and threshold voltage variations, and a method for operating the active matrix light emitting diode pixel structure.
開示の背景マトリックスディスプレイは当該技術においてかなり知られており、図1で示すように、マトリックスアドレッシングを使用してピクセルが照明される(illuminate)。 Background Matrix displays disclosed are quite known in the art, as shown in FIG. 1, pixels are illuminated using matrix addressing (illuminate). 代表的なディスプレイ100は、行列(ロー及びカラム)に配置された複数のピクチャ又は表示部材(ピクセル)160を含む。 The exemplary display 100 includes a plurality of picture or display element (pixel) 160 disposed in a matrix (rows and columns). ディスプレイは、カラムデータ発生装置110及びローセレクト発生装置120を組み込んでいる。 Display incorporates a column data generator 110 and the low-select generator 120. 動作中、各ローはローライン130を通して順に起動され、対応するカラムライン140を用いて対応するピクセルが起動させられる。 In operation, each row is activated through a low line 130 sequentially, the corresponding pixel is to start with a corresponding column line 140. パッシブマトリックスディスプレイでは、ピクセルの各ローは順に1つずつ照明されるが、アクティブマトリックスディスプレイでは、ピクセルの各ローは、最初にデータと共に連続してロードされる。 In passive matrix display, each row of pixels is illuminated by one turn, in the active matrix display, each row of pixels is loaded in succession with the first data.
例えばラップトップコンピュータといったポータブルなディスプレイの使用が増加し、種々のディスプレイテクノロジー(例えば液晶ディスプレイ(LCD)及び発光ダイオード(LED)ディスプレイ)が、採用されてきている。 For example the use of a portable display is increased such laptop computers, various display technologies (for example, a liquid crystal display (LCD) and light emitting diode (LED) display), have been adopted. これらの2つの技術の重要な差異は、LEDが発光装置であって、非発光装置(LCD等)よりもパワー効率上の利点を有することである。 An important difference between these two techniques, LED is a light-emitting device is that it has advantages over the power efficiency than non-light emitting device (LCD, etc.). LCDにおいて、蛍光性のバックライトは、ディスプレイが使用中である持続時間全体でオンであり、ピクセルを「オフ」するためにさえパワーを消費する。 In LCD, fluorescent backlight display is on throughout the duration is in use, consuming power even to "off" pixels. これに対して、LED(又はOLED)、ディスプレイは、起動されたピクセルのみを照明し、「オフ」ピクセルを照明しないことによってパワーを節約する。 In contrast, LED (or OLED), displays, illuminated only start pixel, to conserve power by not illuminating the "off" pixels.
OLEDピクセル構造を採用したディスプレイは、パワー消費量を低減することができるが、このようなピクセル構造は強度に不均一性を示す可能性があり、それは、製造による駆動トランジスタ及びトランジスタ不均一性の閾値電圧ドリフトに起因している。 Display employing the OLED pixel structure can be reduced power consumption, such pixel structure may exhibit heterogeneity in strength, it is the driver transistor and the transistor heterogeneity due to manufacturing It is due to the threshold voltage drift. しかし、OLEDの明るさがOLEDを通過する電流に比例していることが判った。 However, it was found that the brightness of the OLED is proportional to the current passing through the OLED.
従って、ピクセル構造の「駆動トランジスタ」における電流不均一性及び閾値電圧変化を低減するピクセル構造及び付随する方法が、当該技術に必要である。 Therefore, a method of the pixel structure and concomitant decrease the current nonuniformity and threshold voltage variations in a "drive transistor" of the pixel structure is needed in the art.
発明の概要本発明の一実施形態では、電流源がLED(OLED)ピクセル構造の中に組み込まれており、ピクセル構造の駆動トランジスタでの電流不均一性及び閾値電圧変化を低減する。 Summary of the Invention In one embodiment of the present invention, a current source is built into the LED (OLED) pixel structure, to reduce the current nonuniformity and threshold voltage variations in the drive transistor of the pixel structure. 電流源はデータラインに結合されており、そこでは、一定の電流が最初にプログラムされており、それから収集される。 Current source is coupled to the data line, where the constant current are initially programmed, which is then collected.
代わりの実施形態では、オートゼロ(auto zero)電圧を決定して記憶するオートゼロフェーズで、基準電圧を最初に適用することによって一定の電流が達成される。 In an alternative embodiment, the auto-zero phase determined and stored autozero (auto zero) voltage, a constant current is achieved by applying a reference voltage to the first. オートゼロの電圧は、駆動トランジスタの閾値電圧を効果的に説明する。 Voltage auto-zero effectively explaining the threshold voltage of the driving transistor. 次に、同じ基準電圧に関連するデータ電圧が、ピクセルを照明するために、今、適用される。 Then, the data voltages associated with the same reference voltage, in order to illuminate the pixel, now applies.
他の実施形態では、レジスタ(抵抗素子と同義語)がLED(OLED)ピクセル構造内に組み込まれており、駆動トランジスタの閾値電圧に対する、OLEDを通過した電流の依存の感度を下げるようになっている。 In another embodiment, the register (resistive element synonymous) is built into the LED (OLED) in the pixel structure, for the threshold voltage of the driving transistor, so as decrease the sensitivity of the dependence of the current passing through the OLED there.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
本発明の教示内容は、添付図面に関連して、以下の詳細な説明を考慮することによって容易に理解されることができる。 Teachings of the present invention, in conjunction with the accompanying drawings, it can be readily understood by considering the following detailed description.
図1は、マトリックスアドレッシングインタフェースのブロック図である。 Figure 1 is a block diagram of a matrix addressing interface.
図2は、本発明のアクティブマトリックスLEDピクセル構造の回路図である。 Figure 2 is a circuit diagram of an active matrix LED pixel structure of the present invention.
図3は、本発明のアクティブマトリックスLEDピクセル構造の代替の実施形態の回路図である。 Figure 3 is a circuit diagram of an alternate embodiment of an active matrix LED pixel structure of the present invention.
図4は、本発明のアクティブマトリックスLEDピクセル構造の他の代替の実施形態の回路図である。 Figure 4 is a circuit diagram of another alternative embodiment of an active matrix LED pixel structure of the present invention.
図5は、本発明の複数のアクティブマトリックスLEDピクセル構造を有するディスプレイを使ったシステムのブロック図である。 Figure 5 is a block diagram of a system using a display having a plurality of active matrix LED pixel structure of the present invention.
図6は、図2のアクティブマトリックスLEDピクセル構造の代替の実施形態の回路図である。 Figure 6 is a circuit diagram of an alternate embodiment of an active matrix LED pixel structure of FIG.
図7は、本発明のアクティブマトリックスLEDピクセル構造の代替の実施形態の回路図である。 Figure 7 is a circuit diagram of an alternate embodiment of an active matrix LED pixel structure of the present invention.
理解を容易にするために、図に共通の同一の部材を示すために可能なところでは同一の参照数字を使用した。 For ease of understanding, and the same reference numerals where possible to indicate the common same members in FIG.
詳細な説明図2は、本発明のアクティブマトリックスLEDピクセル構造200の回路図を示す。 DETAILED DESCRIPTION Figure 2 shows a circuit diagram of an active matrix LED pixel structure 200 of the present invention. 好ましい実施形態において、アクティブマトリックスLEDピクセル構造は、例えば、アモルファス又はポリシリコンを使用して製造されるトランジスタである薄膜トランジスタ(TFT)を使用して実行される。 In a preferred embodiment, the active matrix LED pixel structure, for example, be performed using a thin film transistor (TFT) is a transistor manufactured using amorphous or polysilicon. 同じように、好ましい実施形態において、アクティブマトリックスLEDピクセル構造は、有機発光ダイオード(OLED)を組み込んでいる。 Similarly, in a preferred embodiment, the active matrix LED pixel structure incorporates an organic light-emitting diode (OLED). 本ピクセル構造は薄膜トランジスタ及び有機発光ダイオードを使用して実行されるが、本発明がトランジスタ及び発光ダイオードの他のタイプを使用して実行されることができることが理解されなくてはならない。 This pixel structure is performed using the thin film transistor and organic light emitting diodes, the present invention must be understood that it can be performed using other types of transistors and light emitting diodes. 例えば、他の材料を使用して製造されるトランジスタが上述したように閾値不均一性を示するならば、本発明は、照明部材を通して一定の電流を提供するために使われることができる。 For example, if transistors fabricated using other materials that show a threshold heterogeneity, as described above, the present invention can be used to provide a constant current through the illumination member.
本発明を、単一のピクセル又はピクセル構造として下に示すが、ピクセルはディスプレイを形成するために他のピクセルと(例えば配列で)使用することができることを理解しなければならない。 The present invention is illustrated below as a single pixel or pixel structure, a pixel must understand that they can be used with other pixel (e.g., in sequence) to form a display. 更に、下の図は特定のトランジスタ形状を示すが、トランジスタのソースが電圧サインに対応することを理解されなければならない。 Furthermore, although the figure below shows the particular transistor geometry should be understood that the source of the transistor corresponds to the voltage sign.
図2について述べる。 It described FIG. ピクセル構造200は、3つのPMOSトランジスタ240、250、260、NMOSトランジスタ270、コンデンサ280及びLED(OLED)290(発光素子)を含む。 Pixel structure 200 comprises three PMOS transistors 240, 250, 260, NMOS transistors 270, a capacitor 280 and a LED (OLED) 290 (light emitting element). セレクトライン210は、トランジスタ240、250及び270のゲートに結合されている。 Select line 210 is coupled to the gates of transistors 240 and 250 and 270. データラインはトランジスタ250のソースに結合され、電源(+V DD )ラインはトランジスタ270のドレインに結合されている。 Data lines coupled to the source of transistor 250, the power supply (+ V DD) line is coupled to the drain of the transistor 270. OLED290の1つの電極は、トランジスタ240及び260のドレインに結合されている。 One electrode of OLED290 is coupled to the drain of transistor 240 and 260. トランジスタ240のソースは、トランジスタ260のゲート及びコンデンサ280の1つのターミナルに結合されている。 The source of transistor 240 is coupled to one terminal of the gate and the capacitor 280 of the transistor 260. 最後に、トランジスタ250のドレイン、トランジスタ270のソース、トランジスタ260のソース及びコンデンサ280の1つのターミナルは、全て1つに結合されている。 Finally, one terminal of the source and the capacitor 280 of the drain, the source of the transistor 270, the transistor 260 of the transistor 250 is coupled to all one.
本ピクセル構造200は、大きな閾値電圧(V t )不均一性存在下で、均一な電流駆動を提供する。 The present pixel structure 200 is a non-uniformity presence large threshold voltage (V t), to provide a uniform current drive. 言い換えると、OLEDを横切って均一な電流を維持し、ディスプレイの強度の中で均一性を確保することが望ましい。 In other words, across the OLED to maintain a uniform current, it is desirable to ensure uniformity in the intensity of the display.
より詳細には、OLEDピクセル構造は、2つのフェーズ、ロードデータフェーズ及び連続照明フェーズにおいて動作される。 More particularly, OLED pixel structure, two phases are operated in the load data phase and the continuous lighting phases.
ロードデータフェーズピクセル構造200は、適当なセレクトライン210を駆動させることによってデータがロードされ得る。 Loading data phase pixel structure 200, the data by driving the appropriate select line 210 may be loaded. 即ち、セレクトラインが「ロー」にセットされると、トランジスタP4(240)は「オン」にされ、OLED290の陽極側の電圧がトランジスタP2(260)のゲートに送られる。 That is, when the select line is set to "low", the transistor P4 (240) is "on", the voltage on the anode side of OLED290 is sent to the gate of the transistor P2 (260). 同時に、トランジスタP1(250)も、「オン」にされ、データライン220からの一定の電流がトランジスタP2(260)及びOLED290の両方を流れる。 At the same time, the transistor P1 (250) is also turned "on", a constant current from the data line 220 flows through both transistors P2 (260) and OLED290. 即ち、トランジスタ260は、電流源230によって駆動された電流を下げるためにオンにする。 That is, the transistor 260 turns on to lower the current that is driven by a current source 230.
データラインを駆動する電流源230は、外部のデータによってプログラムされている。 Current source 230 for driving the data line is programmed by the external data. トランジスタ260(駆動トランジスタ)のソース電圧へのゲートは、次に電流を駆動するために必要な電圧に定まる。 The gate to source voltage of the transistor 260 (driving transistor) is then determined for the voltage required to drive current. 同時に、トランジスタN1(270)は「オフ」にされて、電源+V DDはOLED290から切り離される。 At the same time, the transistor N1 (270) is set to "off", the power supply + V DD is disconnected from OLED290. 一定の電流源230も、ソースからゲートへの電圧を自己調整し、固定オーバドライブ値(電圧)をトランジスタ260に適応させ、ポリシリコンTFT260の閾値変化を補う。 A constant current source 230 is also the voltage to the gate from the source and self-adjusting, fixed overdrive value (voltage) are adapted to the transistor 260, compensate for the threshold variation of the polysilicon TFT 260. オーバドライブ電圧は、データを示す。 Overdrive voltage, show the data. 順番に、データは記憶コンデンサC S 280の上で、適切に記憶される。 In turn, the data on the storage capacitor C S 280, is appropriately stored. これでデータのためのロード又はライトサイクルを完了する。 This completes the loading or write cycle for data.
連続照明フェーズセレクトラインが「ハイ」にセットされると、P1(250)及びP4(240)の両トランジスタは「オフ」にされ、トランジスタN1(270)は「オン」にされる。 When continuous illumination phase select line is set to "high", both transistors P1 (250) and P4 (240) is turned "off", the transistor N1 (270) is "on". トランジスタ260の電源電圧がわずかに変化する可能性があるが、トランジスタ260のソースからゲートへの電圧が照明サイクル中の電流レベルを制御する。 There is a possibility that the power supply voltage of the transistor 260 is changed slightly, the voltage to the gate from the source of the transistor 260 controls the current level in the light cycle. コンデンサ280を横切るトランジスタ270のV SGは、即座に変わることができない。 V SG of transistor 270 across the capacitor 280, can not be immediately changed. このように、トランジスタ260のゲート電圧はソース電圧を追尾し、ソースからゲートへの電圧が、全体のロード及び照明フェーズを通して維持される。 Thus, the gate voltage of the transistor 260 to track the source voltage, the voltage to the gate from the source is maintained throughout the load and the illumination phase. ポリシリコンTFTの漏れ電流及びOLEDのグレースケール輝度に要求される電圧解像度は、フレームタイムの有効データを保持するために必要な記憶コンデンサのサイズを決定する。 Voltage resolution required in the leakage current and the gray-scale brightness of the OLED of the polysilicon TFT determines the size of the storage capacitor required to hold the effective data of the frame time. 好ましい実施形態において、コンデンサは0.25pfのオーダにある。 In a preferred embodiment, the capacitor is in the order of 0.25 pF. 即ち、トランジスタ260の電流漏れを考慮するのにコンデンサは十分大きいであろう。 That is, the capacitor to account for current leakage of the transistor 260 will be sufficiently large. これで照明フェーズピクセル動作を完了する。 This completes the lighting phase pixel operation.
各データ/カラムライン220はそれ自身のプログラムされた一定の電流源230を有する点に留意する必要がある。 Each data / column line 220 should be noted that with a constant current source 230 which is its own program. 照明フェーズ中に、データラインに後続のプログラムされた電流源が送られ、全てのピクセルの次のローをロードして、前のローのピクセルが照明フェーズの中で全フレーム時間動作している。 In the illumination phase, current source subsequent program to the data line is transmitted, to load the next row of all pixels, the pixels of the previous row is operating all the frame time in the illumination phase. このように、図2のピクセル構造は、2.5のラインを有する1つのNMOSトランジスタ及び3つのPMOSトランジスタのみを必要とする。 Thus, the pixel structure of FIG. 2 requires only one NMOS transistor and three PMOS transistors having a 2.5 line. (隣接のピクセルと共有されうるV DD電圧供給、セレクトライン、データライン電流ソース)。 (V DD voltage may be shared with an adjacent pixel supply, select lines, the data line current source).
代替として、図6は、図2のピクセル構造が、全てのPMOSトランジスタを有して実行される実施例を示し、それは、PMOS又はNMOSプロセスのみのどちらを使用しても経済的である。 Alternatively, FIG. 6, the pixel structure of FIG. 2 shows an embodiment implemented having all of the PMOS transistor, it is economical to use either only the PMOS or NMOS process. NMOSトランジスタN1は、PMOS P3トランジスタ610で置換されている。 NMOS transistor N1 is replaced by a PMOS P3 transistor 610. しかし、追加のライン(制御ライン)620はトランジスタ610のゲートに結合され、追加のPMOSトランジスタをアドレッシングし、もって合計3.5のライン(即ち追加のPMOSゲートを制御するための追加の電圧供給)を必要とする。 However, additional line (control line) 620 is coupled to the gate of transistor 610, the additional PMOS transistor addressing the, with a total of 3.5 lines (i.e. adding additional for controlling the PMOS gate of the voltage supply) It requires.
要するに、図2及び図6のピクセル構造は、トランジスタ260のV SG上での自調整/トラッキング機構によって、またOLED290を通して一定の電流源を供給することによって、ポリシリコンTFT及びOLEDの両方の閾値変化を補うためように設計されている。 In short, the pixel structure of FIG. 2 and FIG. 6, the self-adjusting / tracking mechanism on V SG of the transistor 260, and by supplying a constant current source through OLED290, the threshold changes in both of the polysilicon TFT and OLED It is designed to make up for the. 実際、図2及び図6のピクセル構造は、ロード及び照明フェーズの両方の最中に高電圧供給を有する適当な動作を達成することができる。 In fact, the pixel structure of FIG. 2 and FIG. 6, it is possible to achieve a proper operation with a high voltage supply during both the load and the illumination phase. これらのピクセル構造は、OLED又はピクセルポリシリコンTFTの両方での不安定にもかかわらず、良好なグレースケール均一性及び高いライフタイムを有する高品質のOLEDディスプレイを設計するために実行されることができる。 These pixel structures, despite instability in both OLED or pixels polysilicon TFT, be performed in order to design a high-quality OLED display having a good gray scale uniformity and high lifetime it can.
図3は、本アクティブマトリックスピクセル構造の代替の実施形態を示す。 Figure 3 shows an alternative embodiment of the present active matrix pixel structure. 代替の実施形態において、データライン電圧は、ピクセル構造内で電流に変換され、図2及び図6で上述した電流源の実施のような電圧電流変換器を必要としない。 In an alternative embodiment, the data line voltage is converted into current in the pixel structure, does not require a voltage-current converter, such as in the current source described above in FIGS. 2 and 6.
図3について述べる。 It described FIG. ピクセル構造300は、4つのPMOSトランジスタ(360、365、370、375)、2つのコンデンサ350及び355及びLED(OLED)380を含む。 Pixel structure 300 includes four PMOS transistors (360,365,370,375) includes two capacitors 350 and 355 and LED (OLED) 380. セレクトライン320は、トランジスタ360のゲートに結合している。 Select line 320 is coupled to the gate of the transistor 360. データライン310はトランジスタ360のソースに結合され、+V DDラインはトランジスタ365のソース及びコンデンサ355の1つのターミナルに結合されている。 Data line 310 is coupled to the source of transistor 360, + V DD line is coupled to one terminal of the source and the capacitor 355 of the transistor 365. オートゼロライン330はトランジスタ370のゲートに結合され、照明ラインはトランジスタ375のゲートに結合されている。 Auto zero line 330 is coupled to the gate of transistor 370, the illumination line is coupled to the gate of the transistor 375. OLED280の1つの電極は、トランジスタ375のドレインに結合されている。 One electrode of OLED280 is coupled to the drain of the transistor 375. トランジスタ375のソースは、トランジスタ365及び370のドレインに結合されている。 The source of the transistor 375 is coupled to the drain of transistor 365 and 370. トランジスタ360のドレインは、コンデンサ350の1つのターミナルに結合されている。 The drain of the transistor 360 is coupled to one terminal of the capacitor 350. 最後に、トランジスタ365のゲート、トランジスタ370のソース、コンデンサ350の1つのターミナル及びコンデンサ355の1つのターミナルは、全て結合されている。 Finally, the gate of the transistor 365, the source of the transistor 370, one terminal of one terminal and the capacitor 355 of the capacitor 350, are all coupled.
より詳細には、図3は3つのフェーズの中で動作されるピクセル構造300を示す。 More particularly, Figure 3 shows the pixel structure 300 to be operated in three phases. 即ち、1)オートゼロフェーズ、2)ロードデータフェーズ、3)照明フェーズである。 That is, 1) autozero phase, 2) loading data phase, 3) a lighting phase.
オートゼロオートゼロライン330及び照明ライン340が「ロー」にセットされると、トランジスタP2(375)及びP3(370)は、「オン」に変わり、トランジスタP1(365)のドレイン側の電圧は、ゲートに送られ、一時的にダイオードに連結される。 When the auto zero auto zero line 330 and the illumination line 340 is set to "low", the transistor P2 (375) and P3 (370) is changed to "on", the voltage at the drain side of the transistor P1 (365), the gate sent are temporarily coupled to the diode. データライン310は「基準電圧」にセットされ、セレクトライン320は「ロー」にセットされる。 Data line 310 is set to "reference voltage", the select line 320 is set to "low". 基準電圧は任意にセットされることができるが、それは最高データ電圧より大きくなくてはならない。 Reference voltage can be arbitrarily set, it must be greater than the maximum data voltage.
次に、照明ライン340は「ハイ」にセットされ、トランジスタP2 375が「オフ」にされる。 Then, the lighting line 340 is set to "high", the transistor P2 375 is set to "off". ピクセル回路は、今、トランジスタP1 365(駆動トランジスタ)の閾値に定まり、もってデータラインの基準電圧とコンデンサC C 350のトランジスタP1 365の閾値電圧との間の差異である電圧(オートゼロ電圧)を記憶する。 Pixel circuit is now Sadamari the threshold of the transistor P1 365 (driving transistor), have been stored voltage (auto-zero voltage) is the difference between the reference voltage and the threshold voltage of the transistor P1 365 of the capacitor C C 350 of the data lines to. これによって、ゲート電圧、又はより正確にはトランジスタ365のV SGをトランジスタ365の閾値電圧にセットする。 Thus, the gate voltage, or more precisely sets the V SG of the transistor 365 to the threshold voltage of the transistor 365. これは、次に、トランジスタP1(365)上に、閾値電圧変化に関係なく固定オーバドライブ電圧を提供する。 This, in turn, over the transistor P1 (365), to provide a fixed overdrive voltage regardless threshold voltage variation. 最後に、オートゼロライン330は「ハイ」にセットされ、トランジスタP1 365のゲートを絶縁する。 Finally, auto-zero line 330 is set to "high", to insulate the gate of the transistor P1 365. オートゼロの目的は、これから達成される。 The purpose of the auto-zero, will now be achieved.
ロードデータフェーズオートゼロフェーズの終わりに、セレクトラインは「ロー」にセットされ、データラインは「基準電圧」であった。 At the end of the load data phase auto-zero phase, select line is set to "low", the data line was "reference voltage". 今、データライン310は、データ電圧にセットされる。 Now, the data line 310 is set to the data voltage. データ電圧は、トランジスタP1(365)のゲート上にコンデンサC C 350を通して送られる。 Data voltage is transmitted through the capacitor C C 350 on the gate of the transistor P1 (365). 次に、セレクトラインは、「ハイ」にセットされる。 Next, select line is set to "high". このように、トランジスタ365のV SGは、一定の電流レベルを提供するために、トランジスタ365に固定オーバドライブ電圧を提供する。 Thus, V SG of the transistor 365, in order to provide a constant current level, providing a fixed overdrive voltage to the transistor 365. これはロードデータフェーズを終了し、ピクセルは照明用となる。 This finished loading the data phase, the pixel becomes lighting.
デセレクト(deselect、選択から外す)ローフェーズ中の連続照明データフェーズデータ電圧がトランジスタP1(365)のゲート上で記憶されると、照明ライン340が「ロー」にセットされ、トランジスタP2 375が「オン」にされる。 Deselect (deselect, deselected) the continuous illumination data phase data voltage during a low phase is stored on the gate of the transistor P1 (365), illumination line 340 is set to "low", the transistor P2 375 is "on It is in. " トランジスタP1 365によって供給される電流は、OLED380を通して流れることができるようになる。 The current supplied by transistor P1 365 will be able to flow through OLED380. 要するに、トランジスタ365は一定の電流源のように機能する。 In short, the transistor 365 functions as a constant current source. これで照明フェーズが完了する。 This lighting phase is completed.
図4に、本アクティブマトリックスピクセル構造の代替の他の実施形態を示す。 Figure 4 shows an alternative further embodiment of the present active matrix pixel structure. 代替の実施形態において、データライン電圧はまた、ピクセル構造の内で電流に変換され、電流源の図2及び6で上述したように、電流源での実施のような電圧電流変換器を必要としない。 In an alternative embodiment, the data line voltage also is converted into a current within the pixel structure, as described above in FIG. 2 and 6 of the current source, requires a voltage-current converter, such as in the current source do not do.
図4について述べる。 Figure 4 will be described. ピクセル構造400は、3つのPMOSトランジスタ(445、460、465)、2つのコンデンサ450及び455及びLED(OLED)470を含む。 Pixel structure 400 comprises three PMOS transistors (445,460,465) includes two capacitors 450 and 455 and LED (OLED) 470. セレクトライン420は、トランジスタ445のゲートに結合している。 Select line 420 is coupled to the gate of the transistor 445. データライン410はトランジスタ445のソースに結合され、電圧スイッチング電源(VSWP)ライン440はトランジスタ460のソース、コンデンサ455の1つのターミナルに結合される。 Data line 410 is coupled to the source of transistor 445, the voltage switching power supply (VSWP) line 440 is the source of the transistor 460 is coupled to one terminal of the capacitor 455. オートゼロライン430は、トランジスタ465のゲートに結合されている。 Auto zero line 430 is coupled to the gate of the transistor 465. OLED470の1つの電極は、トランジスタ465及び460のドレインに結合されている。 One electrode of OLED470 is coupled to the drain of transistor 465 and 460. トランジスタ445のドレインは、コンデンサ450の1つのターミナルに結合されている。 The drain of the transistor 445 is coupled to one terminal of the capacitor 450. 最後に、トランジスタ460のゲート、トランジスタ465のソース、コンデンサ450の1つのターミナル及びコンデンサ455の1つのターミナルは、全て結合されている。 Finally, the gate of the transistor 460, the source of the transistor 465, one terminal of one terminal and the capacitor 455 of the capacitor 450, are all coupled.
より詳細に、図4は、3つのフェーズの中で動作されるピクセル構造400を示す。 More specifically, FIG. 4 shows the pixel structure 400 is operated in three phases. 即ち、1)オートゼロフェーズ、2)ロードデータフェーズ、3)照明フェーズである。 That is, 1) autozero phase, 2) loading data phase, 3) a lighting phase.
オートゼロ(VSWPによる)フェーズVSWP(供給を切り換える電圧)は「ローワ(より低い、lower)電圧」に量「ΔV」だけセットされる。 Autozero (by VSWP) Phase VSWP (voltage for switching the supply) is "Rowa (lower, lower) voltage" to be set by an amount "ΔV". ここで、ローワ電圧は、OLED470が少量の電流(例えば、ナノアンプのオーダで、OLED特性に依存して)を少しずつ流すように選択される。 Here, Rowa voltage, OLED470 small amount of current (e.g., on the order of nanoamps, depending on the OLED characteristic) to be selected to flow little by little. ローワ電圧は、コンデンサに結合されたC C (450)とトランジスタP4(445)との間の浮動ノード(fによるダイリューションなしでトランジスタP1(460)V G(P1)のゲートを通して結合される。オートゼロライン430は、次に「ロー」セットされる。トランジスタP1(460)(駆動トランジスタ)は、トランジスタP3(465)を閉じることによってダイオードとして一時的に連結される。セレクトライン420は次に「ロー」にセットされ、「基準電圧」はデータライン410に適用される。基準電圧は任意にセットされることができる、しかし、最高データ電圧より大きくなくてはならない。ピクセル回路は、今、トランジスタP1 460の閾値に定まることができる。最後に、オートゼロライン430は次に「 Rowa voltage is coupled through the gate of the floating node (without dilution by f transistors P1 (460) V G (P1) between coupled to the capacitor C C and (450) transistors P4 and (445) . autozero line 430 is then "low" setting. transistor P1 (460) (drive transistor), the transistor P3. is temporarily connected as a diode by closing (465) the select line 420 then is is set to "low", "reference voltage". the reference voltage applied to the data line 410 can be the to be arbitrarily set, but, must be greater than the maximum data voltage. pixel circuit will now in. Finally can determined the threshold of the transistor P1 460, the auto zero line 430 then the " ハイ」にセットされ、トランジスタP1 460のゲートを絶縁する。オートゼロフェーズの効果は、記憶装置にコンデンサC C 450に電圧(オートゼロ電圧)を記憶することであり、それはデータライン上基準電圧とP1 460のトランジスタ閾値電圧との間での差異を表す。これはオートゼロフェーズを完了する。 Set high ", insulates the gate of the transistor P1 460. Effect of autozero phase is to store a voltage (auto-zero voltage) to the capacitor C C 450 in the storage device, it and the data line on the reference voltage P1 460 represent a difference between the transistor threshold voltage. This completes the autozero phase.
ロードデータフェーズオートゼロのフェーズの終わりで、セレクトラインは「ロー」にセットされ、データラインは「基準電圧」であった。 At the end of the load data phase auto-zero phase, select line is set to "low", the data line was "reference voltage". 次に、データラインは、基準電圧から、データにおける変化がデータに参照されるローワ電圧(データ電圧)まで切り換えられる。 Next, the data lines, the reference voltage is switched to Rowa voltage change in the data is referenced in the data (data voltage). 順番に、データ電圧(データ入力)はロードされてコンデンサ450及び455を通してトランジスタP1 460のゲートに結合される。 In turn, the data voltage (Data Input) is loaded is coupled to the gate of the transistor P1 460 through capacitors 450 and 455. トランジスタ460の電圧V SGは、トランジスタP1(460)に、固定オーバドライブ電圧を提供し、OLED470電流を駆動する。 Voltage V SG of the transistor 460, the transistor P1 (460), providing a fixed overdrive voltage, to drive the OLED470 current. 即ち、データ電圧は、トランジスタP1 460の上でオーバドライブ電圧に変換される。 That is, the data voltage is converted into overdrive voltage over the transistor P1 460. コンデンサ450上で記憶される電圧が、トランジスタP1 460の閾値電圧の原因であるので、オーバドライブ電圧全体が、今、トランジスタP1の閾値電圧と独立である。 Voltage stored on capacitor 450, since it is responsible for the threshold voltage of the transistor P1 460, the entire overdrive voltage now is independent of the threshold voltage of the transistor P1. セレクトライン420は、次に「ハイ」にセットされる。 Select line 420 is then set to "high". これはロードデータフェーズを完了する。 This completes the load data phase.
デセレクトローフェーズ中に連続的に、データを照明するデータロードフェーズの完了で、トランジスタP1 460のゲートが、今、容量結合を除いて絶縁され、OLEDを駆動するためのオーバドライブ電圧がコンデンサC S 455に記憶される。 In During the deselect low phase continuously, at the completion of the data loading phase to illuminate the data, the gate of the transistor P1 460 is now insulated except capacitive coupling capacitor overdrive voltage for driving the OLED C It is stored in the S 455. 次に、VSWPは最初のハイア(より高い、higher)電圧(照明電圧)に戻される。 Then, VSWP first Heyer (higher, Higher) is returned to the voltage (lighting voltage). 続いてVSWPが上がり、今、照明のためにOLEDを駆動する十分な電圧が存在する。 Subsequently VSWP rises, now sufficient voltage to drive the OLED for illumination is present. 即ち、セレクトライン420が「ハイ」にセットされると、トランジスタP3(465)及びP4(445)の両方は「オフ」に変えられ、データ電圧は以前のようにトランジスタ460のV SGの上に記憶されたままである。 That is, when the select line 420 is set to "high", both transistors P3 (465) and P4 (445) is changed to "off", the data voltage as before on the V SG of the transistor 460 remain stored. ソースからゲートへの電圧V SG(P1)は同様に全体の照明フェーズを通して維持され、それはOLEDを通しての電流レベルが一定のことを意味する。 Voltage V SG of the source to the gate (P1) is maintained through the illumination phase of the whole as well, it is the current level through the OLED means that constant. これで照明サイクルを完了する。 This completes the lighting cycle.
要するに、図3は、4つのPMOSトランジスタ及び3と1/2ラインを有する1つの結合コンデンサを使用するピクセル構造を開示する。 In short, Figure 3 discloses a pixel structure using a single coupling capacitor having four PMOS transistors and 3 1/2 line. (オートゼロライン及びVDDH電圧供給は、両方とも共有されることができる)。 (Autozero line and VDDH voltage supply, both can be shared). 図4は、3つのPMOSトランジスタ及び2と1/2ラインを有する1つの結合コンデンサだけを使用したピクセル構造を開示する。 Figure 4 discloses a pixel structure using only one coupling capacitor having three PMOS transistors and 2 1/2 lines. (電源を切り換えるVSWPは、隣接のピクセルと共用する)これらの2つのピクセル構造の両方を照明、及びV SG(P1)上のオートゼロとリクエストリング電流機構によって、ポリシリコンTFT及びOLEDの閾値変化を補うことができる前記の2つの(2)ピクセル構造も、ポリシリコンNMOSの中で及びアモルファスNMOS設計の中で実行されることができる。 (VSWP to switch the power, neighboring pixels and sharing) illuminate both of these two pixel structure, and by V SG (P1) on the auto-zero and the request ring current mechanism, a threshold change of the polysilicon TFT and OLED two (2) pixel structure of the which can compensate also can be performed in a and amorphous NMOS design in the polysilicon NMOS.
図3及び図4の2つの(2)ピクセル構造が、OLED又はピクセルポリシリコンTFTにおける不安定にもかかわらず、良好なグレースケール均一性及び長い寿命を有する高品質のOLEDを設計するために実行されることができる。 Two (2) pixel structure of FIG. 3 and FIG. 4, performed to design despite unstable even in an OLED or pixels polysilicon TFT, a high-quality OLED with good grayscale uniformity and long lifetime it is the can.
図7は、本発明のアクティブマトリックスLEDピクセル構造700の回路図を示す。 Figure 7 shows a circuit diagram of an active matrix LED pixel structure 700 of the present invention. 好ましい実施形態で、アクティブマトリックスLEDピクセル構造は、薄膜トランジスタ(TFT)(例えばポリシリコン又はアモルファスシリコンを使用して製造されるトランジスタ)を使用して実行される。 In a preferred embodiment, the active matrix LED pixel structure is performed using a thin film transistor (TFT) (for example, polysilicon or amorphous silicon transistors are fabricated using). 同様に、好ましい実施形態で、アクティブマトリックスLEDピクセル構造は、有機発光ダイオード(OLED)を組み込んでいる。 Similarly, in a preferred embodiment, the active matrix LED pixel structure incorporates an organic light-emitting diode (OLED). 本ピクセル構造は薄膜トランジスタ及び有機発光ダイオードを使用して実行されるが、本発明がトランジスタ及び発光ダイオードの他のタイプを使用して実行されることができることは理解されなければならない。 This pixel structure is performed using the thin film transistor and organic light emitting diodes, it should be understood that that the present invention may be implemented using other types of transistors and light emitting diodes.
本ピクセル構造700は、大きな閾値電圧(V t )不均一性存在下で、均一な電流駆動を提供する。 The present pixel structure 700 is a non-uniformity presence large threshold voltage (V t), to provide a uniform current drive. 換言すると、OLEDsを通して均一な電流を維持することが望ましく、もってディスプレイ強度における均一性が確保される。 In other words, it is desirable to maintain a uniform current through the OLEDs, uniformity is ensured in the display intensity have.
図7について述べる。 Figure 7 will be described. ピクセル構造700は、2つのPMOSトランジスタ710及び720、コンデンサ730、レジスタ750及びLED(OLED)740(光部材)を含む。 Pixel structure 700 includes two PMOS transistors 710 and 720, a capacitor 730, registers 750 and LED (OLED) 740 (light element). セレクトライン770は、トランジスタ710のゲートに結合されている。 Select line 770 is coupled to the gate of the transistor 710. データライン760は、トランジスタ710のソースに結合されている。 Data line 760 is coupled to the source of transistor 710. レジスタ750の1つのターミナルはトランジスタ720のソースに結合され、OLED740の1つの電極はトランジスタ720のドレインに結合されている。 One terminal of the register 750 is coupled to the source of transistor 720, one electrode of OLED740 is coupled to the drain of the transistor 720. 最後に、トランジスタ710のドレイン、トランジスタ720のゲート及びコンデンサ730の1つのターミナルは、全て結合されている。 Finally, the drain of the transistor 710, one terminal of the gate and the capacitor 730 of the transistor 720, are all coupled.
より詳細には、ピクセル構造を含むローがアクティブローとして選択されるとき、セレクトライン770の論理的「ハイ」レベルは、トランジスタM1710をオンにし、コンデンサC730がデータライン760から電圧Vgまで充電されることができるようになっている。 More specifically, when the row containing the pixel structure is selected as the active-low logic "high" level of the select line 770 turns on the transistor M1710, the capacitor C730 is charged from the data line 760 to the voltage Vg thereby making it possible. ローがセレクトライン770で「ロー」レベルによってデセレクトされた後、トランジスタM1をオフにし、コンデンサ730の電圧がフレーム時間のために記憶される。 After a row has been deselect the "low" level at the select line 770, to turn off the transistor M1, the voltage of the capacitor 730 is stored for the frame time. 電圧がトランジスタM2 720のゲートに現れるので、それは、電流を、トランジスタ720を通し、ドレインに位置するOLED740も通り抜けるようにセットする。 Since voltage appears at the gate of the transistor M2 720, which current was passed through the transistors 720, OLED740 also set to pass through is located in the drain.
更に重要なことは、レジスタ750が本ピクセル構造で実行されることである。 More importantly, the register 750 is to be executed in this pixel structure. レジスタは、トランジスタ720のソースに結合されて、マイナスのフィードバック部材として機能する。 Register is coupled to the source of transistor 720, which functions as a negative feedback element. 個々の駆動トランジスタが異常に低い閾値電圧を有するならば、トランジスタは、OLEDにより多くの電流を通過する傾向があるが、追加の電流は、レジスタ750を横切る追加の電圧低下を引き起こし、もって電流を低減する。 If individual drive transistors have an abnormally low threshold voltage, the transistor will tend to pass more current OLED, additional current causes a drop additional voltage across the register 750, a current with reduction to.
相補的な影響が、異常に高い閾値電圧を有する駆動トランジスタに起こる。 Complementary effects occurs driving transistor having an abnormally high threshold voltage. 全体の影響は、電流の不均一性を低減することである。 Overall impact is to reduce the nonuniformity of current. レジスタが、TFTで達成される閾値電圧均一性より非常に良好な抵抗均一性を有して一般に形成されることができることが判った。 Register, it has been found that can be generally formed with a very good resistance uniformity than the threshold voltage uniformity is achieved with TFT. 1つの理由はTFT閾値電圧がアクティブなシリコン材料のトラップ密度に非常に敏感であるのに、レジスタの中で使用されるドープされた層の抵抗はトラップ密度に対してそれほど敏感でないことである。 For one reason is very sensitive TFT threshold voltage to the trap density of the active silicon material, the resistance of the doped layers are used in the register is not less sensitive to trap density. 測定値は、抵抗の百分率変化がポリシリコンディスプレイウェーハを横切って非常に小さいことを示し、抵抗が変わる範囲で、トランジスタ閾値と違って滑らかに変化することが予想される。 Measurements, the percentage change in resistance is shown that very small across the polysilicon display wafer, to the extent that the resistance change is expected to vary smoothly unlike transistor threshold.
OLED740を通り抜ける電流は、輝度を決定する。 Current passing through the OLED740 determines the luminance. しかし、TFTを使用してピクセルが実行されるとき、TFTの閾値電圧も、上述のようライフにわたって変化することができることが観察された。 However, when the pixel is performed using the TFT, the threshold voltage of the TFT also, it has been observed that can vary over the life as described above. 加えて、TFT閾値電圧の初期不均一性があるであろう。 In addition, there will be an initial non-uniformity of TFT threshold voltage. 閾値がOLEDを通して確定される電流に関して、電圧は強い影響を有しないので、トランジスタ710に関するそのような不均一性が問題でない点に留意する必要がある。 Respect current threshold is determined through the OLED, the voltage does not have a strong effect, it is necessary that such non-uniformity about the transistor 710 is noted not an issue. これに対して、駆動トランジスタ720の閾値電圧における変化は、OLEDを通して直接に電流に影響を及ぼす。 In contrast, variations in the threshold voltage of the driving transistor 720, affects directly the current through the OLED.
より詳細には、電流、本ピクセル構造の中のOLEDを通り抜けるI OLDEは、以下のように表されることができる More specifically, current, I OLDE passing through the OLED in the pixel structure can be represented as follows
K'はトランジスタM2の固有相互コンダクタンスパラメータ、W及びLはその幅及び長さ、V tは閾値電圧、Vgはデータラインからの電圧であり、レジスタR750は好ましい実施形態で1Mの値を有する。 K 'is intrinsic transconductance parameter, W and L are the width and length of the transistor M2, V t is the threshold voltage, Vg is the voltage from the data line, the register R750 has a value of 1M in the preferred embodiment. しかし、抵抗値は、駆動トランジスタ特性に従って、100K〜10Mであることができる。 However, the resistance value in accordance with the driving transistor characteristics can be 100K~10M. 本ピクセル構造が、電流変動を、以下で述べる本発明のレジスタなしで可能な変動の1/3に低減することができることが、観察された。 This pixel structure is a current variation, it can be reduced to 1/3 of the possible without registers of the present invention varies as described below, it was observed.
より詳細には、トランジスタ720のソースに結合されたレジスタを備え、閾値電圧変化 More particularly, it comprises a register coupled to the source of transistor 720, the threshold voltage variation
に対する、ダイオードを通した電流の規準化された感度は、以下の通りである。 For, normalized sensitivity of the current through the diode is as follows.
-2/(Vg-V t +I OLED R). -2 / (Vg-V t + I OLED R). (2) (2)
可能な限りゲート電圧Vgを増やすことは有益であるが、トランジスタ720が飽和内にとどまらなければならないという限界を有する。 It is beneficial to increase the gate voltage Vg as possible, but has the limitation that the transistor 720 must remain within saturation. レジスタ(I OLED R)を横切って電圧降下をもたらすことによって、閾値電圧変化への感度は、レジスタなしで達成可能なもの以下に低減されることができる。 By providing a voltage drop across the register (I OLED R), sensitivity to the threshold voltage change can be reduced below that achievable without the register. 最終的に、項(I OLDE R)は(Vg−V t )よりも大きくなることができない。 Finally, Section (I OLDE R) can not be greater than the (Vg-V t). 理由は、そのような結果がトランジスタ720がオフにされたこと意味するからである。 Because, such a result is it means that the transistor 720 is turned off. 従って、トランジスタ720のソースの中でレジスタを置くことによって達成されることができる感度における最大の低減は、2のファクタである。 Therefore, the maximum reduction in sensitivity can be achieved by placing the register in the source of the transistor 720 is a factor of two.
しかし、ソースの中にレジスタを置くことは、トランジスタ720の幅Wが増加することを認め、そのような増加は閾値電圧の標準偏差を低減する。 However, placing the register in the source is acknowledged that the width W of the transistor 720 increases, such increase reduces the standard deviation of the threshold voltage. 固定最大ゲート電圧、Wは増加されることができるので、σ Vt内の統計的低減からより多くの利益を引き出す。 Fixed maximum gate voltage, so W can is increased, draw more benefit from statistical reduction in the sigma Vt. このようにレジスタをトランジスタ720のソースに置くことによって、電流変動における低減は以下の(1)、(2)の影響の組合せを通して達成される。 By placing this manner the registers to the source of the transistor 720, reduction in current fluctuations following (1) is achieved through a combination of the effects of (2). 即ち(1)感度を閾値変化 : (1) the sensitivity threshold change
に低減(2×又は50%の低減である理論上の最大利益に制限)、及び、(2)閾値変化σ Vt自体の低減(幾何学的及びキャパシタンス制約を除いて限界がない)である。 Reduced (limited to a maximum benefits 2 × or 50% of the reduction theory) in and a (2) reduction of the threshold variation sigma Vt itself (no limits except geometric and capacitance constraints).
図5は、本発明の複数のアクティブマトリックスLEDピクセル構造200、300、400、600又は700を有するディスプレイ520を使ったシステム500のブロック図を示す。 Figure 5 shows a block diagram of a system 500 using a display 520 having a plurality of active matrix LED pixel structure 200,300,400,600 or 700 of the present invention. システム500は、デイスプレイコントローラ510及びディスプレイ520を含む。 System 500 includes a Deisupurei controller 510 and display 520.
より詳細には、ディスプレイコントローラは、汎用コンピュータとして実施されることができ、当該コンピュータは中央処理装置CPU512、メモリ514及び複数のI/O装置416(例えば、マウス、キーボード、記憶装置、例えば磁気及び光学の駆動装置、モデムなどを有している。ディスプレイ520を起動させるソフトウェア命令は、メモリ514にロードされることができ、CPU512によって実行されることができる。 More specifically, the display controller can be implemented as a general purpose computer, the computer includes a central processing unit CPU 512, a memory 514 and a plurality of I / O device 416 (e.g., a mouse, a keyboard, storage devices, for example magnetic and optical drive, and a like modem. software instructions to activate the display 520 may be loaded into memory 514, it may be performed by CPU 512.
ディスプレイ520は、ピクセルインタフェース522及び複数のピクセル(ピクセル構造200、300、400、600又は700)を含む。 Display 520 includes a pixel interface 522 and a plurality of pixels (pixel structure 200,300,400,600 or 700). ピクセルインタフェース522は、ピクセル200、300、400、600又は700を駆動するために必要な回路を含む。 Pixel interface 522 includes circuitry necessary to drive the pixel 200,300,400,600 or 700. 例えば、ピクセルインタフェース522は図1で示したマトリックスアドレッシングインタフェースでありえる。 For example, the pixel interface 522 can be a matrix addressing interface shown in FIG.
このように、システム500はラップトップコンピュータとして実行されることができる。 Thus, the system 500 can be implemented as a laptop computer. 代わりに、ディスプレイコントローラ510は、他の方法において実行することができ、それは、例えばマイクロコントローラ又はアプリケーション特定の集積回路(ASIC)、又はハードウェア及びソフトウェア命令の組合せである。 Alternatively, the display controller 510 may be implemented in other ways, it is, for example, a microcontroller or application specific integrated circuit (ASIC), or a combination of hardware and software instructions. 要するに、システム500は、本発明のディスプレイを組み込んだより大きいシステム内で実行されることができる。 In short, the system 500 can be performed within a larger system that incorporates a display of the present invention.
本発明はPMOSトランジスタを使用して記載したが、本発明がNMOSトランジスタを使用して実行されることができることは理解されなければならない。 The present invention has been described using PMOS transistors, it should be understood that that the present invention may be implemented using an NMOS transistor. なお、そこでは、関連した電圧は逆にされる。 Incidentally, where the relevant voltages are reversed. 即ち、OLEDは、今、NMOS駆動トランジスタのソースに結合される。 That, OLED is now coupled to the source of the NMOS drive transistor. OLEDを裏返すので、OLEDのカソードは、透明な材料で作られなければならない。 Since turning the OLED, the cathode of the OLED must be made of a transparent material.
本発明の教示内容を組み込んだ種々の実施形態を示して本明細書で詳細に記載したが、当業者は、容易にこれらの教示内容を組み込んだ多くの他の様々な実施形態を工夫することができる。 It has been described in detail herein illustrate various embodiments which incorporate the teachings of the present invention, those skilled in the art, by devising a readily many other varied embodiments that still incorporate these teachings can.

Claims (13)

  1. 複数のピクセルを含むディスプレイ(520)であって、各ピクセル(200)が、 A display (520) including a plurality of pixels, each pixel (200),
    ゲート、ソース及びドレインを有する第1のトランジスタ(250)であって、該ゲートがセレクトライン(210) 結合され、該ソースがデータライン(220)に結合された第1のトランジスタ(250)と、 Gate, a first transistor having a source and a drain (250), the gate is coupled to a select line (210), a first transistor having the source coupled to the data line (220) and (250) ,
    ゲート、ソース及びドレインを有する第2のトランジスタ(270)であって、該第2のトランジスタのゲートが前記セレクトラインに結合され、該第2のトランジスタのドレインが電源(V DD )ライン (295)に結合され、該第2のトランジスタのソースが前記第1のトランジスタの前記ドレインに結合された第2のトランジスタ(270)と、 Gate, a second transistor having a source and a drain (270), a gate of the second transistor being coupled to said select line, the drain of the second transistor power (V DD) line (295) and coupled, a second transistor which transistor the source of the second is coupled to the drain of said first transistor (270), the
    ゲート、ソース及びドレインを有する第3のトランジスタ(240)であって、前記第3のトランジスタのゲートが前記セレクトラインに結合された第3のトランジスタ(240)と、 Gate, a third transistor having a source and a drain (240), a third transistor having a gate of said third transistor is coupled to said select line and (240),
    第1のターミナル及び第2のターミナルを有するコンデンサ(280)であって、前記第3のトランジスタの前記ソースが前記コンデンサの前記第1のターミナルに結合され、前記コンデンサの前記第2のターミナルが前記第1のトランジスタの前記ドレインに結合されたコンデンサ(280)と、 A capacitor (280) having a first terminal and a second terminal, wherein the source of the third transistor being coupled to said first terminal of said capacitor, said second terminal of said capacitor is said a capacitor (280) coupled to the drain of the first transistor,
    ゲート、ソース及びドレインを有する第4のトランジスタ(260)であって、該第4のトランジスタのソースが前記第1のトランジスタの前記ドレインに結合され、該第4のトランジスタのゲートが前記第3のトランジスタの前記ソースに結合された第4のトランジスタ(260)と、 Gate, a fourth transistor having a source and a drain (260), the source of the transistor of the fourth is coupled to the drain of said first transistor, a gate of the fourth transistor is pre Symbol third a fourth transistor coupled to the source of the transistor and (260),
    2つのターミナルを有する発光素子 (290)であって、前記第4のトランジスタの前記ドレイン及び前記第3のトランジスタの前記ドレインが、該発光素子の前記2つのターミナルのうちの1つに結合している発光素子 (290)と、 A light-emitting element having two terminals (290), said drain of said drain and said third transistor of said fourth transistor, coupled to one of the two terminals of the light emitting element and are light-emitting element (290),
    を含むディスプレイ(520)。 Displays, including a (520).
  2. 複数のピクセルを含むディスプレイ(520)であって、各ピクセル(600)が、 A display (520) including a plurality of pixels, each pixel (600),
    ゲート、ソース及びドレインを有する第1のトランジスタ(250)であって、該ゲートがセレクトライン(210)に結合され、該ソースがデータライン(220)に結合された第1のトランジスタ(250)と、 Gate, a first transistor having a source and a drain (250), the gate is coupled to a select line (210), a first transistor having the source coupled to the data line (220) and (250) ,
    ゲート、ソース及びドレインを有する第2のトランジスタ(610)であって、該第2のトランジスタのゲートがコントロールライン(620)に結合され、該第2のトランジスタのソースが電源(V DD )ライン (295)に結合され、該第2のトランジスタのドレインが前記第1のトランジスタの前記ドレインに結合された第 2のトランジスタ(610)と、 Gate, a second transistor having a source and a drain (610), a gate of the second transistor is coupled to a control line (620), the source of the transistor of said second power source (V DD) line ( coupled to 295), and a second transistor having a drain of the second transistor is coupled to said drain of said first transistor (610),
    ゲート、ソース及びドレインを有する第3のトランジスタ(240)であって、該第3のトランジスタのゲートが前記セレクトラインに結合された第3のトランジスタ(240)と、 Gate, a third transistor having a source and a drain (240), a third transistor having a gate of the third transistor is coupled to said select line (240),
    第1のターミナル及び第2のターミナルを有するコンデンサ(280)であって、該第3のトランジスタのソースが前記コンデンサの前記第1のターミナルに結合され、前記コンデンサの前記第2のターミナルが前記第1のトランジスタの前記ドレインに結合された、コンデンサ(280)と、 A capacitor (280) having a first terminal and a second terminal, the source of the transistor of said third coupled to said first terminal of said capacitor, said second terminal of said capacitor said first coupled to the drain of the first transistor, and a capacitor (280),
    ゲート、ソース及びドレインを有する第4のトランジスタ(260)であって、該第4のトランジスタのソースが前記第1のトランジスタの前記ドレインに結合され、該第4のトランジスタのゲートが前記第3のトランジスタの前記ソースに結合された第4のトランジスタ(260)と、 Gate, a fourth transistor having a source and a drain (260), the source of the transistor of the fourth is coupled to the drain of said first transistor, a gate of the fourth transistor is the third fourth transistor coupled to the source of the transistor and (260),
    2つのターミナルを有する発光素子 (290)であって、前記第4のトランジスタのドレイン及び前記第3のトランジスタのドレインが前記発光素子の前記2つのターミナルのうちの1つに結合された発光素子 (290)と、 A light-emitting element having two terminals (290), said fourth transistor drain and the third light emitting device having a drain coupled to one of the two terminals of the light emitting element of the transistor ( and 290),
    を含むディスプレイ(520)。 Displays, including a (520).
  3. 前記データラインに結合するための電流源(230)を更に含む請求項1 又は2記載のディスプレイ。 Further display of Claim 1 or 2, wherein a current source (230) for coupling to the data lines.
  4. a) 前記データラインに電流を適用することによって前記ピクセルにデータをロードするステップと、 A step of loading the data into the pixel by applying a current to (a) the data lines,
    (b)前記データを前記第4のトランジスタに結合されたコンデンサに記憶するステップと、 (B) storing said data in a capacitor coupled to the fourth transistor,
    (c) 憶データに従って前記発光素子駆動するステップと、 And driving the light emitting device according to (c) Symbol憶data,
    を含む、請求項1又は2記載のディスプレイを作動する方法。 The method comprising, actuating the display of Claim 1 or 2, wherein the.
  5. 前記電流が電流源によって提供される請求項4記載の方法。 The method of claim 4, wherein provided the current by the current source.
  6. 複数のピクセルを含むディスプレイ(520)であって、各ピクセル(300)が、 A display (520) including a plurality of pixels, each pixel (300),
    ゲート、ソース及びドレインを有する第1のトランジスタ(360)であって該ゲートがセレクトライン(320)に結合され、該ソースがデータライン(310)に結合された第1のトランジスタ(360)と、 Gate, a first transistor having a source and a drain (360), the gate is coupled to a select line (320), a first transistor having the source coupled to the data line (310) and (360) ,
    第1のターミナル及び第2のターミナルを有する第1のコンデンサ(350)であって、該第1のトランジスタのドレインが前記第1のコンデンサの前記第1のターミナルに結合された第1のコンデンサ(350)と、 First a capacitor (350) having a first terminal and a second terminal, a first capacitor drain of the first transistor is coupled to said first terminal of said first capacitor ( and 350),
    ゲート、ソース及びドレインを有する第2のトランジスタ(365)であって、該第2のトランジスタのソースが電源(V DD )ライン (390)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(365)と、 Gate, a second transistor having a source and a drain (365), the source of the transistor of the second is coupled to the power supply (V DD) line (390), the gate of the second transistor is the first of the second transistor coupled to the second terminal of the capacitor and (365),
    第1のターミナル及び第2のターミナルを有する第2のコンデンサ(355)であって、前記第2のトランジスタのゲートが該第2のコンデンサの該第1のターミナルに結合され、前記第2のトランジスタのソースが該第2のコンデンサの該第2のターミナルに結合された第2のコンデンサ(355)と、 Second a capacitor (355) having a first terminal and a second terminal, the gate of the second transistor is coupled to the first terminal of the second capacitor, said second transistor a second capacitor source is coupled to the second terminal of the second capacitor (355),
    ゲート、ソース及びドレインを有する第3のトランジスタ(370)であって、該第3のトランジスタのゲートがオートゼロライン(330)に結合され、該第3のトランジスタのソースが前記第2のトランジスタの前記ゲートに結合され、該第3のトランジスタのドレインが、前記第2のトランジスタのドレインに結合された第3のトランジスタ(370)と、 Gate, a third transistor having a source and a drain (370), a gate of the third transistor is coupled to the auto zero line (330), the source of the transistor of said third of said second transistor coupled to the gate, the drain of the third transistor is, the third transistor coupled to the drain of the second transistor and (370),
    ゲート、ソース及びドレインを有する第4のトランジスタ(375)であって、該第4のトランジスタのゲートが照明ライン(340)に結合され、該第4のトランジスタのソースが前記第3のトランジスタのドレインに結合された第4のトランジスタ(375)と、 Gate, a fourth transistor having a source and a drain (375), a gate of the fourth transistor is coupled to the illumination line (340), the drain of the transistor source the fourth said third transistor a fourth transistor coupled to the (375),
    2つのターミナルを有する発光素子 (380)であって、前記第4のトランジスタの前記ドレインが該発光素子の前記2つのターミナルのうちの1つに結合された発光素子 (380)と、 A light-emitting element having two terminals (380), and the fourth said drain of the transistor of the light-emitting element of the two coupled light-emitting element to one of the terminals (380),
    を含むディスプレイ。 Display, including.
  7. 複数のピクセルを含むディスプレイ(520)であって、各ピクセル(400)が、 A display (520) including a plurality of pixels, each pixel (400),
    ゲート、ソース及びドレインを有する第1のトランジスタ(445)であって、前記ゲートがセレクトライン(420)に結合され、前記ソースがデータライン(410)に結合された第1のトランジスタ(445)と、 Gate, a first transistor having a source and a drain (445), wherein the gate is coupled to a select line (420), a first transistor having a source coupled to a data line (410) and (445) ,
    第1のターミナル及び第2のターミナルを有する第1のコンデンサ(450)であって、該第1のトランジスタのドレインが該第1のコンデンサの第1のターミナルに結合された第1のコンデンサ(450)と、 First a capacitor (450) having a first terminal and a second terminal, a first capacitor drain of the first transistor is coupled to a first terminal of the first capacitor (450 )When,
    ゲート、ソース及びドレインを有する第2のトランジスタ(460)であって、該第2のトランジスタのソースが電圧スイッチング電源 (VSWP ライン(440)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(460)と、 Gate, a second transistor having a source and a drain (460), the source of the transistor of the second is coupled to a voltage switching power supply (VSWP) line (440), a gate of the second transistor is the first a second transistor coupled to the second terminal of the first capacitor and (460),
    第1のターミナル及び第2のターミナルを有する第2のコンデンサ(455)であって、該第2のトランジスタのゲートが該第2のコンデンサの第1のターミナルに結合され、該第2のトランジスタのソースが該第2のコンデンサの第2のターミナルに結合された第2のコンデンサ(455)と、 Second a capacitor (455) having a first terminal and a second terminal, the gate of the second transistor is coupled to a first terminal of the capacitor of the second, of the second transistor a second capacitor whose source is coupled to the second terminal of the second capacitor and (455),
    ゲート、ソース及びドレインを有する第3のトランジスタ(465)であって、該第3のトランジスタのゲートがオートゼロライン(430)に結合され、該第3のトランジスタのソースが前記第2のトランジスタのゲートに結合され、該第3のトランジスタのドレインが前記第2のトランジスタのドレインに結合された第3のトランジスタ(465)と、 Gate, a third transistor having a source and a drain (465), a gate of the third transistor is coupled to the auto zero line (430), the source of the transistor of said third gate of said second transistor coupled to a third transistor having a drain of the third transistor is coupled to the drain of the second transistor (465),
    2つのターミナルを有する発光素子 (470)であって、前記第2のトランジスタのドレインが該発光素子前記2つのターミナルのうちの1つに結合された発光素子 (470)と、 A light-emitting element having two terminals (470), and the second light emitting element having a drain coupled to one of the two terminals of the light emitting element of the transistor (470),
    を含むディスプレイ。 Display, including.
  8. a)データラインに基準電圧を適用することによって、駆動トランジスタのための、 前記データラインの基準電圧と前記第2のトランジスタの閾値電圧との間の差であるオートゼロ電圧を決定するステップと、 By applying a reference voltage to the (a) data lines, determining for the driving transistor, the auto-zero voltage is the difference between the threshold voltage of the reference voltage and the second transistor of the data line When,
    (b)前記基準電圧を前記データラインのデータ電圧に切り換えることによって、 データを前記ピクセルにロードするステップと、 (B) by switching the reference voltage to the data voltage of the data lines, the method comprising loading data to said pixel,
    (c) 前記第2のトランジスタに結合された前記第1のコンデンサに前記データを記憶するステップと、 Storing said data in said first capacitor (c) coupled to said second transistor,
    (d) 憶データに従って前記発光素子駆動するステップと、 And driving the light emitting device according to (d) Symbol憶data,
    を含む、請求項6又は7記載のディスプレイを作動する方法。 The method comprising, actuating the display of Claim 6 or 7, wherein the.
  9. 2つのターミナルを有する発光素子を駆動する回路(300)であって、 A circuit for driving a light-emitting element having two terminals (300),
    ゲート、ソース及びドレインを有する第1のトランジスタ(360)であって、該ゲートはセレクトライン(320)を接続するためのものであり、該ソースはデータライン(310)を接続するためのものである第1のトランジスタ(360)と、 Gate, a first transistor having a source and a drain (360), the gate is used to connect the select lines (320), the source is used for connecting the data line (310) and a first transistor (360),
    第1のターミナル及び第2のターミナルを有する第1のコンデンサ(350)であって、前記第1のトランジスタのドレインが該第1のコンデンサの第1のターミナルに結合された第1のコンデンサ(350)と、 First a capacitor (350) having a first terminal and a second terminal, said first capacitor drain of the first transistor is coupled to a first terminal of the first capacitor (350 )When,
    ゲート、ソース及びドレインを有する第2のトランジスタ(365)であって、該第2のトランジスタのソースが電源(V DD )ライン (390)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(365)と、 Gate, a second transistor having a source and a drain (365), the source of the transistor of the second is coupled to the power supply (V DD) line (390), the gate of the second transistor is the first of the second transistor coupled to the second terminal of the capacitor and (365),
    第1のターミナル及び第2のターミナルを有する第2のコンデンサ(355)であって、前記第2のトランジスタのゲートが該第2のコンデンサの第1のターミナルに結合され、前記第2のトランジスタのソースが該第2のコンデンサの第2のターミナルに結合された第2のコンデンサ(355)と、 A second capacitor having a first terminal and a second terminal (355), a gate of said second transistor is coupled to a first terminal of the capacitor of the second, the second transistor a second capacitor whose source is coupled to the second terminal of the second capacitor and (355),
    ゲート、ソース及びドレインを有する第3のトランジスタ(370)であって、該第3のトランジスタの前記ゲートがオートゼロライン(330) 結合されるためのものであり、該第3のトランジスタのソースは前記第2のトランジスタのゲートに結合され、該第3のトランジスタのドレインは前記第2のトランジスタの前記ドレインに結合されている第3のトランジスタ(370)と、 Gate, a third transistor having a source and a drain (370), provided for the gate of the third transistor is coupled to the auto zero line (330), the source of the transistor of said third coupled to said gate of the second transistor, a third transistor the drain of the third transistor being coupled to said drain of said second transistor (370),
    ゲート、ソース及びドレインを有する第4のトランジスタ(375)であって、該第4のトランジスタのゲートが照明ライン(340)に結合されるものであり、該第4のトランジスタのソースが前記第3のトランジスタのドレインに結合されており、該第4のトランジスタのドレインが前記発光素子に結合されるためのものである第4のトランジスタ(375)と、 Gate, a fourth transistor having a source and a drain (375), which gate of the fourth transistor is coupled to the illumination line (340), the source of the transistor of the fourth is the third of being coupled to the drain of the transistor, the fourth transistor is for the drain of the fourth transistor is coupled to the light emitting element (375),
    を含む回路(300)。 Circuit including a (300).
  10. ディスプレイコントローラ(510)と、 A display controller (510),
    前記ディスプレイコントローラに結合されたディスプレイ(520)と、 A display (520) coupled to said display controller,
    を含むシステム(500)であって、 A system comprising (500),
    前記ディスプレイが複数のピクセルを含み、該ピクセル(300)が、 Wherein the display includes a plurality of pixels, the pixel (300),
    ゲート、ソース及びドレインを有する第1のトランジスタ(360)であって該ゲートがセレクトライン(320)に結合され、該ソースがデータライン(310)に結合された第1のトランジスタ(360)と、 Gate, a first transistor having a source and a drain (360), the gate is coupled to a select line (320), a first transistor having the source coupled to the data line (310) and (360) ,
    第1のターミナル及び第2のターミナルを有する第1のコンデンサ(350)であって、前記第1のトランジスタのドレインが前記第1のコンデンサの第1のターミナルに結合された第1のコンデンサ(350)と、 First a capacitor (350) having a first terminal and a second terminal, a first capacitor drain of the first transistor is coupled to a first terminal of said first capacitor (350 )When,
    ゲート、ソース及びドレインを有する第2のトランジスタ(365)であって、該第2のトランジスタのソースが電源(V DD )ライン (390)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(365)と、 Gate, a second transistor having a source and a drain (365), the source of the transistor of the second is coupled to the power supply (V DD) line (390), the gate of the second transistor is the first of the second transistor coupled to the second terminal of the capacitor and (365),
    第1のターミナル及び第2のターミナルを有する第2のコンデンサ(355)であって、前記第2のトランジスタのゲートが該第2のコンデンサの第1のターミナルに結合され、該第2のトランジスタのソースが該第2のコンデンサの第2のターミナルに結合された第2のコンデンサ(355)と、 A second capacitor having a first terminal and a second terminal (355), a gate of said second transistor is coupled to a first terminal of the capacitor of the second, of the second transistor a second capacitor whose source is coupled to the second terminal of the second capacitor and (355),
    ゲート、ソース及びドレインを有する第3のトランジスタ(370)であって、該第3のトランジスタのゲートがオートゼロライン(330)を結合し、該第3のトランジスタのソースが前記第2のトランジスタのゲートに結合し、該第3のトランジスタのドレインが前記第2のトランジスタのドレインに結合されている第3のトランジスタ(370)と、 Gate, a third transistor having a source and a drain (370), a gate of the third transistor is coupled to the auto zero line (330), the source of the transistor of said third of said second transistor gate bound, a third transistor having a drain of the third transistor is coupled to the drain of the second transistor (370), the
    ゲート、ソース及びドレインを有する第4のトランジスタ(375)であって、該第4のトランジスタのゲートが照明ライン(340)に結合され、該第4のトランジスタのソースが前記第3のトランジスタのドレインに結合された第4のトランジスタ(375)と、 Gate, a fourth transistor having a source and a drain (375), a gate of the fourth transistor is coupled to the illumination line (340), the drain of the transistor source the fourth said third transistor a fourth transistor coupled to the (375),
    2つのターミナルを有する発光素子 (380)であって、前記第4のトランジスタのドレインが、前記発光素子の前記2つのターミナルのうちの1つに結合された発光素子 (380)と、 A light-emitting element having two terminals (380), a drain of said fourth transistor, coupled emitting element to one of the two terminals of the light emitting element and (380),
    を含むシステム(500)。 System, including the (500).
  11. 前記発光素子が有機発光ダイオード(OLED)である請求項1,2,6,及び7のいずれか1項記載のディスプレイ。 Any one display description of the light emitting element according to claim 1, 2, 6 is an organic light-emitting diode (OLED), and 7.
  12. 前記第1、第3、及び第4のトランジスタがPMOSトランジスタであり、かつ、前記第2のトランジスタがNMOSトランジスタである請求項1記載のディスプレイ。 It said first, third, and fourth transistors are PMOS transistors, and display of claim 1, wherein said second transistor is a NMOS transistor.
  13. 前記第1、第2、第3、及び第4のトランジスタがPMOSトランジスタである請求項2記載のディスプレイ。 It said first, second, third, and fourth display of Claim 2, wherein the transistor is a PMOS transistor.
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