JP4230243B2 - Semiconductor device and manufacturing method thereof - Google Patents

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JP4230243B2 JP2003042632A JP2003042632A JP4230243B2 JP 4230243 B2 JP4230243 B2 JP 4230243B2 JP 2003042632 A JP2003042632 A JP 2003042632A JP 2003042632 A JP2003042632 A JP 2003042632A JP 4230243 B2 JP4230243 B2 JP 4230243B2
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置及びその製造方法に関し、より詳しくは、強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device and a manufacturing method thereof including a ferroelectric capacitor.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
電源を切っても情報が残存する不揮発性メモリには幾つかのタイプがあるが、中でもFeRAM (Ferroelectric Random Access Memory)はその高速動作と低電圧動作とにより近年注目されている。 Although even if the power is turned off information There are several types of non-volatile memory remaining, among others FeRAM (Ferroelectric Random Access Memory) has been recently noted by its high-speed operation and low-voltage operation.
【0003】 [0003]
FeRAMは、下部電極、キャパシタ強誘電体膜、及び上部電極をこの順に積層してなる強誘電体キャパシタを備え、キャパシタ強誘電体膜の二つの分極方向をそれぞれ「0」、「1」に対応させることで情報を記憶する。 FeRAM is corresponding to the lower electrode, the capacitor ferroelectric film, and comprising a ferroelectric capacitor formed by laminating an upper electrode in this order, the two polarization directions of the capacitor ferroelectric film are "0", "1" storing information by causing. 「0」、「1」の分別は、キャパシタ強誘電体膜の分極量が大きい程容易となるが、そのためには良好な結晶性がキャパシタ強誘電体膜に要求される。 Fractionation of "0", "1" is facilitated greater the polarization of the capacitor ferroelectric film, excellent crystallinity is required to capacitor ferroelectric film for that.
【0004】 [0004]
一般的に使用されるキャパシタ強誘電体膜としてはPZT(Pb(Zr x , Ti 1-x )O 3 )膜があり、このPZT膜は(001)方向に分極する。 The capacitor ferroelectric film commonly used PZT (Pb (Zr x, Ti 1-x) O 3) has films, the PZT film is polarized to (001) direction. 従って、PZT膜では、その配向を(001)方向に揃えることにより自発分極を最大にできるが、通常は(001)方向へ配向を揃えることはできず、代わりに(111)方向へ配向を揃えることにより自発分極を稼ぐのが一般的である。 Thus, the PZT film, can be a maximum spontaneous polarization by aligning the orientation in (001) direction, usually (001) can not align the orientation direction, align the orientation instead to (111) direction it is common to make the spontaneous polarization by.
【0005】 [0005]
PZT膜の膜質はその成膜方法と下部電極の構成材料とに大きく依存するため、PZTの成膜方法と相性の良い下部電極を見つけることが重要となる。 Since the quality of the PZT film depends largely on the constituent material of the film forming method and the lower electrode, to find a film forming method and good compatibility with the lower electrode of the PZT it becomes important. 例えば、PZT膜をスパッタ法により形成する場合は、Ti膜とPt膜とをこの順に積層したPt/Ti膜が下部電極として採用されている。 For example, in the case of forming by sputtering a PZT film, Pt / Ti film by laminating a Ti film and a Pt film in this order is employed as a lower electrode. この場合、Pt膜は、(111)方向に配向するように形成される。 In this case, Pt film is formed so as to oriented in the (111) direction.
【0006】 [0006]
このようなPt/Ti下部電極によれば、スパッタで形成されたPZT膜に対して結晶化アニールを行う際、アニールの熱によってTi膜中のTi原子がPt膜内でPt結晶粒界に沿って拡散してPt膜表面にまで達し、そのTi原子がPZT膜中の酸素によって酸化されてTiO 2核となる。 According to such a Pt / Ti bottom electrode, when performing crystallization annealing respect PZT film formed by sputtering, Ti atoms in the Ti film along the Pt grain boundaries in the Pt film by annealing heat diffuse Te reaches the Pt film surface, the TiO 2 nuclei the Ti atoms is oxidized by oxygen in the PZT film.
【0007】 [0007]
このTiO 2核は、PZT膜の初期成長核となると共に、PZT膜の配向を(111)方向に揃える役割を果たすので、得られたPZTは(111)方向に配向したFeRAMに好適な膜となる。 The TiO 2 nuclei, with an initial growth nuclei of PZT films, plays the role of aligning the orientation of the PZT film (111) direction, resulting PZT is a suitable membrane FeRAM oriented in (111) direction Become. しかも、共に(111)方向に配向したPt膜とPZT膜との格子定数が近いため、これらの膜の間に格子不整合が殆ど生じず、(111)方向の配向がPZT膜に現れやすくなる。 Moreover, both (111) for close lattice constant between Pt film and the PZT film oriented in the direction, lattice mismatch does not occur almost between these films, it tends to appear in the (111) direction orientation PZT film .
【0008】 [0008]
上記では、スパッタ法によりPZT膜を形成したが、この他にMOCVD(Metal Organic Chemical Vapor Deposition)法でPZT膜を形成する方法も現在検討されている。 In the above, to form a PZT film by sputtering, currently being investigated a method for forming a PZT film at the other to the MOCVD (Metal Organic Chemical Vapor Deposition) method. MOCVD法で形成したPZT膜は、スパッタ法で形成したものよりも高密度な結晶となるため、強誘電体キャパシタを微細化しても大きな残留分極量を確保することが可能となり、FeRAMの高集積化を推し進めることが可能となる。 PZT film formed by the MOCVD method, since the high-density crystal than those formed by sputtering, be miniaturized ferroelectric capacitor becomes possible to ensure a large amount of remanent polarization, highly integrated FeRAM it is possible to promote the reduction.
【0009】 [0009]
ところが、上記のPt/Ti下部電極上にMOCVD法によりPZT膜を形成すると、下部電極のPtとMOCVDの雰囲気中のPbとが反応してリーク電流の大きなPZT膜しか得られず、また、下部電極に表面荒れが生じてしまう。 However, by forming the PZT film by the MOCVD method on the above-mentioned Pt / Ti bottom electrode, obtained only large PZT film of the leakage current by the reaction with Pb in the atmosphere of Pt and MOCVD of the lower electrode, also, the lower surface roughness occurs in the electrode.
【0010】 [0010]
このような不都合を解消するため、Ptと同じ白金族元素であるIrをPtに代えて使用し、Ir/Ti膜で下部電極を構成することも検討されている。 Such order to solve the disadvantages, using instead the Ir is the same platinum group element of Pt in Pt, has been investigated by forming the lower electrode with Ir / Ti film.
【0011】 [0011]
しかしながら、IrはPtに比べて密でありグレインサイズも小さいため、下地のTiがIr膜を拡散してIr膜の表面に至ることができず、PZTの成長核となるべきTiO 2核を形成することができない。 However, Ir since smaller grain size is tight compared to Pt, can not Ti underlying reaches the surface of the Ir film by diffusing Ir film, forming a TiO 2 nuclei to be a growth nucleus of PZT Can not do it. 更に、PZT膜の配向を(111)方向にすべくIr膜の配向を(111)方向に揃えても、(111)方向に配向したIr膜の格子定数が(111)方向に配向したPZT膜のそれより小さいため二つの膜の間で格子定数のミスマッチが生じ、PZT膜が(100)方向やランダムな方向に成長してしまう。 Furthermore, even align the orientation of the Ir film so as to the orientation of the PZT film (111) direction (111) direction, (111) PZT film lattice constant of the Ir film oriented in direction is oriented in the (111) direction lattice constant mismatch occurs between the two films for less than that of, PZT film (100) would grow in the direction or random direction.
【0012】 [0012]
これとは別の下部電極構造として、Ir膜の上にスパッタ法によりIrO 2膜を形成し、得られたIrO 2 /Irを下部電極として使用することが特許文献1において提案されている。 Another lower electrode structure thereto, to form an IrO 2 film by sputtering on the Ir film, the use of resulting IrO 2 / Ir as a lower electrode is proposed in Patent Document 1.
【0013】 [0013]
また、公開はされていないが、特願2001−252974においては、(111)方向に配向したIr層と(200)方向に配向したIrO 2とをこの順に積層し、それらを下部電極として使用することが提案されている。 Further, although not published in the Japanese Patent Application No. 2001-252974, (111) direction oriented Ir layer and the a IrO 2 oriented in (200) direction are laminated in this order, to use them as a lower electrode it has been proposed.
【0014】 [0014]
更に、特許文献2によると、単一金属元素で構成された電極では金属が結晶質となって電極表面に凹凸が生じ、これによりキャパシタ誘電体膜を薄膜化できない点が開示されている。 Further, according to Patent Document 2, irregularities on the surface of the electrode metal is a crystalline at electrode composed of a single metal element is caused, thereby the capacitor dielectric film is disclosed inability thinned. この不都合を回避するために、特許文献2では、複数の金属からなる合金で電極を形成し、これにより電極を非晶質化してその表面の凹凸を小さくする点が開示されている。 To avoid this inconvenience, Patent Document 2, the electrodes were formed of an alloy composed of a plurality of metals, the point of reducing the unevenness of the surface has been disclosed by this by means of an electrode made amorphous.
【0015】 [0015]
【特許文献1】 [Patent Document 1]
特開2002−151656号公報【特許文献2】 JP 2002-151656 Publication [Patent Document 2]
特開平11−330388号公報【0016】 Japanese Unexamined Patent Publication No. 11-330388 [0016]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところが、特許文献1では、スパッタで形成されたIrO 2膜が(110)方向に配向するため、IrO 2膜と(111)方向に配向したPZT膜との格子不整合が大きなり、PZT膜が(101)方向、(110)方向、又はランダムに配向して、PZT膜の残留分極量が小さくなってしまう。 However, in Patent Document 1, since the IrO 2 film formed by sputtering oriented in the (110) direction, the lattice mismatch between the IrO 2 film and (111) PZT film oriented in the direction becomes large, PZT film (101) direction, (110) direction, or randomly oriented, remanent polarization quantity of the PZT film is reduced.
【0017】 [0017]
また、特願2001−252974では、IrO 2 /Ir下部電極のIrO 2膜を(200)に配向させることにより、(111)方向に配向したPZT膜とIrO 2膜との格子定数の差を小さくしているが、IrO 2膜の配向をこのように制御するのは非常に難しい。 Further, in Japanese Patent Application No. 2001-252974, by aligning the IrO 2 film of IrO 2 / Ir bottom electrode (200), reduce the difference in lattice constant between the PZT film and the IrO 2 film oriented in the (111) direction Although it has to, it is very difficult to control the orientation of the IrO 2 film in this way. そのため、(200)以外の配向、例えば(110)方向等の配向がIrO 2膜内に現れる可能性が高くなり、PZT膜の配向が(111)方向に支配的であっても別方向の配向がPZT膜に形成され、結果的にPZT膜の自発分極値が低下してしまう。 Therefore, (200) other than the orientation of, for example, (110) orientation direction or the like likely to appear in IrO 2 film, orientation (111) orientation also another direction a dominant direction of the PZT film There are formed on the PZT film, the spontaneous polarization value as a result, the PZT film is reduced.
【0018】 [0018]
本発明の目的は、従来よりも大きな自発分極値を有する強誘電体膜をMOCVD法で形成することができる半導体装置とその製造方法を提供することにある。 An object of the present invention is to a ferroelectric film than conventional having a large spontaneous polarization value and a semiconductor device can be formed by the MOCVD method to provide a manufacturing method thereof.
【0019】 [0019]
【課題を解決するための手段】 In order to solve the problems]
本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された絶縁膜と、下部電極、強誘電体膜、及び上部電極を前記絶縁膜上に順に形成してなる強誘電体キャパシタと、を有し、前記下部電極は、表層部分がアモルファス化したイリジウム層を最上層に有し、前記強誘電体膜は、 Pb(Zr x ,Ti 1-x )O 3 (但し、 x 0 x 1 を満たす実数)、 PLZT 、及び PCSLZT のいずれかにより構成され、その X 光回折光が (111) 方向にピークを有する半導体装置が提供される。 According to one aspect of the present invention, a semiconductor substrate, wherein a formed above the insulating film of the semiconductor substrate, a lower electrode, a ferroelectric film, and ferroelectric comprising an upper electrode formed in this order on the insulating film includes a body capacitor, wherein the lower electrode has an iridium layer has a surface layer portion was amorphous in the top layer, the ferroelectric film, Pb (Zr x, Ti 1 -x) O 3 ( where, x real number satisfying 0 x 1), it is constituted PLZT, and by either PCSLZT, the X diffraction light (111) a semiconductor device having a peak in a direction is provided.
【0020】 [0020]
また、本発明の別の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上にイリジウム層を形成する工程と、前記イリジウム層の表層を酸化して酸化イリジウム層を形成する工程と、前記酸化されたイリジウム層上にMOCVD法によりPb(Zr x ,Ti 1-x )O 3 (但し、 x 0 x 1 を満たす実数)、 PLZT 、及び PCSLZT のいずれかにより構成される強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極用導電層を形成する工程と、前記イリジウム層、前記強誘電体膜、及び前記上部電極用導電層をパターニングすることにより、前記イリジウム層を下部電極とし、前記強誘電体膜をキャパシタ強誘電体膜とし、前記上部電極用導電層を上部電極とする工程と、を有し、前記強誘電体膜を形成することにより、前記酸化イリジウム層 Further, according to another aspect of the present invention, the step of forming the upper insulating film of the semiconductor substrate, wherein forming a layer of iridium on the insulating film, an iridium oxide layer by oxidizing a surface layer of the iridium layer forming, said oxidized layer of iridium on the MOCVD method by Pb (Zr x, Ti 1- x) O 3 ( where, a real number x is satisfying 0 ≦ x ≦ 1), PLZT , and any PCSLZT forming a formed ferroelectric film by either forming the ferroelectric upper electrode conductive layer on the membrane, the iridium layer, the ferroelectric film, and the upper electrode conductive layer by patterning, the iridium layer and the lower electrode, the ferroelectric film and the capacitor ferroelectric film, have a, a step of the conductive layer for the upper electrode and the upper electrode, the ferroelectric film by forming the iridium oxide layer アモルファスイリジウム層となり、前記強誘電体膜のX線回折光は (111) 方向にピークを有する半導体装置の製造方法が提供される。 Becomes amorphous iridium layer, X-rays diffraction light of the ferroelectric layer is provided a method of manufacturing a semiconductor device having a peak at (111) direction.
【0021】 [0021]
次に、本発明の作用について説明する。 Next, a description of the operation of the present invention.
【0022】 [0022]
本発明によれば、イリジウム層の表層を酸化して二酸化イリジウム層を形成し、その上にMOCVD法により強誘電体膜を形成するので、MOCVDの成膜雰囲気中に含まれる金属元素が二酸化イリジウム層から供給される酸素によって酸化されて金属酸化物が生成され、その金属酸化物によって特定方向の配向が強誘電体膜に誘起される。 According to the present invention, by oxidizing a surface layer of iridium layer to form a iridium dioxide layer, since a ferroelectric film by the MOCVD method on the metallic element iridium dioxide contained in the deposition atmosphere of MOCVD is oxidized with a metal oxide by oxygen supplied from the layer is generated, the orientation of a specific direction by the metal oxide is induced in the ferroelectric film.
【0023】 [0023]
しかも、二酸化イリジウム層は、強誘電体膜の成膜終了時にはその中の酸素が全て無くなってアモルファスイリジウム層へと変化し、このアモルファスイリジウム層が強誘電体膜とイリジウム層との格子不整合を緩衝する緩衝層として機能するので、特定方向以外の配向が強誘電体膜に現れるのが防止され、強誘電体膜の自発分極が大きくなる。 Moreover, iridium dioxide layer is strong for the film formation at the end of the dielectric film changes to an amorphous iridium layer gone oxygen all therein, the lattice mismatch between the amorphous iridium layer is a ferroelectric film and an iridium layer since functions as a buffer layer buffered to, be prevented from orientation other than the specific direction appear in the ferroelectric film, the spontaneous polarization of the ferroelectric film is increased.
【0024】 [0024]
なお、強誘電体膜としてPb(Zr x , Ti 1-x )O 3 (但し、xは0≦x≦1を満たす実数) 、PLZT、及びPCSLZTのいずれかにより構成される膜を形成する場合は、上記の金属酸化物としてTiO 2が生成され、このTiO 2により(111)方向の配向が強誘電体膜に誘起される。 Incidentally, the ferroelectric film as Pb (Zr x, Ti 1- x) O 3 ( where, x is a real number satisfying 0 ≦ x ≦ 1), the case of forming the formed film by any of PLZT, and PCSLZT is, TiO 2 is produced as the metal oxide, the by TiO 2 (111) direction orientation is induced in the ferroelectric film.
【0025】 [0025]
また、イリジウム層の酸化を熱酸化により行うと、イリジウム層の表面からある程度の深さまで酸化が行われると酸化速度が遅くなるので、二酸化イリジウム層の膜厚を時間によって容易に制御することが可能となる。 Further, when the oxidation of the iridium layer performed by thermal oxidation, since the oxidation rate is oxidized from the surface of the iridium layer to a certain depth is performed slower, it can be easily controlled by the time the film thickness of the iridium dioxide layer to become.
【0026】 [0026]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下に本発明の実施形態を図面に基づいて説明する。 It is described with reference to embodiments of the present invention with reference to the drawings hereinafter.
【0027】 [0027]
図1〜図6は、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。 1 to 6 are sectional views showing the steps of forming the semiconductor device according to an embodiment of the present invention. 以下では、強誘電体キャパシタの直下に導電性プラグが形成されるスタック型のFeRAMを例にしながら説明するが、本発明はこれに限定されず、プレーナ型のFeRAMにも適用することができる。 Hereinafter will be described with an example stack type FeRAM conductive plug is formed directly under the ferroelectric capacitor, the present invention is not limited to this and can be applied to a planar type FeRAM.
【0028】 [0028]
まず、図1(a)に示す断面構造を形成するまでの工程を説明する。 First, steps required to form a sectional structure shown in FIG. 1 (a).
【0029】 [0029]
図1(a)に示すように、n型又はp型のシリコン(半導体)基板1のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン(SiO 2 )を埋め込んで素子分離絶縁膜2を形成する。 As shown in FIG. 1 (a), after forming an isolation trench by n-type or p-type silicon (semiconductor) photolithography around a transistor forming region of the substrate 1, oxide in the isolation trench embed silicon (SiO 2) to form an element isolation insulating film 2. そのような構造の素子分離絶縁膜2は、STI(Shallow Trench Isolation)と呼ばれる。 An element isolation insulating film 2 of such a structure is called STI (Shallow Trench Isolation). なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。 It is also possible to employ a LOCOS (Local Oxidation of Silicon) was formed under the law insulating film as an element isolation insulating film.
【0030】 [0030]
続いて、シリコン基板1のトランジスタ形成領域にp型不純物を導入してpウェル1aを形成する。 Then, by introducing a p-type impurity to form a p-well 1a into the transistor forming region of the silicon substrate 1. さらに、シリコン基板1のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜3となるシリコン酸化膜を形成する。 Further, the transistor forming region surface of the silicon substrate 1 is thermally oxidized to form a silicon oxide film serving as a gate insulating film 3.
【0031】 [0031]
次に、シリコン基板1の上側全面に非晶質又は多結晶のファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート電極4a,4bを形成する。 Next, an amorphous or polycrystalline Fast silicon film and a tungsten silicide film are sequentially formed on the entire upper surface of the silicon substrate 1, and these silicon film and a tungsten silicide film is patterned by photolithography, the gate electrode 4a, 4b to the formation.
【0032】 [0032]
なお、1つのpウェル1a上には2つのゲート電極4a,4bが並列に形成され、それらのゲート電極4a,4bはワード線の一部を構成する。 Incidentally, one of the on p-well 1a 2 two gate electrodes 4a, 4b are formed in parallel, their gate electrodes 4a, 4b constitute a part of the word line.
【0033】 [0033]
次に、pウェル1aのうちゲート電極4a,4bの両側にn型不純物をイオン注入してソース/ドレインとなる第1〜第3のn型不純物拡散領域5a〜5cを形成する。 Next, a gate electrode 4a, the source / drain by ion implantation of n-type impurities on either side of the 4b first to third n-type impurity diffusion regions 5a~5c of p-well 1a.
【0034】 [0034]
さらに、CVD法により絶縁膜、例えば酸化シリコン(SiO 2 )膜をシリコン基板1の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極4a,4bの両側部分に絶縁性のサイドウォールスペーサ6として残す。 Furthermore, insulating by CVD film, such as silicon oxide (SiO 2) film is formed on the overall surface of the silicon substrate 1, the insulating film is etched back to a gate electrode 4a, the insulating side portions of 4b sidewall spacers leave as 6.
【0035】 [0035]
続いて、ゲート電極4a,4bとサイドウォールスペーサ6をマスクに使用して、第1〜第3のn型不純物拡散領域5a〜5cに再びn型不純物をイオン注入することにより、第1〜第3のn型不純物拡散領域5a〜5cをLDD(Lightly Doped Drain)構造にする。 Subsequently, using the gate electrode 4a, and 4b and the side wall spacers 6 as a mask, by the first to third again n-type impurity in n-type impurity diffusion region 5a~5c of ion implantation, first to the third n-type impurity diffusion regions 5a~5c to LDD (Lightly Doped Drain) structure.
【0036】 [0036]
なお、1つのトランジスタ形成領域における2つのゲート電極4a,4bの間の第1のn型不純物拡散領域5aはビット線に電気的に接続され、トランジスタ形成領域の両端側の第2、第3のn型不純物拡散領域5b,5cはキャパシタの下部電極に電気的に接続される。 Note that two gate electrodes 4a in one transistor forming region, a first n-type impurity diffusion regions 5a between 4b is electrically connected to the bit line, the second end sides of the transistor forming region, a third n-type impurity diffusion region 5b, 5c are electrically connected to the lower electrode of the capacitor.
【0037】 [0037]
以上の工程により、pウェル1aにはゲート電極4a,4bとLDD構造のn型不純物拡散層5a〜5cを有する2つのMOSトランジスタT 1 ,T 2が形成される。 Through the above process, the p-well 1a the gate electrode 4a, 2 one MOS transistors T 1 having an n-type impurity diffusion layer 5a~5c of 4b and the LDD structure, T 2 are formed.
【0038】 [0038]
次に、MOSトランジスタT 1 ,T 2を覆うカバー絶縁膜7として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板1の全面に形成する。 Then formed on the overall surface of the silicon substrate 1 by MOS transistors T 1, T 2 as a cover insulating film 7 covering the approximately 200nm thick silicon oxide nitride (SiON) film by plasma CVD. その後、TEOSガスを用いるプラズマCVD法により、膜厚1.0μm程度の酸化シリコン(SiO 2 )を第1層間絶縁膜8としてカバー膜7の上に形成する。 Then, by the plasma CVD method using the TEOS gas is formed on the cover film 7 thickness 1.0μm about a silicon oxide (SiO 2) as a first interlayer insulating film 8.
【0039】 [0039]
続いて、第1層間絶縁膜8の緻密化処理として、例えば常圧の窒素雰囲気中で第1層間絶縁膜8を700℃の温度で30分間熱処理する。 Then, as the densifying process of the first interlayer insulating film 8, for example, a first interlayer insulating film 8 in a normal pressure nitrogen atmosphere heat treatment for 30 minutes at a temperature of 700 ° C.. その後に、第1層間絶縁膜8の上面を化学機械研磨(CMP)法により平坦化する。 Thereafter, the planarized by the upper surface of the first interlayer insulating film 8 chemical mechanical polishing (CMP) method.
【0040】 [0040]
次に、図1(b)に示す構造を形成するまでの工程を説明する。 Next, steps required to form the structure shown in FIG. 1 (b).
【0041】 [0041]
まず、フォトリソグラフィー法によりカバー絶縁膜7と第1層間絶縁膜8をパターニングして、第1の不純物拡散領域5aに到達する深さの第1のコンタクトホール8aを形成する。 First, by patterning the cover insulating film 7 and the first interlayer insulating film 8 by photolithography to form the first contact hole 8a having a depth that reaches the first impurity diffusion regions 5a. その後、第1層間絶縁膜8上面とコンタクトホール8a内面に、グルー膜として膜厚30nmのチタン(Ti)膜と膜厚50nmの窒化チタン(TiN)膜をスパッタ法により順に形成する。 Thereafter, the first interlayer insulating film 8 top and the contact holes 8a inner surface, are formed sequentially by sputtering film thickness 30nm of titanium (Ti) film and the film thickness 50nm of titanium nitride (TiN) film as a glue film. さらに、WF 6を用いるCVD法によってタングステン(W)膜をTiN膜上に成長して第1のコンタクトホール8a内を完全に埋め込む。 Additionally, completely embedding the first contact hole 8a by growing the tungsten (W) film on the TiN film by the CVD method using WF 6.
【0042】 [0042]
続いて、W膜、TiN膜及びTi膜をCMP法により研磨して第1層間絶縁膜8の上面上から除去する。 Subsequently, W film, removing the TiN film and the Ti film from the upper surface of the first interlayer insulating film 8 are polished by the CMP method. 第1のコンタクトホール8a内に残されたタングステン膜、TiN膜及びTi膜は第1導電性プラグ9として使用される。 Tungsten film left in the first contact hole 8a, TiN film and the Ti film is used as the first conductive plug 9.
【0043】 [0043]
その後に、図1(c)に示すように、第1層間絶縁膜8上と第1導電性プラグ9上に、膜厚100nmの窒化シリコン(Si 3 N 4 )よりなる酸化防止絶縁膜10aと膜厚100nmのSiO 2よりなる下地絶縁膜10bをプラズマCVD法により順に形成する。 Thereafter, as shown in FIG. 1 (c), on the first interlayer insulating film 8 and on the first conductive plug 9, the oxidation-preventing insulating film 10a made of silicon nitride having a thickness of 100nm (Si 3 N 4) the underlying insulating film 10b made of SiO 2 having a film thickness of 100nm is formed in this order by a plasma CVD method. そのSiO 2膜はTEOSを用いてプラズマCVDにより成長される。 Its SiO 2 film is grown by the plasma CVD using TEOS. 酸化防止絶縁膜10aは、後のアニール等による熱処理の際にプラグ9が異常酸化してコンタクト不良を起こさないようにするために形成され、その膜厚を例えば70nm以上にすることが望ましい。 The oxidation-preventing insulating film 10a after being plug 9 during heat treatment by annealing or the like is abnormally oxidized form in order not to cause contact failure, it is desirable that the thickness thereof, for example, 70nm or more.
【0044】 [0044]
次に、図2(a)に示すように、レジストパターン(不図示)を用いて酸化防止絶縁膜10a、下地絶縁膜10b及び第1層間絶縁膜8をエッチングすることにより、第2及び第3の不純物拡散領域5b,5cの上に第2及び第3のコンタクトホール8b,8cを形成する。 Next, as shown in FIG. 2 (a), the resist pattern oxidation-preventing insulating film 10a using a (not shown), by etching the underlying insulating film 10b and the first interlayer insulating film 8, the second and third impurity diffusion regions 5b of the second and third contact holes 8b on the 5c, to form a 8c.
【0045】 [0045]
さらに、下地絶縁膜10b上面と第2、第3のコンタクトホール8b,8c内面に、グルー膜として膜厚30nmのTi膜と膜厚50nmのTiN膜をスパッタ法により順に形成する。 Furthermore, the base insulating film 10b upper surface and the second, third contact hole 8b, and 8c the inner surface, to form a TiN film of Ti film and the film thickness 50nm of thickness 30nm as a glue film by the sputtering method in this order. その後に、CVD法によりW膜をTiN膜上に成長して第2、第3のコンタクトホール8b,8c内を完全に埋め込む。 Thereafter, the second by a W film by CVD grown on the TiN film, the third contact hole 8b, completely fill the 8c.
【0046】 [0046]
続いて、図2(b)に示すように、W膜、TiN膜及びTi膜をCMP法により研磨して下地絶縁膜10bの上面上から除去する。 Subsequently, as shown in FIG. 2 (b), W film, the TiN film and the Ti film are polished by the CMP method to remove from the upper surface of the underlying insulating film 10b. これにより第2、第3のコンタクトホール8b,8c内に残されたタングステン膜、TiN膜及びTi膜をそれぞれ第2、第3導電性プラグ11a,11bとする。 Accordingly, the second, third contact hole 8b, the tungsten film left in the 8c, second respectively a TiN film and a Ti film, the third conductive plugs 11a, and 11b.
【0047】 [0047]
次に、図2(c)に示す構造を得るまでの工程について説明する。 Next, steps required until a structure shown in Figure 2 (c).
【0048】 [0048]
まず、不図示のスパッタチャンバ内にシリコン基板1を容れて基板温度を550℃に保持し、流量が199sccmのArガスをスパッタガスとしてそのチャンバ内に導入すると共に、不図示の真空ポンプでチャンバ内を排気してチャンバ内の圧力を約7.5×10 -4 Torrに保持する。 First, put the silicon substrate 1 holding the substrate temperature at 550 ° C. in a sputter chamber (not shown), the flow rate is introduced into the chamber the Ar gas 199sccm as a sputtering gas, the chamber by a vacuum pump (not shown) the evacuated to hold the pressure in the chamber to approximately 7.5 × 10 -4 Torr. その後、イリジウム(Ir)のターゲット(不図示)に0.3kWのDCパワーを350秒間印加することにより、第2、第3導電性プラグ11a,11b上と下地絶縁膜10b上に厚さが約150nmのイリジウム層15を形成する。 Then, by targeting 350 seconds DC power 0.3kW (not shown) applied iridium (Ir), second, third conductive plugs 11a, the thickness on 11b above and below ground insulating film 10b about 150nm forming the iridium layer 15. このイリジウム層15は多結晶構造を有し、その各グレインのイリジウム層15表面における配向は(111)方向となる。 The iridium layer 15 has a polycrystalline structure, orientation in the iridium layer 15 surface of the respective grain is (111) direction.
【0049】 [0049]
なお、イリジウム層15の形成方法はスパッタ法に限定されず、MOD (Metal Organic Deposition)法、ゾルゲル法、又はCVD法によりイリジウム層15を形成してもよい。 In addition, the method of forming the iridium layer 15 is not limited to sputtering, MOD (Metal Organic Deposition) method, a sol-gel method, or may be formed iridium layer 15 by the CVD method.
【0050】 [0050]
その後に、図3(a)に示すように、不図示の横型電気炉内にシリコン基板1を容れて基板温度を500℃〜650℃、例えば650℃に保持し、100%のO 2を6slmの流量で炉内に流しながら常圧下でイリジウム層15の表層を熱酸化する。 Then, as shown in FIG. 3 (a), 500 ℃ ~650 ℃ substrate temperature put the silicon substrate 1 in a horizontal electric furnace (not shown), held for example in 650 ° C., 6 slm 100% O 2 to the thermally oxidized surface layer of the iridium layer 15 under atmospheric pressure while flowing in the flow rate in the furnace. これにより、表面からの深さが10nm以下にあるイリジウム層15の表層部分が酸化され、厚さ10nmの二酸化イリジウム(IrO 2 )層15bが形成される。 Thus, the depth from the surface is oxidized surface layer of the iridium layer 15 in the 10nm or less, a thickness of 10nm iridium dioxide (IrO 2) layer 15b is formed. これより厚い二酸化イリジウム層15bを形成しようとすると、酸化に長時間を要するので、二酸化イリジウム層15bの膜厚は10nmに留めておくのが好ましい。 If an attempt is made to form a thicker iridium dioxide layer 15b which, it takes a long time to oxidation, the thickness of the iridium dioxide layer 15b is preferably keep in 10 nm.
【0051】 [0051]
なお、熱酸化の際の温度の上限を650℃としたのは、これより高い温度ではイリジウムがIrO 4となって揮発してしまうためである。 It is noted that the reason why the upper limit of the temperature during the thermal oxidation was 650 ° C. is because iridium will volatilize become IrO 4 at higher temperatures. また、温度の下限を500℃としたのは、これよりも低い温度だと酸化に長時間を要し、FeRAMの製造工程のスループットが低下して好ましくないためである。 Further, the lower limit of the temperature was 500 ° C. may take a long time oxidation that it lower temperatures than this is because the throughput of the FeRAM manufacturing steps undesirably lowered.
【0052】 [0052]
このような熱酸化によれば、イリジウム層15の表面からある程度の深さまで酸化が行われると酸化速度が遅くなるので、二酸化イリジウム層15bの膜厚は時間によって容易に制御される。 According to this thermal oxidation, since the oxidation rate oxidation from the surface of the iridium layer 15 to a certain depth is made slower, the thickness of the iridium dioxide layer 15b is easily controlled by the time.
【0053】 [0053]
また、熱酸化で形成された二酸化イリジウム層15bの配向は主に(110)配向となるが、本実施形態ではその配向の向きは重要ではなく、無配向であってもよい。 The alignment of the iridium dioxide layer 15b which is formed by thermal oxidation becomes mainly (110) orientation, the orientation of the orientation is not critical in the present embodiment, it may be a non-oriented.
【0054】 [0054]
なお、上記の熱酸化用の処理装置としては、横型電気炉の他に、縦型電気炉、ホットプレート、RTA(Rapid Thermal Annealing)を使用してもよい。 As the processing apparatus for thermal oxidation of the above, in addition to the horizontal electric furnace, a vertical electric furnace, a hot plate, it may be used RTA (Rapid Thermal Annealing). 更に、酸化雰囲気も上記に限定されず、アルゴン(Ar)等の不活性ガスが添加された酸素雰囲気中で二酸化イリジウム層15bを形成してもよい。 Furthermore, an oxidizing atmosphere is not limited to the above, argon (Ar) may be formed iridium dioxide layer 15b in an oxygen atmosphere inert gas is added such.
【0055】 [0055]
次に、図3(b)に示す構造を得るまでの工程について説明する。 Next, steps required until a structure shown in FIG. 3 (b).
【0056】 [0056]
まず、不図示のMOCVD(有機金属CVD)用のリアクタ内に基板1を容れて基板温度を620℃に保持する。 First, holding the substrate temperature at 620 ° C. put the substrate 1 in the reactor for not shown MOCVD (metal organic CVD).
【0057】 [0057]
その後、鉛(Pb)供給用の有機ソースとしてPb(thd) 2 (Pb(C 11 H 19 O 2 ) 2 )をTHF(Tetra Hydro Furan: C 4 H 8 O)液に0.3mol/lの濃度で溶解させたものを0.32ml/minの流量で気化器(不図示)に導入する。 Then, lead (Pb) and Pb as the organic source for supplying (thd) 2 (Pb (C 11 H 19 O 2) 2) THF: the (Tetra Hydro Furan C 4 H 8 O) liquid 0.3 mol / l introduced into the vaporizer (not shown) to which is dissolved at a concentration at a flow rate of 0.32 ml / min. また、ジルコニウム(Zr)供給用の有機ソースとしてZr(DMHD) 4 (Zr(C 9 H 15 O 2 ) 4 )をTHF液に0.3mol/lの濃度で溶解させたものを使用し、それを0.2ml/minの流量で気化器に導入する。 Also, use what the Zr (DMHD) 4 as the organic source of zirconium (Zr) for supplying (Zr (C 9 H 15 O 2) 4) was dissolved at a concentration of 0.3 mol / l in THF solution, it It is introduced into the vaporizer at a flow rate of 0.2 ml / min. 更に、チタン(Ti)供給用のソースとしてTi(O-iPr) 2 (thd) 2 (Ti(C 3 H 7 O) 2 (C 11 H 19 O 2 ) 2 )をTHF液に0.3mol/lの濃度で溶解させたものを使用し、それを0.2ml/minの流量で気化器に導入する。 Further, 0.3 mol of titanium (Ti) Ti as a source for supplying (O-iPr) 2 (thd ) 2 (Ti (C 3 H 7 O) 2 (C 11 H 19 O 2) 2) in THF solution / using those dissolved at a concentration of l, introducing it to the vaporizer at a flow rate of 0.2 ml / min.
【0058】 [0058]
気化器は約260℃の温度に加熱されており、上述の各有機ソースは気化器内で気化する。 Vaporizer is heated to a temperature of about 260 ° C., the organic source described above is vaporized in the vaporizer. 気化した各有機ソースは、気化器において流量が2500sccmの酸素と混合された後、リアクタ上部のシャワーヘッドに導入されて一様な流れとなり、シャワーヘッドと対向して載置されたシリコン基板1に向けて均一に噴射される。 Each organic source vaporized after the flow in the carburetor is mixed with oxygen 2500 sccm, was introduced into the reactor upper portion of the shower head to become a uniform flow, the silicon substrate 1 placed opposite the showerhead It is uniformly jetted. なお、リアクタ内における酸素の分圧は例えば5Torrに保持される。 Incidentally, the partial pressure of oxygen in the reactor is maintained, for example, 5 Torr.
【0059】 [0059]
このような状態を420秒間維持すると、二酸化イリジウム層15bがアモルファスイリジウム層15cに変化すると共に、厚さ120nmのPZT膜がそのアモルファスイリジウム層15c上に強誘電体膜16として形成される。 Maintaining this state for 420 seconds, iridium dioxide layer 15b is thereby changed to the amorphous iridium layer 15c, PZT film having a thickness of 120nm is formed as a ferroelectric film 16 on the amorphous iridium layer 15c. 二酸化イリジウム層がアモルファス化する理由については後述する。 It will be described later why the iridium dioxide layer is amorphous.
【0060】 [0060]
なお、PZT強誘電体膜16の組成比はPb(Zr x , Ti 1-x )O 3 (0≦x≦1)中のxの値によって定まるが、この値は各有機ソースの混合比によって制御することが可能であり、特に限定されるものではない。 Incidentally, PZT strong composition ratio of the dielectric film 16 is Pb (Zr x, Ti 1- x) O 3 is determined by the value of (0 ≦ x ≦ 1) in x, the value depending on the mixing ratio of the organic source It can be controlled, but is not particularly limited.
【0061】 [0061]
次に、図4(a)に示す構造を得るまでの工程について説明する。 Next, steps required until a structure shown in Figure 4 (a).
【0062】 [0062]
まず、強誘電体膜16の上に、上部電極用導電層17として例えば膜厚200nmの二酸化イリジウムをスパッタ法により形成する。 First, on the ferroelectric film 16, the iridium dioxide as the upper electrode conductive layer 17 for example a thickness of 200nm is formed by sputtering.
【0063】 [0063]
その後、上部電極用導電層17上に、ハードマスク18としてTiN膜とSiO 2膜を順に形成する。 Thereafter, on the upper electrode conductive layer 17, a TiN film and a SiO 2 film in this order as a hard mask 18. そのハードマスク18は、フォトリソグラフィー法により第2及び第3導電性プラグ11a,11bの上方にキャパシタ平面形状となるようにパターニングされる。 Its hard mask 18, the second and third conductive plugs 11a by photolithography, is patterned to have a capacitor planar shape over the 11b.
【0064】 [0064]
次に、図4(b)に示すように、ハードマスク18に覆われない領域の上部電極用導電層17、強誘電体膜16、アモルファスイリジウム層15c、及びイリジウム層15を順次エッチングする。 Next, as shown in FIG. 4 (b), is not a region of the upper electrode conductive layer 17 covered with the hard mask 18, the ferroelectric film 16, the amorphous iridium layer 15c, and sequentially etching the iridium layer 15. この場合、強誘電体膜16は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。 In this case, the ferroelectric film 16 is etched by the sputter reaction in the atmosphere containing chlorine and argon. また、上部電極用導電層17、アモルファスイリジウム層15c、及びイリジウム層15は、臭素(Br 2 )導入雰囲気中、Brを含む雰囲気中、又はHBrと酸素のみを導入した雰囲気中でスパッタ反応によりエッチングされる。 Etching The upper electrode conductive layer 17, an amorphous iridium layer 15c, and iridium layer 15 during bromine (Br 2) introducing an atmosphere, an atmosphere containing Br, or by the sputter reaction in the atmosphere introduced only HBr and oxygen It is.
【0065】 [0065]
以上により、下地絶縁膜10bの上には、イリジウム層15及びアモルファスイリジウム層15cよりなる下部電極15aと、強誘電体膜16よりなるキャパシタ強誘電体膜16aと、上部電極用導電層17よりなる上部電極17aとが形成され、これらにより強誘電体キャパシタQが構成される。 By the above, on the underlying insulating film 10b includes a lower electrode 15a made of an iridium layer 15 and the amorphous iridium layer 15c, and a capacitor ferroelectric film 16a made of a ferroelectric film 16, made of an upper electrode conductive layer 17 and an upper electrode 17a is formed, the ferroelectric capacitors Q are formed by these.
【0066】 [0066]
そして、トランジスタ形成領域において、1つの下部電極15aは第2導電性プラグ11aを介して第2不純物拡散領域5bに電気的に接続され、また、別の下部電極15aは第3導電性プラグ11bを介して第3不純物拡散領域5cに電気的に接続される。 Then, in the transistor forming region, one lower electrode 15a is electrically connected to the second impurity diffusion region 5b via the second conductive plug 11a, also, another lower electrode 15a is a third conductive plug 11b It is electrically connected to the third impurity diffusion region 5c through.
【0067】 [0067]
その後に、ハードマスク18を除去する。 Then, to remove the hard mask 18.
【0068】 [0068]
続いて、エッチングによる強誘電体膜16のダメージを回復するために、回復アニールを行う。 Subsequently, in order to recover the damage of the ferroelectric film 16 by etching, the recovery annealing is carried out. この場合の回復アニールは、例えば、基板温度550℃、60分間の条件で酸素雰囲気中で行われる。 The recovery annealing in this case, for example, a substrate temperature of 550 ° C., is carried out in an oxygen atmosphere for 60 minute.
【0069】 [0069]
次に、図5(a)に示すように、強誘電体キャパシタQを覆う保護膜19として膜厚50nmのPZT膜をスパッタにより下地絶縁膜10bの上に形成した後に、酸素雰囲気中で650℃で60分間の条件でキャパシタQをアニールする。 Next, as shown in FIG. 5 (a), after forming on the underlying insulating film 10b by sputtering a PZT film having a thickness of 50nm as a protective layer 19 covering the ferroelectric capacitor Q, 650 ° C. in an oxygen atmosphere the capacitors Q are annealed condition in 60 minutes. この保護膜19は、プロセスダメージからキャパシタQを保護するものであって、PZT膜の他、アルミナ膜を成膜してもよい。 The protective film 19, be those from the process damage to protect the capacitor Q, other PZT film, an alumina film may be deposited.
【0070】 [0070]
その後、TEOSガスを用いるプラズマCVD法により、第2層間絶縁膜20として膜厚1.0μm程度の酸化シリコン(SiO 2 )を保護膜19上に形成する。 Then, by the plasma CVD method using the TEOS gas is formed on the protective film 19 a film thickness 1.0μm about silicon oxide as a second interlayer insulating film 20 (SiO 2). さらに、第2層間絶縁膜20の上面をCMP法により平坦化する。 Further, the upper surface of the second interlayer insulating film 20 is planarized by CMP. この例では、CMP後の第2層間絶縁膜20の残りの膜厚は、キャパシタQの上部電極17a上で300nm程度とする。 In this example, the remaining thickness of the second interlayer insulating film 20 after CMP is the 300nm approximately on the upper electrode 17a of the capacitor Q.
【0071】 [0071]
次に、レジストマスク(不図示)を用いて、図5(b)に示すように、第2層間絶縁膜20、保護膜19、酸化防止絶縁膜10a及び下地絶縁膜10bをエッチングすることにより第1導電プラグ9の上にホール20aを形成する。 Next, using a resist mask (not shown), as shown in FIG. 5 (b), first by etching the second interlayer insulating film 20, protective film 19, the oxidation-preventing insulating film 10a and the base insulating film 10b forming a hole 20a on the first conductive plug 9.
【0072】 [0072]
さらに、ホール20a内と第2層間絶縁膜20上に、グルー膜として膜厚50nmのTiN膜をスパッタ法により形成する。 Further, on the second interlayer insulating film 20 and the hole 20a, a TiN film with a thickness 50nm is formed by sputtering as a glue film. さらに、CVD法によりW膜をグルー層上に成長するとともにホール20a内を完全に埋め込む。 Furthermore, fill the holes 20a completely with the growth of the W film on the glue layer by the CVD method.
【0073】 [0073]
続いて、W膜及びTiN膜をCMP法により研磨して第2層間絶縁膜20の上面上から除去する。 Then, the W film and the TiN film is removed from the upper surface of the second interlayer insulating film 20 are polished by the CMP method. そして、ホール20a内に残されたタングステン膜及びグルー層を、第4導電性プラグ21とする。 Then, the tungsten film and the glue layer left in the hole 20a, the fourth conductive plug 21. この第4導電性プラグ21は、第1導電性プラグ9を介して第1不純物拡散領域5aに電気的に接続される。 The fourth conductive plug 21 is electrically connected to the first impurity diffusion regions 5a through the first conductive plug 9.
【0074】 [0074]
次に、図6に示す構造を形成するまでの工程を説明する。 Next, steps required to form the structure shown in FIG.
【0075】 [0075]
まず、第4導電性プラグ21上と第2層間絶縁膜20上に、第2の酸化防止膜(不図示)としてSiON膜をCVD法により形成する。 First, on the fourth conductive plug 21 and on the second interlayer insulating film 20, the SiON film is formed by CVD as a second oxidation preventing film (not shown). さらに、第2の酸化防止膜と第2層間絶縁膜20をフォトリソグラフィー法によりパターニングしてキャパシタQの上部電極17a上にコンタクトホール20bを形成する。 Further, a contact hole 20b of the second anti-oxidation film and a second interlayer insulating film 20 is patterned by photolithography on the upper electrode 17a of the capacitor Q.
【0076】 [0076]
コンタクトホール20bを形成することによりダメージを受けた強誘電体キャパシタQはアニールによって回復される。 Ferroelectric capacitor Q damaged by forming the contact hole 20b are recovered by the annealing. そのアニールは、例えば酸素雰囲気中で基板温度550℃として60分間行われる。 As annealing is carried out for 60 minutes as the substrate temperature 550 ° C. For example in an oxygen atmosphere.
【0077】 [0077]
その後に、第2層間絶縁膜20上に形成された酸化防止膜をエッチバックによって除去するとともに、第4導電性プラグ21の表面を露出させる。 Then, the oxidation preventing film formed on the second interlayer insulating film 20 as well as removed by etching back to expose the surface of the fourth conductive plug 21.
【0078】 [0078]
次に、強誘電体キャパシタQの上部電極17a上のコンタクトホール20b内と第2層間絶縁膜20の上に多層金属膜を形成する。 Next, a multilayered metal film on the ferroelectric in the contact hole 20b on the capacitor Q of the upper electrode 17a and the second interlayer insulating film 20. その後に、多層金属膜をパターニングすることにより、コンタクトホール20bを通して上部電極17aに接続される一層目金属配線21aと第4導電性プラグ21に接続される導電性パッド21bを形成する。 Then, by patterning the multilayered metal film to form a first layer metal interconnection 21a and the conductive pad 21b is connected to the fourth conductive plug 21 is connected to the upper electrode 17a via the contact hole 20b. その多層金属膜として、例えば、膜厚60nmのTi、膜厚30nmのTiN、膜厚400nmのAl-Cu、膜厚5nmのTi、及び膜70nmのTiNを順に形成した構造を採用する。 As a multilayered metal film, for example, a film thickness of 60 nm Ti, adopting thickness 30nm of TiN, with a thickness of 400 nm Al-Cu, the thickness of 5 nm Ti, and TiN were formed in this order structure of the membrane 70 nm.
【0079】 [0079]
なお、多層金属膜のパターニング方法として、多層金属膜の上に反射防止膜を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いて反射防止膜と多層金属膜をエッチングする方法を採用する。 The formation as a patterning method for a multilayer metal film, after the anti-reflection film is formed on the multilayered metal film was further coated with a resist on the reflection preventing film, exposing the resist, a resist pattern such as developed by wire shapes and employs a method of etching the antireflection film and the multilayered metal film by using the registration pattern.
【0080】 [0080]
この後は、第2層間絶縁膜20、一層目金属配線21a、及び導電性パッド21bの上に第3層間絶縁膜(不図示)を形成し、第4導電性プラグ21と電気的に接続される第5導電性プラグをその第3層間絶縁膜のホール内に形成するが、その詳細は省略する。 Thereafter, a second interlayer insulating film 20, the first-layer metal wirings 21a, and the third interlayer insulating film (not shown) is formed on the conductive pad 21b, electrically connected to the fourth conductive plug 21 a fifth conductive plug formed in the hole of the third interlayer insulating film that is, its details are omitted.
【0081】 [0081]
上記した本実施形態によれば、イリジウム層15の表面を酸化して二酸化イリジウム層15bを形成した後、その上にMOCVD法によりPZT強誘電体膜16を形成する工程を採用している。 According to the embodiment described above, after forming the iridium dioxide layer 15b by oxidizing the surface of the iridium layer 15 employs a step of forming a PZT ferroelectric film 16 by the MOCVD method on it. 本願発明者は、このPZT強誘電体膜16の成膜メカニズムとその特性を明らかにするため、次のような実験を行った。 The present inventors, in order to clarify the deposition mechanism of the PZT ferroelectric film 16 and its characteristics, the following experiment was performed. 図7〜図8は、その実験において使用されたPZT強誘電体膜のサンプルの形成工程について示す断面図である。 7 to 8 are sectional views showing the step of forming the samples of PZT ferroelectric films used in the experiments.
【0082】 [0082]
この実験においては、図7(a)に示すように、不図示のスパッタチャンバ内にシリコン基板30を容れて基板温度を550℃に保持し、流量が199sccmのArガスをスパッタガスとしてそのチャンバ内に導入すると共に、不図示の真空ポンプでチャンバ内を排気してチャンバ内の圧力を約7.5×10 -4 Torrに保持した。 In this experiment, as shown in FIG. 7 (a), put the silicon substrate 30 holds the substrate temperature at 550 ° C. in a sputter chamber (not shown), flow rate within the chamber Ar gas 199sccm as the sputtering gas is introduced into, to maintain the pressure in the chamber to approximately 7.5 × 10 -4 Torr by evacuating the chamber with a vacuum pump (not shown). その後、イリジウム(Ir)のターゲット(不図示)に0.3kWのDCパワーを350秒間印加することにより、厚さが150nmのイリジウム層31をシリコン基板30上に形成した。 Thereafter, by applying a DC power of 0.3 kW 350 seconds target (not shown) of iridium (Ir), the thickness was formed iridium layer 31 of 150nm on a silicon substrate 30. このイリジウム層31は多結晶構造を呈し、その各グレインの配向は(111)方向となる。 The iridium layer 31 exhibits a polycrystalline structure, the orientation of each of its grain is (111) direction.
【0083】 [0083]
その後に、図7(b)に示すように、不図示の横型電気炉内にシリコン基板30を容れて基板温度を650℃に保持し、O 2が100%の常圧雰囲気中でイリジウム層31の表面を熱酸化して厚さ10nmの二酸化イリジウム層31aを形成した。 Then, as shown in FIG. 7 (b), holding the substrate temperature at 650 ° C. Put the silicon substrate 30 in the horizontal electric furnace (not shown), O 2 iridium layer 31 by the atmosphere pressure of 100% the surface of the formation of the iridium dioxide layer 31a having a thickness of 10nm by the thermal oxidation.
【0084】 [0084]
続いて、不図示のMOCVD用のリアクタ内にシリコン基板30を容れて基板温度を620℃に保持した。 Then, maintaining the substrate temperature at 620 ° C. Put the silicon substrate 30 in the reactor for MOCVD (not shown). そして、Pb(thd) 2をTHF液に溶解させたものを0.32ml/min、Zr(DMHD) 4をTHF液に溶解させたものを0.2ml/min、及びTi(O-iPr) 2 (thd) 2をTHF液に溶解させたものを0.2ml/minの流量でそれぞれ260℃に加熱された気化器(不図示)に導入した。 Then, Pb (thd) 0.32ml of 2 which is dissolved in THF solution / min, Zr (DMHD) 4 and which is dissolved in THF solution 0.2 ml / min, and Ti (O-iPr) 2 was introduced into (thd) 2 vaporizer heated to 260 ° C., respectively which is dissolved in THF solution at a flow rate of 0.2 ml / min (not shown). なお、これらの有機ソースの濃度は上記したのと同様である。 Note that the concentration of organic sources is the same as that described above.
【0085】 [0085]
気化器で気化した上述の各有機ソースは、気化器内において流量が2500sccmの酸素と混合された後、リアクタ上部のシャワーヘッドに導入されて一様な流れとされ、シャワーヘッドと対向して載置されたシリコン基板30に向けて均一に噴射された。 Each organic sources above vaporized by the vaporizer is, after the flow rate in the vaporizer is mixed with oxygen 2500 sccm, was introduced into the reactor upper portion of the shower head is a uniform flow, mounting opposite the showerhead It is uniformly ejected toward the silicon substrate 30 which is location. なお、リアクタ内の酸素の分圧は5Torrに保持された。 Incidentally, the partial pressure of oxygen in the reactor was maintained at 5 Torr.
【0086】 [0086]
これにより、リアクタ内はPZTの成膜雰囲気となるが、その雰囲気中に含まれるチタン(Ti)は、雰囲気中の他の元素よりも酸化され易い。 Thus, although the reactor is a deposition atmosphere of PZT, titanium (Ti) contained in the atmosphere is oxidized than other elements in the atmosphere easily.
【0087】 [0087]
そのため、図7(c)に示すように、PZT膜形成の初期において雰囲気中のチタンが二酸化イリジウム層31a中の酸素によって酸化され、二酸化イリジウム層31a上にTiO 2核33として析出する。 Therefore, as shown in FIG. 7 (c), titanium in the atmosphere at the beginning of the PZT film is oxidized by oxygen in the iridium dioxide layer 31a, it is precipitated as TiO 2 nuclei 33 on the iridium dioxide layer 31a.
【0088】 [0088]
初期の段階においては、結晶化されたPZTが成長することはなく、極薄い未結晶PZT膜32が二酸化イリジウム層31a上に形成されるのみであり、二酸化イリジウム層31a内にも酸素が未だ残留する。 In the early stages, never crystallized PZT is grown, only a very thin uncrystallized PZT film 32 is formed on the iridium dioxide layer 31a, the oxygen is still in the iridium dioxide layer 31a remaining to.
【0089】 [0089]
ところが、或る程度時間が経過すると、酸素の供給源であった二酸化イリジウム層31aの厚さが10nmと薄いので、その中から酸素が完全に抜けてしまう。 However, when some degree of time has elapsed, the thickness of the source and was the iridium dioxide layer 31a of oxygen 10nm and a thin, oxygen will completely escape from it. その結果、図8(a)に示すように、二酸化イリジウム層31aがアモルファスイリジウム層31bへと変化し、このアモルファスイリジウム層31bとイリジウム層31とで構成される下部電極31cが得られる。 As a result, as shown in FIG. 8 (a), change iridium dioxide layer 31a is to an amorphous iridium layer 31b, the lower electrode 31c is obtained composed of this amorphous iridium layer 31b and the iridium layer 31. また、これと共に、TiO 2核33が結晶の成長核となって未結晶化PZT膜32の結晶化が開始し、PZT結晶粒32aがアモルファスイリジウム層31b上に成長する。 Also, this time, crystallization starts of TiO 2 nuclei 33 become growth nuclei of crystallization uncrystallized PZT film 32, PZT crystal grains 32a are grown on the amorphous iridium layer 31b.
【0090】 [0090]
このPZT結晶粒32aにはTiO 2核33の作用によって(111)方向の配向が誘起されるので、PZT結晶粒32aの成長を更に進めて得られた図8(b)のPZT膜32bの配向も(111)方向が支配的となる。 Because this PZT crystal grains 32a act by (111) direction of orientation of TiO 2 nuclei 33 is induced, the orientation of the PZT film 32b of FIG. 8 obtained further promote growth of the PZT crystal grains 32a (b) even (111) direction is dominant. しかも、アモルファスイリジウム層31bが緩衝層として機能するので、(111)イリジウム層31と(111)PZT膜32bとの格子不整合が緩和され、(111)以外の配向がPZT膜32bに現れるのが防止される。 Moreover, since the amorphous iridium layer 31b functions as a buffer layer, (111) lattice mismatch between the iridium layer 31 and the (111) PZT film 32b is relaxed, that appear in the PZT film 32b is oriented other than (111) It is prevented.
【0091】 [0091]
図9は、このPZT膜32bの成膜前後における二酸化イリジウム層31aの結晶構造をXRD(X Ray Diffraction)により調査して得られたグラフである。 Figure 9 is a graph obtained by investigated by XRD (X Ray Diffraction) the crystal structure of the iridium dioxide layer 31a before and after the deposition of the PZT film 32b. 図9の横軸におけるθは、試料表面に対するX線の入射を示し、縦軸は、X線の回折光を任意単位で表したものである。 Is θ in the horizontal axis in FIG. 9, it indicates the distance of incidence of X-rays to the sample surface, and the vertical axis is a representation of diffracted light of the X-ray in arbitrary units.
【0092】 [0092]
これに示されるように、PZT膜32bの成膜前においては(110)方向の回折強度にピークが現れているので、二酸化イリジウム層31aの配向が(110)方向であることが理解される。 As shown in this, since before the formation of the PZT film 32b is appeared peaks at diffraction intensity of (110) direction, it is understood orientation of the iridium dioxide layer 31a is (110) direction.
【0093】 [0093]
一方、PZT膜32bの成膜後においては(110)方向のピークが観測されない。 On the other hand, after the formation of the PZT film 32 b (110) direction of the peak is not observed. これは、二酸化イリジウム層31aから酸素が抜け、二酸化イリジウム層31aが全てアモルファスイリジウム層31bに変化したことを示す。 This oxygen escapes from the iridium dioxide layer 31a, indicating that all the iridium dioxide layer 31a is changed to an amorphous iridium layer 31b.
【0094】 [0094]
なお、二酸化イリジウム層31aがアモルファス状態に変化したことについては、図12(a)、(b)を比較しても理解することができる。 As for the iridium dioxide layer 31a is changed to an amorphous state, FIG. 12 (a), the can be understood by comparing (b). 図12(a)、(b)は、イリジウム層31とPZT膜32bとの界面近傍の電子顕微鏡写真を基にして描いた断面図であり、図12(a)は二酸化イリジウム層31aを形成しない場合を示し、図12(b)はそれを熱酸化により形成した場合を示す。 Figure 12 (a), (b) is a cross-sectional view of the vicinity of the interface electron micrograph of drawn based on the iridium layer 31 and the PZT film 32b, FIG. 12 (a) does not form iridium dioxide layer 31a when indicates, FIG. 12 (b) shows a case where it was formed by thermal oxidation.
【0095】 [0095]
両者を比較すると、二酸化イリジウム層31aを形成しない場合(図12(a))では、イリジウム層31とPZT膜32bとの界面がはっきりしており、イリジウム層31の表層にアモルファス層が存在しないことが理解されるのに対し、二酸化イリジウム層31aを形成する場合(図12(b))はその界面がぼやけており、イリジウム層31の表層にアモルファスイリジウム層31bが形成されているのが理解される。 Comparing the two, if not forming the iridium dioxide layer 31a (FIG. 12 (a)) in the interfacial has clearly the iridium layer 31 and the PZT film 32b, the amorphous layer is not present on the surface layer of the iridium layer 31 while but is understood, in the case of forming the iridium dioxide layer 31a (see FIG. 12 (b)) is blurred the interface, that the amorphous iridium layer 31b is formed to be understood in the surface layer of the iridium layer 31 that.
【0096】 [0096]
図10は、上記のPZT膜32bと、従来例に係る下部電極上に形成されたPZT膜のそれぞれの結晶構造をXRDにより調査して得られたグラフである。 Figure 10 is a graph obtained by the above PZT film 32b, each of the crystal structure of the PZT film formed on the lower electrode according to a conventional example were examined by XRD. 図10の縦軸と横軸の意味は、図9のそれと同じなので、その説明は省略する。 Meaning of the vertical axis and the horizontal axis of FIG. 10, since the same the same in FIG. 9, a description thereof will be omitted.
【0097】 [0097]
図10において、従来例1とは、スパッタ法で形成された単層のイリジウム層よりなる下部電極上に上記と同様のPZT膜をMOCVD法で形成した場合を示し、従来例2とは、そのイリジウム層上に二酸化イリジウム層をスパッタ法により形成してなる下部電極上に従来例1と同じPZT膜をMOCVD法で形成した場合を示す。 10, the conventional example 1, shows a case where the same PZT film and the formed by the MOCVD method on a lower electrode made of iridium layer of a single layer formed by the sputtering method, the conventional example 2, the the same PZT film of the conventional example 1 on the lower electrode obtained by forming by sputtering iridium dioxide layer on the iridium layer shows a case of forming by MOCVD.
【0098】 [0098]
図10に示すように、本実施形態のPZT膜32bは(111)方向に配向しているので、大きな自発分極値を期待できる。 As shown in FIG. 10, since the PZT film 32b of this embodiment is oriented in (111) direction, it can be expected a large spontaneous polarization value.
【0099】 [0099]
一方、従来例1のPZT膜では、PZTの分極方向である(001)方向に垂直な(100)方向に配向しているので、大きな自発分極値を期待することはできない。 On the other hand, in the PZT film of the conventional example 1, a polarization direction of the PZT (001) so oriented perpendicular (100) to the direction, it is impossible to expect a large spontaneous polarization value.
【0100】 [0100]
また、従来例2のPZT膜に至っては、特定の方向への配向すら有しておらず、ランダム配向となってしまっている。 Also, it comes to the PZT film of the conventional example 2, does not have even orientation in the specific direction, we've become randomly oriented.
【0101】 [0101]
図11は、図10の三つのサンプルの各PZT膜上に二酸化イリジウム層よりなる上部電極を形成し、この上部電極、PZT膜、及び下部電極で構成される強誘電体キャパシタの自発分極を測定して得られたグラフである。 11, to form an upper electrode made of iridium dioxide layer on each PZT film of the three samples in Figure 10, the upper electrode, the PZT film, and measuring the spontaneous polarization of the formed ferroelectric capacitor lower electrode it is a graph obtained by. 図11の横軸は、上部電極と下部電極との間の電位差を示し、縦軸は、その電位差を与えたときのキャパシタの自発分極を示す。 11, the horizontal axis shows the potential difference between the upper and lower electrodes, the vertical axis represents the spontaneous polarization of the capacitor when given the potential difference.
【0102】 [0102]
図11に示すように、電圧が1V以上の範囲においては、本発明の強誘電体キャパシタの自発分極が従来例よりも格段に大きくなる。 As shown in FIG. 11, in the range voltage higher than 1V, the spontaneous polarization of the ferroelectric capacitor of the present invention is significantly greater than the prior art. これは、PZTの分極方向が(001)方向であり、この分極方向に0でない成分を有する(111)方向に本発明のPZT膜32bが配向しているためである。 This is the polarization direction of the PZT (001) direction, PZT film 32b of the present invention (111) direction which has a component in the polarization direction not zero is because of the orientation.
【0103】 [0103]
これらの実験結果によって、イリジウム層の表層を酸化して得られた二酸化イリジウム層上にMOCVD法でPZT強誘電体膜を形成することによりそのPZT強誘電体膜の(111)方向の配向強度が強められ、強誘電体キャパシタの自発分極が従来よりも大きくなることが確認することができた。 These experimental results, the orientation intensity of (111) direction of the PZT ferroelectric film by forming a PZT ferroelectric film by the MOCVD method on the iridium dioxide layer obtained by oxidizing a surface layer of iridium layer intensified, the spontaneous polarization of the ferroelectric capacitor was confirmed that the larger than conventional.
【0104】 [0104]
MOCVD法で成膜されたPZT膜は、スパッタ法等の他の方法で成膜したPZT膜と比較して高密度であるため、既述のようなスタック型のFeRAMに本発明を適用することで、FeRAMの高集積化を更に推し進めることができる。 PZT film formed by the MOCVD method are the high density as compared to the PZT film formed by other methods such as sputtering, applying the present invention to a stack type FeRAM, such as described above in, it is possible to further advance the high integration of the FeRAM.
【0105】 [0105]
以上、本発明の実施の形態について詳細に説明したが、本発明は上記に限定されない。 Having described in detail the embodiments of the present invention, the present invention is not limited to the above. 例えば、上記のPZTに代えて、PLZT((Pb,La)(Zr,Ti)O 3 )やこれにCa(カルシウム)とSr(ストロンチウム)を添加したPCSLZT等で強誘電体膜を構成してもよい。 For example, instead of the above-described PZT, PLZT ((Pb, La ) (Zr, Ti) O 3) and this constitutes the ferroelectric film in such PCSLZT added Ca (calcium) and Sr (the strontium) it may be.
以下に、本発明の特徴を付記する。 Hereinafter, note the features of the present invention.
【0106】 [0106]
(付記1) 半導体基板と、 And (Supplementary Note 1) semiconductor substrate,
前記半導体基板の上方に形成された絶縁膜と、 And formed above the insulating layer of the semiconductor substrate,
下部電極、強誘電体膜、及び上部電極を前記絶縁膜上に順に形成してなる強誘電体キャパシタと、 A lower electrode, a ferroelectric film, and a ferroelectric capacitor comprising the upper electrode are sequentially formed on the insulating film,
を有し、 Have,
前記下部電極は、表層部分がアモルファス化したイリジウム層を最上層に有することを特徴とする半導体装置。 The lower electrode, the semiconductor device characterized by having an iridium layer has a surface layer portion was amorphous in the top layer.
【0107】 [0107]
(付記2) 前記イリジウム層は、前記アモルファス化した部分の下に多結晶のイリジウムを有することを特徴とする付記1に記載の半導体装置。 (Supplementary Note 2) The iridium layer, a semiconductor device according to Appendix 1, characterized in that it comprises a polycrystalline iridium under the amorphized portion.
【0108】 [0108]
(付記3) 前記イリジウム層のアモルファス化した部分は、該イリジウム層の表面から10nm以内の深さに形成されることを特徴とする付記1又は付記2に記載の半導体装置。 (Supplementary Note 3) amorphized portion of the iridium layer, a semiconductor device according to Supplementary Note 1 or 2, characterized in that it is formed to a depth of less than 10nm from the surface of the iridium layer.
【0109】 [0109]
(付記4) 前記強誘電体膜は、Pb(Zr x , Ti 1-x )O 3 (但し、xは0≦x≦1を満たす実数)、PLZT、及びPCSLZTのいずれかにより構成されることを特徴とする付記1乃至付記3のいずれかに記載の半導体装置。 (Supplementary Note 4) The ferroelectric film, Pb (Zr x, Ti 1 -x) O 3 ( where, x is a real number satisfying 0 ≦ x ≦ 1), be configured PLZT, and by either PCSLZT the semiconductor device according to any one of appendixes 1 to Appendix 3, characterized in.
【0110】 [0110]
(付記5) 前記強誘電体膜のX線回折光は(111)方向にピークを有することを特徴とする付記4に記載の半導体装置。 (Supplementary Note 5) X-ray diffraction light of the ferroelectric film semiconductor device according to Note 4, characterized in that it has a peak in (111) direction.
【0111】 [0111]
(付記6) 前記半導体基板の表層に形成された不純物拡散領域と、 And (Supplementary Note 6) impurity diffusion region formed in a surface layer of the semiconductor substrate,
前記不純物拡散領域の上方であって、前記下部電極の下の前記絶縁膜に形成されたホールと、 A above the impurity diffusion region, and a hole formed in the insulating film below the lower electrode,
前記ホール内に形成されて前記不純物拡散領域と電気的に接続し、且つ前記下部電極と電気的に接続する導電性プラグと、を更に有することを特徴とする付記1乃至付記5のいずれかに記載の半導体装置。 The formed within the hole and connected to the impurity diffusion region and electrically, and a conductive plug connected the the lower electrode and electrically, to further any one of Appendixes 1 to Appendix 5, characterized in that it has a the semiconductor device according.
【0112】 [0112]
(付記7) 半導体基板の上方に絶縁膜を形成する工程と、 Forming a (Supplementary Note 7) above an insulating film of a semiconductor substrate,
前記絶縁膜上にイリジウム層を形成する工程と、 Forming an iridium layer on the insulating film,
前記イリジウム層の表層を酸化する工程と、 A step of oxidizing the surface of the iridium layer,
前記酸化されたイリジウム層上にMOCVD法により強誘電体膜を形成する工程と、 Forming a ferroelectric film by the MOCVD method on the oxidized iridium layer,
前記強誘電体膜上に上部電極用導電層を形成する工程と、 Forming a conductive layer for the upper electrode on the ferroelectric film,
前記イリジウム層、前記強誘電体膜、及び前記上部電極用導電層をパターニングすることにより、前記イリジウム層を下部電極とし、前記強誘電体膜をキャパシタ強誘電体膜とし、前記上部電極用導電層を上部電極とする工程と、 The iridium layer, by patterning the ferroelectric film, and the upper electrode conductive layer, the iridium layer and the lower electrode, the ferroelectric film as a capacitor ferroelectric film, said upper electrode conductive layer a step of the upper electrode,
を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
【0113】 [0113]
(付記8) 前記イリジウム層の酸化により、該イリジウム層の表層部分に二酸化イリジウム層が形成されることを特徴とする付記7に記載の半導体装置の製造方法。 (Supplementary Note 8) by oxidation of the iridium layer, a method of manufacturing a semiconductor device according to note 7, characterized in that the surface layer portion of the iridium layer iridium dioxide layer is formed.
【0114】 [0114]
(付記9) 前記二酸化イリジウム層の膜厚は10nm以下であることを特徴とする付記8に記載の半導体装置の製造方法。 (Supplementary Note 9) A method of manufacturing a semiconductor device according to Note 8, wherein the thickness of the iridium dioxide layer is 10nm or less.
【0115】 [0115]
(付記10) 前記二酸化イリジウム層のX線回折光は(110)方向にピークを有することを特徴とする付記8又は付記9に記載の半導体装置の製造方法。 (Supplementary Note 10) A method of manufacturing a semiconductor device according to Appendix 8 or Appendix 9 X-ray diffraction light of the iridium dioxide layer is characterized by having a peak at (110) direction.
【0116】 [0116]
(付記11) 前記強誘電体膜を形成することにより前記(110)方向のピークが消失し、前記二酸化イリジウム層の全体がアモルファスイリジウム層となることを特徴とする付記10に記載の半導体装置の製造方法。 (Supplementary Note 11) The ferroelectric film wherein (110) the direction of the peak disappeared by the formation of a semiconductor device according to Note 10 the whole of the iridium dioxide layer is characterized by comprising an amorphous iridium layer Production method.
【0117】 [0117]
(付記12) 前記アモルファスイリジウム層は酸素を含有しないことを特徴とする付記11に記載の半導体装置の製造方法。 (Supplementary Note 12) A method of manufacturing a semiconductor device according to Appendix 11, wherein the amorphous iridium layer is characterized by containing no oxygen.
【0118】 [0118]
(付記13) 前記イリジウム層の酸化は熱酸化により行われることを特徴とする付記7乃至付記12のいずれかに記載の半導体装置の製造方法。 (Supplementary Note 13) A method of manufacturing a semiconductor device according to any one of appendixes 7 to Supplementary Note 12 oxidation of the iridium layer is characterized by being made by thermal oxidation.
【0119】 [0119]
(付記14) 前記熱酸化は、酸素含有の常圧雰囲気中で行われることを特徴とする付記13に記載の半導体装置の製造方法。 (Supplementary Note 14) the thermal oxidation method of manufacturing a semiconductor device according to Note 13, characterized in that it is carried out in the atmospheric pressure oxygen-containing.
【0120】 [0120]
(付記15) 前記熱酸化は、基板温度を500℃〜650℃に保持して行われることを特徴とする付記14に記載の半導体装置の製造方法。 (Supplementary Note 15) the thermal oxidation method of manufacturing a semiconductor device according to Note 14, characterized in that it is carried out by holding the substrate temperature at 500 ° C. to 650 ° C..
【0121】 [0121]
(付記16) 前記強誘電体膜として、Pb(Zr x , Ti 1-x )O 3 (但し、xは0≦x≦1を満たす実数)、PLZT、及びPCSLZTのいずれかにより構成される膜を形成することを特徴とする付記7乃至付記15のいずれかに記載の半導体装置の製造方法。 As (Supplementary Note 16) The ferroelectric film, Pb (Zr x, Ti 1 -x) O 3 ( real here, x is satisfying 0 ≦ x ≦ 1), PLZT , and film constituted by any of PCSLZT the method of manufacturing a semiconductor device according to any one of appendixes 7 to Appendix 15 and forming a.
【0122】 [0122]
(付記17) 前記半導体基板の表層に不純物拡散領域を形成する工程と、 Forming an impurity diffusion region in the surface layer (Note 17) The semiconductor substrate,
前記不純物拡散領域の上方であって、前記下部電極の下の前記絶縁膜にホールを形成する工程と、 A above the impurity diffusion region, forming a hole in the insulating film below the lower electrode,
前記不純物拡散領域と前記下部電極とに電気的に接続する導電性プラグを前記ホールの中に形成する工程と、 Forming a conductive plug electrically connected to said lower electrode and the impurity diffusion region in said hole,
を更に有することを特徴とする付記7乃至付記16のいずれかに記載の半導体装置の製造方法。 Method of manufacturing a semiconductor device according to any one of Appendices 7 to Appendix 16, characterized in that it has a.
【0123】 [0123]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、イリジウム層の表層を酸化して二酸化イリジウム層を形成し、その上にMOCVD法により強誘電体膜を形成するので、特定方向の配向を強誘電体膜に誘起することができる。 As described above, according to the present invention, by oxidizing a surface layer of iridium layer to form a iridium dioxide layer, since a ferroelectric film by the MOCVD method on the ferroelectric orientation in a specific direction it can be induced in the film.
【0124】 [0124]
しかも、強誘電体膜の成膜終了時には二酸化イリジウム層がアモルファスイリジウム層へと変化し、このアモルファスイリジウム層が強誘電体膜とイリジウム層との格子不整合を緩衝する緩衝層として機能するので、特定方向以外の配向が強誘電体膜に現れるのが防止され、強誘電体膜の自発分極が大きくなる。 Moreover, since the iridium dioxide layer is deposited at the end of the ferroelectric film is changed to an amorphous iridium layer, which functions as a buffer layer amorphous iridium layer for buffering lattice mismatching with the ferroelectric film and the iridium layer, is prevented that the orientation other than the specific direction appear in the ferroelectric film, the spontaneous polarization of the ferroelectric film is increased.
【0125】 [0125]
更に、イリジウム層の酸化を熱酸化により行うので、二酸化イリジウム層の膜厚を時間によって容易に制御することが可能となる。 Furthermore, since oxidation of the iridium layer performed by thermal oxidation, it is possible to easily control the time the film thickness of the iridium dioxide layer.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 図1(a)〜(c)は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図(その1)である。 [1] Figure 1 (a) ~ (c) are sectional views showing a forming process of a semiconductor device according to the embodiment of the present invention (Part 1).
【図2】 図2(a)〜(c)は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図(その2)である。 [2] Figure 2 (a) ~ (c) are sectional views showing a forming process of a semiconductor device according to the embodiment of the present invention (Part 2).
【図3】 図3(a)、(b)は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図(その3)である。 [3] FIG. 3 (a), (b) is a sectional view showing the step of forming the semiconductor device according to the embodiment of the present invention (Part 3).
【図4】 図4(a)、(b)は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図(その4)である。 [4] FIG. 4 (a), (b) is a sectional view showing the step of forming the semiconductor device according to the embodiment of the present invention (Part 4).
【図5】 図5(a)、(b)は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図(その5)である。 [5] FIG. 5 (a), (b) is a sectional view showing the step of forming the semiconductor device according to the embodiment of the present invention (Part 5).
【図6】 図6は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図(その6)である。 Figure 6 is a sectional view showing the step of forming the semiconductor device according to the embodiment of the present invention (Part 6).
【図7】 図7(a)〜(c)は、本発明の実施の形態におけるPZT膜の特性を調べるために作製されたサンプルの形成工程について示す断面図(その1)である。 [7] FIG. 7 (a) ~ (c) are cross-sectional views showing a manufacturing samples of formation process in order to examine the characteristics of the PZT film in the embodiment of the present invention (Part 1).
【図8】 図8(a)、(b)は、本発明の実施の形態におけるPZT膜の特性を調べるために作製されたサンプルの形成工程について示す断面図(その2)である。 [8] FIG. 8 (a), (b) is a sectional view showing a manufacturing samples of formation process in order to examine the characteristics of the PZT film in the embodiment of the present invention (Part 2).
【図9】 図9は、本発明の実施の形態において、PZT膜の成膜前後における二酸化イリジウム層の結晶構造をXRDにより調査して得られたグラフである。 Figure 9 is in the embodiment of the present invention, is a graph obtained by investigated by XRD crystal structure of the iridium dioxide layer before and after deposition of the PZT film.
【図10】 図10は、本発明の実施の形態におけるPZT膜と、従来例におけるPZT膜のそれぞれの結晶構造をXRDにより調査して得られたグラフである。 Figure 10 is a PZT film in the embodiment of the present invention, is a graph obtained respective crystal structures was investigated by XRD of the PZT film in the conventional example.
【図11】 図11は、本発明の実施の形態における強誘電体キャパシタと、従来例における強誘電体キャパシタのそれぞれの自発分極値を調査して得られたグラフである。 Figure 11 is a graph obtained by investigating the respective spontaneous polarization value of the implementation of the ferroelectric capacitor in the form, the ferroelectric capacitors in the conventional example of the present invention.
【図12】 図12(a)は、イリジウム層の表層を熱酸化しない場合のイリジウム層とPZT膜との界面近傍の電子顕微鏡写真を基に描いた断面図であり、図12(b)は、イリジウム層の表層を熱酸化して二酸化イリジウム層を形成した場合のイリジウム層とPZT膜との界面近傍の電子顕微鏡写真を基に描いた断面図である。 [12] FIG. 12 (a) is a sectional view depicting based on electron microscopic photograph of the vicinity of the interface between iridium layer and the PZT film in the case of not a surface layer of iridium layer was thermally oxidized, FIG. 12 (b) is a cross-sectional view depicting the surface of the iridium layer on the basis of electron micrographs in the vicinity of the interface between iridium layer and the PZT film in the case of forming the iridium dioxide layer by thermal oxidation.
【符号の説明】 DESCRIPTION OF SYMBOLS
1、30…シリコン(半導体)基板、2…素子分離絶縁膜、3…ゲート絶縁膜、4a,4b…ゲート電極、5a,5b,5c…不純物拡散領域、6…サイドウォールスペーサ、7…カバー絶縁膜、8…層間絶縁膜、9…導電性プラグ、10a…酸化防止絶縁膜、10b…下地絶縁膜、11a,11b…導電性プラグ、15、31…イリジウム層、15a…下部電極、15b、31a…二酸化イリジウム層、15c…アモルファスイリジウム層、16…強誘電体膜、16a…誘電体膜、17…上部電極用導電層、17a…上部電極、18…ハードマスク、19…保護膜、20…層間絶縁膜、21…導電性プラグ、32…未結晶PZT膜、33…TiO 2核、32a…PZT結晶粒、32b…PZT膜。 1,30 ... silicon (semiconductor) substrate, 2 ... the element isolation insulating film, 3 ... gate insulating film, 4a, 4b ... gate electrode, 5a, 5b, 5c ... impurity diffusion regions, 6 ... sidewall spacer, 7 ... insulating cover films, 8 ... interlayer insulating film, 9 ... conductive plugs, 10a ... oxidation-preventing insulating film, 10b ... base insulating film, 11a, 11b ... conductive plugs, 15, 31 ... iridium layer, 15a ... lower electrode, 15b, 31a ... iridium layer dioxide, 15c ... amorphous iridium layer, 16 ... ferroelectric film, 16a ... dielectric film 17 ... upper electrode conductive layer, 17a ... upper electrode, 18 ... hard mask 19 ... protective film, 20 ... interlayer insulating film, 21 ... conductive plug, 32 ... uncrystallized PZT film, 33 ... TiO 2 nuclei, 32a ... PZT crystal grains, 32 b ... PZT film.

Claims (8)

  1. 半導体基板と、 And the semiconductor substrate,
    前記半導体基板の上方に形成された絶縁膜と、 And formed above the insulating layer of the semiconductor substrate,
    下部電極、強誘電体膜、及び上部電極を前記絶縁膜上に順に形成してなる強誘電体キャパシタと、 A lower electrode, a ferroelectric film, and a ferroelectric capacitor comprising the upper electrode are sequentially formed on the insulating film,
    を有し、 Have,
    前記下部電極は、表層部分がアモルファス化したイリジウム層を最上層に有し The lower electrode has an iridium layer has a surface layer portion was amorphous in the top layer,
    前記強誘電体膜は、 Pb(Zr x ,Ti 1-x )O 3 (但し、 x 0 x 1 を満たす実数)、 PLZT 、及び PCSLZT のいずれかにより構成され、その X 光回折光が (111) 方向にピークを有することを特徴とする半導体装置。 The ferroelectric film, Pb (Zr x, Ti 1 -x) O 3 ( where, x is a real number satisfying 0 x 1), is constituted by any of PLZT, and PCSLZT, its X diffraction light wherein a having a peak but (111) direction.
  2. 前記イリジウム層は、前記アモルファス化した部分の下に多結晶のイリジウムを有することを特徴とする請求項1に記載の半導体装置。 The iridium layer is a semiconductor device according to claim 1, characterized in that it comprises a polycrystalline iridium under the amorphized portion.
  3. 半導体基板の上方に絶縁膜を形成する工程と、 Forming an upper insulating film of the semiconductor substrate,
    前記絶縁膜上にイリジウム層を形成する工程と、 Forming an iridium layer on the insulating film,
    前記イリジウム層の表層を酸化して酸化イリジウム層を形成する工程と、 Forming an iridium oxide layer by oxidizing a surface layer of the iridium layer,
    前記酸化されたイリジウム層上にMOCVD法によりPb(Zr x ,Ti 1-x )O 3 (但し、 x 0 x 1 を満たす実数)、 PLZT 、及び PCSLZT のいずれかにより構成される強誘電体膜を形成する工程と、 Pb by MOCVD on the oxidized iridium layer (Zr x, Ti 1-x ) O 3 ( where, x is a real number satisfying 0 x 1) strong configured, PLZT, and by either PCSLZT forming a dielectric film,
    前記強誘電体膜上に上部電極用導電層を形成する工程と、 Forming a conductive layer for the upper electrode on the ferroelectric film,
    前記イリジウム層、前記強誘電体膜、及び前記上部電極用導電層をパターニングすることにより、前記イリジウム層を下部電極とし、前記強誘電体膜をキャパシタ強誘電体膜とし、前記上部電極用導電層を上部電極とする工程と、 The iridium layer, by patterning the ferroelectric film, and the upper electrode conductive layer, the iridium layer and the lower electrode, the ferroelectric film as a capacitor ferroelectric film, said upper electrode conductive layer a step of the upper electrode,
    を有し、 I have a,
    前記強誘電体膜を形成することにより、前記酸化イリジウム層がアモルファスイリジウム層となり、 By forming the ferroelectric film, the iridium oxide layer becomes amorphous iridium layer,
    前記強誘電体膜のX線回折光は (111) 方向にピークを有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, wherein the X-ray diffraction light of the ferroelectric film having a peak (111) direction.
  4. 前記酸化イリジウム層のX線回折光は(110)方向にピークを有することを特徴とする請求項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 3 wherein the X-ray diffraction light iridium oxide layer characterized by having a peak at (110) direction.
  5. 前記強誘電体膜を形成することにより前記(110)方向のピークが消失することを特徴とする請求項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 4, characterized in that the peak of the (110) direction by forming the ferroelectric film disappears.
  6. 前記イリジウム層の酸化は熱酸化により行われることを特徴とする請求項乃至請求項のいずれか一項に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 3 to 5, characterized in that oxidation of the iridium layer is performed by thermal oxidation.
  7. 前記熱酸化は、酸素含有の常圧雰囲気中で行われることを特徴とする請求項に記載の半導体装置の製造方法。 The thermal oxidation method of manufacturing a semiconductor device according to claim 6, characterized in that it is carried out in the atmospheric pressure oxygen-containing.
  8. 前記イリジウム層を酸化する工程において、前記酸化イリジウム層として二酸化イリジウム層が形成されることを特徴とする請求項3乃至請求項7のいずれか一項に記載の半導体装置の製造方法。 In the step of oxidizing the iridium layer, a method of manufacturing a semiconductor device according to any one of claims 3 to 7, characterized in that iridium dioxide layer is formed as the iridium oxide layer.
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