JP4224952B2 - Nitride semiconductor light emitting device and manufacturing method thereof - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、窒化物半導体を用いた基板及びそれを用いた窒化物半導体素子の製造方法に係り、特に異種基板上に設けた窒化物半導体を積層した素子構造を有する窒化物半導体ウエハの分割方法に関する。
【０００２】
【従来の技術】
窒化物半導体を用いたレーザ素子は、主に青色〜紫色の短い波長のレーザ光を発振するものであり、光ディスク装置などその特性を活かして様々な用途が検討されている。このレーザ素子の連続発振は、近年実現され、実用化されているが、その応用において素子の特性が十分満足のいくものではなく、さらなる素子特性の向上が求められている。
窒化物半導体素子の製造において、窒化物半導体の成長に一般的に用いられている基板は、サファイア基板であるが、このような窒化物半導体と異なる材料の異種基板を用いることは、積層後の微細加工工程、共振器反射面の形成時、チップ化のためのウエハ分割時に問題がある。それは、異種基板とその上に成長させた窒化物半導体とで劈開面が異なるか、異種基板が劈開困難な場合に、共振器反射面、チップ化を劈開して形成することができないからである。さらにまた、窒化物半導体も六方晶系にほぼ近似され、同じ六方晶系の異種基板を用いても、異種基板の劈開面若しくは劈開容易面と、窒化物半導体の劈開面、劈開容易面との面方位が一致せず、その劈開は容易でない。例えばサファイア基板を用いたものであれば、このサファイア基板の劈開が困難であるため、またサファイア基板の劈開容易面であっても窒化物半導体の劈開面に一致しないため、共振器反射面などの素子端面として窒化物半導体の劈開面を取り出すことが製造上困難なものとなる。また、素子端面をエッチングにより形成した窒化物半導体素子では、その共振器反射面としての特性に劣り、また、端面形成若しくはウエハを分割するための溝を成長層に設けると、ウエハ当たりのチップ面積が減少し、歩留まりが悪化する。
さらにまた、異種基板上に、厚膜の窒化物半導体を、例えば成長速度の大きなＨＶＰＥを用いて、形成することが可能であるが、厚膜の窒化物半導体を形成すると以下の問題がある。異種基板、特に窒化物半導体と格子不整合があり、熱膨張係数差がある異種基板の上に、厚膜の窒化物半導体を形成すると、基板に大きな反りが発生し、基板の分割が困難となる。
【０００３】
このような基板の反りは、異種基板１０と半導体層３０との相対的な応力により決定され、例えば図８に示すように、異種基板１０上の半導体層３０との間に、熱膨張係数差、格子不整合により応力がかかり、異種基板１０の界面付近で引張応力、半導体層３０の界面付近で圧縮応力が掛かり、異種基板上の成長層の膜厚が大きくなると、若しくは、成長層の膜厚一定で異種基板の膜厚を小さくすると、両者の界面にかかる応力の相対関係が変化し、異種基板、成長層が反ることで、両者の均衡が維持される。このため、この場合には、窒化物半導体の半導体層３０の膜厚を大きくすること、異種基板の膜厚を減らすことで、両者の界面付近での応力差が大きくなり、反りも大きくなる。このような、反りは、基板と窒化物半導体との相対的な熱膨張係数差、格子定数差に起因するため、基板の材料、窒化物半導体（成長層）の組成、基板と半導体層の膜厚が変化すると、両者に係る圧縮・引張応力も変化する。
【０００４】
【発明が解決しようとする課題】
基板１０上に窒化物半導体などを成長させて素子構造を形成して半導体層３０を設けると、例えばサファイア基板を用いた場合において、図８（ａ），（ｂ）の模式断面図に示すように、主に２つの形態の反りが発生する。図８（ａ）に示すように、基板１０上の半導体層３０が凹面側（半導体表面が凹面）となり、基板の裏面（第２の主面）が凸面側（第２の主面が凸面）となる反りでは、図１２に示すように、基板の裏面側からスクライブすることで、裏面に設けられた切り欠きが広がる方向に応力がかかるため（図１２（ｂ）の矢印）、サファイアのように分割困難な基板であっても、図１２に示すようにブレイカーなどの押圧手段により押し割ることで、比較的簡単にウエハを分割できる。実際、サファイア基板を用いた窒化物半導体のＬＥＤでは、図１２に示す反りが発生し、図中の矢印に示すように基板の裏面に引張応力が掛かり、基板の裏面側をスクライブするだけで、反りによる応力でもって図中の点線で示すようにウエハが切断されて、チップ化が可能である。しかし、基板１０と半導体層３０との関係が図８（ｂ）に示すように、凹面側が基板側（第２の主面が凹面）となり、半導体層表面が凸面側（半導体層表面が凸面）となる反りを有するウエハであると、図１３の模式断面図に示すように、基板の裏面側にスクライブして、ウエハを分割しようと試みても、ウエハの反りが分割を抑制する方向に応力が加わり、すなわち、図１３（ｂ）中の矢印で示すように、基板１０の裏面には圧縮応力が加わるため切り欠き２１を塞ぐ方向に力が加わるため、ウエハの分割が困難となり、不良が発生し、劈開面を得ることが困難となる。
また、基板の第２主面側から効率よく光が取り出され、光の取り出し効率を向上させることができる窒化物半導体発光素子及びその製造方法を提供することを課題とする。
【０００５】
【課題を解決するための手段】
本発明は、上記課題を解決するものであり、基板の第２主面側から効率よく光が取り出され、光の取り出し効率を向上させることができる窒化物半導体発光素子及びその製造方法を提供するものである。本発明の窒化物半導体発光素子は、下記の構成（１）〜（６）により上記課題を解決するものであり、また本発明の窒化物半導体発光素子の製造方法は下記の方法（７）〜（９）により上記課題を解決するものである。
【０００６】
（１）第１の主面と該第１の主面に対向する第２の主面とを有する基板の前記第１の主面上に積層された窒化物半導体を有する発光素子構造と、前記基板の第２の主面側に溝部が設けられて、該溝部底面で離間されて該溝部に対応した端面を有する複数の凸部と、を備え、前記凸部が前記第２の主面に平行でない複数の端面を各々有し、前記発光素子構造から出射された光を前記凸部により散乱させて前記第２の主面側から取り出すことを特徴とする。
（２）前記複数の凸部の全側面は前記基板の側面より内側にあり、前記溝部の底面及び側面は粗い表面を有することを特徴とする。
（３）前記溝部の形状は、ストライプ状、格子状、ドット状、円形状であることを特徴とする。
（４）前記第１の主面の一部が露出されて、前記発光素子構造の素子領域が複数設けられることを特徴とする。
（５）前記凸部は、窒化物半導体の単体基板である前記基板の第２の主面側に形成された溝部により設けられることを特徴とする。
（６）前記第１の主面側に正負一対の電極を設け、該第１の主面側を基体に載置し、前記基板の第２主面側を光取り出し面とすることを特徴とする。
（７）第１の主面と該第１の主面と対向する第２の主面とを有する基板の前記第１の主面上に、窒化物半導体を有する発光素子構造が積層されたウエハを分割して窒化物半導体発光素子チップを形成する窒化物半導体発光素子の製造方法であって、前記基板の第２の主面側に底面を有する溝部を形成することにより複数の凸部を形成する工程と、前記窒化物半導体発光素子チップに複数の前記凸部を含む分割位置で前記ウエハを分割する工程と、を有し、前記凸部が複数の端面を各々有し、前記発光素子構造から出射された光を前記凸部により散乱させて前記第２の主面側から取り出すことを特徴とする。
（８）前記分割位置を前記溝部内に設けることを特徴とする。
（９）前記溝部は、エッチング、ダイシング、スクライブ、ワイヤーソーから選ばれる少なくとも１種により形成されることを特徴とする。
【０００７】
【発明の実施の形態】
本発明の製造方法に用いる基板としては、窒化物半導体異なる材料からなる異種基板があり、例えば、Ｃ面、Ｒ面、及びＡ面のいずれかを主面とするサファイア、スピネル（ＭｇＡ１2Ｏ4）のような絶縁性基板、ＳｉＣ（６Ｈ、４Ｈ、３Ｃを含む）、ＺｎＳ、ＺｎＯ、ＧａＡｓ、Ｓｉ、及び窒化物半導体と格子整合する酸化物基板等、窒化物半導体を成長させることが可能で従来から知られている窒化物半導体と異なる基板材料を用いることができる。好ましい異種基板としては、良好な結晶成長が可能なサファイア、スピネル、ＳｉＣが挙げられる。また、異種基板は、オフアングルしていてもよく、この場合ステップ状にオフアングルしたものを用いると窒化物半導体からなる下地層の成長が結晶性よく成長させるため好ましい。
【０００８】
ここで、本発明において、異種基板の第１の主面とは、その上に窒化物半導体を積層して、下地層、素子構造などを形成して、半導体層を設けるものであり、第２の主面とは、具体例として基板分割工程において、異種基板を割るためにスクライブなどを施すものである。オフアングルした基板としては、サファイアＣ面からオフアングルしている場合にはオフ角を０．１°以上０．５°以下の範囲、好ましくは０．１°以上０．２°以下の範囲とすることで、良好な結晶性での窒化物半導体の成長が可能である。オフアングルした基板は、これに限らず、異種基板材料、主面の面方位、により、窒化物半導体の結晶性を考慮して適宜オフ角を決定する。
【０００９】
本発明において、基板上に積層して半導体層、素子構造を形成する窒化物半導体としては、具体的には、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）で表されるもの、また三族元素としてＢを用いたり、五族元素のＮの一部を、Ａｓ、Ｐで置換した混晶を用いることができる。この窒化物半導体を、下地層、素子構造となる各層を積層する。
【００１０】
本発明の窒化物半導体の成長において、窒化物半導体を成長させる方法としては、特に限定されないが、ＭＯＶＰＥ（有機金属気相成長法）、ＨＶＰＥ（ハライド気相成長法）、ＭＢＥ（分子線エピタキシー法）、ＭＯＣＶＤ（有機金属化学気相成長法）等、窒化物半導体を成長させるのに知られている全ての方法を適用できる。好ましい成長方法としては、膜厚が５０μｍ以下ではＭＯＣＶＤ法を用いると成長速度の制御が容易である。また膜厚が５０μｍ以下ではＨＶＰＥでは成長速度が速くてコントロールが難しい。また、ＨＶＰＥを用いた場合には、上述した組成式の窒化物半導体の中で、好ましくは、ＧａＮ、ＡｌＮを用いると、結晶性良く、厚膜での成長が可能である。例えば、異種基板上に、ＨＶＰＥなどにより厚膜で窒化物半導体を成長させた後、異種基板を除去して窒化物半導体の単体基板として、本発明の基板としても良い。
【００１１】
また、窒化物半導体に用いるｎ型不純物としては、具体的にはＳｉ、Ｇｅ、Ｓｎ、Ｓ、Ｏ、Ｔｉ、Ｚｒ等のＩＶ族、若しくはＶＩ族元素を用いることができ、好ましくはＳｉ、Ｇｅ、Ｓｎを、さらに最も好ましくはＳｉを用いる。また、ｐ型不純物としては、具体的には、Ｂｅ、Ｚｎ、Ｍｎ、Ｃｒ、Ｍｇ、Ｃａなどが挙げられ、好ましくはＭｇが用いられる。
【００１２】
本発明の製造方法は、具体的には、図１に示すように、基板１０の上に、バッファ層１１、下地層１２、素子構造１３などを形成した半導体層３０を設け、基板の第２の主面側に、溝部２０を設け（図１（ａ））、さらにその溝部底面で、スクライバーで切り欠き、けがき２１を設けて、基板の第２の主面側から成長層に伸びる亀裂４１を形成した後（図１（ｂ）、（ｄ））、ウエハを押し割ることにより、ウエハを分割する。以下、各工程をもとに、本発明について詳しく説明する。ここで、図１は、溝部２０の形成された基板１０とその第１の主面上に半導体層３０が設けられたウエハにおいて（図１（ａ））、亀裂４１が形成される様子（図１（ｂ））、及びその一部を拡大した図１（ｄ）、とレーザバー、若しくはチップ状にウエハが分割される様子（図１（ｃ））を示すものである。
【００１３】
［基板、及びウエハの形状］
本発明の製造方法は、窒化物半導体を有する素子構造が形成されたウエハを分割、切断分離するものであるが、分割するウエハは、上述したように、基板と、基板の第１の主面上に、窒化物半導体を含む半導体層が設けられたものであり、図８（ｂ）に示すように、半導体層３０側、半導体層３０表面、若しくは基板１０の第１の主面側が凸面側となり、基板１０の第２の主面側が凹面側となる反りが設けられたウエハ、基板であればよい。このため、上述した異種基板、半導体層はこのような反りが形成されれば特に限定されず、また基板材料、半導体層の層構成、結晶性（成長形態）、半導体材料により反りが変化し、また基板の厚さと半導体層の膜厚との比により反りが変化することから、上記反りが形成されるように、適宜各条件を決定すればよい。また、上述した窒化物半導体の基板を用いた場合においても、図８（ｂ）に示すような反りが形成されるのであれば、本発明を適用できる。
【００１４】
本発明に用いる基板として好ましくは、窒化物半導体と異なる材料よりなる異種基板を用いることであり、これにより基板と半導体層、若しくは窒化物半導体との面方位、劈開面が異なる場合においても、後述する亀裂形成により半導体層、窒化物半導体の劈開面での劈開が可能であり、またサファイア、スピネルなどのように、堅く、脆性的な材料の基板を用いた場合においても、亀裂の形成により、基板が分離された状態で、ウエハの切断分離が可能となる。逆に、互いに面方位、劈開面の異なる基板、半導体層であっても、亀裂が基板に設けられることで、半導体層の面方位に沿って、亀裂を形成できれば、どのような基板材料においても、その基板の面方位に影響されずに、所望の劈開面で半導体層を劈開分離できる。
【００１５】
［亀裂形成工程］
本発明の製造方法において、亀裂形成工程は、主に基板に亀裂を形成するものであり、基板の第２の主面側から成長層の方向に伸びる亀裂４１を形成する。このとき、少なくとも、亀裂は、ウエハ全体を貫通しないこと、すなわち、成長層３０の表面にまで達しない形態で設ける。好ましくは、成長層内に設けられた素子構造に達しない深さで亀裂を形成し、素子の破壊を防ぐことである。さらに、図１に示すように、素子構造１３と基板１０との間に、バッファ層１１、下地層１２を有する場合には、バッファ層、下地層内の途中までの深さで設けること、すなわち、これらの層の途中から基板の第２の主面側までの間で亀裂を設けることで、素子構造に影響を及ぼさずに亀裂が形成でき好ましい。すなわち、素子形成層１３と基板１０との間に、半導体層として、亀裂のストップ層を、バッファ層、下地層などとして設けると、亀裂が制御され、再現性良く、亀裂を形成できる。
【００１６】
本発明の亀裂形成工程における亀裂の深さは、図１（ｄ）に示すように、上述したように下地層、バッファ層内の途中までの深さから、基板の第２の主面側までの間のどの深さでもよいが、さらに好ましくは、基板と成長層との界面付近、もしくは界面付近で成長層３０に浅く形成されることよい。これは、実際には、亀裂形成時に、どの程度の深さまで亀裂が形成されているかを確認することが困難であるため、亀裂形成後にウエハを観察したところ、界面付近にまで伸びる亀裂は確認できるが、正確な位置は特定されにくいことによるものである。しかしながら、界面付近で亀裂がわずかに成長層に達する深さであれば、その成長層に達する亀裂でもって分割位置の位置決めがなされると考えられる。加えて、後述するように、非晶質なバッファ層、および横方向成長層による結晶性変化による亀裂の抑制作用で、上記バッファ層、下地層の途中までの深さで亀裂を形成する作用も影響していると考えられる。また、界面付近で、界面にわずかに達しない深さで亀裂が設けられたとしても、後に続く、基板分割時の初期において、界面に達する亀裂が設けられた後、分割されるものと考えられるため、このような亀裂の深さでも、本発明の分割に寄与できるものと考えられる。更にまた、図１４（ｄ）に亀裂４１が形成される様子を示すように、基板１０と半導体層３０との界面に、図中の矢印に示すように、応力が掛かる場合には、基板側から伸びた亀裂が両者の界面を貫通するところで、亀裂４１にかかる応力が逆方向に変化し、このことも亀裂の制御に寄与するものと考えられる。更に、基板の第２の主面側では圧縮応力が掛かるため、亀裂を第２の主面側から形成しても、亀裂４１を塞ぐ方向に応力が掛かるものとなり、このことも、亀裂が半導体層３０を貫通せずに、基板１０及び／又は半導体層の一部にだけ亀裂を設けることが可能となると考えられる。
【００１７】
逆に、図８（ａ）に示すように、基板側（第２の主面側）を凸面とするウエハの反りでは、図１２に示すように、裏面（第２の主面）にスクライバーなどにより切り欠きを設けると、その表面（第２の主面側）には、図１２（ｂ）に図１２（ａ）の一部を拡大して、そして基板、半導体層にかかる応力を矢印で示すように、切り欠き２１を広げる方向に反りによる応力が掛かるため、図中の点線で示すように、ほぼまっすぐに、且つ半導体層を貫通して、亀裂が形成され、ウエハが切断分離される。すなわち、図１２に示すように、本発明のウエハとは逆の反りを有する形態では、上述したように、亀裂をウエハの途中の深さで止めることが困難で、亀裂が形成されると同時に、ウエハが切断されるものとなる。
【００１８】
従って、本発明の亀裂形成工程において、基板、ウエハの反りは極めて重要な役割を果たすものとなる。すなわち、基板の第２の主面側に切り欠きなどを設けて、基板内に亀裂を形成すると、基板の第２の主面が凹面となる反りが設けられていることで、亀裂が半導体層を貫通するまでに進行すること、伸びることを防ぎ、基板と半導体層との界面付近、若しくは素子構造１３に達しない深さでの亀裂の形成を可能ならしめる。このため、好ましくは半導体層と基板とを異種材料にすると、両者の界面にかかる応力変化を大きくでき、また界面を貫通する亀裂において結晶性の変化を大きくでき、亀裂の深さ方向への制御性が高まり好ましい。
【００１９】
従って、本発明の製造方法において、亀裂は、第２の主面側から成長層の方向へ伸びる形態であれば、基板の分割に寄与するものとなる。また、亀裂の形状は、図１（ｄ）に示すように、不規則な折れ曲がり、不規則な形状、不規則な方向に伸びるが、ここでは、第２の主面もしくは溝部から近い位置まで亀裂、もしくは亀裂の途中が形成されていれば、分割に寄与できる。亀裂の形態によっては、基板内で、成長層の方向へ向かった亀裂が途中で折れ曲がり、再び第２の主面側へ伸びる形態も考えられるが、そのような場合でも、屈曲したところでは、亀裂が基板の第２の主面よりも成長層に近い位置まで形成されていることとなるため、基板分割に寄与できるものとなる。好ましくは、図１（ｄ）において、左側の亀裂４１のように、基板１０と半導体層３０との界面に達する深さで亀裂４１が設けられる方が、分割工程において、容易に半導体層の分割を可能とでき、好ましい。
【００２０】
本発明において亀裂形成手段は、特に限定されるものではないが、上述したように、スクライブでもって切り欠き（Ｖ溝）を設けて亀裂を形成してもよく、後述する溝部形成時に亀裂を形成することもできる。好ましくは、図４に示すように、スクライブなどの当てこすり、引っ掻きの治具５２により亀裂を形成することで、上記亀裂の深さが制御されやすい傾向にあり、また、半導体層の面方位に沿った亀裂を形成でき好ましい。たとえば、ダイサーにより、成長層に達しない深さでダイサー溝を形成して、その衝撃により亀裂を形成することもでき、また溝部を形成して、ブレイカー、ローラーなどでウエハに外力を加えて所望の亀裂を形成することもできる。また、衝撃により亀裂を形成する方法として他には、超音波のように、基板、若しくはウエハに外力を加えて、亀裂を形成しても良く、熱処理若しくは熱衝撃により、例えば基板と半導体層との熱膨張係数差を利用して昇温・冷却などの熱処理を施して基板に衝撃を加えて、亀裂を設けることもできる。
【００２１】
また、亀裂形成工程は、図１、図３などに示すように、溝部２０を形成した後（溝部形成工程の後）、溝部の底部に切り欠きなどを設けて、亀裂４１を形成しても良く、図５に示すように、薄膜化後、若しくは半導体層３０形成後に、溝部などを設けずに直接スクライバーなどにより切り欠きを設けて、亀裂を形成しても良い。
【００２２】
［基板分割工程］
本発明の基板分割工程において、基板内に亀裂が形成されたウエハにおいて、ローラー、ブレイキングなどで押し割ることで、ウエハ・基板を亀裂が形成された位置で、精度よく分割され、このときに半導体層、すなわち窒化物半導体の劈開面に分割位置、分割ラインをあわせることで、基板上の半導体層で劈開面が形成される。
【００２３】
従来、図１３（ｂ）に示すように、基板が凹面側、成長層が凸面側となる反りが形成されたウエハで、基板の第２の主面側からスクライブして押し割る方法では、図中の点線で割れの形成、および分割面を示すように、基板内で大きく折れ曲がり、スクライブ位置（分割予定ライン）からのズレが大きく、また成長層内においても、分割位置が不安定に変化し、素子構造においてチッピング、欠けが発生して、分割不良が高い割合で発生する。すなわち、図１３に示すように、本発明と同様なウエハの反りが形成された状態で、亀裂を設けずに基板を分割すると、図１３（ｂ）に示すように、劈開困難な基板１０、若しくは半導体層３０と基板１０との劈開面が異なる場合には、基板の劈開性、材料に大きく依存し、分割する位置が大きく変化する。これは、基板と半導体層とで、劈開方位が異なる場合には、どちらかの劈開方向に沿ってスクライバーを当てて劈開するが、亀裂が形成されていないことで、互いの劈開方位に影響されるため、分割位置が不安定となる。また、基板と半導体層とで劈開方位が同じでも、反りにより互いに異なる応力が掛かるため、この影響によっても分割位置が不安定となる。
【００２４】
本発明では、図１４に示すように、基板１０内に亀裂が設けられたウエハでもって、押し割ることにより、半導体層３０の表面、すなわち凸面側表面に、けがき、切り欠きがなくとも、図１４（ｃ）中の点線で示すように、分割が半導体層３０の膜厚方向にほぼ真っ直ぐに分割できる。さらに、半導体層３０における分割不良も減少し、すなわち、素子構造端面におけるチッピング、欠けの発生率が大幅に減少する。なぜこのように、従来は困難であったウエハの分割が歩留まりよく、また精度よくなされるかは不明であるが、亀裂が設けられることで、半導体層３０と基板１０との界面付近にかかる応力の変化に起因しているのではないかと思われる。これは、図１４（ｄ）に、基板１０と成長層３０との界面付近を示す模式断面図を用いて説明すると、基板１０は、界面に達する亀裂２１でもって、半導体層の基板側表面（基板と半導体層の界面）の上で、基板が分離された状態が形成され、これにより、分離された領域では、基板１０が設けられず、露出された半導体層が形成されて、この分離位置における成長層の基板側表面で、ほかの領域とは異なる応力がかかるためではないかと考えられる。すなわち、基板１０と成長層３０とが接合された領域では、図中の矢印で示すように、界面において、成長層側には圧縮応力、基板側には引張応力がかかるが、成長層の基板側表面が露出された領域では、基板が接合されていないため、このような応力がかかっていないものと考えられ、さらには隣接する接合面における上記応力に対し、それをうち消すような反作用の応力がかかっていると考えられ、これが良好なウエハ分割に寄与すると考えられる。
【００２５】
また、別の考えとしては、ウエハ分割を２段階に実施すること、すなわち、基板の分離には亀裂形成工程において分割し、半導体層の分割は基板分割工程において、ウエハを切断分離するという、半導体層と基板とをことなる分割工程を実施することが影響していると考えられる。すなわち、基板と半導体層とで、異なる劈開方位、その他の物性（弾性、脆性）を有していても、図１２、１３のように、ウエハを１体のものとしてとらえて、基板と半導体層とを同時に分割するという従来の発想から転換して、異なる特性の基板と半導体層とからなるウエハには、それぞれ別々の工程において分割するという発想の転換により、素子構造が設けられた半導体層に適した分割、劈開を実施するものである。このことにより、基板は、両者の界面付近にまで達する亀裂の形成でもって、半導体層表面（両者の界面）上で分離された状態を形成し、これにより基板分割工程においては、半導体層の結晶性、劈開性にのみ依存した形態で分割・劈開を実施できることとなり、基板がどのような材料で、基板と半導体層とがどのような組合せの材料においても、本発明は良好な半導体層の分割・劈開が実施でき、また良好な分割面・劈開端面を得ることが可能となる。
【００２６】
ここで、図１４は、本発明における基板分割工程を説明するものであり、図１４（ａ），（ｂ）は、基板分割時にウエハにかける外力の違いを示すものであり、図１４（ｃ）は、図１４（ｂ）において矩形で囲まれた領域を拡大して示し、更に、基板１０、半導体層３０の各表面にかかる応力を図中の矢印で示すものであり、更に図１４（ｄ）は、図１４（ｃ）において、更に細部、特に界面付近、及び亀裂の状態を説明する模式断面図である。
【００２７】
また、亀裂が成長層３０内に達する深さで設けられる場合には、図１４（ｄ）に成長層内の亀裂４１´として示すように、これも上記応力関係の変化に寄与する要因ではないかと考えられる。すなわち、図中の矢印で示すように、半導体層３０と基板１０との界面には、半導体層側に圧縮応力がかかるが、基板から分離され、局所的に基板の影響を受けない亀裂４１の近傍では、基板側に上記圧縮応力の反作用として引張応力がかかっているとも考えられ、これが歩留まりの良い半導体層、ウエハの分割実現に寄与しているとも考えられる。
【００２８】
ここで、本発明の基板分割工程における分割手段としては、ローラー、ブレイキングなどのウエハを押し割る方法のほかに、亀裂形成後に、さらに、第２の主面に亀裂形成位置で、スクライバーなどの切り欠き、けがきを設ける治具を当接する方法でも、基板を分割できる。好ましくは、ローラー、ブレイキングなどのウエハに外力を加えて押し割る方法を用いることで、良好な基板分割が実現される。
【００２９】
また、基板には反りが形成されているため、押圧させる方向により、基板、ウエハにかかる力も変化する。具体的には、図１４では、ブレイキング手段を用いる様子を模式的に示しているが、図１４（ａ）では、ウエハの反りとは逆の方向に、すなわち、反りをなくすように、反りを緩和するように、押圧している。図１４（ｂ）では、これとは逆に、反りを大きくする方向に、押圧している。本発明においては、どちらの方法で押し割ることが可能である。好ましくは、図１４（ｂ）に示すように、反りを大きくするように、押し割る方法が、良好な分割が得られる傾向にある。これについても、その作用は明らかでなく、通常の考えでは、両者の界面に達する亀裂、すなわち半導体層の一部にまで伸びる亀裂４１´が形成された場合に、亀裂４１´を広げる方向、図１４（ａ）に示すように、反りを反転させる力を加える方が、半導体層の分割が良いように思われるが、実際には、図１４（ｂ）に示すように反りを大きくするように、半導体層側から基板側に向けて力を加える方、すなわち、半導体層３０に部分的に設けられた亀裂４１´を塞ぐ方向に力を加える方が、より良好な歩留まりで基板分割が実施できる。
【００３０】
以上、説明したように、本発明のもう一つ重要な要素としては、従来の分割が図１２に示すように、切り欠き（引っ掻き）２１を押し広げるように、すなわち切り書きが設けられた表面に引張応力がかかるように力を加えて基板分割するのに対して、本発明の上記好ましい基板分割の形態（図１４（ｂ））では、押し広げられ、表面に引張応力がかかる半導体層３０の表面には、何らの切り欠き（引っ掻き）を必要とせず、ウエハの分割が可能で、半導体層の劈開が可能であることにある。これは、本発明が従来とは異なる力が半導体層に加わって、ウエハが分割されることを示唆するものであると考えられ、半導体層の形状、例えば後述する素子加工工程において、半導体層表面に切り欠きの形成が困難な場合においても、本発明では半導体層表面の切り欠きを必要としないため、半導体層に様々な素子形状を許容でき、あらゆる素子に適応できるものであることを示唆している。ここで、本発明は、半導体層表面に切り欠きなどがなくても、基板分割が可能であることを述べたが、これは半導体層表面に切り欠きを設けることを排除するものではなく、半導体層表面に切り欠きを設けた状態でも設けない場合と同様な基板分割を実施できるものである。
【００３１】
本発明において、成長層の分割面を窒化物半導体層の劈開面とすることで、レーザ素子などにおいて、反射面となる劈開端面をえることができる。このとき、分割予定ラインとなる分割方向は、この窒化物半導体の劈開面にあわせることで、劈開面が得られる。ここで、窒化物半導体の劈開面としては、たとえばＧａＮの劈開面とし、ＧａＮを六方晶系で近似した｛1 1- 0 0｝Ｍ面、｛１０１０｝Ａ面、（０００１）Ｃ面があり、通常成長層内の窒化物半導体はｃ軸配向させて、すなわち膜厚方向をｃ軸方向として成長させるため、好ましく用いられる劈開面としては、Ｍ面、Ａ面を用いることができる。具体例としては、図４において、Ｃ面を主面、オリフラ面をＡ面としたサファイア基板の上に成長させた窒化物半導体では、オリフラ面にほぼ平行な溝部２０、切り欠き２１、亀裂４２を設けて、分割することで、窒化物半導体のＭ面が得られる。実際には、サファイアのＡ面に平行な方向は窒化物半導体のＭ面とはわずかにずれたものとなる。
【００３２】
以上説明したように、亀裂形成工程により、ウエハ内部の基板を主に分割し、基板分割工程にて、素子構造を有する半導体層を分割することで、基板材料に関係なく良好な半導体層の分割・劈開を実現でき、このことから、好ましくは基板材料が、半導体層材料と異なることで、本発明の優位性が高まり、さらには素子構造、下地層として主に窒化物半導体を用いる場合には、窒化物半導体と異なる材料の基板を用いることで、従来困難であった素子構造の良好な分割、劈開を、基板材料に影響されずに実施でき好ましい。
【００３３】
また、以上の説明において、基板が半導体層上で分離されることについてその作用を説明したが、基板の第２の主面側から半導体層に達する溝を、例えばダイサーなどの機械的な方法により直接基板を分離することが考えられるが、この方法では、ダイサーなどの基板除去治具が直接半導体層に接するため、その衝撃により半導体層が割れ、欠けが発生し、歩留まり良く半導体層を露出できず、また基板除去と同時に、半導体層を分割することもできるが、分割位置の制御が容易でないものとなる。さらに、本発明では反りを有するウエハを扱うため、そのような反りは通常図に示すように、その断面において湾曲した形状となり、実際には擂り鉢状にウエハが湾曲した形状となるが、このようなウエハでは溝の形成において、ウエハ面内で深さのばらつきが発生して、これも基板分割の歩留まり低下の原因となる。更に、エッチングなどの科学的な手段でもって、半導体層を露出させる溝を形成することも考えられるが、この方法では、例えば窒化物半導体の基板として好ましく用いられるサファイアなどのように、エッチング困難な基板の場合に適用できず、またエッチングのためのフォトレジスト工程など煩雑な工程を必要とし、工数が増えて、製造コストを引き上げるものとなる。
以下、本発明の製造方法において、上記各工程以外について、実施形態を説明する。
【００３４】
［溝形成工程］
以上説明した亀裂形成工程より先に、溝部を形成することも可能であり、溝部を形成した後、溝部の底部に亀裂を設けることで、図５に示すように、溝部を設けずに、スクライバーなどで切り欠きを設けて亀裂を形成する場合よりも、上述した所望の深さで亀裂が形成されやすい傾向にあり、すなわち、亀裂の制御が容易になり溝部を設けることが好ましい。図３に示すように、窒化物半導体を有する半導体層３０を基板１０の上（第１の主面側）に形成した後、図３（ａ）のハッチングを施した領域として示すように、溝を半導体層３０（１１〜１３）が露出されない深さで、基板の途中までの深さで形成する。また、溝部の大きさ、形状、パターンについては、特に限定されず、たとえば、溝部の形状として、ストライプ状、格子状、ドット状、円形状、などがあり、好ましくは、溝の形成手段、ウエハの分割予定ラインにもよるが、ストライプ状に形成することで、ウエハをバー状とでき、格子状とすることで、ウエハをチップ状とできる亀裂を設けることができる。レーザ素子のように、共振器反射面となる互いにほぼ平行で対向する一対の端面を、基板分割により形成する場合には、図４に示すようにストライプ状に溝部２０を形成して、亀裂４１を形成して分割して、レーザバーとした後、チップ化すると良い。溝部の深さ、幅については、図４に示すように、切り欠きなどを設ける引っ掻き治具５２が、溝部底部に当接できる程度の大きさであれば特に元手されず、例えば、溝部の形成にダイサーを用い、切り欠きの形成にスクライバーを用いる場合には、溝部の幅を５０〜１００μｍ程度にする。
【００３５】
また、溝部の形成方法としては、特に限定されないが、エッチング、ダイシング、スクライブ、ワイヤーソーなどの方法を用いることができ、好ましくは、ダイシングで形成することで、比較的容易に溝部を形成することができる。
【００３６】
また、溝部形成工程は、半導体層として窒化物半導体を形成した後であれば、いつでも良く、下地層形成後、素子構造を形成した（素子形成工程）後でも良く、素子構造を形成した後、素子をエッチングなどで加工した（素子加工工程）の後でも良い。また、溝部底面には、図４に示すように基板分割ライン（線上の亀裂）を一本だけ設ける形態でも良く、溝部幅を大きくして複数本設ける形態であっても良い。
【００３７】
ここで形成される溝部の深さとしては、半導体層に割れが発生しない程度に、少なくとも溝部の一部を半導体層に達しない深さで形成し、好ましくは、全ての溝部が半導体層に達しない深さで形成する。ここで、半導体層に達する深さとは、溝部内で半導体層が露出される深さを指す。また、溝部の深さは、図３（ｂ）に示すように、溝部２０の底面から半導体層まで、若しくは半導体層３０と基板１０との界面までの距離をｔとした場合に、後述する亀裂形成工程の亀裂形成手段にも依存し、特に限定されるものではないが、０＜ｔ≦５０μｍの範囲とすることである。これは、ｔが５０μｍを超えると後に続く亀裂形成工程において、半導体層に伸びる亀裂を形成すること、またそれを制御することが困難となる傾向にあり、サファイア、スビネルなどの材料のように、基板材料が堅く、加工性に乏しい材料においては、大きな力を加えて亀裂を発生させても、半導体層を貫通してウエハの割れにつながる傾向にあるためである。また、好ましくは距離ｔを、０＜ｔ≦２０μｍとすることであり、これにより、上記堅く、加工性に乏しい基板材料においても、亀裂形成工程において、所望の深さで亀裂を形成し、ウエハ、半導体層が割れない溝部とできる。また、更に好ましくは、１０μｍ以下とすることで、更に亀裂形成工程において有利となるが、一方で、反りを有するウエハにおいて、溝部の深さにばらつきが発生する傾向にあり、精度良く溝部の深さを制御することが困難であり、また加工精度に劣る基板材料、若しくは堅く、脆いサファイア、スピネルなどの基板材料では、距離ｔを小さくすると半導体層、ウエハに割れが発生するため、距離ｔが小さいと問題も発生する。そのため、好ましくは５μｍ以上２０μｍ以下の範囲とすることであり、この範囲内に各溝部深さが収まるように形成する。
【００３８】
次に、半導体層について説明する。半導体層としては、図１，３に示すように、素子構造（素子形成層）１３、また素子構造の下地層１２、さらに異種基板との格子不整合を緩和させる働きのバッファ層などがある。本発明においては、素子の製造方法であるため、半導体層として少なくとも、素子形成層１３を有することが好ましく、更に、半導体層と異なる材料の基板１０上に形成する場合には、バッファ層１１、下地層１２を設けることで結晶性を良好なものとして、素子構造を形成でき好ましい。以下、各層について説明する。
【００３９】
［バッファ層１１］
本発明では、半導体層内に素子構造を異種基板上に形成する際に、異種基板１０と素子構造１３との間に、図１（ｂ）に示すように、バッファ層１１を設けても良い。この下地層１１は、窒化物半導体と異種基板との格子不整合の緩和、良好な結晶成長を主な目的として形成する。
【００４０】
異種基板の表面に、最初に低温成長バッファ層を形成した後、単結晶成長できる温度で、他の下地層、素子形成層を形成すると、異種基板への窒化物半導体の成長を、両者に格子不整合があっても良好なものとできる。このため、本発明において、異種基板材料により用いなくても良い場合もあるが、好ましくは低温成長バッファ層を設けることが好ましい。この低温バッファ層とは、その上に成長させる窒化物半導体層の成長温度よりも低温で成長させるものであり、具体的にはＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等が用いられ、３００℃以上９００℃以下の温度で、膜厚１０Å（オングストローム）以上、０．５μｍ以下の範囲で形成される。この時、好ましい低温成長バッファ層の組成としては、ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を用いることで、さらに良好な単結晶成長、例えば下地層の成長が可能となる。この低温成長バッファ層は、アンドープであっても、ｐ型、ｎ型不純物をドープしても、どちらでも良いが、好ましくは、アンドープで形成すると良好な結晶性が得られる傾向にある。また、低温成長バッファ層の上に、形成する場合には、それよりも高温で単結晶成長可能な温度、具体的には８００℃以上１２００℃以下の温度範囲で成長させる。このように、低温成長バッファ層は、低温で成長されるため、得られる結晶は、非晶質、もしくは多結晶状のものとなり、このような結晶性の変化により、上記亀裂が半導体層内の奥深くまで伸びるのを防ぐ、亀裂防止層として機能することができる。
【００４１】
［下地層１２］
また、下地層として、異種基板上、さらには上述した低温成長バッファ層の上に、更に別の窒化物半導体を形成しても良い。この時、異種基板１０と窒化物半導体の素子構造１１との間に設けられる下地層１２としては、好ましくはＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）を用いることで、良好な結晶性の素子構造を形成することができる。更に好ましくは、Ａｌ混晶比ｙが０．３以下のＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）若しくはＧａＮを用いることで良好な結晶性でもって、素子構造を形成できる。この下地層は、低温成長バッファ層と同様に、ｐ、ｎ型不純物ドープ、アンドープとしても良く、好ましくはアンドープで成長させることで結晶性が良好となる。
更に、下地層として、上述したもの以外に、貫通転位を低減させる目的で、ＥＬＯＧ、ＥＬＯ（Epitaxitial Lateral OverGrowth)として知られる横方向成長を用いた下地層（横方向成長層）を形成しても良い。具体的には、異種基板、若しくは低温成長バッファ層、下地層の上に、素子構造の下に形成する。代表的な横方向成長方法、横方向成長層としては、図７の模式断面図にしめすように、下地層４１２の窒化物半導体層表面にマスク４１８を設けて（図７（ａ））、マスク４１８開口部から窒化物半導体４１３ａを成長させ（図７（ｂ））、マスク４１８上部で横方向の成長をさせ、そして、それぞれのマスク開口部から成長した窒化物半導体４１３ａがマスク４１８上部で接合して（図７（ｃ））、成膜される。また、別の方法では、図３（ｘ）〜（ｚ）に示すように、窒化物半導体の下地層４１３ａに凹凸を設けるか、若しくは島状に異種基板４１０上に点在させて、凸部若しくは島部の窒化物半導体４１３ａを起点として、そこから選択的に成長させることで、図７（ｙ）の矢印に示すように横方向への成長をさせて、それらが、接合することで成膜されるものとなる。このいずれの方法においても、形成される横方向成長層は、横方向成長時に、貫通転位も横に伝搬して横方向に延び、膜厚方向に伝搬する貫通転位を低減させることができる。このため、このような横方向成長層を下地層に用いると貫通転位を低減でき好ましい。この横方向成長層は、反り発生の原因となり従来制約を受けていたが、本発明のように、反りを有する基板、ウエハにおいて、反りを有していても良好な基板分割を実現できるため、結晶性向上を目的に半導体層内に好ましく用いることができる。
【００４２】
また、この横方向成長層を成長させる領域（図７におけるマスク開口部、凸部、島状部）の形状としては、ストライプ状、碁盤目状、ドット状、窒化物半導体の結晶方位に合わせた六角形状に形成できる。好ましい形状としては、ストライプ状であり、得られる表面がより平坦に成膜され好ましい。ここで、ストライプ状とする場合、例えばマスク領域の幅（ストライプ幅、凸部上部の幅）を１μｍ以上２０μｍ以下、好ましくは１以上１０μｍ以下であり、開口部の幅（ストライプ間隔、凹部底部の幅）を３μｍ以上２０μｍ以下、好ましくは１０μｍ以上１９μｍ以下であるものを形成することであり、このようなストライプ形状を有していると、転位の低減と表面状態を良好にする点で好ましい。また、図７（ｘ）〜（ｚ）に示す、横方向成長の起点として凸部、島状部の窒化物半導体を設ける際には、具体的な方法として、エッチング技術、ダイシング技術を用いて所望のパターンの凹凸を形成する。マスク領域として、窒化物半導体の成長が不可能か困難な保護膜を設ける場合における保護膜材料としては、例えば酸化物、金属、フッ化物、窒化物、等が挙げられる。例えば具体的には酸化ケイ素（ＳｉＯX）、窒化ケイ素（ＳｉXＮY）、酸化チタン（ＴｉＯX）、酸化ジルコニウム（ＺｒＯX）等の酸化物、窒化物、またこれらの多層膜、金属等を用いることができ、好ましくは、ＳｉＯ2及びＳｉＮが挙げられる。また、これらの保護膜を形成する方法としては、従来知られている蒸着、スパッタ、ＣＶＤ等の成膜技術を用いることができる。
【００４３】
横方向成長層をストライプ状のマスク領域、凸部領域とする場合において、Ｃ面を主面とするサファイア、Ａ面を主面とするサファイア、又は（１１１）面を主面とするスピネルを異種基板として用いることが好ましい。以下、それぞれの異種基板を用いる場合について説明すると、Ｃ面を主面とするサファイアであるとき、マスク領域のストライプが、そのサファイアのＡ面に対してほぼ垂直な方向にストライプ方向を有していることが好ましく、また、第１の主面がサファイアＣ面からオフアングルしている場合にはオフ角を０．１°以上０．５°以下の範囲、好ましくは０．１°以上０．２°以下の範囲とすることで良好な横方向成長が実現される。またＡ面を主面とするサファイアであるとき、マスク領域のストライプが、そのサファイアのＲ面に対してほぼ垂直な方向にストライプ方向を有していることが好ましく、また（１１１）面を主面とするスピネルであるとき、マスク領域のストライプが、そのスピネル（ＭｇＡｌ2Ｏ4）の（１１０）面に対してほぼ垂直な方向にストライプ方向を有していることが好ましい。なぜなら、異種基板とマスク領域のストライプ方向が上記組み合わせであると、基板面内（異種基板の第１の主面に平行な面内）において、窒化物半導体の成長が異方性を有し、選択成長層の横方向の成長（ストライプ方向に垂直な方向）が窒化物半導体の成長容易な方向となり、好ましいＥＬＯＧ成長が実現されるからである。このように、横方向成長層を下地層として設けることで、貫通転位を低減でき、素子特性の向上につながり、好ましい。また、このような横方向成長層を下地層に用いることで、上述した亀裂抑制効果が得られる。これは、横方向成長層は、その成長形態において、膜厚方向以外に、横方向への成長が成されるため、結晶性が大きく変化する層となり、また図７に示すように結合部が存在する場合にはその結合部における結晶性の変化、更に結合が膜厚方向において部分的に成される場合に結合部下部に発生する空隙により、亀裂が半導体層内へ伸びるのを抑える働きが実現できる。さらには、上述した横方向成長層において、マスク材料として、半導体層、窒化物半導体と異なる材料が内部に介在することで、このマスク材料により、亀裂の伸展を防止する作用が働くため、マスクを内部に有する下地層を設けると、好ましい亀裂防止が実現できる。
【００４４】
以上に説明したように、結晶性を良好にするために、異種基板の上に、下地層が形成されるが、図８に示すように、成長層と異種基板との格子定数差、熱膨張係数差により反りが形成され、成長層が厚膜となることで、図８（ａ）のように、成長層表面が凹面側、基板の第２の主面が凸面側となる反りから、図８（ｂ）に示すように、成長層表面が凸面側、基板１０の第２の主面が凹面側となる反りが形成される。たとえば、４００μｍほどの厚さのサファイア基板を用いた場合では、成長層の膜厚が６μｍ未満では、図８（ａ）の反りとなり、６μｍ以上とした場合に、図８（ｂ）の反りが形成される。また、このような膜厚、若しくは基板と半導体層との膜厚比の関係は、基板及び半導体層の材料に依存するため、各材料に応じて本発明の反りが実施される形態が異なることは、言うまでもない。
【００４５】
また、これら、下地層、バッファ層は、素子構造と基板との間に設けて、結晶性改善などとして作用させるものであるため、複数設けられていても良く、例えば、図１０に示すように、基板１０上に、低温成長バッファ層１１ａ、横方向成長層１１ｂを下後、更にそれらとは異なる層１２を設けても良い。具体的には、上述したように、半導体層の膜厚が、反りに影響を及ぼすことから厚膜の窒化物半導体層１２として設けても良く、この場合に上述したＨＶＰＥによる成長方法を用いると良い。更に図１２（ｂ）に示すように、これらバッファ層、下地層は複数設けても良いことから、１２の層を設けた上に更に別の下地層１１ｂ´、低温成長バッファ層１１ｂ´として積層し、その上に素子構造を設ける形態を適用できる。
【００４６】
［素子構造、素子形成工程］
本発明において、素子形成工程は、窒化物半導体を、前記下地層の上に積層して、素子構造を形成するものであり、素子形成工程は、前記溝形成工程の前でも後でも良く、また基板除去工程の前でも後でも良い。素子形成工程で形成される素子構造は、例えば、上記バッファ層、下地層の窒化物半導体層の上に、ｎ型窒化物半導体層、活性層、ｐ型窒化物半導体層、等を積層して形成するものである。
【００４７】
また、素子構造として、半導体層が劈開されることが重要となるレーザ素子、端面発光素子においては、本発明の基板分割が好適に利用できることは言うまでもない。この素子構造の形成（素子形成工程）は、溝部形成工程の後でも、溝部形成工程より前でもどちらでも良い。
【００４８】
［素子加工工程（デバイス工程）］
本発明において、素子加工工程とは、例えば実施例に示すように、素子構造を積層した後、レーザ素子に作りつけの導波路を形成する目的でエッチングを施したり、ｎ電極形成面を露出させるためにエッチングしたり、また各コンタクト層に電極を形成したりすることである。具体例としては、図１５に示すように、ｎ型層、活性層、ｐ型層、を積層した素子構造１３を半導体層３０内に形成後（図１５（ａ））、エッチングによりｎ型層（ｎ型コンタクト層）を露出させ、レーザ素子においてはさらにリッジストライプなどの導波路作りつけ構造を形成し、各導電型層にｐ電極６０、ｎ電極６１を形成して、さらにエッチングにより、素子領域１４をのぞく領域の半導体層を除去して、基板１０の表面１０ｓを露出させる（図１５（ｃ））。このように、異種基板が露出するまでエッチングして半導体層３０を露出させることで、基板側を凹面、半導体層を凸面とする反りが緩和される。具体的には、図１６に示すように、素子構造形成時の反りの状態を点線で示し、ハッチングを施した矢印で示すように、成長層３０ａの一部を異種基板１０ａが露出するまでエッチングにより除去することで、図中の白抜き矢印に示すように反りが緩和され、基板への溝部形成、亀裂形成を制御性よく、また容易にすることができる。すなわち、素子構造１３を有する半導体層３０を基板１０の第１の主面側に形成した後、基板が露出するまで半導体層の一部を除去して、基板の表面１０ｓ上に、素子領域１４を形成することで、反りが緩和でき、反りの緩和は、溝部形成工程、亀裂形成工程、基板分割工程、又は後述する基板除去、基板薄膜化工程において、ウエハの取り扱いを容易にし、各工程の実施を容易にすることができ、またそれらの工程が容易に、且つ制御性良く実施できるように、反りの制御ができるものである。反りの変化は、基板の露出される面積と、素子領域が占有する基板の表面積との比で決定されるため、これを適宜設定することで、所望の反りの緩和効果が得られるものとなる。
【００４９】
また、素子領域１４の形状、形態としては、図１５に示すように、１素子（チップ）に対し１つの素子領域とする形態、すなわち、［素子の数］対［素子領域］が１対１となる形態の他に、図１８、１９に示すように、多対１となるように、複数の素子からなる素子領域を基板表面１０ｓに配置したものでも良い。
【００５０】
図１５に示すように、１素子に対して、１つの素子領域１４を基板１０の上に設けることで、上記他の形態に比べて、最も大きな面積比で、基板表面１０ｓを露出させることができ、これにより、反りの緩和効果が最も大きなものとなる。また、図１８に示すように、複数の素子が、１つの反り領域として基板１０上に形成され、共振器方向（図１８（ａ）内の白抜き矢印方向）に複数の素子が配置された構造の素子領域を形成することで、図１８（ａ）の切断位置ＡＡで示すように、本発明の基板分割において、共振器面を形成でき、互いに対向する２つの素子の共振器面を、１つの切断位置でもって、同時に形成でき、効率よく共振器面の形成が可能となる。また、図１９に示すように、共振器方向（図１９内の白抜き矢印方向）にほぼ垂直な方向に複数の素子を配列した素子領域１４を、基板表面１０ｓ上に設ける形態であれば、図中のＡＡ切断位置に示すように、共振器面の形成において、本発明の基板分割を用いることができる。図１８、１９のいずれの形態においても、各反り領域の間隔を適宜調節することで、所望の反りの緩和が得られる。更に、これら、素子領域の形態を組み合わせることも可能であり、例えば、図１８において、複数の素子が共振器方向に配列されたストライプ状の素子領域を、更に図に示すように、共振器に垂直な方向に素子領域を配列すると同時に、共振器方向にもストライプ状の素子領域を複数配列しても良く、すなわち、図１８の素子領域において、ストライプ方向に素子領域を複数に分離する形態でも良い。また、図１８に示すように、共振器方向に素子を配列して、ストライプ状に素子領域を形成し、ストライプ状の基板表面露出部を形成することで、ウエハの反りは、共振器方向とそれに垂直な方向とで異なる反り緩和が実現され、この場合、共振器方向に垂直な方向で反りの緩和が大きく、図中のＡＡ切断位置での本発明の基板分割を適用する場合において、その前段階の亀裂形成、溝部形成時のウエハの取り扱いが比較的容易となり、各工程において精度良く基板分割が実施される。このように、基板露出面と素子領域との基板表面上でのパターンは、反りの各方向における緩和量を決定する要素となるため、基板分割方向に応じて、適宜パターンを決定すると良い。
【００５１】
［分割位置］
また、本発明の製造方法では、素子加工工程において、図１５、１６に示すように、凸面側に電極が形成されるため、図１１において、ＢＢ切断位置、ＤＤ切断位置、ＣＣ切断位置で分割しても、電極の剥離、ダレを抑止して、切断端面に達する電極が形成でき、レーザ素子において、共振器面に挟まれた領域すべてにおいて、電流注入領域とすることができ、ＣＯＤ抑制、ライフ特性の向上に寄与できる電極構造とできる。すなわち、基板分割により形成された共振器端面に達する長さで、電極を形成でき、共振面の両方を基板分割により形成した場合には、共振器の両端面に達する長さで電極を形成できる。これは、従来の成長層表面側が凹面となるウエハの反りでは、図１７において、電極６０、６１形成領域内で、ＡＡ分割位置で切断すると、図１７（ｂ）に示すように、電極の剥離・ダレが発生していたが、本発明では、電極形成面が凸面側となるため、このような電極不良を回避できる。ここで、図１１，１６は、図１５において図中の白抜き矢印方向から観察した様子を示すものであり、各電極６０，６１が観察できる模式断面図であり、図１１（ａ）は図１５（ｃ）における模式図であり、図１１（ｂ）は図１５（ｂ）における模式図であり、図１１内の点線部は発光層の位置を示すものであり、図１７は従来例を示すものであり図１６と同様な模式図である。
【００５２】
また、本発明では、基板の裏面側（第２の主面）に切り欠きなどの傷を設けて、亀裂を設け、基板分割するため、基板表面側、半導体層表面側に特に、機械的な加工を必要とせずに基板分割を実施して、共振器端面などの素子端面を形成できることから、特に、図６，１５などに示すように、基板の同一面側（第１の主面側）に、正負一対の電極を設けた素子構造において非常に有用なものとなる。すなわち、基板の同一面側に正負一対の電極を設ける場合には、電極取り出し位置が両電極で異なるため半導体層表面が凹凸を呈し、更に、レーザ素子や端面発光素子のように劈開端面を利用する場合において、電極近傍を分割する必要があるため、半導体層表面側に切り欠きなどの基板分割用の引っ掻きを設けることが困難であったが、本発明では、基板分割を基板の裏面側（第２の主面側）だけに亀裂、切り欠きなどを設けて、半導体層表面側に何ら基板分割用の加工を施さずとも、歩留まり良く基板分割が可能となることにある。
【００５３】
本発明の基板分割において、分割位置については、特に限定されず、例えば端面発光素子、レーザ素子のように、切断面を出射面、共振器面とする場合において、図１１の左側に示すように、一つの素子において、共振器面の一方を電極形成面の露出時などに形成したエッチング端面とし、もう一方をＢＢ切断位置で切断して、基板分割面を端面としても良く、また、一つの素子において、ＢＢ切断位置とＤＤ切断位置で基板分割して、共振器面の両方を分割面とした素子を形成することができる。また、図１８、１９などに示すように、複数の素子が連結されて、その素子領域が基板表面１０ｓに配列された形状（図１１（ａ））、若しくは基板の同一面側に正負一対の電極を有する構造で、一方の電極形成面（実施例１ではｎ型層の露出面）に発光層を有する凸部領域が設けられ複数の素子を有する（図１１（ｂ））場合に、図１１の右側に示すように、複数の素子を有する素子領域、凸部領域を各素子に分断するＣＣ切断位置でもって、基板分割することにより、一つの分割位置でもって、２つの素子の対向する端面、共振器面を形成でき、効率よくレーザバー、チップを分割できる。
【００５４】
［基板除去、薄膜化工程］
本発明の基板除去工程は、分割を容易にするため、亀裂の形成を容易にするために、実施することが好ましい。具体例としては、図５に示すように成長層３０を基板１０の上に形成後、図５（ｂ）に除去領域４０により異種基板の一部を除去して、異種基板を薄くして、図５（ｃ）に示すように、切り欠き２１、溝部、亀裂（図中の点線部）の形成において、その実施を容易にするものとなる。このように、基板薄膜化をする目的は、上述した亀裂の形成、溝部の形成を容易にするためであり、すなわち、基板が薄くなることで、基板の第２の主面と、半導体層との距離が短くなるため、半導体層と基板との界面に達する亀裂の形成が容易になる。一方で、基板を薄膜化すると、図５（ａ）から（ｂ）の変化として示すように、半導体層と基板との膜厚比が変化するため、反りの形態が変化する。
【００５５】
具体例としては、サファイア基板の上に、１０〜３０μｍの膜厚で窒化物半導体層を形成し、続いて、上記素子加工工程などを経て、基板を８０μｍ〜１００μｍ程度の厚さになるまで、研磨などにより基板を除去する。
【００５６】
本発明において、基板薄膜化工程を具えることで、亀裂の形成、溝部の形成が精度良く、歩留まり良くできることを説明したが、基板薄膜化工程は、図５に示すように、半導体層３０を形成後、溝部形成工程若しくは亀裂形成工程前であっても良く、図２に示すように、溝部形成後に基板薄膜化工程を具えることもでき、この時、基板薄膜化工程を亀裂形成工程より前若しくは後のいずれにも具えることができる。
【００５７】
【実施例】
以下、本発明の実施例について説明する。
［実施例１］
以下、実施例として製造方法について、順を追って説明する。
窒化物半導体を成長させる異種基板として、厚さが４３５ｎｍ、２インチφ、主面がＣ面から０．２ステップ状にオフアングルした基板で、オリエンテーションフラット面（以下、オリフラ面と記す）がＡ面のサファイア基板を用意し、ＭＯＣＶＤの反応容器内にそのウエハをセットする。次に、温度を５１０℃にして、キャリアガスに水素、原料ガスにアンモニアとＴＭＧ（トリメチルガリウム）とを用い、異種基板１０上にＧａＮよりなるバッファ層（図示されていない）を約２００Å（オングストローム）の膜厚で第１の下地層として成長させ、さらに温度を１０５０℃とし、原料ガスにＴＭＧ、アンモニアを用い、アンドープのＧａＮよりなる層を第２の下地層として、２．５μｍの膜厚で成長させる。
第１の下地層（低温成長バッファ層１１）、第２の下地層を形成した後、図７に示すようにして、横方向成長層を第３の下地層（下地層１２）として形成する。横方向成長層としては図７（ａ）〜（ｃ）に示す順序に沿って形成する。第２の下地層４１３ａを形成後、ウエハを反応容器から取り出し、ＣＶＤ装置に載置して、下地層４１３ａの上に選択成長させるためマスク領域として保護膜４１８を形成する（図７（ａ））。この時、マスク領域となる保護膜４１８は、サファイア基板のオリフラ面（Ａ面）にほぼ垂直なストライプ状のＳｉＯ2膜を、幅６μｍ、間隔（開口部の幅）１４μｍで、ウエハのほぼ全面で前記第２の下地層４１３ａ上に形成する。続いて、ウエハをＭＯＣＶＤ反応容器内に戻し、温度１０５０℃、原料ガスＴＭＧ、アンモニアを用いて、保護膜４１８の設けられていない非マスク領域表面、すなわち前記下地層４１３ａが露出している表面に、アンドープのＧａＮを１５μｍの膜厚で成長させ（図７（ｂ），（ｃ））、平坦な表面有する窒化物半導体層（第３の下地層）４１３ｂとする（図７（ｃ））。この窒化物半導体基板の成長は、初期段階において、選択的に前記非マスク領域だけに窒化物半導体が成長するが、ある程度の膜厚で成長すると、厚さ方向への成長に加えて、マスク領域の保護膜４１８に向かう横方向（基板面内）に成長して、マスク領域の上部が横方向成長した窒化物半導体によりふさがれた結果、下地層４１３ａの上に膜厚１５μｍの窒化物半導体基板４１３ｂが形成される。
【００５８】
続いて、横方向成長層を下地層１０２として形成し、欠陥密度を低減させ、図６に模式断面図に示す、以下の素子構造を（レーザ素子）積層して、素子形成工程とする。
【００５９】
バッファ層１０３：横方向成長層の上にバッファ層１０３として、Ａｌ混晶比が０．０１のアンドープＡｌＧａＮからなるバッファ層１０３を形成する。
【００６０】
ｎ側コンタクト層１０４：膜厚４μｍ、Ｓｉを３×１０１８／ｃｍ３ドープしたＧａＮ若しくはＡｌ０．０１Ｇａ０．９９Ｎ
クラック防止層１０５：膜厚０．１５μｍのＩｎ0.06Ｇａ0.94Ｎ（省略してもよい）
ｎ側クラッド層１０６：総膜厚１．２μｍの超格子構造 膜厚２５ÅのアンドープＡｌ０．０５ 16Ｇａ０．９５Ｎと、膜厚２５Å、Ｓｉを１×１０19／cm3ドープしたＧａＮと、を交互に積層する。
ｎ側光ガイド層１０７：膜厚０．１５μｍのアンドープＧａＮ
活性層１０８：総膜厚５５０Åの多重量子井戸構造 Ｓｉを５×１０１８／ｃｍ３ドープした膜厚１４０ÅのＳｉドープＩｎ０．０５Ｇａ０．９５Ｎよりなる障壁層(B)と、膜厚５０ÅのアンドープＩｎ０．１３Ｇａ０．８７Ｎよりなる井戸層(W)とを、(B)-(W)-(B)-(W)-(B)の順に積層する。
ｐ側電子閉込め層１０９：膜厚１００Å、Ｍｇを１×１０２０／cm３ドープしたｐ型Ａｌ０．３Ｇａ０．７Ｎ
ｐ側光ガイド層１１０：膜厚０．１５μｍのＭｇを１×１０１８／cm３ドープしたｐ型ＧａＮ
ｐ側クラッド層１１１：総膜厚０．４５μｍの超格子構造 膜厚２５ÅのアンドープＡｌ０．０５Ｇａ０．９５Ｎと、膜厚２５ÅでＭｇを１×１０２０／cm３ドープしたｐ型ＧａＮと、を交互に積層する。
ｐ側コンタクト層１１２：膜厚１５０Å、Ｍｇを２×１０２０／cm３ドープしたｐ型ＧａＮ
このようにして素子構造を形成した後、以下の素子加工工程を実施する。
【００６１】
素子構造を形成した後、ＭＯＣＶＤ装置からウエハを取り出し、次に、積層した半導体層を、エッチングにより微細加工し、レーザ素子としての共振器構造を形成する。図７に示すように、取り出したウエハ表面（ｐ側コンタクト層１１２表面）に所望のパターン状のＳｉＯ２膜をフォトリソグラフィー技術により形成し、前記ｎ側コンタクト層１０４が露出するまでエッチングして、図１５（ａ），（ｂ）に示すように、ｎ電極形成面を設ける。次に、以下のようにして、ｎ側コンタクト層１０３を露出させなかった領域に、図６に示すリッジストライプを形成する。先ず、ｐ側コンタクト層１１２表面に、ＳｉＯ2よりなるマスクを形成し、フォトリソグラフィー技術により幅１．８μｍのストライプ状のＳｉＯ2よりなるマスクとする。ＳｉＣｌ4ガスを用いてＲＩＥにより、ｐ側コンタクト層１１２、およびｐ側クラッド層１１１、ｐ側光ガイド層１１０の一部をエッチングして除去し、リッジストライプを形成後、さらにＰＶＤ装置にウエハを搬送してＳｉＯ２からなるマスクの上から形成したリッジストライプの露出した表面にかけて、Ｚｒ（主としてＺｒＯ２）よりなる保護膜１６２（埋込層）を０．５μｍ厚さで形成し、ウエハをフッ酸に浸漬し、ＳｉＯ２のマスクをリフトオフ法により除去する。このようにして、図７に示すようなストライプ状の導波路領域として、幅１．８μｍのリッジストライプが形成され、この時リッジストライプはｐ側光ガイド層が０．１μｍの膜厚となる深さまで形成されている。この時、埋込層は、Ｚｒの酸化物に限らず、Ｔｉ、Ｖ、Ｎｂ、Ｈｆ、Ｔａ、Ｚｒよりなる群から選択された少なくとも一種の元素を含む酸化物、ＳｉＮ、ＢＮ、ＳｉＣ、ＡｌＮの少なくとも一種、若しくはそれらを組み合わせたもの、上部クラッド層１１１と逆導電型のｎ型、半絶縁性、ｉ型の窒化物半導体（ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１））を用いることができる。また、リッジストライプは、下地層（横方向成長層）１０２の低欠陥密度領域内に設けられるように、その上方に配置にする。窒化物半導体の埋込層を成長させる場合には、リッジ及び埋込層の上に、ｐ側コンタクト層を再び形成しても良く、素子積層時に、ｐ側コンタクト層を形成せずに、埋込層形成後、ｐ側コンタクト層を形成しても良い。
最後に、前記エッチングにより露出したｎ側コンタクト層１０４、ｐ側コンタクト層１１２表面にそれぞれＴｉ／Ａｌよりなるｎ電極１２１、Ｎｉ／Ａｕよりなるｐ電極１２０（図６に示すようにリッジストライプ表面に設けられた保護膜１６２にわたって形成される）を形成する。次に、ＳｉＯ2とＴｉＯ2よりなる誘電体多層膜の反射膜１６４を設けた後、ｐ，ｎ電極上にＮｉ−Ｔｉ−Ａｕ（１０００Å−１０００Å−８０００Å）よりなる取り出し（パット）電極１２２，１２３をそれぞれ設けた。共振器反射面とするエッチング端面側から約６００μｍの長さで、各電極に電気的に接合する取り出し電極１２２，１２３を絶縁膜である反射膜１６４を介して形成する。この時、活性層１０８の幅は、２００μｍの幅（共振器方向に垂直な方向の幅）であり、ｎ側コンタクト層１０４露出時に設けられたエッチング端面（活性層端面を含む）にもＳｉＯ2とＴｉＯ2よりなる誘電体多層膜１６４が設けられ、共振器面とした場合に反射膜となる。続いて、図１５（ｃ）、図１６に示すように、エッチングにより形成されたエッチング端面１９よりも外側の領域（図１１（ａ））をエッチングにより除去して、基板１０を露出させ、基板表面に素子領域１４が配置された状態にする。
【００６２】
素子加工工程の後、基板を第２の主面側から研磨により除去して、図５に示すように、除去領域４０を除去して基板を薄くする。このとき、ウエハの厚さ（基板＋成長層）は、約１００μｍとする。
【００６３】
基板を薄くした後、溝部形成工程として、図３に示すように、幅１００μｍのストライプ状の溝部を、溝部２０底面と界面との間隔ｔが約４０μｍとなるように、ダイサーを用いて溝部を形成する。このとき、溝部は分断予定ラインにあわせて形成するため、図１１（ｂ）において、真ん中の素子領域１４において、ＢＢ、ＤＤ切断位置に対応して、溝部を設けるため、ストライプの間隔は共振器長よりも短くする。
【００６４】
溝部形成後、亀裂形成工程として、図４に示すように亀裂形成治具５２としてスクライブにより切り欠き２１と亀裂４１を形成し、図１に示すように基板と半導体層との界面に達する亀裂を設ける。亀裂を観察すると、ほぼ半導体層と基板との界面付近に達する深さで形成されていた。
【００６５】
最後に、図１４（ｂ）に示すように、凹面側に押圧治具５１を当てつけて、ウエハを分割する。このとき、分割面が窒化物半導体のＭ面となるように、図４において、オリフラ面のＡ面にほぼ平行な方向に基板分割する。分割位置は、図１１（ａ）に示すように、素子領域１４の両端面付近に設定して、共振器面を劈開面として形成する。このようにして得られたバーを、さらに上記Ｍ面に垂直なＡ面で基板をスクライブにより分割し、レーザチップを得る。
得られるレーザ素子は、室温で閾値電流密度２．５ｋＡ／cm2、閾値電圧４．５Ｖで、発振波長４０５ｎｍ、３０ｍＷの連続発振で、１０００時間を超える長寿命、高出力のレーザ素子が得られる。また、基板分割工程における歩留まりは、約９０％となり、比較例に比べて、大幅に歩留まりを向上させることができる。
【００６６】
［実施例２]
実施例１において、図１４（ａ）に示すように、凸面側である成長層３０表面に、押圧治具５１を当て付けて、基板１０の第２の主面において引張応力が掛かり、ウエハの反りを戻す方向に押し割り、ウエハを分割する他は、実施例１と同様にして、レーザ素子を得る。バー状とする際の分割工程における歩留りは、実施例１に比べて低下する傾向にあるが、比較例１に比べて亀裂が設けられているため、歩留まり向上を実現できる。
【００６７】
［実施例３]
実施例１と同様に、サファイア基板（Ｃ面）の上に、ＧａＮからなる低温成長バッファ層を下地層１１として形成し、続いた以下のＬＥＤ素子構造を素子形成層１３として形成する。
ｎ側コンタクト層：Ｓｉを４．５×１０１８／ｃｍ３ドープしたＧａＮ ２．２５μｍ
ｎ側第１多層膜層：アンドープＧａＮ ２００ｎｍ／Ｓｉを４．５×１０１８／ｃｍ３ドープしたＧａＮ ３０ｎｍ／アンドープＧａＮ ５ｎｍを積層した多層膜
ｎ側第２多層膜層：アンドープＧａＮ、４ｎｍの第１の層とアンドープＩｎ０．１３Ｇａ０．８７Ｎ、２ｎｍの第２の層とを、１対として、交互に１０層ずつ、１０対積層して、最後に第１の層を積層した多層膜
活性層：アンドープＧａＮ、膜厚２０ｎｍよりなる障壁層（Ｂ）と、アンドープＩｎ０．４Ｇａ０．６Ｎ、膜厚３ｎｍよりなる井戸層（Ｗ）を交互に、（Ｂ）／（Ｗ）／（Ｂ）・・・（Ｂ）の順で積層して、障壁層５層、井戸層４層からなる多重量子井戸構造の活性層
ｐ側クラッド層：Ｍｇを１×１０２０／ｃｍ３ドープしたｐ型Ａｌ０．２Ｇａ０．８Ｎ、膜厚４ｎｍの第３の層、Ｍｇを１×１０２０／ｃｍ３ドープしたＩｎ０．０３Ｇａ０．９７Ｎ、膜厚２．５ｎｍの第４の層とを、１対として、交互に５層ずつ、５対積層して、最後に第３の層を積層した超格子構造の多層膜
ｐ側コンタクト層：Ｍｇを１×１０２０／ｃｍ３ドープしたｐ型ＧａＮ
続いて、チップが１辺３５０μｍのほぼ正方形となるように、図９に示すように、格子状に溝部を形成するほかは、実施例１と同様にして、窒化物半導体のＭ面で劈開して、ウエハをバー状とする。次に、ｎ型コンタクト層の一部を露出させ電極形成面とし、ｐ、ｎ型コンタクト層の上に、それぞれｐ電極、ｎ電極を形成し、基板の第１主面側に正負一対の電極が形成された発光素子とする。続いて、バー状のウエハを、劈開した面に垂直（Ｍ面に垂直なＡ面）に劈開して、チップを得る。得られるチップは、図９（ｂ）に示すように、基板の第２の主面側に、溝部が形成されたことによる凸部が設けられ、基板の第２の主面側から効率よく光が取り出され、光の取り出し効率を向上させることができる。
【００６８】
このように、溝部を基板の第２の主面側に設けて、溝部底面で、分割ラインとすることで、得られる素子チップは、図９（ｂ）〜（ｄ）に示すように、基板の裏面（第２の主面）に溝部による凸部が形成されるものとなる。図９（ｂ）は、素子の四辺の端面を、その素子の辺に対応して溝部形成して、基板分割することにより得られる形態を説明するものであり、図からわかるように、素子の全ての端面に沿って溝部が形成され、基板分割されることで形成され、基板裏面の凸部はこの場合、素子端面よりも素子内部側に凸部側面、すなわち、溝部の側面に対応する基板端面が形成される。このように、基板表面と平行でない基板面（凸部の端面）が、基板裏面に複数設けられることで、基板裏面からの光の取り出し効率を高めることができる。また、図９（ｃ）は、この変形例を示すものであり、基板裏面に、凸部が複数設けられるものであり、これにより、基板表面に平行でない凸部の端面が多く設けられるものとなり、裏面から取り出される光を効率よく散乱させることができる素子形状となる。また、更にこれらの変形例として、図９（ｄ）に示すように、基板裏面に凸部が形成され、素子チップの分離において、チップ端面の一部が溝部形成及びその溝部に沿って基板分割して得られる端面が形成され、基板の分割面と異なる位置、すなわち素子の内部側に、凸部が離間して設けられ、別のチップ端面の一部
が分割面と同じ面が形成され、すなわち凸部側面と基板分割面が同じとなる端面として形成される形態も採ることができる。この素子形状は、実施例１におけるレーザ素子チップの形状となる。以上説明したように、基板裏面に、溝部形成による凸部が設けられること、すなわち、基板表面に平行でない凸部側面、基板にほぼ平行な凸部上面、及び、溝部底面などのように、基板面が多面体を有することで、素子構造１３内の発光層から出射された光が、様々な角度でその基板面に当たることとなり、基板裏面が一様な面（１つの面）である場合に比較して、光がチップ外部に効率的に取り出される構造とでき、またその光は適度に分散されたものとなり、ＬＥＤなどのような発光素子において、優れた指向性、光取り出し効率のチップ形状となる。このように、基板側から光を取り出すには、フェースダウンでチップを基体に載置することで効率よく光を利用でき、具体的には、図１１、１８などに示すように基板の同一面側（第１の主面側）に正負一対の電極６０、６１を有するフリップチップタイプの素子において、電極が設けられた基板面を、それを載置する基体側に載置して、基体から遠くにある基板裏面から良好に光を取り出せる構造として、載置できる。また、溝部形成の際に、ダイサー、ワイヤーソーなど機械的な方法により基板の一部を除去した場合には、溝部の底面、側面などが機械的な除去により粗い表面となり、これも光の取り出し、分散に寄与するものとなる。
【００６９】
図９において、図９（ｄ）のチップは、上述したように図９（ｂ）、（ｃ）に示すチップと異なり、基板分割面（基板端面）と基板裏面の凸部の側面が同一面として形成された構造となっている。このような形状の基板とするには、基板裏面側に溝部が形成され、凹凸が設けられた基板裏面に、その溝部に交差する基板分割ラインでもって、スクライブなどを当てこすることが困難となることから、ダイサーなどでバー状のウエハをフルカットする方法と、ダイサーなどでハーフカットすることなどにより、新たな溝を設けて押し割る方法、基板表面（第１の主面）に切り欠きなどを設けて押し割る方法がある。実施例１のように、端面出射型のレーザ素子では、互いにほぼ平行で対向する一対の共振器端面を基板分割により設ける場合には、図４に示すようにストライプ状の溝部を設けて、その溝部内に基板分割ラインを形成して、基板分割することで、共振器面の一方若しくは両方を基板分割で形成してレーザバーとし、バーをチップ状に分割する際に基板裏面に溝部を設けないで、チップにすると、図９（ｄ）に示すように、チップ端面の一部が基板分割面と基板の凸部と同一面（同一分割面）となる。このように、本発明の基板分割により短冊状のレーザバーとした後のチップに細分化する分割は、特に半導体層の劈開面がチップ端面に必要とする場合を除いて上記従来知られた様々な手段を用いることができる。具体的には、図１１において、半導体層、若しくは発光層を分割しないＡＡ切断位置、図１８、１９におけるＢＢ切断位置、では、図１８、１９に示すように、本発明の基板分割によりレーザバーなどのバー状ウエハを形成した後の工程となり、発光層を切断しない場合には、ダイサーなどでフルカットする手段を用いることができ、半導体層端面、発光層端面が形成される分割位置では、基板表面側、若しくは半導体層表面にスクライバーなどで切り欠きを設けて、基板分割できる。
【００７０】
このように、図９（ｄ）に示すように、基板の分割面と異なる位置に、基板裏面の凸部側面が設けられることで、図中の矢印でレーザ光が出射される様子を示すように、その分割面が出射面である場合には、例えば、光ディスクシステムにおいて、ディスクの記録層からの戻り光が発生するが、この形状の凸部が形成されることで、出射面から素子内部側に設けられた凸部側面に多くの戻り光が当たる形状とでき、戻り光の雑音を低減できる。ここで、図９（ｄ）において、点線部は、発光層を示し、図中のハッチングを施した領域は出射光のスポットを示すものである。
【００７１】
［比較例１］
実施例１において、基板除去工程後、溝形成工程、亀裂形成工程を具備せずに、図１３に示すように、スクライブにより切り欠きを第２の主面側に設けた後、ブレイキングにより押し割るほかは、実施例１と同様にして、レーザチップを得る。
【００７２】
基板分割において、分割の歩留まりは、約２０％だった。
【００７３】
【発明の効果】
本発明の製造方法により、基板上に、窒化物半導体を用いた素子構造を有する半導体層が設けられ、基板裏面側を凹面とする反りが形成されたウエハにおいて、歩留まり良く基板分割が可能となる。また、サファイア基板などのように、窒化物半導体層と堅さのことなる基板を用いた場合でも、良好な分割面が得られ、また、基板の結晶方位に関係なく、半導体層の劈開面が得られるため、窒化ガリウムの劈開による共振器反射面を、歩留まりよく形成することができ、良好なレーザ素子、端面発光素子をえることができる。
【００７４】
さらに、本発明の製造方法では、従来問題であった異種基板を用いて、下地層が厚膜化することによる基板の反りが形成されたウエハであっても、良好に半導体層の劈開面を得ることが可能となった。
【図面の簡単な説明】
【図１】本発明に係る亀裂形成・基板分割（ウエハの切断分離）工程を説明する模式断面図。
【図２】本発明に係る亀裂形成工程、基板除去・薄膜化工程を説明する模式断面図。
【図３】本発明に係る溝部形成、亀裂形成工程を説明する模式断面図。
【図４】本発明に係る亀裂形成工程を説明する模式的な斜視図。
【図５】本発明に係る基板除去・薄膜化工程、亀裂形成工程を説明する模式断面図。
【図６】本発明に係る素子構造について説明する模式断面図。
【図７】本発明に係る下地層（横方向成長層）について説明する模式断面図。
【図８】本発明において、ウエハの反りの形態を説明する模式断面図。
【図９】本発明に係る溝部の形状、及びウエハを切断分離して得られる素子チップにおける基板裏面の凸部形状を説明する模式的な斜視図。
【図１０】本発明における下地層を説明する模式断面図。
【図１１】本発明に係る分割工程における切断分離位置を説明する模式断面図。
【図１２】従来のウエハ切断を説明する模式断面図。
【図１３】従来のウエハ切断を説明する模式断面図。
【図１４】本発明に係る素子領域の形態、形成工程を説明する模式的な斜視図。
【図１５】本発明に係る素子領域の形態、形成工程を説明する模式的な斜視図。
【図１６】本発明に係る素子領域の形成によりウエハの反りの形態が変化する様子を説明する模式断面図。
【図１７】従来の反りを有するウエハの切断における電極の分離形態を説明する模式断面図。
【図１８】本発明に係る素子領域の形態、形成工程、基板分割工程を説明する模式的な斜視図。
【図１９】本発明に係る素子領域の形態、形成工程、基板分割工程を説明する模式的な斜視図。
【符号の説明】
１０・・・基板（１０ｓ：基板表面、第１の主面）、 １１，１２・・・バッファ層（下地層）、 １３・・・素子形成層（素子構造）、 １４・・・素子領域、 １５・・・レーザバー、 １７・・・分割面、 １９・・・エッチング端面、 ２０・・・溝部、 ２１・・・切り欠き（けがき）、 ３０・・・半導体層、 ４０・・・除去領域、 ４１，４２・・・割れ（亀裂）、 ５０・・・台座（押圧基体）、 ５１・・・押圧治具、 ５２・・・切り欠き治具、 ６０・・・ｐ電極、 ６１・・・ｎ電極[0001]
[Industrial application fields]
The present invention relates to a substrate using a nitride semiconductor and a method for manufacturing a nitride semiconductor device using the same, and more particularly to a method for dividing a nitride semiconductor wafer having an element structure in which nitride semiconductors provided on different substrates are stacked. About.
[0002]
[Prior art]
A laser element using a nitride semiconductor mainly oscillates laser light having a short wavelength of blue to violet, and various uses such as an optical disk device are being studied. Although continuous oscillation of this laser element has been realized and put into practical use in recent years, the characteristics of the element are not fully satisfactory in its application, and further improvements in element characteristics are required.
In the manufacture of a nitride semiconductor device, a substrate generally used for growth of a nitride semiconductor is a sapphire substrate. There are problems in the microfabrication process, the formation of the resonator reflecting surface, and the division of the wafer for chip formation. This is because when the dissimilar substrate and the nitride semiconductor grown on the dissimilar substrate are different from each other or when the dissimilar substrate is difficult to cleave, the resonator reflecting surface and chip formation cannot be cleaved. . Furthermore, the nitride semiconductor is also approximately approximate to the hexagonal system, and even if the same hexagonal heterogeneous substrate is used, the cleavage surface or the easy cleavage surface of the heterogeneous substrate and the cleavage surface or the easy cleavage surface of the nitride semiconductor The plane orientation does not match and its cleavage is not easy. For example, if a sapphire substrate is used, it is difficult to cleave the sapphire substrate, and even the easy cleavage surface of the sapphire substrate does not coincide with the cleavage surface of the nitride semiconductor. It is difficult to manufacture the cleavage surface of the nitride semiconductor as the element end face. In addition, the nitride semiconductor element in which the end face of the element is formed by etching is inferior in the characteristics as a resonator reflecting face, and if the growth layer is provided with a groove for forming the end face or dividing the wafer, the chip area per wafer Decreases and the yield deteriorates.
Furthermore, a thick nitride semiconductor can be formed on a heterogeneous substrate using, for example, HVPE having a high growth rate. However, forming a thick nitride semiconductor has the following problems. When a thick nitride semiconductor is formed on a heterogeneous substrate that has a lattice mismatch with a heterogeneous substrate, particularly a nitride semiconductor, and that has a difference in thermal expansion coefficient, a large warp occurs in the substrate, making it difficult to divide the substrate. Become.
[0003]
Such warpage of the substrate is determined by the relative stress between the
[0004]
[Problems to be solved by the invention]
When a nitride semiconductor or the like is grown on the
Further, a nitride semiconductor capable of efficiently extracting light from the second main surface side of the substrate and improving the light extraction efficiencyLight emissionIt is an object to provide an element and a method for manufacturing the element.
[0005]
[Means for Solving the Problems]
SUMMARY OF THE INVENTION The present invention solves the above-described problems, and nitride semiconductors that can efficiently extract light from the second main surface side of the substrate and improve the light extraction efficiency.Light emissionAn element and a manufacturing method thereof are provided. Nitride semiconductor of the present inventionLight emissionThe element solves the above problems by the following configurations (1) to (6), and the nitride semiconductor of the present invention.Light emissionThe manufacturing method of the element solves the above problems by the following methods (7) to (9).
[0006]
(1) having a nitride semiconductor stacked on the first main surface of a substrate having a first main surface and a second main surface opposite to the first main surface;Light emissionA groove portion is provided on the element structure and the second main surface side of the substrate., And having an end face that is spaced apart at the bottom of the groove and corresponds to the grooveA plurality of convex portions, and the convex portions are not parallel to the second main surface.pluralEnd faceEachYesThen, the light emitted from the light emitting element structure is scattered by the convex portion and extracted from the second main surface side.It is characterized by that.
(2) All side surfaces of the plurality of convex portions are on the inner side than the side surface of the substrate.The bottom surface and side surface of the groove have a rough surface.It is characterized by that.
(3) The shape of the groove is a stripe shape, a lattice shape, a dot shape, or a circular shape.
(4) a portion of the first main surface is exposed,Light emissionA plurality of element regions having an element structure are provided.
(5) The convex portion isIt is a single substrate of nitride semiconductorIt is provided by a groove formed on the second main surface side of the substrate.
(6) A pair of positive and negative electrodes is provided on the first main surface side, the first main surface side is placed on a base, and the second main surface side of the substrate is a light extraction surface. To do.
(7) A nitride semiconductor is provided on the first main surface of the substrate having the first main surface and the second main surface opposite to the first main surface.Light emissionA method for manufacturing a nitride semiconductor light emitting device, wherein a nitride semiconductor light emitting device chip is formed by dividing a wafer on which device structures are stacked, wherein the wafer is formed on a second main surface side of the substrate.By forming a groove with a bottomForming a plurality of protrusions, and dividing the wafer at a dividing position including the plurality of protrusions on the nitride semiconductor light emitting element chip.The convex portion has a plurality of end surfaces, and the light emitted from the light emitting element structure is scattered by the convex portion and extracted from the second main surface side.It is characterized by that.
(8)in frontThe dividing position is provided in the groove.
(9) The groove is formed by at least one selected from etching, dicing, scribe, and wire saw.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
As a substrate used in the manufacturing method of the present invention, there is a heterogeneous substrate made of a material different from a nitride semiconductor.2OFourIt is possible to grow a nitride semiconductor such as an insulating substrate such as SiC (including 6H, 4H, 3C), ZnS, ZnO, GaAs, Si, and an oxide substrate lattice-matched with the nitride semiconductor. A substrate material different from a conventionally known nitride semiconductor can be used. Preferred examples of the dissimilar substrate include sapphire, spinel, and SiC capable of good crystal growth. Further, the heterogeneous substrate may be off-angle, and in this case, it is preferable to use a step-off-angle substrate because the growth of the underlying layer made of a nitride semiconductor grows with good crystallinity.
[0008]
Here, in the present invention, the first main surface of the heterogeneous substrate is a layer in which a nitride semiconductor is stacked thereon to form an underlayer, an element structure, etc., and a semiconductor layer is provided. As a specific example, the main surface is a surface that is subjected to scribing or the like in order to break a different substrate in the substrate dividing step. As an off-angled substrate, when it is off-angled from the sapphire C surface, the off-angle is in the range of 0.1 ° to 0.5 °, preferably in the range of 0.1 ° to 0.2 °. By doing so, it is possible to grow a nitride semiconductor with good crystallinity. The off-angle substrate is not limited to this, and the off-angle is appropriately determined in consideration of the crystallinity of the nitride semiconductor depending on the different substrate material and the plane orientation of the main surface.
[0009]
In the present invention, as a nitride semiconductor stacked on a substrate to form a semiconductor layer and an element structure, specifically, InxAlyGa1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1), B is used as a
[0010]
In the growth of the nitride semiconductor of the present invention, the method for growing the nitride semiconductor is not particularly limited, but MOVPE (metal organic vapor phase epitaxy), HVPE (halide vapor phase epitaxy), MBE (molecular beam epitaxy). ), MOCVD (Metal Organic Chemical Vapor Deposition), or any other known method for growing nitride semiconductors can be applied. As a preferred growth method, when the film thickness is 50 μm or less, the growth rate can be easily controlled by using the MOCVD method. When the film thickness is 50 μm or less, HVPE has a high growth rate and is difficult to control. In addition, when HVPE is used, among the nitride semiconductors having the composition formula described above, it is preferable that GaN or AlN is used, so that a thick film can be grown with good crystallinity. For example, after growing a nitride semiconductor with a thick film on a heterogeneous substrate by HVPE or the like, the heterogeneous substrate may be removed to form a single substrate of the nitride semiconductor as the substrate of the present invention.
[0011]
In addition, as the n-type impurity used in the nitride semiconductor, specifically, a group IV or group VI element such as Si, Ge, Sn, S, O, Ti, or Zr can be used, and preferably Si, Ge , Sn, and most preferably Si. Specific examples of the p-type impurity include Be, Zn, Mn, Cr, Mg, and Ca, and Mg is preferably used.
[0012]
Specifically, in the manufacturing method of the present invention, as shown in FIG. 1, a
[0013]
[Substrate and wafer shape]
The manufacturing method of the present invention divides, cuts and separates a wafer on which an element structure having a nitride semiconductor is formed. As described above, the wafer to be divided includes the substrate and the first main surface of the substrate. A semiconductor layer containing a nitride semiconductor is provided thereon, and as shown in FIG. 8B, the
[0014]
The substrate used in the present invention is preferably a heterogeneous substrate made of a material different from that of the nitride semiconductor, and even when the plane orientation and cleavage plane of the substrate and the semiconductor layer or the nitride semiconductor are different from each other, it will be described later. It is possible to cleave the cleaved surface of the semiconductor layer and nitride semiconductor by forming a crack, and even when using a substrate of a hard and brittle material such as sapphire or spinel, With the substrate separated, the wafer can be cut and separated. On the contrary, even if the substrate and the semiconductor layer have different plane orientations and cleavage planes, any substrate material can be used as long as cracks can be formed along the plane orientation of the semiconductor layer by providing cracks in the substrate. The semiconductor layer can be cleaved and separated by a desired cleavage plane without being affected by the plane orientation of the substrate.
[0015]
[Crack formation process]
In the manufacturing method of the present invention, the crack forming step mainly forms a crack in the substrate, and forms a
[0016]
As shown in FIG. 1D, the depth of the crack in the crack forming process of the present invention is from the depth to the middle of the underlayer and the buffer layer as described above, to the second main surface side of the substrate. However, it is more preferable that the
[0017]
On the contrary, as shown in FIG. 8A, when the wafer warps with the substrate side (second main surface side) as a convex surface, as shown in FIG. 12, the back surface (second main surface) has a scriber or the like. If a notch is provided by the above, the surface (second main surface side) is enlarged on a part of FIG. 12 (a) in FIG. 12 (b), and the stress applied to the substrate and the semiconductor layer is indicated by an arrow. As shown, since stress due to warping is applied in the direction in which the
[0018]
Therefore, the warpage of the substrate and the wafer plays an extremely important role in the crack forming process of the present invention. That is, when a notch or the like is provided on the second main surface side of the substrate and a crack is formed in the substrate, a warp in which the second main surface of the substrate becomes a concave surface is provided. Thus, it is possible to prevent cracks from reaching the
[0019]
Therefore, in the manufacturing method of the present invention, the crack contributes to the division of the substrate as long as the crack extends from the second main surface side toward the growth layer. In addition, as shown in FIG. 1D, the shape of the crack is irregularly bent, irregularly shaped, and extends in an irregular direction. Here, the crack is cracked to a position close to the second main surface or the groove. If the middle of the crack is formed, it can contribute to the division. Depending on the form of the crack, it is possible that the crack in the direction of the growth layer in the substrate bends in the middle and extends again to the second main surface side. Is formed up to a position closer to the growth layer than the second main surface of the substrate, which contributes to substrate division. Preferably, in FIG. 1D, it is easier to divide the semiconductor layer in the dividing step when the
[0020]
In the present invention, the crack forming means is not particularly limited, but as described above, a notch (V groove) may be provided by scribing to form a crack, and a crack is formed at the time of forming a groove portion described later. You can also Preferably, as shown in FIG. 4, the depth of the crack tends to be easily controlled by forming a crack with a
[0021]
In the crack forming step, as shown in FIGS. 1 and 3, after forming the groove portion 20 (after the groove portion forming step), a notch or the like is provided at the bottom of the groove portion to form the
[0022]
[Substrate division process]
In the substrate dividing step of the present invention, a wafer with a crack formed in the substrate is divided with a roller, breaking, etc., so that the wafer / substrate is divided accurately at the position where the crack is formed. A cleavage plane is formed in the semiconductor layer on the substrate by aligning the division position and the division line with the cleavage plane of the layer, that is, the nitride semiconductor.
[0023]
Conventionally, as shown in FIG. 13 (b), a method of scribing and cracking from the second main surface side of a substrate with a wafer formed with a warp in which the substrate is concave and the growth layer is convex is shown in FIG. As shown by the dotted line in the middle, and the split surface, the substrate is bent greatly, the deviation from the scribe position (division planned line) is large, and the split position also changes unstablely in the growth layer. In the element structure, chipping and chipping occur, and division defects occur at a high rate. That is, as shown in FIG. 13, when the wafer is warped in the same manner as in the present invention and the substrate is divided without providing a crack, as shown in FIG. Alternatively, when the cleavage planes of the
[0024]
In the present invention, as shown in FIG. 14, even if there is no scratch or notch on the surface of the
[0025]
Another idea is that the wafer is divided into two stages, that is, the substrate is divided in the crack formation process, and the semiconductor layer is divided in the substrate division process by cutting and separating the wafer. It is thought that it has influenced having implemented the division | segmentation process different between a layer and a board | substrate. That is, even if the substrate and the semiconductor layer have different cleavage orientations and other physical properties (elasticity and brittleness), the substrate and the semiconductor layer are regarded as a single body as shown in FIGS. The wafer is made up of a substrate and a semiconductor layer with different characteristics, and the idea of dividing the wafer in separate steps is changed to a semiconductor layer provided with an element structure. Appropriate division and cleavage are performed. As a result, the substrate forms a separated state on the surface of the semiconductor layer (the interface between the two) with the formation of cracks that reach the vicinity of the interface between the two. Therefore, the present invention is capable of dividing the semiconductor layer in any manner, regardless of the material of the substrate and the combination of the substrate and the semiconductor layer. -Cleavage can be performed, and a good split surface / cleavage end surface can be obtained.
[0026]
Here, FIG. 14 explains the substrate dividing step in the present invention, and FIGS. 14A and 14B show the difference in external force applied to the wafer when the substrate is divided. ) Is an enlarged view of a region surrounded by a rectangle in FIG. 14B, and the stress applied to each surface of the
[0027]
Further, in the case where the crack is provided at a depth reaching the inside of the
[0028]
Here, as a dividing means in the substrate dividing step of the present invention, in addition to a method of pressing a wafer such as a roller or a breaking, after the formation of a crack, a cutting portion such as a scriber is further formed at the crack forming position on the second main surface. The substrate can also be divided by a method in which a jig for notching and scribing is brought into contact. Preferably, good substrate division is realized by using an external force applied to the wafer, such as a roller or a breaking, to divide the wafer.
[0029]
In addition, since the substrate is warped, the force applied to the substrate and the wafer also changes depending on the pressing direction. Specifically, FIG. 14 schematically shows the use of the breaking means, but in FIG. 14A, warping is performed in a direction opposite to that of the wafer, that is, so as to eliminate the warpage. Pressing to ease. In FIG. 14B, on the contrary, pressing is performed in the direction of increasing the warpage. In the present invention, either method can be used. Preferably, as shown in FIG. 14B, the method of pushing and dividing so as to increase the warp tends to obtain good division. Also in this case, the action is not clear, and in a normal idea, when a crack reaching the interface between the two, that is, a
[0030]
As described above, another important element of the present invention is that, as shown in FIG. 12, the conventional division pushes and expands the notch (scratch) 21, that is, the surface on which the notch is provided. The substrate is divided by applying a force so that a tensile stress is applied to the
[0031]
In the present invention, by using the split surface of the growth layer as the cleavage surface of the nitride semiconductor layer, it is possible to obtain a cleavage end surface serving as a reflection surface in a laser element or the like. At this time, a cleavage plane that is a planned division line is matched with the cleavage plane of the nitride semiconductor, thereby obtaining a cleavage plane. Here, examples of the cleavage plane of the nitride semiconductor include a {1 1-0 0} M plane, a {1010} A plane, and a (0001) C plane, which are GaN cleavage planes and approximated in a hexagonal system. Since the nitride semiconductor in the normal growth layer is grown in the c-axis orientation, that is, the film thickness direction is the c-axis direction, the M plane and the A plane can be preferably used as the cleavage plane. As a specific example, in FIG. 4, in a nitride semiconductor grown on a sapphire substrate with the C-plane as the main surface and the orientation flat surface as the A-plane, the
[0032]
As described above, the substrate inside the wafer is mainly divided by the crack forming process, and the semiconductor layer having the element structure is divided by the substrate dividing process, so that a good semiconductor layer can be divided regardless of the substrate material. -Cleaving can be realized, and therefore, the substrate material is preferably different from the semiconductor layer material, so that the superiority of the present invention is enhanced, and further, when the nitride semiconductor is mainly used as the element structure and the underlayer It is preferable to use a substrate made of a material different from that of the nitride semiconductor, because it is possible to carry out good division and cleavage of the element structure, which has been difficult in the past, without being affected by the substrate material.
[0033]
In the above description, the operation of the separation of the substrate on the semiconductor layer has been described. However, the groove reaching the semiconductor layer from the second main surface side of the substrate is formed by a mechanical method such as a dicer. Although it is conceivable to separate the substrate directly, in this method, since the substrate removal jig such as dicer is in direct contact with the semiconductor layer, the semiconductor layer is cracked and chipped by the impact, and the semiconductor layer can be exposed with high yield. In addition, the semiconductor layer can be divided simultaneously with the removal of the substrate, but the division position cannot be easily controlled. Further, in the present invention, since a wafer having a warp is handled, such a warp usually has a curved shape in its cross section, as shown in the figure, and actually a curved shape of the wafer in a bowl shape. In such a wafer, when grooves are formed, variations in depth occur within the wafer surface, which also causes a reduction in the yield of substrate division. Furthermore, it is conceivable to form a groove exposing the semiconductor layer by a scientific means such as etching. However, this method is difficult to etch, for example, sapphire preferably used as a nitride semiconductor substrate. This method cannot be applied to a substrate and requires a complicated process such as a photoresist process for etching, which increases the number of steps and increases the manufacturing cost.
Hereinafter, in the manufacturing method of the present invention, embodiments other than the above steps will be described.
[0034]
[Groove formation process]
It is also possible to form the groove portion prior to the crack forming step described above. After forming the groove portion, by providing a crack in the bottom portion of the groove portion, as shown in FIG. It is easier to form a crack at a desired depth as described above than when a notch is provided to form a crack, for example, it is preferable to control the crack and provide a groove. As shown in FIG. 3, after forming a
[0035]
Also, the method for forming the groove is not particularly limited, but methods such as etching, dicing, scribing, and wire saw can be used. Preferably, the groove is formed by dicing relatively easily. Can do.
[0036]
Further, the groove portion forming step may be any time after the nitride semiconductor is formed as the semiconductor layer, and may be after forming the element structure (element forming step) after forming the base layer, after forming the element structure, It may be after the element is processed by etching or the like (element processing step). Further, as shown in FIG. 4, only one substrate dividing line (a crack on the line) may be provided on the bottom surface of the groove, or a plurality of grooves may be provided with a larger groove width.
[0037]
The depth of the groove formed here is such that at least a part of the groove does not reach the semiconductor layer to such an extent that the semiconductor layer is not cracked. Preferably, all the grooves reach the semiconductor layer. Do not deep. Here, the depth reaching the semiconductor layer refers to the depth at which the semiconductor layer is exposed in the groove. Further, as shown in FIG. 3B, the depth of the groove is a crack described later when the distance from the bottom surface of the
[0038]
Next, the semiconductor layer will be described. As shown in FIGS. 1 and 3, the semiconductor layer includes an element structure (element formation layer) 13, an
[0039]
[Buffer layer 11]
In the present invention, when the element structure is formed on the heterogeneous substrate in the semiconductor layer, the
[0040]
After first forming a low-temperature growth buffer layer on the surface of a heterogeneous substrate and then forming another underlying layer and element formation layer at a temperature that allows single crystal growth, the growth of nitride semiconductor on the heterogeneous substrate is latticed on both sides. Even if there is a mismatch, it can be considered good. Therefore, in the present invention, it may not be necessary to use a different substrate material, but it is preferable to provide a low-temperature growth buffer layer. The low-temperature buffer layer is grown at a temperature lower than the growth temperature of the nitride semiconductor layer to be grown thereon. Specifically, AlN, GaN, AlGaN, InGaN or the like is used. The film is formed at a temperature of 10 μm (angstrom) or more and 0.5 μm or less at the following temperature. At this time, a preferable composition of the low temperature growth buffer layer is Al.yGa1-yBy using N (0 ≦ y <1), even better single crystal growth, for example, growth of the underlayer can be achieved. The low-temperature growth buffer layer may be undoped or may be doped with p-type or n-type impurities, but preferably it has a tendency to obtain good crystallinity when formed undoped. Further, when it is formed on the low temperature growth buffer layer, it is grown at a temperature capable of growing a single crystal at a higher temperature, specifically, a temperature range of 800 ° C. or higher and 1200 ° C. or lower. Thus, since the low-temperature growth buffer layer is grown at a low temperature, the resulting crystal is amorphous or polycrystalline, and the change in crystallinity causes the cracks in the semiconductor layer. It can function as a crack prevention layer that prevents it from extending deeply.
[0041]
[Underlayer 12]
Further, another nitride semiconductor may be formed on the different substrate as the underlayer, and further on the low-temperature growth buffer layer described above. At this time, the
Furthermore, in addition to the above-described layers, for the purpose of reducing threading dislocations, an underlying layer (lateral growth layer) using lateral growth known as ELOG or ELO (Epitaxitial Lateral OverGrowth) may be formed. good. Specifically, it is formed under a device structure on a heterogeneous substrate, a low-temperature growth buffer layer, or an underlayer. As a typical lateral growth method and lateral growth layer, as shown in the schematic cross-sectional view of FIG. 7, a
[0042]
In addition, the shape of the region (mask opening, convex, island-like portion in FIG. 7) for growing this lateral growth layer is matched to the stripe, grid, dot, or nitride semiconductor crystal orientation. It can be formed in a hexagonal shape. A preferable shape is a stripe shape, and the resulting surface is preferably formed more evenly. Here, in the case of a stripe shape, for example, the width of the mask region (stripe width, width of the upper portion of the convex portion) is 1 μm or more and 20 μm or less, preferably 1 or more and 10 μm or less. (Width) is 3 μm or more and 20 μm or less, preferably 10 μm or more and 19 μm or less, and having such a stripe shape is preferable in terms of reducing dislocation and improving the surface state. 7 (x) to (z), when a nitride semiconductor having a convex portion and an island-shaped portion is provided as a starting point of lateral growth, as a specific method, an etching technique or a dicing technique is used. Unevenness of a desired pattern is formed. Examples of the protective film material in the case where a protective film in which a nitride semiconductor cannot be grown is difficult or difficult as the mask region include oxides, metals, fluorides, nitrides, and the like. For example, specifically silicon oxide (SiOX), Silicon nitride (SiXNY), Titanium oxide (TiOX), Zirconium oxide (ZrO)X) And the like, and multilayer films and metals thereof can be used, preferably SiO.2And SiN. In addition, as a method for forming these protective films, conventionally known film forming techniques such as vapor deposition, sputtering, and CVD can be used.
[0043]
In the case where the laterally grown layer is a striped mask region and a convex region, sapphire having a C surface as a main surface, sapphire having an A surface as a main surface, or spinel having a (111) surface as a main surface are different. It is preferable to use it as a substrate. Hereinafter, the case where different types of substrates are used will be described. When the sapphire has the C plane as the main surface, the stripe of the mask region has a stripe direction in a direction substantially perpendicular to the A plane of the sapphire. In addition, when the first main surface is off-angled from the sapphire C surface, the off-angle is in the range of 0.1 ° to 0.5 °, preferably 0.1 ° to 0.00. Good lateral growth can be achieved by setting the range to 2 ° or less. In the case of sapphire having A surface as the main surface, the stripe of the mask region preferably has a stripe direction in a direction substantially perpendicular to the R surface of the sapphire, and the (111) surface is the main surface. When the surface is a spinel, the stripe in the mask region is the spinel (MgAl2OFourIt is preferable that the stripe direction is in a direction substantially perpendicular to the (110) plane. Because, when the stripe direction of the heterogeneous substrate and the mask region is the above combination, the growth of the nitride semiconductor has anisotropy in the substrate plane (in the plane parallel to the first main surface of the heterogeneous substrate), This is because the growth in the lateral direction of the selective growth layer (the direction perpendicular to the stripe direction) becomes the direction in which the nitride semiconductor can be easily grown, and preferable ELOG growth is realized. Thus, it is preferable to provide the laterally grown layer as an underlayer, which can reduce threading dislocations and improve device characteristics. Moreover, the crack suppression effect mentioned above is acquired by using such a lateral direction growth layer for a base layer. This is because the laterally grown layer grows in the lateral direction in addition to the film thickness direction in the growth mode, so that the crystallinity changes greatly, and as shown in FIG. If present, the crystallinity changes at the bonding portion, and further, when the bonding is partially formed in the film thickness direction, it acts to suppress the crack from extending into the semiconductor layer due to voids generated at the lower portion of the bonding portion. realizable. Furthermore, in the laterally grown layer described above, a material different from the semiconductor layer and the nitride semiconductor is interposed as a mask material, and this mask material acts to prevent the extension of cracks. Providing preferable underlayers can be achieved by providing an underlying layer.
[0044]
As described above, in order to improve the crystallinity, an underlayer is formed on a heterogeneous substrate. As shown in FIG. 8, the difference in lattice constant between the growth layer and the heterogeneous substrate, thermal expansion, and the like. Since the warp is formed by the coefficient difference and the growth layer becomes a thick film, as shown in FIG. 8A, the growth layer surface is a concave side, and the second main surface of the substrate is a convex side. As shown in FIG. 8B, a warp is formed in which the growth layer surface is on the convex side and the second main surface of the
[0045]
In addition, since the base layer and the buffer layer are provided between the element structure and the substrate and serve to improve crystallinity, a plurality of such layers may be provided. For example, as shown in FIG. On the
[0046]
[Element structure, element formation process]
In the present invention, the element forming step is to form a device structure by laminating a nitride semiconductor on the base layer, and the element forming step may be before or after the groove forming step. It may be before or after the substrate removing step. The element structure formed in the element formation step is, for example, an n-type nitride semiconductor layer, an active layer, a p-type nitride semiconductor layer, and the like stacked on the buffer layer and the nitride semiconductor layer of the base layer. To form.
[0047]
In addition, it goes without saying that the substrate division of the present invention can be suitably used in laser elements and edge emitting elements in which it is important that the semiconductor layer is cleaved as the element structure. The formation of the element structure (element forming process) may be performed either after the groove forming process or before the groove forming process.
[0048]
[Element processing process (device process)]
In the present invention, the element processing step refers to, for example, as shown in the embodiment, after laminating element structures, etching is performed for the purpose of forming a built-in waveguide in the laser element, or the n-electrode formation surface is exposed. For this purpose, etching is performed, and electrodes are formed on each contact layer. As a specific example, as shown in FIG. 15, an
[0049]
Further, as shown in FIG. 15, the shape and form of the
[0050]
As shown in FIG. 15, by providing one
[0051]
[Division position]
Further, in the manufacturing method of the present invention, since the electrodes are formed on the convex surface side as shown in FIGS. 15 and 16 in the element processing step, in FIG. 11, the electrodes are divided at the BB cutting position, DD cutting position, and CC cutting position. Even in this case, it is possible to form an electrode that reaches the cut end face by suppressing peeling and sagging of the electrode, and in the laser element, the entire region sandwiched between the resonator surfaces can be used as a current injection region, The electrode structure can contribute to improvement of life characteristics. That is, an electrode can be formed with a length reaching the resonator end face formed by dividing the substrate, and an electrode can be formed with a length reaching both end faces of the resonator when both resonant surfaces are formed by dividing the substrate. . This is because, in the conventional warping of the wafer in which the growth layer surface side is concave, when the
[0052]
Further, in the present invention, a scratch such as a notch is provided on the back surface side (second main surface) of the substrate to provide a crack and divide the substrate. Therefore, the substrate surface side and the semiconductor layer surface side are particularly mechanical. Substrate division can be performed without the need for processing to form element end faces such as a resonator end face. Therefore, as shown in FIGS. 6, 15 and the like, in particular, the same side of the substrate (first main surface side) In addition, it is very useful in an element structure provided with a pair of positive and negative electrodes. That is, when a pair of positive and negative electrodes are provided on the same side of the substrate, the surface of the semiconductor layer exhibits irregularities because the electrode extraction position differs between the two electrodes, and furthermore, a cleaved end face is used like a laser element or an end face light emitting element. In this case, since it is necessary to divide the vicinity of the electrode, it was difficult to provide a scratch for dividing the substrate such as a notch on the surface side of the semiconductor layer. It is possible to divide the substrate with a high yield without providing a crack, a notch or the like only on the second main surface side) and performing any processing for dividing the substrate on the surface side of the semiconductor layer.
[0053]
In the substrate division of the present invention, the dividing position is not particularly limited. For example, in the case where the cut surface is an emission surface or a resonator surface like an end face light emitting device or a laser device, as shown on the left side of FIG. In one element, one of the resonator surfaces may be an etching end surface formed when the electrode forming surface is exposed, the other is cut at a BB cutting position, and the substrate dividing surface may be an end surface. In the element, the substrate can be divided at the BB cutting position and the DD cutting position to form an element in which both the resonator surfaces are divided surfaces. Further, as shown in FIGS. 18 and 19, etc., a plurality of elements are connected, and the element region is arranged on the
[0054]
[Substrate removal, thinning process]
The substrate removal step of the present invention is preferably performed in order to facilitate the division and to facilitate the formation of cracks. As a specific example, after the
[0055]
As a specific example, a nitride semiconductor layer is formed with a film thickness of 10 to 30 μm on a sapphire substrate, and then the substrate is processed to the thickness of about 80 μm to 100 μm through the above-described element processing steps. The substrate is removed by polishing or the like.
[0056]
In the present invention, it has been explained that the formation of cracks and the formation of grooves can be performed with good accuracy by providing the substrate thinning step. However, the substrate thinning step includes the step of forming the
[0057]
【Example】
Examples of the present invention will be described below.
[Example 1]
Hereinafter, a manufacturing method will be described in order as an example.
A heterogeneous substrate on which nitride semiconductor is grown is a substrate having a thickness of 435 nm, 2 inches φ, and a main surface that is off-angled by 0.2 steps from the C plane, and an orientation flat surface (hereinafter referred to as an orientation flat surface) is A. A surface sapphire substrate is prepared, and the wafer is set in a MOCVD reaction vessel. Next, the temperature is set to 510 ° C., hydrogen is used as the carrier gas, ammonia and TMG (trimethyl gallium) are used as the source gas, and a buffer layer (not shown) made of GaN is formed on the
After forming the first underlayer (low-temperature growth buffer layer 11) and the second underlayer, as shown in FIG. 7, the lateral growth layer is formed as a third underlayer (underlayer 12). The laterally grown layer is formed in the order shown in FIGS. After forming the
[0058]
Subsequently, a laterally grown layer is formed as the
[0059]
Buffer layer 103: A
[0060]
n-side contact layer 104: film thickness 4 μm,
Crack prevention layer 105: In thickness 0.15 μm0.06Ga0.94N (may be omitted)
n-side cladding layer 106: superlattice structure with a total thickness of 1.2 μm undoped Al with a thickness of 25 mm0.05 16Ga0.95N, film thickness 25 mm, Si 1 × 1019/cmThreeThe doped GaN is alternately laminated.
n-side light guide layer 107: undoped GaN with a film thickness of 0.15 μm
Active layer 108: Multi-quantum well structure with a total film thickness of 550 mm Si of 5 × 1018/ Cm3Si-doped In with 140mm thickness0.05Ga0.95Barrier layer (B) made of N and undoped In with a thickness of 50 mm0.13Ga0.87A well layer (W) made of N is laminated in the order of (B)-(W)-(B)-(W)-(B).
p-side electron confinement layer 109:
p-side light guide layer 110: Mg with a thickness of 0.15 μm is 1 × 1018/cm3Doped p-type GaN
p-side cladding layer 111: superlattice structure with a total thickness of 0.45 μm, undoped Al with a thickness of 25 mm0.05Ga0.95N and 1 × 10 Mg with a film thickness of 25 mm20/cm3The doped p-type GaN is alternately stacked.
p-side contact layer 112: film thickness 150 mm, Mg 2 × 1020/cm3Doped p-type GaN
After forming the element structure in this way, the following element processing steps are performed.
[0061]
After the element structure is formed, the wafer is taken out from the MOCVD apparatus, and the laminated semiconductor layer is then finely processed by etching to form a resonator structure as a laser element. As shown in FIG. 7, a desired pattern of SiO on the wafer surface (p-
Finally, an n-
[0062]
After the element processing step, the substrate is removed by polishing from the second main surface side, and the
[0063]
After the substrate is thinned, as a groove forming step, as shown in FIG. 3, a stripe-shaped groove having a width of 100 μm is formed using a dicer so that the distance t between the bottom surface of the
[0064]
After forming the groove, as a crack forming step, the
[0065]
Finally, as shown in FIG. 14B, a
The resulting laser device has a threshold current density of 2.5 kA / cm at room temperature.2Thus, a long-lived, high-power laser element with a threshold voltage of 4.5 V, continuous oscillation at an oscillation wavelength of 405 nm and 30 mW, exceeding 1000 hours can be obtained. In addition, the yield in the substrate dividing process is about 90%, and the yield can be greatly improved as compared with the comparative example.
[0066]
[Example 2]
In Example 1, as shown in FIG. 14A, a
[0067]
[Example 3]
Similarly to Example 1, a low-temperature growth buffer layer made of GaN is formed as a
n-side contact layer: Si 4.5 × 1018/ Cm3Doped GaN 2.25 μm
n-side first multilayer film layer: undoped GaN 200 nm / Si 4.5 × 1018/ Cm3Multilayer film in which doped
n-side second multilayer layer: undoped GaN, 4 nm first layer and undoped In0.13Ga0.87N, 2 nm second layer as a pair, 10 layers are alternately stacked, 10 pairs are stacked, and finally the first layer is stacked
Active layer: undoped GaN, barrier layer (B) having a thickness of 20 nm, undoped In0.4Ga0.6N, well layers (W) each having a thickness of 3 nm are alternately stacked in the order of (B) / (W) / (B)... (B), from five barrier layers and four well layers. Active layer of multiquantum well structure
p-side cladding layer: Mg 1 × 1020/ Cm3Doped p-type Al0.2Ga0.8N, 4 nm thick third layer, 1 × 10 Mg20/ Cm3Doped In0.03Ga0.97N, a fourth layer having a film thickness of 2.5 nm, and a superlattice multilayer film in which five pairs are alternately stacked, and five pairs are stacked, and finally the third layer is stacked.
p-side contact layer: Mg 1 × 1020/ Cm3Doped p-type GaN
Subsequently, as shown in FIG. 9, the chip is cleaved on the M-plane of the nitride semiconductor in the same manner as in Example 1 except that the grooves are formed in a lattice shape so that the chip is approximately square with a side of 350 μm. The wafer is made into a bar shape. Next, a part of the n-type contact layer is exposed to form an electrode forming surface, a p-electrode and an n-electrode are formed on the p-type and n-type contact layers, respectively, and a pair of positive and negative electrodes on the first main surface side of the substrate A light emitting element in which is formed. Subsequently, the bar-shaped wafer is cleaved perpendicular to the cleaved surface (A surface perpendicular to the M surface) to obtain a chip. As shown in FIG. 9B, the obtained chip is provided with a convex portion due to the formation of the groove on the second main surface side of the substrate, so that light is efficiently emitted from the second main surface side of the substrate. Is extracted, and the light extraction efficiency can be improved.
[0068]
Thus, by providing the groove part on the second main surface side of the substrate and forming a dividing line on the bottom surface of the groove part, the element chip obtained is as shown in FIGS. 9B to 9D. The convex part by a groove part is formed in the back surface (2nd main surface) of this. FIG. 9B illustrates a form obtained by dividing the substrate by forming the groove portions on the four sides of the element corresponding to the sides of the element and dividing the substrate. As can be seen from FIG. Grooves are formed along all end surfaces and formed by dividing the substrate. In this case, the convex portion on the back surface of the substrate is a convex side surface on the element inner side from the element end surface, that is, a substrate corresponding to the side surface of the groove portion. An end face is formed. Thus, there are a plurality of substrate surfaces (end surfaces of the convex portions) that are not parallel to the substrate surface on the substrate rear surface.EstablishmentAs a result, the light extraction efficiency from the back surface of the substrate can be increased. FIG. 9C shows this modification, in which a plurality of convex portions are provided on the back surface of the substrate, thereby providing many end surfaces of the convex portions that are not parallel to the substrate surface. The element shape is such that light extracted from the back surface can be efficiently scattered. Furthermore, as a modification of these, as shown in FIG. 9D, a convex portion is formed on the back surface of the substrate, and in separating the element chip, a part of the chip end surface is formed into a groove portion and the substrate is divided along the groove portion. An end face obtained in this way is formed, and a convex part is provided at a position different from the dividing surface of the substrate, that is, on the inner side of the element, and a part of another chip end face.
However, it is also possible to adopt a form in which the same surface as the dividing surface is formed, that is, the end surface where the convex portion side surface and the substrate dividing surface are the same. This element shape is the shape of the laser element chip in the first embodiment. As described above, a convex portion is formed on the back surface of the substrate by forming a groove portion, that is, a convex side surface that is not parallel to the substrate surface, a convex top surface that is substantially parallel to the substrate, a bottom surface of the groove portion, etc. Since the surface has a polyhedron, light emitted from the light emitting layer in the
[0069]
In FIG. 9, FIG.d9 (b) and 9 (c), as described above, the substrate dividing surface (substrate end surface) and the convex side surface of the back surface of the substrate are formed as the same surface. Yes. In order to obtain a substrate having such a shape, a groove is formed on the back side of the substrate and unevenness is not provided.WasBecause it is difficult to apply scribes to the back of the substrate with a substrate dividing line that intersects the groove, a method of full-cutting a bar-shaped wafer with a dicer or half-cut with a dicer or the like For example, there are a method of splitting by providing a new groove and a method of splitting by providing a notch or the like on the substrate surface (first main surface). As in the first embodiment, in the edge-emitting laser element, when a pair of resonator end faces that are substantially parallel and opposed to each other are provided by dividing the substrate, a stripe-shaped groove is provided as shown in FIG. By forming a substrate dividing line in the groove and dividing the substrate, one or both of the resonator surfaces are formed by dividing the substrate into a laser bar, and no groove is provided on the back of the substrate when the bar is divided into chips. In the case of a chip, as shown in FIG. 9D, a part of the chip end surface becomes the same surface (the same divided surface) as the substrate dividing surface and the convex portion of the substrate. As described above, the division into the chips after forming the strip-shaped laser bar by the substrate division according to the present invention is the above-described various conventional methods except for the case where the cleavage surface of the semiconductor layer is required on the chip end surface. Means can be used. Specifically, in FIG. 11, at the AA cutting position where the semiconductor layer or the light emitting layer is not divided, and at the BB cutting position in FIGS. 18 and 19, as shown in FIGS. When the light emitting layer is not cut, a means for full cutting with a dicer or the like can be used when the light emitting layer is not cut. At the dividing position where the semiconductor layer end face and the light emitting layer end face are formed, the substrate The substrate can be divided by providing a notch with a scriber or the like on the surface side or the surface of the semiconductor layer.
[0070]
Thus, as shown in FIG. 9 (d), the projection side surface of the back surface of the substrate is provided at a position different from the dividing surface of the substrate, so that the laser light is emitted by the arrow in the figure. In addition, when the split surface is the exit surface, for example, in an optical disc system, return light is generated from the recording layer of the disc. A shape in which a large amount of return light strikes the side surface of the convex portion provided on the side can reduce the noise of the return light. Here, in FIG. 9D, a dotted line portion indicates a light emitting layer, and a hatched region in the drawing indicates a spot of emitted light.
[0071]
[Comparative Example 1]
In Example 1, after the substrate removing step, without providing the groove forming step and the crack forming step, as shown in FIG. 13, a notch is provided on the second main surface side by scribing and then cracked by breaking. Otherwise, the laser chip is obtained in the same manner as in Example 1.
[0072]
In the substrate division, the division yield was about 20%.
[0073]
【The invention's effect】
According to the manufacturing method of the present invention, it is possible to divide a substrate with a high yield in a wafer in which a semiconductor layer having an element structure using a nitride semiconductor is provided on a substrate and a warp with a concave surface on the back side of the substrate is formed. . In addition, even when a nitride semiconductor layer and a substrate different in rigidity, such as a sapphire substrate, are used, a good division plane can be obtained, and the cleavage plane of the semiconductor layer can be obtained regardless of the crystal orientation of the substrate. As a result, a resonator reflecting surface by cleavage of gallium nitride can be formed with a high yield, and a favorable laser element and edge emitting element can be obtained.
[0074]
Furthermore, in the manufacturing method of the present invention, the cleavage plane of the semiconductor layer can be satisfactorily obtained even on a wafer in which a warp of the substrate due to the thickening of the underlayer is formed using a heterogeneous substrate that has been a problem in the past. It became possible to get.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view for explaining a crack formation / substrate division (wafer cutting / separation) process according to the present invention.
FIG. 2 is a schematic cross-sectional view illustrating a crack formation process, a substrate removal / thinning process, according to the present invention.
FIG. 3 is a schematic cross-sectional view illustrating groove forming and crack forming processes according to the present invention.
FIG. 4 is a schematic perspective view for explaining a crack forming step according to the present invention.
FIG. 5 is a schematic cross-sectional view illustrating a substrate removal / thinning step and a crack formation step according to the present invention.
FIG. 6 is a schematic cross-sectional view illustrating an element structure according to the present invention.
FIG. 7 is a schematic cross-sectional view illustrating an underlayer (lateral growth layer) according to the present invention.
FIG. 8 is a schematic cross-sectional view illustrating a form of wafer warpage in the present invention.
FIG. 9 is a schematic perspective view for explaining the shape of a groove portion according to the present invention and the shape of a convex portion on the back surface of a substrate in an element chip obtained by cutting and separating a wafer.
FIG. 10 is a schematic cross-sectional view illustrating an underlayer in the present invention.
FIG. 11 is a schematic cross-sectional view illustrating a cutting separation position in a dividing step according to the present invention.
FIG. 12 is a schematic cross-sectional view illustrating conventional wafer cutting.
FIG. 13 is a schematic cross-sectional view illustrating conventional wafer cutting.
FIG. 14 is a schematic perspective view for explaining the form and formation process of an element region according to the present invention.
FIG. 15 is a schematic perspective view for explaining the form of the element region and the forming process according to the present invention.
FIG. 16 is a schematic cross-sectional view for explaining how the shape of wafer warpage changes due to the formation of element regions according to the present invention.
FIG. 17 is a schematic cross-sectional view illustrating a separation form of electrodes in cutting a wafer having a conventional warp.
FIG. 18 is a schematic perspective view illustrating a form of an element region, a forming process, and a substrate dividing process according to the present invention.
FIG. 19 is a schematic perspective view illustrating a form of an element region, a forming process, and a substrate dividing process according to the present invention.
[Explanation of symbols]
DESCRIPTION OF
Claims (9)
前記基板の第２の主面側に溝部が設けられて、該溝部底面で離間されて該溝部に対応した端面を有する複数の凸部と、を備え、
前記凸部が前記第２の主面に平行でない複数の端面を各々有し、
前記発光素子構造から出射された光を前記凸部により散乱させて前記第２の主面側から取り出す窒化物半導体発光素子。A light-emitting element structure having a nitride semiconductor stacked on the first main surface of a substrate having a first main surface and a second main surface facing the first main surface;
A groove portion is provided on the second main surface side of the substrate, and a plurality of convex portions having end faces corresponding to the groove portion separated from the bottom surface of the groove portion ,
Respectively have a plurality of end faces the convex portion is not parallel to the second main surface,
The nitride semiconductor light emitting element which scatters the light radiate | emitted from the said light emitting element structure by the said convex part, and takes out from the said 2nd main surface side .
前記基板の第２の主面側に底面を有する溝部を形成することにより複数の凸部を形成する工程と、
前記窒化物半導体発光素子チップに複数の前記凸部を含む分割位置で前記ウエハを分割する工程と、を有し、
前記凸部が複数の端面を各々有し、
前記窒化物半導体発光素子チップは、前記発光素子構造から出射された光を前記凸部により散乱させて前記第２の主面側から取り出す窒化物半導体発光素子の製造方法。A wafer in which a light emitting element structure having a nitride semiconductor is stacked on the first main surface of a substrate having a first main surface and a second main surface opposite to the first main surface is divided. A nitride semiconductor light emitting device manufacturing method for forming a nitride semiconductor light emitting device chip comprising:
Forming a plurality of protrusions by forming a groove having a bottom surface on the second main surface side of the substrate;
Dividing the wafer at a dividing position including a plurality of the convex portions on the nitride semiconductor light emitting device chip,
Each of the convex portions has a plurality of end faces;
The nitride semiconductor light emitting device chip, a manufacturing method of a nitride semiconductor light-emitting device of the light emitted from the light emitting device structure by scattered by the convex portions taken from the second main surface side.
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