JP4222525B2 - Semiconductor device, its manufacturing method and a reflection type liquid crystal display device - Google Patents

Semiconductor device, its manufacturing method and a reflection type liquid crystal display device Download PDF

Info

Publication number
JP4222525B2
JP4222525B2 JP18494697A JP18494697A JP4222525B2 JP 4222525 B2 JP4222525 B2 JP 4222525B2 JP 18494697 A JP18494697 A JP 18494697A JP 18494697 A JP18494697 A JP 18494697A JP 4222525 B2 JP4222525 B2 JP 4222525B2
Authority
JP
Japan
Prior art keywords
insulating film
chip
film
wiring layer
liquid crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP18494697A
Other languages
Japanese (ja)
Other versions
JPH1092811A (en
Inventor
甲二 埴原
正憲 岩橋
真 水野
Original Assignee
パイオニア・マイクロ・テクノロジー株式会社
パイオニア株式会社
川崎マイクロエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP8-183152 priority Critical
Priority to JP18315296 priority
Priority to JP8-189037 priority
Priority to JP18903796 priority
Application filed by パイオニア・マイクロ・テクノロジー株式会社, パイオニア株式会社, 川崎マイクロエレクトロニクス株式会社 filed Critical パイオニア・マイクロ・テクノロジー株式会社
Priority to JP18494697A priority patent/JP4222525B2/en
Publication of JPH1092811A publication Critical patent/JPH1092811A/en
Application granted granted Critical
Publication of JP4222525B2 publication Critical patent/JP4222525B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Lifetime legal-status Critical

Links

Images

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置、その製造方法及び反射型液晶表示装置に係り、特にチップの表面に液晶等、他の部品や装置を直に取付けて用いるのに好適な半導体装置、その製造方法、及び、該半導体装置を用いた反射型液晶表示装置に関する。 The present invention relates to a semiconductor device, relates to its manufacturing method and the reflective liquid crystal display device, particularly a liquid crystal or the like on the surface of the chip, directly attached to a semiconductor device suitable for use with other components or device, a method of manufacturing the same and, relates to a reflective liquid crystal display device using the semiconductor device.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
一般に、LSI等の半導体装置では、シリコン(Si)等の半導体基板に形成された各種素子と、これら素子を動作させるために基板上に形成された多層配線とを含むチップを有している。 In general, in a semiconductor device such as an LSI, it has a chip including a silicon (Si) various elements formed on a semiconductor substrate such as, a multi-layer wiring formed on the substrate in order to operate these devices. この多層配線は、通常、基板上にCVD(Chemical Vapor Deposition )等で堆積したシリコン酸化膜等の層間絶縁膜上に、Al−Si合金等のAl系材料を積層して金属膜を形成した後、該金属膜を所定のパターンに加工して配線を形成し、更にその上に他の層間絶縁膜を堆積させるという工程を、必要に応じて繰り返すことにより形成されている。 The multi-layer wiring is usually on the interlayer insulating film such as a silicon oxide film deposited by a CVD (Chemical Vapor Deposition) or the like on a substrate, after forming a metal film by laminating an Al-based material such as Al-Si alloy , the metal film to form a processed to wire in a predetermined pattern, is formed by further steps of depositing another interlayer insulating film thereon, repeated as necessary.
【0003】 [0003]
一方、例えばSiチップベースド液晶のように、半導体チップ上に反射型の液晶等を載せて駆動する場合は、層間絶縁膜や最上層の絶縁膜であるパッシベーション膜を、極めて平坦性が高い鏡面状に仕上げ、しかもできるだけ薄くしたいという要求があった。 On the other hand, for example, Si as chip-based de LCD, when driving by placing a reflective liquid crystal or the like on the semiconductor chip, the passivation film is an interlayer insulating film and the uppermost layer of the insulating film, very flatness is high specular to finish, yet there is a demand for as thin as possible.
【0004】 [0004]
通常の層間膜平坦化、例えばSOG(Spin On Glass)の塗布及びエッチバック等の方法では、配線段差を、その上層の配線が容易になる程度に平滑化することは可能であるが、鏡面に近い、極めて平坦性の高い状態にすることはできない。 Normal interlayer film flattening, for example, in the SOG (Spin On Glass) coating and etchback like manner, the wiring step, it is possible to smooth the extent that the upper-layer wiring is facilitated, the mirror Nearby, it is not possible to extremely high flatness condition. 平坦性が極めて高い状態にする方法として、CMP(Chemical Mechanical Polishing)法があり、この技術を従来のような多層配線の絶縁膜に適用し、その表面を平坦化する場合を考える。 As a method of extremely high state flatness, there is CMP (Chemical Mechanical Polishing) method, this technique is applied to the insulating film as in the prior art multilayer wiring, the case where the surface thereof is flattened.
【0005】 [0005]
図20には、平坦な絶縁膜1上に形成された厚さT1 の配線2と、その上に形成された厚さT2 の平坦な絶縁膜3とが示してあるが、この絶縁膜3を上記CMP法で形成するためには、初めに少なくとも二点鎖線で示すT3 (=T1 +T2 )の厚さに絶縁材料を堆積させた後、T2 を越える厚さ分(T3 −T2 )を研磨する必要がある。 20 shows, the wiring 2 having a thickness of T1 which is formed on the flat insulating film 1, the formed on a flat insulating film 3 having a thickness of T2 but is shown, the insulating film 3 to form the above CMP method, after initially depositing an insulating material to a thickness of T3 (= T1 + T2) indicated by at least two-dot chain line, to polish the thickness of (T3 -T2) exceeding T2 There is a need. 即ち、上記CMP法で絶縁膜を平坦化するためには、配線2の分の段差T1 の2倍以上の膜厚の絶縁材料を堆積し、その段差分以上を研磨する必要がある。 That is, in order to planarize the insulating film in the CMP method, is deposited twice or more the thickness of the insulating material min step T1 of the wiring 2, it is necessary to polish the more stepped min.
【0006】 [0006]
一方、CMP法による研磨にはばらつきが大きく、研磨量(厚さ)の10%以上のばらつきが起こり得ることから、平坦化のためには研磨量はできるだけ少ない方がよい。 On the other hand, large variations in polishing by the CMP method, since more than 10% of the variation in the polishing amount (thickness) can occur, amount of polishing for planarization is better as low as possible.
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところが、配線層にAl系材料を使用する場合には、電極や配線として機能させるためには、例えば0.5μm以上に厚くする必要があり、従って研磨量も0.5μm以上必要となる。 However, when using the Al-based material to the wiring layer, in order to function as electrodes or wirings, for example must be thicker than the 0.5 [mu] m, thus the polishing amount required than 0.5 [mu] m. このように配線2をAl系材料で形成する場合には、研磨量が厚くなることから、研磨のばらつきを考えると鏡面状の平坦面を形成するためには問題がある。 In the case of forming in this way the wires 2 in Al-based material, since the polishing amount is increased, given the variation in polishing to form a mirror-like flat surface is problematic.
【0008】 [0008]
又、上記のように、配線2の上に薄い絶縁膜3をCMP法で形成する場合、通常用いられるAl系の配線材料は比較的軟らかいため、配線2が有るところと無いところで力のかかり具合が異なるためか、厚さが不均一になり易いという欠点があり、この点でも完全な平坦化が難しい。 Further, as described above, when a thin insulating film 3 on the wiring 2 is formed by the CMP method, for Al-based wiring material used is normally relatively soft, it takes force in the absence and where wire 2 there is condition probably because different, there is a disadvantage that tends thickness uneven, it is difficult complete flattening in this regard.
【0009】 [0009]
従って、従来のように、0.5μm以上の膜厚のAl系の材料で形成した配線上に、薄く且つ完全に平坦な鏡面状平坦面を有する層間絶縁膜やパッシベーション膜を形成することが極めて困難であるという問題があった。 Therefore, as in the prior art, on the wiring formed of a material 0.5μm or more thickness of the Al-based, to form an interlayer insulating film or a passivation film having a thin and perfectly flat mirror-like flat surface extremely there has been a problem that it is difficult.
【0010】 [0010]
又、最近の半導体チップでは、配線の腐食を防止するために、チップ保護膜として、その最上層に主としてプラズマCVD(Chemical Vaper Deposition )により堆積した窒化ケイ素(以下、p−SiNと記す)膜を用いている。 Moreover, recent semiconductor chip, in order to prevent corrosion of the wiring, as a chip protection film, the silicon nitride deposited mainly by plasma CVD on the uppermost layer (Chemical Vaper Deposition) (hereinafter, referred to as p-SiN) film It is used.
【0011】 [0011]
図21に、このような半導体チップの例の要部断面を模式的に拡大して示してある。 21, a fragmentary cross-sectional view of an example of such a semiconductor chip is shown in an enlarged schematic manner. 即ち、この半導体チップは、いわゆるMOSトランジスタを構成するソース・ドレイン等が作り込まれたシリコン(Si)からなる半導体基板10上に、LOCOS12を介して第1層間絶縁膜14、第2層間絶縁膜16及び第3層間絶縁膜18が順に積層されている。 That is, the semiconductor chip, on the semiconductor substrate 10 made of silicon (Si) source and drain or the like constituting a so-called MOS transistor is fabricated, the first interlayer insulating film 14 via the LOCOS12, second interlayer insulating film 16 and the third interlayer insulating film 18 are stacked in this order. 又、上記第1層間絶縁膜14上には、下層のゲート電極20にコンタクト孔を介して接続された第1配線層22が、又、第2層間絶縁膜16上には第2配線層24が、それぞれ積層されており、最上層の第3層間絶縁膜18の開口部には露出された第2配線層24からなるボンディングパッド26が形成されている。 Also, the on the first interlayer insulating film 14, first wiring layers 22 connected to the lower layer of the gate electrode 20 via the contact hole, and, on the second interlayer insulating film 16 and the second wiring layer 24 There are laminated respectively, the bonding pads 26 formed of the second wiring layer 24 exposed in the opening of the third interlayer insulating film 18 of the uppermost layer are formed. この半導体チップでは、最上層の上記第3層間絶縁膜18が、チップ保護膜である。 In this semiconductor chip, the uppermost layer of the third interlayer insulating film 18, a chip protective layer.
【0012】 [0012]
ところで、半導体チップには、その用途により、上記ボンディングパッド26を介して行う通常のボンディングによる接続以外に、例えばSiチップベースド液晶のように、チップ上に他の部品や装置を直接取付けて電気的に接続させる場合が出てきている。 Meanwhile, the semiconductor chip by the application, in addition to the connection by conventional bonding performed through the bonding pad 26, for example as Si chip base de crystal, electrically attached to other components or devices on the chip directly If you want to connect it is coming out to.
【0013】 [0013]
しかしながら、上記のように、チップに他の部品や装置を直接取付けて電気的に接続させる場合には、前記図21に示したような半導体チップのように、最上配線層上にチップ保護膜を形成することができないという問題もあった。 However, as described above, when electrically connecting attach the other parts or devices directly to the chip, the as semiconductor chips as shown in Figure 21, the chip protection film on the uppermost wiring layer there is also a problem that formation can not be.
【0014】 [0014]
本発明は、前記従来の問題点を解決するべくなされたもので、表面に液晶を載せるのに適したチップを有する半導体装置及び、その製造方法を提供することを第1の課題とする。 The present invention, which solve such the conventional problems, a semiconductor device and a chip suitable for placing the liquid crystal on the surface, to provide a method of manufacturing the first object.
【0015】 [0015]
本発明は、又、最上配線層上に薄く且つ表面が極めて平坦な鏡面状平坦面を有する絶縁膜を形成することを第2の課題とする。 The present invention also the second object is to form a thin and insulating film surface has an extremely flat mirror-like flat surface on the uppermost wiring layer.
【0016】 [0016]
本発明は、又、チップ表面に他の部品や装置を直接取付けることができるよう、チップ内部を十分に保護することを第3の課題とする。 The present invention also to be able to mount the other components and devices on the chip surface directly to that adequately protects the internal chip and the third problem.
【0017】 [0017]
本発明は、更に、チップと一体的に形成された反射型液晶表示装置を提供することを第4の課題とする。 The present invention further to provide a reflective liquid crystal display device which is formed tip integrally with the fourth problem.
【0018】 [0018]
【課題を解決するための手段】 In order to solve the problems]
本願の第1発明は、半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において下層配線層と、該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、該最上層間絶縁膜の平坦面上に積層され Al系材料に比べて硬度の大きい金属で形成され、厚さが0.5μm以下の所定パターンの最上配線層と、該最上配線層上に積層された、鏡面状平坦面を有するパシベーション膜と、該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットとが形成された構成とすることにより、前記第1及び第2の課題を解決したものである。 The first aspect of the present invention is to provide a semiconductor device having a chip in which a plurality of insulating films and wiring layers are stacked on a semiconductor substrate, and the lower wiring layer is laminated on the lower layer wiring layer, the upper surface is formed flat and the uppermost interlayer insulating film, is laminated on the flat surface of the top layer insulating film is formed of a metal having a large hardness as compared with the Al-based material, and the uppermost wiring layer of a predetermined pattern is less 0.5μm thick, It stacked on the outermost on the wiring layer, and path Tsu Shibeshon film having a mirror-like flat surface, open the passivation film and the uppermost interlayer insulating film, and the bonding pad to expose the lower wiring layer is formed with configurations, it is obtained by solving the first and second problems.
【0019】 [0019]
即ち、最上層間絶縁膜の平坦面上に、通常、配線材料として用いられるAl系材料に比べて十分な硬さを有する、例えばチタン系の材料で所定パターンの薄い最上配線層を形成することにより、その上に堆積した絶縁材料を十分に薄く、しかも鏡面状の平坦面に研磨することが可能となる。 In other words, on the flat surface of the uppermost interlayer insulating film, typically having a sufficient hardness in comparison with the Al-based material used as a wiring material, for example, by forming a thin top wiring layer of a predetermined pattern in the material of the titanium-based , sufficiently thin insulating material deposited thereon, yet it is possible to polish the mirror-like flat surface. ここで、Al系材料に比べて十分な硬さを有する材料としては、Ti、Cr、Co、Ni、Mo、W、Pt又はこれらのシリサイド又はこれらとその上に形成されたTINとの複合膜を用いることができる。 Here, as a material having a sufficient hardness in comparison with Al-based materials, composite film of Ti, Cr, Co, Ni, Mo, W, Pt or their silicide or these and TIN formed thereon it can be used.
【0020】 [0020]
第1発明は、又、半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置の製造方法において、 基板上に下層配線層を形成する工程と、該下層配線層上に堆積させた絶縁材料を平坦化して最上層間絶縁膜を形成する工程と、該最上層間絶縁膜の平坦面上に、Al系材料に比べて硬度の大きい金属で形成され、厚さが0.5μm以下の所定パターンの最上配線層を形成する工程と、該最上配線層上の基板全体に絶縁膜を堆積し、CMP法によって研磨することにより 、鏡面状平坦面を有する最上絶縁膜を形成する工程と、該最上絶縁膜及び最上層間絶縁膜を開口して、前記下層配線層が露出したボンディングパットを形成する工程とを有することにより、上記半導体チップを確実に製造可能としたものである。 The first invention is also a method of manufacturing a semiconductor device having a chip in which a plurality of insulating films and wiring layers are stacked on a semiconductor substrate, forming a lower wiring layer on a substrate, the lower layer wiring layer forming an uppermost interlayer insulating film insulating material is deposited and planarized to, on the flat surface of the top layer insulating film is formed of a metal having a large hardness as compared with the Al-based material, thickness 0. forming a top wiring layer of the following predetermined patterns 5 [mu] m, and depositing an insulating film on the entire substrate on outermost on the wiring layer by polishing by CMP, to form an uppermost insulating film having a mirror-like flat surface a step, open the outermost on the insulating film and the uppermost interlayer insulating film, by a step of forming a bonding pad of the lower wiring layer is exposed, in which a reliably manufacturable the semiconductor chip.
【0021】 [0021]
本願の第2発明は、又、半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において、 下層配線層と、該下層配線上に設けられた、シリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護膜を含む最上層間絶縁膜と、該最上層間絶縁膜上に設けられた、Al−Si合金に比較して腐食に強い材料からなる最上配線層と、該最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットと、を有することにより、前記第1及び第3の課題を解決したものである。 The second aspect of the present invention is also a semiconductor device having a chip in which a plurality of insulating films and wiring layers are stacked on a semiconductor substrate, and the lower wiring layer, provided on the lower layer wiring, a silicon nitride film or and the uppermost interlayer insulating film including a chip protection film made of silicon oxynitride film, provided on the uppermost insulating layer, and the uppermost wiring layer made of a material resistant to corrosion compared to the Al-Si alloy, between the top layer open the insulating film by having a bonding pad to expose the lower wiring layer is obtained by solving the first and third problems.
【0022】 [0022]
前記最上配線層には、通常配線材料として用いられるAl−Si合金等に比べて腐食に強い材料を用い、且つ、チップ内部を保護するために、その直下の最上層間絶縁膜にチップ保護性を持たせることにより、チップの信頼性を確保した上で、上記最上配線層を実質的に剥き出しの状態で使用可能とし、チップに他の部品や装置を直接取付けて電気的に接続することが可能となる。 Wherein the uppermost wiring layer, using a strong material to corrosion as compared with Al-Si alloy or the like generally used as a wiring material, and, in order to protect the internal chips, the chip protection in the uppermost interlayer insulating film directly below by having, after securing the chip reliability, substantially usable in bare state, it can be electrically connected to the mounting of other components or devices to the chip directly the uppermost wiring layer to become. ここでチップ保護性というのは、半導体素子に悪影響を与える各種の外部要因の影響を受けないようにチップを保護することをいう。 Here because the chip protection refers to protecting the chip so as not to be affected by various external factors which adversely affect the semiconductor element. そのために要求される特性として、1)保護膜自体にピンホール、クラック、微小欠陥が存在しないこと、2)配線、特にAl系の配線の腐食を誘発する水分の浸透を防止できること、3)半導体基板界面に形成されたトランジスタ等の特性を劣化させるアルカリイオン、特にNa+イオンの浸透を防止できることである。 As characteristics required for this purpose, 1) a protective film itself pinhole, crack, the absence of micro defects, 2) lines, can be particularly prevented moisture penetration to induce corrosion of Al-based wiring, 3) semiconductor alkali ions that degrade the characteristics of a transistor or the like formed on the substrate interface is in particular possible to prevent the penetration of Na + ions. このような特性を有する保護膜としてはプラズマCVD法で形成するシリコン窒化膜、酸化シリコン窒化膜等が用いられる。 Silicon nitride film formed by plasma CVD as a protective film having such properties, a silicon oxynitride film or the like is used.
【0023】 [0023]
本願の第3発明は、更に、反射型液晶表示装置において、 下層配線層と、該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、該最上層間絶縁膜の平坦面上に積層され、 Al系材料に比べて硬度の大きい金属で形成され、厚さが0.5μm以下の所定パターンの最上配線層と、該最上配線層上に積層された、鏡面状平坦面を有するパシベーション膜と、該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットとを有するチップ、又は、 下層配線層と、該下層配線層上に設けられ、上面が平坦に形成され、且つシリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護性を有する最上層間絶縁膜と、該最上層間絶縁膜の平坦面上に積層され、 Al−Si合金に比較し The third aspect of the present invention may further provide a reflection type liquid crystal display device, and the lower wiring layer is laminated on the lower layer wiring layer, and the uppermost interlayer insulating film whose upper surface is formed flat, flat of top layer insulating film is laminated on the surface, it is formed of a metal having a large hardness as compared with the Al-based material, and the uppermost wiring layer of the following predetermined pattern thickness 0.5 [mu] m, was laminated on the outermost on the wiring layer, mirror-like flat surface and path Tsu Shibeshon film having, open the passivation film and the uppermost interlayer insulating film, the chip and a bonding pad to expose the lower wiring layer, or, a lower wiring layer, the lower layer wiring layer provided, the upper surface is formed flat, the uppermost interlayer insulation film having a chip protective of and consisting of a silicon nitride film or a silicon oxynitride film, is laminated on the flat surface of the top layer insulating film, the Al-Si alloy compared to 腐食に強い特性を有する材料からなる最上配線層と、該最上層間絶縁膜を開口して前記下層配線層を露出したボンディングパットとを有するチップと、該チップ上に配設された、該チップにより駆動される反射型の液晶部とを備えることにより、前記第4の課題を解決したものである。 And the uppermost wiring layer made of a material having high resistance to corrosion Te, a chip having a bonding pad exposed to the lower wiring layer open the top layer insulating film, disposed on the chip, the chip by providing a liquid crystal of the reflection type which is driven by, it is obtained by solving the fourth problem.
【0024】 [0024]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
第1発明の好ましい実施の形態では、薄く且つ鏡面状平坦面にする最上絶縁膜がパッシベーション膜であり、その下地となる最上配線層の段差を小さくするために、(1)最上層間絶縁膜をCMPにより平坦化し、(2)その上の最上配線層をAl系材料でなく、Al系材料に比べて硬度の大きい金属を、厚さが0.5μm以下の薄膜で形成する。 In a preferred embodiment of the first invention, a top insulating film is a passivation film for the thin and mirror-like flat surface, in order to reduce the step of the uppermost wiring layer composed its base, the (1) uppermost interlayer insulating film planarized by CMP, (2) the uppermost wiring layer thereon instead of Al-based material, a metal having a high hardness as compared with the Al-based material, thickness is formed by the following film 0.5 [mu] m.
【0025】 [0025]
又、パッシベーション膜を形成するためにCMPを行う際に、まず研磨する第2の絶縁膜に比べ十分研磨速度の小さい第1の絶縁膜を堆積し、その上に第2の絶縁膜を上記Al系材料に比べて硬度の大きい膜からなる薄層導電膜の膜厚の2倍程度堆積し、研磨速度の小さい第1の絶縁膜をストッパとして上記第2の絶縁膜をCMPで研磨する。 Further, when performing CMP to form a passivation film, a second small enough polishing rate compared with the insulating film a first insulating film to be polished is deposited first, second insulating film said Al thereon compared to the system material is deposited to about twice the thickness of the large consisting film thin conductive film hardness, the second insulating film is polished by CMP small first insulating film polishing rate as a stopper.
【0026】 [0026]
又、上記CMPを行った場合、被研磨面に微小な欠陥が入るため、パッシベーション膜の絶縁性を確保する上から、更にその上に薄い絶縁膜を堆積する。 Further, in the case of performing the CMP, since minute defects enters the polished surface, from the top to ensure the insulating passivation film, further depositing a thin insulating film is formed thereon. 又、このようにしてパッシベーション膜を形成する場合、上記最上配線層にはダイ・ボンディングができないため、下層配線層を引き出してボンディングパッドを形成する。 Further, when forming the thus passivation film, the said uppermost wiring layer because it can not die bonding, to form a bonding pad pull the lower wiring layer.
【0027】 [0027]
以下、図面を参照して、4層配線の場合に適用した、第1発明の、より具体的な実施形態を詳細に説明する。 Hereinafter, with reference to the drawings, and applied to the case of the four-layer wiring of the first invention will be described in detail more specific embodiments. なお、本発明は、半導体装置が有するチップの積層構造に特徴があるため、それに関係する配線工程を中心に説明する。 The present invention is, because of the characteristics to the laminated structure of the chip included in the semiconductor device, it will be mainly described wiring process related thereto. 又、ここでは、MOS型半導体装置を例にとるが、必ずしもその必要はない。 Also, here, take the MOS type semiconductor device as an example, but need not.
【0028】 [0028]
図1から図8までは、第1発明に係る第1実施形態である半導体チップの製造方法を説明するための部分断面図である。 FIGS. 1 to 8 are partial sectional views for explaining a semiconductor chip manufacturing method of a first embodiment according to the first aspect of the present invention. 図1には、素子を構成するソース・ドレイン等が作り込まれた、例えばSiの半導体基板110上に、LOCOS112を介して、第1層間絶縁膜114、第2層間絶縁膜116及び第3層間絶縁膜118が順に積層され、又、上記第1層間絶縁膜114上には、下層のゲート電極120に、ヴィアホールを介して第1配線層122が、又、第2層間絶縁膜116上に同様に第2配線層124が、それぞれ積層された状態で示してある。 FIG. 1 is built is the source-drain or the like constituting the element, on the example Si semiconductor substrate 110, via the LOCOS112, first interlayer insulating film 114, second interlayer insulating film 116 and the third interlayer insulating film 118 are laminated in this order, also, the on the first interlayer insulating film 114, the lower layer of the gate electrode 120, the first wiring layer 122 through the via hole, also on the second interlayer insulating film 116 the second wiring layer 124 in the same manner is, is shown in a state of being stacked respectively. ここでは、第3層間絶縁膜118を積層した工程までを示してある。 Here it is shown the steps until a laminate of the third interlayer insulating film 118.
【0029】 [0029]
なお、具体的には、第1層間絶縁膜114は、NSG(Non-doped Silicate Glass)と、その上のBPSG(Boron Phosphorous Silicate Glass)の2層(図示せず)からなり、第2、第3層間絶縁膜116、118は、いずれもTEOS(Tetra Ethyl Ortho Silicate )を原料にしてプラズマCVDで積層した酸化ケイ素膜(以下、p−TEOSとも記す)である。 Note that, specifically, the first interlayer insulating film 114, the NSG (Non-doped Silicate Glass), made of BPSG thereon (Boron Phosphorous Silicate Glass) 2 layers (not shown), second, third interlayer insulating film 116 and 118 are both TEOS (Tetra Ethyl Ortho Silicate) and in the raw material silicon oxide film obtained by laminating a plasma CVD (hereinafter, also referred to as a p-TEOS). 又、ゲート電極120はポリシリコン(p−Si)、第1、第2配線層122、124は、Al系材料であるAl−Si合金(但し、これに限定されない)で形成されている。 The gate electrode 120 of polysilicon (p-Si), first and second wiring layers 122, 124, Al-Si alloy is an Al-based material (however, but not limited to) are formed by. 次いで、図2に示すように、上記第3層間絶縁膜118上に第3層目のメタルとして、例えばAl−Siを堆積し、この第3層メタルを適当な方法でパターニングして、第3配線層126を形成する。 Then, as shown in FIG. 2, a third layer of metal on the third interlayer insulating film 118, for example, is deposited Al-Si, and patterning the third layer metal by a suitable method, third to form a wiring layer 126. なお、この第3配線層126は、その一部をボンディングパッド126Aとして利用するため、ボンディングをするのに十分な膜厚、例えば0.5μmにする。 Incidentally, the third wiring layer 126, for utilizing a part of a bonding pad 126A, sufficient thickness to bonding, for example, to 0.5 [mu] m. この図2に示す状態までは常法に従って製造することができる。 To the state shown in FIG. 2 can be manufactured in a conventional manner.
【0030】 [0030]
次に、図3に示す第4層間絶縁膜(最上層間絶縁膜)128を形成する。 Next, a fourth interlayer insulating film (the uppermost interlayer insulating film) 128 shown in FIG. これは、どのような方法で形成しても構わないが、例えば図2の状態にp−TEOSを1.4μm堆積し(図示せず)、この厚い酸化ケイ素をCMP法を用いて0.7μm研磨し、図3の破線で示した厚さにする。 This is may be formed by any method, for example, a p-TEOS to 1.4μm deposited on the state of FIG. 2 (not shown), the thick silicon oxide by CMP 0.7μm polished to a thickness indicated by a broken line in FIG. 次いで、その上にp−TEOSからなる絶縁膜128Aを更に0.2μm堆積し、CMPによる微小欠陥を被覆することにより、平坦面を有する第4層間絶縁膜128を形成する。 Then, thereon further 0.2μm depositing an insulating film 128A made of p-TEOS to, by coating the micro-defects caused by CMP, to form the fourth interlayer insulating film 128 having a flat surface. その後、常法により、ヴィアホール130を形成し、図3の状態にする。 Then, by a conventional method to form a via hole 130, a state of FIG.
【0031】 [0031]
なお、その際、第3配線層126のボンディングパッド126Aとなる領域(図中右側)の第4層間絶縁膜128には、ヴィアホールを形成しないようにする。 Note that this time, the fourth interlayer insulating film 128 in the region where the bonding pad 126A of the third wiring layer 126 (the right side in the drawing), so as not to form a via hole. 但し、場合によってはボンディングパッド126Aの領域にヴィアホールを形成しても構わないが、ここでは、後に行うCMPによるパッシベーション膜の平坦化のために、大きな領域の段差は望ましくないので形成していない。 However, in some cases although it is also possible to form a via hole in the area of ​​the bonding pads 126A, here, for planarization of the passivation film by CMP to be performed later, is not formed since the step of large areas is not desirable .
【0032】 [0032]
次に、第4配線層(最上配線層)として、Al系材料より硬度の大きい材料としてTiを0.03μm、引き続きその上にTiNを0.1μm堆積すると共に、適当な方法でパターニングし、図4に示すように第3配線層126に電気的に接続された第4配線層132を形成する。 Next, as a fourth wiring layer (uppermost wiring layer), a Ti as a material having a large hardness than the Al-based material 0.03 .mu.m, it continues while 0.1μm deposited TiN thereon and patterned by a suitable method, FIG. as shown in 4 to form a fourth wiring layer 132 electrically connected to the third wiring layer 126. その際、TiN/Ti膜はボンディングに適さないため、ボンディングパッド部分のTiN/Ti膜はエッチングして除いておく。 At that time, since the TiN / Ti film is not suitable for bonding, TiN / Ti film of the bonding pad portion is kept removed by etching.
【0033】 [0033]
次に、鏡面状平坦面を有する薄い最上絶縁膜としてパッシベーション膜を形成する。 Next, a passivation film as a thin uppermost insulating film having a mirror-like flat surface. そのために、まず、第1の絶縁膜134としてプラズマCVD法による窒化硅素膜(以下、p−SiNという)を0.3μm堆積し、引き続き第2の絶縁膜136としてp−TEOSを0.4μm程度堆積し、図5の状態にする。 Therefore, first, the first plasma CVD method using a silicon nitride film as the insulating film 134 (hereinafter, referred to as p-SiN) was 0.3μm deposited, subsequently 0.4μm about the p-TEOS as the second insulating film 136 deposited, a state of FIG.
【0034】 [0034]
次いで、CMPにより、上記p−TEOSを、例えば0.5μm研磨することにより、図6に示すように、p−TEOSで第1の絶縁膜134の凹部を埋めると共に、第4配線層132の上方の平坦部には第2の絶縁膜136が実質上無い状態にする。 Then, by CMP, the p-TEOS, for example, by 0.5μm polishing, as shown in FIG. 6, the fill recess of the first insulating film 134 at p-TEOS, over the fourth wiring layer 132 the flat portion of the second insulating film 136 is substantially in the absence. この工程では、第1の絶縁膜134のp−SiNは、p−TEOSに比べてCMPによる研磨レートが半分以下であるため、該第1の絶縁膜134を研磨時のストッパとして機能させることが可能となり、この機能により、p−SiNを主体とする膜厚がほぼ0.3μmの均一な平坦面をCMPにより安定して形成することができる。 In this step, p-SiN of the first insulating film 134, since the polishing rate by CMP in comparison with the p-TEOS is less than half, it is made to function first insulating film 134 as a stopper when polishing possible and will, by this function, a uniform flat surface of approximately 0.3μm film thickness mainly composed of p-SiN can be formed stably by CMP.
【0035】 [0035]
その後、図7に示すように、第3の絶縁膜138としてp−SiNを0.2μm堆積し、上記CMPにより生じた微小欠陥を被覆し、保護することにより、パッシベーション膜140が完成する。 Thereafter, as shown in FIG. 7, the p-SiN was 0.2μm deposited as a third insulating film 138, covering the microscopic defects caused by the CMP, by protecting passivation film 140 is completed.
【0036】 [0036]
以上の工程により、完全に平坦化された鏡面状の平坦面を有する、実質上p−SiNのみからなる約0.5μmの薄いパッシベーション膜140を形成できる。 Through the above steps, having a completely flattened mirror-like flat surface to form a thin passivation layer 140 of approximately 0.5μm consisting substantially only p-SiN. 酸化硅素膜の比誘電率は3.9程度、窒化硅素膜の比誘電率は7.5程度であるため、酸化膜厚換算すると0.5μm×3.9/7.5=0.26μm程度の薄いパッシベーション膜を形成することに相当する。 The dielectric constant of about 3.9 of the silicon oxide film, since the dielectric constant of the silicon nitride film is about 7.5, to the 0.5 [mu] m × 3.9 / 7.5 = 0.26 .mu.m approximately terms oxide thickness equivalent to form a thin passivation films.
【0037】 [0037]
次いで、図8に示すように、ボンディングパッド126A上の絶縁膜を開口する。 Then, as shown in FIG. 8, opening the insulating film on the bonding pad 126A. これは、第3の絶縁膜138であるp−SiN、第2の層間絶縁膜136であるp−TEOS、第1の絶縁膜134であるp−SiN及び第4層間絶縁膜128のp−TEOSの順にエッチングを行うことにより形成できる。 This, p-SiN which is the third insulating film 138, p-TEOS is a second interlayer insulating film 136, p-TEOS of the first insulating film 134 a is p-SiN and the fourth interlayer insulating film 128 of it can be formed by etching in order. 2番目のp−TEOSのエッチングは、ボンディングパッド部分の第1の絶縁膜134が堆積時に、僅かに窪んでいるため、その部分にCMP後にもp−TEOSが残っている可能性があるために行っている。 Etching the second p-TEOS, upon the first insulating layer 134 of the bonding pad portion is deposited, because it slightly recessed, because that may have remained p-TEOS even after CMP to that part Is going. なお、図8には、断面を表すのに使用した網かけの意味を併せて示した。 Incidentally, in FIG. 8, it is also shown the meaning of shading used to represent the cross-section.
【0038】 [0038]
以上詳述した如く、第1実施形態によれば、Al系材料に比べ硬さの大きい材料を最上配線層として用いたので、CMPの際に配線層の変形が生じにくいため、薄く且つ鏡面状の平坦性を持つパッシベーション膜140を安定して形成することができた。 As described in detail above, according to the first embodiment, since using a material having a large hardness than Al-based material as the uppermost wiring layer, the deformation of the wiring layer is less likely to occur during CMP, a thin and mirror-like the passivation film 140 having a flatness could be stably formed. 従って、パッシベーション膜140上に、例えば第4配線層132を一方の電極とするキャパシタを構成する場合には、両電極の間隔を狭く、しかも面方向に均一にすることが可能となるため、高精度のキャパシタを構成することが可能となる。 Therefore, on the passivation film 140, for example, in the case of a capacitor to the fourth wiring layer 132 to one of the electrodes, narrowing the distance between both the electrodes, and since it becomes possible to uniform in the surface direction, a high it is possible to configure the accuracy of the capacitor. 又、パッシベーション膜140の鏡面状平坦面を光の反射面として利用する場合には、完全な正反射を行わせることができる。 Further, the mirror-like flat surface of the passivation film 140 in the case of using as a light reflection surface can be made to perform a complete specular reflection.
【0039】 [0039]
なお、第1実施形態では、TiN/Ti膜を最上配線層として用いたが、これに限定されず、Ti、Cr、Co、Ni、Mo、W、Pt又はこれらのシリサイド又はこれらとその上に形成したTiNとの複合膜を用いることができる。 In the first embodiment uses the TiN / Ti film as the uppermost wiring layer is not limited to, Ti, Cr, Co, Ni, Mo, W, Pt, or silicide thereof or their and thereon the composite membrane of the formed TiN can be used.
【0040】 [0040]
具体的な寸法も、前述したものに限定されず、パッシベーション膜140の厚さは0.6μm以下、それを形成するための第1の絶縁膜134は0.4μm以下、第2の絶縁膜136は0.2〜0.5μm、第3の絶縁膜138は0.1〜0.3μmを好ましい範囲として挙げることができる。 Specific dimensions are not limited to those described above, the thickness of the passivation film 140 is 0.6μm or less, the first insulating film 134 for forming the same is 0.4μm or less, the second insulating film 136 it is 0.2 to 0.5 [mu] m, the third insulating film 138 may be mentioned as preferred range 0.1 to 0.3 [mu] m.
【0041】 [0041]
又、TiN/Tiからなる第4配線層132は、全体で0.1〜0.2μmが好ましく、その場合、TiNは0.07〜0.15μm、Tiは0.02〜0.05μmが好ましい。 The fourth wiring layer 132 made of TiN / Ti is preferably 0.1~0.2μm throughout, in which case, TiN is 0.07~0.15Myuemu, Ti is 0.02~0.05μm preferably .
【0042】 [0042]
又、パッシベーション膜140の厚さは、誘電率を基準にした酸化膜厚に換算して0.3μm以下にすることが望ましい。 The thickness of the passivation film 140, it is desirable to 0.3μm or less in terms of oxide film thickness relative to the dielectric constant.
【0043】 [0043]
以上、第1発明について具体的に説明したが、第1発明は、第1実施形態に示したものに限られるものでなく、その要旨を逸脱しない範囲で種々変更可能である。 Has been specifically described for the first invention, the first invention is not limited to those shown in the first embodiment, various modifications are possible without departing from the scope of the invention.
【0044】 [0044]
例えば、第1実施形態では、パッシベーション膜を対象に第1発明を説明したが、層間絶縁膜を対象にしてもよい。 For example, in the first embodiment, has been described first invention to a subject a passivation film, it may be directed to the interlayer insulating film. この場合、その層間絶縁膜上に電極を載せることにより、精度の良い容量素子を形成することができる。 In this case, by placing the electrodes on the interlayer insulating film can be formed with good capacitive element accuracy.
【0045】 [0045]
次に、第2発明の実施形態を詳細に説明する。 Next, an embodiment of the second invention.
【0046】 [0046]
図9〜18は、第2発明に係る第2実施形態の半導体チップを製造する工程の特徴を、その工程の順に示した要部断面図である。 Figure 9 to 18 is, the characteristics of the process of manufacturing the semiconductor chip of the second embodiment according to the second invention, is a fragmentary cross-sectional view shown in order of their process. 以下、これらの図に従って順次説明する。 Hereinafter will be sequentially described according to the figures.
【0047】 [0047]
図9に示すように、シリコン(Si)からなる半導体基板210上に通常の工程でMOSトランジスタを形成する。 As shown in FIG. 9, to form a MOS transistor on a semiconductor substrate 210 made of silicon (Si) in the usual process. この工程は、前記図21に示した従来の半導体チップの場合と実質的に同一で、半導体基板210上にLOCOS212が積層され、又、ソース・ドレイン間のゲート酸化膜上にはポリシリコン(p−Si)からなるゲート電極214が形成されている。 This step is substantially the same as the case of the conventional semiconductor chip shown in FIG. 21, LOCOS212 on the semiconductor substrate 210 are laminated, also is on the gate oxide film between the source and drain polysilicon (p gate electrode 214 made of -Si) is formed.
【0048】 [0048]
次いで、図10に示すように、第1層間絶縁膜216として、破線で示す、例えば1000〜2000ÅのNSG(Non Silicate Glass)を、引き続き4000〜8000ÅのBPSG(Boron Phosphorous Silicate Glass)を堆積し、表面段差を緩和するために、例えば900〜950℃で20〜60分間のアニールを施した後に、該第1層間絶縁膜216にコンタクトホール216Aを開口する。 Then, as shown in FIG. 10, a first interlayer insulating film 216, indicated by a broken line, for example 1000~2000Å of NSG (Non Silicate Glass), subsequently deposited 4000~8000Å of BPSG (Boron Phosphorous Silicate Glass), to mitigate surface step, for example after performing annealing 20-60 minutes at 900 to 950 ° C., a contact hole 216A in the first interlayer insulating film 216.
【0049】 [0049]
次いで、図11に示すように、上記第1層間絶縁膜216上に第1配線層218を、例えば0.4〜1.0μmのAl−Si合金層をスパッタ法により堆積させ、それを既知の方法でパターニングすることにより形成する。 Then, as shown in FIG. 11, the first wiring layer 218 is formed on the first interlayer insulating film 216, for example, the Al-Si alloy layer of 0.4~1.0μm is deposited by sputtering, it is known formed by patterning in the process.
【0050】 [0050]
引き続き、第2層間絶縁膜の形成を行う。 Subsequently, it performs the formation of the second interlayer insulating film. そのために、まず、図12に示すように、例えばTEOS(Tetra Ethyl Ortho Silicate )を原料とし、プラズマCVDにより堆積した酸化ケイ素膜(以下、p−TEOS膜と記す)220を約1.0〜2.0μmの厚さで形成する。 Therefore, first, as shown in FIG. 12, for example of TEOS (Tetra Ethyl Ortho Silicate) as a raw material, silicon oxide film deposited by plasma CVD (hereinafter, referred to as p-TEOS film) 220 about 1.0 to 2 It is formed to a thickness of .0μm. そして、CMP(Chemical Mechanical Polishing)法により、上記p−TEOS膜220に対して約0.5〜1.0μmの研磨を行うことにより、その表面を平坦化する(但し、平坦化した直後の状態は図示を省略してある)。 Then, by CMP (Chemical Mechanical Polishing), by performing the polishing of about 0.5~1.0μm respect to the p-TEOS film 220 to planarize the surface thereof (however, immediately after flattening state It is omitted from the illustration). このp−TEOS膜220の表面の平坦化は、完成後のチップ上に別の装置等を接着し、電気的に接続する場合に、表面を平坦にすることにより接触を確実にするために行っている。 Flattening the surface of the p-TEOS film 220 is conducted to adhere the another device such as on the completed chip, in the case of electrically connecting, to ensure contact by flattening the surface ing.
【0051】 [0051]
その後、平坦化された上記p−TEOS膜220に、チップ保護膜221として約0.2〜0.8μmのp−SiNを堆積することにより、図13に示すように、p−TEOS膜220とチップ保護膜221とからなる二層構造の第2層間絶縁膜(最上層間絶縁膜)222を形成する。 Thereafter, to the p-TEOS film 220 is planarized by depositing a p-SiN of about 0.2~0.8μm as a chip protection film 221, as shown in FIG. 13, a p-TEOS film 220 forming a second interlayer insulating film (the uppermost interlayer insulating film) 222 having a two-layer structure consisting of the chip protection film 221 Prefecture. ここで堆積したp−SiNは、通常の半導体でチップ保護膜として広く利用されている材料である。 Here p-SiN was deposited in a material that is widely used as a chip protection film in a conventional semiconductor.
【0052】 [0052]
このように、本実施形態においても、チップ保護膜221をp−SiNにより形成し、このチップ保護膜221より内側のチップ内部を保護するようにしている。 Thus, also in this embodiment, the chip protection film 221 is formed by p-SiN, so as to protect the inside of the internal chip from the chip protection film 221. 即ち、この保護膜221を積層することにより、第2層間絶縁膜にチップ保護性を付与している。 That is, by laminating the protective film 221, have granted chip protection on the second interlayer insulating film.
【0053】 [0053]
次いで、図14に示すように、上記第2層間絶縁膜222を貫通して第1配線層218に達するヴィアホール224を所定の位置に開口する。 Then, as shown in FIG. 14, to open a via hole 224 reaching the first wiring layer 218 through the second interlayer insulating film 222 in place.
【0054】 [0054]
その後、図15に示すように、第2配線層(最上配線層)226を形成する。 Thereafter, as shown in FIG. 15, to form a second wiring layer (uppermost wiring layer) 226. これは、上記第2層間絶縁膜222の表面全体と共にヴィアホール224の内部に約0.02〜0.1μmのTi(チタン)を、引き続きその上に約0.05〜0.20μmのTiN(窒化チタン)をそれぞれ堆積して、TiN/Tiの2層構造の導電膜を形成した後、更に、該導電膜を既知の方法でパターニングすることにより形成する。 This is the inside about 0.02~0.1μm of Ti of the via hole 224 with the entire surface of the second interlayer insulating film 222 (titanium), subsequently TiN about 0.05~0.20μm thereon ( titanium nitride) were deposited respectively, after forming a conductive film having a two-layer structure of TiN / Ti, is further formed by patterning the conductive film in a known manner.
【0055】 [0055]
本実施形態では、この第2配線層226を剥き出しのままの状態にする。 In the present embodiment, this second wiring layer 226 to remain bare. このように、TiN/Tiからなる導電膜を、チップ表面に剥き出しにする配線の材料として用いるのは、これがAl−Si合金等に比べて耐腐食性に優れるためである。 Thus, the conductive film made of TiN / Ti, for use as a material of the wiring to be exposed to the chip surface, this is because it is excellent in corrosion resistance as compared to the Al-Si alloy.
【0056】 [0056]
図15は、上記第2配線層226が形成された状態を示したもので、このようにすることにより、該第2配線層226と第1配線層218との導通が達成される。 15, the intended second wiring layer 226 indicates a state where it is formed, by doing so, the second wiring layer 226 is conductive between the first wiring layer 218 is achieved. 通常のチップであれば、最上配線層である上記第2配線層226の上に、例えばp−SiN等の保護膜となる絶縁膜を形成するが、本実施形態においては、このような保護膜を形成しない。 Ordinarily a chip, on said second wiring layer 226 is the uppermost wiring layer, for example, to form a protective film to become an insulating film such as p-SiN, in this embodiment, such a protective film do not form.
【0057】 [0057]
以上詳述した如く、本実施形態においては、最上配線層として耐腐食性に優れた材料からなる第2配線層226を形成し、且つ、その直下の第2層間絶縁膜222にチップ保護性を付与したので、チップ内部を確実に保護できると共に、第2配線層226が剥き出しの状態でも腐食を防止できることから、半導体装置の信頼性を確保できる上に、チップ上に他の部品や装置を直付けして電気的に接続することができる。 As described in detail above, in the present embodiment, to form a second wiring layer 226 made of a material excellent in corrosion resistance as the uppermost wiring layer, and a chip protective in the second interlayer insulating film 222 immediately below the since imparted was, together with the internal chip can be reliably protected, straight from the second wiring layer 226 can be prevented from corrosion even in bare state, on which can ensure the reliability of the semiconductor device, the other components or devices on the chip it can be electrically connected to put. このように、チップに直付けする装置(部品)としては、例えば、前記第2配線層226を電極として、誘電体反射膜を介して取付ける液晶を挙げることができる。 Thus, as the device directly attached to the chip (part), for example, the second wiring layer 226 as an electrode, it is a liquid crystal attaching via a dielectric reflective film.
【0058】 [0058]
従って、本実施形態によれば、チップ上に直接他の部品や装置を電気的に接続できる上に、耐腐食性に優れた信頼性の高い半導体装置を提供することができる。 Therefore, according to this embodiment, on which can be electrically connected directly other parts and devices on the chip, it is possible to provide a semiconductor device having high excellent reliability corrosion resistance.
【0059】 [0059]
この第2実施形態においては、最上配線層として用いる材料として、Tiとその上に形成したTiNとの2層膜を用いたが、本発明はこれに限定されず、他の材料を用いることができる。 In the second embodiment, as a material used as the uppermost wiring layer, was used a two-layer film of TiN formed thereon and Ti, the present invention is not limited to this, the use of other materials it can.
【0060】 [0060]
腐食は大きく分けると、乾蝕(主に酸化)と水溶液による腐食に別れる。 If corrosion is roughly, break up the corrosion by the aqueous solution and rotting of lumber (mainly oxidation). 金属の酸化のしやすさは、酸化物を作る時の自由エネルギーが目安となり、自由エネルギーが負になるほど酸化しやすい。 The ease of oxidation of the metal, the free energy of the time to make the oxide becomes a standard, easily oxidized as the free energy is negative. この値がAlより大きく酸化しにくい金属としてはTi、Cr、Co、Ni、Mo、Ag、W、Pt、Au等が上げられる。 The large hardly oxidized metal than this value Al Ti, Cr, Co, Ni, Mo, Ag, W, Pt, Au and the like. 水溶液による腐食は、金属原子がイオンとして溶出して生じる。 Corrosion by the aqueous solution is a metal atom occurs eluted as ions. 2つの金属を電解液中におき電気的に接続すると、陽極側の金属はイオン化して陰極側へ移動し、陽極側に電離によって生じた電子は外部接続を通じて陰極側に流れ、水素イオンを還元してOH−イオンを生じる。 When two metal electrically connects placed in the electrolytic solution, the anode side of the metal is moved ionized to the cathode side, electrons generated by the ionization at the anode side flows to the cathode side through an external connection, the reduction of hydrogen ions cause to OH- ions. 電子を陽極から陰極へ移すに要する仕事はこの反応に伴う自由エネルギーの変化ΔGであり、ΔGは標準電極電位Eに比例し、金属が陽極的なものほど腐食されやすい。 The change .DELTA.G of free energy work required to move the electrons from the anode to the cathode due to this reaction, .DELTA.G is proportional to the standard electrode potential E, likely metal is corroded as those of anodically. このイオン化傾向を示すEの値が、Alより小さく腐食しにくい金属としては、Ti、Cr、Co、Ni、Mo、Ag、W、Pt、Au等がある。 The value of E indicating the ionization tendency, the smaller the corrosion hardly metals than Al, is Ti, Cr, Co, Ni, Mo, Ag, W, Pt, Au and the like. よって第2実施形態の腐食に強い材料としてこれらの金属を用いることができる。 Thus, it is possible to use these metals as a strong material corrosion of the second embodiment.
【0061】 [0061]
ここで、第2実施形態においては、第1実施形態と異なり、最上配線層を形成した後は、CMP工程を用いることがないので、AgやAuの柔らかい金属を用いても不都合はない。 Here, in the second embodiment, unlike the first embodiment, after forming the uppermost wiring layer, since no use of CMP process, no inconvenience with a soft metal having Ag or Au. 又、TiNやWは腐食に非常に強い材料であるので、前記金属に限らず、例えばAl系材料等を含めた配線の少なくとも上表面がTiN若しくはWで覆われているものも用いることができる。 Further, since TiN and W is a very strong material to corrosion, not limited to the metal, it can also be used such as those in which at least the upper surface of the wiring including the Al-based materials is covered with TiN or W .
【0062】 [0062]
次に、第2発明に係る第3実施形態について説明する。 Next, a description of a third embodiment according to the second invention.
【0063】 [0063]
図16は、第3実施形態の半導体チップを製造する工程の1つを示す部分断面図であり、この断面図の状態は、前記第2実施形態の第2配線層226の上に、更に酸化ケイ素からなる通常の絶縁膜228を、既知の方法により積層した工程に当る。 Figure 16 is a partial sectional view showing one of the steps of manufacturing the semiconductor chip of the third embodiment, the state of the cross section is on the second wiring layer 226 of the second embodiment, further oxidation the usual insulating film 228 made of silicon, hits the steps laminated by known methods.
【0064】 [0064]
上記工程の後、前記絶縁膜228を、既知の方法により第2配線層と実質上同一の高さまでエッチバックし、該第2配線層226のパターニングの結果生じている段差をも、残存絶縁膜228Aにより平坦にすることにより、図17に示す断面形状を有する第3実施形態の半導体チップとする。 After the step, the insulating film 228, and etched back by a known method up to the second wiring layer and the substantially same height, also a step that resulting from the patterning of the second wiring layer 226, the remaining insulating film by flattened by 228A, the semiconductor chip of the third embodiment having the cross-sectional shape shown in FIG. 17.
【0065】 [0065]
本実施形態においては、基本的には上記第2配線層226の上には、ヴィアホール224の上方を除き、絶縁膜228Aが存在していない。 In the present embodiment, basically on the second wiring layer 226, except for the upper via hole 224, not insulating film 228A is present. 但し、この場合も他の装置等と電気的に接続できるならば、多少の絶縁膜が上記第2配線層226上に残っていても差し支えはない。 However, if this case also other devices such as electrically connected, some of the insulating film is not safe to remain on the second wiring layer 226.
【0066】 [0066]
図18は、第2発明に係る第4実施形態の半導体チップの要部構成を示す部分断面図であり、このチップは、前記図15に示した第2実施形態のチップにボンディングパッド230を追加した構成になっている。 Figure 18 is a partial sectional view showing a configuration of a main part of a semiconductor chip of a fourth embodiment according to the second invention, the chip, additional bonding pads 230 on the chip in the second embodiment shown in FIG. 15 It has become the configuration. なお、この図18には、断面図を表わすのに使用した網掛の意味も合せて示してある。 Note that FIG. 18 is shown together meaning of shaded used to represent a cross-sectional view.
【0067】 [0067]
本実施形態では、第2実施形態と同様に、外部との電気的信号のやり取りを、チップの最上配線層を剥き出しにし、外部の他の装置と直接電気的に接続させることを想定しているが、それに加えて、通常のチップと同様のワイヤボンディングを行うことができるようにもしてある。 In the present embodiment, as in the second embodiment, the exchange of electric signals with the outside, to expose the uppermost wiring layer of the chip, it is assumed that to another external device and electrically connected directly but in addition, it is also to be able to perform the same wire bonding and normal chip. 但し、最上配線層である前記第2配線層226を構成するTiN/Tiではボンディングは困難であるため、下層の第1配線層を形成する際に、ボンディングパッド部分の金属層を同時に形成しておき、その上方の第2層間絶縁膜222を開口してボンディングパッド230を形成している。 However, since the uppermost wiring layer in which the TiN / Ti bonding in forming the second wiring layer 226 is difficult, at the time of forming the first wiring layer of the lower layer, to form the metal layer of the bonding pad portions at the same time Place, to form a bonding pad 230 and opens the second interlayer insulating film 222 thereabove.
【0068】 [0068]
以上、第2発明について具体的に説明したが、第2発明は、前記第2乃至第4実施形態に示したものに限られるものでなく、その要旨を逸脱しない範囲で種々変更可能である。 Has been specifically described second invention, the second invention, the second through not limited to those shown in the fourth embodiment, various modifications are possible without departing from the scope of the invention.
【0069】 [0069]
例えば、前記実施形態では、第2層間絶縁膜222を構成するp−TEOS膜220が前記CMP法により平坦化されている場合を示したが、これに限定されず、必ずしも研磨しなくてもよい。 For example, in the above embodiment, the p-TEOS film 220 constituting the second interlayer insulating film 222 shows a case that has been planarized by the CMP method is not limited to this, it is not necessarily polished .
【0070】 [0070]
又、第2層間絶縁膜222にチップ保護性を付与するために、その表面にチップ保護膜221を被せた場合を示したが、該第2層間絶縁膜222全体を、チップ保護性を有する材料で形成するようにしてもよい。 Further, a material having for imparting chip protection on the second interlayer insulating film 222, there is shown the case where covered chip protection film 221 on its surface, the entire second interlayer insulating film 222, the chip protection in may be formed.
【0071】 [0071]
次に、第3発明に係る第5実施形態を詳細に説明する。 Next, a description will be given of a fifth embodiment of the third invention.
【0072】 [0072]
図19は、第5実施形態の反射型液晶表示装置の構成を示す断面図である。 Figure 19 is a sectional view showing the structure of a reflection type liquid crystal display device of the fifth embodiment.
【0073】 [0073]
本実施形態において、例えばP型シリコンの半導体基板310には、例えば埋込エピタキシャルによりP+埋込領域312とN+埋込領域314が形成され、その上に、それぞれPウエル316とNウエル318が形成されている。 In the present embodiment, for example, a semiconductor substrate 310 of P-type silicon, for example by filling epitaxial been P + buried region 312 and the N + buried region 314 is formed, thereon is P-well 316 and N-well 318, respectively formed It is. 該Pウエル316とNウエル318は、例えばLOCOS320で分離されている。 The P-well 316 and N-well 318 are separated, for example LOCOS320. 各ウエル316、318上には、それぞれ、ソース領域322、ドレイン領域324及びゲート電極326を形成することにより、高耐圧のトランジスタがマトリクス状に形成されている。 On each well 316, 318, respectively, the source region 322, by forming the drain region 324 and gate electrode 326, the transistor of the high withstand voltage is formed in a matrix.
【0074】 [0074]
該トランジスタ部分を覆う第1層間絶縁膜330上には、例えばアルミニウム(Al)系材料の第1配線層332が形成されている。 On the first interlayer insulating film 330 covering the transistor portion, for example, a first wiring layer 332 of aluminum (Al) material is formed. 該第1配線層332を覆う第2層間絶縁膜334上には、例えばAl系材料の第2配線層336が形成されている。 On the second interlayer insulating film 334 covering the first wiring layer 332, for example, the second wiring layer 336 of Al-based material is formed. 該第2配線層336を覆う第3層間絶縁膜338上には、例えばAl系材料の第3配線層340が形成されている。 On the third interlayer insulating film 338 covering the second wiring layer 336, for example, the third wiring layer 340 of Al-based material is formed. 該第3配線層340を覆う第4層間絶縁膜(最上層間絶縁膜)342の表面は、第1発明によりCMP法で研磨して平坦化されると共に、第2発明によりチップ保護性が持たされ、その上には、第2発明により、例えばTiN/Ti材料の第4配線層(最上配線層)344が形成されている。 Surface of the fourth interlayer insulating film (the uppermost interlayer insulating film) 342 covering the third wiring layer 340, while being flattened by polishing by CMP by first invention, the chip protection is Motasa the second invention , on its, by the second invention, for example, the fourth wiring layer of the TiN / Ti material (uppermost wiring layer) 344 is formed. この第4配線層344は、チップ上に配置される液晶の画素電極層となっており、その上には、チップ保護膜(第1発明の最上絶縁膜)346を形成することができる。 The fourth wiring layer 344 is a liquid crystal of the pixel electrode layer disposed on the chip, on its, can form 346 (uppermost insulating film of the first invention) chip protection film. 又、第2発明の実施形態のように、TiNは腐食に強い材料であるので、チップ保護膜を形成しなくてもよい。 Also, as in the embodiment of the second invention, since the TiN is a strong material corrosion, it is not necessary to form the chip protection film. 更に、第3実施形態のように最上配線層344を形成後に、酸化ケイ素等の絶縁膜を堆積し、該絶縁膜を最上配線層と実質上同一の高さまで除去し、該最上層配線間に該絶縁膜を形成することによってチップ表面を平坦化してもよい。 Further, after forming the uppermost wiring layer 344 as in the third embodiment, depositing an insulating film such as silicon oxide, to remove the insulating film to the uppermost wiring layer and substantially the same height, between the top layer wiring it may be flattened tip surface by forming the insulating film.
【0075】 [0075]
前記半導体基板310から、このチップ保護膜346まで(又はチップ保護膜を形成しないときは第4配線層344迄)に液晶駆動用のチップ348が構成されており、このチップ348の上に液晶部350が配置される。 Wherein the semiconductor substrate 310 is configured chip 348 for driving the liquid crystal by the chip protection film 346 (or until the chip protection film fourth wiring layer 344 when forming no), the liquid crystal unit on the chip 348 350 is placed. 該液晶部350は具体的には、鏡面仕上げされたチップ348の保護膜(又は第4配線層344)上に形成される、入射光を反射するための、反射面が平坦化された誘電体反射膜352と、その上に間隔をあけて配置される透明電極354と、前記誘電体反射膜352と透明電極354との間に封入された液晶356と、前記透明電極器354上に配置される液晶保護用のガラス358を用いて構成されている。 The The liquid crystal unit 350 is specifically formed on the protective film of the mirror-finished chips 348 (or the fourth wiring layer 344), for reflecting incident light, the reflecting surface is planarized dielectric a reflective film 352, a transparent electrode 354 is spaced thereon, a liquid crystal 356 sealed between the dielectric reflection film 352 and the transparent electrode 354 is disposed on the transparent electrode 354 It is constructed using a glass 358 for a liquid crystal protection that. ここで誘電体反射膜352は、例えば電子ビーム蒸着法で形成した酸化チタンが用いられる。 Here dielectric reflection film 352, the titanium oxide is used which is formed for example by electron beam evaporation. 酸化チタンは屈折率が高く、光の反射膜として用いるのには好適であるが、多孔質な膜であり、又絶縁性も悪くチップ保護膜としての機能は持たない。 Titanium oxide has high refractive index, but for use as a reflective film of light is preferred, a porous membrane, and no function as a bad chip protective film is also insulating.
【0076】 [0076]
この液晶表示装置においては、ガラス表面から矢印A方向に入射するS偏光の入射光を、平坦化された誘電体反射膜352で再び表面方向に反射する際に、S+P偏光の反射光の強度を、チップ348に画素毎にマトリクス状に形成されたトランジスタの駆動状態を変化させることにより液晶の配列状態を変えて変化させ、画像を形成するようにされている。 In this liquid crystal display device, incident light S-polarized light incident from the glass surface in the direction of the arrow A, when reflected on the surface direction again in the dielectric reflecting film 352 having a flattened, the intensity of the reflected light of S + P-polarized light , varied by changing the arrangement of liquid crystal by changing the driving state of the transistor formed in each pixel in a matrix in chips 348 and is adapted to form an image.
【0077】 [0077]
第1、第2発明が採用されたチップ348以外の構成及び作用は、公知のSiチップベースド液晶と同じであるので、詳細な説明は省略する。 First, configuration and operation other than the chip 348 in which the second invention is employed is the same as the known Si chip base de LCD, a detailed description thereof will be omitted.
【0078】 [0078]
なお、本実施形態においては、第1、第2発明が、反射型液晶表示装置に適用されていたが、第1、第2発明の適用対象は、これに限定されない。 In the present embodiment, first, second invention has been applied to the reflective liquid crystal display device, first, the application of the second invention is not limited thereto.
【0079】 [0079]
【発明の効果】 【Effect of the invention】
第1発明によれば、最上配線層上に、薄く且つその表面が極めて平坦な鏡面状平坦面を有する絶縁膜が形成されている半導体チップを提供することができる。 According to the first invention, the uppermost wiring layer, thin and can be the surface to provide a semiconductor chip having an insulating film is formed to have a very flat mirror-like flat surface.
【0080】 [0080]
又、第2発明によれば、チップに直接他の部品や装置を電気的に接続させることができ、しかもチップ内部が十分に保護されている耐腐食性に優れた半導体チップを提供することができる。 Further, according to the second invention, chips other components or devices can be electrically connected directly to, yet to provide a semiconductor chip having excellent corrosion resistance inside the chip is sufficiently protected it can.
【0081】 [0081]
更に、第3発明によれば、チップと一体的に形成された反射型液晶表示装置を提供することができる。 Furthermore, according to the third invention, it is possible to provide a reflection type liquid crystal display device which is formed chip integrally.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1実施形態で、第3層間絶縁膜までを形成した工程を示す部分断面図【図2】第1実施形態で、第3配線を形成した工程を示す部分断面図【図3】第1実施形態で、第4(最上)層間絶縁膜を形成し、その表面を平坦化させ且つヴィアホールを形成した工程を示す部分断面図【図4】第1実施形態で、第4(最上)配線層を形成した工程を示す部分断面図【図5】第1実施形態で、第1及び第2の絶縁膜を形成した工程を示す部分断面図【図6】第1実施形態で、第2の絶縁膜を研磨した工程を示す部分断面図【図7】第1実施形態で、第3の絶縁膜を形成した工程を示す部分断面図【図8】第1実施形態で、ボンディングパッド部の窓明けを形成した工程を示す部分断面図【図9】本発明の第2実施形態で、MOSトラ [1] In the first embodiment of the present invention, in partial cross-sectional view showing a step of forming up to the third interlayer insulating film [2] first embodiment, partial cross-sectional view showing a step of forming the third wiring [3] in the first embodiment, in the fourth (uppermost) interlayer insulating film is formed, partial cross-sectional view showing a step of forming a and via holes to flatten the surface thereof [Fig 4] first embodiment, 4 (top) partial cross-sectional view showing the step of forming the wiring layer [5] in the first embodiment, partial cross-sectional view [FIG. 6] first embodiment showing a step of forming the first and second insulating film form, in partial cross-sectional view illustrating a process of polishing the second insulating film 7 first embodiment, partial cross-sectional view showing a third insulating film formed was step [8] in the first embodiment , partial cross-sectional view showing a step of forming a window dawn of the bonding pad portion in the second embodiment of the present invention; FIG, MOS tiger ジスタを形成した工程を示す部分断面図【図10】第2実施形態で、第1層間絶縁膜を形成した工程を示す部分断面図【図11】第2実施形態で、第1配線層を形成した工程を示す部分断面図【図12】第2実施形態で、第2層間絶縁膜形成用のp−TEOS膜を堆積した工程を示す部分断面図【図13】第2実施形態で、第2層間絶縁膜の平坦面上にチップ保護膜を形成した工程を示す部分断面図【図14】第2実施形態で、第2層間絶縁膜にヴィアホールを形成した工程を示す部分断面図【図15】第2実施形態の半導体チップの要部を示す部分断面図【図16】本発明の第3実施形態における一製造工程を示す部分断面図【図17】第3実施形態の半導体装置の要部を示す部分断面図【図18】本発明の第4実施形態の半導体装置の Partial cross-sectional view showing the formed step to register [10] In the second embodiment, partial cross-sectional view showing a step of forming a first interlayer insulating film 11 in the second embodiment, a first wiring layer , partial cross-sectional view showing a step [12] in the second embodiment, partial cross-sectional view showing the step of depositing a p-TEOS film for the second interlayer insulating film formed [13] in the second embodiment, the second partial cross sectional view showing a step of forming the chip protection film on the flat surface of the interlayer insulating film 14 is a second embodiment, partial cross-sectional view showing a step of forming a via hole in the second interlayer insulating film [15 ] main portion of a semiconductor device of the third partial sectional view showing a manufacturing step in an embodiment [17] third embodiment of the second partial cross-sectional view showing the main part of an embodiment of the semiconductor chip [16] the present invention partial cross-sectional view showing the Figure 18 of the semiconductor device of the fourth embodiment of the present invention 部を示す部分断面図【図19】本発明の第5実施形態の反射型液晶表示装置の要部を示す部分断面図【図20】従来法の問題点を説明するための部分断面図【図21】従来の半導体装置の要部を示す部分断面図【符号の説明】 Partial cross-sectional view showing a part 19 a partial cross-sectional view for explaining a problem of the reflection type partial cross-sectional view showing the main portion of the liquid crystal display device [20] Conventional methods of the fifth embodiment of the present invention FIG. 21 is a partial cross-sectional view showing a main portion of a conventional semiconductor device [description of symbols]
110、210、310…半導体基板112、212、320…LOCOS 110, 210, 310 ... semiconductor substrate 112,212,320 ... LOCOS
114、216、330…第1層間絶縁膜116、334…第2層間絶縁膜118、338…第3層間絶縁膜120、214、326…ゲート電極122、218、332…第1配線層124、226、336…第2配線層126、340…第3配線層126A、230…ボンディングパッド128、222、342…最上層間絶縁膜130、224…ヴィアホール132、226、344…最上配線層134…第1の絶縁膜136…第2の絶縁膜138…第3の絶縁膜140…パッシベーション膜(最上絶縁膜) 114,216,330 ... first interlayer insulating film 116,334 ... second interlayer insulating film 118,338 ... third interlayer insulating film 120,214,326 ... gate electrode 122,218,332 ... first wiring layer 124,226 , 336 ... second wiring layer 126,340 ... third wiring layers 126A, 230 ... bonding pad 128,222,342 ... uppermost interlayer insulating film 130,224 ... via holes 132,226,344 ... uppermost wiring layer 134 ... first the insulating film 136 ... second insulating film 138 ... third insulating film 140 ... passivation film (uppermost insulating film)
220…P−TEOS膜221、346…チップ保護膜228…絶縁膜348…チップ350…液晶部354…液晶 220 ... P-TEOS film 221,346 ... chip protective layer 228: insulating film 348 ... chip 350 ... LCD unit 354 ... liquid crystal

Claims (14)

  1. 半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において、 In a semiconductor device having a chip in which a plurality of insulating films and wiring layers are stacked on a semiconductor substrate,
    下層配線層と、 And the lower wiring layer,
    該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、 Laminated on the lower layer wiring layer, and the uppermost interlayer insulating film whose upper surface is formed flat,
    該最上層間絶縁膜の平坦面上に積層され、 Al系材料に比べて硬度の大きい金属で形成され、厚さが0.5μm以下の所定パターンの最上配線層と、 Laminated on the flat surface of the top layer insulating film is formed of a metal having a large hardness as compared with the Al-based material, and the uppermost wiring layer of a predetermined pattern is less 0.5μm thick,
    該最上配線層上に積層された、鏡面状平坦面を有するパシベーション膜と、 Stacked on the outermost on the wiring layer, and path Tsu Shibeshon film having a mirror-like flat surface,
    該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットと、 Open the passivation film and the uppermost interlayer insulating film, and the bonding pad to expose the lower wiring layer,
    が形成されていることを特徴とする半導体装置。 The semiconductor device characterized by but are formed.
  2. 前記最上配線層が、Ti、Cr、Cu、Ni、Mo、W、Pt、又は、これらのシリサイド、又は、これらとその上に形成したTiNとの複合膜のいずれかで形成されていることを特徴とする請求項1記載の半導体装置。 The uppermost wiring layer, Ti, Cr, Cu, Ni , Mo, W, Pt, or a silicide thereof, or by being formed in one of the composite film of these and formed thereon TiN the semiconductor device according to claim 1, wherein.
  3. 前記最上配線層が、Ti上にTiNを堆積したTiN/Ti膜で形成されていることを特徴とする請求項1記載の半導体装置。 The uppermost wiring layer, the semiconductor device according to claim 1, characterized in that it is formed by TiN / Ti film was deposited TiN on Ti.
  4. 下層配線層と、 And the lower wiring layer,
    該下層配線層上に積層され、上面が平坦に形成された最上層間絶縁膜と、 Laminated on the lower layer wiring layer, and the uppermost interlayer insulating film whose upper surface is formed flat,
    該最上層間絶縁膜の平坦面上に積層され、 Al系材料に比べて硬度の大きい金属で形成され、厚さが0.5μm以下の所定パターンの最上配線層と、 Laminated on the flat surface of the top layer insulating film is formed of a metal having a large hardness as compared with the Al-based material, and the uppermost wiring layer of a predetermined pattern is less 0.5μm thick,
    該最上配線層上に積層された、鏡面状平坦面を有するパシベーション膜と Stacked on the outermost on the wiring layer, and path Tsu Shibeshon film having a mirror-like flat surface,
    該パッシベーション膜及び最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットとを有するチップと、 Open the passivation film and the uppermost interlayer insulating film, and a chip having a bonding pad to expose the lower wiring layer,
    該チップ上に配設された、該チップにより駆動される反射型の液晶部と、 Disposed on the chip, and the reflective liquid crystal portion of which is driven by the chip,
    を備えたことを特徴とする反射型液晶表示装置。 Reflection type liquid crystal display device characterized by comprising a.
  5. 前記最上配線層が、Ti、Cr、Cu、Ni、Mo、W、Pt、又は、これらのシリサイド、又は、これらとその上に形成したTiNとの複合膜のいずれかで形成されていることを特徴とする請求項4記載の反射型液晶表示装置。 The uppermost wiring layer, Ti, Cr, Cu, Ni , Mo, W, Pt, or a silicide thereof, or by being formed in one of the composite film of these and formed thereon TiN reflection type liquid crystal display device according to claim 4, wherein.
  6. 半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置において、 In a semiconductor device having a chip in which a plurality of insulating films and wiring layers are stacked on a semiconductor substrate,
    下層配線層と、 And the lower wiring layer,
    該下層配線上に設けられた、シリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護膜を含む最上層間絶縁膜と、 Provided on the lower layer wiring, and the uppermost interlayer insulating film including a chip protection film made of a silicon nitride film or a silicon oxynitride film,
    該最上層間絶縁膜上に設けられた、Al−Si合金に比較して腐食に強い材料からなる最上配線層と、 Provided on the uppermost insulating layer, and the uppermost wiring layer made of a material resistant to corrosion compared to the Al-Si alloy,
    該最上層間絶縁膜を開口して、前記下層配線層を露出させたボンディングパットと、 Open the top layer insulating film, and the bonding pad to expose the lower wiring layer,
    を有することを特徴とする半導体装置。 Wherein a has a.
  7. 前記最上配線層が、Ti、Cr、Co、Ni、Mo、Ag、W、Pt、Au、TiNのいずれかからなることを特徴とする請求項6記載の半導体装置。 The uppermost wiring layer, Ti, Cr, Co, Ni , Mo, Ag, W, Pt, Au, a semiconductor device according to claim 6, characterized in that it consists of one of TiN.
  8. 前記最上配線層の上表面が、TiNもしくはWで覆われていることを特徴とする請求項6記載の半導体装置。 The upper surface of the uppermost wiring layer, the semiconductor device according to claim 6, characterized in that it is covered with TiN or W.
  9. 前記最上配線層を電極として、前記チップ上に直付けした他の部品や装置と電気的に接続することを特徴とする請求項6乃至8のいずれかに記載の半導体装置。 The uppermost wiring layer as an electrode, a semiconductor device according to any one of claims 6 to 8, characterized in that the direct mounting the other components and devices electrically connected on the chip.
  10. 下層配線層と、 And the lower wiring layer,
    該下層配線層上に設けられ、上面が平坦に形成され、且つシリコン窒化膜もしくは酸化シリコン窒化膜からなるチップ保護性を有する最上層間絶縁膜と、 Provided on the lower layer wiring layer, the upper surface is formed flat, the uppermost interlayer insulation film having a chip protective of and consisting of a silicon nitride film or a silicon oxynitride film,
    該最上層間絶縁膜の平坦面上に積層され、 Al−Si合金に比較して腐食に強い特性を有する材料からなる最上配線層と Laminated on the flat surface of the top layer insulating film, and the uppermost wiring layer made of a material having high resistance to corrosion in comparison with Al-Si alloy,
    該最上層間絶縁膜を開口して前記下層配線層を露出したボンディングパットとを有するチップと、 A chip having a bonding pad exposed to the lower wiring layer open the top layer insulating film,
    該チップ上に配設された、該チップにより駆動される反射型の液晶部と、 Disposed on the chip, and the reflective liquid crystal portion of which is driven by the chip,
    を備えたことを特徴とする反射型液晶表示装置。 Reflection type liquid crystal display device characterized by comprising a.
  11. 前記最上配線層が、Ti、Cr、Co、Ni、Mo、Ag、W、Pt、Au、TiNのいずれかからなることを特徴とする請求項10記載の反射型液晶表示装置。 The uppermost wiring layer, Ti, Cr, Co, Ni , Mo, Ag, W, Pt, Au, reflective liquid crystal display device according to claim 10, characterized in that consisting of either TiN.
  12. 前記最上配線層の上表面が、TiNもしくはWで覆われていることを特徴とする請求項10記載の反射型液晶表示装置。 The upper surface of the uppermost wiring layer, the reflection type liquid crystal display device according to claim 10, characterized in that is covered with TiN or W.
  13. 半導体基板上に複数の絶縁膜と配線層が積層形成されたチップを有する半導体装置の製造方法において、 The method of manufacturing a semiconductor device having a chip in which a plurality of insulating films and wiring layers are stacked on a semiconductor substrate,
    基板上に下層配線層を形成する工程と、 Forming a lower wiring layer on a substrate,
    該下層配線層上に堆積させた絶縁材料を平坦化して最上層間絶縁膜を形成する工程と、 Forming an uppermost interlayer insulating film an insulating material deposited on the lower layer wiring layer is planarized,
    該最上層間絶縁膜の平坦面上に、Al系材料に比べて硬度の大きい金属で形成され、厚さが0.5μm以下の所定パターンの最上配線層を形成する工程と、 On the flat surface of the top layer insulating film is formed of a metal having a large hardness as compared with the Al-based material, a step of thickness to form the uppermost wiring layer of the following predetermined pattern 0.5 [mu] m,
    該最上配線層上の基板全体に絶縁膜を堆積し、CMP法によって研磨することにより 、鏡面状平坦面を有する最上絶縁膜を形成する工程と、 Depositing an insulating film on the entire substrate on outermost on the wiring layer by polishing by CMP, forming an uppermost insulating film having a mirror-like flat surface,
    該最上絶縁膜及び最上層間絶縁膜を開口して、前記下層配線層が露出したボンディングパットを形成する工程と、 Open the outermost on the insulating film and the uppermost interlayer insulating film, forming a bonding pad of the lower wiring layer is exposed,
    を有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by having a.
  14. 前記最上配線層を、Ti、Cr、Cu、Ni、Mo、W、Pt、又は、これらのシリサイド、又は、これらとその上に形成したTiNとの複合膜のいずれかで形成することを特徴とする請求項13記載の半導体装置の製造方法。 The uppermost wiring layer, Ti, Cr, Cu, Ni , Mo, W, Pt, or a silicide thereof, or a feature that formed in one of the composite film of these and formed thereon TiN the method according to claim 13 wherein.
JP18494697A 1996-07-12 1997-07-10 Semiconductor device, its manufacturing method and a reflection type liquid crystal display device Expired - Lifetime JP4222525B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP8-183152 1996-07-12
JP18315296 1996-07-12
JP8-189037 1996-07-18
JP18903796 1996-07-18
JP18494697A JP4222525B2 (en) 1996-07-12 1997-07-10 Semiconductor device, its manufacturing method and a reflection type liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18494697A JP4222525B2 (en) 1996-07-12 1997-07-10 Semiconductor device, its manufacturing method and a reflection type liquid crystal display device

Publications (2)

Publication Number Publication Date
JPH1092811A JPH1092811A (en) 1998-04-10
JP4222525B2 true JP4222525B2 (en) 2009-02-12

Family

ID=27325259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18494697A Expired - Lifetime JP4222525B2 (en) 1996-07-12 1997-07-10 Semiconductor device, its manufacturing method and a reflection type liquid crystal display device

Country Status (1)

Country Link
JP (1) JP4222525B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008032780A (en) * 2006-07-26 2008-02-14 Seiko Epson Corp Method for manufacturing electro-optical device, and electro-optical device, and electronic apparatus
KR100889553B1 (en) * 2007-07-23 2009-03-23 주식회사 동부하이텍 System in package and method for fabricating the same
JP5291917B2 (en) * 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
JP2015114433A (en) * 2013-12-10 2015-06-22 富士通セミコンダクター株式会社 Semiconductor device and method for manufacturing semiconductor device
JP6493955B2 (en) * 2014-10-09 2019-04-03 ラピスセミコンダクタ株式会社 The method of manufacturing a semiconductor device and a semiconductor device

Also Published As

Publication number Publication date
JPH1092811A (en) 1998-04-10

Similar Documents

Publication Publication Date Title
CN101026120B (en) Semiconductor device
JP3916334B2 (en) Thin film transistor
JP4401874B2 (en) Semiconductor device
CN1156903C (en) Manufacture of semiconductor device
US6476491B2 (en) Semiconductor device having a multilayer wiring structure and pad electrodes protected from corrosion and method for fabricating the same
US5036383A (en) Semiconductor device having an improved bonding pad
JP4801296B2 (en) Semiconductor device and manufacturing method thereof
KR100293760B1 (en) Ito film contact structure, tft substrate and manufacture thereof
KR101344146B1 (en) A method for fabricating a semiconductor integrated circuit device and a semiconductor integrated circuit device
CN1309070C (en) Semiconductor device and its manufacturing method
EP0111823B1 (en) Compressively stressed titanium metallurgy for contacting passivated semiconductor devices
US6297563B1 (en) Bonding pad structure of semiconductor device
KR100412179B1 (en) Semiconductor device
CN1189930C (en) Weld interface with mechanical strengthened and its method
CN100505225C (en) Connected pad structure
JP3540302B2 (en) Semiconductor device and manufacturing method thereof
KR100267105B1 (en) A semiconductor device having a multi-layer pad and a method of manufacturing the same
JP4544860B2 (en) Method of manufacturing a contact portion of the semiconductor device, and manufacturing method of a thin film transistor array substrate for a liquid crystal display device including the same
KR100445286B1 (en) Liquid crystal display device and method of manufacturing the same
US5989992A (en) Method of making a semiconductor device
JP3980387B2 (en) Capacitive detection type sensor and a manufacturing method thereof
JP4403329B2 (en) A method of manufacturing a liquid crystal display device
US6451681B1 (en) Method of forming copper interconnection utilizing aluminum capping film
KR0145649B1 (en) Semiconductor device and fabrication process thereof
JP5050384B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040702

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7426

Effective date: 20081114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081114

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131128

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term