JP4219594B2 - The plasma display device - Google Patents

The plasma display device

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JP4219594B2
JP4219594B2 JP2002015524A JP2002015524A JP4219594B2 JP 4219594 B2 JP4219594 B2 JP 4219594B2 JP 2002015524 A JP2002015524 A JP 2002015524A JP 2002015524 A JP2002015524 A JP 2002015524A JP 4219594 B2 JP4219594 B2 JP 4219594B2
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正明 小池
正憲 竹内
教治 苅谷
義一 金澤
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日立プラズマディスプレイ株式会社
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、プラズマディスプレイ装置及びその駆動方法に関し、特に簡単な回路変更で表示輝度を向上させたプラズマディスプレイ装置に関する。 The present invention relates to a plasma display apparatus and driving method thereof, to a plasma display device having improved display luminance in a particularly simple circuit change.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
平面ディスプレイとしてプラズマディスプレイ装置(PDP装置)が実用化されており、高輝度の薄型ディスプレイとして期待されている。 The plasma display device as a flat display (PDP apparatus) has been put into practical use, it is expected as a thin display with high luminance. PDP装置には各種の方式があるが、3電極面放電AC型PDP装置が一般的であり、ここでもこれを例として説明する。 Although the PDP device has a variety of methods, three-electrode surface discharge AC type PDP apparatus is generally described as an example it again.
【0003】 [0003]
ディスプレイには、1つのフィールドですべての表示ラインを表示するノンインターレース方式と、奇数番目の表示ラインを表示する奇数フィールドと偶数番目の表示ラインを表示する偶数フィールドを交互に表示するインターレース方式がある。 The display is interlaced displays a noninterlaced display all the display lines in one field, the even field for displaying the odd field and the even-numbered display line for displaying the odd-numbered display lines are alternately . 通常のテレビジョン放送はインターレース方式で行われ、コンピュータ用のディスプレイなどはノンインターレース方式で表示を行うのが一般的である。 Ordinary television broadcast is carried out in the interlaced system, such as a display for a computer is generally to carry out the display in the non-interlace method. ノンインターレース方式は、表示ラインを連続して表示するのでプログレッシブ方式と呼ばれるので、ここでもこの語を使用する。 Non-interlace method, since called the progressive system because the display continuously display line, again to use this word.
【0004】 [0004]
図1は、インターレース方式の表示ラインを示す図であり、(A)は奇数フィールドを、(B)は偶数フィールドを示す。 Figure 1 is a diagram showing a display line interlaced, the (A) is an odd number field, it indicates the even field (B). 奇数フィールドでは奇数番目の表示ラインが表示され、偶数フィールドでは偶数番目の表示ラインが表示される。 In the odd field is displayed odd display lines, in the even field is displayed even-numbered display lines.
【0005】 [0005]
近年、各種の方式のプラズマディスプレイ装置が提案されている。 Recently, plasma display devices for various methods have been proposed. その中でも特に特許第2801893号に開示されたALIS(Alternate Lighting of Surfaces)が注目されている。 ALIS particularly disclosed in Japanese Patent No. 2801893 Among them (Alternate Lighting of Surfaces) has attracted attention. ALIS方式は、従来方式と同じ表示電極数で表示ライン数が2倍になるので高精細のPDP装置を低コストで実現できるという特徴がある。 ALIS method is characterized in that since the number of display lines in the same display electrode number the conventional system is twice the PDP device of high resolution can be realized at low cost.
【0006】 [0006]
図2は、特許第2801893号に開示されたALIS方式のPDP装置の概略構成を示すブロック図である。 Figure 2 is a block diagram showing the schematic configuration of the ALIS system PDP apparatus disclosed in Japanese Patent No. 2801893. 図示のように、ALIS方式のPDP装置は、サスティン電極を構成する第1電極(X電極)X1,X2,…及び第2電極(Y電極)Y1,Y2,…と、アドレス電極A1,A2…とが設けられたパネル1と、制御回路21と、アドレスドライバ22と、走査ドライバ23と、奇数Yサスティン回路24と、偶数Yサスティン回路25と、奇数Xサスティン回路26と、偶数Xサスティン回路27と、電源回路29とを備える。 As shown, PDP apparatus employing the ALIS method, a first electrode constituting the sustain electrode (X electrode) X1, X2, ... and the second electrodes (Y electrodes) Y1, Y2, ... and the address electrodes A1, A2 ... preparative the panel 1 is provided, the control circuit 21, an address driver 22, a scan driver 23, an odd-numbered Y sustain circuit 24, and the even Y sustain circuit 25, the odd X sustain circuit 26, the even X sustain circuit 27 When, and a power supply circuit 29.
【0007】 [0007]
図3は、ALIS方式のPDP装置のアドレス期間における走査順の例を示す図である。 Figure 3 is a diagram showing an example of a scanning order in the address period of the ALIS system PDP apparatus. 図3(A)の例は、奇数フィールドにおいては、1番目、3番目、5番目…の表示ラインの順に点灯画素を選択する書き込み(アドレス処理)を行い、偶数フィールドにおいては、2番目、4番目、6番目…の表示ラインの順にアドレス処理を行う。 Example of FIG. 3 (A), in the odd field, the first, third, writes to select a lighting pixels in order of the fifth ... display lines (addressing), in the even field, the second, 4 second, an address processed in the order of the sixth ... display line of. 図3(B)の例は、奇数フィールドにおいては、1番目、5番目、9番目…の表示ラインの順にアドレス処理を行った後、3番目、7番目、11番目…の表示ラインの順にアドレス処理を行い、奇数フィールドのアドレス処理が終了する。 Example of FIG. 3 (B), in the odd field, the first, fifth, after addressing the order of the ninth ... display lines, third, seventh, address in the order of 11 th ... display lines It performs the processing, address processing of the odd field is completed. 偶数フィールドにおいては、2番目、6番目、10番目…の表示ラインの順にアドレス処理を行った後、4番目、8番目、12番目…の表示ラインの順にアドレス処理を行い、偶数フィールドのアドレス処理が終了する。 In the even field, the second, sixth, after addressing the order of 10 th ... display lines, 4 th, 8 th, performs 12 th ... order of the display lines in the address process, the address process of the even field There is terminated. 図3(A)の例に比べて図3(B)の例の方がアドレス期間におけるX電極とY電極に印加するパルス数を低減でき、消費電量を低減できるという利点がある。 Figure 3 can be reduced the number of pulses as compared to the example of (A) is towards the example of FIG. 3 (B) is applied to the X electrode and the Y electrode in the address period, it can be advantageously reduced consumption coulometric.
【0008】 [0008]
図4は、ALIS方式のPDP装置の駆動波形の例を示す図であり、アドレス期間において図3(B)の走査順でアドレス処理を行う場合の例である。 Figure 4 is a diagram showing an example of driving waveforms of the PDP apparatus employing the ALIS method, an example of a case where the addressing in the address period in the scanning order of FIG. 3 (B). 図4の(A)に示すように、奇数フィールドの各サブフィールドでは、リセット期間において、X電極に正の電圧を印加し、Y電極に0Vを印加した状態でアドレス電極に高電圧を印加してそれまでの状態にかかわらず全画素でリセット放電を発生させ、全画素を同じ状態にする。 As shown in FIG. 4 (A), in each subfield of the odd field, in the reset period, a positive voltage is applied to the X electrode, a high voltage is applied to the address electrodes in a state in which 0V is being applied to the Y electrode to generate a reset discharge in all the pixels irrespective of the state of far Te, to all pixels in the same state. アドレス期間の前半では、奇数番目のX電極には正の小電圧を印加し、偶数番目のX電極には0Vを印加し、偶数番目のY電極には負の小電圧を印加した状態で、奇数番目のY電極に順次走査パルスを印加する。 In the first half of the address period, while the odd-numbered X electrodes and applying a small positive voltage, the even-numbered X electrodes and applying 0V, the even-numbered Y electrodes by applying a negative small voltage, sequentially applying scan pulses to the odd-numbered Y electrodes. これに同期してアドレス電極に点灯画素を選択するアドレスパルスを印加する。 In synchronization with this applies address pulse for selecting a lighting pixel to the address electrodes. これにより点灯画素ではアドレス放電が発生して壁電荷が蓄積される。 Thus the lighting pixel address discharge is to the wall charges is accumulated occurrence. アドレス期間の後半では、奇数番目のX電極には0Vを印加し、偶数番目のX電極には正の小電圧を印加し、奇数番目のY電極には負の小電圧を印加した状態で、偶数番目のY電極に順次走査パルスを印加し、それに同期してアドレス電極に点灯画素を選択するアドレスパルスを印加する。 In the latter half of the address period, while the odd-numbered X electrodes and applying 0V, the even-numbered X electrodes and applying a small positive voltage, applying a negative small voltage to the odd-numbered Y electrodes, sequentially scan pulse is applied to the even-numbered Y electrodes, it applies address pulse for selecting a lighting pixel to the address electrodes in synchronization. これにより点灯画素に壁電荷が蓄積される。 Thereby the wall charge is accumulated in lighting pixels. サスティン期間では、奇数番目のY電極と偶数番目のX電極の組と、偶数番目のY電極と奇数番目のX電極の組に交互にサスティンパルスを印加して、アドレス処理で選択した点灯画素でサスティン放電を発生させ、表示を行う。 The sustain period, a set of odd-numbered Y electrodes and the even-numbered X electrodes, alternately a set of even-numbered Y electrodes and the odd-numbered X electrode by applying a sustain pulse, in lighting pixels selected in the address process the sustain discharge is generated, and displays. サスティンパルス数、すなわちサスティン期間の長さでサブフィールドの表示輝度が決定される。 Number of sustain pulses, that is, the display luminance of the sub-field by the length of the sustain period is determined. 以上のようにして、奇数番目の表示ラインの表示が行われる。 As described above, the display of the odd-numbered display line is performed.
【0009】 [0009]
図4の(B)に示すように、偶数フィールドの各サブフィールドでは、奇数番目と偶数番目のX電極とY電極で印加される電圧が逆になるが、図4の(A)と類似の動作が行われ、偶数番目の表示ラインの表示が行われる。 As shown in FIG. 4 (B), in each subfield of the even field, the voltage applied by the odd and even X electrode and the Y electrode becomes the opposite, in Figure 4 and of similar (A) operation is performed, the display of the even-numbered display line is performed. 以上のようにして、特許第2001893号に開示されたALIS方式のPDP装置は、インターレース方式で駆動される。 As described above, PDP apparatus employing the ALIS method disclosed in Japanese Patent No. 2001893 is driven in an interlaced manner.
【0010】 [0010]
ALIS方式のPDP装置の各要素の構成及び動作については、特許第2001893号に開示されているので、ここではこれ以上の説明は省略する。 The configuration and operation of each element of the ALIS system PDP apparatus, are disclosed in Japanese Patent No. 2001893, omitted further description here.
【0011】 [0011]
PDP装置がブラウン管TVに劣る点の一つに、ピーク輝度が低いことがある。 One of the points PDP apparatus inferior to the CRT TV, there is the peak luminance is low. 特開平10−133621号公報は、このような問題を解決する方法として、インターレース信号の1ラインのデータを2ライン同時にアドレス処理して2ライン同時に同じ表示データを表示する駆動方法、すなわちインターレース信号であっても全表示ラインを同時に表示することにより輝度を向上する方法を開示している。 JP-10-133621 discloses, as a method for solving such problems, a driving method of two lines simultaneously two lines simultaneously addressing the data of one line of the interlace signal to display the same display data, that is, an interlace signal It discloses a method of improving the brightness by even for displaying more lines simultaneously. しかし、この方法はずれて表示されるべき奇数フィールドと偶数フィールドの2つの表示ラインが同じ位置に表示されるため表示に違和感を生じるという問題がある。 However, there is a problem that cause discomfort to the display for two display lines in the odd and even fields to be displayed out this method is displayed at the same position.
【0012】 [0012]
また、特開2000−347616号は、一部のサブフィールドのアドレス期間において隣接するnラインに同時に同じデータを書き込む(アドレス処理する)ことによりアドレス期間を短縮し、サスティン期間を短縮された時間だけ増加さ画素ことにより輝度を向上する同時アドレス技術を開示している。 Moreover, the JP 2000-347616, writes a portion of the time the same data to n lines adjacent in the address period of a subfield to shorten the address period by (addressing process), by the time that is shorter sustain period It discloses the simultaneous address technique for improving the brightness by increasing of pixels. 図5は、特開2000−347616号に開示された同時アドレス技術を説明する図である。 Figure 5 is a diagram for explaining the simultaneous address technique disclosed in JP 2000-347616. 1フィールドは複数のサブフィールドから構成され、ここでは4個のサブフィールドSF1−SF4で構成されているとする。 1 field is composed of a plurality of subfields, and here is composed of four subfields SF1-SF4. 図5の(A)に示すように、各サブフィールドは、リセット期間Rと、アドレス期間Aと、サスティン期間Sとで構成され、すべてのサブフィールドのリセット期間Rとアドレス期間Aの長さは等しく、サスティン期間Sの長さはサブフィールド毎に異なる。 As shown in FIG. 5 (A), each subfield includes a reset period R, an address period A, is composed of a sustain period S, the length of the reset period R and the address period A of all subfields equal, the length of the sustain period S is different for each subfield. 輝度に寄与するのはサスティン期間Sであるが、図示のように、実際の構成ではリセット期間Rとアドレス期間Aの長さの占める割合が大きく、サスティン期間Sの占める割合は小さい。 Although it is the sustain period S for contributing to luminance, as shown, in the actual configuration a large proportion of the length of the reset period R and the address period A, the proportion of the sustain period S is small.
【0013】 [0013]
1つのサブフィールドのアドレス期間Aにおいて、隣接するn本の表示ラインに同時に走査パルスを印加してn本の表示ラインに同一表示データをアドレス処理すると、そのサブフィールドのアドレス期間を1/nにでき、アドレス期間の(n−1)/nだけ時間が短縮できる。 In the address period A of the one subfield, the same display data to the n display lines is applied simultaneously scan pulse to the display lines of the n adjacent Upon addressing, the address period of the subfield to 1 / n It can, during the address period (n-1) / n for the time can be shortened. そこで、この短縮された時間を各サブフィールドのサスティン期間に割り当てることにより輝度を向上させる。 Therefore, to improve the luminance by assigning the shortened time sustain period of each subfield. アドレス期間を短縮されたサブフィールドは連続するn本の表示ラインに同じ表示データが表示されるため粗い表示になる。 Subfields are shortened address period becomes coarse representation to be displayed the same display data on the display line of the n consecutive. そこで、アドレス期間を短縮させるサブフィールドは輝度の低いサブフィールドとし、輝度の高いサブフィールドは従来と同様にすべての表示ラインに独立に表示データをアドレス処理する。 Therefore, the subfield to shorten the address period is set to a low subfield luminance, high subfield luminance is addressing a display data independently every display line similarly to the conventional. 図5の(B)は、もっとも輝度の低いSF4において、2ライン同時に同じデータをアドレス処理することによりアドレス期間を1/2にし、各サブフィールドのサスティン期間を増加させた時のサブフィールドの構成を示している。 (B) in FIG. 5, the lowest luminance SF4, and the address period to 1/2 by simultaneously two lines for addressing the same data, the configuration of subfields when increasing the sustain period of each subfield the shows. なお、アドレス処理が同時に行われるn本の表示ラインに対して、できるだけ画像情報を保持するために、垂直方向のn個の画素間で演算を行うことも開示されている。 Incidentally, with respect to the display lines of the n address process is performed simultaneously, in order to retain as much as possible the image information, is also disclosed for performing operation between the n pixels in the vertical direction. 同時アドレス技術は、同時にアドレス処理するn本の表示ラインのデータを同じにするため、表示データが圧縮されることになるので、そのためのデータ変換をデータ圧縮と呼ぶ。 Simultaneous address technology, to the same data of n number of display lines of addressing simultaneously, it means that the display data is compressed, referred to as data conversion for the data compression.
【0014】 [0014]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
特開2000−347616号は、上記の同時アドレス技術をALIS方式のPDP装置に適用した例を開示している。 JP 2000-347616 discloses an example of applying the co-address technique above ALIS system PDP apparatus. しかし、ALIS方式のPDP装置に同時アドレス技術を適用すると以下のような表示上の問題を生じる。 However, it results in a display on the following problems when applied simultaneously address technology ALIS system PDP apparatus. 図6と図7は、この問題を説明する図であり、同時に2本の表示ラインを同時アドレス処理するためにデータ圧縮される画素の組み合わせを示す。 6 and 7 are views for explaining this problem, indicating the combinations of pixels data compression for simultaneous addressing of two display lines simultaneously. 図3の(A)のような走査順でアドレス処理を行う場合に、データ圧縮される画素は、図6の(A)に示すように、1ラインおきになる。 When performing the addressing in scan order such as (A) in FIG. 3, pixels data compression, as shown in (A) of FIG. 6, every other line. また、図3の(B)のような走査順でアドレス処理を行う場合に、データ圧縮される画素は、図6の(B)に示すように、3ライン離れたラインになる。 Further, when the address processing in scanning order, such as in FIG. 3 (B), pixel data compression, as shown in (B) of FIG. 6, the three lines apart lines. 図7は、エッジ画像において、(A)はデータ圧縮を行わない場合を示し、(B)は1ラインおきにデータ圧縮した場合を示す。 7, in the edge image, (A) shows the case where no data compression, shows a case where the data compressed in (B) is every other line. 図示のように、エッジの内側に濃度の逆転が生じ不規則なぼけが生じることがわかる。 As shown, the reversal of the concentration inside the edge it can be seen that an irregular blurring occurred caused. 図3の(B)のような走査順で4ライン毎にアドレス処理を行う場合には、この影響はより大きくなる。 When performing address processing every four lines in the scanning order, such as in FIG. 3 (B), this effect becomes greater. このような現象は、ALIS方式に限らず、インターレース方式であれば発生する。 Such a phenomenon is not limited to the ALIS system, will occur if the interlace method.
【0015】 [0015]
本発明は、インターレース方式、特にALIS方式のPDP装置において、同時アドレス技術を適用して輝度を向上させた場合も、エッジ部分の画質が劣化しないPDP装置の実現を目的とする。 The present invention provides a PDP apparatus interlaced, particularly ALIS method, even if with improved luminance by applying the simultaneous address technology aims to realize a PDP device the quality of the edge portion is not deteriorated.
【0016】 [0016]
【課題を解決するための手段】 In order to solve the problems]
上記問題を解決するため、本発明のプラズマディスプレイ装置は、インターレース信号を一旦プログレッシブ信号に変換した後、n本毎のインターレース信号に変換して表示を行い、所定のサブフィールドでは隣接するn本に対してデータ圧縮してアドレス期間の長さを短縮する。 To solve the above problems, a plasma display device of the present invention, converts the interlaced signal once progressive signal, it performs a display by converting an interlaced signal for each n the, to the n adjacent the predetermined subfield and data compression to reduce the length of the address period for. 短縮された期間は、他のサブフィールドも含めてサスティン期間を延長して輝度を向上するのに使用される。 Shortened period is used to improve the brightness by extending the sustain period, including other subfields.
【0017】 [0017]
図8は、n=2とした場合の本発明の表示ラインを示し、(A)は奇数フィールドを、(B)は偶数フィールドを示す。 Figure 8 shows the display lines of the present invention in the case of the n = 2, the (A) is an odd number field, it indicates the even field (B). 図示のように、2ラインずつのインターレース表示が行われる。 As shown, the interlace display of two lines is performed. 同時アドレス技術及びデータ圧縮は、隣接する2ラインに適用される。 Simultaneous address technology and data compression is applied to the two adjacent lines. 図9と図10は、同時アドレス技術を適用した場合の表示画像を示す図であり、(A)は原画像を、(B)は本発明を適用した画像を、(C)はALIS方式で図3の(B)に示す走査順で同時アドレス技術を行った場合の画像を示す。 9 and FIG. 10 is a diagram showing a display image in the case of applying the co-address technique, the (A) is the original image, (B) is an image obtained by applying the present invention, (C) in the ALIS method It shows an image in the case of performing simultaneous address technology scan order shown in FIG. 3 (B). 同時アドレス技術を適用しても画質の劣化が少ないことが分かる。 It can be seen that the deterioration of the image quality is less by applying the simultaneous address technology.
【0018】 [0018]
上記のような2ライン毎のインターレース信号への変換は、例えば、表示率が20%以下であるといった所定の条件を満たした場合のみ行い、それ以外の場合は通常の入力画像信号通りのインターレース表示を行う。 Conversion to 2-interlace signal for each line as described above, for example, performed only when the display ratio satisfies a predetermined condition, such as 20% or less, interlaced display of the normal of the input image signal as otherwise I do.
【0019】 [0019]
本発明を適用するALIS方式のプラズマディスプレイ装置は、隣接する表示ラインが同時に表示できることが必要であり、特願2000−304404に記載された、交互に隣接して配置された第1の電極と第2の電極、及びそれらに直交する方向に伸びる第3の電極を有し、すべての第1の電極と第2の電極の間で表示ラインが形成され、第1の電極と第2の電極の上に各表示ラインを区切る隔壁を設けたプラズマディスプレイパネルを使用する。 The plasma display device of the ALIS system to which the present invention is applied, it is necessary that the adjacent display lines can be displayed simultaneously, as described in Japanese Patent Application No. 2000-304404, a first electrode disposed adjacent alternately first second electrode, and a third electrode extending in a direction perpendicular thereto, the display among all the first electrode and the second electrode lines is formed, the first electrode and the second electrode using the plasma display panel provided with a partition wall to separate each display line above.
【0020】 [0020]
更に、ALIS方式のプラズマディスプレイ装置で隣接する表示ラインで同時に表示を行うため、第1の電極(X電極)に印加する電圧を、それに適した電圧に変換する補償回路を設けることが望ましい。 Furthermore, for displaying time on the display line adjacent in a plasma display apparatus employing the ALIS method, the voltage applied to the first electrode (X electrode), it is desirable to provide a compensation circuit for converting the voltage suitable for it. 補償回路は、例えば、奇数第1電極駆動回路の間の配線長と、偶数番目の第1の電極と偶数第1電極駆動回路の間の配線長を、ほぼ等しくする配線回路である。 Compensation circuit, for example, the wiring length between the odd first electrode drive circuit, the wiring length between the even-numbered first electrodes and the even first electrode drive circuit, a printed circuit made substantially equal. また、補償回路は、サスティン期間中に、第1の電極に印加する電圧を第2の電極に印加する電圧より大きくする回路である。 Moreover, the compensation circuit during the sustain period, a circuit to increase the voltage for applying the voltage to be applied to the first electrode to the second electrode.
【0021】 [0021]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図11は、本発明の第1実施例のALIS方式のPDP装置のブロック構成図である。 Figure 11 is a block diagram of the ALIS system PDP apparatus in the first embodiment of the present invention. 図2の従来例のALIS方式のPDP装置と異なる点は、プラズマディスプレイパネル10が特願2000−304404に記載された隣接する表示ラインが同時に表示できる形式のものである点と、通常の1ライン毎のインターレース信号をn(ここではn=2)ライン毎のインターレース信号に変換して表示するために以下のような回路が付加されている点である。 Of the conventional example ALIS system PDP apparatus differs from the FIG. 2, a point display lines plasma display panel 10 are adjacent are described in Japanese Patent Application No. 2000-304404 is of a format that can be displayed simultaneously, usually one line interlace signal n of (here n = 2) is a point that following such a circuit is added for display by converting the interlace signal for each line for each. 出力選択回路41は、インターレース入力画像信号を、同時アドレス技術を適用する時にはI−P変換回路42に入力し、適用しない時には入力選択回路45に入力するように選択する。 Output selection circuit 41, an interlaced input image signal, when applying the co-address technology input to I-P conversion circuit 42, when not applied is selected so as to input to the input selection circuit 45. I−P変換回路42は、インターレース入力画像信号を表示ラインの連続したプログレッシブ信号に変換する。 I-P conversion circuit 42 converts an interlaced input image signal into a continuous progressive signal display line. データ圧縮回路43は、プログレッシブ信号の所定のサブフィールド(SF)の隣接する2ラインが同じデータになるようにデータを圧縮する。 Data compression circuit 43, two adjacent lines of a predetermined subfield of the progressive signal (SF) is to compress the data so that the same data. P−I変換回路44は、圧縮されたプログレッシブ信号を2ライン毎のインターレース信号に変換する。 P-I conversion circuit 44 converts the compressed progressive signal into an interlace signal of every two lines. 入力選択回路は、同時アドレス技術を適用する時にはP−I変換回路44の出力を選択し、適用しない時には出力選択回路41の出力する元のインターレース入力画像信号を選択し、アドレスドライバ22に供給する。 Input selection circuit, when applying the co-address technique selects the output of the P-I conversion circuit 44, when not apply select the original interlaced input image signal output from the output selection circuit 41, and supplies the address driver 22 . 平均輝度検出回路46は、インターレース入力画像信号の表示データを調べて各フィールドの平均輝度を検出し、平均輝度を示す検出信号をデータ圧縮制御・駆動信号制御回路21Aに送る。 The average luminance detection circuit 46 detects an average luminance of each field by examining the display data of an interlaced input image signal and sends a detection signal indicative of the average luminance to the data compression control and drive signal control circuit 21A. データ圧縮制御・駆動信号制御回路21Aは、図2の従来例の制御回路に相当し、平均輝度検出回路46からの検出信号に応じて、例えば、平均輝度が20%以下の時に圧縮したデータを同時アドレス処理し、平均輝度が20%以上の時には従来例と同様の駆動を行う。 Data compression control and drive signal control circuit 21A is equivalent to the control circuit of the conventional example of FIG. 2, in response to the detection signal from the average luminance detection circuit 46, for example, the data that the average luminance is compressed at 20% or less simultaneously addressing, when the average brightness is 20% or more performs the same drive in the conventional example. 更に、奇数Xサスティン回路26と偶数Xサスティン回路27とX電極を接続する途中に駆動補償回路30が設けられている。 Furthermore, drive compensation circuit 30 is provided in the middle to connect the odd X sustain circuit 26 and the even X sustain circuit 27 and the X electrode. 以下、従来例と異なる部分について順次説明する。 They are described below in sequence conventional example different parts.
【0022】 [0022]
図12は、特願2000−304404に記載された隣接する表示ラインが同時に表示できる形式のプラズマディスプレイパネル10のセル構造を示す斜視図である。 Figure 12 is a perspective view showing the cell structure in the form of a plasma display panel 10 which display line adjacent described in Japanese Patent Application No. 2000-304404 can be displayed simultaneously. 図12に示すように、一方の透明な基板11には第1の電極(X電極)と第2の電極(Y電極)に相当する電極が隣接して形成されている。 As shown in FIG. 12, the one transparent substrate 11 are formed adjacent the electrode corresponding to the first electrode (X electrode) and the second electrode (Y electrode). この電極は同じ構造を有し、透明電極12上に不透明な金属電極13が形成されている。 This electrode has the same structure, an opaque metal electrode 13 on the transparent electrode 12 is formed. その上に更に誘電体層14と保護層15が形成されている。 Its further dielectric layer 14 and the protective layer 15 is formed thereon. 他方の基板19上には、アドレス電極A、誘電体層17及び格子状の隔壁16が形成されている。 On the other substrate 19, address electrodes A, the dielectric layer 17 and the lattice-shaped barrier ribs 16 are formed. 隔壁16は、一方がアドレス電極Aの中間に、他方が金属電極13上に位置するよう形成される。 Partition wall 16, one in the middle of the address electrodes A, the other thereof is located on the metal electrode 13. 参照番号18R,18G,18Bは3色の蛍光体である。 Reference numbers 18R, 18G, 18B are phosphors of three colors. 2枚の基板11と19は位置合わせして貼り合わされ、間に放電用ガスが充填される。 Two substrates 11 and 19 are bonded by aligning, discharge gas is filled between.
【0023】 [0023]
図13は、上記のプラズマディスプレイパネル10の平面図であり、隔壁16で区切られる部分が各画素の放電エリアである。 Figure 13 is a plan view of the plasma display panel 10, the portion by the ribs 16 is a discharge area of ​​each pixel. 各画素では、透明電極12が隣接し、その間で放電が行われる。 In each pixel, the transparent electrodes 12 are adjacent, discharge is performed therebetween. 図示のように、透明電極12と金属電極13は、ALIS方式と同様に隣接する表示ラインで共通に使用される。 As shown, the transparent electrode 12 and the metal electrode 13 is commonly used in the display line adjacent similarly to the ALIS method. ここではこれ以上の詳しい説明は省略するが、このPDPを使用すれば隣接する2ラインを同時に表示することが可能である。 Omitted here any further detailed description is, it is capable of displaying two lines adjacent Using this PDP simultaneously.
【0024】 [0024]
図14は、駆動補償回路30の構成例を示す図である。 Figure 14 is a diagram illustrating a configuration example of a drive compensation circuit 30. この駆動補償回路30は、奇数サスティン回路26からの配線を一旦回路30の中央部まで引き伸ばしてから各奇数X電極に配線し、同様に偶数サスティン回路27からの配線を一旦回路30の中央部まで引き伸ばしてから各偶数X電極に配線する。 The drive compensation circuit 30 is wired to each odd X electrode lines from the odd sustain circuit 26 is once stretched to the central portion of the circuit 30, to the central portion of the temporarily circuit 30 wires from the even sustain circuit 27 in the same manner stretching wire to each even X electrode from. これにより、隣接する奇数X電極と偶数X電極は、それぞれの奇数サスティン回路26と偶数サスティン回路27までの配線長がほぼ等しくなり、サスティン放電中に印加されるパルス電圧をほぼ等しくできる。 Thus, the adjacent odd X electrode and the even-numbered X electrodes are made substantially equal wiring length to each odd sustain circuit 26 and the even sustain circuit 27, a pulse voltage applied during sustain discharge can be substantially equal.
【0025】 [0025]
図15は、X電極に印加するサスティンパルスの電圧Vsを2倍の2Vsに変換する回路である。 Figure 15 is a circuit for converting the voltage Vs of the sustain pulse applied to the X electrodes to twice the 2Vs. ゲートG1をオン、ゲートG2をオフにすると、電源からの電圧Vsにより出力電圧はVsとなり、容量は電圧Vsに充電される。 On the gate G1, if you turn off the gate G2, the output voltage Vs becomes a voltage Vs from the power supply, the capacitance is charged to a voltage Vs. この状態でゲートG1をオフ、ゲートG2をオンにすると、出力電圧は電源Vsと容量の出力の合計となり、2Vsとなる。 Off gate G1 in this state, turning on the gate G2, the output voltage is the sum of the output of the power source Vs and the capacitor becomes 2Vs. なおここではサスティンパルスの電圧を2倍にする例を示したが、出力電圧は一方の画素の面放電による電圧降下より大きな電圧を元のサスティンパルスの電圧Vsに加えた電圧以上であればよい。 Note here although an example to double the voltage of the sustain pulse, the output voltage may be at the added voltage above the voltage Vs of one pixel of the surface discharge voltage original sustain pulse voltage larger than drop by .
【0026】 [0026]
なお、ここでは説明しないが、特願2000−391389に開示された、渦電流によって各配線に生じた電圧降下のばらつきを低減する電圧変動バランスユニットを用いてもよい。 Although not described here, as disclosed in Japanese Patent Application No. 2000-391389, it may be used voltage fluctuation balancing unit to reduce variations in the voltage drop generated in each wire by the eddy currents.
【0027】 [0027]
図16は、データ圧縮制御・駆動信号制御回路21Aに関係する処理を示すフローチャートである。 Figure 16 is a flowchart showing processing relating to the data compression control and drive signal control circuit 21A. ステップ101では、平均輝度検出回路46がインターレース入力画像信号を調べて平均輝度を検出し、検出信号をデータ圧縮制御・駆動信号制御回路21Aに送る。 In step 101, the average luminance detection circuit 46 examines the interlaced input image signal to detect an average luminance, sends a detection signal to the data compression control and drive signal control circuit 21A. 平均輝度は、全画素を最高輝度で点灯する時の輝度を100%とし、全画素の輝度を加算して画素数で除した値である。 The average luminance is a value of the brightness is 100%, divided by the number of pixels by adding the luminance of all pixels when turned all the pixels at the maximum brightness.
【0028】 [0028]
ステップ102で、データ圧縮制御・駆動信号制御回路21Aは、例えば平均輝度が20%以上の時にはステップ107に進み、全SFで図4の駆動信号の印加電圧波形を設定し、ステップ108で通常のサスティンパルス数を各SFに配分し、ステップ109でそれをサスティン回路へ出力して表示を行う。 In step 102, the data compression control and drive signal control circuit 21A, for example average brightness proceeds to step 107 when 20% or more, and set the applied voltage waveform of the drive signal of FIG. 4 in all SF, normal at step 108 the number of sustain pulses allocated to SF, performs display and output it to sustain circuit in step 109. すなわち、平均輝度が20%以上の時にはデータ圧縮は行わず、インターレース入力画像信号を従来の駆動方法で表示する。 That is, the average brightness is at the 20% or more without data compression, and displays an interlaced input image signal in conventional driving method.
【0029】 [0029]
平均輝度が20%以下の時には、ステップ103に進み、検出信号が示す平均輝度に応じて、圧縮するSFと総サスティンパルス数をROMなどの記憶手段から読み出す。 When the average luminance is below 20%, the process proceeds to step 103, in accordance with the average luminance indicated by the detection signal, reads out the total number of sustain pulses and SF compressing the storage means such as ROM. 圧縮対象のSFは平均輝度に応じてあらかじめ決められており、例えば、平均輝度が15〜20%では最低輝度のSF4のみを圧縮し、平均輝度が10〜15%ではSF4とSF3を圧縮し、平均輝度が5〜10%ではSF4,SF3,SF2を圧縮する。 SF to be compressed is predetermined according to the average luminance, for example, the average luminance is compressed only SF4 15-20% at minimum brightness, average brightness compresses the 10 to 15% SF4 and SF3, In the average luminance is 5~10% SF4, SF3, compressing the SF2.
【0030】 [0030]
ステップ104では、圧縮SF用の印加電圧波形を設定し、ステップ105では非圧縮SF用の印加電圧波形を設定する。 In step 104, it sets the applied voltage waveform for compression SF, sets the applied voltage waveform for uncompressed SF in step 105. ステップ106では、データ圧縮により短縮されるアドレス時間をサスティン期間として利用する場合の総サスティンパルス数を算出して、各SFに所定の比率で配分する。 In step 106, calculates the total number of sustain pulses in the case of utilizing the address time is shortened by the data compression as the sustain period, to distribute at a predetermined ratio to each SF. ステップ109でこのようにして算出した制御信号をサスティン回路へ出力して、変換された2ライン毎のインターレース信号の表示を行う。 A control signal calculated in this manner in step 109 is outputted to the sustain circuit, and displays the converted two lines per interlaced signal.
【0031】 [0031]
上記のように、本実施例では、平均輝度が20%以上の時にはデータ圧縮は行わず、インターレース入力画像信号を従来の駆動方法で表示する。 As described above, in the present embodiment, the average brightness is at 20% or more does not perform data compression, and displays an interlaced input image signal in conventional driving method. 平均輝度が20%以下の時には、変換された2ライン毎のインターレース信号を、一部のSFはデータ圧縮を行わず、一部のSFはデータ圧縮を行って表示する。 When the average luminance is below 20%, the interlace signal converted two lines each, a portion of the SF does not perform data compression, some of the SF displays performing data compression.
【0032】 [0032]
図17は、2ライン毎のインターレース信号を、データ圧縮を行わず表示する非圧縮SFでの走査順を示す図であり、(A)は奇数フィールドでの走査順を、(B)は偶数フィールドでの走査順を示す。 17, interlace signals of every two lines is a diagram showing a scanning order of uncompressed SF to display without data compression, (A) is a scanning order of an odd field, (B) the even field It shows a scanning order in. また、図18は、非圧縮SFでの印加電圧波形を示し、(A)は奇数フィールドでの印加電圧波形を、(B)は偶数フィールドでの印加電圧波形を示す。 Further, FIG. 18 shows a voltage waveform applied in the non-compressed SF, it shows the (A) is the applied voltage waveform in the odd field, (B) is applied a voltage waveform of the even field. 奇数フィールドでは、リセット動作の後、アドレス期間の前半で、奇数X電極の正の小スキャン電圧を印加し、偶数X電極と偶数Y電極に0Vを印加し、奇数Y電極に負の小電力を印加した状態で、奇数Y電極に順に走査パルスを印加するのに同期してアドレス電極にデータ電圧を印加する。 In the odd field, after a reset operation, the first half of the address period, applying a small positive scan voltage of the odd X electrode, and 0V is applied to the even-numbered X electrode and an even Y electrode, a negative low power to the odd Y electrodes in the applied state, a data voltage is applied to the address electrodes in synchronization with a scan pulse is applied sequentially to the odd Y electrodes. これにより、奇数Y電極と奇数X電極の間の表示ラインへのアドレス処理が行われる。 Accordingly, addressing of the display lines between the odd Y electrodes and the odd-numbered X electrodes is carried out. アドレス期間の後半で、偶数奇数X電極の正の大スキャン電圧を印加し、奇数X電極と偶数Y電極に0Vを印加し、奇数Y電極に負の小電力を印加した状態で、奇数Y電極に順に走査パルスを印加するのに同期してアドレス電極にデータ電圧を印加する。 In the second half of the address period, applying a positive large scan voltage of the even odd X electrode, in a state where 0V is applied to the odd X electrode and the even-numbered Y electrodes and applying a negative low power to the odd Y electrodes, odd Y electrode applying a data voltage to the address electrodes in synchronization with a scan pulse is applied sequentially. これにより、奇数Y電極と偶数X電極の間の表示ラインへのアドレス処理が行われる。 Accordingly, addressing of the display lines between the odd Y electrodes and the even-numbered X electrodes is carried out.
【0033】 [0033]
サスティン期間では、奇数Y電極と、X電極及び偶数Y電極の組に交互にサスティンパルスを印加する。 The sustain period is applied and the odd Y electrodes, alternately a set of X electrodes and the even-numbered Y electrode sustain pulse. この時、X電極に印加するサスティンパルスは、図15の駆動補償回路30によりY電極に印加されるサスティンパルスの2倍の電圧を有する。 At this time, the sustain pulse applied to the X electrode has twice the voltage of the sustain pulse applied to the Y electrode by the drive compensation circuit 30 in FIG. 15. これにより、奇数Y電極の両側のX電極でアドレス処理により壁電荷が蓄積した画素ではサスティン放電が発生して発光する。 Thus, in the pixels on both sides of the wall charges by addressing the X electrode has accumulated odd Y electrode sustain discharge to emit light occurs.
【0034】 [0034]
偶数フィールドでの印加電圧波形は、奇数Y電極と偶数Y電極が入れ替わった以外は奇数フィールドでの印加電圧波形と同じである。 The applied voltage waveform of the even field, except for interchanged odd Y electrodes and even-numbered Y electrode is the same as the applied voltage waveform in the odd field.
【0035】 [0035]
図19は、2ライン毎のインターレース信号を、データ圧縮を行って表示する圧縮SFでの走査順を示す図であり、(A)は奇数フィールドでの走査順を、(B)は偶数フィールドでの走査順を示す。 19, interlace signals of every two lines is a diagram showing a scanning order of the compression SF to display by performing data compression, the (A) is the scanning order of an odd field, (B) is an even field It shows the scanning order. また、図20は、圧縮SFでの印加電圧波形を示し、(A)は奇数フィールドでの印加電圧波形を、(B)は偶数フィールドでの印加電圧波形を示す。 Further, FIG. 20 shows a voltage waveform applied in the compression SF, shows the (A) is the applied voltage waveform in the odd field, (B) is applied a voltage waveform of the even field. 奇数フィールドでは、リセット動作の後、アドレス期間で、X電極の正の小スキャン電圧を印加し、偶数Y電極に0Vを印加し、奇数Y電極に負の小電力を印加した状態で、奇数Y電極に順に走査パルスを印加するのに同期してアドレス電極にデータ電圧を印加する。 In the odd field, after a reset operation, in the address period, applying a small positive scan voltage of the X electrode, in a state where 0V is applied to the even-numbered Y electrodes and applying a negative low power to the odd Y electrodes, odd Y applying a data voltage to the address electrodes in synchronization with a scan pulse is applied sequentially to the electrodes. これにより、奇数Y電極と奇数X電極の間と奇数Y電極と偶数X電極の間の2本の表示ラインへのアドレス処理が同時に行われる。 Thus, 2 addressing to display lines between the odd Y electrodes and between the odd-numbered X electrodes and the odd-numbered Y electrode and the even-numbered X electrodes are simultaneously performed.
【0036】 [0036]
サスティン期間では、奇数Y電極と、X電極及び偶数Y電極の組に交互にサスティンパルスを印加する。 The sustain period is applied and the odd Y electrodes, alternately a set of X electrodes and the even-numbered Y electrode sustain pulse. この時、非圧縮SFの場合と同様に、X電極に印加するサスティンパルスは、Y電極に印加されるサスティンパルスの2倍の電圧を有する。 In this case, as in the case of uncompressed SF, sustain pulses applied to the X electrode has twice the voltage of the sustain pulse applied to the Y electrode. これにより、奇数Y電極の両側のX電極でアドレス処理により壁電荷が蓄積した画素ではサスティンが発生して発光する。 Thus, in the pixels on both sides of the wall charges by addressing the X electrode has accumulated odd Y electrode emits light sustain occurs.
【0037】 [0037]
偶数フィールドでの印加電圧波形は、奇数Y電極と偶数Y電極が入れ替わった以外は奇数フィールドでの印加電圧波形と同じである。 The applied voltage waveform of the even field, except for interchanged odd Y electrodes and even-numbered Y electrode is the same as the applied voltage waveform in the odd field.
【0038】 [0038]
次にデータ圧縮処理について説明する。 It will now be described a data compression process. 特開2000−347616は、データ圧縮処理について開示しており、第1実施例でも同様のデータ圧縮の方法を使用する。 JP 2000-347616 discloses the data compression, using the methods of similar data compression in the first embodiment. 従って、特開2000−347616に開示されている図に類似した図を使用して簡単に説明する。 Thus, briefly described using similar to FIG disclosed in JP 2000-347616.
【0039】 [0039]
圧縮SFのデータを同一にする場合、もっとも簡単方法は、一方のラインのデータを他方のラインでもそのまま使用し、他方のラインのデータは使用しない方法である。 If the data of the compressed SF same, simplest method, the data of one line is also used as such in the other line, the data of the other line is a method that does not use. 図21は、そのような処理を行うデータ圧縮回路43の構成を示す図である。 Figure 21 is a diagram showing the configuration of the data compression circuit 43 that performs such processing. 圧縮する時には、ラインメモリ51で1ライン分遅延させた前のラインのデータP2と次のラインのデータP1のいずれかを処理回路52で選択して同一のデータO1とO2を出力し、一方はラインメモリ53で遅延させ、スイッチ54で順に選択することにより2ラインの同じデータが出力される。 When compressed, and outputs the same data O1 and O2 by selecting one of the data P1 in the previous data P2 and the next line line delayed one line by the line memory 51 by the processing circuit 52, one is delayed by the line memory 53, the same data of two lines are outputted by sequentially selected by the switch 54. 圧縮しない時には、処理回路52はP2をO2とし、P1をO1として出力する。 When not compressed, the processing circuit 52 is the P2 and O2, and outputs a P1 as O1.
【0040】 [0040]
しかし、圧縮するSFが輝度が最下位の1個のSFであれば図21の回路でも特に問題は生じないが、1個のフィールドが4個のSFで構成され、そのうちの3個のSFでデータ圧縮する場合には、実際の表示輝度と圧縮した時の表示輝度が大きく異なる場合が生じる。 However, although SF luminance to be compressed no particular problem in the circuit of Figure 21, if one SF significant, one field consists of four SF, with three SF of which when data compression is when the display luminance when compressed with the actual display luminance is significantly different results. 例えば、一方の画素はSF1がオンでSF2−SF4がオフである輝度レベル8であり、他方の画素はSF1がオフでSF2−4がオンである輝度レベル7である場合、2つの画素の輝度差は1である。 For example, one pixel is the luminance level 8 SF1 of the SF2-SF4 ON is off, if the other pixels SF1 is brightness level 7 SF2-4 off is on, the luminance of two pixels the difference is 1. これを上記の方法で圧縮すると、一方の画素はSF1がオンでSF2−SF4がオフである輝度レベル8のままであり、他方の画素はSF1がオフでSF2−4も一方の画素に合わせてオフである輝度レベル0になり差が大きくなる。 When this is compressed in the manner described above, one pixel SF1 is turned on, in SF2-SF4 remains luminance level 8 is off, the other pixel SF1 to fit in one pixel even SF2-4 off difference becomes the luminance level 0 is off is increased. 非圧縮のSFも含めて圧縮を行うことが望ましい。 It is desirable to perform compression, including SF uncompressed.
【0041】 [0041]
図22は、2ラインの対応する画素データの平均と出力O1とO2の平均が一致するようにした上で所定のSFのデータを一致させる原理を示す図である。 Figure 22 is a diagram showing the principle of matching the data of a predetermined SF in terms of the average of the average of the two lines of the corresponding pixel data and the output O1 and O2 has to match. また、図23はこの処理を行うデータ圧縮回路52のハードウエア構成を示す図である。 Further, FIG. 23 is a diagram showing a hardware configuration of the data compression circuit 52 to do this. 図22に示すように、2ラインの対応する画素データP1とP2の平均f0と差分f1を算出し、f1を下位nビットが「0」になるように変換し、量子化差分値f1'とする。 As shown in FIG. 22, two lines corresponding pixel data P1 to calculate an average f0 and the difference f1 of P2, converts f1 as the lower n bits are "0", the quantized differential value f1 ' to. そして、出力データO1=f0+f1'、O2=f0−f1'を算出する。 The output data O1 = f0 + f1 ', O2 = f0-f1' is calculated. これらの処理については特開2000−347616に開示されているので、これ以上の詳しい説明は省略する。 Since these processes are disclosed in JP 2000-347616, further detailed description will be omitted.
【0042】 [0042]
更に、特開2000−347616は、所定のサブフィールドのアドレス期間を圧縮することにより生じた空き時間の利用について開示しており、本発明でもこの方法が適用できる。 Further, JP 2000-347616 discloses the use of free time caused by compressing the address period of a predetermined sub-field, it can be applied by this method in the present invention. 以下、この方法について簡単に説明する。 A brief description of this method. 図24は、空き時間を各サブフィールドのサスティン期間に分配する方法を説明する図である。 Figure 24 is a diagram illustrating a method of distributing the free time the sustain period of each subfield. 図24の(A)は、表示率が20%以上である圧縮無しのフィールドを示す図であり、フィールドは4個のサブフィールドSF1−SF4から構成され、各サブフィールドはリセット期間とアドレス期間とサスティン期間を有し、SF1−SF4のリセット期間とアドレス期間は同じ長さであり、サスティン期間はSF4がもっとも短く、SF3,SF2,SF1の順に大きくなる。 In FIG. 24 (A) is a diagram showing a field without compression display ratio is 20% or more, the field is composed of four subfields SF1-SF4, each subfield and the reset period and the address period has a sustain period, the reset period and the address period of SF1-SF4 is the same length, the sustain period SF4 is shortest, it becomes larger in the order of SF3, SF2, SF1. なお、図5の構成とはサブフィールドの配列順が逆であるが、特に違いはない。 Although configuration and arrangement order of sub-fields of FIG. 5 is reversed, no particular difference.
【0043】 [0043]
圧縮有りのフィールドではSF1とSF2でデータ圧縮(同時アドレス処理)を行うことにより、図24の(B)に示すように、SF4とSF3のアドレス期間を半分に短縮する。 The fields of compressed there by performing data compression in SF1 and SF2 (simultaneous addressing), as shown in FIG. 24 (B), is cut in half address period SF4 and SF3. これにより空き時間を生じる。 This results in a free time. この空き時間を、図24の(C)に示すように、SF1−SF4の輝度比(サスティン期間の長さ比)に従って、SF1−SF4のサスティン期間に分配して各サブフィールドのサスティン期間の長さを増加させる。 The free time, as shown in (C) of FIG. 24, in accordance with the luminance ratio of SF1-SF4 (length ratio of the sustain period), the length of the sustain period of each subfield by distributing the sustain period of SF1-SF4 of increase.
【0044】 [0044]
図25と図26は、データ圧縮の例を示す図である。 Figure 25 and Figure 26 is a diagram showing an example of a data compression. 図25の(A)は、圧縮無しのフィールドを示し、図25の(B),(C)及び図26の(A),(B)は圧縮した時のサブフィールド構成を示す。 (A) of FIG. 25 shows the field without compression, FIG. 25 (B), (C) and of FIG. 26 (A), (B) shows the sub-field configuration of when compressed. 図25の(B)は、SF4のアドレス期間を半分にして、空き時間をSF1−SF4に分配した例を示す。 (B) of FIG. 25 shows an example in the half address period SF4, was dispensed free time to SF1-SF4. 図25の(C)は、SF4とSF3のアドレス期間を半分にして、空き時間をSF1−SF4に分配した例を示す。 (C) of FIG. 25 shows an example in the half address period SF4 and SF3, was dispensed free time to SF1-SF4. 図26の(A)は、SF3とSF2のアドレス期間を半分にして、空き時間をSF1−SF4に分配した例を示す。 (A) of FIG. 26 shows an example in the half address period of SF3 and SF2, were distributed free time to SF1-SF4. 図26の(B)は、SF4とSF3のアドレス期間を半分にして、空き時間を利用してSF4と同じ構成のサブフィールドSF5を新たに設けた例を示す。 (B) in FIG. 26, SF4 and then in half address period of SF3, an example in which newly provided subfield SF5 having the same structure as SF4 by utilizing spare time. この場合は、表現できる階調数を増加できる。 In this case, it can increase the number of gradations that can be expressed.
【0045】 [0045]
図27は、図25の(B),(C)及び図26の(A)に示したような構成にした場合の輝度向上の効果を説明する図であり、アドレス期間とサスティン期間の変化を示す図である。 27, 25 of (B), a change in the (C) and is a view for explaining the effect of the brightness enhancement in the case of the configuration as shown in (A) of FIG. 26, the address period and the sustain period It illustrates. 参照符号Aは図25の(A)のデータ圧縮無しの場合に対応し、SF1−SF4は同じアドレス期間の長さである。 Reference numeral A corresponds to the case of no data compression (A) in FIG. 25, SF1-SF4 is the length of the same address period. Bは図25の(B)の場合に対応し、SF4のアドレス期間が半分になり、その分サスティン期間の長さが増加している。 B corresponds to the case of FIG. 25 of (B), the address period SF4 is halved, the length of that amount sustain period is increased. Cは図25の(C)の場合に対応し、SF4とSF3のアドレス期間が半分になり、その分サスティン期間の長さが増加している。 C corresponds to the case of FIG. 25 of (C), the address period SF4 and SF3 is halved, the length of that amount sustain period is increased. DはSF4−SF2のアドレス期間が半分になり、その分サスティン期間の長さが増加している。 D address period SF4-SF2 is halved, the length of that amount sustain period is increased. このように、アドレス期間を短縮するサブフィールドの個数が増加するに従って、増加するサスティン期間の長さも長くなる。 Thus, according to the number of subfields to reduce the address period increases, the longer the length of the sustain period increases.
【0046】 [0046]
図28は、参照符号AとBは図27と同様にサスティン期間の長さを長くするが、CではSF4とSF3のアドレス期間を半分にし、生じた空き時間の一部を利用して5番目のサブフィールドSF5を新たに設け、残りの空き時間はサスティン期間の長さを増加させるのに使用する。 Figure 28 is a reference symbol A and B to increase the length of the similarly sustain period as in FIG. 27, but the fifth by utilizing a part of the half address period of the C SF4 and SF3, free generated time provided subfields SF5 newly, remaining free time is used to increase the length of the sustain period. DではSF4−SF2のアドレス期間を半分にし、生じた空き時間の一部を利用して5番目と6番目のサブフィールドSF5,SF6を新たに設け、残りの空き時間はサスティン期間の長さを増加させるのに使用する。 Halving the address period of SF4-SF2 In D, resulting utilizing a part of the free time newly provided fifth and sixth sub-fields SF5, SF6 and the length of the remaining free time sustain period used to increase. このように、図28ではサスティン期間の長さを増加し、更にデータ圧縮するサブフィールド数を増加させた時には階調数を増加する。 Thus, increasing the length of the sustain FIG 28 period, when further increased the number of subfields data compression to increase the number of gradations.
【0047】 [0047]
図29は、本発明の第2実施例のPDP装置の構成を示す図である。 Figure 29 is a diagram showing a configuration of the PDP apparatus in the second embodiment of the present invention. 図11と比較して明らかなように、第2実施例のPDP装置は、パネル温度検出回路47が設けられている点が第1実施例と異なる。 As apparent from comparison with FIG. 11, PDP apparatus in the second embodiment, that the panel temperature detecting circuit 47 is provided is different from the first embodiment. 本発明を適用して輝度を向上した場合、プラズマディスプレイパネル10の温度が局部的に上昇してパネル表面が破損する可能性がある。 If you increase the luminance by applying the present invention, the temperature of the plasma display panel 10 is likely to locally increase to the panel surface is damaged. これを防止するため、第2実施例のPDP装置では、パネル温度検出回路47がプラズマディスプレイパネル10の表面温度を監視し、パネル表面の温度が一定以上上昇したことを検出した時には、検出信号をデータ圧縮制御/駆動信号制御回路21Bに通知する。 To prevent this, in the PDP apparatus in the second embodiment, when the panel temperature detecting circuit 47 monitors the surface temperature of the plasma display panel 10, the temperature of the panel surface is detected that elevated certain level, the detection signal It notifies the data compression control / drive signal control circuit 21B. データ圧縮制御/駆動信号制御回路21Bは、検出信号を受信したら、出力選択回路4が出力Aを選択し、入力選択回路45が入力Aを選択するように制御する信号を出力する。 Data compression control / drive signal control circuit 21B is, upon receiving the detection signal, selects the output selection circuit 4 is output A, the input selection circuit 45 outputs a signal for controlling to select the input A. そして、全フィールドのサブフィールドに対して図4に示した駆動波形で駆動するように制御する。 Then, the control to drive the driving waveforms shown in FIG. 4 with respect to sub-fields of all fields. すなわち、本発明を適用せずに従来通りの駆動を行う。 That is, the driving of the conventional without applying the present invention.
【0048】 [0048]
図30は、本発明の第3実施例のPDP装置の構成を示す図である。 Figure 30 is a diagram showing a configuration of a PDP apparatus in a third embodiment of the present invention. 図29と比較して明らかなように、第3実施例のPDP装置は、動き検出回路48が設けられている点が第2実施例と異なる。 As apparent from comparison with FIG. 29, PDP apparatus of the third embodiment in that a motion detection circuit 48 is provided differs from the second embodiment. 本発明を適用して輝度を向上する場合、データ圧縮された画像は、図8に示すように所定のサブフィールドが隣接2ライン毎のインターレース表示される。 It may improve the luminance by applying the present invention, an image data compression, the predetermined sub-fields as shown in FIG. 8 is interlaced display of each adjacent two lines. このため、動きの激しい画像では表示がギクシャクする可能性がある。 Therefore, the fast moving images there is a possibility that the display is jerky. これを回避するため、第3実施例のPDP装置では、動き検出回路48が動きのある画像であるか監視し、一定以上の激しい動きを検出したら検出信号をデータ圧縮制御/駆動信号制御回路21Cに通知する。 To avoid this, in the PDP apparatus in the third embodiment, the motion detection circuit 48 monitors whether the image with motion, certain more severe detection signal upon detecting motion data compression control / drive signal control circuit 21C to notify. データ圧縮制御/駆動信号制御回路21Cは、検出信号を受信したら、出力選択回路4が出力Aを選択し、入力選択回路45が入力Aを選択するように制御する信号を出力する。 Data compression control / drive signal control circuit 21C may, upon receiving the detection signal, selects the output selection circuit 4 is output A, the input selection circuit 45 outputs a signal for controlling to select the input A. そして、全フィールドのサブフィールドに対して図4に示した駆動波形で駆動するように制御する。 Then, the control to drive the driving waveforms shown in FIG. 4 with respect to sub-fields of all fields. すなわち、本発明を適用せずに従来通りの駆動を行う。 That is, the driving of the conventional without applying the present invention.
【0049】 [0049]
以上、ALIS方式のPDP装置を例として本発明の実施利を説明したが、本発明は通常のPDP装置にも適用可能である。 Having described the exemplary advantage of the present invention as an example PDP apparatus employing the ALIS method, the present invention is also applicable to ordinary PDP device. また、各種の変形例が可能であり、例えば、2ライン毎のインターレース表示でなくn本毎のインターレース表示も可能であり、データ圧縮する場合には、すべてのサブフィールドを複数ライン毎のインターレース表示にしてもよい。 Further, various modifications are possible, for example, 2 interlaced display of n each present rather than interlaced display of each line are also possible, in the case of data compression, interlaced display of a plurality of lines each of all the sub-fields it may be.
【0050】 [0050]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、インターレース表示方式のプラズマディスプレイ装置のピーク輝度を向上させることができ、更に階調表示も向上できる。 As described above, according to the present invention, it is possible to improve the peak luminance of the plasma display device of interlace display system can further improved gradation display.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】インターレース方式の表示ラインを示す図である。 FIG. 1 is a diagram showing a display line interlaced.
【図2】従来のALIS方式のプラズマディスプレイ装置(PDP装置)の概略構成を示すブロック図である。 2 is a block diagram showing a schematic configuration of a plasma display device in the conventional ALIS system (PDP apparatus).
【図3】ALIS方式のPDP装置の走査順を示す図である。 3 is a diagram showing a scanning order of the ALIS system PDP apparatus.
【図4】ALIS方式のPDP装置の駆動波形の例を示す図である。 4 is a diagram showing an example of driving waveforms of the PDP apparatus employing the ALIS method.
【図5】同時アドレス技術を説明する図である。 FIG. 5 is a diagram illustrating the simultaneous address technology.
【図6】ALIS方式でデータ圧縮する画素を示す図である。 6 is a diagram showing a pixel data compressed by the ALIS method.
【図7】ALIS方式でデータ圧縮した画像の例を示す図である。 7 is a diagram showing an example of an image data compressed by the ALIS method.
【図8】本発明における圧縮時の表示ラインを示す図である。 8 is a diagram showing a display line at the time of compression in the present invention.
【図9】本発明による画像を示す図である。 Is a diagram showing an image of the present invention; FIG.
【図10】本発明による画像を示す図である。 Is a diagram showing an image of the present invention; FIG.
【図11】本発明の第1実施例のPDP装置の概略構成を示すブロック図である。 11 is a block diagram showing the schematic configuration of the PDP apparatus in the first embodiment of the present invention.
【図12】第1実施例のプラズマディスプレイパネルのセル構造を示すブロック図である。 12 is a block diagram showing a cell structure of a plasma display panel of the first embodiment.
【図13】第1実施例のプラズマディスプレイパネルの隔壁パターンを示す平面図である。 13 is a plan view showing a partition pattern of the PDP of the first embodiment.
【図14】駆動補償回路の構成例を示す図である。 14 is a diagram showing a configuration example of a drive compensation circuit.
【図15】駆動補償回路の別の構成例を示す図である。 15 is a diagram showing another configuration example of a drive compensation circuit.
【図16】第1実施例の駆動制御処理を示すフローチャートである。 16 is a flowchart showing a drive control process of the first embodiment.
【図17】第1実施例の非圧縮サブフィールドにおける走査順を示す図である。 17 is a diagram showing a scanning order of the uncompressed subfields of the first embodiment.
【図18】第1実施例の非圧縮サブフィールドにおける駆動波形を示す図である。 18 is a diagram showing driving waveforms of the uncompressed subfields of the first embodiment.
【図19】第1実施例の圧縮サブフィールドにおける走査順を示す図である。 19 is a diagram showing a scanning order in the compression subfields of the first embodiment.
【図20】第1実施例の圧縮サブフィールドにおける駆動波形を示す図である。 20 is a diagram showing drive waveforms in the compression subfields of the first embodiment.
【図21】第1実施例のデータ圧縮処理回路例の構成を示すブロック図である。 FIG. 21 is a block diagram showing the configuration of the data compression processing circuit of the first embodiment.
【図22】第1実施例におけるデータ圧縮処理の別の例を説明する図である。 22 is a diagram illustrating another example of a data compression process in the first embodiment.
【図23】第1実施例の別のデータ圧縮処理回路別の例のハードウエア構成を示すブロック図である。 FIG. 23 is a block diagram showing a hardware configuration of another data compression circuit another example of the first embodiment.
【図24】第1実施例における空き時間のサスティン期間への分配を説明する図である。 24 is a diagram illustrating the distribution of the sustain period of free time in the first embodiment.
【図25】第1実施例における空き時間のサスティン期間への分配例を示す図である。 25 is a diagram showing a distribution example of the sustain period of free time in the first embodiment.
【図26】第1実施例における空き時間のサスティン期間への分配例を示す図である。 26 is a diagram showing a distribution example of the sustain period of free time in the first embodiment.
【図27】第1実施例におけるデータ圧縮による輝度向上を説明する図である。 27 is a diagram for explaining a luminance improvement by data compression in the first embodiment.
【図28】第1実施例におけるデータ圧縮による輝度向上及び階調表現の向上を説明する図である。 28 is a diagram explaining the improvement of brightness enhancement and grayscale representation by data compression in the first embodiment.
【図29】本発明の第2実施例のPDP装置の概略構成を示すブロック図である。 FIG. 29 is a block diagram showing the schematic configuration of the PDP apparatus in the second embodiment of the present invention.
【図30】本発明の第3実施例のPDP装置の概略構成を示すブロック図である。 30 is a block diagram showing a schematic configuration of a PDP apparatus in a third embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
10…プラズマディスプレイパネル21A,21B,1C…データ圧縮制御・駆動信号制御回路22…アドレスドライバ23…スキャン回路24…奇数Yサスティン回路25…偶数Yサスティン回路26…奇数Xサスティン回路27…偶数Xサスティン回路30…駆動補償回路42…I−P変換回路43…データ圧縮回路44…P−I変換回路 10 ... plasma display panel 21A, 21B, 1C ... data compression control and drive signal control circuit 22 ... address driver 23 ... scan circuit 24 ... odd Y sustain circuit 25 ... even-Y sustain circuit 26 ... odd X sustain circuit 27 ... even number X sustain circuit 30 ... drive compensation circuit 42 ... I-P conversion circuit 43 ... data compression circuit 44 ... P-I conversion circuit

Claims (2)

  1. 複数の表示電極対が、表示ライン毎に面放電のための電極対を構成し、隣接する2表示ラインの表示に1本の電極を共用するように配列され、前記電極対と交差して表示セルを構成するように複数のアドレス電極が配列され、各表示セルを分離する格子状の隔壁を備えるプラズマディスプレイ装置であって、 Display a plurality of display electrode pairs, constitute an electrode pair for surface discharge in each display line are arranged to share one electrode to display two adjacent display lines, and crossing the electrode pair a plurality of address electrodes are arranged to form a cell, a plasma display device comprising a lattice-shaped partition wall separating each display cell,
    入力画像信号の平均輝度を検出する平均輝度検出回路と、 An average luminance detection circuit for detecting an average peak level of input image signal,
    奇数フィールドと偶数フィールドから構成される1表示ライン飛び越しのインターレース入力画像信号をプログレッシブ画像信号に変換した後、該プログレッシブ画像信号を、隣接する2表示ライン毎にグループ分け 、所定のサブフィールドにおける各グループにおいて2表示ラインの表示データが同一になるように変換して圧縮データを生成するデータ圧縮回路と、 After converting the interlaced input image signal of interlaced one display line composed of odd and even fields into a progressive image signal, the progressive image signal, grouped every two adjacent display lines, each in a given sub-field a data compression circuit display data for the second display line to generate compressed data by converting to be identical in the group,
    前記圧縮データを前記グループ毎に交互に第1フィールドと第2フィールドに並び換えて2表示ライン飛び越しのインターレースを行う表示画像信号を生成するP−I変換回路と、 And P-I converter for generating a display image signal for interlace of the compressed data rearranging the first and second fields alternately in each group interlaced second display line,
    ドレス期間において前記表示画像信号に応じて点灯画素を選択し、 前記平均輝度検出回路の検出結果に応じて、前記所定のサブフィールドにおいては各グループの表示ラインを2表示ライン同時に選択し、 前記所定のサブフィールド以外のサブフィールドにおいては1表示ライン毎に選択し、選択した画素が放電するように駆動する、アドレス駆動回路を含む駆動回路とを備えることを特徴とするプラズマディスプレイ装置。 In address period, to select the lighting pixels in accordance with the display image signal, in response to said detection result of the average luminance detection circuit 2 display lines simultaneously selected display lines of each group in the predetermined subfield, wherein in sub-fields other than the predetermined sub-field selected for each display line, the selected pixel is driven so as to discharge, a plasma display apparatus characterized by comprising a drive circuit including an address driving circuit.
  2. 請求項1に記載のプラズマディスプレイ装置であって、 A plasma display apparatus according to claim 1,
    前記平均輝度検出回路の検出結果が所定値以下の場合には、前記入力画像信号は前記データ圧縮回路及び前記P−I変換回路を介して前記アドレス駆動回路に供給されると共に、前記駆動回路において前記所定のサブフィールドで2表示ライン同時に表示ラインが選択され、 Wherein when the detection result of the average luminance detection circuit is less than a predetermined value, together with the input image signal is supplied to the address drive circuit through the data compression circuit and the P-I conversion circuit, in the driving circuit 2 display lines simultaneously display line is selected in the predetermined subfield,
    前記検出結果が所定値より大きい場合には、前記入力画像信号は前記データ圧縮回路及び前記P−I変換回路を介することなく前記アドレス駆動回路に供給され、前記駆動回路において全てのサブフィールドで1表示ライン毎に表示ラインが選択されることを特徴とするプラズマディスプレイ装置。 Wherein when the detection result is greater than the predetermined value, the input image signal is supplied to the address drive circuit without using the data compression circuit and the P-I conversion circuit, in all subfields in the driving circuit 1 a plasma display apparatus characterized by display lines each display line is selected.
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