JP4209797B2

JP4209797B2 - Transversal filter

Info

Publication number: JP4209797B2
Application number: JP2004084161A
Authority: JP
Inventors: 秀之野坂; 誠中村; 道広平田; 雅美徳光
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2004-03-23
Filing date: 2004-03-23
Publication date: 2009-01-14
Anticipated expiration: 2024-03-23
Also published as: JP2005277512A

Description

本発明は、トランスバーサルフィルタに関わり、特に、光ファイバー通信における波長分散や偏波モード分散を電気回路により補償する超高周波動作のトランスバーサルフィルタに関わる。 The present invention relates to a transversal filter, and more particularly to an ultrahigh frequency operation transversal filter that compensates for chromatic dispersion and polarization mode dispersion in optical fiber communication with an electric circuit.

従来のトランスバーサルフィルタの例は、例えば下記特許文献１、特許文献２に記載されている。 Examples of conventional transversal filters are described in Patent Document 1 and Patent Document 2 below, for example.

図１１に従来のトランスバーサルフィルタの例を示す。入力端子１から入力されるデータは入力バッファ１１にてレベル調整され、縦続接続された第１〜第４の遅延回路２１〜２４に入力される。入力バッファ１１の出力及び第１〜第４の遅延回路２１〜２４の出力は、それぞれ第１〜第５の乗算回路３１〜３５に入力される。第１〜第５の乗算回路３１〜３５の出力は、第１〜第４の加算回路４２〜４５により加算され、出力バッファ１２を経由して出力端子２から出力される。 FIG. 11 shows an example of a conventional transversal filter. Data input from the input terminal 1 is level-adjusted by the input buffer 11 and input to the first to fourth delay circuits 21 to 24 connected in cascade. The output of the input buffer 11 and the outputs of the first to fourth delay circuits 21 to 24 are input to the first to fifth multiplier circuits 31 to 35, respectively. The outputs of the first to fifth multiplier circuits 31 to 35 are added by the first to fourth adder circuits 42 to 45 and output from the output terminal 2 via the output buffer 12.

ここで、第１の乗算回路３１を経由する信号経路をＰ１、第２の乗算回路３２を経由する信号経路をＰ２、第３の乗算回路３３を経由する信号経路をＰ３、第４の乗算回路３４を経由する信号経路をＰ４、第５の乗算回路３５を経由する信号経路をＰ５とする。 Here, the signal path passing through the first multiplication circuit 31 is P1, the signal path passing through the second multiplication circuit 32 is P2, the signal path passing through the third multiplication circuit 33 is P3, and the fourth multiplication circuit. A signal path passing through 34 is P4, and a signal path passing through the fifth multiplication circuit 35 is P5.

図１２に従来のトランスバーサルフィルタの伝達時間を示す。横軸は信号経路を示し、縦軸はトランスバーサルフィルタの伝達時間を示す。例えば、横軸に示すＰ１は第１の乗算回路３１を経由する信号経路であり、これに対応する伝達時間のプロットは第１の乗算回路３１に入力するタップ係数を１とし他のすべての乗算回路に入力するタップ係数をゼロとした場合のトランスバーサルフィルタの伝達時間を示す。図に示すように、従来のトランスバーサルフィルタの伝達時間は信号経路（Ｐ１〜Ｐ５）の選択により可変である。従って、従来のトランスバーサルフィルタは、適当なタップ係数を与えることにより、有限長インパルス応答回路（ＦＩＲ）として機能する。 FIG. 12 shows the transmission time of the conventional transversal filter. The horizontal axis indicates the signal path, and the vertical axis indicates the transmission time of the transversal filter. For example, P1 shown on the horizontal axis is a signal path passing through the first multiplier circuit 31, and the plot of the transmission time corresponding to this is a tap coefficient input to the first multiplier circuit 31 and all other multiplications. The transmission time of the transversal filter when the tap coefficient input to the circuit is zero is shown. As shown in the figure, the transmission time of the conventional transversal filter is variable by selecting the signal path (P1 to P5). Therefore, the conventional transversal filter functions as a finite-length impulse response circuit (FIR) by giving an appropriate tap coefficient.

特開２００３−０８７１９８号公報JP 2003-087198 A 特開２００３−２５８６０６号公報JP 2003-258606 A

一般に有限長インパルス応答回路では、求められるフィルタ特性を実現するためのタップ係数の組合せをＺ変換により演算する。この演算を実行するために、信号経路を順番に変更した場合の伝達時間の変化は常に一定であることが求められる。しかしながら、図１１の従来のトランスバーサルフイルタでは、図１２に示すように、信号経路を順番に変更した場合の伝達時間の変化は一定とはならない。すなわち、信号経路をＰ１からＰ２へ変更した場合が最も伝達時間の変化が大きく、Ｐ４からＰ５へ変更した場合が最も小さくなる。 In general, in a finite impulse response circuit, a combination of tap coefficients for realizing a required filter characteristic is calculated by Z conversion. In order to execute this calculation, it is required that the change in the transmission time when the signal path is changed in order is always constant. However, in the conventional transversal filter of FIG. 11, as shown in FIG. 12, the change in the transmission time when the signal path is changed in order is not constant. That is, the change in the transmission time is the largest when the signal path is changed from P1 to P2, and the change is the smallest when the signal path is changed from P4 to P5.

伝達時間の変化（伝達時間差）が一定かどうかを調べるためには、縦軸を伝達時間差としたグラフを描画すれば明らかとなる。図１３は従来のトランスバーサルフィルタの伝達時間差を示す。横軸は隣り合う二つの信号経路を示し、縦軸はトランスバーサルフィルタの伝達時間差を示す。例えば、横軸に示すＰ２−Ｐ１はＰ２とＰ１の二つの信号経路を示しており、縦軸は二つの信号経路の伝達時間差を示す。有限長インパルス応答回路では、隣同士の信号経路間の伝達時間差はすべて等しいことが求められる。しかしながら、従来のトランスバーサルフィルタではＰ２−Ｐ１とＰ５−Ｐ４が、それ以外よりも、それぞれ、大きくなり、小さくなっている。このような伝達時間差のばらつきは、特に高周波信号（概ね１０ＧＨｚ以上）を通す場合に顕著となる。 In order to examine whether the change in transmission time (transmission time difference) is constant, it becomes clear by drawing a graph with the vertical axis representing the transmission time difference. FIG. 13 shows the transmission time difference of the conventional transversal filter. The horizontal axis shows two adjacent signal paths, and the vertical axis shows the transmission time difference of the transversal filter. For example, P2-P1 shown on the horizontal axis indicates two signal paths P2 and P1, and the vertical axis indicates a transmission time difference between the two signal paths. In a finite impulse response circuit, it is required that the transmission time differences between adjacent signal paths are all equal. However, in the conventional transversal filter, P2-P1 and P5-P4 are larger and smaller than the others, respectively. Such a variation in the transmission time difference is particularly noticeable when a high-frequency signal (approximately 10 GHz or more) is passed.

このように隣同士の信号経路間の伝達時間差が一定とならないのは、従来のトランスバーサルフィルタの入力端及び出力端に存在する不連続性のためである。すなわち、入力端においては、第１の乗算回路３１出力のみが直接後段に相当する第１の加算器４２に入力されるため、信号経路Ｐ１の伝達時間は他の信号経路よりも余計に短くなる。また、出力端においては、第４（一般にＮ）の遅延回路２４出力はデータを送出する次の段の遅延回路が存在せず、負荷が第１〜第３の遅延回路２１〜２３よりも軽減されるため、信号経路Ｐ５の伝達時間は他の信号経路よりも短くなる。 The reason why the transmission time difference between the adjacent signal paths is not constant is because of the discontinuity existing at the input end and output end of the conventional transversal filter. That is, at the input end, only the output of the first multiplication circuit 31 is directly input to the first adder 42 corresponding to the subsequent stage, so that the transmission time of the signal path P1 becomes shorter than the other signal paths. . At the output end, the output of the fourth (generally N) delay circuit 24 has no delay circuit of the next stage for sending data, and the load is reduced compared to the first to third delay circuits 21 to 23. Therefore, the transmission time of the signal path P5 is shorter than that of the other signal paths.

本発明の目的は、入力端及び出力端、あるいは出力端における不連続性を補償し、隣同土の信号経路間の伝達時間差をすべて、あるいは入力端を除いてすべて等しくしたトランスバーサルフィルタを提供することにある。 An object of the present invention is to provide a transversal filter that compensates for discontinuities at the input end and output end, or the output end, and makes the transmission time difference between adjacent signal paths equal or all other than the input end. There is to do.

本発明においては、上記目的を達成するために、請求項１に記載のように、入力データのレベル調整を行う入力バッファと、前記入力バッファの出力を入力し所定の時間遅延を施す第１から第Ｎ（Ｎは３以上の整数とする）までのＮ個の遅延回路と、前記入力バッファの出力を入力し外部から与えられるタップ係数を乗算して出力する第１の乗算回路と、前記Ｎ個の遅延回路の各出力をそれぞれ入力し外部から与えられるタップ係数を乗算して出力する第２から第Ｎ＋１までのＮ個の乗算回路と、前記第Ｋ（Ｋは１からＮまでの整数とする）の乗算回路の出力と前記第Ｋ＋１の乗算回路の出力とを加算する第１から第ＮまでのＮ個の加算回路と、前記第Ｎの加算回路の出力を入力する出力バッファと、から構成されるトランスバーサルフィルタであって、前記第Ｎの遅延回路の出力を入力する第Ｎ＋１の遅延回路を新たに設け、前記第Ｋの遅延回路と前記第Ｋ＋１の遅延回路とを接続する配線長をすべて等しくしたことを特徴とするトランスバーサルフィルタを構成する。 In order to achieve the above object, according to the present invention, as described in claim 1, the input buffer for adjusting the level of the input data, and the first from which the output of the input buffer is input and a predetermined time delay is applied. N delay circuits up to Nth (N is an integer of 3 or more), a first multiplication circuit that inputs the output of the input buffer, multiplies a tap coefficient given from the outside, and outputs the N multiplication circuit N outputs from the second to (N + 1) -th multiplication circuits that input the outputs of the respective delay circuits and output by multiplying by externally applied tap coefficients, and the K-th (K is an integer from 1 to N) The first to Nth adder circuits for adding the output of the K + 1 multiplier circuit and the output buffer to which the output of the Nth adder circuit is input. Constructed transversal fill An N + 1th delay circuit for inputting the output of the Nth delay circuit is newly provided, and all the wiring lengths connecting the Kth delay circuit and the (K + 1) th delay circuit are made equal. A characteristic transversal filter is constructed.

また、本発明においては、請求項２に記載のように、前記第１から第ＮまでのＮ個の遅延回路は、各々が複数の遅延バッファの縦続接続により構成され、前記第Ｎ＋１の遅延回路は、前記複数の遅延バッファの内の初段の遅延バッファのみで構成されることを特徴とする請求項１に記載のトランスバーサルフィルタを構成する。 Also, in the present invention, as described in claim 2, each of the N delay circuits from the first to the Nth is constituted by a cascade connection of a plurality of delay buffers, and the N + 1th delay circuit 2. The transversal filter according to claim 1, wherein the transversal filter comprises only a first-stage delay buffer among the plurality of delay buffers.

また、本発明においては、請求項３に記載のように、前記第１の乗算回路の出力を入力し前記第１の加算回路にその出力を送出する前置加算回路と、前記前置加算回路の他方の入力にゼロに相当する信号を送出する信号発生回路と、を新たに設けることを特徴とする請求項１又は２に記載のトランスバーサルフィルタを構成する。 Also, in the present invention, as described in claim 3, a pre-adder circuit that inputs an output of the first multiplier circuit and sends the output to the first adder circuit, and the pre-adder circuit A transversal filter according to claim 1 or 2, further comprising a signal generation circuit for transmitting a signal corresponding to zero to the other input of the first and second inputs.

また、本発明においては、請求項４に記載のように、前記第１の遅延回路の遅延時間を、前記第２から第Ｎまでの遅延回路の遅延時間よりも前記第１の加算回路の伝達時間に相当する分だけ短くすることを特徴とする請求項１又は２に記載のトランスバーサルフィルタを構成する。 In the present invention, the delay time of the first delay circuit is set so that the delay time of the first adder circuit is shorter than the delay times of the second to Nth delay circuits. 3. The transversal filter according to claim 1, wherein the transversal filter is shortened by an amount corresponding to time.

本発明の実施により、遅延回路の新設、信号発生回路と加算回路との組み合わせの新設、または初段遅延回路の遅延時間の短縮によって、入力端及び出力端、あるいは出力端における不連続性を補償し、隣同土の信号経路間の伝達時間差をすべて、あるいは入力端を除いてすべて等しくしたトランスバーサルフィルタを提供することが可能となる。 Implementation of the present invention compensates for discontinuities at the input and output terminals or output terminals by newly installing a delay circuit, a new combination of a signal generation circuit and an adder circuit, or shortening the delay time of the first stage delay circuit. Thus, it is possible to provide a transversal filter in which the transmission time difference between the signal paths of adjacent soils is all equal, or all except the input end.

（第１の実施形態）
図１は本発明第１の実施形態のトランスバーサルフィルタを示す。入力端子１から入力されるデータは入力バッファ１１にてレベル調整され、縦続接続された第１〜第４の遅延回路２１〜２４に入力される。入力バッファ１１の出力及び第１〜第４の遅延回路２１〜２４の出力は、それぞれ第１〜第５の乗算回路３１〜３５に入力される。第１〜第５の乗算回路３１〜３５の出力は、第１〜第４の加算回路４２〜４５により加算され、出力バッファ１２を経由して出力端子２から出力される。ここで、第１の乗算回路３１を経由する信号経路をＰ１、第２の乗算回路３２を経由する信号経路をＰ２、第３の乗算回路３３を経由する信号経路をＰ３、第４の乗算回路３４を経由する信号経路をＰ４、第５の乗算回路３５を経由する信号経路をＰ５とする。ここまでは、図１１に示した従来のトランスバーサルフィルタの構成と同じである。本実施形態では、第５の遅延回路２５が第４の遅延回路２４の出力に新たに付加し、かつ第１から第５の遅延回路２１〜２５を接続する配線長をすべて等しくする点が従来と異なる。 (First embodiment)
FIG. 1 shows a transversal filter according to a first embodiment of the present invention. Data input from the input terminal 1 is level-adjusted by the input buffer 11 and input to the first to fourth delay circuits 21 to 24 connected in cascade. The output of the input buffer 11 and the outputs of the first to fourth delay circuits 21 to 24 are input to the first to fifth multiplier circuits 31 to 35, respectively. The outputs of the first to fifth multiplier circuits 31 to 35 are added by the first to fourth adder circuits 42 to 45 and output from the output terminal 2 via the output buffer 12. Here, the signal path passing through the first multiplication circuit 31 is P1, the signal path passing through the second multiplication circuit 32 is P2, the signal path passing through the third multiplication circuit 33 is P3, and the fourth multiplication circuit. A signal path passing through 34 is P4, and a signal path passing through the fifth multiplication circuit 35 is P5. Up to this point, the configuration is the same as that of the conventional transversal filter shown in FIG. In the present embodiment, the fifth delay circuit 25 is newly added to the output of the fourth delay circuit 24, and all the wiring lengths connecting the first to fifth delay circuits 21 to 25 are made equal. And different.

図２は本発明第１の実施形態のトランスバーサルフィルタの伝達時間を示す。横軸は信号経路を示し、縦軸はトランスバーサルフィルタの伝達時間を示す。例えば、横軸に示すＰ１は第１の乗算回路３１を経由する信号経路であり、これに対応する伝達時間のプロットは第１の乗算回路３１に入力するタップ係数を１とし他のすべての乗算回路に入力するタップ係数をゼロとした場合のトランスバーサルフィルタの伝達時間を示す。図に示すように、本実施形態のトランスバーサルフィルタの伝達時間は信号経路（Ｐ１〜Ｐ５）の選択により可変である。従って、本実施形態のトランスバーサルフィルタは、適当なタップ係数を与えることにより、有限長インパルス応答回路（ＦＩＲ）として機能する。 FIG. 2 shows the transmission time of the transversal filter according to the first embodiment of the present invention. The horizontal axis indicates the signal path, and the vertical axis indicates the transmission time of the transversal filter. For example, P1 shown on the horizontal axis is a signal path passing through the first multiplier circuit 31, and the plot of the transmission time corresponding to this is a tap coefficient input to the first multiplier circuit 31 and all other multiplications. The transmission time of the transversal filter when the tap coefficient input to the circuit is zero is shown. As shown in the figure, the transmission time of the transversal filter of this embodiment is variable depending on the selection of the signal path (P1 to P5). Therefore, the transversal filter of this embodiment functions as a finite-length impulse response circuit (FIR) by giving an appropriate tap coefficient.

図３は本発明第１の実施形態のトランスバーサルフィルタの伝達時間差を示す。横軸は二つの信号経路を示し、縦軸はトランスバーサルフィルタの伝達時間差を示す。例えば、横軸に示すＰ２−Ｐ１はＰ２とＰ１の二つの信号経路を示しており、縦軸は二つの信号経路の伝達時間差を示す。 FIG. 3 shows a transmission time difference of the transversal filter according to the first embodiment of the present invention. The horizontal axis shows two signal paths, and the vertical axis shows the transmission time difference of the transversal filter. For example, P2-P1 shown on the horizontal axis indicates two signal paths P2 and P1, and the vertical axis indicates a transmission time difference between the two signal paths.

例えば図１１に示した従来のトランスバーサルフィルタでは、出力端における不連続性のため、信号経路Ｐ５と信号経路Ｐ４の伝達時間差（Ｐ５−Ｐ４）がそれ以外よりも小さい問題があった。本実施形態では、第４の遅延回路２４の出力に第５の遅延回路２５が新たに付加され、かつ第１から第５の遅延回路２１〜２５を接続する配線長がすべて等しく設計されたため、信号経路Ｐ５と信号経路Ｐ４の伝達時間差（Ｐ５−Ｐ４）がそれ以外（Ｐ３−Ｐ２、Ｐ４−Ｐ３）と完全に等しくなる。 For example, the conventional transversal filter shown in FIG. 11 has a problem that the transmission time difference (P5−P4) between the signal path P5 and the signal path P4 is smaller than that due to the discontinuity at the output end. In the present embodiment, the fifth delay circuit 25 is newly added to the output of the fourth delay circuit 24, and the wiring lengths connecting the first to fifth delay circuits 21 to 25 are all designed to be equal. The transmission time difference (P5-P4) between the signal path P5 and the signal path P4 is completely equal to the others (P3-P2, P4-P3).

上記の効果が得られたのは、第４の遅延回路の集中回路定数的な負荷が第１〜第３の遅延回路の集中回路定数的な負荷と等しくなっただけでなく、各遅延回路間を接続する配線長をすべて等しくしたことにより配線寄生による負荷もすべて等しくなり、出力端に存在する不連続性を完全に補償できたためである。 The above effect was obtained not only because the lumped circuit constant load of the fourth delay circuit became equal to the lumped circuit constant load of the first to third delay circuits, but also between each delay circuit. This is because all the loads due to the wiring parasitics are equalized by making the wiring lengths connecting the two equal, and the discontinuity existing at the output end can be completely compensated.

本実施形態は、請求項１に係る発明において、Ｎ＝４としたときの一実施形態例となっている。Ｎが３以上で４とは異なる整数である場合にも、請求項１に係る発明が、本実施形態と同様の効果を奏することは明らかである。 The present embodiment is an example of the embodiment according to claim 1 when N = 4. Even when N is an integer greater than or equal to 3 and different from 4, it is clear that the invention according to claim 1 has the same effect as the present embodiment.

（第２の実施形態）
図４は本発明第２の実施形態のトランスバーサルフィルタを示す。入力端子１から入力されるデータは入力バッファ１１にてレベル調整され、縦続接続された第１〜第４の遅延回路２１〜２４に入力される。入力バッファ１１の出力及び第１〜第４の遅延回路２１〜２４の出力は、それぞれ第１〜第５の乗算回路３１〜３５に入力される。第１〜第５の乗算回路３１〜３５の出力は、第１〜第４の加算回路４２〜４５により加算され、出力バッファ１２を経由して出力端子２から出力される。さらに、第１の実施形態と同様に第５の遅延回路２５Ａが第４の遅延回路２４の出力に新たに付加され、かつ第１から第５の遅延回路２１〜２４、２５Ａを接続する配線長がすべて等しく設計される。第１の実施形態と異なる点は、第１から第４の遅延回路２１〜２４が各々複数の遅延バッファの縦続接続により構成され、かつ第１の実施形態における第５の遅延回路２５を、第１から第４までの遅延回路２１〜２４を構成する複数の遅延バッファの内初段の遅延バッファのみから構成される第５の遅延回路２５Ａとした点にある。 (Second Embodiment)
FIG. 4 shows a transversal filter according to the second embodiment of the present invention. Data input from the input terminal 1 is level-adjusted by the input buffer 11 and input to the first to fourth delay circuits 21 to 24 connected in cascade. The output of the input buffer 11 and the outputs of the first to fourth delay circuits 21 to 24 are input to the first to fifth multiplier circuits 31 to 35, respectively. The outputs of the first to fifth multiplier circuits 31 to 35 are added by the first to fourth adder circuits 42 to 45 and output from the output terminal 2 via the output buffer 12. Further, as in the first embodiment, the fifth delay circuit 25A is newly added to the output of the fourth delay circuit 24, and the wiring length connecting the first to fifth delay circuits 21 to 24, 25A Are all designed equally. The difference from the first embodiment is that the first to fourth delay circuits 21 to 24 are each configured by cascading a plurality of delay buffers, and the fifth delay circuit 25 in the first embodiment is different from the first delay circuit 25 in the first embodiment. The fifth delay circuit 25A is composed of only the first-stage delay buffer among the plurality of delay buffers constituting the first to fourth delay circuits 21-24.

図５は第５の遅延回路２５Ａとその周辺の回路図を示す。第４の遅延回路２４は所望の遅延時間を得るために複数の遅延バッファ（図では６段）により構成されるのに対して、第５の遅延回路２５Ａは初段の遅延バッファのみで構成される。このため、本実施形態は第１の実施形態と比較して低電力での動作が可能となり、第１の実施形態と同じ効果を低電力で実現するという効果が得られる。 FIG. 5 shows a circuit diagram of the fifth delay circuit 25A and its periphery. The fourth delay circuit 24 is composed of a plurality of delay buffers (six stages in the figure) in order to obtain a desired delay time, whereas the fifth delay circuit 25A is composed of only the first-stage delay buffer. . For this reason, this embodiment can be operated with low power compared to the first embodiment, and the same effect as the first embodiment can be achieved with low power.

一方で、第１の実施形態と同様に、第４の遅延回路の集中回路定数的な負荷が第１〜第３の遅延回路の集中回路定数的な負荷と等しくなり、かつ各遅延回路間を接続する配線長をすべて等しくしたことにより配線寄生による負荷もすべて等しくなり、出力端に存在する不連続性を完全に補償できる。本実施形態の動作は、第１の実施形態と同様に、図２に示す遅延時間、図３に示す遅延時間差の特性を示す。 On the other hand, as in the first embodiment, the lumped circuit constant load of the fourth delay circuit is equal to the lumped circuit constant load of the first to third delay circuits, and between the delay circuits. By making all the connected wiring lengths equal, all the loads due to wiring parasitics are also equal, and discontinuities existing at the output end can be completely compensated. The operation of this embodiment shows the characteristics of the delay time shown in FIG. 2 and the delay time difference shown in FIG. 3, as in the first embodiment.

なお、第１から第４の遅延回路２１〜２４は複数の遅延バッファから構成されるが、具体的な回路としては「エミッタフォロワ（コレクタ接地増幅器）＋差動増幅器＋エミッタフォロワ＋差動増幅器・・・」または「ソースフォロワ＋差動増幅器＋ソースフォロワ＋差動増幅器・・・」等が考えられる。この場合には、エミッタフォロワまたはソースフォロワを初段の遅延バッファすなわち第５の遅延回路とすればよい。 The first to fourth delay circuits 21 to 24 are composed of a plurality of delay buffers. Specific examples of the circuit include “emitter follower (collector grounded amplifier) + differential amplifier + emitter follower + differential amplifier. .. ”or“ source follower + differential amplifier + source follower + differential amplifier... ”Or the like. In this case, the emitter follower or the source follower may be a first-stage delay buffer, that is, a fifth delay circuit.

本実施形態は、請求項２に係る発明において、Ｎ＝４としたときの一実施形態例となっている。Ｎが３以上で４とは異なる整数である場合にも、請求項２に係る発明が、本実施形態と同様の効果を奏することは明らかである。 This embodiment is an embodiment when N = 4 in the invention according to claim 2. Even when N is an integer greater than or equal to 3 and different from 4, it is clear that the invention according to claim 2 has the same effect as the present embodiment.

（第３の実施形態）
図６は本発明第３の実施形態のトランスバーサルフィルタを示す。入力端子１から入力されるデータは入力バッファ１１にてレベル調整され、縦続接続された第１〜第４の遅延回路２１〜２４に入力される。入力バッファ１１の出力及び第１〜第４の遅延回路２１〜２４の出力は、それぞれ第１〜第５の乗算回路３１〜３５に入力される。第１〜第５の乗算回路３１〜３５の出力は、第１〜第４の加算回路４２〜４５により加算され、出力バッファ１２を経由して出力端子２から出力される。さらに、第１の実施形態と同様に第５の遅延回路２５が第４の遅延回路２４の出力に新たに付加され、かつ第１から第５の遅延回路２１〜２５を接続する配線長がすべて等しく設計される。本実施形態ではさらに、第１の乗算回路３１と第１の加算回路４２の間に新たに前置加算回路４１が付加され、この前置加算回路４１の他方の入力にゼロに相当する信号を送出する信号発生回路４０が付加される。 (Third embodiment)
FIG. 6 shows a transversal filter according to a third embodiment of the present invention. Data input from the input terminal 1 is level-adjusted by the input buffer 11 and input to the first to fourth delay circuits 21 to 24 connected in cascade. The output of the input buffer 11 and the outputs of the first to fourth delay circuits 21 to 24 are input to the first to fifth multiplier circuits 31 to 35, respectively. The outputs of the first to fifth multiplier circuits 31 to 35 are added by the first to fourth adder circuits 42 to 45 and output from the output terminal 2 via the output buffer 12. Further, as in the first embodiment, the fifth delay circuit 25 is newly added to the output of the fourth delay circuit 24, and all the wiring lengths connecting the first to fifth delay circuits 21 to 25 are all. Designed equally. In the present embodiment, a pre-adder circuit 41 is newly added between the first multiplier circuit 31 and the first adder circuit 42, and a signal corresponding to zero is sent to the other input of the pre-adder circuit 41. A signal generation circuit 40 to be transmitted is added.

図７は本発明第３の実施形態のトランスバーサルフィルタの伝達時間を示し、図８は本発明第３の実施形態のトランスバーサルフィルタの伝達時間差を示す。例えば図１１に示した従来のトランスバーサルフィルタでは、入力端における不連続性のため、信号経路Ｐ２と信号経路Ｐ１の伝達時間差（Ｐ２−Ｐ１）がそれ以外よりも大きい問題があった。本実施形態では、第１の乗算回路３１と第１の加算回路４２の間に新たに前置加算回路４１が付加され、さらにこの前置加算回路４１の他方の入力にゼロに相当する信号を送出する信号発生回路４０が付加されるため、信号経路Ｐ２と信号経路Ｐ１の伝達時間差（Ｐ２−Ｐ１）がそれ以外（Ｐ３−Ｐ２、Ｐ４−Ｐ３、Ｐ５−Ｐ４）と完全に等しくなる。 FIG. 7 shows the transmission time of the transversal filter of the third embodiment of the present invention, and FIG. 8 shows the transmission time difference of the transversal filter of the third embodiment of the present invention. For example, the conventional transversal filter shown in FIG. 11 has a problem that the transmission time difference (P2−P1) between the signal path P2 and the signal path P1 is larger than that due to discontinuity at the input end. In the present embodiment, a pre-adder circuit 41 is newly added between the first multiplier circuit 31 and the first adder circuit 42, and a signal corresponding to zero is applied to the other input of the pre-adder circuit 41. Since the signal generation circuit 40 to be transmitted is added, the transmission time difference (P2-P1) between the signal path P2 and the signal path P1 becomes completely equal to the other (P3-P2, P4-P3, P5-P4).

上記の効果が得られたのは、他の信号経路（Ｐ２〜Ｐ５）と同様に信号経路Ｐ１に回路構造上対称となる前置加算回路４１が付加されたことにより、入力端に存在する不達続性を完全に補償できたためである。 The above effect is obtained because the pre-adder circuit 41 that is symmetrical in terms of the circuit structure is added to the signal path P1 in the same manner as the other signal paths (P2 to P5). This is because the reachability was completely compensated.

本実施形態は、請求項３に係る発明において、Ｎ＝４としたときの一実施形態例となっている。Ｎが３以上で４とは異なる整数である場合にも、請求項３に係る発明が、本実施形態と同様の効果を奏することは明らかである。 This embodiment is an embodiment when N = 4 in the invention according to claim 3. Even when N is an integer greater than or equal to 3 and different from 4, it is clear that the invention according to claim 3 has the same effect as the present embodiment.

（第４の実施形態）
図９は本発明第４の実施形態のトランスバーサルフィルタを示す。入力端子１から入力されるデータは入力バッファ１１にてレベル調整され、縦続接続された第１〜第４の遅延回路２１Ａ、２２〜２４に入力される。入力バッファ１１の出力及び第１〜第４の遅延回路２１Ａ、２２〜２４の出力は、それぞれ第１〜第５の乗算回路３１〜３５に入力される。第１〜第５の乗算回路３１〜３５の出力は、第１〜第４の加算回路４２〜４５により加算され、出力バッファ１２を経由して出力端子２から出力される。さらに、第１の実施形態と同様に第５の遅延回路２５が第４の遅延回路２４の出力に新たに付加され、かつ第１から第５の遅延回路２１Ａ、２２〜２５を接続する配線長がすべて等しく設計される。本実施形態ではさらに、第１の遅延回路２１Ａの遅延時間を、第２から第４までの遅延回路２２〜２４の遅延時間よりも第１の加算回路４２の伝達時間に相当する分だけ小さくする。ここに、加算回路の伝達時間とは、加算回路に信号が入力されてから出力されるまでの時間である。なお、第１〜第４の加算回路４２〜４５はすべて等しい伝達時間を有しているものとする。 (Fourth embodiment)
FIG. 9 shows a transversal filter according to the fourth embodiment of the present invention. Data input from the input terminal 1 is level-adjusted by the input buffer 11 and input to the first to fourth delay circuits 21A and 22-24 connected in cascade. The output of the input buffer 11 and the outputs of the first to fourth delay circuits 21A and 22 to 24 are input to the first to fifth multiplier circuits 31 to 35, respectively. The outputs of the first to fifth multiplier circuits 31 to 35 are added by the first to fourth adder circuits 42 to 45 and output from the output terminal 2 via the output buffer 12. Further, similarly to the first embodiment, the fifth delay circuit 25 is newly added to the output of the fourth delay circuit 24, and the wiring length connecting the first to fifth delay circuits 21A, 22-25 is connected. Are all designed equally. In the present embodiment, the delay time of the first delay circuit 21A is further made smaller than the delay times of the second to fourth delay circuits 22 to 24 by the amount corresponding to the transmission time of the first adder circuit 42. . Here, the transmission time of the adder circuit is the time from when a signal is input to the adder circuit until it is output. It is assumed that the first to fourth adder circuits 42 to 45 all have the same transmission time.

図１０は第１の遅延回路２１Ａとその周辺の回路図を示す。第２の遅延回路２２は所望の遅延時間を得るために複数の遅延バッファ（図では６段）により構成されるのに対して、第１の遅延回路２１Ａは第１の加算回路４２の遅延時間に相当する遅延バッファを削除して（図では５段で）構成される。 FIG. 10 shows a circuit diagram of the first delay circuit 21A and its periphery. The second delay circuit 22 is configured by a plurality of delay buffers (six stages in the figure) to obtain a desired delay time, whereas the first delay circuit 21A is a delay time of the first adder circuit 42. The delay buffer corresponding to is deleted (in the figure, 5 stages).

例えば図１１に示した従来のトランスバーサルフィルタでは、入力端における不連続性のため、信号経路Ｐ２と信号経路Ｐ１の伝達時間差（Ｐ２−Ｐ１）がそれ以外よりも大きい問題があった。本実施形態では、第１の遅延回路２１Ａの遅延時間を、第２から第４までの遅延回路２２〜２４の遅延時間よりも第１の加算回路４２の伝達時間に相当する分だけ小さくするため、入力端での不連続性を完全に補償することができ、信号経路Ｐ２と信号経路Ｐ１の伝達時間差（Ｐ２−Ｐ１）がそれ以外（Ｐ３−Ｐ２、Ｐ４−Ｐ３、Ｐ５−Ｐ４）と完全に等しくなる効果が得られる。また、第３の実施形態と比較して、前置加算回路４１が不要であり、遅延回路２１Ａの素子数が減少できるため、低電力で実現できる効果が得られる。本実施形態の動作は、第３の実施形態と同様に、図７に示す遅延時間、図８に示す遅延時間差の特性を示す。 For example, the conventional transversal filter shown in FIG. 11 has a problem that the transmission time difference (P2−P1) between the signal path P2 and the signal path P1 is larger than that due to discontinuity at the input end. In the present embodiment, the delay time of the first delay circuit 21A is made smaller than the delay times of the second to fourth delay circuits 22 to 24 by an amount corresponding to the transmission time of the first adder circuit 42. , The discontinuity at the input end can be completely compensated, and the transmission time difference (P2-P1) between the signal path P2 and the signal path P1 is completely different from the others (P3-P2, P4-P3, P5-P4). An effect equal to is obtained. Further, as compared with the third embodiment, the pre-adder circuit 41 is unnecessary, and the number of elements of the delay circuit 21A can be reduced, so that an effect that can be realized with low power is obtained. The operation of the present embodiment shows the characteristics of the delay time shown in FIG. 7 and the delay time difference shown in FIG. 8, as in the third embodiment.

本実施形態は、請求項４に係る発明において、Ｎ＝４としたときの一実施形態例となっている。Ｎが３以上で４とは異なる整数である場合にも、請求項４に係る発明が、本実施形態と同様の効果を奏することは明らかである。 The present embodiment is an embodiment when N = 4 in the invention according to claim 4. Even when N is an integer greater than or equal to 3 and different from 4, it is clear that the invention according to claim 4 has the same effect as the present embodiment.

本発明第１の実施形態のトランスバーサルフィルタを説明する図である。It is a figure explaining the transversal filter of the 1st Embodiment of this invention. 本発明第１の実施形態のトランスバーサルフィルタの伝達時間を示す図である。It is a figure which shows the transmission time of the transversal filter of the 1st Embodiment of this invention. 本発明第１の実施形態のトランスバーサルフィルタの伝達時間差を示す図である。It is a figure which shows the transmission time difference of the transversal filter of the 1st Embodiment of this invention. 本発明第２の実施形態のトランスバーサルフィルタを説明する図である。It is a figure explaining the transversal filter of the 2nd Embodiment of this invention. 第５の遅延回路２５Ａとその周辺の回路図である。FIG. 10 is a circuit diagram of a fifth delay circuit 25A and its surroundings. 本発明第３の実施形態のトランスバーサルフィルタを説明する図である。It is a figure explaining the transversal filter of the 3rd Embodiment of this invention. 本発明第３の実施形態のトランスバーサルフィルタの伝達時間を示す図である。It is a figure which shows the transmission time of the transversal filter of the 3rd Embodiment of this invention. 本発明第３の実施形態のトランスバーサルフィルタの伝達時間差を示す図である。It is a figure which shows the transmission time difference of the transversal filter of the 3rd Embodiment of this invention. 本発明第４の実施形態のトランスバーサルフィルタを説明する図である。It is a figure explaining the transversal filter of the 4th Embodiment of this invention. 第１の遅延回路２１Ａとその周辺の回路図である。It is a circuit diagram of the first delay circuit 21A and its periphery. 従来のトランスバーサルフィルタを説明する図である。It is a figure explaining the conventional transversal filter. 従来のトランスバーサルフィルタの伝達時間を示す図である。It is a figure which shows the transmission time of the conventional transversal filter. 従来のトランスバーサルフィルタの伝達時間差を示す図である。It is a figure which shows the transmission time difference of the conventional transversal filter.

Explanation of symbols

１…入力端子、２…出力端子、３〜７…タップ係数入力端子、１１…入力バッファ、１２…出力バッファ、２１…第１の遅延回路、２１Ａ…第１の遅延回路、２２…第２の遅延回路、２３…第３の遅延回路、２４…第４の遅延回路、２５…第５の遅延回路、２５Ａ…第５の遅延回路、３１…第１の乗算回路、３２…第２の乗算回路、３３…第３の乗算回路、３４…第４の乗算回路、３５…第５の乗算回路、４０…信号発生回路、４１…前置加算回路、４２…第１の加算回路、４３…第２の加算回路、４４…第３の加算回路、４５…第４の加算回路。 DESCRIPTION OF SYMBOLS 1 ... Input terminal, 2 ... Output terminal, 3-7 ... Tap coefficient input terminal, 11 ... Input buffer, 12 ... Output buffer, 21 ... 1st delay circuit, 21A ... 1st delay circuit, 22 ... 2nd Delay circuit, 23 ... third delay circuit, 24 ... fourth delay circuit, 25 ... fifth delay circuit, 25A ... fifth delay circuit, 31 ... first multiplier circuit, 32 ... second multiplier circuit , 33... Third multiplier circuit, 34... Fourth multiplier circuit, 35... Fifth multiplier circuit, 40... Signal generation circuit, 41 ... pre-adder circuit, 42 ... first adder circuit, 43. , 44... Third adder circuit, 45... Fourth adder circuit.

Claims

An input buffer that adjusts the level of input data, and N delay circuits from the first to Nth (N is an integer of 3 or more) that inputs the output of the input buffer and applies a predetermined time delay;
A first multiplication circuit that inputs the output of the input buffer and multiplies a tap coefficient given from the outside;
N multiplier circuits from the second to the (N + 1) th to input the outputs of the N delay circuits, multiply the tap coefficients given from the outside, and output them,
First to Nth addition circuits for adding the output of the Kth (K is an integer from 1 to N) multiplication circuit and the output of the (K + 1) th multiplication circuit;
An output buffer for inputting an output of the Nth adder circuit;
A transversal filter comprising:
An N + 1th delay circuit for inputting the output of the Nth delay circuit is newly provided,
A transversal filter characterized in that all the wiring lengths connecting the Kth delay circuit and the (K + 1) th delay circuit are equal.

Each of the N delay circuits from the first to the Nth is configured by a cascade connection of a plurality of delay buffers,
2. The transversal filter according to claim 1, wherein the (N + 1) -th delay circuit includes only a first-stage delay buffer among the plurality of delay buffers.

A pre-adder circuit that inputs the output of the first multiplier circuit and sends the output to the first adder circuit;
A signal generating circuit for sending a signal corresponding to zero to the other input of the pre-adder circuit;
The transversal filter according to claim 1, wherein a transversal filter is provided.

2. The delay time of the first delay circuit is shorter than the delay times of the second to Nth delay circuits by an amount corresponding to the transmission time of the first adder circuit. Or the transversal filter of 2.