JP4207774B2 - Inverter circuit - Google Patents
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Description
本発明はＮＭＯＳ型のトランジスタで構成されたインバータ回路に関する。より詳しくは、ＮＭＯＳインバータ回路で出力波形のトランジェントの鈍りを改善する技術に関する。 The present invention relates to an inverter circuit composed of NMOS transistors. More specifically, the present invention relates to a technique for improving the dullness of the output waveform transient in an NMOS inverter circuit.
一般に、インバータ回路はＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせたＣＭＯＳ回路で構成されている。これに対し、低コスト化の為例えばＮＭＯＳの片側チャネルのみでインバータを構成する回路も知られている。この様なＮＭＯＳインバータ回路は例えば特許文献１に開示されている。
図５は従来のＮＭＯＳインバータ回路の一例を示す回路図である。図示する様にこのインバータ回路は２個のＮＭＯＳトランジスタで構成され、入力ノードから入力された信号Ｖｉｎを反転して出力ノードから出力する。図では出力信号をＶｏｕｔで表わしてある。又出力ノードに接続された負荷容量をＣｏｕｔで表わしてある。第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードに接続し、ゲートが第２高電位Ｖｃｃ２側に接続している。ここで第２高電位Ｖｃｃ２は、第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高く設定されており、第１トランジスタＴｒ１は常時オン状態にある。第２トランジスタＴｒ２はドレインが出力ノードに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードに接続している。 FIG. 5 is a circuit diagram showing an example of a conventional NMOS inverter circuit. As shown in the figure, this inverter circuit is composed of two NMOS transistors, and inverts the signal Vin input from the input node and outputs it from the output node. In the figure, the output signal is represented by Vout. The load capacity connected to the output node is represented by Cout. The first transistor Tr1 has a drain connected to the first high potential Vcc1 side, a source connected to the output node, and a gate connected to the second high potential Vcc2 side. Here, the second high potential Vcc2 is set higher than the sum of the first high potential Vcc1 and the first transistor Tr1 threshold voltage, and the first transistor Tr1 is always on. The second transistor Tr2 has a drain connected to the output node, a source connected to the low potential Vss side, and a gate connected to the input node.
図６は、図５に示した従来のＮＭＯＳインバータ回路の動作説明に供するタイミングチャートである。入力信号波形Ｖｉｎと出力信号波形Ｖｏｕｔを表わしている。タイミングＴ１で入力信号Ｖｉｎがロー（Ｌ）レベルになると、第２トランジスタＴｒ２がオフする。この結果出力ノードは常時オン状態にあるトランジスタＴｒ１によって第１高電位Ｖｃｃ１までプルアップされる。従って出力信号Ｖｏｕｔはハイ（Ｈ）レベルとなる。次のタイミングＴ２では入力信号ＶｉｎがＬからＨに切り替わる。この結果第２トランジスタＴｒ２はオン状態となり、ドレイン電流Ｉ２が流れ出す。これにより出力ノードはローレベルに向かってプルダウンされる。常時オン状態にある第１トランジスタＴｒ１に流れるドレイン電流Ｉ１と負荷容量Ｃｏｕｔから放電した電流Ｉｏｕｔの和が第２トランジスタＴｒ２に流れるドレイン電流Ｉ２と釣り合ったところで出力ノードのローレベル電位が固定される。通常低電位Ｖｓｓまで下がる前に電流が流れなくなるので、出力信号ＶｏｕｔのローレベルはＶｓｓよりもΔＶｘ分だけ高くなっている。 FIG. 6 is a timing chart for explaining the operation of the conventional NMOS inverter circuit shown in FIG. An input signal waveform Vin and an output signal waveform Vout are shown. When the input signal Vin becomes low (L) level at the timing T1, the second transistor Tr2 is turned off. As a result, the output node is pulled up to the first high potential Vcc1 by the transistor Tr1 which is always on. Therefore, the output signal Vout becomes high (H) level. At the next timing T2, the input signal Vin is switched from L to H. As a result, the second transistor Tr2 is turned on, and the drain current I2 flows out. As a result, the output node is pulled down toward the low level. The low level potential of the output node is fixed when the sum of the drain current I1 flowing through the first transistor Tr1 that is always on and the current Iout discharged from the load capacitor Cout balances the drain current I2 flowing through the second transistor Tr2. Usually, current does not flow before falling to the low potential Vss, so the low level of the output signal Vout is higher than Vss by ΔVx.
出力信号ＶｏｕｔがＬからＨに切り替わる場合、Ｖｓｓ側のトランジスタＴｒ２がオフする為、トランジスタＴｒ１の動作点に見合った電流が負荷容量Ｃｏｕｔに流れ込み、比較的出力の立ち上がりは早い。逆に出力信号ＶｏｕｔがＨからＬに遷移する時は、トランジスタＴｒ２が導通してＶｓｓ付近までＣｏｕｔを放電するが、この時トランジスタＴｒ１はオンしたままの為、トランジスタＴｒ２に流れる電流Ｉ２はＣｏｕｔの放電電流ＩｏｕｔとトランジスタＴｒ１のオン電流Ｉ１との和になる。この為、出力信号ＶｏｕｔがＨからＬに遷移する時の立ち下がり時間は長くなってしまう。これにより、出力信号Ｖｏｕｔの立ち下がり波形が鈍るという問題がある。 When the output signal Vout is switched from L to H, the transistor Tr2 on the Vss side is turned off, so that a current commensurate with the operating point of the transistor Tr1 flows into the load capacitance Cout and the output rises relatively quickly. Conversely, when the output signal Vout transitions from H to L, the transistor Tr2 becomes conductive and discharges Cout to near Vss. At this time, the transistor Tr1 remains on, so that the current I2 flowing through the transistor Tr2 It is the sum of the discharge current Iout and the on-current I1 of the transistor Tr1. For this reason, the fall time when the output signal Vout changes from H to L becomes long. As a result, there is a problem that the falling waveform of the output signal Vout becomes dull.
この立ち下がりトランジェントの鈍りを改善する為、トランジスタＴｒ１のチャネル幅を小さくして電流供給能力を抑えることが考えられる。しかしこれでは逆に出力信号がＬからＨに立ち上がる時の時間が長くなってしまい、立ち上がりトランジェントが鈍るという副作用が生じる。又、トランジスタＴｒ２のチャネル幅を大きくして、トランジスタＴｒ２の電流駆動能力を大きくすることも考えられる。しかしながらこれではインバータ回路のレイアウト面積が大きくなってしまう。 In order to improve the dullness of the falling transient, it is conceivable to reduce the channel width of the transistor Tr1 to suppress the current supply capability. However, this adversely increases the time required for the output signal to rise from L to H, resulting in a dull rise transient. It is also conceivable to increase the current driving capability of the transistor Tr2 by increasing the channel width of the transistor Tr2. However, this increases the layout area of the inverter circuit.
上述した従来の技術の課題に鑑み、本発明は出力波形のトランジェントに鈍りが生じないＮＭＯＳインバータ回路を提供することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち本発明は、少なくとも５個のＮＭＯＳ型のトランジスタと１個のキャパシタとで構成され、入力ノードから入力された信号を反転して出力ノードから出力するインバータ回路であって、第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが中間ノードに接続し、第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、第５トランジスタは、ドレインが第４トランジスタ閾電圧より高い第３高電位側に接続し、ソースが第４トランジスタのゲートに接続し、ゲートが入力ノードに接続し、キャパシタは、一端が第５トランジスタのソース及び第４トランジスタのゲートに接続し、他端が該中間ノードに接続していることを特徴とする。好ましくは、前記ＮＭＯＳ型のトランジスタは、絶縁基板上に形成されたシリコン薄膜を活性層とする薄膜トランジスタである。 In view of the above-described problems of the conventional technology, an object of the present invention is to provide an NMOS inverter circuit in which the output waveform transient does not become dull. In order to achieve this purpose, the following measures were taken. That is, the present invention is an inverter circuit that includes at least five NMOS transistors and one capacitor, inverts a signal input from an input node, and outputs the inverted signal from the output node. The drain is connected to the first high potential side, the source is connected to the output node, the gate is connected to the intermediate node, and the second transistor is connected to the output node, the source is connected to the low potential side, and the gate Is connected to the input node, the third transistor has the drain connected to the intermediate node, the source connected to the low potential side, the gate connected to the input node, and the fourth transistor has the drain connected to the first high potential. The second transistor is connected to the second high potential higher than the sum of the first transistor threshold voltage, the source is connected to the intermediate node, and the fifth transistor has a drain connected to the fourth transistor. The capacitor is connected to the third high potential side higher than the voltage, the source is connected to the gate of the fourth transistor, the gate is connected to the input node, and one end of the capacitor is connected to the source of the fifth transistor and the gate of the fourth transistor. The other end is connected to the intermediate node. Preferably, the NMOS transistor is a thin film transistor having a silicon thin film formed on an insulating substrate as an active layer.
本発明によれば、ＮＭＯＳ型のインバータ回路を前段と後段に分けた２段構成としている。後段は従来と同様に第１トランジスタ及び第２トランジスタで構成し、前段は追加した第３トランジスタ及び第４トランジスタで構成している。そして前段側の出力点となる中間ノードを後段側の第１トランジスタのゲートに接続している。係る構成により、トランジスタＴｒ２ばかりでなく、トランジスタＴｒ１も中間ノードから出力される信号に応じてオン／オフ駆動される。本発明に係るＮＭＯＳインバータ回路は後段（出力段）を構成する一対のトランジスタが両方とも完全にオン／オフスイッチングされるので、出力波形のトランジェントの鈍りを改善することができる。従って、大きな出力負荷を駆動する場合であっても、出力段のトランジスタサイズを大きくする必要はない。本発明により、片側チャネルのみのスイッチングインバータが実現でき、大きな負荷容量が接続されていても出力信号パルスの立ち上がり及び立ち下がりが速くなる。又、インバータ回路のレイアウトの省面積化が可能となる。 According to the present invention, the NMOS inverter circuit has a two-stage configuration in which the front stage and the rear stage are divided. The rear stage is composed of the first transistor and the second transistor as in the conventional case, and the front stage is composed of the added third transistor and fourth transistor. Then, the intermediate node serving as the output point on the front stage side is connected to the gate of the first transistor on the rear stage side. With this configuration, not only the transistor Tr2 but also the transistor Tr1 is turned on / off according to a signal output from the intermediate node. In the NMOS inverter circuit according to the present invention, since both of the pair of transistors constituting the subsequent stage (output stage) are completely switched on / off, it is possible to improve the dullness of the transient of the output waveform. Therefore, even when driving a large output load, it is not necessary to increase the transistor size of the output stage. According to the present invention, a switching inverter having only one channel can be realized, and the rise and fall of the output signal pulse can be accelerated even when a large load capacity is connected. Further, the area of the inverter circuit layout can be reduced.
更に本発明では中間ノードにキャパシタを介して第５トランジスタを接続している。これにより中間ノードから出力される信号の立ち下がり波形を急峻にしている。このため第１トランジスタのオン／オフスイッチングをより正確に行なうことが可能になる。 Further, in the present invention, the fifth transistor is connected to the intermediate node via the capacitor. This makes the falling waveform of the signal output from the intermediate node steep. For this reason, it becomes possible to perform on / off switching of the first transistor more accurately.
以下図面を参照して本発明の実施の形態を詳細に説明する。その前に本発明の背景を明らかにするため、図１を参照して出願人の先行開発にかかるインバータ回路の構成を参考例として説明する。図示する様に本インバータ回路は、少なくとも４個のＮＭＯＳ型のトランジスタＴｒ１〜Ｔｒ４で構成され、入力ノードから入力された信号Ｖｉｎを反転して出力ノードから出力する。図では出力ノードをＡで表わし、これに負荷容量Ｃｏｕｔが接続されている。又出力信号をＶｏｕｔで表わしてある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Before that, in order to clarify the background of the present invention, the configuration of an inverter circuit according to the applicant's prior development will be described as a reference example with reference to FIG. As shown in the figure, this inverter circuit is composed of at least four NMOS transistors Tr1 to Tr4, and inverts the signal Vin input from the input node and outputs it from the output node. In the figure, an output node is represented by A, and a load capacitor Cout is connected to the output node. The output signal is represented by Vout.
第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードに接続している。尚図では中間ノード及びトランジスタＴｒ１のゲートをＢで表わしてある。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードに接続している。尚図では入力ノード及び第２トランジスタＴｒ２のゲートをＣで表わしてある。第１トランジスタＴｒ１と第２トランジスタＴｒ２の直列接続が本インバータ回路の出力段を構成し、Ｖｃｃ１側の電源ラインからＶｓｓ側の接地ラインに向かって給電されている。 The first transistor Tr1 has a drain connected to the first high potential Vcc1 side, a source connected to the output node A, and a gate connected to the intermediate node. In the figure, the intermediate node and the gate of the transistor Tr1 are represented by B. The second transistor Tr2 has a drain connected to the output node A, a source connected to the low potential Vss side, and a gate connected to the input node. In the figure, the input node and the gate of the second transistor Tr2 are represented by C. A series connection of the first transistor Tr1 and the second transistor Tr2 constitutes an output stage of the inverter circuit, and power is supplied from the power line on the Vcc1 side toward the ground line on the Vss side.
第３トランジスタＴｒ３はドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。又第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタＴｒ４閾電圧との和より高い第３高電位Ｖｃｃ３側に接続している。トランジスタＴｒ４のゲートには常時閾電圧以上の電位Ｖｃｃ３が印加されているので、トランジスタＴｒ４は常時オン状態にある。このトランジスタＴｒ４とＴｒ３の直列接続が本インバータ回路の前段（入力段）に当り、Ｖｃｃ２側の電源ラインからＶｓｓ側の接地ラインに向かって給電されている。係るインバータ回路を構成するＮＭＯＳ型の４個のトランジスタＴｒ１〜Ｔｒ４は、例えば絶縁基板上に形成されたアモルファスシリコン薄膜又はポリシリコン薄膜を活性層とする薄膜トランジスタ（ＴＦＴ）である。 The third transistor Tr3 has a drain connected to the intermediate node B, a source connected to the low potential Vss side, and a gate connected to the input node C. The fourth transistor Tr4 has a drain connected to the second high potential Vcc2 higher than the sum of the first high potential Vcc1 and the first transistor Tr1 threshold voltage, a source connected to the intermediate node B, and a gate connected to the second node. It is connected to the third high potential Vcc3 side which is higher than the sum of the high potential Vcc2 and the fourth transistor Tr4 threshold voltage. Since the potential Vcc3 equal to or higher than the threshold voltage is always applied to the gate of the transistor Tr4, the transistor Tr4 is always on. The series connection of the transistors Tr4 and Tr3 hits the previous stage (input stage) of the inverter circuit, and power is supplied from the power line on the Vcc2 side toward the ground line on the Vss side. The four NMOS transistors Tr1 to Tr4 constituting the inverter circuit are thin film transistors (TFTs) having, for example, an amorphous silicon thin film or a polysilicon thin film formed on an insulating substrate as an active layer.
図２は、図１に示したインバータ回路の動作説明に供するタイミングチャートである。本タイミングチャートは、入力信号波形Ｖｉｎに対応させて各ノードＡ，Ｂ，Ｃの電位変化を描いている。尚出力ノードＡの電位変化は出力信号Ｖｏｕｔの波形そのものであり、入力ノードＣの電位変化は入力信号Ｖｉｎの波形そのものである。 FIG. 2 is a timing chart for explaining the operation of the inverter circuit shown in FIG. This timing chart depicts potential changes at the nodes A, B, and C in correspondence with the input signal waveform Vin. The potential change at the output node A is the waveform of the output signal Vout, and the potential change at the input node C is the waveform of the input signal Vin.
まずタイミングＴ１で入力信号Ｖｉｎがローレベル（Ｌ）になる。これによりトランジスタＴｒ３がオフするので、中間ノードＢの電位は常時オン状態にあるトランジスタＴｒ４によってＶｃｃ２までプルアップされ、ハイレベル（Ｈ）となる。中間ノードＢがＨになるので出力段側のトランジスタＴｒ１がオンする一方、トランジスタＴｒ２は入力信号ＶｉｎがＬなのでオフとなる。この様にＴｒ１がオンでＴｒ２がオフとなるので、出力ノードＡの電位はＶｃｃ１までプルアップされＨとなる。 First, at timing T1, the input signal Vin becomes low level (L). As a result, the transistor Tr3 is turned off, so that the potential of the intermediate node B is pulled up to Vcc2 by the transistor Tr4 which is always on, and becomes high level (H). Since the intermediate node B becomes H, the transistor Tr1 on the output stage side is turned on, while the transistor Tr2 is turned off because the input signal Vin is L. Since Tr1 is turned on and Tr2 is turned off in this way, the potential of the output node A is pulled up to Vcc1 and becomes H.
次にタイミングＴ２になると入力信号ＶｉｎがＬからＨに切り替わる。これにより前段側のトランジスタＴｒ３がオンして、中間ノードＢのノードをＶｓｓ付近までプルダウンする。但しＴｒ４は引続きオン状態を維持しているので中間ノードＢの立ち下がりは比較的なだらかであり且つＶｓｓよりもΔＶｘ分だけ上のレベルで停止し、これがローレベルＬとなる。中間ノードＢがＬに立ち下がることから後段側のトランジスタＴｒ１はオフになる。中間ノードＢの電位がトランジスタＴｒ１の閾電圧より下回った時点でＴｒ１は直ちにオフするので、その立ち下がりは比較的早い。一方トランジスタＴｒ２はＶｉｎがＨになるのでオンする。この様に出力段のトランジスタＴｒ１がオフしＴｒ２がオンするので、出力ノードＡの電位はＶｓｓ近傍までプルダウンされる。精密には、出力信号ＶｏｕｔのローレベルはＶｓｓには完全に一致せず、幾分誤差ΔＶｙが含まれる。しかしながら、ΔＶｙはΔＶｘに比べれば小さく、ほとんど無視できる程度である。 Next, at timing T2, the input signal Vin switches from L to H. As a result, the transistor Tr3 on the previous stage is turned on, and the node of the intermediate node B is pulled down to near Vss. However, since Tr4 continues to be in the ON state, the fall of the intermediate node B is comparatively gentle and stops at a level higher than Vss by ΔVx, which becomes the low level L. Since the intermediate node B falls to L, the rear-stage transistor Tr1 is turned off. Since Tr1 is immediately turned off when the potential of the intermediate node B falls below the threshold voltage of the transistor Tr1, its fall is relatively fast. On the other hand, the transistor Tr2 is turned on because Vin becomes H. Since the output stage transistor Tr1 is turned off and Tr2 is turned on in this manner, the potential of the output node A is pulled down to near Vss. Precisely, the low level of the output signal Vout does not completely match Vss, and some error ΔVy is included. However, ΔVy is smaller than ΔVx and is almost negligible.
この様に本参考例のインバータ回路は、Ｔｒ１のゲートを中間ノードに接続することで、Ｔｒ２ばかりでなくＴｒ１も相補的にオン／オフしている。完全なオン／オフ駆動を実現したことで、出力信号Ｖｏｕｔのトランジェント波形の鈍りを大幅に改善することができる。しかし、中間ノードＢの電位波形の立ち下がりトランジェントがなまっており、更に改善する余地がある。 In this way, the inverter circuit of this reference example connects not only Tr2 but also Tr1 in a complementary manner by connecting the gate of Tr1 to the intermediate node. By realizing the complete on / off drive, the dullness of the transient waveform of the output signal Vout can be significantly improved. However, the falling transient of the potential waveform at the intermediate node B is lost, and there is room for further improvement.
図３は、本発明に係るインバータ回路を表わした回路図である。本インバータ回路は図１に示した参考例に係るインバータ回路の改良を図ったものであり、特に中間ノードの電位波形の立ち下がりトランジェントを急峻にすることを目的とする。 FIG. 3 is a circuit diagram showing an inverter circuit according to the present invention. This inverter circuit is an improvement of the inverter circuit according to the reference example shown in FIG. 1, and is intended to make the falling transient of the potential waveform of the intermediate node particularly steep.
図３に示す様に、本インバータ回路は、５個のＮＭＯＳ型のトランジスタＴｒ１〜Ｔｒ５と１個のキャパシタＣ１とで構成され、入力ノードＣから入力された信号Ｖｉｎを反転して出力ノードＡから出力する。第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードＢに接続している。第２トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。以上の第１トランジスタＴｒ１及びＴｒ２が本インバータ回路の後段側（出力段側）を構成する。 As shown in FIG. 3, this inverter circuit is composed of five NMOS transistors Tr1 to Tr5 and one capacitor C1, and inverts the signal Vin input from the input node C and starts from the output node A. Output. The first transistor Tr1 has a drain connected to the first high potential Vcc1 side, a source connected to the output node A, and a gate connected to the intermediate node B. The second transistor Tr2 has a drain connected to the output node A, a source connected to the low potential Vss side, and a gate connected to the input node C. The first transistors Tr1 and Tr2 described above constitute the rear side (output stage side) of the inverter circuit.
第３トランジスタＴｒ３は、ドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタＴｒ１閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続している。又第５トランジスタＴｒ５は、ドレインが第４トランジスタＴｒ４の閾電圧より高い第３高電位Ｖｃｃ３側に接続し、ソースが第４トランジスタＴｒ４のゲート（ノードＤ）に接続し、ゲートが入力ノードＣに接続している。加えてキャパシタＣ１は、一端が第５トランジスタＴｒ５のソース及び第４トランジスタＴｒ４のゲート（ノードＤ）に接続し、他端が中間ノードＢに接続している。以上のトランジスタＴｒ３，Ｔｒ４，Ｔｒ５が本インバータ回路の前段側（入力段側）を構成している。特にトランジスタＴｒ５とキャパシタＣ１が改良点として先の参考例加えられたものである。 The third transistor Tr3 has a drain connected to the intermediate node B, a source connected to the low potential Vss side, and a gate connected to the input node C. The fourth transistor Tr4 has a drain connected to the second high potential Vcc2 side higher than the sum of the first high potential Vcc1 and the first transistor Tr1 threshold voltage, and a source connected to the intermediate node B. The fifth transistor Tr5 has a drain connected to the third high potential Vcc3 side higher than the threshold voltage of the fourth transistor Tr4, a source connected to the gate (node D) of the fourth transistor Tr4, and a gate connected to the input node C. Connected. In addition, the capacitor C1 has one end connected to the source of the fifth transistor Tr5 and the gate (node D) of the fourth transistor Tr4, and the other end connected to the intermediate node B. The above transistors Tr3, Tr4, Tr5 constitute the previous stage side (input stage side) of the inverter circuit. In particular, the transistor Tr5 and the capacitor C1 are the above-mentioned reference examples added as improvements.
図４は、図３に示した本発明に係るインバータ回路の動作説明に供するタイミングチャートである。理解を容易にする為、図２に示した参考例に係るインバータ回路のタイミングチャートと対応する部分には対応する参照符号を用いている。まずタイミングＴ１では入力信号ＶｉｎがローレベルＬにある。この為トランジスタＴｒ５はオフし、ハイインピーダンス状態になる。そしてノードＤは所定のハイレベルＨに保持されている。これに応じてトランジスタＴｒ４はオン状態にあり、ノードＢはハイレベルＨとなる。トランジスタＴｒ４がオン状態にあるのでノードＢはＶｃｃ２までプルアップされ、ハイレベルＨに保持される。これに応じて出力段側のＴｒ１はオン状態になる。一方Ｔｒ２は入力信号ＶｉｎがＬなのでオフ状態になる。従って出力ノードＡはオン状態にあるトランジスタＴｒ１によりＶｃｃ１までプルアップされハイレベルＨの出力状態が得られる。 FIG. 4 is a timing chart for explaining the operation of the inverter circuit according to the present invention shown in FIG. For easy understanding, corresponding reference numerals are used for portions corresponding to the timing chart of the inverter circuit according to the reference example shown in FIG. First, at timing T1, the input signal Vin is at the low level L. For this reason, the transistor Tr5 is turned off to be in a high impedance state. The node D is held at a predetermined high level H. In response to this, the transistor Tr4 is in the on state, and the node B is at the high level H. Since the transistor Tr4 is in the on state, the node B is pulled up to Vcc2 and held at the high level H. In response, Tr1 on the output stage side is turned on. On the other hand, Tr2 is turned off because the input signal Vin is L. Therefore, the output node A is pulled up to Vcc1 by the transistor Tr1 in the on state, and a high level H output state is obtained.
続いてタイミングＴ２になると入力信号ＶｉｎがＬからＨに切り替わる。これに応答して第５トランジスタＴｒ５がオンし、ノードＤがＶｃｃ３に固定される。ここでＶｃｃ３はＶｃｃ２に比べ低く設定されているので（例えばＶｃｃ３＝５Ｖ，Ｖｃｃ２＝１５Ｖ）この時点におけるトランジスタＴｒ４のゲート電位（Ｖｃｃ３）はソース電位（ノードＢのＶｃｃ２）に比べ低くなるので、トランジスタＴｒ４はオフになる。一方トランジスタＴｒ３はＶｉｎがＨになるのでオンする。従って中間ノードＢの電位はＶｃｃ２からＶｓｓ近傍までプルダウンされローレベルＬとなる。但しローレベルはＶｓｓよりΔＶｘ分だけ上に浮いている。尚ノードＢの電位がＶｓｓに近づくとトランジスタＴｒ４のゲート電位（Ｖｃｃ３）がソース電位（Ｖｓｓ近傍）を基準にして閾電圧を超える様になるので、最終的にトランジスタＴｒ４はオンすることになる。タイミングがＴ１からＴ２に切り替わる時点ではノードＤが瞬間的にＶｃｃ３まで下がるのでトランジスタＴｒ４はオフする。従ってノードＢの電位は比較的急激にＶｃｃ２からＶｓｓに向かって立ち下がる。これにより中間ノードＢにおける立ち下がりトランジェントの鈍りを改善できる。尚ノードＢがＶｓｓに近づくとＴｒ４はオンするが、その時点はノードＢの電位が急激に低下した後である。 Subsequently, at timing T2, the input signal Vin is switched from L to H. In response to this, the fifth transistor Tr5 is turned on, and the node D is fixed at Vcc3. Here, since Vcc3 is set lower than Vcc2 (for example, Vcc3 = 5V, Vcc2 = 15V), the gate potential (Vcc3) of the transistor Tr4 at this time is lower than the source potential (Vcc2 of the node B). Tr4 is turned off. On the other hand, the transistor Tr3 is turned on because Vin becomes H. Therefore, the potential of the intermediate node B is pulled down from Vcc2 to near Vss and becomes low level L. However, the low level floats by ΔVx above Vss. When the potential of the node B approaches Vss, the gate potential (Vcc3) of the transistor Tr4 exceeds the threshold voltage with reference to the source potential (near Vss), so that the transistor Tr4 is finally turned on. When the timing is switched from T1 to T2, the node D is instantaneously lowered to Vcc3, so that the transistor Tr4 is turned off. Therefore, the potential of the node B falls relatively rapidly from Vcc2 to Vss. Thereby, the dullness of the falling transient at the intermediate node B can be improved. Note that Tr4 is turned on when the node B approaches Vss, but that time is after the potential of the node B has suddenly dropped.
タイミングＴ２では中間ノードＢがＬなので出力段側のトランジスタＴｒ１はオフする。これに対しＴｒ２は入力信号ＶｉｎがＨなのでオンする。従って出力ノードＡの電位はＶｃｃ１からＶｓｓ近傍までプルダウンされ、出力はＨからＬに切り替わる。尚出力波形のローレベルはＶｓｓに近いが、僅かにΔＶｙ分だけずれがある。 At the timing T2, since the intermediate node B is L, the transistor Tr1 on the output stage side is turned off. On the other hand, Tr2 is turned on because the input signal Vin is H. Accordingly, the potential of the output node A is pulled down from Vcc1 to near Vss, and the output is switched from H to L. The low level of the output waveform is close to Vss, but is slightly shifted by ΔVy.
タイミングＴ３に移ると再び入力信号ＶｉｎがＨからＬに切り替わる。するとＴｒ５及びＴｒ３がオフする一方、Ｔｒ４は引続きオン状態にある。従ってノードＢはＶｓｓ近傍からＶｃｃ２まで立ち上がる。この時トランジスタＴｒ５はオフ状態でハイインピーダンスになっている。従ってノードＢが上昇した分だけノードＤの電位も上昇する。この上昇分はＶｃｃ２−（Ｖｓｓ＋ΔＶｘ）である。従ってノードＤの電位はローレベルのＶｃｃ３からハイレベルのＶｃｃ３＋（Ｖｃｃ２−（Ｖｓｓ＋ΔＶｘ））まで上昇することになる。このノードＤの上昇によりトランジスタＴｒ４は引続きオン状態を維持する。 At timing T3, the input signal Vin switches from H to L again. Then, while Tr5 and Tr3 are turned off, Tr4 is still in the on state. Therefore, the node B rises from near Vss to Vcc2. At this time, the transistor Tr5 is in a high impedance in the off state. Accordingly, the potential of the node D is increased by the amount of the increase of the node B. This increase is Vcc2− (Vss + ΔVx). Accordingly, the potential of the node D rises from the low level Vcc3 to the high level Vcc3 + (Vcc2− (Vss + ΔVx)). As the node D rises, the transistor Tr4 continues to be on.
Ｔｒ１・・・第１トランジスタ、Ｔｒ２・・・第２トランジスタ、Ｔｒ３・・・第３トランジスタ、Ｔｒ４・・・第４トランジスタ、Ｔｒ５・・・第５トランジスタ、Ｃ１・・・キャパシタ、Ｖｉｎ・・・入力信号、Ｖｏｕｔ・・・出力信号、Ｃｏｕｔ・・・負荷容量、Ｖｃｃ１・・・第１高電位、Ｖｃｃ２・・・第２高電位、Ｖｃｃ３・・・第３高電位、Ｖｓｓ・・・低電位 Tr1 ... 1st transistor, Tr2 ... 2nd transistor, Tr3 ... 3rd transistor, Tr4 ... 4th transistor, Tr5 ... 5th transistor, C1 ... Capacitor, Vin ... Input signal, Vout ... output signal, Cout ... load capacitance, Vcc1 ... first high potential, Vcc2 ... second high potential, Vcc3 ... third high potential, Vss ... low potential
Claims (2)
第１トランジスタは、ドレインが第１高電位側に接続し、ソースが出力ノードに接続し、ゲートが中間ノードに接続し、
第２トランジスタは、ドレインが出力ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第３トランジスタは、ドレインが該中間ノードに接続し、ソースが低電位側に接続し、ゲートが入力ノードに接続し、
第４トランジスタは、ドレインが第１高電位と第１トランジスタ閾電圧との和よりも高い第２高電位側に接続し、ソースが該中間ノードに接続し、
第５トランジスタは、ドレインが第４トランジスタ閾電圧より高い第３高電位側に接続し、ソースが第４トランジスタのゲートに接続し、ゲートが入力ノードに接続し、
キャパシタは、一端が第５トランジスタのソース及び第４トランジスタのゲートに接続し、他端が該中間ノードに接続していることを特徴とするインバータ回路。 An inverter circuit that includes at least five NMOS transistors and one capacitor, inverts a signal input from an input node, and outputs the inverted signal from an output node.
The first transistor has a drain connected to the first high potential side, a source connected to the output node, a gate connected to the intermediate node,
The second transistor has a drain connected to the output node, a source connected to the low potential side, a gate connected to the input node,
The third transistor has a drain connected to the intermediate node, a source connected to the low potential side, a gate connected to the input node,
The fourth transistor has a drain connected to the second high potential side higher than the sum of the first high potential and the first transistor threshold voltage, and a source connected to the intermediate node,
The fifth transistor has a drain connected to the third high potential side higher than the fourth transistor threshold voltage, a source connected to the gate of the fourth transistor, a gate connected to the input node,
One end of the capacitor is connected to the source of the fifth transistor and the gate of the fourth transistor, and the other end is connected to the intermediate node.
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