JP4105101B2 - 改善されたターボ符号に基づく増加的冗長 - Google Patents
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Description
で知られている従来の符号パンクチャリング行列、または物理通信路の符号化率を維持するためのレート・マッチング・アルゴリズムを使用して定義し得る。しかし、以前のレート・マッチング・アルゴリズムは、直交性が保持されている場合でさえも(すなわち、各送信が他の送信に含まれない一意のビットを含んでいたとしても)増加的冗長後に均質のパンクチャリング・パターンを維持せず、必要以上に高いフレーム誤り率(FER)を提示する。具体的には、既存のレート・マッチング・アルゴリズムは、使用される冗長バージョンによって異なる誤り低下を実現する。さらに、HARQでの冗長パラメータを決定する方法もない。
。具体的には、本発明のパンクチャリング方式は、レート・マッチング・パンクチャリング技法の新しい実装形態を使用して、1組の可変の可能冗長バージョンをサポートする。従来技術のレート・マッチングの実装形態は、個々のパリティ・ビット・ストリームには直交のパンクチャリング・パターンを提供するが、パリティ送信の合成には均一にパターン化された(直交の)パンクチャリング方式をもたらさない。この結果、異なる冗長バージョンが使用されるとFERが増加する。本発明は、冗長バージョン間で直交性を保持することによってこれらの問題に対応し、その複合IR合成トレリス全体に均一な間隔(すなわち、等間隔のパンクチャされないトレリス・セクション)を提供する。これは、パリティ・ビットおよび組織ビットのパンクチャリングを含み得る。さらに、本発明は、以下で説明するように、冗長パラメータ選択の方法も提供する。
ト数を
表1に、第2のレート・マッチング段318に結果として生じるパラメータ選択を要約する。表1中のパラメータaは、パリティ1ではa=2、パリティ2ではa=1であるように選択される。
チェイス冗長方式が使用される場合には、すべての送信でs=1、r=1である。
部分的IR冗長方式が使用される場合には、第1の工程は、
する。d)次の下位工程でr=r+1に設定する。e)次の下位工程で、n>rNの場合には、nを1にリセットし、パラメータ設定工程を繰り返す。
好ましい1実施形態では、本発明は、レート・マッチング・ブロックに結合されたビット優先マッパ(図3の311を参照)を提供する。このビット優先マッパは、組織ビットを変調コンステレーションでの信頼性のより高い位置にマップするためのものであり、それによってIRの性能をさらに向上させる。ビット優先マッピング(BPM)は、より高次のコンステレーション(16QAM以上)によって提供される、異なるビット信頼性を利用することに基づくものである。復号器性能にとって、ターボ符号語の組織的部分がパリティ部分よりもより大きな重要性を有することは公知である。当然であるが、高次のコンステレーションが使用された場合には、組織ビットを信頼性の高い位置に配置することによってシステム性能がさらに改善され得ることになる。これを実現するために、サイズNrow×Ncolの単純なインターリーバ(図3の311を参照)が使用される。行数および列数は、
図10に、本発明によるターボ符号に基づく増加的冗長のための改善されたパンクチャリングの方法100を要約する流れ図を示す。この方法の第1の工程102は、第1の送信用のデータ・ストリームをパンクチャして、第1のパンクチャされないトレリス・セクションの組を提供することを含む。次の工程104は、第2の送信用のデータ・ストリームをパンクチャして、第2のパンクチャされないトレリス・セクションの組を提供することを含む。これは、パリティ・ビットにも組織ビットにも適用し得る。次の工程106は、そのトレリスの第1および第2の送信を合成して、非隣接の第1および第2のパンクチャされないトレリス・セクションを提供する増加的冗長を含む。好ましくは、これによって、合成されたトレリス中に、均一にパターン化された、パンクチャされたトレリス・セクションとパンクチャされないトレリス・セクションが実現される。次の工程は、ターボ復号器での復号のために、ターボ符号の送信を出力してそのターボ符号内に含まれる情報を取得し、その情報を、スピーカ、ディスプレイなどのユーザ・インターフェースを介して、またはデータ記憶装置への記憶のためにユーザに提供することを含む。
Claims (8)
- 第1の送信用のデータ・ストリームをパンクチャして、第1のパンクチャされないトレリス・セクションの組を提供する工程と、
第2の送信用のデータ・ストリームをパンクチャして、第2のパンクチャされないトレリス・セクションの組を提供する工程と、
該トレリスの該第1および第2の送信を増加的冗長で合成して非隣接の第1および第2のパンクチャされないトレリス・セクションを提供する工程と
からなるターボ符号に基づく増加的冗長を改善する方法であって、
前記パンクチャする工程が、それぞれ、式
- 前記合成する工程が、パンクチャされないトレリス・セクションで均一にパターン化された複合パンクチャリング・パターンを提供する請求項1に記載の方法。
- 前記パンクチャする工程が、それぞれ、第1および第2の直交するパンクチャされないトレリス・セクションの組を提供する請求項1に記載の方法。
- 冗長方式を選択する工程をさらに含み、
チェイス冗長が選択された場合には、すべての送信でs=1、r=1に設定し、
部分的IR冗長が選択された場合には、
可能な一意の冗長バージョン数を
送信指標nが1,2,...rNの場合にはs=1、r=n−1に設定し、n>rNの場合にはnを1にリセットし、この下位工程を繰り返す下位工程と、
から成る下位工程を実施し、
完全なIR冗長が選択された場合には、
a)可能な一意の冗長バージョン数を
b)送信指標n=1の場合に、s=1、r=0、およびNt=Ntransに設定する下位工程と、
c)送信指標nが2,...,rNの場合に、
Nt=Nt+Ntransに設定する下位工程、
flag=0に設定する下位工程、
s=0に設定する下位工程、
((Nt≧Nsys)&(flag=1))である場合にs=1に設定する下位工程、
r=r+1に設定する下位工程、および
n>rNの場合に、nを1にリセットし、工程b)を繰り返す下位工程、
から成る下位工程を繰り返す下位工程と、
から成る下位工程を実施する請求項1に記載の方法。 - 組織ビットの、変調コンステレーションにおけるより信頼性の高い位置へのビット優先マッピングを行う工程をさらに含む請求項1に記載の方法。
- 前記マッピングを行う工程が、サイズNrow×Ncolのインターリーバを提供することを含み、式中、Nrow=log2(M)およびNcol=Ntrans/Nrowであり、式中、Mは変調サイズであり、Ntransは、送信される、符号化済みレート・マッチング済みビット数であり、該配列の上側の行が該配列の下側の行より高い優先度を有し、データが、最上行から開始して1行ずつ該インターリーバに読み込まれて、該インターリーバを、まず、すべての前記組織ビットで満たし、その後に前記パリティ・ビットで満たし、データが該インターリーバから1列ずつ読み出される請求項5に記載の方法。
- 前記インターリーバがサイズ16×30のものであり、前記マッピングを行う工程が、置換パターン{0,20,10,5,15,25,3,13,23,8,18,28,1,11,21,6,16,26,4,14,24,19,9,29,12,2,7,22,27,17}を使用して列間置換を実施することを含む請求項6に記載の方法。
- 前記パンクチャする工程で動作可能な選択された増加的冗長バージョン順序を規定する1組のパラメータを送信する工程をさらに含み、前記送信する工程が、該冗長バージョン・パラメータを明示的に指定し、制御通信路を使用してそれらのパラメータを送信すること、および最初に冗長バージョン・パラメータの表を送信し、次いで、該冗長バージョン・パラメータを識別する手段として表エントリを選択することからなるグループのうちの1つを含む請求項1に記載の方法。
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