JP4078741B2 - Solid-state imaging device and the driving method, and a camera system - Google Patents

Solid-state imaging device and the driving method, and a camera system Download PDF

Info

Publication number
JP4078741B2
JP4078741B2 JP00155899A JP155899A JP4078741B2 JP 4078741 B2 JP4078741 B2 JP 4078741B2 JP 00155899 A JP00155899 A JP 00155899A JP 155899 A JP155899 A JP 155899A JP 4078741 B2 JP4078741 B2 JP 4078741B2
Authority
JP
Japan
Prior art keywords
solid
state imaging
imaging device
transfer
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP00155899A
Other languages
Japanese (ja)
Other versions
JP2000201355A (en
Inventor
耕一 原田
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to JP00155899A priority Critical patent/JP4078741B2/en
Publication of JP2000201355A publication Critical patent/JP2000201355A/en
Application granted granted Critical
Publication of JP4078741B2 publication Critical patent/JP4078741B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Images

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、固体撮像装置およびその駆動方法並びにカメラシステムに関し、特に静止画と動画の双方を得ることが可能な固体撮像装置およびその駆動方法、当該固体撮像装置を撮像デバイスとして用いたカメラシステムに関する。 The present invention relates to a solid-state imaging device and a driving method and a camera system, in particular a solid-state imaging device and a driving method thereof capable of obtaining both still and moving images, a camera system using the solid-state imaging device as an imaging device .
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
スチルカメラに代表される静止画の撮像技術において、撮像デバイスとして固体撮像装置、例えばIT(インターライン転送)方式のCCD(Charge Coupled Device) イメージャを用い、メカニカルシャッター(以下、メカシャッターと略称する)を使ってフレーム読み出しを行い、信号処理系で2フィールド分の画素情報を合成することにより、静止画を構成する方法が知られている。 In still image capturing technique represented by a still camera, a solid-state imaging device, for example, the IT (interline transfer) type CCD (Charge Coupled Device) imager used as an imaging device, a mechanical shutter (hereinafter, abbreviated as mechanical shutter) the performs frame reading with, by combining the pixel information for two fields in the signal processing system, a method for constituting a still image is known. そして、高解像度化のために、より多画素のCCDイメージャが用いられる。 Then, for high resolution, more CCD imager number of pixels is used.
【0003】 [0003]
一方、被写体をモニタリングする際には、モニターに動画を映し出すモニタリングモード(動画モード)が設定される。 On the other hand, in monitoring the subject, monitoring mode to project a moving image on a monitor (video mode) is set. ところが、CCDイメージャの出力部では、出力部を構成するソースフォロワのカットオフ周波数とCCD駆動周波数との間に制約条件があることから、出力部をあまり高速にできないため、CCDイメージャの多画素化に伴って画素数が増えることにより、モニタリングモードでのフレームレートが低下することになる。 However, since the output of the CCD imager, which can not Because of the constraint between the cut-off frequency and the CCD driving frequency of the source follower constituting the output section, the output section too fast, the number of pixels of the CCD imager by the number of pixels is increased in accordance with the will be reduced frame rate in the monitoring mode.
【0004】 [0004]
ところで、オートフォーカスやオートアイリスでは、フレームレートとして30枚/秒が必要である。 By the way, in the auto-focus and auto-iris, it is necessary to 30 frames / sec as a frame rate. これに対して、例えば200万画素のCCDイメージャでは、フレームレートが5枚/秒程度である。 In contrast, in the example megapixel CCD imager is a frame rate of about 5 images / second. このため、200万画素のCCDイメージャを用いたカメラシステムでは、モニタリングモードを設定した際に、画素情報を間引いて読み出す、いわゆる間引き読み出し駆動を行うことによって30枚/秒のフレームレートを実現するようにしている。 Therefore, in the camera system using the CCD imager 200 million pixels, when setting the monitoring mode, thinning out and reading out pixel information, to achieve a frame rate of 30 frames / sec by performing a so-called thinning readout driving I have to.
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、上述したように、静止画を得る全画素モード(静止画モード)ではフレーム読み出し駆動を行う一方、モニタリングモードでは間引き読み出し駆動を行う構成の従来技術にあっては、信号電荷の読み出しや転送のための駆動が全画素モードとモニタリングモードで異なるため、クロックを含む駆動系の構成が複雑になるという課題がある。 However, as described above, while performing the frame readout driving all-pixel mode (still image mode) to obtain a still image, in the prior art arrangement for performing the thinning readout driving in monitoring mode, the readout of the signal charges and transfer driving is different in all-pixel mode and monitoring mode for for the configuration of the driving system there is a problem that becomes complicated including a clock.
【0006】 [0006]
また、モニタリングモードでは、全画素モードに比べて露光時間が短くなるので、その分だけ感度が低下することになる。 Further, in the monitoring mode, since the exposure time is shorter than the entire pixel mode, so that the sensitivity is reduced by that amount. この露光時間の短縮に伴う感度の低下分については、隣接する画素の信号電荷を加算することによって抑えることが可能である。 The decrement of sensitivity due to shortening of the exposure time, it is possible to suppress by adding the signal charges of adjacent pixels. しかしながら、カラーCCDイメージャにおいて、ベイヤー配列のように、隣り合う色が異なるカラーコーディングの場合には、隣接する画素の信号同士を加算することができないため、モニタリングモードでの露光時間の短縮に伴う感度の低下を抑えることができず、モニタリングモードでの感度が全画素モードでの感度と比較して低下するという課題があった。 However, in the color CCD imager, as the Bayer array, in the case of neighboring colors are different color coding, it is not possible to add the signals of adjacent pixels, the sensitivity due to shortening of the exposure time in the monitoring mode can not suppress a reduction in, there is a problem that the sensitivity in the monitoring mode is reduced as compared to the sensitivity of all pixels mode.
【0007】 [0007]
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、全画素モードとモニタリングモードで駆動系を共通化できる固体撮像装置およびその駆動方法、並びに当該固体撮像装置を撮像デバイスとして用いたカメラシステムを提供することにある。 The present invention has been made in view of the above problems, it is an object of the solid-state imaging device and a driving method thereof common drive system for all-pixel mode and monitoring mode, and imaging the solid-state imaging device It is to provide a camera system using as a device.
【0008】 [0008]
【課題を解決するための手段】 In order to solve the problems]
本発明による固体撮像装置は、行列状に配置された画素に対して行方向において同じ色がn画素(nは2以上の整数)ごとに繰り返して配列されたカラーコーディングのカラーフィルタと、(n+1):1のインターレースを行って1フレームを(n+1)フィールドで構成し、(n+1)×m相(mは自然数)のクロックによって信号電荷の垂直転送を行う駆動系とを備えた構成となっている。 A solid-state imaging device according to the invention, the same color is n pixels in the row direction with respect to pixels arranged in a matrix (n is an integer of 2 or more) and a color filter of repeatedly arrayed color coding for each, (n + 1 ): 1 of one frame by performing the interlace (n + 1) is made up of fields, and is configured with a drive system to perform vertical transfer of signal charges to the clock of (n + 1) × m phases (m: natural number) there.
【0009】 [0009]
本発明による固体撮像装置の駆動方法は、行列状に配置された画素に対して行方向において同じ色がn画素ごとに繰り返して配列されたカラーコーディングのカラーフィルタを備えた固体撮像装置において、(n+1):1のインターレースを行って1フレームを(n+1)フィールドで構成し、(n+1)×m相のクロックによって信号電荷の垂直転送を行うようにする。 The driving method of the solid-state imaging device according to the present invention, in the solid-state imaging device comprising the color filter of the same color are repeatedly arranged every n pixels in the row direction with respect to pixels arranged in a matrix color coding, ( n + 1): one frame by performing the first interlacing constituted by (n + 1) field, to perform vertical transfer of signal charges to the clock of (n + 1) × m phase.
【0010】 [0010]
本発明によるカメラシステムは、上記構成の固体撮像装置を撮像デバイスとして用いるとともに、全画素モードとモニタリングモードを選択的に設定するモード設定部を備える。 The camera system according to the invention, with use of the solid-state imaging device of the construction as the imaging device includes a mode setting unit for selectively setting all pixels mode and monitoring mode. そして、タイミングコントローラでは、モード設定部で設定された撮像モードに応じて固体撮像装置のタイミング制御やメカシャッターの開閉制御を行う一方、全画素モード設定時には信号処理回路で処理された信号に基づく画像情報を記録媒体に静止画情報として記録し、モニタリングモード設定時には信号処理回路で処理された信号に基づく動画をモニターに表示する。 Then, the timing controller, while the opening and closing control of the timing and of the mechanical shutter of the solid-state imaging device according to the imaging mode set by the mode setting unit, at the time of full-pixel mode setting based on the signal processed by the signal processing circuit image recorded as a still image information data on the recording medium, at the time of the monitoring mode is set to display a video based on a signal processed by the signal processing circuit to the monitor.
【0011】 [0011]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施の形態について図面を参照して詳細に説明する。 It will be described in detail with reference to the drawings, embodiments of the present invention. 図1は、本発明の第1実施形態に係る例えばIT方式のカラーCCDイメージャを示す概略構成図である。 Figure 1 is a schematic diagram showing a color CCD imager according example IT system to the first embodiment of the present invention.
【0012】 [0012]
図1において、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積するセンサ部(画素)11が多数、垂直(行)方向および水平(列)方向に2次元マトリクス状に配列されている。 In Figure 1, a sensor section for storing to convert incident light into an amount of the signal charges corresponding to the light amount (pixel) 11 is a large number, a vertical (row) direction and the horizontal (column) direction in a two-dimensional matrix in sequence It is. また、これらセンサ部11の垂直列ごとに複数本の垂直CCD12が設けられ、さらにこれら垂直CCD12と各センサ部11との間には読み出しゲート部13が介在している。 Also reading gate portion 13 is interposed between the plurality of vertical CCD12 for each column of the sensor unit 11 is provided further with these vertical CCD12 and the sensor unit 11.
【0013】 [0013]
複数個のセンサ部11に蓄積された信号電荷は、後述する読み出しパルスXSGが読み出しゲート部13に印加され、当該読み出しゲート部13のポテンシャルが深くなることによって垂直CCD12に読み出される。 The signal charges accumulated in the plurality of sensors 11, a read pulse XSG that will be described later is applied to the readout gate unit 13, the potential of the read gate portion 13 is read out to the vertical CCD12 by deeper. 垂直CCD12は、例えば6相の垂直転送クロックVφ1〜Vφ6によって転送駆動され、読み出された信号電荷を順に垂直転送する。 Vertical CCD12 is, for example, driven forward by the six-phase vertical transfer clocks Vfai1~buifai6, sequentially vertical transfer the signal charges read out. そして、1つのセンサ部11、それに対応する垂直CCD12の転送段および読み出しゲート部13がユニットセル14となる。 Then, one sensor unit 11, the transfer stage and the read gate portion 13 of the vertical CCD12 corresponding thereto is a unit cell 14.
【0014】 [0014]
6相駆動の垂直CCD12では、例えば、2相目、4相目および6相目の垂直転送クロックVφ2,Vφ4およびVφ6が印加される転送電極が、読み出しゲート部13のゲート電極を兼ねた構造となっている。 In the six-phase drive vertical CCD 12, for example, the second phase, 4-phase and sixth-phase second vertical transfer clock V.phi.2, transfer electrodes Vφ4 and Vφ6 is applied, the structure serving also as a gate electrode of the readout gate unit 13 going on. このことから、6相の垂直転送クロックVφ1〜Vφ6のうち、垂直転送クロックVφ2,Vφ4,Vφ6が低レベル(以下、“L”レベルと記す)、中間レベルおよび高レベル(以下、“H”レベルと記す)の3値をとるように設定されており、その3値目の“H”レベルのパルスが読み出しゲート部13に印加される読み出しパルスXSGとなる。 Therefore, among the vertical transfer clock Vφ1~Vφ6 six-phase vertical transfer clocks V.phi.2, V.phi.4, V.phi.6 low level (hereinafter, referred to as "L" level), the intermediate and high level (hereinafter, "H" level is set to take three values ​​and denoted), the pulse of the third value of "H" level is read pulse XSG that is applied to the readout gate unit 13.
【0015】 [0015]
図2は、ユニットセル14の具体的な構造を示す平面パターン図である。 Figure 2 is a plan pattern view showing a specific structure of the unit cell 14. 図2において、垂直CCD12の転送チャネル21の上方には、6相の垂直転送クロックVφ1〜Vφ6がそれぞれ与えられる転送電極22-1〜22-6が、センサ部11の横でオーバーラップした状態で、垂直転送方向において順に繰り返して配置されている。 In Figure 2, above the transfer channel 21 of the vertical CCD 12, the transfer electrodes 22-1~22-6 the vertical transfer clock Vφ1~Vφ6 six-phase are given respectively, in a state of overlapping with the lateral sensor unit 11 , they are arranged repeatedly in this order in the vertical transfer direction. これらの転送電極22-1〜22-6のうち、垂直転送クロックVφ1,Vφ3,Vφ5が与えられる転送電極22-1,22-3,22-5が1層目のポリシリコン(図中、一点鎖線で示す)で形成され、垂直転送クロックVφ2,Vφ4,Vφ6が与えられる転送電極22-2,22-4,22-6が2層目のポリシリコン(図中、二点鎖線で示す)で形成されている。 Of these transfer electrodes 22-1~22-6, vertical transfer clock V.phi.1, V.phi.3, ​​transfer electrodes 22-1,22-3,22-5 is the first layer of polysilicon Vφ5 is given (in the figure, one point formed in indicated by a chain line), the vertical transfer clock V.phi.2, V.phi.4, the transfer electrodes 22-2,22-4,22-6 are second-layer polysilicon Vφ6 is given (in the figure, indicated by a two-dot chain line) It is formed.
【0016】 [0016]
再び図1において、複数本の垂直CCD12の各転送先側の端部に隣接して、水平CCD15が図の左右方向に延在している。 In Figure 1, the adjacent ends of the respective transfer destination side of the plurality of vertical CCD 12, the horizontal CCD15 extend in the horizontal direction of FIG. この水平CCD15には、複数本の垂直CCD12から1ライン(1走査線)に相当する信号電荷が順次転送される。 The horizontal CCD 15, the signal charges corresponding plurality of vertical CCD12 one line (one scanning line) are sequentially transferred. 水平CCD15は、例えば2相の水平転送クロックHφ1,Hφ2によって転送駆動され、複数本の垂直CCD12からラインシフトされた1ライン分の信号電荷を順次水平転送する。 Horizontal CCD15, for example 2-phase horizontal transfer clocks H.phi.1, driven forward by H.phi.2, sequentially horizontal transfer signal charges of one line line shift from a plurality of vertical CCD 12.
【0017】 [0017]
水平CCD15の転送先側の端部には、例えばフローティングディフュージョンアンプ構成の電荷検出部16が配されている。 At the end of the transfer destination side of the horizontal CCD 15, for example, a charge detecting section 16 of the floating diffusion amplifier configuration is disposed. この電荷検出部16は、フローティングディフュージョンFD、リセットドレインRDおよび両者間に位置するリセットゲートRGからなり、水平CCD15によって水平転送され、フローティングディフュージョンFDに注入された信号電荷を順次信号電圧に変換して出力する。 The charge detecting section 16, the floating diffusion FD, consist reset gate RG located between the reset drain RD and both are horizontal transfer by horizontal CCD 15, and sequentially converted into a signal voltage the injected signal charge to the floating diffusion FD Output.
【0018】 [0018]
垂直CCD12を転送駆動する読み出しパルスXSGを含む6相の垂直転送クロックVφ1〜Vφ6や、水平CCD15を転送駆動する2相の水平転送クロックHφ1,Hφ2等の各種のタイミングパルスは、タイミングジェネレータ(TG)17で生成される。 6 phase and the vertical transfer clock Vφ1~Vφ6 including the read pulse XSG that transfers driving the vertical CCD 12, the horizontal transfer clock Hφ1 two-phase to transfer driving the horizontal CCD 15, various timing pulses, such as Hφ2 includes a timing generator (TG) It is generated by the 17. タイミングジェネレータ17は、図示せぬドライバなどと共にCCDイメージャの駆動系を構成し、生成した各種のタイミングパルスを当該ドライバを通して垂直CCD12や水平CCD15等へ与える。 The timing generator 17 constitute a driving system of the CCD imager with such unshown driver supplies the generated various timing pulses to the vertical CCD12 and horizontal CCD15 like through the driver.
【0019】 [0019]
以上により、IT方式のCCDイメージャ10が構成されている。 Thus, CCD imager 10 of the IT system is configured. このCCDイメージャ10は、高解像度の静止画を得るために多画素化が図られている。 The CCD imager 10, Oga hydrogenation is achieved in order to obtain a high-resolution still image. さらに、カラー撮像方式のものであることから、センサ部11が2次元マトリクス状に多数配列されてなる撮像エリア18の上方には、例えば図3に示すように、同一の色が垂直(行)および水平(列)方向において2画素ごとに繰り返して配列されたいわゆる2×2繰り返しの原色ベイヤー配列のカラーフィルタ19が、1つのセンサ部(画素)11に対して1つの色が割り当てられるように例えばオンチップにて形成されている。 Furthermore, since those of the color imaging system, above the imaging area 18 in which the sensor unit 11, which are arrayed in a two-dimensional matrix, for example, as shown in FIG. 3, the same color vertical (row) and the color filter 19 in the horizontal (row) so-called 2 × arranged repeatedly for every two pixels in the direction 2 repetitions of primary Bayer array, so that one color for one sensor unit (pixel) 11 is assigned for example, it is formed by the on-chip.
【0020】 [0020]
図4は、上記構成のカラーCCDイメージャ10を撮像デバイスとして用いた本発明に係るカメラシステムを示す概略構成図である。 Figure 4 is a schematic diagram showing a camera system according to the present invention using a color CCD imager 10 of the above construction as the imaging device.
【0021】 [0021]
図4において、本カメラシステムは、撮像デバイスであるカラーCCDイメージャ10、このCCDイメージャ10の撮像面上に被写体からの入射光(像光)を取り込んで結像するレンズ23、この像光の取り込みを選択的に行うメカシャッター24、CCDイメージャ10の出力信号を処理する信号処理回路25、この信号処理回路25の出力信号を記録媒体に記録する画像記録装置26、信号処理回路25の出力信号をモニターに表示する画像表示装置27、本システム全体のタイミング制御をなすタイミングコントローラ28およびCCDイメージャ10の撮像モードを設定するモード設定部29を備えた構成となっている。 4, the camera system, color CCD imager 10 which is an image pickup device, a lens 23 for imaging captures incident light (image light) from a subject on an imaging surface of the CCD imager 10, the image light uptake selectively performs signal processing circuit 25 for processing an output signal of the mechanical shutter 24, CCD imager 10, an image recording apparatus 26 for recording the output signal of the signal processing circuit 25 to the recording medium, the output signal of the signal processing circuit 25 the image display device 27 to display on the monitor, has a configuration having a mode setting unit 29 for setting the imaging mode of the timing controller 28 and the CCD imager 10 form a timing control of the entire system.
【0022】 [0022]
上記構成のカメラシステムにおいて、CCDイメージャ10の撮像面上には、レンズ23やメカシャッター24などを通して、被写体からの入射光(像光)が結像される。 In the camera system of the above structure, on the imaging surface of the CCD imager 10, such as through a lens 23 and mechanical shutter 24, incident light from an object (image light) are imaged. このCCDイメージャ10は、その撮像モードとして、全画素の信号を独立に得る全画素モードと、モニターに動画を映し出すモニタリングモードとがモード設定部29によって適宜設定される。 The CCD imager 10 has, as its imaging mode, and full-pixel mode to obtain independently the signals of all pixels, and monitoring mode for projecting videos on the monitor is set appropriately by the mode setting unit 29.
【0023】 [0023]
タイミングコントローラ28は、モード設定部29で設定された撮像モードに応じて、CCDイメージャ10を駆動するタイミングジェネレータ17(図1を参照)のタイミング制御や、メカシャッター24の開閉制御などを行う。 The timing controller 28, according to the imaging mode set by the mode setting unit 29, and timing control of the timing generator 17 to drive the CCD imager 10 (see Figure 1), performs the opening and closing control of the mechanical shutter 24. タイミングジェネレータ17は、垂直2繰り返しのカラーコーディングに対して、3:1のインターレースを行うことにより1フレームを3フィールドで構成する。 The timing generator 17, to the color coding of two vertical repetition, 3: one frame is composed of three fields by performing 1 interlace.
【0024】 [0024]
そのために、6相(=3フィールド×2)の垂直転送クロックVφ1〜Vφ6を生成し、垂直CCD12を6相駆動するようにしている。 Therefore, to generate the vertical transfer clock Vφ1~Vφ6 six-phase (= 3 fields × 2), so that driving the vertical CCD 12 6 phase. ただし、6相駆動に限られるものではなく、3相(=3フィールド×1)駆動又は9相(=3フィールド×3)駆動などであっても良い。 However, not limited to the six-phase drive, three-phase (= 3 fields × 1) drive or nine-phase (= 3 field × 3) may be driven or the like. 3相駆動の場合については、後で詳細に説明する。 For the case of three-phase driving it will be described later in detail.
【0025】 [0025]
なお、本例では、カラーフィルタ19のカラーコーディングを垂直2繰り返しとし、これに対して3:1のインターレースを行うことによって1フレームを3(=2+1)フィールドで構成するとともに、垂直CCD12の転送駆動を3×m(mは自然数)相のクロックで行うとしたが、要は、垂直n繰り返し(nは2以上の整数)に対して(n+1):1のインターレースを行うことによって1フレームを(n+1)フィールドで構成するとともに、垂直CCD12の転送駆動を(n+1)×m相のクロックで行う構成であれば良い。 In this example, the color coding of the color filter 19 and vertical 2 repeatedly, whereas 3: 1 frame by performing 1 interlace 3 (= 2 + 1) with constituting a field, transfer driving of the vertical CCD12 3 × m (m is a natural number) is set to perform in a phase clock, short, (n + 1) with respect to a vertical n repetitions (n ​​is an integer of 2 or more): 1 one frame by performing interlace ( n + 1) as well as made up of fields, the transfer driving of the vertical CCD 12 (n + 1) may be any configuration in which at the × m-phase clock.
【0026】 [0026]
信号処理回路25は、例えば図5に示すように、3個のフィールドメモリ31〜33と、CCDイメージャ10から出力され、A/D変換器34でデジタル化された画素情報をフィールド単位で3個のフィールドメモリ31〜33に分配する切換えスイッチ35と、フィールドメモリ31〜33に格納された画素情報を選択的に取り出す選択スイッチ36と、この選択スイッチ36を通してフィールドメモリ31〜33の各々から供給されるR(赤),G(緑),B(青)の各色信号に基づいて2つの色差信号Cr,Cbを生成する処理などを行う色信号処理回路37を有する構成となっている。 The signal processing circuit 25, for example, as shown in FIG. 5, three and three field memories 31 to 33 are outputted from the CCD imager 10, the pixel information digitized by the A / D converter 34 in units of fields a changeover switch 35 for distributing the field memories 31 to 33, a selection switch 36 for taking out the pixel information stored in the field memory 31-33 selectively supplied from each of the field memories 31 to 33 through the selection switch 36 that R (red), has a configuration having a G (green), B 2 two color difference signals Cr on the basis of color signals (blue) color signal processing circuit 37 that performs such processing of generating a Cb.
【0027】 [0027]
この信号処理回路25において、切換えスイッチ35および選択スイッチ36の切換え制御も、モード設定部29で設定された撮像モードに応じてタイミングコントローラ28によって行われる。 In the signal processing circuit 25, switching control of the switch 35 and the select switch 36 is also performed by the timing controller 28 according to the imaging mode set by the mode setting unit 29.
【0028】 [0028]
画像記録装置26は、モード設定部29で全画素モードが設定されたときに、信号処理回路25で処理された画像信号を、メモリやフロッピーディスクなどの記録媒体に記録する。 The image recording apparatus 26, when all-pixel mode is set by the mode setting unit 29, an image signal processed by the signal processing circuit 25 is recorded on a recording medium such as a memory or a floppy disk. この記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。 Image information recorded on the recording medium is hard-copied by a printer or the like. 画像表示装置27は、モード設定部29でモニタリングモードが設定されたときに、信号処理回路25で処理された画像信号を、CRT(陰極線管)やLCD(液晶)などのモニターに動画として映し出す。 The image display device 27, when the monitoring mode by the mode setting unit 29 is set, the image signal processed by the signal processing circuit 25, Utsushidasu as video on a monitor such as a CRT (cathode ray tube) or LCD (liquid crystal).
【0029】 [0029]
なお、モニタリングモードで使用されるモニターの垂直方向の走査線数は、3:1のインターレースに対応して、CCDイメージャ10の行数(垂直方向の走査線数)の1/3に設定されている。 Incidentally, the number of scanning lines in the vertical direction of the monitor for use in monitoring mode, the 3: corresponds to 1 interlace, is set to 1/3 of the number of rows in the CCD imager 10 (the number of scanning lines in the vertical direction) there.
【0030】 [0030]
次に、上記構成のカメラシステムにおいて、モード設定部29で全画素モードが設定されたときと、モニタリングモードが設定されたときの各動作について説明する。 Then, in the camera system of the above configuration, as when all pixel mode is set by the mode setting unit 29, a description will be given of each operation when the monitoring mode is set. なお、以下の各動作説明に用いる垂直転送クロックVφ1〜Vφ6のタイミングチャートにおいて、説明の簡略化のために、各クロックのタイミング関係については省略し、読み出しパルスXSGのタイミング関係のみを示すものとする。 Incidentally, in the timing chart of the vertical transfer clock Vφ1~Vφ6 used for each operation described below, in order to simplify the explanation, omitted for timing relationship between the clock, and shows only the timing relationship of the read pulse XSG .
【0031】 [0031]
〔全画素モード〕 [All-pixel mode]
先ず、全画素モード設定時の動作について、図6のタイミングチャートに基づいて説明するに、メカシャッター24を開いた状態で所定の時間だけ露光し、しかる後時刻t0でメカシャッター24を閉じる。 First, the operation in the all-pixel mode setting, to be described with reference to the timing chart of FIG. 6, is exposed for a predetermined time with open mechanical shutter 24, closing the mechanical shutter 24 in thereafter time t0. そして、時刻t1で2相目の垂直転送クロックVφ2にのみ読み出しパルスXSGを立てる。 Then, the second phase at time t1 sets a read pulse XSG only in the vertical transfer clock V.phi.2. すると、図7の画素配列において、例えば上から第1行目、第4行目、第7行目、……の各画素の信号電荷▲1▼,▲4▼,▲7▼,……が垂直CCD12に読み出される。 Then, in the pixel arrangement of FIG. 7, the first row from the top e.g., line 4, line 7, the signal charges of each pixel of the ...... ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... is It is read out to the vertical CCD12.
【0032】 [0032]
これらの画素情報▲1▼,▲4▼,▲7▼,……は第1フィールドの画素情報として、垂直CCD12で垂直転送され、さらに水平CCD15で水平転送された後、電荷検出部16で信号電圧に変換されて信号処理回路25に供給される。 These pixel information ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... The pixel information of the first field, the vertical transfer in the vertical CCD 12, after being further horizontal transfer in the horizontal CCD 15, the signal at the charge detecting section 16 It is converted into a voltage supplied to the signal processing circuit 25. 信号処理回路25では、この第1フィールドの画素情報が切換えスイッチ35を通してフィールドメモリ31に供給され、当該メモリ31に順次格納される。 In the signal processing circuit 25, the pixel information of the first field is supplied to the field memory 31 through the changeover switch 35 are sequentially stored in the memory 31.
【0033】 [0033]
次いで、時刻t2で4相目の垂直転送クロックVφ4にのみ読み出しパルスXSGを立てる。 Then, the fourth phase at time t2 sets a read pulse XSG only in the vertical transfer clock V.phi.4. すると、図7の画素配列において、第2行目、第5行目、第8行目、……の各画素の信号電荷▲2▼,▲5▼,▲8▼,……が垂直CCD12に読み出される。 Then, in the pixel arrangement of FIG. 7, the second row, the fifth row, the eighth row, the signal charge of each pixel of the ...... ▲ 2 ▼, ▲ 5 ▼, ▲ 8 ▼, ...... is vertically CCD12 It is read. これらの画素情報▲2▼,▲5▼,▲8▼,……は第2フィールドの画素情報として、垂直転送および水平転送された後、信号電圧に変換されて信号処理回路25に供給され、切換えスイッチ35を通してフィールドメモリ32に順次格納される。 These pixel information ▲ 2 ▼, ▲ 5 ▼, ▲ 8 ▼, ...... as pixel information of the second field, after being vertical transfer and horizontal transfer are supplied is converted into a signal voltage to the signal processing circuit 25, It is sequentially stored in the field memory 32 through the selector switch 35.
【0034】 [0034]
続いて、時刻t3で6相目の垂直転送クロックVφ6にのみ読み出しパルスXSGを立てる。 Then, at time t3 make a read pulse XSG only to the six-phase eye of the vertical transfer clock Vφ6. すると、図7の画素配列において、第3行目、第6行目、第9行目、……の各画素の信号電荷▲3▼,▲6▼,▲9▼,……が垂直CCD12に読み出される。 Then, in the pixel arrangement of FIG. 7, the third row, the sixth row, the ninth row, the signal charge of each pixel of the ...... ▲ 3 ▼, ▲ 6 ▼, ▲ 9 ▼, ...... is vertically CCD12 It is read. これらの画素情報は▲3▼,▲6▼,▲9▼,……第3フィールドの画素情報として、垂直転送および水平転送された後、信号電圧に変換されて信号処理回路25に供給され、切換えスイッチ35を通してフィールドメモリ33に順次格納される。 These pixel information ▲ 3 ▼, ▲ as 6 ▼, ▲ 9 ▼, pixel information ...... third field, after being vertical transfer and horizontal transfer are supplied is converted into a signal voltage to the signal processing circuit 25, It is sequentially stored in the field memory 33 through the selector switch 35.
【0035】 [0035]
3フィールド分の画素情報がフィールドメモリ31,32,33に格納された後、これらの読み出しが行われる。 After three fields of pixel information is stored in the field memory 31, 32, 33, these reading is performed. この読み出しに際しては、先ず、フィールドメモリ31の最初の1行目の画素情報▲1▼が順次読み出され、次いでフィールドメモリ32の最初の1行目の画素情報▲2▼が順次読み出され、続いてフィールドメモリ33の最初の1行目の画素情報▲3▼が順次読み出され、次にフィールドメモリ31の2行目の画素情報▲4▼が順次読み出され、……という具合に、フィールドメモリ31,32,33から1行ずつ順に読み出すように、選択スイッチ36の切換え制御が行われる。 The time of the read, first, the first one line of the pixel information of the field memory 31 ▲ 1 ▼ are sequentially read, and then the first of the first row of pixel information ▲ 2 ▼ field memory 32 are sequentially read out, then the first one line of the pixel information of the field memory 33 ▲ 3 ▼ are sequentially read, then the second row of pixel information ▲ 4 of the field memory 31 ▼ are sequentially read, so on ..., from the field memories 31, 32, and 33 so as to read sequentially row by row, the switching control of the selection switch 36 is performed.
【0036】 [0036]
以上の一連の制御により、3フィールドで1フレーム(1画面)が構成され、読み出された画素情報は、図7の画素配列に対応することになる。 By the serial control, a configuration of one frame (one screen) in three fields, pixel information read will correspond to the pixel array of FIG. これにより、CCDイメージャ10の全画素の画素情報を独立に得ることができる。 Thus, it is possible to obtain the pixel information of all pixels of the CCD imager 10 independently. そして、これら全画素の画素情報は、色信号処理回路37で所定の色信号処理が行われた後、画像記録装置26に供給されてメモリ等の記録媒体に記録され、その後プリンタ等によってハードコピーされる。 Then, pixel information of all pixels is subjected to predetermined color signals processed by the color signal processing circuit 37 is performed, is supplied to the image recording apparatus 26 is recorded in a recording medium such as a memory, a hard copy by the subsequent printer, It is.
【0037】 [0037]
この全画素モードにおいては、各フィールドでは垂直3画素ごとに2画素を間引く垂直間引き読み出しが行われることになるが、各フィールドの画素情報をフィールドメモリ31,32,33にそれぞれ格納した後、これらメモリ31,32,33から1行ずつ順に読み出すことにより、CCDイメージャ10の全画素の画素情報を用いて線順次の静止画を形成できる。 After In the all-pixel mode, each field is so that the vertical thinning-out reading for thinning 2 pixels in each vertical 3 pixels is performed, storing each pixel data of each field in the field memory 31, 32, these by reading in sequence from the memory 31, 32 and 33 line by line, to form a line-sequential still images using pixel information of all pixels of the CCD imager 10. その結果、高解像度の静止画を得ることができる。 As a result, it is possible to obtain a high-resolution still image.
【0038】 [0038]
〔モニタリングモードの第1具体例〕 First specific example of monitoring mode]
次に、モニタリングモード設定時の第1具体例の動作について、図8のタイミングチャートに基づいて説明する。 Next, the operation of the first embodiment during the monitoring mode setting will be described with reference to the timing chart of FIG. モニタリングモードでは、動画を得る訳であるから、メカシャッター24は連続して開いた状態にある。 In monitoring mode, since the translation to obtain a moving image, the mechanical shutter 24 is in an open state in succession. この状態において、第1具体例では、第1フィールドの画素情報のみを3回(3フィールド分)繰り返して読み出す構成を採っている。 In this state, in the first embodiment adopts a configuration in which read only three times (three fields) repeating the pixel information of the first field.
【0039】 [0039]
すなわち、時刻t1で2相目の垂直転送クロックVφ2にのみ読み出しパルスXSGを立てる。 That is, the second phase at time t1 sets a read pulse XSG only in the vertical transfer clock V.phi.2. すると、図7の画素配列において、例えば上から第1行目、第4行目、第7行目、……の各画素の信号電荷▲1▼,▲4▼,▲7▼,……が垂直CCD12に読み出される。 Then, in the pixel arrangement of FIG. 7, the first row from the top e.g., line 4, line 7, the signal charges of each pixel of the ...... ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... is It is read out to the vertical CCD12. これらの画素情報▲1▼,▲4▼,▲7▼,……は、第1フィールドの画素情報として、垂直転送および水平転送された後、信号電圧に変換されて信号処理回路25に供給され、切換えスイッチ35を通してフィールドメモリ31に順次格納される。 These pixel information ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... as pixel information of the first field, after being vertical transfer and horizontal transfer are supplied is converted into a signal voltage to the signal processing circuit 25 It is sequentially stored in the field memory 31 through the selector switch 35.
【0040】 [0040]
このフィールドメモリ31に格納された第1フィールドの画素情報、即ち図7の画素配列における第1行目,第4行目,第7行目、……の各画素情報▲1▼,▲4▼,▲7▼,……は、その格納順に選択スイッチ36を通して順次読み出され、色信号処理回路37で所定の色信号処理が行われた後、画像表示装置27に供給されて垂直方向の走査線数が1/3のモニターに映し出される。 This field first field of pixel information stored in the memory 31, i.e., the first row in the pixel array in FIG. 7, line 4, line 7, each pixel information of ...... ▲ 1 ▼, ▲ 4 ▼ , ▲ 7 ▼, ...... are sequentially read out through the selection switch 36 to the storage order, after the predetermined color signal processing at the color signal processing circuit 37 is performed, the image display device is supplied to the 27 in the vertical direction scanning the number of lines displayed on the monitor of 1/3.
【0041】 [0041]
次いで、時刻t2で再び2相目の垂直転送クロックVφ2にのみ読み出しパルスXSGを立てる。 Then, make a read pulse XSG only second phase vertical transfer clocks Vφ2 again at time t2. すると、前回と同様に、第1フィールドの画素情報、即ち第1行目、第4行目、第7行目、……の各画素の信号電荷▲1▼,▲4▼,▲7▼,……が読み出され、フィールドメモリ31に順次格納される。 Then, as before, the pixel information of the first field, i.e. the first row, fourth row, row 7, signal charges of each pixel of the ...... ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... is read out and sequentially stored in the field memory 31. そして、この第1フィールドの画素情報▲1▼,▲4▼,▲7▼,……は、その格納順に選択スイッチ36を通して順次読み出され、色信号処理回路37で所定の色信号処理が行われた後、画像表示装置27に供給されてモニターに映し出される。 Then, pixel information ▲ 1 ▼ of the first field, ▲ 4 ▼, ▲ 7 ▼, ...... are sequentially read out through the selection switch 36 to the storage order, predetermined color signals processed by the color signal processing circuit 37 row after cracking, is projected is supplied to the image display device 27 on the monitor.
【0042】 [0042]
続いて、時刻t3で再度2相目の垂直転送クロックVφ2にのみ読み出しパルスXSGを立てる。 Then, again the second phase at the time t3 make a read pulse XSG only in the vertical transfer clock Vφ2. すると、前々回、前回と同様に、第1行目、第4行目、第7行目、……の各画素の信号電荷▲1▼,▲4▼,▲7▼,……が読み出され、フィールドメモリ31に順次格納される。 Then, before last, as before, first row, fourth row, row 7, signal charges of each pixel of the ...... ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... is read It is sequentially stored in the field memory 31. そして、この第1フィールドの画素情報▲1▼,▲4▼,▲7▼,……は、その格納順に選択スイッチ36を通して順次読み出され、色信号処理回路37で所定の色信号処理が行われた後、画像表示装置27に供給されてモニターに映し出される。 Then, pixel information ▲ 1 ▼ of the first field, ▲ 4 ▼, ▲ 7 ▼, ...... are sequentially read out through the selection switch 36 to the storage order, predetermined color signals processed by the color signal processing circuit 37 row after cracking, is projected is supplied to the image display device 27 on the monitor.
【0043】 [0043]
以上の一連の制御により、第1フィールドのみを繰り返して読み出すことによって垂直3画素に2画素を間引く垂直間引き読み出しが行われるため、垂直間引き読み出しを行わない場合に比べて3倍のフレームレートを実現できる。 A series of the above control, since the vertical thinning-out reading for thinning 2 pixels in the vertical 3 pixels is performed by reading repeat only the first field, three times the frame rate as compared with the case without vertical thinning readout realized it can. 特に、各フィールドにおける信号電荷の読み出し、転送などの駆動が、全画素モードの場合と同じであるため、撮像モードに応じてクロックのタイミングなどを変える必要がない。 In particular, reading of the signal charge in each field, the driving of such transfer, is the same as in the all-pixel mode, there is no need to change timing and the like of the clock according to the imaging mode.
【0044】 [0044]
なお、第1具体例では、第1フィールドの画素情報▲1▼,▲4▼,▲7▼,……のみを繰り返して読み出す構成としたが、第2フィールドの画素情報▲2▼,▲5▼,▲8▼,……のみ、あるいは第3フィールドの画素情報▲3▼,▲6▼,▲9▼,……のみを繰り返して読み出すようにしても良いことは勿論である。 In the first embodiment, the pixel information of the first field ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, it is configured to read repeat ...... only pixel information of the second field ▲ 2 ▼, ▲ 5 ▼, ▲ 8 ▼, ...... only, or the third field of pixel information ▲ 3 ▼, ▲ 6 ▼, ▲ 9 ▼, it is a matter of course that may be read by repeating ...... only.
【0045】 [0045]
〔モニタリングモードの第2具体例〕 Second specific example of monitoring mode]
次に、モニタリングモード設定時の第2具体例の動作について、図9のタイミングチャートに基づいて説明する。 Next, the operation of the second embodiment during the monitoring mode setting will be described with reference to the timing chart of FIG. メカシャッター24を連続して開いた状態において、第2具体例では、全画素モードの場合と同様に、第1,第2,第3フィールドの画素情報を順に読み出す構成を採っている。 In it opened in succession mechanical shutter 24, in the second embodiment, as in the case of all-pixel mode, and employs a configuration to read first, second, pixel information of the third field in the order.
【0046】 [0046]
すなわち、時刻t1で2相目の垂直転送クロックVφ2に読み出しパルスXSGを立てる。 That is, make a read pulse XSG to the vertical transfer clock Vφ2 the second phase at time t1. すると、図7の画素配列において、例えば上から第1行目、第4行目、第7行目、……の各画素の信号電荷▲1▼,▲4▼,▲7▼,……が垂直CCD12に読み出される。 Then, in the pixel arrangement of FIG. 7, the first row from the top e.g., line 4, line 7, the signal charges of each pixel of the ...... ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... is It is read out to the vertical CCD12. これらの画素情報▲1▼,▲4▼,▲7▼,……は、第1フィールドの画素情報として、垂直転送および水平転送された後、信号電圧に変換されて信号処理回路25に供給され、切換えスイッチ35を通してフィールドメモリ31に順次格納される。 These pixel information ▲ 1 ▼, ▲ 4 ▼, ▲ 7 ▼, ...... as pixel information of the first field, after being vertical transfer and horizontal transfer are supplied is converted into a signal voltage to the signal processing circuit 25 It is sequentially stored in the field memory 31 through the selector switch 35.
【0047】 [0047]
このフィールドメモリ31に格納された第1フィールドの画素情報、即ち図7の画素配列における第1行目,第4行目,第7行目、……の各画素情報▲1▼,▲4▼,▲7▼,……は、その格納順に選択スイッチ36を通して順次読み出され、色信号処理回路37で所定の色信号処理が行われた後、画像表示装置27に供給されてモニターに映し出される。 This field first field of pixel information stored in the memory 31, i.e., the first row in the pixel array in FIG. 7, line 4, line 7, each pixel information of ...... ▲ 1 ▼, ▲ 4 ▼ , ▲ 7 ▼, ...... are sequentially read out through the selection switch 36 to the storage order, after the predetermined color signal processing in the color signal processing circuit 37, is projected is supplied to the image display device 27 on the monitor .
【0048】 [0048]
次いで、時刻t2で4相目の垂直転送クロックVφ4に読み出しパルスXSGを立てる。 Then, make a read pulse XSG to the vertical transfer clock Vφ4 of the fourth phase at time t2. すると、図7の画素配列において、第2行目、第5行目、第8行目、……の各画素の信号電荷▲2▼,▲5▼,▲8▼,……が垂直CCD12に読み出される。 Then, in the pixel arrangement of FIG. 7, the second row, the fifth row, the eighth row, the signal charge of each pixel of the ...... ▲ 2 ▼, ▲ 5 ▼, ▲ 8 ▼, ...... is vertically CCD12 It is read. これらの画素情報▲2▼,▲5▼,▲8▼,……は、第2フィールドの画素情報としてフィールドメモリ32に順次格納される。 These pixel information ▲ 2 ▼, ▲ 5 ▼, ▲ 8 ▼, ...... are sequentially stored in the field memory 32 as the pixel information of the second field.
【0049】 [0049]
このフィールドメモリ32に格納された第2フィールドの画素情報、即ち図7の画素配列における第2行目,第5行目,第8行目、……の各画素情報▲2▼,▲5▼,▲8▼,……は、その格納順に選択スイッチ36を通して順次読み出され、色信号処理回路37で所定の色信号処理が行われた後、画像表示装置27に供給されて第1フィールドの場合と同様にモニターに映し出される。 Pixel information of the second field the stored in the field memory 32, i.e., the second row in the pixel array in FIG. 7, the fifth row, the eighth row, the pixel information of ...... ▲ 2 ▼, ▲ 5 ▼ , ▲ 8 ▼, ...... are sequentially read out through the selection switch 36 to the storage order, after the predetermined color signal processing in the color signal processing circuit 37, the first field is supplied to the image display device 27 It displayed on the monitor in the same way as in the case.
【0050】 [0050]
続いて、時刻t3で6相目の垂直転送クロックVφ6に読み出しパルスXSGを立てる。 Then, at time t3 make a read pulse XSG to 6 phase eye of the vertical transfer clock Vφ6. すると、図7の画素配列において、第3行目、第6行目、第9行目、……の各画素の信号電荷▲3▼,▲6▼,▲9▼,……が垂直CCD12に読み出される。 Then, in the pixel arrangement of FIG. 7, the third row, the sixth row, the ninth row, the signal charge of each pixel of the ...... ▲ 3 ▼, ▲ 6 ▼, ▲ 9 ▼, ...... is vertically CCD12 It is read. これらの画素情報▲3▼,▲6▼,▲9▼,……は、第3フィールドの画素情報としてフィールドメモリ33に順次格納される。 These pixel information ▲ 3 ▼, ▲ 6 ▼, ▲ 9 ▼, ...... are sequentially stored in the field memory 33 as the pixel information of the third field.
【0051】 [0051]
このフィールドメモリ33に格納された第3フィールドの画素情報、即ち図7の画素配列における第3行目,第6行目,第9行目、……の各画素情報▲3▼,▲6▼,▲9▼,……は、その格納順に選択スイッチ36を通して順次読み出され、色信号処理回路37で所定の色信号処理が行われた後、画像表示装置27に供給されて第1,第2フィールドの場合と同様にモニターに映し出される。 Pixel information of the third field this is stored in the field memory 33, i.e., the third row in the pixel array in FIG. 7, line 6, line 9, the pixel information of ...... ▲ 3 ▼, ▲ 6 ▼ , ▲ 9 ▼, ...... are sequentially read out through the selection switch 36 to the storage order, after the predetermined color signal processing in the color signal processing circuit 37, the first being supplied to the image display device 27, the It displayed on the monitor as in the case of two fields.
【0052】 [0052]
以上の一連の制御により、第1,第2,第3フィールドの3フィールドで1フレームが構成され、各フィールドでは垂直3画素に2画素を間引く垂直間引き読み出しが行われるため、第1具体例の場合と同様に、垂直間引き読み出しを行わない場合に比べて3倍のフレームレートを実現できる。 By the serial control, first, second, is one frame consists of three fields of the third field, in the field because the vertical thinning-out reading for thinning 2 pixels in the vertical 3 pixels is performed, the first embodiment as with, it can be realized three times the frame rate as compared with the case without vertical thinning readout. 特に、各フィールドにおける信号電荷の読み出し、転送などの駆動が、全画素モードの場合と同じであるため、撮像モードに応じてクロックのタイミングなどを変える必要がない。 In particular, reading of the signal charge in each field, the driving of such transfer, is the same as in the all-pixel mode, there is no need to change timing and the like of the clock according to the imaging mode.
【0053】 [0053]
また、第1,第2,第3フィールドの画素情報を順に読み出すようにしたことにより、同じフィールドの画素情報のみを繰り返して読み出すようにした第1具体例の場合に比べて、各画素における信号電荷の蓄積時間(露光時間)が3倍になるため、第1具体例の場合よりも感度を向上できるとともに、モニタリングモードにおいて、隣接する画素の信号電荷を加算しなくても全画素モードと同等の感度を得ることができる。 The first, second, compared to the case of the first embodiment which is adapted by the pixel information of the third field was read out sequentially reads out repeatedly only pixel information of the same field, the signal at each pixel since the charge accumulation time (exposure time) is three times, it is possible to improve the sensitivity than that in the first embodiment, in the monitoring mode, equally the all-pixel mode without adding the signal charges of adjacent pixels it can be obtained sensitivity.
【0054】 [0054]
上述したように、垂直2繰り返しの原色ベイヤー配列のカラーフィルタ19を具備するCCDイメージャ10を撮像デバイスとして用いたカメラシステムにおいて、3:1のインターレースを行って1フレームを3フィールドで構成し、6相の垂直転送クロックVφ1〜Vφ6で信号電荷の垂直転送を行うようにしたことにより、全画素モードとモニタリングモードで駆動系におけるクロックのタイミングなどを変えなくて良いため、駆動系の構成を簡略化できる。 As described above, in a camera system using the CCD imager 10 having a color filter 19 for vertically repetitive primary color Bayer array as the imaging device, 3: performing first interlaced one frame is composed of three fields, 6 by perform vertical transfer of signal charges in the vertical transfer clock Vφ1~Vφ6 phases, since it without changing timing and the like of the clock in the driving system in the all-pixel mode and monitoring mode, simplify the configuration of the drive system it can.
【0055】 [0055]
また、全画素モードだけでなく、モニタリングモードにおいても、各フィールド共、ベイヤー配列の画素情報を得ることができるため、高画質の動画を映し出すことができ、しかも信号処理系を共用化できるため、信号処理系の構成の簡略化も図れる。 In addition to all-pixel mode, also in the monitoring mode, each field both, it is possible to obtain the pixel information of the Bayer array, can project a high-quality video, and since that can share the signal processing system, It attained also simplified configuration of the signal processing system.
【0056】 [0056]
さらに、垂直CCD12を6相駆動としたことにより、垂直CCD12の取り扱い電荷量が増加するため、ダイナミックレンジを大きくとれることにもなる。 Further, by having the vertical CCD12 and six-phase driving, since the amount of charges in the vertical CCD12 increases, it becomes possible to take a large dynamic range. すなわち、第1フィールドの信号電荷の読み出しの場合を例に採って考えると、第1フィールドでは、6相の垂直転送クロックVφ1〜Vφ6が図10に示すタイミング関係にある。 That is, when the case of reading the first field signal charges considered as an example, in the first field, the vertical transfer clock Vφ1~Vφ6 six-phase are in the timing relationship shown in FIG. 10. すなわち、6相の垂直転送クロックVφ1〜Vφ6の内、連続する4つのクロックが常に“H”レベルの状態にある。 That is, of the six-phase vertical transfer clock Vfai1~buifai6, in four clock always "H" level of successive states.
【0057】 [0057]
例えば、2相目の垂直転送クロックVφ2に読み出しパルスXSGが立った直後、即ち信号電荷の読み出し直後では、1相目,6相目の垂直転送クロックVφ1,Vφ6が“L”レベル、それ以外が“H”レベルにある。 For example, immediately after the readout pulse XSG stood second phase vertical transfer clock V.phi.2, i.e. just after readout of the signal charges, first phase, six-phase second vertical transfer clock V.phi.1, V.phi.6 the "L" level, is otherwise It is in the "H" level. したがって、図11のポテンシャル図に示すように、垂直転送クロックVφ2〜Vφ5に対応する連続する4転送段分のパケットPに信号電荷が蓄えられることになるため、垂直CCD12の取り扱い電荷量を増加できるのである。 Accordingly, as shown in the potential diagram of FIG. 11, this means that the signal charge is stored in the packet P 4 transfer stage partial successive corresponding to the vertical transfer clock Vfai2~buifai5, can increase the handling charge amount of the vertical CCD12 than is.
【0058】 [0058]
これを全画素モードおよびモニタリングモードにおける通常モードとした場合に、垂直CCD12に直接に光が混入したり、半導体基板内部で発生した電荷が拡散によって拡がって垂直CCD12に混入することによって発生するスミア成分を低減する低スミアモードを実現することも可能である。 If this were a normal mode in all-pixel mode and monitoring mode, smear component directly or light is mixed into the vertical CCD 12, charges generated in the semiconductor substrate is produced by mixing in a vertical CCD 12 spread by diffusion it is also possible to realize a low smear mode that reduces. 以下に、この低スミアモードでの動作について説明する。 The following describes the operation in this low smear mode.
【0059】 [0059]
この低スミアモードを実現するには、先ず、図12に示すCCDイメージャにおいて、水平CCD15′の転送段を水平画素数に対して倍密度とした構成を採るとともに、6相の垂直転送クロックVφ1〜Vφ6を、図13に示すタイミング関係とする。 This realizes a low smear mode, first, in a CCD imager shown in FIG. 12, with a configuration in which a double density the transfer stage of the horizontal CCD 15 'with respect to the horizontal pixel number, six-phase vertical transfer clocks Vφ1~ the V.phi.6, the timing relationship shown in FIG. 13. すなわち、6相の垂直転送クロックVφ1〜Vφ6に対応する6つの転送段がポテンシャルの浅い転送段によって常に2つのパケットに分離されるようにする。 In other words, so that the six transfer stages corresponding to the six-phase vertical transfer clock Vφ1~Vφ6 is separated always two packets by a shallow transfer stage of potential.
【0060】 [0060]
例えば、2相目の垂直転送クロックVφ2に読み出しパルスXSGが立った直後の期間T0では、1相目,4相目の垂直転送パルスVφ1,Vφ4が“L”レベル、それ以外が“H”レベルにある。 For example, in the period T0 immediately after the readout pulse XSG stood second phase vertical transfer clocks V.phi.2, 1-phase first, the fourth-phase vertical transfer pulse V.phi.1, V.phi.4 is "L" level, the other is "H" level It is in. したがって、図14のポテンシャル図に示すように、2相目,3相目の垂直転送クロックVφ2,Vφ3に対応する2転送段分のパケットP1と、5相目,6相目の垂直転送クロックVφ5,Vφ6に対応する2転送段分のパケットP2とが、4相目の垂直転送パルスVφ4に対応するポテンシャルの浅い転送段によって分離される。 Accordingly, as shown in the potential diagram of FIG. 14, second phase, third phase vertical transfer clocks V.phi.2, the packet P1 of the corresponding second transfer stage fraction in V.phi.3, ​​5 phases eyes, six-phase second vertical transfer clock Vφ5 , 2 and transfer stage partial packet P2 corresponding to Vφ6 are separated by a shallow transfer stage of potentials corresponding to the vertical transfer pulses Vφ4 of the fourth phase.
【0061】 [0061]
これら2つのパケットP1,P2には、原理的に、同じ量のスミア成分が発生しているものと考えることができる。 These two packets P1, P2, in principle, the smear component of the same amount can be thought of as occurring. そして、2相目の垂直転送クロックVφ2に読み出しパルスXSGが立つことで、画素からパケットP1に対して信号電荷が読み出される。 Then, a read pulse XSG the second phase vertical transfer clock Vφ2 that stand, the signal charges are read out to the packet P1 from the pixel. これにより、パケットP1には信号成分+スミア成分の電荷が蓄積され、パケットP2にはスミア成分のみの電荷が蓄積される。 Thus, the packet P1 is accumulated charges of the signal component + smear component, the packet P2 charge of only smear component is accumulated. その結果、垂直CCD12上には、その転送方向において信号成分+スミア成分の電荷とスミア成分のみの電荷とが交互に存在することになる。 As a result, on the vertical CCD12 would charge only charge the smear component of the signal component + smear component in the transfer direction are present alternately.
【0062】 [0062]
そして、垂直CCD12の転送動作により、例えばスミア成分のみの電荷が1ライン分水平CCD15′にラインシフトされる。 Then, the transfer operation of the vertical CCD 12, for example, a charge of only smear component is the line shifted one line horizontal CCD 15 '. このとき、水平CCD15′の転送段が水平画素数に対して倍密度となっていることから、垂直CCD12からラインシフトされたスミア成分のみの電荷は、水平CCD15′において1パケット(1転送段)おきに存在する。 In this case, 'since the transfer stages of has become a double density with respect to the horizontal pixel number, only charges smear component which is line shifted from the vertical CCD 12, the horizontal CCD 15' horizontal CCD 15 1 packet (1 transfer stage) in It exists to care. このラインシフト後、水平CCD15′を1ビット(1パケット分)シフトする。 After the line shift, one bit (one packet) the horizontal CCD 15 'shifts.
【0063】 [0063]
その後、次の1ライン分の電荷、即ち信号成分+スミア成分の電荷が、垂直CCD12から水平CCD15′へラインシフトされる。 Thereafter, the next one line of charge, i.e. the signal component + the smear component charges are line shift from the vertical CCD12 to the horizontal CCD 15 '. このとき、水平CCD15′では1ビットシフトが行われた後であることから、信号成分+スミア成分の電荷は、スミア成分のみの電荷が存在するパケット間の空きパケットに蓄積される。 At this time, since it is after the 1-bit shift in the horizontal CCD 15 'is performed, the charge of the signal component + smear component is accumulated in the empty packets between packets charge of only smear components are present. これにより、水平CCD15′上には、スミア成分のみの電荷と信号成分+スミア成分の電荷とが交互に存在することになる。 Thus, on the horizontal CCD 15 'would charge the electric charge and the signal component + smear component only smear components are present alternately.
【0064】 [0064]
これらの電荷は、水平CCD15′によって順次水平転送され、電荷検出部16で信号電圧に変換された後、図4に示す信号処理回路25に供給される。 These charges are sequentially horizontally transferred by the horizontal CCD 15 ', after being converted into a signal voltage at the charge detecting section 16, is supplied to the signal processing circuit 25 shown in FIG. この例の場合には、信号処理回路25は、図15に示すように、1ビット相当の遅延時間を持つ1ビット遅延回路41および引き算器42を有し、引き算器42において信号成分+スミア成分の電荷に基づく信号から、1ビット遅延回路41を経たスミア成分の電荷のみに基づく信号を引き算する処理を行うことで、スミア成分をキャンセルでき、スミアのない信号成分を得ることができる。 In the case of this example, the signal processing circuit 25, as shown in FIG. 15, has a 1-bit delay circuit 41 and the subtractor 42 with a delay time of one bit corresponds, signal component + smear component in subtractor 42 from a signal based on the charge, by performing the processing for subtracting a signal based on only the charge of the smear component through the 1 bit delay circuit 41, to cancel the smear component can be obtained smear-free signal components.
【0065】 [0065]
なお、本例では、転送段が水平画素数に対して倍密度の水平CCD15′を用いる構成としたが、図16に示すように、転送段が水平画素数と同じ密度の2本の水平CCD15-1,15-2を並置した構成を採ることによっても低スミアモードを実現することができる。 In the present example, the transfer stage is configured to use a double-density horizontal CCD 15 'relative to the number of horizontal pixels, as shown in FIG. 16, two horizontal of the same density transfer stages with the number of horizontal pixels CCD 15 it can also realize low smear mode by taking the juxtaposed configure -1,15-2. すなわち、2本の水平CCD15-1,15-2を並置するとともに、これら水平CCD15-1,15-2間に水平CCD15-1から水平CCD15-2へ信号電荷を適宜転送するHHゲート43を配置した構成が採られる。 That is, the juxtaposition of two horizontal CCD15-1,15-2, place the HH gate 43 to appropriately transfer from the horizontal CCD15-1 signal charges to the horizontal CCD15-2 between these horizontal CCD15-1,15-2 structure in which are taken.
【0066】 [0066]
そして、この構成において、垂直CCD12から水平CCD15-1,15-2への電荷転送の際に、例えばスミア成分のみの電荷が1ライン分水平CCD15-1にラインシフトされ、さらにHHゲート43を通して水平CCD15-2に転送される。 Then, in this configuration, when the vertical CCD12 charge transfer in the horizontal CCD15-1,15-2, for example, a charge of only smear components are line shifted one line horizontal CCD15-1, further horizontal through HH gate 43 CCD15-2 be transferred to. 続いて、次の1ライン分の電荷、即ち信号成分+スミア成分の電荷が、垂直CCD12から水平CCD15-1へラインシフトされる。 Subsequently, the next one line of charge, i.e. the signal component + the smear component charges are line shift from the vertical CCD12 to horizontal CCD15-1. これにより、水平CCD15-1上には信号成分+スミア成分の電荷が存在し、水平CCD15-2上にはスミア成分のみの電荷が存在することになる。 Thus, there is a charge of the signal component + smear component is on the horizontal CCD15-1, there will be a charge of only a smear component is on the horizontal CCD15-2.
【0067】 [0067]
その後、水平CCD15-1,15-2が同期して転送駆動されることにより、水平CCD15-1,15-2の各電荷が並行して水平転送され、電荷検出部16-1,16-2で信号電圧に変換された後、図4に示す信号処理回路25に供給される。 Thereafter, the horizontal CCD15-1,15-2 driven transferred in synchronization, the horizontal transfer each charge in the horizontal CCD15-1,15-2 are in parallel, the charge detecting section 16-1 and 16-2 in after being converted into a signal voltage, supplied to the signal processing circuit 25 shown in FIG. この例の場合には、信号処理回路25は、図17に示すように、引き算器44を有し、この引き算器44において信号成分+スミア成分の電荷に基づく信号からスミア成分の電荷のみのに基づく信号を引き算する処理を行うことで、スミア成分をキャンセルでき、スミアのない信号成分を得ることができる。 In this example, the signal processing circuit 25, as shown in FIG. 17 has a subtractor 44, to only the charge of the smear component from a signal based on the electric charge of the signal component + smear component in the subtractor 44 by performing the process of subtracting based signal, to cancel the smear component can be obtained smear-free signal components.
【0068】 [0068]
図18は、本発明の第2実施形態に係る例えばIT方式のカラーCCDイメージャを示す概略構成図である。 Figure 18 is a schematic diagram showing a color CCD imager according example IT system to the second embodiment of the present invention.
【0069】 [0069]
図18において、センサ部(画素)51が2次元マトリクス状に配列され、これらセンサ部51の垂直列ごとに複数本の垂直CCD52が配されるとともに、これら垂直CCD52と各センサ部51との間には読み出しゲート部53が介在し、さらに複数本の垂直CCD52の各転送先側の端部に隣接して水平CCD55が設けられるとともに、その端部には例えばフローティングディフュージョンアンプ構成の電荷検出部56が配された基本的な構成は、第1実施形態に係るCCDイメージャ10の場合と同じである。 18, the sensor unit (pixel) 51 is arranged in a two-dimensional matrix, a plurality of vertical CCD52 is disposed for each column of the sensor unit 51, between the vertical CCD52 and the sensor unit 51 reading gate portion 53 is interposed, further with horizontal CCD55 provided adjacent to the ends of the respective transfer destination side of the plurality of vertical CCD 52, the charge detecting section 56 of an end thereof for example a floating diffusion amplifier the basic structure was arranged is the same as that of the CCD imager 10 according to the first embodiment.
【0070】 [0070]
ただし、本実施形態に係るCCDイメージャ50は、垂直CCD52が3相の垂直転送クロックVφ1〜Vφ3によって3相駆動される構成となっている。 However, CCD imagers 50 according to this embodiment has a structure in which the vertical CCD52 is 3-phase driven by three-phase vertical transfer clocks Vfai1~buifai3. この3相の垂直転送クロックVφ1〜Vφ3および水平CCD55を駆動する2相の水平転送クロックHφ1,Hφ2などは、タイミングジェネレータ(TG)57で生成される。 The three-phase vertical transfer clock Vφ1~Vφ3 and horizontal CCD55 horizontal transfer clocks of two phases for driving the H.phi.1, etc. H.phi.2, generated by the timing generator (TG) 57. このCCDイメージャ50においても、例えば図3に示す原色ベイヤー配列のカラーフィルタが搭載されている。 Also in CCD imager 50, for example, color filters of primary color Bayer array shown in FIG. 3 are mounted.
【0071】 [0071]
図19は、1つのセンサ部51、それに対応する垂直CCD52の転送段および読み出しゲート部53からなるユニットセル54の構造の第1具体例を示す平面パターン図である。 19, one sensor portion 51 is a plan pattern view showing a first specific example of the structure of the unit cells 54 consisting of transfer stages and the reading gate portion 53 in the vertical CCD52 corresponding thereto.
【0072】 [0072]
図19において、垂直CCD52の転送チャネル61の上方には、3相の垂直転送クロックVφ1〜Vφ3がそれぞれ与えられる転送電極62-1〜62-3が、1画素につき1電極の割合で垂直転送方向において順に繰り返して配置されている。 19, above the transfer channel 61 of the vertical CCD 52, the transfer electrodes 62-1~62-3 the vertical transfer clock Vφ1~Vφ3 of 3-phase are given respectively, the vertical transfer direction at a rate of one pixel per electrode They are arranged repeatedly in this order in. これらの転送電極62-1〜62-3は、1層目のポリシリコン(図中、一点鎖線で示す)と2層目のポリシリコン(図中、二点鎖線で示す)によって交互に形成されている。 These transfer electrodes 62-1~62-3 is (in the figure, one-dot indicated by a chain line) polysilicon first layer (shown by the two-dot chain line) and second-layer polysilicon are formed alternately by ing. なお、図中、ハッチングで示す領域はチャネルストップ部63である。 In the figure, a region shown by hatching is a channel stop portion 63.
【0073】 [0073]
上記構成の第2実施形態に係るCCDイメージャ50においても、垂直2繰り返しのカラーコーディングに対して垂直CCD52が3相駆動であり、先述した駆動条件を満足することから、3:1のインターレースを行うことによって1フレームを3フィールドで構成することにより、6相駆動の場合と同様にして、全画素モードとモニタリングモードを実現することができる。 Also in CCD imager 50 according to a second embodiment of the above-described configuration, the vertical CCD52 the color coding of the vertical 2 repeat a three-phase drive, because it satisfies the foregoing the driving condition, 3: perform 1 interlace by constituting one frame in three fields by, may be in the same manner as in the case of six-phase drive, to achieve the all-pixel mode and monitoring mode.
【0074】 [0074]
さらに、第2実施形態に係るCCDイメージャ50において、ユニットセルの第1具体例では、各画素が1つの転送電極で構成されるユニットセル構造としたことにより、各画素が2つの転送電極で構成される6相駆動の場合よりも、セル構造が簡単になるため、デバイスの微細化に有利となる。 Further, the CCD imager 50 according to the second embodiment, in the first specific example of the unit cell, by which each pixel has a unit cell structure composed of one transfer electrodes, each pixel consists of two transfer electrodes than in the six-phase drive that is, since the cell structure is simplified, which is advantageous for miniaturization of the device.
【0075】 [0075]
図20は、ユニットセル構造の第2具体例を示す平面パターン図である。 Figure 20 is a plan pattern view showing a second specific example of the unit cell structure. 図20において、垂直CCD52の転送チャネル64の上方には、3相の垂直転送クロックVφ1〜Vφ3がそれぞれ与えられる転送電極65-1〜65-3が、1画素につき1電極の割合で垂直転送方向において順に繰り返して配置され、これらの転送電極65-1〜65-3は1層のポリシリコンによって順に形成されている。 In Figure 20, above the transfer channel 64 of the vertical CCD 52, the transfer electrodes 65-1~65-3 the vertical transfer clock Vφ1~Vφ3 of 3-phase are given respectively, the vertical transfer direction at a rate of one pixel per electrode in disposed repeatedly in this order, these transfer electrodes 65-1~65-3 are formed in this order by the polysilicon 1 layer. なお、図中、ハッチングで示す領域はチャネルストップ部66である。 In the figure, a region shown by hatching is a channel stop portion 66.
【0076】 [0076]
このように、ユニットセルの第2具体例では、1画素につき1電極の割合で配される転送電極65-1〜65-3を1層のポリシリコンによって形成したことにより、第1具体例の場合と同様の効果が得られることに加え、第1具体例の場合に比べて電極形成に際しての工程数を削減できる利点がある。 Thus, in the second specific example of the unit cell, by the transfer electrodes 65-1~65-3 which is arranged at a ratio of 1 pixel per electrode was formed by polysilicon 1 layer, the first embodiment in addition to the same effect as it is obtained an advantage of reducing the number of steps during electrode formation as compared with the case of the first embodiment.
【0077】 [0077]
なお、上記各実施形態においては、カラーフィルタとして、原色ベイヤー配列のものを用いた場合について説明したが、カラーコーディングは原色ベイヤー配列に限られるものではなく、例えば補色ベイヤー配列であっても良い。 Incidentally, in the embodiments described above, as a color filter, it has been described of using a primary color Bayer arrangement, color coding is not limited to the primary color Bayer arrangement may be, for example, complementary color Bayer array. 要は、行(垂直)方向において同一の色がn繰り返し(nは2以上の整数)のものであれば、(n+1):1のインターレースを行うことにより1フレームを(n+1)フィールドにより構成するとともに、(n+1)×m相(mは自然数)のクロックによって信号電荷の垂直転送を行うことにより、全画素モードとモニタリングモードを実現できることになる。 In short, the same color in the row (vertical) direction as long as n repetitions of (n is an integer of 2 or more), (n + 1): constituted by one one frame by performing interlace (n + 1) field with, (is a natural number m) by performing the vertical transfer of signal charges by the clock, it will be able to realize a full-pixel mode and monitoring mode (n + 1) × m phase.
【0078】 [0078]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明によれば、行列状に配置された画素に対して行方向において同じ色がn画素ごとに繰り返して配列されたカラーコーディングのカラーフィルタを備えた固体撮像装置において、(n+1):1のインターレースを行って1フレームを(n+1)フィールドで構成し、(n+1)×m相のクロックによって信号電荷の垂直転送を行うようにしたことにより、全画素モードとモニタリングモードで駆動系におけるクロックのタイミングなどを変えなくて良いため駆動系の構成を簡略化でき、また全画素モードだけでなく、モニタリングモードにおいても、各フィルタ共ベイヤー配列の画素情報を得ることができるため高画質の動画を映し出すことができ、しかも信号処理系を共用化できるため信号処理系の構成の簡略 As described above, according to the present invention, in the solid-state imaging device comprising the color filter of the same color are repeatedly arranged every n pixels in the row direction with respect to pixels arranged in a matrix color coding, (n + 1): 1 of one frame by performing the interlacing constituted by (n + 1) field, with (n + 1) by which to perform the vertical transfer of signal charges to the clock of × m-phase, full-pixel mode and monitoring mode for good without changing the a clock timing in the driving system can simplify the structure of the drive system, and not just all-pixel mode, also in the monitoring mode, high since it is possible to obtain a pixel information of each filter both Bayer you can project a video image quality, yet simplified configuration of a signal processing system for can share the signal processing system も図れることになる。 It will also be reduced.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1実施形態に係るIT方式のカラーCCDイメージャを示す概略構成図である。 1 is a schematic diagram showing a color CCD imager IT system according to a first embodiment of the present invention.
【図2】第1実施形態に係るユニットセル構造の一例を示す平面パターン図である。 2 is a plan pattern view showing an example of a unit cell structure according to the first embodiment.
【図3】2×2繰り返しの原色ベイヤー配列を示す図である。 3 is a diagram showing a 2 × 2 repeating primary color Bayer arrangement.
【図4】本発明に係るカメラシステムを示す概略構成図である。 4 is a schematic diagram showing a camera system according to the present invention.
【図5】信号処理回路の具体的な構成の一例を示すブロック図である。 5 is a block diagram showing an example of a specific configuration of the signal processing circuit.
【図6】全画素モードの動作説明のためのタイミングチャートである。 6 is a timing chart for explaining the operation of all-pixel mode.
【図7】画素情報の読み出し手順を示す概念図である。 7 is a conceptual diagram showing a procedure for reading the pixel information.
【図8】モニタリングモードの第1具体例の動作説明のためのタイミングチャートである。 8 is a timing chart for explaining the operation of the first embodiment of the monitoring mode.
【図9】モニタリングモードの第2具体例の動作説明のためのタイミングチャートである。 9 is a timing chart for explaining the operation of the second embodiment of the monitoring mode.
【図10】通常モードでの6相の垂直転送クロックVφ1〜Vφ6のタイミングチャートである。 10 is a timing chart of the vertical transfer clock Vφ1~Vφ6 of 6 phases in the normal mode.
【図11】通常モードでの垂直CCDの各転送段のポテンシャル図である。 11 is a potential diagram of the transfer stages of the vertical CCD in the normal mode.
【図12】低スミアモード対応のCCDイメージャの一例を示す概略構成図である。 12 is a schematic diagram showing an example of a low smear mode compatible CCD imager.
【図13】低スミアモードでの6相の垂直転送クロックVφ1〜Vφ6のタイミングチャートである。 13 is a timing chart of the vertical transfer clock Vφ1~Vφ6 six phase at low smear mode.
【図14】低スミアモードでの垂直CCDの各転送段のポテンシャル図である。 14 is a potential diagram of the transfer stages of the vertical CCD at low smear mode.
【図15】低スミアモード対応の信号処理回路の構成の一例を示すブロック図である。 15 is a block diagram showing an example of a configuration of a low smear mode corresponding signal processing circuit.
【図16】低スミアモード対応のCCDイメージャの他の例を示す概略構成図である。 16 is a schematic diagram showing another example of the low smear mode compatible CCD imager.
【図17】低スミアモード対応の信号処理回路の構成の他の例を示すブロック図である。 17 is a block diagram showing another example of the configuration of a low smear mode corresponding signal processing circuit.
【図18】本発明の第2実施形態に係るIT方式のカラーCCDイメージャを示す概略構成図である。 18 is a schematic diagram showing a color CCD imager IT system according to a second embodiment of the present invention.
【図19】第2実施形態に係るユニットセル構造の一例を示す平面パターン図である。 19 is a plan pattern view showing an example of a unit cell structure according to a second embodiment.
【図20】第2実施形態に係るユニットセル構造の他の例を示す平面パターン図である。 20 is a plan pattern view showing another example of a unit cell structure according to a second embodiment.
【符号の説明】 DESCRIPTION OF SYMBOLS
10,50…カラーCCDイメージャ、11,51…センサ部、12,52…垂直CCD、14,54…ユニットセル、15,15′,15-1,15-2,55…水平CCD、16,16-1,16-2,56…電荷検出部、17,57…タイミングジェネレータ、19…カラーフィルタ、24…メカシャッター、25…信号処理回路、26…画像記録装置、27…画像表示装置、28…タイミングコントローラ、29…モード設定部 10,50 ... color CCD imager, 11, 51 ... sensor unit, 12, 52 ... vertical CCD, 14, 54 ... unit cell, 15, 15 ', 15-1,15-2,55 ... horizontal CCD, 16, 16 -1,16-2,56 ... charge detecting section, 17, 57 ... timing generator, 19 ... color filter, 24 ... mechanical shutter, 25 ... signal processing circuit, 26 ... image recording apparatus, 27 ... image display device, 28 ... timing controller, 29 ... mode setting unit

Claims (11)

  1. 行列状に配置された画素に対して行方向において同じ色がn画素(nは2以上の整数)ごとに繰り返して配列されたカラーコーディングのカラーフィルタと、 Same color n pixels in the row direction with respect to pixels arranged in a matrix (n is an integer of 2 or more) and a color filter of repeatedly arrayed color coding for each,
    (n+1):1のインターレースを行って1フレームを(n+1)フィールドで構成し、(n+1)×m相(mは自然数)のクロックによって信号電荷の垂直転送を行う駆動系とを備えたことを特徴とする固体撮像装置。 (N + 1): 1 of one frame by performing the interlacing constituted by (n + 1) field, that a drive system for performing vertical transfer of signal charges to the clock of (n + 1) × m phases (m: natural number) the solid-state imaging device according to claim.
  2. 前記駆動系は、垂直転送に際して、信号成分+スミア成分の電荷と、スミア成分のみの電荷とを独立に転送駆動することを特徴とする請求項1記載の固体撮像装置。 The drive system, in vertical transfer, signal component + a charge of smear component, the solid-state imaging device according to claim 1, wherein the forwarding driving independently and charge of only smear component.
  3. 請求項2記載の固体撮像装置において、 In the solid-state imaging device according to claim 2,
    列方向の画素数に対して倍密度の転送段を持つ水平転送部を有することを特徴とする固体撮像装置。 A solid-state imaging apparatus characterized by having a horizontal transfer section having a transfer stage of the double density with respect to the column direction number of pixels.
  4. 請求項2記載の固体撮像装置において、 In the solid-state imaging device according to claim 2,
    列方向の画素数に対して同密度の転送段を持ち、かつ互いに並置された2本の水平転送部と、この2本の水平転送部間において電荷の転送を選択的に行う転送ゲートとを有することを特徴とする固体撮像装置。 It has a transfer stage of the density with respect to the column direction number of pixels, and two horizontal transfer portion of the juxtaposed to each other, and a transfer gate for selectively for transferring charge between the horizontal transfer part of the two the solid-state imaging device characterized in that it comprises.
  5. 前記駆動系が3相駆動であり、1つの画素につき1つの転送電極が割り当てられたユニットセル構造を持つことを特徴とする請求項1記載の固体撮像装置。 Wherein the drive system is a three-phase drive solid-state imaging device according to claim 1, characterized by having a unit cell structure in which one transfer electrodes assigned per pixel.
  6. 前記転送電極が2層のポリシリコンで形成されていることを特徴とする請求項5記載の固体撮像装置。 The solid-state imaging device according to claim 5, wherein said transfer electrodes are formed of polysilicon two layers.
  7. 前記転送電極が1層のポリシリコンで形成されていることを特徴とする請求項5記載の固体撮像装置。 The solid-state imaging device according to claim 5, wherein said transfer electrodes are formed of polysilicon in one layer.
  8. 行列状に配置された画素に対して行方向において同じ色がn画素(nは2以上の整数)ごとに繰り返して配列されたカラーコーディングのカラーフィルタを備えた固体撮像装置の駆動方法であって、 Same color n pixels in the row direction with respect to pixels arranged in a matrix (n is an integer of 2 or more) A driving method of a solid-state imaging device having a color filter array of color-coded repeated for each ,
    (n+1):1のインターレースを行って1フレームを(n+1)フィールドて構成し、(n+1)×m相(mは自然数)のクロックによって信号電荷の垂直転送を行うことを特徴とする固体撮像装置の駆動方法。 (N + 1): 1 of one frame by performing the interlace (n + 1) constitutes Te field, (n + 1) × m phases (m is a natural number) solid-state imaging apparatus characterized by performing the vertical transfer of signal charges by clock method of driving a.
  9. (n+1)倍のモニタリングモードにおいて、(n+1)フィールドのうちの、いずれか1つのフィールドの画素情報のみを繰り返して読み出して動画を表示することを特徴とする請求項8記載の固体撮像装置の駆動方法。 In (n + 1) times the monitoring mode, (n + 1) of the field, the driving of one of the field solid-state imaging device according to claim 8, wherein only the repeated reading out pixel information and displaying the video Method.
  10. (n+1)倍のモニタリングモードにおいて、(n+1)フィールドの画素情報を順に読み出して動画を表示することを特徴とする請求項8記載の固体撮像装置の駆動方法。 (N + 1) at times monitoring mode, (n + 1) driving method of the solid-state imaging device according to claim 8, wherein the pixel information of the field is read out in sequence and displaying the moving image.
  11. 行列状に配置された画素に対して行方向において同じ色がn画素(nは2以上の整数)ごとに繰り返して配列されたカラーコーディングのカラーフィルタを有し、(n+1):1のインターレースを行って1フレームを(n+1)フィールドで構成し、(n+1)×m相(mは自然数)のクロックによって信号電荷の垂直転送を行う固体撮像装置と、 Same color n pixels in the row direction with respect to pixels arranged in a matrix (n is an integer of 2 or more) color filters arrayed color coding repeated for each, (n + 1): 1 interlace carried by one frame is composed of (n + 1) field, and a solid-state imaging device that performs vertical transfer of signal charges to the clock of (n + 1) × m phases (m is a natural number),
    被写体からの入射光を前記固体撮像装置の撮像面上に選択的に取り込むメカニカルシャッターと、 A mechanical shutter to capture incident light from an object selectively on an imaging surface of the solid-state imaging device,
    全画素モードとモニタリングモードとを選択的に設定するモード設定部と、 A mode setting unit for selectively setting the all-pixel mode and monitoring mode,
    前記モード設定部で設定された撮像モードに応じて前記固体撮像装置のタイミング制御および前記メカニカルシャッターの開閉制御を行うタイミングコントローラと、 A timing controller controls the opening and closing of the timing control and the mechanical shutter of the solid-state imaging device according to the imaging mode set by the mode setting section,
    前記固体撮像装置の出力信号を処理する信号処理回路と、 A signal processing circuit for processing an output signal of the solid-state imaging device,
    前記信号処理回路で処理された信号に基づく画像情報を記録媒体に記録する画像記録装置と、 And an image recording apparatus for recording image information based on the processed signal in the signal processing circuit on a recording medium,
    前記信号処理回路で処理された信号に基づく画像情報をモニターに表示する画像表示装置とを備えたことを特徴とするカメラシステム。 Camera system comprising the image display device for displaying the image information based on the processed signal in the signal processing circuit to the monitor.
JP00155899A 1999-01-07 1999-01-07 Solid-state imaging device and the driving method, and a camera system Expired - Fee Related JP4078741B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP00155899A JP4078741B2 (en) 1999-01-07 1999-01-07 Solid-state imaging device and the driving method, and a camera system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00155899A JP4078741B2 (en) 1999-01-07 1999-01-07 Solid-state imaging device and the driving method, and a camera system

Publications (2)

Publication Number Publication Date
JP2000201355A JP2000201355A (en) 2000-07-18
JP4078741B2 true JP4078741B2 (en) 2008-04-23

Family

ID=11504866

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00155899A Expired - Fee Related JP4078741B2 (en) 1999-01-07 1999-01-07 Solid-state imaging device and the driving method, and a camera system

Country Status (1)

Country Link
JP (1) JP4078741B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6813609B2 (en) 1997-09-26 2004-11-02 Gilbarco Inc. Loyalty rewards for cash customers at a fuel dispensing system

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118247A (en) * 2000-10-11 2002-04-19 Sony Corp Solid-state image pick up element and its driving method
JP3854826B2 (en) 2001-08-08 2006-12-06 キヤノン株式会社 Imaging device
JP4738667B2 (en) * 2001-08-10 2011-08-03 キヤノン株式会社 Imaging device
JP3664123B2 (en) * 2001-10-03 2005-06-22 ソニー株式会社 The imaging device and the image quality correcting method
CN1219395C (en) 2002-01-30 2005-09-14 株式会社理光 Camera apparatus and camera method
US7433099B2 (en) 2002-05-01 2008-10-07 Canon Kabushiki Kaisha Image sensing apparatus, image sensing method, program, and storage medium
JP4022152B2 (en) * 2003-01-29 2007-12-12 株式会社リコー Imaging device
JP4207736B2 (en) 2003-10-01 2009-01-14 ソニー株式会社 The solid-state imaging device
JP2007006243A (en) * 2005-06-24 2007-01-11 Seiko Epson Corp Digital camera and control method thereof
JP6451315B2 (en) * 2014-12-26 2019-01-16 株式会社シグマ Imaging device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6813609B2 (en) 1997-09-26 2004-11-02 Gilbarco Inc. Loyalty rewards for cash customers at a fuel dispensing system

Also Published As

Publication number Publication date
JP2000201355A (en) 2000-07-18

Similar Documents

Publication Publication Date Title
US7349016B2 (en) Solid-state color imaging apparatus capable of reducing false signals with regard to both luminance and chrominance
CN1104804C (en) Solid-state image sensor, method for driving same and camera device and camera system
JP3833125B2 (en) Imaging device
JP2939330B2 (en) Method and apparatus for generating a high definition electronic signal from a color original line scan
EP1562370B1 (en) Solid-state image pickup element and camera having the same
US4996600A (en) Two dimensional solid state image sensing device
EP0286123B1 (en) Solid-state imaging device having high-speed shutter function and method of realizing high-speed function in solid-state imaging device
US6992714B1 (en) Image pickup apparatus having plural pixels arranged two-dimensionally, and selective addition of different pixel color signals to control spatial color arrangement
US9100604B2 (en) Electric camera
US20020057349A1 (en) Image pickup apparatus and solid state image pickup device
JP3668499B2 (en) Electronic camera
JP4140077B2 (en) The driving method and a solid-state imaging device of the solid-state imaging device, and a camera
EP1655952B1 (en) Solid-state imaging device, method for driving solid-state imaging device, and imaging apparatus
US8023018B2 (en) Drive method for solid-state imaging device, solid-state imaging device, and imaging apparatus
JP3854826B2 (en) Imaging device
US20040080652A1 (en) Electric camera
JP4161384B2 (en) The solid-state imaging device, a driving method of a camera and a solid-state imaging device using the same
JP3492029B2 (en) Imaging device
JP5719733B2 (en) Image sensor for still or video photo
JP3847811B2 (en) Imaging device
EP0936806A2 (en) Method of driving solid-state imaging device, solid-state imaging device and camera
JPH10262260A (en) Color solid-state image pickup device
JP3906496B2 (en) Solid-state imaging device and the driving method, and a camera,
EP0377025A1 (en) Low resolution verifier for a still video image.
JP4487351B2 (en) A solid-state imaging device and its driving method, and a camera system

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080128

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120215

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees