JP4065242B2 - Design method of semiconductor integrated circuit with reduced power noise - Google Patents
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Description
本発明は、半導体集積回路の設計方法に関し、より特定的には、電源配線に発生する電源ノイズを抑えた半導体集積回路の設計方法に関する。 The present invention relates to a method for designing a semiconductor integrated circuit, and more particularly to a method for designing a semiconductor integrated circuit in which power supply noise generated in a power supply wiring is suppressed.
近年の半導体集積回路では、高速動作と低消費電力を同時に達成するために、Pチャンネルトランジスタのソース電源(VDD)と基板電源(Nウエル電源VSUBN)を別電源で制御する方法や、Nチャンネルトランジスタのソース電源(VSS)と基板電源(P基板電源VSUBP)を別電源で制御する方法が採用されている。 In recent semiconductor integrated circuits, in order to achieve high-speed operation and low power consumption at the same time, a method of controlling the P tea down channel transistor source power supply (VDD) and the substrate power supply (N-well power VSUBN) with separate power supplies, N method of controlling tea down channel transistor source power supply (VSS) and a substrate power of the (P substrate power VSUBP) in another power source is employed.
図12は、別電源を用いて回路基板の電圧が制御されるCMOSインバータの構成を示す図である。このCMOSインバータは、図12(a)に示すように、Pチャンネルトランジスタ91およびNチャンネルトランジスタ92によって構成される。これら2個のトランジスタは、ソース、ドレインおよびゲートの3個の端子に加えて、第4の端子である基板端子を有している。2個のトランジスタのドレイン端子は相互に接続され、Pチャンネルトランジスタ91のソース端子は電源VDDに、Nチャンネルトランジスタ92のソース端子はグランドVSSにそれぞれ接続される。また、Pチャンネルトランジスタ91の基板端子はNウエル電源VSUBNに接続され、Nチャンネルトランジスタ92の基板端子はP基板電源VSUBPに接続される。
FIG. 12 is a diagram illustrating a configuration of a CMOS inverter in which the voltage of the circuit board is controlled using another power source. This CMOS inverter is composed of a P-
図12(b)は、CMOSインバータの断面構造を示す図である。図12(b)に示すように、基板93の一方の面にはNウエル94が設けられ、Pチャンネルトランジスタ91はNウエル94内に、Nチャンネルトランジスタ92は基板93上に設けられる。また、Nウエル94内には、Pチャンネルトランジスタ91の基板端子としてウエルコンタクト95が設けられ、基板93上には、Nチャンネルトランジスタ92の基板端子として基板コンタクト96が設けられる。従来の多くの半導体集積回路では、電源VDDおよびNウエル電源VSUBNには、共通の電源が使用されてきた。しかし、近年の半導体集積回路では、高速動作と低消費電力を同時に達成するために、電源VDDおよびNウエル電源VSUBNに、ほぼ同じ電位となる独立した電源が使用される場合が多くなっている。
FIG. 12B is a diagram showing a cross-sectional structure of the CMOS inverter. As shown in FIG. 12B, an
図13は、別電源を用いて回路基板の電圧が制御される半導体集積回路について、電源VDDとNウエル電源VSUBNで発生する電源ノイズを測定した結果を示す図である。図13(a)、(b)および(c)には、それぞれ、クロック信号の周波数が50MHz、100MHzおよび200MHzである場合について、電源VDD(実線)およびNウエル電源VSUBN(破線)が変動する様子が示されている。図13に示す測定結果から、電源VDDおよびNウエル電源VSUBNの電源ノイズ(電位変動)の相対値は周波数ごとに非線形に変化することが分かる。例えば、クロック信号の周波数が100MHzであるときのNウエル電源VSUBNは、クロック信号の周波数が50MHzあるいは200MHzである場合からは予測できないほど大きく変動している。この理由は、抵抗素子や基板抵抗や容量素子などによって分離された電源配線を含む経路のインピーダンスが、クロック信号の周波数が100MHz付近であるときに最小になる(すなわち、共振周波数が100MHz付近にある)からである。 FIG. 13 is a diagram illustrating a result of measuring power supply noise generated in the power supply VDD and the N-well power supply VSUBN in a semiconductor integrated circuit in which the voltage of the circuit board is controlled using another power supply. FIGS. 13A, 13B, and 13C show how the power supply VDD (solid line) and the N-well power supply VSUBN (broken line) fluctuate when the frequency of the clock signal is 50 MHz, 100 MHz, and 200 MHz, respectively. It is shown. From the measurement results shown in FIG. 13, it can be seen that the relative values of the power supply noise (potential fluctuation) of the power supply VDD and the N-well power supply VSUBN change nonlinearly for each frequency. For example, the N-well power supply VSUBN when the frequency of the clock signal is 100 MHz varies so much that it cannot be predicted from the case where the frequency of the clock signal is 50 MHz or 200 MHz. This is because the impedance of the path including the power supply wiring separated by the resistor element, the substrate resistance, the capacitor element, etc. is minimized when the frequency of the clock signal is around 100 MHz (that is, the resonance frequency is around 100 MHz). )
上記のようにクロック信号の周波数の変化に伴って電源ノイズが非線形に変化すると、半導体集積回路の動作周波数と電源ノイズが増大する周波数とが重なることがある。このような周波数で半導体集積回路を動作させると、電源ノイズが増大し、トランジスタの閾値電圧や動作電流が変化して、トランジスタの遅延値や出力電位が変動し、回路が誤動作することがある。また、近年の半導体集積回路では、プロセスの微細化に伴い電源電圧を低下させる必要が生じており、これに加えて、トランジスタ数の増加に伴い、回路を流れる電流が増加している。このような理由から、近年の半導体集積回路では、電源変動に対する設計マージンが不足する事態が生じている。 As described above, when the power supply noise changes nonlinearly with the change in the frequency of the clock signal, the operating frequency of the semiconductor integrated circuit may overlap with the frequency at which the power supply noise increases. When a semiconductor integrated circuit is operated at such a frequency, power supply noise increases, the threshold voltage or operating current of the transistor changes, the delay value or output potential of the transistor fluctuates, and the circuit may malfunction. In recent semiconductor integrated circuits, it is necessary to reduce the power supply voltage as the process is miniaturized. In addition to this, as the number of transistors increases, the current flowing through the circuit increases. For these reasons, in recent semiconductor integrated circuits, there has been a situation where the design margin against power supply fluctuation is insufficient.
ところが、従来のトランジスタレベルの回路シミュレーションや基板ノイズシミュレーションを用いても、別電源を用いて回路基板の電圧が制御される半導体集積回路の電源ノイズを解析できなかった。そこで、本出願人は、このような半導体集積回路にも適用できる新たな半導体集積回路の電源ノイズ解析方法を考案し、その方法について特許出願(特願2003−396214号)を行った。 However, even if conventional transistor level circuit simulation or substrate noise simulation is used, it is impossible to analyze the power supply noise of a semiconductor integrated circuit in which the voltage of the circuit board is controlled using another power supply. Therefore, the present applicant has devised a new power supply noise analysis method for a semiconductor integrated circuit that can be applied to such a semiconductor integrated circuit, and has filed a patent application (Japanese Patent Application No. 2003-396214) for this method.
これ以外に本願発明に関連性のある技術として、従来から、次のような技術が知られている。特許文献1には、電源ノイズの一種であるIR−Drop(電源電圧降下)を抑制する方法が開示されている。この方法では、半導体集積回路内部の各領域について電源パッドの最適な割り当てが求められ、電源パッドから半導体集積回路の内部デバイスまでの経路のインピーダンスが調整される。 In addition to this, the following techniques are conventionally known as techniques related to the present invention. Patent Document 1 discloses a method for suppressing IR-Drop (power supply voltage drop), which is a type of power supply noise. In this method, optimal allocation of power supply pads is required for each region inside the semiconductor integrated circuit, and the impedance of the path from the power supply pad to the internal device of the semiconductor integrated circuit is adjusted.
また、特許文献2には、電源ノイズの一種であるEMI(Electro Magnetic Interference )ノイズを抑制する方法が開示されている。この方法では、高周波成分を逃がす経路(ローパスフィルタ)を設けるために、電源配線とグランド配線の間にデカップリングコンデンサが挿入される。デカップリングコンデンサを挿入することにより、電源配線のインピーダンスが調整される。
しかしながら、特許文献1および2に記載された方法では、抵抗素子や基板抵抗や容量素子などによって分離された電源配線を含む経路について、インピーダンスを調整することは行われておらず、共振周波数の制御も行われていない。このため、これら従来の方法では、電源ノイズの周波数特性を考慮して、電源ノイズを抑えることはできない。
However, in the methods described in
それ故に、本特許は、電源ノイズの周波数特性を考慮して、電源ノイズを抑えた半導体集積回路を設計するための半導体集積回路の設計方法を提供することを目的とする。 Therefore, an object of this patent is to provide a semiconductor integrated circuit design method for designing a semiconductor integrated circuit in which power supply noise is suppressed in consideration of frequency characteristics of power supply noise.
本発明の半導体集積回路の設計方法は、インピーダンス算出部が、半導体集積回路の設計データに基づき、少なくとも基板高電位配線を含む2つ以上の電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、解析部が、算出されたインピーダンスに基づき、電源ノイズの周波数特性を求める解析ステップと、設計変更部が、求めた周波数特性に基づき、半導体集積回路の設計を変更する設計変更ステップとを備える。 According to the semiconductor integrated circuit design method of the present invention, the impedance calculation unit calculates an impedance related to two or more power supply wirings including at least the substrate high potential wiring based on the design data of the semiconductor integrated circuit, and an analysis unit. However, an analysis step for obtaining the frequency characteristic of the power supply noise based on the calculated impedance, and a design change step for changing the design of the semiconductor integrated circuit based on the obtained frequency characteristic by the design change unit .
好ましくは、インピーダンス算出ステップは、半導体集積回路が有する2つ以上の電源配線を含む経路のインピーダンスを算出する。 Preferably, the impedance calculation step calculates an impedance of a path including two or more power supply wirings included in the semiconductor integrated circuit.
インピーダンス算出ステップは、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離され、かつ、同じ電位が印加される2つ以上の電源配線を含む経路のインピーダンスを算出してもよい。また、インピーダンス算出部は、2つ以上の電源配線に接続されるパッケージのインピーダンスを含むインピーダンスや、2つ以上の電源配線に接続されるプリント基板のインピーダンスを含むインピーダンスを算出してもよい。 Impedance calculating step, resistive element, substrate resistance, are separated by one of the capacitor and the well capacity, and may calculate the impedance of the path including two or more power lines of the same conductive level is applied. Further, the impedance calculation unit may calculate an impedance including an impedance of a package connected to two or more power supply wirings and an impedance including an impedance of a printed circuit board connected to the two or more power supply wirings.
設計変更ステップは、半導体集積回路の電源配線についてチップとパッケージとを接続するワイヤリング方法や、半導体集積回路のパッケージの種類や、2つ以上の電源配線を含む経路上に既に存在するインダクタンス素子あるいは抵抗素子の特性や、半導体集積回路の基板構造や、2つ以上の電源配線の配線間隔や、2つ以上の電源配線間に既に存在するデカップリング容量の特性や、半導体集積回路の電源配線について配線長あるいは配線幅を変更してもよく、2つ以上の電源配線を含む経路上にインダクタンス素子や抵抗素子を新たに配置してもよく、2つ以上の電源配線間にデカップリング容量を新たに配置してもよい。 The design change step includes a wiring method for connecting the chip and the package with respect to the power supply wiring of the semiconductor integrated circuit, the type of the package of the semiconductor integrated circuit, and an inductance element or resistance that already exists on the path including two or more power supply wirings. Wiring about element characteristics, substrate structure of semiconductor integrated circuit, wiring interval of two or more power supply wirings, characteristics of decoupling capacitance already existing between two or more power supply wirings, power supply wiring of semiconductor integrated circuits The length or wiring width may be changed, an inductance element or a resistance element may be newly arranged on a path including two or more power supply wirings, and a decoupling capacitance is newly provided between two or more power supply wirings. You may arrange.
また、設計変更ステップは、求めた周波数特性と半導体集積回路について予め定めた周波数帯域とに基づき、半導体集積回路の設計を変更してもよく、より好ましくは、電源ノイズが最大となる周波数が上記周波数帯域の範囲内にある場合や、電源ノイズが所定値以上となる周波数帯域が上記周波数帯域と重なる場合に、半導体集積回路の設計を変更してもよい。上記周波数帯域は、半導体集積回路の動作周波数帯域であってもよく、半導体集積回路の消費電流あるいは半導体集積回路における電圧降下値に基づき、定められていることとしてもよい。 In the design change step, the design of the semiconductor integrated circuit may be changed based on the obtained frequency characteristics and a predetermined frequency band for the semiconductor integrated circuit. More preferably, the frequency at which the power supply noise is maximized is The design of the semiconductor integrated circuit may be changed when it is within the range of the frequency band or when the frequency band in which the power supply noise becomes a predetermined value or more overlaps the frequency band. The frequency band may be an operating frequency band of the semiconductor integrated circuit, and may be determined based on a consumption current of the semiconductor integrated circuit or a voltage drop value in the semiconductor integrated circuit.
また、インピーダンス算出ステップは、2つ以上の電源配線を含む経路に関するインピーダンスを複数個算出し、解析ステップは、算出された複数個のインピーダンスに基づき、電源ノイズの周波数特性を複数個求め、設計変更ステップは、求めた複数個の周波数特性に基づき、半導体集積回路の設計を変更してもよい。より好ましくは、設計変更ステップは、求めた複数個の周波数特性が一致するように(あるいは、求めた複数個の周波数特性がずれるように)半導体集積回路の設計を変更してもよい。 The impedance calculation step calculates a plurality of impedances related to a path including two or more power supply wirings, and the analysis step obtains a plurality of power supply noise frequency characteristics based on the calculated plurality of impedances, and changes the design. In the step, the design of the semiconductor integrated circuit may be changed based on the obtained plurality of frequency characteristics. More preferably, in the design change step, the design of the semiconductor integrated circuit may be changed so that the obtained plurality of frequency characteristics match (or the obtained plurality of frequency characteristics are shifted).
本発明の半導体集積回路の設計方法によれば、電源ノイズの周波数特性を考慮して設計変更を行うことにより、電源ノイズを抑えた半導体集積回路を設計することができる。また、電源配線のフロアプラン後あるいはレイアウト後の早い段階で実行できるので、その時点で選択し得る種々の設計変更の中から最適な設計変更を選択して実行することができる。 According to the semiconductor integrated circuit design method of the present invention, it is possible to design a semiconductor integrated circuit in which power supply noise is suppressed by making design changes in consideration of the frequency characteristics of power supply noise. In addition, since it can be executed at an early stage after the floor plan or layout of the power supply wiring, an optimum design change can be selected and executed from among various design changes that can be selected at that time.
また、異なる電位の電源配線間のインピーダンスを算出することにより、例えば、電源−グランド間に発生する電源ノイズを考慮して、設計変更を行うことができる。また、同じ電位の電源配線間のインピーダンスを算出することにより、例えば、別電源を用いて回路基板の電圧を制御する半導体集積回路における電源−基板電源間あるいはグランド−基板グランド間に発生する電源ノイズを考慮して、設計変更を行うことができる。また、パッケージやプリント基板のインピーダンスを含むインピーダンスを算出することにより、実動作環境下における半導体集積回路の電源ノイズを考慮して、設計変更を行うことができる。 Further, by calculating the impedance between power supply wirings having different potentials, for example, it is possible to change the design in consideration of power supply noise generated between the power supply and the ground. In addition, by calculating the impedance between power supply wirings of the same potential, for example, power supply noise generated between a power supply and a substrate power supply or between a ground and a substrate ground in a semiconductor integrated circuit that controls the voltage of the circuit board using another power supply. The design can be changed in consideration of the above. Further, by calculating the impedance including the impedance of the package or the printed board, the design can be changed in consideration of the power supply noise of the semiconductor integrated circuit under the actual operating environment.
また、ワイヤリング方法や、パッケージの種類や、インダクタンス素子の特性や、基板構造や、配線間隔や、デカップリング容量の特性や、配線長あるいは配線幅や、抵抗素子の特性を変更し、インダクタンス素子やデカップリング容量や抵抗素子を新たに配置することにより、半導体集積回路の電源配線に関するインピーダンスに含まれるインダクタンス成分、容量成分、および抵抗成分を変更し、電源ノイズを抑えた半導体集積回路を設計することができる。 Also, change the wiring method, package type, inductance element characteristics, board structure, wiring spacing, decoupling capacitance characteristics, wiring length or wiring width, resistance element characteristics, Designing a semiconductor integrated circuit that suppresses power supply noise by changing the inductance component, capacitance component, and resistance component included in the impedance related to the power supply wiring of the semiconductor integrated circuit by newly arranging decoupling capacitors and resistance elements Can do.
また、動作周波数帯域を考慮して設計変更を行うことにより、半導体集積回路が実際に使用される条件下で発生する電源ノイズを考慮して、設計変更を行うことができる。また、消費電流や電圧降下値に基づき定められる周波数帯域を考慮して設計変更を行うことにより、消費電流や電圧降下値が大きくなる周波数帯域における電源ノイズを考慮して、設計変更を行うことができる。 In addition, by changing the design in consideration of the operating frequency band, it is possible to change the design in consideration of power supply noise generated under the condition where the semiconductor integrated circuit is actually used. In addition, the design can be changed in consideration of power supply noise in the frequency band where the current consumption and voltage drop value becomes large by changing the design in consideration of the frequency band determined based on the current consumption and voltage drop value. it can.
また、複数個の周波数特性に基づき設計変更を行うことにより、別電源を用いて回路基板の電圧を制御する半導体集積回路や、複数系統の電源電圧が供給される半導体集積回路について、電源ノイズを抑えた半導体集積回路を設計することができる。 In addition, by making design changes based on multiple frequency characteristics, power supply noise is reduced for semiconductor integrated circuits that control the voltage on the circuit board using separate power supplies and semiconductor integrated circuits that are supplied with multiple power supply voltages. A suppressed semiconductor integrated circuit can be designed.
図1は、本発明の実施形態に係る半導体集積回路の設計方法を実行する、設計装置の構成を示すブロック図である。図1に示す設計装置10は、インピーダンス算出部11と解析部12と設計変更部13とを備えている。設計装置10には、設計データ21と動作周波数情報27とが入力される。
FIG. 1 is a block diagram showing a configuration of a design apparatus for executing a semiconductor integrated circuit design method according to an embodiment of the present invention. A
設計装置10は、概ね以下のように動作する。設計データ21は、設計対象となる半導体集積回路(以下、設計対象回路という)の設計データである。動作周波数情報27は、設計対象回路が動作する周波数帯域を表す情報である。動作周波数情報27は、例えば、200±30MHzのように指定される。インピーダンス算出部11は、設計データ21に基づき、設計対象回路の電源配線のインピーダンスを算出し、その結果をインピーダンス情報22として出力する。インピーダンス情報22には、インダクタンス成分情報23と容量成分情報24と抵抗成分情報25とが含まれる。解析部12は、インピーダンス情報22に基づき、電源配線のインピーダンスの周波数特性を求め、その結果を電源ノイズ周波数特性情報26として出力する。設計変更部13は、インピーダンス情報22と電源ノイズ周波数特性情報26と動作周波数情報27とに基づき、設計対象回路に対して設計変更を行う。設計変更部13の作用により、設計データ21は、変更後設計データ28に変更される。このようにして得られた変更後設計データ28に従って製造された半導体集積回路では、設計データ21に従って製造された半導体集積回路よりも、電源ノイズが抑制されている。
The
以下、設計装置10の詳細を説明する。設計データ21には、フロアプラン後あるいはレイアウト後の設計対象回路について、電源配線の構造に関する情報(3次元構造で表現された電源配線の座標データなど)や、基板の構造に関する情報(基板コンタクトおよびウエルコンタクトの座標、ウエルの大きさおよび座標、ソース端子の拡散層の大きさおよび座標など)が含まれている。また、設計データ21には、電源配線のテクノロジ情報(電源配線の抵抗密度や配線間の材質の誘電率など)や、基板のテクノロジ情報(基板およびウエルの抵抗密度やPN接合容量など)や、パッケージインピーダンス情報(パッケージの構造に基づき電磁界シミュレータなどを用いて解析された、パッケージの抵抗値、容量値およびインダクタンス値など)が含まれている。
Details of the
インピーダンス算出部11は、上述したように、設計データ21に基づき、設計対象回路の電源配線のインピーダンスを算出する。この際、インピーダンス算出部11は、予め定めた回路モデルに従って、設計対象回路の電源配線のインピーダンスを算出する。 As described above, the impedance calculation unit 11 calculates the impedance of the power supply wiring of the circuit to be designed based on the design data 21. At this time, the impedance calculation unit 11 calculates the impedance of the power supply wiring of the circuit to be designed according to a predetermined circuit model.
図2は、インピーダンス算出部11で使用される第1の回路モデルを示す図である。図2に示す回路モデルは、電源VDDを供給するための高電位配線と、電源VDDと同じ電位のNウエル電源VSUBNを供給するための基板高電位配線とを含む経路のインピーダンスを算出するために使用される。この回路モデルは、2つの電源配線に接続されるパッケージのインダクタンスLpと、ソース/ドレイン容量(拡散容量とも呼ばれる)Csdとを含むことを特徴とする。第1の回路モデルを使用することにより、インダクタンスLpと容量Csdの直列接続回路を含む経路のインピーダンスを算出することができる。 FIG. 2 is a diagram illustrating a first circuit model used in the impedance calculation unit 11. The circuit model shown in FIG. 2 is for calculating the impedance of a path including a high potential wiring for supplying the power supply VDD and a substrate high potential wiring for supplying the N-well power supply VSUBN having the same potential as the power supply VDD. used. This circuit model is characterized by including an inductance Lp of a package connected to two power supply wirings and a source / drain capacitance (also called a diffusion capacitance) Csd. By using the first circuit model, the impedance of the path including the series connection circuit of the inductance Lp and the capacitor Csd can be calculated.
図3は、インピーダンス算出部11で使用される第2の回路モデルを示す図である。図3に示す回路モデルは、電源VDDを供給するための高電位配線とグランドVSSを供給するためのグランド配線とを含む経路のインピーダンスを算出するために使用される。この回路モデルは、2つの電源配線に接続されるパッケージのインダクタンスLpと、ウエル容量Cwとを含むことを特徴とする。第2の回路モデルを使用することにより、インダクタンスLpとウエル容量Cwの直列接続回路を含む経路のインピーダンスを算出することができる。 FIG. 3 is a diagram illustrating a second circuit model used in the impedance calculation unit 11. The circuit model shown in FIG. 3 is used to calculate the impedance of a path including a high potential wiring for supplying the power supply VDD and a ground wiring for supplying the ground VSS. This circuit model includes an inductance Lp of a package connected to two power supply wirings and a well capacitance Cw. By using the second circuit model, the impedance of the path including the series connection circuit of the inductance Lp and the well capacitance Cw can be calculated.
図4は、インピーダンス算出部11で使用される第3の回路モデルを示す図である。図4に示す回路モデルは、複数電源間のインピーダンスを算出するために使用される。この回路モデルには、電源VDDを供給するための高電位配線と、Nウエル電源VSUBNを供給するための基板高電位配線と、グランドVSSを供給するためのグランド配線とが含まれている。この回路モデルでは、高電位配線と基板高電位配線を含む経路にも、高電位配線とグランド配線を含む経路にも、グランド配線と基板高電位配線を含む経路にも、2つの電源配線に接続されるパッケージのインダクタンスLpと、容量(ソース/ドレイン容量Csdまたはウエル容量Cw)とが含まれている。第3の回路モデルを使用することにより、インダクタンスと容量の直列接続回路を含む複数電源間のインピーダンスを算出することができる。 FIG. 4 is a diagram illustrating a third circuit model used in the impedance calculation unit 11. The circuit model shown in FIG. 4 is used to calculate the impedance between a plurality of power supplies. This circuit model includes a high potential wiring for supplying power VDD, a substrate high potential wiring for supplying N-well power VSUBN, and a ground wiring for supplying ground VSS. In this circuit model, both the high-potential wiring and the substrate high-potential wiring, the high-potential wiring and the ground wiring, and the ground and the substrate high-potential wiring are connected to the two power supply wirings. The package includes an inductance Lp and a capacitance (source / drain capacitance Csd or well capacitance Cw). By using the third circuit model, the impedance between a plurality of power supplies including a series connection circuit of inductance and capacitance can be calculated.
なお、上記いずれの回路モデルを使用した場合でも、パッケージのインダクタンスLpに代えて、あるいは、これに加えて、設計対象回路が実装されるプリント基板のインピーダンスを使用してもよい。また、プリント基板上でチップ近傍に配置される部品のインピーダンスを考慮してもよい。 When any of the above circuit models is used, the impedance of the printed circuit board on which the circuit to be designed is mounted may be used instead of or in addition to the package inductance Lp. Moreover, you may consider the impedance of the components arrange | positioned in the chip vicinity on a printed circuit board.
また、インピーダンス算出部11は、基板抵抗やウエル容量によって分離された2つ以上の電源配線を含む経路のインピーダンスを算出することに代えて、抵抗素子あるいは容量素子によって分離された2つ以上の電源配線を含む経路のインピーダンスを算出してもよい。アナログの半導体集積回路は、抵抗素子によって分離された2つ以上の電源配線を含む場合があり、半導体集積回路は、カップリング容量などの容量素子によって分離された2つ以上の電源配線を含む場合がある。インピーダンス算出部11は、これらの場合についても、図2〜図4と同様の特徴を有する回路モデルを使用して、2つ以上の電源配線を含む経路のインピーダンスを算出してもよい。このように抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離された電源配線間のインピーダンスを算出することにより、アナログ回路を含め各種の設計対象回路について、電源ノイズを抑えた回路を設計することができる。 Further, the impedance calculation unit 11 replaces the calculation of the impedance of the path including two or more power supply wirings separated by the substrate resistance or well capacitance, and two or more power supplies separated by the resistance element or the capacitance element. You may calculate the impedance of the path | route containing wiring. An analog semiconductor integrated circuit may include two or more power supply wirings separated by a resistance element, and the semiconductor integrated circuit may include two or more power supply wirings separated by a capacitive element such as a coupling capacitor There is. In these cases, the impedance calculation unit 11 may calculate the impedance of a path including two or more power supply wirings using a circuit model having the same characteristics as those in FIGS. Thus, by calculating the impedance between the power supply wirings separated by any of the resistance element, substrate resistance, capacitance element and well capacitance, a circuit that suppresses power supply noise for various design target circuits including analog circuits can be obtained. Can be designed.
上述したように、解析部12は、電源配線のインピーダンスの周波数特性を求め、設計変更部13は、設計対象回路に対して設計変更を行う。以下、図5から図8を参照して、電源配線のインピーダンスの周波数特性に基づき、設計対象回路に対していかなる設計変更を行うかを説明する。図5は、解析部12がある設計対象回路について求めた、電源VDDとグランドVSSの間の電源ノイズの周波数特性を示す図である。図5において、横軸は周波数、縦軸は電源ノイズのレベルを表す。ここでは、電源ノイズのレベルが0dB以上である場合と0dB未満である場合とを区別し、電源ノイズのレベルが0dB以上となる周波数の範囲をノイズ増大帯域という。また、電源ノイズが最大となる周波数を共振周波数という。図5に示す周波数特性では、ノイズ増大帯域は180〜210MHzであり、共振周波数は190MHzである。また、設計対象回路の電源配線のインピーダンスには、5nH(ナノヘンリー)の電源配線インダクタンスと、20nF(ナノファラッド)の電源配線容量とが含まれており、設計対象回路の動作周波数帯域は170〜230MHzであるとする。
As described above, the
動作周波数帯域とノイズ増大帯域が重ならない場合には、動作周波数帯域における電源ノイズは相対的に小さい。したがって、電源ノイズを抑えるために、設計対象回路に設計変更を行う必要はない。これに対して、図5に示すように、動作周波数帯域とノイズ増大帯域が重なる場合には、電源ノイズはその重なり部分では相対的に大きくなる。したがって、電源ノイズを抑えるために、設計対象回路に設計変更を行う必要が生じる。設計対象回路における電源ノイズ特性を抑えるためには、種々のアプローチがある。例えば、共振周波数を動作周波数帯域よりも低い周波数、あるいは高い周波数に移動させる設計変更を行ってもよく、ノイズ増大帯域を動作周波数帯域と重ならない周波数帯域に移動させる設計変更を行ってもよい。 When the operating frequency band and the noise increasing band do not overlap, the power supply noise in the operating frequency band is relatively small. Therefore, it is not necessary to change the design of the circuit to be designed in order to suppress power supply noise. On the other hand, as shown in FIG. 5, when the operating frequency band and the noise increase band overlap, the power supply noise becomes relatively large in the overlapping portion. Therefore, it is necessary to change the design of the circuit to be designed in order to suppress power supply noise. There are various approaches for suppressing power supply noise characteristics in a circuit to be designed. For example, a design change may be made to move the resonance frequency to a frequency lower than or higher than the operating frequency band, or a design change to move the noise increase band to a frequency band that does not overlap the operating frequency band.
図6は、共振周波数を動作周波数帯域よりも低い周波数に移動させた場合の周波数特性を示す図である。このような共振周波数の移動は、共振周波数がノイズ増大帯域に含まれる場合に実行される。図6に示す周波数特性では、共振周波数は、動作周波数帯域(170〜230MHz)よりも低い160MHzである。このように共振周波数を190MHzから160MHzに移動させるためには、電源配線インダクタンスと電源配線容量のいずれかまたは両方を増加させればよい。例えば、電源配線インダクタンスのみを5nHから7nHに増加させてもよく、電源配線容量のみを20nFから30nFに増加させてもよく、電源配線インダクタンスを5nHから6nHに増加させるとともに、電源配線容量を20nFから25nFに増加させてもよい。このように設計対象回路の構成要素にある種の変更を加えることにより、共振周波数を動作周波数帯域よりも低い160MHzに移動させることができる。これにより、動作周波数帯域における電源ノイズを所定レベル以下に抑えることができる。 FIG. 6 is a diagram illustrating frequency characteristics when the resonance frequency is moved to a frequency lower than the operating frequency band. Such movement of the resonance frequency is executed when the resonance frequency is included in the noise increase band. In the frequency characteristics shown in FIG. 6, the resonance frequency is 160 MHz, which is lower than the operating frequency band (170 to 230 MHz). To move in this manner the resonant frequency from 190M Hz in 160MHz can may be increased either or both of the power supply wiring inductance and power wiring capacitance. For example, only the power supply wiring inductance may be increased from 5 nH to 7 nH, only the power supply wiring capacitance may be increased from 20 nF to 30 nF, the power supply wiring inductance is increased from 5 nH to 6 nH, and the power supply wiring capacitance is increased from 20 nF. It may be increased to 25 nF. In this way, by applying a certain change to the components of the circuit to be designed, the resonance frequency can be moved to 160 MHz, which is lower than the operating frequency band. Thereby, power supply noise in the operating frequency band can be suppressed to a predetermined level or less.
図7は、共振周波数を動作周波数帯域よりも高い周波数に移動させた場合の周波数特性を示す図である。このような共振周波数の移動は、共振周波数がノイズ増大帯域に含まれる場合に実行される。図7に示す周波数特性では、共振周波数は、動作周波数帯域(170〜230MHz)よりも高い240MHzである。このように共振周波数を190MHzから240MHzに移動させるためには、電源配線インダクタンスと電源配線容量のいずれかまたは両方を減少させればよい。例えば、電源配線インダクタンスのみを5nHから3nHに減少させてもよく、電源配線容量のみを20nFから10nFに減少させてもよく、電源配線インダクタンスを5nHから4nHに減少させるとともに、電源配線容量を20nFから15nFに減少させてもよい。このように設計対象回路の構成要素にある種の変更を加えることにより、共振周波数を動作周波数帯域よりも低い240MHzに移動させることができる。これにより、動作周波数帯域における電源ノイズを所定レベル以下に抑えることができる。 FIG. 7 is a diagram showing frequency characteristics when the resonance frequency is moved to a frequency higher than the operating frequency band. Such movement of the resonance frequency is executed when the resonance frequency is included in the noise increase band. In the frequency characteristics shown in FIG. 7, the resonance frequency is 240 MHz, which is higher than the operating frequency band (170 to 230 MHz). Thus the resonance frequency in order to move from 190M Hz in 240MHz may be caused to reduce either or both of the power supply wiring inductance and power wiring capacitance. For example, only the power supply wiring inductance may be reduced from 5 nH to 3 nH, only the power supply wiring capacitance may be reduced from 20 nF to 10 nF, the power supply wiring inductance is reduced from 5 nH to 4 nH, and the power supply wiring capacitance is reduced from 20 nF. It may be reduced to 15 nF. In this way, by applying a certain change to the components of the circuit to be designed, the resonance frequency can be moved to 240 MHz, which is lower than the operating frequency band. Thereby, power supply noise in the operating frequency band can be suppressed to a predetermined level or less.
図8は、ノイズ増大帯域を動作周波数帯域と重ならない周波数帯域に移動させた場合の周波数特性を示す図である。このようなノイズ増大帯域の移動は、動作周波数帯域とノイズ増大帯域が重なる場合に実行される。図8(a)に示す周波数特性では、ノイズ増大帯域は、動作周波数帯域(170〜230MHz)とは重ならない150〜170MHzである。このようにノイズ増大帯域を150〜170MHzに移動させるためには、共振周波数を動作周波数帯域よりも低い周波数に移動させる場合(図6)と同様に、電源配線インダクタンスと電源配線容量のいずれかまたは両方を増加させればよい。図8(b)に示す周波数特性では、ノイズ増大帯域は、動作周波数帯域(170〜230MHz)とは重ならない230〜260MHzである。このようにノイズ増大帯域を230〜260MHzに移動させるためには、共振周波数を動作周波数帯域よりも高い周波数に移動させる場合(図7)と同様に、電源配線インダクタンスと電源配線容量のいずれかまたは両方を減少させればよい。 FIG. 8 is a diagram illustrating frequency characteristics when the noise increase band is moved to a frequency band that does not overlap with the operating frequency band. Such movement of the noise increase band is executed when the operating frequency band and the noise increase band overlap. In the frequency characteristics shown in FIG. 8A, the noise increase band is 150 to 170 MHz that does not overlap with the operating frequency band (170 to 230 MHz). In order to move the noise increase band to 150 to 170 MHz in this way, as in the case of moving the resonance frequency to a frequency lower than the operating frequency band (FIG. 6), either the power line inductance or the power line capacity or You can increase both. In the frequency characteristics shown in FIG. 8B, the noise increase band is 230 to 260 MHz that does not overlap with the operating frequency band (170 to 230 MHz). In this way, in order to move the noise increase band to 230 to 260 MHz, as in the case of moving the resonance frequency to a frequency higher than the operating frequency band (FIG. 7), either the power line inductance or the power line capacity or You can decrease both.
図8に示すようにノイズ増大帯域を動作周波数帯域と重ならない周波数帯域に移動させるには、図6および図7に示すように共振周波数を動作周波数帯域の範囲外に移動させるよりも、電源配線のインピーダンスに含まれるインダクタンス成分や容量成分や抵抗成分を大きく変動させる必要があるが、電源ノイズを抑える効果は高くなる。 As shown in FIG. 8, in order to move the noise increasing band to a frequency band that does not overlap with the operating frequency band, the power supply wiring is used rather than moving the resonance frequency out of the operating frequency band as shown in FIGS. The inductance component, the capacitance component, and the resistance component included in the impedance need to be greatly varied, but the effect of suppressing power supply noise is enhanced.
なお、半導体集積回路が複数の動作周波数を持つ場合や、半導体集積回路が非同期回路を含む場合には、上述した動作周波数帯域に代えて、半導体集積回路について予め定められた他の周波数帯域を使用してもよい。例えば、上述した動作周波数帯域に代えて、半導体集積回路の消費電流に基づき定められる周波数帯域や、半導体集積回路における電圧降下値に基づき定められる周波数帯域を使用してもよい。具体的には、電流シミュレーションを行うことにより半導体集積回路の消費電流を求め、求めた電流をフーリエ展開などの手法を用いて周波数成分に展開し、その周波数成分が最大となる周波数の近傍の周波数帯域を使用してもよく、電圧降下シミュレーションを行うことにより半導体集積回路における電圧降下を求め、求めた電圧にフーリエ展開などの手法を用いて周波数成分に展開し、その周波数成分が最大となる周波数の近傍の周波数帯域を使用してもよい。 When the semiconductor integrated circuit has a plurality of operating frequencies or when the semiconductor integrated circuit includes an asynchronous circuit, another frequency band predetermined for the semiconductor integrated circuit is used instead of the operating frequency band described above. May be. For example, instead of the above-described operating frequency band, a frequency band determined based on the current consumption of the semiconductor integrated circuit or a frequency band determined based on the voltage drop value in the semiconductor integrated circuit may be used. Specifically, the current consumption of the semiconductor integrated circuit is obtained by performing current simulation, the obtained current is developed into frequency components using a technique such as Fourier expansion, and the frequency near the frequency at which the frequency component becomes maximum. A band may be used, and a voltage drop in a semiconductor integrated circuit is obtained by performing a voltage drop simulation, and the obtained voltage is developed into a frequency component using a technique such as Fourier expansion, and the frequency at which the frequency component is maximized. A frequency band in the vicinity of may be used.
以下、図9から図11を参照して、設計変更部13の動作を説明する。設計変更部13は、以下に示すインダクタンス調整処理(図9)、容量調整処理(図10)、および抵抗調整処理(図11)のうち、適宜選択した1以上の処理を行う。 Hereinafter, the operation of the design change unit 13 will be described with reference to FIGS. 9 to 11. The design change unit 13 performs one or more processes selected as appropriate from among the inductance adjustment process (FIG. 9), the capacitance adjustment process (FIG. 10), and the resistance adjustment process (FIG. 11) described below.
図9は、設計変更部13によるインダクタンス調整処理を示すフローチャートである。インダクタンス調整処理では、設計変更部13は、まず、電源ノイズ周波数特性情報26と動作周波数情報27に基づき、最適なインダクタンス値を算出する(ステップS101)。より詳細には、設計変更部13は、電源ノイズ周波数特性情報26と動作周波数情報27に基づき、共振周波数を現在よりも低い周波数に移動させるか、高い周波数に移動させるかを選択し、その選択結果に従い、設計対象回路の電源配線のインピーダンスに含まれるインダクタンス成分の目標値を算出する。この際、共振周波数を移動させる方向は、設計変更部13が自動的に選択してもよく、ユーザが設定してもよい。
FIG. 9 is a flowchart showing inductance adjustment processing by the design changing unit 13. In the inductance adjustment process, the design changing unit 13 first calculates an optimum inductance value based on the power supply noise frequency
次に、設計変更部13は、所定の優先順位に従って、ステップS103〜S105のうちから、次に実行すべき処理を選択する(ステップS102)。この際の優先順位は、設計変更部13が自動的に選択してもよく、ユーザが設定してもよい。設計変更部13は、ステップS102における選択に従い、ステップS103〜S105のいずれかに進む。 Next, the design changing unit 13 selects a process to be executed next from steps S103 to S105 in accordance with a predetermined priority (step S102). The priority order at this time may be automatically selected by the design changing unit 13 or may be set by the user. The design changing unit 13 proceeds to one of steps S103 to S105 according to the selection in step S102.
設計変更部13は、ステップS103に進んだ場合、ワイヤリング方法の選択によってインダクタンスを調整する。設計データ21には、設計対象回路におけるワイヤリング方法(チップとパッケージを接続するときのワイヤリング方法)を示す情報が含まれている。設計変更部13は、ステップS103では、電源配線のインピーダンスに含まれるインダクタンス成分をステップS101で算出した最適値に近づけるために、設計対象回路におけるワイヤリング方法を変更する。設計変更部13は、例えば、通常のワイヤリング方法をダブルワイヤリング方法やダミーのパッドを経由したワイヤリング方法などに変更する。このワイヤリング方法の選択によるインダクタンス調整処理は、チップ内の集積度が高く、これ以上インダクタンス素子を挿入することが困難な場合や、半導体集積回路の小型化のためにパッケージの種類が既に決定されている場合などに効果的である。 When the process proceeds to step S103, the design changing unit 13 adjusts the inductance by selecting a wiring method. The design data 21 includes information indicating a wiring method in the circuit to be designed (wiring method when connecting the chip and the package). In step S103, the design changing unit 13 changes the wiring method in the circuit to be designed so that the inductance component included in the impedance of the power supply wiring approaches the optimum value calculated in step S101. For example, the design changing unit 13 changes the normal wiring method to a double wiring method, a wiring method via a dummy pad, or the like. Inductance adjustment processing by selecting this wiring method has a high degree of integration in the chip, and it is difficult to insert an inductance element any more, or the type of package has already been determined for miniaturization of a semiconductor integrated circuit. It is effective when there is.
設計変更部13は、ステップS104に進んだ場合、パッケージの選択によってインダクタンスを調整する。設計データ21には、設計対象回路で使用されるパッケージの種類を示す情報が含まれている。設計変更部13は、ステップS104では、電源配線のインピーダンスに含まれるインダクタンス成分をステップS101で算出した最適値に近づけるために、設計対象回路のパッケージの種類を変更する。このパッケージの選択によるインダクタンス調整処理は、チップ内の集積度が高く、これ以上インダクタンス素子を挿入することが困難な場合や、パッド数が限られており、ワイヤリング方法の選択によってインダクタンスを調整することが困難な場合などに効果的である。 When the process proceeds to step S104, the design change unit 13 adjusts the inductance by selecting a package. The design data 21 includes information indicating the type of package used in the design target circuit. In step S104, the design change unit 13 changes the package type of the circuit to be designed so that the inductance component included in the impedance of the power supply wiring approaches the optimum value calculated in step S101. Inductance adjustment processing by selecting this package has a high degree of integration in the chip, and it is difficult to insert an inductance element any more, or the number of pads is limited, and the inductance is adjusted by selecting a wiring method. It is effective when it is difficult.
設計変更部13は、ステップS105に進んだ場合、オンチップのインダクタンスを調整する。設計データ21には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部13は、ステップS105では、電源配線のインピーダンスに含まれるインダクタンス成分をステップS101で算出した最適値に近づけるために、パターンジェネレータなどを用いて電源配線を含む経路上にインダクタンス素子を新たに配置するか、既に配置されているインダクタンス素子の特性を変更する。このオンチップインダクタンス調整処理は、パッド数が限られており、ワイヤリング方法の選択によってインダクタンスを調整することが困難な場合や、半導体集積回路の小型化のためにパッケージの種類が既に決定されている場合などに効果的である。 The design changing unit 13 adjusts the on-chip inductance when the process proceeds to step S105. The design data 21 includes layout information of the power supply wiring of the circuit to be designed. In step S105, the design changing unit 13 newly installs an inductance element on the path including the power supply wiring using a pattern generator or the like in order to bring the inductance component included in the impedance of the power supply wiring close to the optimum value calculated in step S101. Arrange or change the characteristics of the already arranged inductance elements. In this on-chip inductance adjustment process, the number of pads is limited, and it is difficult to adjust the inductance by selecting a wiring method, or the type of package has already been determined for miniaturization of a semiconductor integrated circuit. It is effective in some cases.
設計変更部13は、ステップS103〜S105のいずれかを実行した後、インダクタンス調整後の設計対象回路の電源配線のインピーダンスに含まれるインダクタンス成分が、ステップS101で算出した最適値に一致したか否かを判定する(ステップS106)。判定結果が否定である場合には、設計変更部13は、ステップS102に進み、ステップS103〜S105のうちから、以前に実行していない処理を選択して実行する。これに対して、判定結果が肯定である場合には、設計変更部13は、インダクタンス調整処理を終了する。 After executing any of steps S103 to S105, the design changing unit 13 determines whether the inductance component included in the impedance of the power supply wiring of the circuit to be designed after the inductance adjustment matches the optimum value calculated in step S101. Is determined (step S106). If the determination result is negative, the design changing unit 13 proceeds to step S102, and selects and executes a process that has not been executed before from steps S103 to S105. On the other hand, when the determination result is affirmative, the design change unit 13 ends the inductance adjustment process.
図10は、設計変更部13による容量調整処理を示すフローチャートである。容量調整処理では、設計変更部13は、まず、電源ノイズ周波数特性情報26と動作周波数情報27に基づき、最適な容量値を算出する(ステップS201)。次に、設計変更部13は、所定の優先順位に従って、ステップS203〜S205のうちから、次に実行すべき処理を選択する(ステップS202)。ステップS201およびS202の詳細は、インダクタンス調整処理(図9)におけるステップS101およびS102と同じである。設計変更部13は、ステップS202における選択に従い、ステップS203〜S205のいずれかに進む。
FIG. 10 is a flowchart showing the capacity adjustment processing by the design changing unit 13. In the capacity adjustment process, the design changing unit 13 first calculates an optimal capacity value based on the power supply noise frequency
設計変更部13は、ステップS203に進んだ場合、配線間隔の変更によって寄生容量を調整する。設計データ21には、設計対象回路における電源配線のレイアウト情報が含まれている。設計変更部13は、ステップS203では、電源配線のインピーダンスに含まれる容量成分をステップS201で算出した最適値に近づけるために、電源配線の間隔を変更する。電源配線の間隔を変更すると、配線間の寄生容量が変化し、電源配線の容量値は変化する。この配線間隔の変更による寄生容量の調整処理は、配線工程で使用するデータを変更するだけで行えるという特徴を有する。 When the process proceeds to step S203, the design change unit 13 adjusts the parasitic capacitance by changing the wiring interval. The design data 21 includes power supply wiring layout information in the design target circuit. In step S203, the design changing unit 13 changes the interval between the power supply wirings in order to bring the capacitance component included in the impedance of the power supply wiring close to the optimum value calculated in step S201. When the interval between the power supply wires is changed, the parasitic capacitance between the wires changes, and the capacitance value of the power supply wire changes. The parasitic capacitance adjustment processing by changing the wiring interval has a feature that it can be performed only by changing data used in the wiring process.
設計変更部13は、ステップS204に進んだ場合、基板構造の変更によって接合容量やウエル容量を調整する。設計データ21には、設計対象回路の電源配線のレイアウト情報やプロセス情報が含まれている。設計変更部13は、ステップS204では、設計対象回路の電源配線のインピーダンスに含まれる容量成分をステップS201で算出した最適値に近づけるために、電源配線を含む経路に直列に存在する容量成分を変更する。あるいは、設計変更部13は、ウエルを形成するときに注入する不純物の量を変更することとしてもよい。このように、基板構造の変更による接合容量とウエル容量の調整処理は、レイアウト情報の変更により行えるとともに、プロセス工程で使用するデータを変更するだけでも行える。 When the process proceeds to step S204, the design change unit 13 adjusts the junction capacitance and the well capacitance by changing the substrate structure. The design data 21 includes layout information and process information of the power supply wiring of the circuit to be designed. In step S204, the design changing unit 13 changes the capacitance component existing in series in the path including the power supply wiring so that the capacitance component included in the impedance of the power supply wiring of the circuit to be designed approaches the optimum value calculated in step S201. To do. Alternatively, the design change unit 13 may change the amount of impurities to be implanted when forming the well. As described above, the adjustment processing of the junction capacitance and the well capacitance by changing the substrate structure can be performed by changing the layout information and also by changing only the data used in the process step.
設計変更部13は、ステップS205に進んだ場合、オンチップのデカップリング容量を調整する。設計データ21には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部13は、ステップS205では、電源配線のインピーダンスに含まれる容量成分をステップS201で算出した最適値に近づけるために、パターンジェネレータなどを用いて電源配線を含む経路上に容量素子を新たに配置するか、既に配置された容量素子の特性を変更する。このオンチップデカップリング容量調整処理は、小面積で効果的な箇所に容量を挿入できるという特徴を有する。 When the process proceeds to step S205, the design change unit 13 adjusts the on-chip decoupling capacitance. The design data 21 includes layout information of the power supply wiring of the circuit to be designed. In step S205, the design changing unit 13 newly installs a capacitive element on the path including the power supply wiring using a pattern generator or the like in order to bring the capacitance component included in the impedance of the power supply wiring close to the optimum value calculated in step S201. Arrangement or change the characteristics of the already arranged capacitive element. This on-chip decoupling capacitance adjustment process has a feature that a capacitance can be inserted into an effective place with a small area.
設計変更部13は、ステップS203〜S205のいずれかを実行した後、容量調整後の設計対象回路の電源配線のインピーダンスに含まれる容量成分が、ステップS201で算出した最適値に一致したか否かを判定する(ステップS206)。判定結果が否定である場合には、設計変更部13は、ステップS202に進み、ステップS203〜S205のうちから、以前に実行していない処理を選択して実行する。これに対して、判定結果が肯定である場合には、設計変更部13は、容量調整処理を終了する。 After executing any of steps S203 to S205, the design changing unit 13 determines whether or not the capacitance component included in the impedance of the power supply wiring of the circuit to be designed after the capacitance adjustment matches the optimum value calculated in step S201. Is determined (step S206). If the determination result is negative, the design changing unit 13 proceeds to step S202, and selects and executes a process that has not been executed before from steps S203 to S205. On the other hand, when the determination result is affirmative, the design changing unit 13 ends the capacity adjustment process.
図11は、設計変更部13による抵抗調整処理を示すフローチャートである。抵抗調整処理では、設計変更部13は、まず、電源ノイズ周波数特性情報26と動作周波数情報27に基づき、最適な抵抗値を算出する(ステップS301)。次に、設計変更部13は、所定の優先順位に従って、ステップS303〜S305のうちから、次に実行すべき処理を選択する(ステップS202)。ステップS301およびS302の詳細は、インダクタンス調整処理(図9)におけるステップS101およびS102と同じである。設計変更部13は、ステップS302における選択に従い、ステップS303〜S305のいずれかに進む。
FIG. 11 is a flowchart showing resistance adjustment processing by the design changing unit 13. In the resistance adjustment process, the design changing unit 13 first calculates an optimum resistance value based on the power supply noise frequency
設計変更部13は、ステップS303に進んだ場合、配線の変更によって寄生抵抗を調整する。設計データ21には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部13は、ステップS303では、電源配線のインピーダンスに含まれる抵抗成分をステップS301で算出した最適値に近づけるために、電源配線の長さや幅を変更する。電源配線の長さや幅を変更すると、配線の寄生抵抗が変化し、電源配線の抵抗値は変化する。この配線の変更による寄生抵抗の調整処理は、配線工程で使用するデータを変更するだけで行えるという特徴を有する。 When the process proceeds to step S303, the design change unit 13 adjusts the parasitic resistance by changing the wiring. The design data 21 includes layout information of the power supply wiring of the circuit to be designed. In step S303, the design changing unit 13 changes the length and width of the power supply wiring so that the resistance component included in the impedance of the power supply wiring approaches the optimum value calculated in step S301. When the length or width of the power supply wiring is changed, the parasitic resistance of the wiring changes, and the resistance value of the power supply wiring changes. The parasitic resistance adjustment processing by changing the wiring has a feature that it can be performed only by changing data used in the wiring process.
設計変更部13は、ステップS304に進んだ場合、基板構造の変更によって基板抵抗やウエル抵抗を調整する。設計データ21には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部13は、ステップS304では、電源配線のインピーダンスに含まれる抵抗成分をステップS301で算出した最適値に近づけるために、電源配線を含む経路上に直列に存在する抵抗成分を変更する。あるいは、設計変更部13は、ウエルを形成するときに注入する不純物の量を変更することとしてもよい。このように、基板構造の変更による基板抵抗とウエル抵抗の調整処理は、レイアウト情報の変更により行えるとともに、プロセス工程で使用するデータを変更するだけでも行える。 When the process proceeds to step S304, the design change unit 13 adjusts the substrate resistance and the well resistance by changing the substrate structure. The design data 21 includes layout information of the power supply wiring of the circuit to be designed. In step S304, the design changing unit 13 changes the resistance component present in series on the path including the power supply wiring in order to bring the resistance component included in the impedance of the power supply wiring close to the optimum value calculated in step S301. Alternatively, the design change unit 13 may change the amount of impurities to be implanted when forming the well. As described above, the adjustment process of the substrate resistance and the well resistance by changing the substrate structure can be performed by changing the layout information and also by changing only the data used in the process step.
設計変更部13は、ステップS305に進んだ場合、オンチップのデバイス抵抗を調整する。設計データ21には、設計対象回路の電源配線のレイアウト情報が含まれている。設計変更部13は、ステップS305では、電源配線のインピーダンスに含まれる抵抗成分をステップS301で算出した最適値に近づけるために、パターンジェネレータなどを用いて電源配線を含む経路上に抵抗素子を新たに配置するか、既に配置されている抵抗素子の特性を変更する。このオンチップデバイス抵抗調整処理は、小面積で効果的な箇所に抵抗を挿入できるという特徴を有する。 When the process proceeds to step S305, the design change unit 13 adjusts the on-chip device resistance. The design data 21 includes layout information of the power supply wiring of the circuit to be designed. In step S305, the design changing unit 13 newly installs a resistance element on the path including the power supply wiring using a pattern generator or the like in order to bring the resistance component included in the impedance of the power supply wiring close to the optimum value calculated in step S301. Arrange or change the characteristics of the already arranged resistive elements. This on-chip device resistance adjustment process has a feature that a resistor can be inserted into an effective place with a small area.
設計変更部13は、ステップS303〜S305のいずれかを実行した後、抵抗調整後の設計対象回路の電源配線のインピーダンスに含まれる抵抗成分が、ステップS301で算出した最適な抵抗値に一致したか否かを判定する(ステップS306)。判定結果が否定である場合には、設計変更部13は、ステップS302に進み、ステップS303〜S305のうちから、以前に実行していない処理を選択して実行する。これに対して、判定結果が肯定である場合には、設計変更部13は、抵抗調整処理を終了する。 After executing any of steps S303 to S305, the design changing unit 13 determines whether the resistance component included in the impedance of the power supply wiring of the circuit to be designed after the resistance adjustment matches the optimum resistance value calculated in step S301. It is determined whether or not (step S306). If the determination result is negative, the design changing unit 13 proceeds to step S302, and selects and executes a process that has not been executed before from steps S303 to S305. On the other hand, when the determination result is affirmative, the design change unit 13 ends the resistance adjustment process.
設計変更部13は、インダクタンス調整処理と容量調整処理と抵抗調整処理とを適宜選択して行うことにより、設計データ21を変更後設計データ28に変更する。このようにして得られた変更後設計データ28に従って製造された半導体集積回路では、設計データ21に従って製造された半導体集積回路よりも、電源ノイズが抑制されている。したがって、図1に示す設計装置10によれば、電源ノイズを抑えた半導体集積回路を設計することができる。
The design changing unit 13 changes the design data 21 to the changed
ここで、複数電源間のインピーダンスを算出するために使用される第3の回路モデル(図4)について説明する。図4に示す第3の回路モデルでは、電源VDDとNウエル電源VSUBNは、同じ電位の別電源で制御される。この回路では、点Pと点Qの間に所定の電位差が生じるようにNウエル電源VSUBNを制御することにより、トランジスタの閾値電圧Vthを制御し、回路の高速動作と低消費電力(低ゲートリーク電流)を達成することができる。 Here, a third circuit model (FIG. 4) used for calculating the impedance between a plurality of power supplies will be described. In the third circuit model shown in FIG. 4, the power supply VDD and the N-well power supply VSUBN are controlled by different power supplies having the same potential. In this circuit, the N-well power supply VSUBN is controlled so that a predetermined potential difference is generated between the point P and the point Q, whereby the threshold voltage Vth of the transistor is controlled, and the high-speed operation of the circuit and low power consumption (low gate leakage). Current) can be achieved.
図4に示す回路モデルには、電源VDDを供給する第1の配線と、グランドVSSを供給する第2の配線と、Nウエル電源VSUBNを供給する第3の配線とが含まれており、第1および第2の配線を含む第1の経路と、第1および第3の配線を含む第2の経路と、第2のおよび第3の配線を含む第3の経路とが含まれている。点Pの電位は、上記第1および第2の経路のインピーダンスによって定まるノイズ特性に従う。また、点Qの電位は、上記第2および第3の経路のインピーダンスによって定まるノイズ特性に従う。
The circuit model shown in FIG. 4 includes a first wiring for supplying the power supply VDD, a second wiring for supplying the ground VSS, and a third wiring for supplying the N-well power supply VSUBN. A first path including the first and second wirings, a second path including the first and third wirings, and a third path including the second and third wirings are included. The potential at the point P is in accordance with the noise characteristics determined by the impedance of the first contact and the second path. The potential at the point Q follows a noise characteristic determined by the impedance of the second and third paths.
したがって、基板電位が電源ノイズの影響を受けないようにするためには、点Pにおける電源ノイズの周波数特性と点Qにおける電源ノイズの周波数特性とが一致するように、設計対象回路に設計変更を行えばよい。 Therefore, in order to prevent the substrate potential from being affected by the power supply noise, the design target circuit is changed so that the frequency characteristic of the power supply noise at the point P matches the frequency characteristic of the power supply noise at the point Q. Just do it.
これとは逆に、点Pにおける電源ノイズの周波数特性と点Qにおける電源ノイズの周波数特性がずれるように、設計対象回路に設計変更を行ってもよい。このような設計変更を行うことにより、ある周波数帯域ではトランジスタの閾値電圧Vthを大きくして、回路のリーク電流を小さくするとともに、他の周波数帯域ではトランジスタの閾値電圧Vthを小さくして、回路の高速動作を可能とすることができる。 On the contrary, the design of the circuit to be designed may be changed so that the frequency characteristic of the power supply noise at the point P and the frequency characteristic of the power supply noise at the point Q are shifted. By making such a design change, the threshold voltage Vth of the transistor is increased in a certain frequency band to reduce the leakage current of the circuit, and the threshold voltage Vth of the transistor is decreased in the other frequency band. High-speed operation can be made possible.
また、トランジスタの2端子間の電位差によるトランジスタの特性変動量を予め算出しておき、動作周波数帯域内の各周波数における点Pにおける電源ノイズのノイズ増幅率と点Qにおける電源ノイズのノイズ増幅率との差(すなわち、電位差)を求め、そのような電位差が生じた場合のトランジスタの特性変動量が所定の閾値以下であるか否かに応じて、設計対象回路に設計変更を行うか否かを決定してもよい。 Further, the transistor characteristic fluctuation amount due to the potential difference between the two terminals of the transistor is calculated in advance, and the noise amplification factor of the power supply noise at the point P and the noise amplification factor of the power supply noise at the point Q at each frequency within the operating frequency band Difference (that is, potential difference) is determined, and whether or not to change the design of the circuit to be designed is determined depending on whether or not the characteristic fluctuation amount of the transistor when such potential difference occurs is equal to or less than a predetermined threshold value. You may decide.
以上に示すように、本実施形態に係る設計方法によれば、電源ノイズの周波数特性を考慮して設計変更を行うことにより、電源ノイズを抑えた半導体集積回路を設計することができる。また、電源配線のフロアプラン後あるいはレイアウト後の早い段階で実行できるので、その時点で選択し得る種々の設計変更の中から最適な設計変更を選択して実行することができる。 As described above, according to the design method according to the present embodiment, a semiconductor integrated circuit in which power supply noise is suppressed can be designed by making a design change in consideration of frequency characteristics of power supply noise. In addition, since it can be executed at an early stage after the floor plan or layout of the power supply wiring, an optimum design change can be selected and executed from among various design changes that can be selected at that time.
本発明の設計方法は、電源ノイズの周波数特性を考慮して、電源ノイズを抑えた半導体集積回路を設計することができるので、各種の半導体集積回路の設計に利用することができる。 The design method of the present invention can be used for designing various semiconductor integrated circuits because a semiconductor integrated circuit with suppressed power supply noise can be designed in consideration of frequency characteristics of power supply noise.
10…設計装置
11…インピーダンス算出部
12…解析部
13…設計変更部
21…設計データ
22…インピーダンス情報
23…インダクタンス成分情報
24…容量成分情報
25…抵抗成分情報
26…電源ノイズ周波数特性情報
27…動作周波数情報
28…変更後設計データ
DESCRIPTION OF
Claims (20)
前記インピーダンス算出部が、半導体集積回路の設計データに基づき、少なくとも基板高電位配線を含む2つ以上の電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、
前記解析部が、算出されたインピーダンスに基づき、電源ノイズの周波数特性を求める解析ステップと、
前記設計変更部が、求めた周波数特性に基づき、半導体集積回路の設計を変更する設計変更ステップとを備え、
前記インピーダンス算出ステップは、抵抗素子、基板抵抗、容量素子およびウエル容量のいずれかによって分離され、かつ、同じ電位が印加される2つ以上の電源配線を含む経路のインピーダンスを算出することを特徴とする、半導体集積回路の設計方法。 A method of designing a semiconductor integrated circuit that suppresses power supply noise using a design device having an impedance calculation unit, an analysis unit, and a design change unit,
An impedance calculating step in which the impedance calculating unit calculates an impedance related to two or more power supply wirings including at least a substrate high potential wiring based on design data of the semiconductor integrated circuit;
An analyzing step in which the analysis unit obtains a frequency characteristic of power supply noise based on the calculated impedance;
The design change unit comprises a design change step for changing the design of the semiconductor integrated circuit based on the obtained frequency characteristics,
The impedance calculating step calculates impedance of a path including two or more power supply wirings that are separated by any of a resistance element, a substrate resistance, a capacitance element, and a well capacitance and to which the same potential is applied. to design a method of the semi-conductor integrated circuit.
前記インピーダンス算出部が、半導体集積回路の設計データに基づき、少なくとも基板高電位配線を含む2つ以上の電源配線に関するインピーダンスを算出するインピーダンス算出ステップと、
前記解析部が、算出されたインピーダンスに基づき、電源ノイズの周波数特性を求める解析ステップと、
前記設計変更部が、求めた周波数特性に基づき、半導体集積回路の設計を変更する設計変更ステップとを備え、
前記インピーダンス算出ステップは、2つ以上の電源配線を含む経路に関するインピーダンスを複数個算出し、
前記解析ステップは、算出された複数個のインピーダンスに基づき、電源ノイズの周波数特性を複数個求め、
前記設計変更ステップは、求めた複数個の周波数特性に基づき、半導体集積回路の設計を変更することを特徴とする、半導体集積回路の設計方法。 A method of designing a semiconductor integrated circuit that suppresses power supply noise using a design device having an impedance calculation unit, an analysis unit, and a design change unit,
An impedance calculating step in which the impedance calculating unit calculates an impedance related to two or more power supply wirings including at least a substrate high potential wiring based on design data of the semiconductor integrated circuit;
An analyzing step in which the analysis unit obtains a frequency characteristic of power supply noise based on the calculated impedance;
The design change unit comprises a design change step for changing the design of the semiconductor integrated circuit based on the obtained frequency characteristics,
The impedance calculating step calculates a plurality of impedances related to a path including two or more power supply wirings,
The analysis step determines a plurality of frequency characteristics of power supply noise based on the calculated plurality of impedances,
The design change step, obtained based on the plurality of frequency characteristics, and changing the design of a semiconductor integrated circuit, designing method of the semi-conductor integrated circuit.
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