JP4052865B2 - Semiconductor device and display device - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、エレクトロルミネッセンス表示素子などの被駆動素子を制御するための回路構成に関する。
【0002】
【従来の技術】
自発光素子であるエレクトロルミネッセンス(Electroluminescence:以下EL)素子を各画素に発光素子として用いたEL表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置(LCD)やCRTなどの表示装置に代わる表示装置として注目され、研究が進められている。
【0003】
また、なかでも、EL素子を個別に制御する薄膜トランジスタ(TFT)などのスイッチ素子を各画素に設け、画素毎にEL素子を制御するアクティブマトリクス型EL表示装置は、高精細な表示装置として期待されている。
【0004】
図13は、m行n列のアクティブマトリクス型EL表示装置における各画素の回路構成を示している。EL表示装置では、基板上に複数本のゲートラインGLが行方向に延び、複数本のデータラインDL及び駆動電源ラインVLが列方向に延びている。また各画素は有機EL素子50と、スイッチング用TFT(第1TFT)10、EL素子駆動用TFT(第2TFT)21及び保持容量Csを備えている。
【0005】
第1TFT10は、ゲートラインGLとデータラインDLとに接続されており、ゲート電極にゲート信号(選択信号)を受けてオンする。このときデータラインDLに供給されているデータ信号は第1TFT10と第2TFT21との間に接続された保持容量Csに保持される。第2TFT21のゲート電極には、上記第1TFT10を介して供給されたデータ信号に応じた電圧が供給され、この第2TFT21は、その電圧値に応じた電流を電源ラインVLから有機EL素子50に供給する。有機EL素子50は陽極から注入される正孔と陰極から注入される電子とが発光層内で再結合して発光分子が励起され、この発光分子が励起状態から基底状態に戻る際に発光する。有機EL素子50の発光輝度は有機EL素子50に供給される電流にほぼ比例しており、上述のように各画素ごとにデータ信号に応じて有機EL素子50に流す電流を制御することで、該データ信号に応じた輝度で有機EL素子を発光し、表示装置全体で所望のイメージ表示が行われる。
【0006】
【発明が解決しようとする課題】
有機EL表示装置において、高い表示品質を実現するためには、有機EL素子50をデータ信号に応じた輝度で確実に発光させる必要がある。従って、アクティブマトリクス型では、駆動電源ラインVLと、有機EL素子50との間に配置される第2TFT21については、有機EL素子50に電流が流れて該EL素子50の陽極電位が変動してもそのドレイン電流が変動しないことが求められる。
【0007】
このため、図13に示すように、第2TFT21としては、駆動電源ラインVLにソースが接続され、有機EL素子50の陽極側にドレインが接続され、データ信号に応じた電圧が印加されるゲートと、上記ソースとの電位差Vgsによってソースドレイン間電流を制御することが可能なpch−TFTが採用されていることが多い。
【0008】
しかし、pch−TFTを第2TFT21に採用した場合には、上述のように駆動電源ラインVLにソースが接続され、このソースとゲートとの電位差によってドレイン電流、つまり有機EL素子50に供給される電流が制御されるため、駆動電源ラインVLの電圧が変動すると各素子50での発光輝度が変動するという問題がある。有機EL素子50は上述の通り電流駆動型の素子であり、例えばあるフレーム期間に表示されるイメージが高輝度である場合など(一例として全面白色など)、基板上の多く有機EL素子50に対し、単一の駆動電源Pvddから対応する各駆動電源ラインVLを介して一度に多くの電流が流れ、駆動電源ラインVLの電位が変動することがある。また、駆動電源Pvddからの距離が長く、駆動電源ラインVLの配線抵抗による電圧降下が顕著な領域、例えば電源から遠い位置にある画素では、駆動電源ラインVLの電圧が低いことで各有機EL素子50の発光輝度が電源に近い位置の素子より低くなってしまう。
【0009】
さらに、第2TFT21にpch−TFTを用いた場合、この第2TFT21に供給するデータ信号は、その極性をビデオ信号の極性と逆にする必要があり、ドライバ回路に、極性反転手段を設ける必要もあった。
【0010】
上記課題を解決するために、本発明では、駆動電源ラインから被駆動素子に供給される電力が駆動電源の電圧変動の影響を受け難くすることを目的とする。
【0011】
また本発明の他の目的は、素子駆動用薄膜トランジスタに供給するデータ信号の極性をビデオ信号の極性と一致させ、駆動回路の簡素化を図ることである。
【0012】
【課題を解決するための手段】
上記目的を達成するためにこの発明は、半導体装置であって、選択信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、駆動電源にドレインが接続され、被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、第1電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第2電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、前記保持容量の第2電極の電位を制御するためのスイッチ素子と、を有する。
【0013】
本発明の他の態様は、マトリクス状に配置された複数の画素を備えるアクティブマトリクス型の表示装置であって、各画素は、少なくとも、被駆動素子と、選択信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、駆動電源にドレインが接続され、前記被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、第1電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第2電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、前記保持容量の第2電極の電位を制御するためのスイッチ素子と、を有する。
【0014】
以上のように、保持容量によって、素子駆動用薄膜トランジスタのゲートと、被駆動素子に接続されたソースとの間の電圧を保持するため、被駆動素子が動作しこの素子に接続された素子駆動用薄膜トランジスタのソース電位が上昇した場合にもデータ信号に応じた電流の被駆動素子への供給が可能となり、素子駆動用薄膜トランジスタとして、nチャネル型薄膜トランジスタの使用が可能である。そして、駆動電源ラインにおける電圧変動に対し被駆動素子への供給電力が影響を受けにくく、安定した電力供給が可能となる。
【0015】
さらに、nチャネル型薄膜トランジスタは、チャネル領域と高濃度不純物注入したソース領域およびドレイン領域との間に低濃度不純物注入したLD領域を有することが好適である。
【0016】
特に、この駆動トランジスタは少なくとも周辺回路におけるnチャネルトランジスタのLD領域より大きく設定されていることが好適であり、スイッチングトランジスタのLD領域よりも大きいことが好適である。
【0017】
これによって、トランジスタを大きくしなくても、ゲートに受ける電圧変化に対する電流量調整の精度を向上することができる。また、トランジスタをレイアウトする専有面積を小さくすることができ、開口率増大による輝度アップと低消費電流化を実現することができる。
【0018】
本発明の他の態様では、前記被駆動素子は、エレクトロルミネッセンス素子である。エレクトロルミネッセンス素子では、例えば供給電流に対応した輝度で発光するため、上述のような回路構成によって電流供給を行うことにより、データ信号に応じた輝度で各素子を発光させることができる。
【0019】
本発明の他の態様では、前記スイッチ素子は、前記スイッチング用薄膜トランジスタのオンオフに応じて前記保持容量の第2電極の電位を制御する。
【0020】
本発明の他の態様では、前記スイッチ素子によって、前記スイッチング用薄膜トランジスタのオン動作時に前記保持容量の第2電極が固定電位に制御される。
【0021】
本発明の他の態様では、前記スイッチ素子によって、前記スイッチング用薄膜トランジスタのオン動作より前から前記保持容量の第2電極が固定電位に制御され、前記スイッチング用薄膜トランジスタがオフした後に、前記保持容量の第2電極に対する電位制御を停止する。
【0022】
本発明の他の態様では、前記スイッチ素子は、薄膜トランジスタであり、所定のリセット信号又は前記スイッチング用薄膜トランジスタに供給される選択信号に応じて、前記保持容量の第2電極の電位を制御する。
【0023】
以上のようなスイッチ素子の制御により、保持容量の第2電極電位を制御することで、確実かつ簡単に保持容量にデータ信号に応じた電荷を蓄積し、所定期間、素子駆動用薄膜トランジスタのゲートソース間電圧を維持することが可能となる。
【0024】
本発明の他の態様では、前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、所定タイミングで前記被駆動素子に蓄積された電荷を放電させるために用いられることを特徴とする。
【0025】
本発明では、被駆動素子それぞれに対応して該素子と接続されたスイッチ素子が各画素に設けられているため、例えば所定タイミングでスイッチ素子をオンさせることで、スイッチ素子を介して被駆動素子を確実かつ他の専用の素子を設けることなく簡単に放電させることができる。
【0026】
本発明の他の態様では、前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、前記被駆動素子に接続された前記素子駆動用薄膜トランジスタのソース電位又は電流の測定に用いられる。
【0027】
例えば薄膜トランジスタから構成されるスイッチ素子は、素子駆動用薄膜トランジスタのソースに接続されているため、スイッチ素子をオン制御することで、このスイッチを介して素子駆動用薄膜トランジスタのソース電位又は電流を検出することが可能となる。従って、このような測定を被駆動素子に供給される予想電力量を予め検査することも可能となる。
【0028】
また、本発明は、エレクトロルミネッセンス素子を複数マトリクス状に配置した有機ELパネルであって、エレクトロルミネッセンス素子へ供給する駆動電流を制御する駆動トランジスタが各エレクトロルミネッセンス素子に対応して設けられ、この駆動トランジスタはnチャネルトランジスタであり、かつチャネル領域と高濃度不純物注入したソースおよびドレイン領域との間に低濃度不純物注入したLD領域が設けられていることを特徴とする。特に、駆動トランジスタのLD領域は、少なくとも周辺トランジスタのLDトランジスタに比べ大きいことが好適である。
【0029】
このような大きなLD領域を採用することで、高い開口率を確保しつつ、エレクトロルミネッセンス素子に供給する電流を精度よく制御することができる。
【0030】
また、前記駆動トランジスタのゲートには、スイッチングトランジスタと、容量の一旦が接続され、前記エレクトロルミネッセンス素子と駆動トランジスタの接続点は、放電トランジスタにより低電圧電源に接続され、かつ前記エレクトロルミネッセンス素子と駆動トランジスタの接続点には、前記容量の他端が接続されていることが好適である。
【0031】
【発明の実施の形態】
以下、図面を用いてこの発明の好適な実施の形態(以下実施形態という)について説明する。
【0032】
図1は本発明の実施形態に係る有機EL素子を駆動するための回路構成を示す。なお、ここでは、具体的にはアクティブマトリクス型の有機EL表示装置における1画素の回路構成を例に挙げて説明している。
【0033】
1画素は、図1に示すとおり、被駆動素子或いは表示素子としての有機EL素子50、スイッチング用薄膜トランジスタ(第1TFT)10、素子駆動用薄膜トランジスタ(第2TFT)20及び保持容量Csを有し、更に、リセット用のスイッチ素子としてリセット用薄膜トランジスタ(第3TFT)30を備える。
【0034】
第1TFT10は、ここでは、nch−TFTで構成され、ゲートラインGLにゲート電極が接続され、ドレインがデータラインDLに接続され、ソースは、後述するように第2TFT20及び保持容量Csに接続されている。
【0035】
第2TFT20は、本実施形態ではnch−TFTで構成され、駆動電源Pvdd(実際にはここでは駆動電源ラインVL)にそのドレインが接続され、有機EL素子50の陽極側にソースが接続されている。さらにゲートは、上記第1TFT10のソース、及び以下の保持容量Csの第1電極に接続されている。
【0036】
保持容量Csは、第1及び第2電極を備え、第1電極は第1TFT10のソースと第2TFT20のゲートとに接続され、第2電極は、第2TFT20のソースと有機EL素子50の陽極との間に接続されている。
【0037】
第3TFT(放電トランジスタ)30は、ここではnch−TFTで構成されており(但しpch−TFTでも良い)、ゲートはリセット信号が印加されるリセットラインRSLに接続され、ドレインは保持容量の第2電極に接続され、ソースは保持容量の第2電極電位を規定する電圧が供給されている容量ラインSLに接続されている。
【0038】
以上のような回路構成において、ゲートラインGLに選択信号(ゲート信号)が出力されるとこれに応じて第1TFT10はオン状態となる。第3TFT30はこの第1TFT10とほぼ同時のタイミングによりにオンオフ制御されており、第1TFT10がオンしたとき、第3TFT30もリセット信号によってオンしており、保持容量Csの第2電極は、この第3TFT30のソースに接続された容量ラインSLの固定電位Vsl(例えば0V)に等しくなっている。従って、第1TFT10がオンして第1TFT10のソース電圧がデータラインDLに供給されているデータ信号の電圧と等しくなると、保持容量Csは、第2電極の固定電位と、上記第1TFT10のソース電位との差、実質的にはデータ信号に対応した電圧に応じて充電される。
【0039】
第2TFT20は、保持容量Csに保持された電荷に応じた電圧が第2TFT20のゲートに印加され、該第2TFTがオン状態となると、このゲート電圧に応じた電流が、駆動電源ラインVLから第2TFT20のドレイン・ソース間を介して有機EL素子50に供給される。よって、流れた電流量に応じて、第2TFT20のソース電位が上昇する。このとき、第3TFT30はオフ制御されていて、保持容量Csの第2電極は、容量ラインSLから切り離されている。このため、保持容量Csは第2TFT20のゲートソース間に接続された状態となり、ソース電位が上昇してもその分ゲート電位が上昇し、データ信号に応じた第2TFT20のゲートソース間電圧Vgsが、この保持容量Csによって維持される。
【0040】
従って、本実施形態の回路構成によれば、有機EL素子50に電流が流れて第2TFT20のソース電位が上昇しても、保持容量Csの機能により有機EL素子50にはデータ信号に応じた電流が安定して供給される。また、第2TFT20にnch−TFTを採用するため、ビデオ信号と同一極性のデータ信号を利用できる。さらに、第2TFTのドレインが接続される駆動電源Pvddは、例えば14Vと十分高い電圧であることから、nch−TFTの第2TFT20についてもその飽和領域での駆動が可能であり、ソースドレイン間電圧の変動を受けずに有機EL素子50に電流を供給することが可能である。なお、ここで、ゲートラインGLに印加されるゲート信号は、一例として0V〜12Vの範囲、データ信号は1V〜6V、容量ラインSLの固定電位は0V程度で各回路素子を駆動することができる。また、第2TFT20としてnch−TFTを採用しているので、データ信号としては、ビデオ信号と同一極性の信号を使用することができる。
【0041】
なお、後述するように、上記nチャネル型の第2TFT20には、チャネルとソース・ドレイン間に低濃度不純物注入領域を有するいわゆるLDD構造(本明細書では、これをLD構造と呼んでいる)を採用することもできる。
【0042】
図2は、上記のような各画素に対して対応するゲート信号(G1〜Gm)及びリセット信号(RS1〜RSm)を供給するための回路の概略を示しており、図3はこの回路の動作を示している。アクティブマトリクス型の有機EL表示装置において、マトリクス状に配列された画素の各第1TFT10は、図2に概略したような垂直ドライバ100から出力されるゲート信号によって行毎(ゲートラインGL毎)に順次選択され、このとき図示しない水平ドライバから各データラインDLに出力されるデータ信号を取り込む。
【0043】
垂直ドライバ100のシフトレジスタ110は、垂直スタートパルスを1H(1水平走査期間)毎にシフトし、図3に示すように、出力部120に対し、順にシフトパルスS1、S2、S3・・・Smを出力する。
【0044】
出力部120は一例として図2(b)に示すような構成を備えており、2つのアンドゲート122、124を各行に対応して備え、図3に示すようなゲート信号G1、G2、G3・・・Gmと、リセット信号RS1、RS2、RS3・・・RSmを順次対応するラインに出力する。アンドゲート122は、前後するシフトパルスの論理積をとる。アンドゲート124の一方の入力端子には、1Hの切り替わり期間において、ゲートラインGLへのゲート信号を出力を禁止するイネーブル信号ENB(図3参照)が供給されており、アンドゲート124は、このENBと上記アンドゲート122との論理積をとる。アンドゲート122から出力される2つのシフトパルス(図2ではS1とS2)の論理積は、本実施形態においてリセット信号RS(ここではRS1)として用いられる。そして、アンドゲート124が、ENB信号によって出力が許可された期間のみ、上記アンドゲート122の論理積結果を各ゲートラインGLにゲート信号(ここではG1)として出力する。
【0045】
アンドゲート122から出力されるリセット信号RSは、上述のようにリセットラインRSLを介して対応する画素の第3TFT30のゲートに印加され、また、ゲート信号Gは対応する画素の第1TFT10のゲートに印加される。ここで、図2の回路によって作成されたリセット信号RSと、ゲート信号Gとは、図3に示すように例えば1行目の画素に供給されるG1、RS1を比較すると分かるように、ゲート信号GのHレベル期間(nch−TFT10のオン制御期間)は、リセット信号のHレベル期間(nch−TFT30のオン制御期間)よりもENB信号によって制限された期間だけ短い。
【0046】
従って、G1、RS1によって制御される1行目の画素を例に挙げると、まずリセット信号RS1によって第3TFT30がオン制御される。つまり、保持容量Csの第2電極が保持容量ラインの電位に固定された後、第1TFT10がゲート信号G1によってオンし、保持容量Csの第1電極にはデータラインDLにおけるデータ信号とほぼ同一の電圧が印加されることとなる。また、リセット信号RSは、ゲート信号GがLレベル(TFTオフレベル)となってからLレベルとなる。つまり、保持容量Csの第2電極は、第1TFT10がオフして第1電極側の電位が決まるまで固定電位Vslに維持される。よって、第1TFT10のオン期間中に第3TFT30がオフすることで保持容量Csの第1電極電位が変動し、オンしている第1TFT10を介してデータラインDLに一旦保持したデータ信号が漏れてしまうということを確実に防止することが可能となっている。
【0047】
図4及び図5は、本実施形態において採用可能な他の1画素当たりの回路構成を示している。なお、図1と共通する部分には同一の符号を付し説明を省略する。
【0048】
図4の回路構成において、図1と相違する点は、図4では、駆動電源ラインVLと有機EL素子50との間に複数(ここでは2つ)のnch−TFTを並列して設けている点であり、他は図1と動作を含めて共通する。このように第2TFT20を複数個(k個)とすることで、各第2TFT20の流す電流が等しく「i」の場合に、有機EL素子50には最大で合計「k×i」の電流が供給されることとなる。例えばk=2の場合を例に挙げると、一方の第2TFT20が最悪で全く動作しない場合であっても、他の有機EL素子50で供給される「2×i」電流に対し、有機EL素子50に「i」の電流を供給することは可能となる。第2TFT20を1つだけ採用した場合にはこのTFT20が不良になると電流値「0」、つまり、画素欠陥となってしまう。従って、このような場合と比較すると、図4のように複数の第2TFT20を設けることで、各有機EL素子50の画素毎の発光輝度ばらつきを緩和し、かつ画素に発生する欠陥の割合を格段に減少させることが可能であり、信頼性を高めた回路構成が実現されている。
【0049】
図5の回路構成において、図1と相違する点は、第3TFT30のゲートが第1TFT10のゲートと共にゲートラインGLに接続され、これらが同一のゲート信号Gによって制御されていることである。図3のタイミングチャートのように第1TFT10のオン期間より第3TFT30のオン期間を長く設定することで、保持容量Csの保持する電位の変動はより確実に低減されるが、図5のような回路構成として第1TFTFT10と第3TFT30を同一タイミングでオンオフ制御する構成であっても、第3TFT30が第1TFT10より早くオフする可能性は低く、保持容量Csに正確にデータ信号に応じた電荷を蓄積させ、第2TFT20を駆動することができる。また図5に示すような回路構成では、後述する図8からもわかるとおり、1画素内における配線及び第3TFT30のための配置スペースを最小限に抑えることができ、図1や図4の構成と比較して、有機EL素子50の配置領域(発光領域)、つまり開口率をその分大きくすることができる。
【0050】
図6は、図4に示す回路構成を備えた1画素当たりの平面構成の例を示す。また、図7(a)は、図6のA−A線に沿った第1TFT10の断面、図7(b)は、図6のB−B線に沿った第2TFT20の断面、図7(c)は、図6のC−C線に沿った第3TFT30の断面の一例をそれぞれ示している。
【0051】
図6の構成では、もちろん、対応する図4のように各画素は、有機EL素子50、第1,第2及び第3TFT10,20,30、及び保持容量Csを画素領域内に備えている。図6の例では、ゲートライン(GL)40は、行方向に延び、2本のゲート電極2がこのゲートライン40から該TFT10の能動層6の形成領域の上に延び、ダブルゲート構造のTFTが採用されている。またゲートライン40と平行して行方向には第3TFT30を駆動するためのリセットライン(RSL)46が形成され、第3TFT30の能動層36の上にこのリセットライン46からゲート電極32が延びている。
【0052】
また、第1TFT10にデータ信号を供給するデータライン(DL)42と、第2TFT20に駆動電源Pvddからの電流を供給する駆動電源ライン(VL)44とが、それぞれ画素の列方向に配置されている。さらに、第3TFT30(ここではTFT30のドレイン)を介して保持容量Csの第2電極8に対して、固定電位Vslを供給するための容量ライン(SL)48が、上記データライン42及び駆動電源ライン44と並んで列方向に配置されている。
【0053】
さらに、駆動電源ライン44と、有機EL素子50との間には、2つの第2TFT20が並列接続されており、この1つの第2TFT20は、図6に示すように、列方向(ここでは画素長手方向に一致し、またデータライン42及び駆動電源ライン44の延在方向と一致)に各チャネル長方向が沿うように、2つが一直線状に並んで設けられ、保持容量Csの第1電極7とのコンタクト部分より2つのTFT20に共通のゲート電極24が引き出され、第2TFT20の能動層16を覆っている。もちろん第2TFT20はこのようなレイアウトに限られるものではないが、このように画素長手方向にチャネル長方向が沿うように配置することで、信頼性向上のために第2TFT20のチャネル長を長くすることが望まれる場合に、このような第2TFT20を、限られた1画素内に効率的に配置することが可能となる。さらに、後述するように能動層16として非晶質シリコンをレーザアニールして多結晶化して得た多結晶シリコンを用いる場合において、レーザアニールの走査方向を列方向に設定し、図6のように、第2TFT20の長いチャネル長方向を列方向に向け、かつ、2つの第2TFT20を列方向に離間して配置する構成を採用することにより、各TFT20の能動層16に対し、複数回のパルスレーザが照射される可能性が高まり、TFT20の特性のばらつきが、画素間で平均化することができる(ばらつきを小さくすることができる)。
【0054】
次に画素の各回路素子の断面構造について更に図7を参照して説明する。図7(a)〜(c)に示すように、本実施形態では、第1,第2及び第3TFT10,20,30のいずれもゲート電極(2,24,32)が、間にゲート絶縁膜4を挟んで能動層(6,16,36)の上方に配置されたいわゆるトップゲート型のTFT構造が採用されている(もちろんボトムゲート型でもよい)。
【0055】
第1、第2及び第3TFT10、20、30の各能動層6,16,36には、ガラスなどの透明絶縁基板1上に形成したa−Siを、同一のレーザアニール処理工程によって多結晶化し、得たp−Siをパターニングして得られた層が用いられている。また、ここでは、いずれのTFTの能動層も、そのソース領域、ドレイン領域に、同一のドーピング工程によりn型不純物がドープされており、いずれもnch−TFTとして構成されている。
【0056】
第1TFT10では、ゲートライン40からゲート電極2が2カ所で突出形成されていて、回路的にダブルゲート構造のTFTが形成されている。能動層6はゲート電極2の直下の領域が不純物のドープされない真性のチャネル領域6cとなり、チャネル領域6cの両側には、ここではリン(P)などの不純物がドープされたドレイン領域6d、ソース領域6sが形成され、nch−TFTが構成されている。
【0057】
第1TFT10のドレイン領域6dは、第1TFT10全体を覆って形成される層間絶縁膜14の上に形成され画素に対応した色のデータ信号を供給するデータライン42と、該層間絶縁膜14及びゲート絶縁膜4に開口されたコンタクトホールで接続されている。
【0058】
第1TFT10のソース領域6sは、保持容量Csの第1電極7を兼用している。第1電極7の上にはゲート絶縁膜4を挟んでゲートライン40等と同一材料からなる第2電極8が形成され、第1及び第2電極7,8が、ゲート絶縁膜4を挟んで重なった領域が保持容量Csを構成している。第1電極7は第2TFT20の形成領域(能動層16)に延び、接続配線26を介して、第2TFT20のゲート電極24と接続されている。また、第2電極8は、この第2電極8及びゲート電極2、ゲートライン40を覆って形成される層間絶縁膜14の上層に、後述するデータライン42などと同時に形成される共通接続配線34によって、第3TFT30のドレイン36dと、第2TFT20のソース16sと、有機EL素子50の後述する陽極52に接続されている。
【0059】
2つの第2TFT20の能動層16は、ゲート電極24の下方がチャネル領域16cで、チャネル領域16cの両側には、それぞれ、リン(P)などの不純物がドープされたドレイン領域16d、ソース領域16sが形成され、nch−TFTが構成されている。2つの第2TFT20の各ドレイン領域16dは、図6及び図7(b)の例では互いに共通であり、層間絶縁膜14及びゲート絶縁膜4に開口された1つの共通コンタクトホールを介してドレイン電極を兼用する駆動電源ライン44と接続されている。一方、2つの第2TFT20のソース領域16sは、それぞれ、層間絶縁膜14及びゲート絶縁膜4に開口されたコンタクトホールを介して上記共通接続配線34に接続されている。
【0060】
第3TFT30は、図7(c)に示すように、第1及び第2TFT10,20と基本的に同様の構成に、リセットライン(RSL)46と一体のゲート電極32の下方がチャネル領域36cとなり、チャネル領域36cの両側にはリンなどの不純物がドープされてソース領域36s及びドレイン領域36dが形成され、nch−TFTが構成されている。
【0061】
第3TFT30のソース領域36sは、層間絶縁膜14及びゲート絶縁膜4に開口されたコンタクトホールを介してソース電極を兼用する容量ライン(SL)48と接続されている。また、第3TFT30のドレイン領域36dは、層間絶縁膜14及びゲート絶縁膜4に開口されたコンタクトホールを介してドレイン電極を兼用する上記共通接続配線34に接続されている。
【0062】
第1TFT10のゲート電極2(ゲートライン40)、第2TFT20のゲート電極24(接続部26からの配線部を含む)、第3TFT30のゲート電極32(リセットライン48)及び保持容量Csの第2電極8は、それぞれ例えばCrを用いて同時にパターニング形成されている。また、データライン42、駆動電源ライン44、容量ライン48及び共通接続配線34、接続配線26はそれぞれ例えばAlなどを用いて同時にパターニング形成されている。なお、図6に示すように第2TFT20のソース領域16sに接続される共通接続配線34は、後述する有機EL素子50の陽極52と、第2TFT20のゲート電極形成領域との間を覆うように画素長手方向(ここでは列方向)に沿って配置されており、第2TFT20のチャネル領域16cを有機EL素子50からガラス基板1側に射出される光から遮光する機能を発揮することができる。
【0063】
第3TFT30のソース領域36s、保持容量Csの第2電極8及び第2TFT20のソース領域16sとそれぞれ接続された上述の共通接続配線34は、この配線34、データライン42、駆動電源ライン44、容量ライン48を含む基板全体を追って形成された第1平坦化絶縁層18に開口されたコンタクトホールを介して図7(b)に示すように、有機EL素子50の陽極52と接続されている。
【0064】
以上のように本実施形態では、1画素内にそれぞれ第1、第2及び第3TFT10,20,30の3種類のTFTを形成しているが、第2TFT20としてnchTFTを用いることが可能な回路構成の採用により、3種類のこれらのTFT10,20,30は同一工程を経て同時に形成することが可能である。従って、同時に形成すれば、TFT数が増加することによる工程増加を防止できる。
【0065】
有機EL素子50は、ITO(Indium Tin Oxide)等からなる透明の陽極52と、例えばAlなどの金属からなる陰極57との間に有機化合物が用いられた発光素子層(有機層)51が形成されて構成されており、本実施形態では、図3(b)に示すように基板1側から陽極52、発光素子層51、陰極57がこの順に積層されている。なお、図7(b)に示すように、上記第1平坦化絶縁層18の上には、有機EL素子50の陽極52の形成中央領域のみ開口された第2平坦化絶縁層61が形成されており、この第2平坦化絶縁層61は、陽極52のエッジを覆い、また配線領域及び第1及び第2及び第3TFT形成領域、保持容量形成領域を覆っており、陽極52と最上層の陰極57とのショートや発光素子層51の断線を防止している。
【0066】
発光素子層51は、この例では、陽極側から、例えばホール輸送層54、有機発光層55、電子輸送層56が例えば真空蒸着によって順に積層されている。発光層55は各画素が異なる例えば、R(赤)、G(緑)、B(青)に割り当てられたカラー表示装置の場合、割り当てられた発光色毎に異なる材料が用いられる。他のホール輸送層54、電子輸送層56は、図7(b)に例示するように全画素に対して共通で形成することも可能であり、また、色毎に発光層55と同様別の材料が用いてもよい。各層に用いられる材料について一例を挙げると以下の通りである。
【0067】
ホール輸送層54:NBP、
発光層55:レッド(R)・・・ホスト材料(Alq3)に赤色のドーパント(DCJTB)をドープ、
グリーン(G)・・・ホスト材料(Alq3)に緑色のドーパント(Coumarin 6)をドープ、
ブルー(B)・・・ホスト材料(Alq3)に青色のドーパント(Perylene)をドープ、
電子輸送層56:Alq3、
また、陰極57と電子輸送層56との間には例えばフッ化リチウム(LiF)等を用いた電子注入層を形成していても良い。またホール輸送層はそれぞれ異なる材料を用いた第1及び第2ホール輸送層から構成されていても良い。また、各発光素子層51は少なくとも発光材料を含有する発光層55を備えているが、用いる材料によっては上記ホール輸送層や、電子輸送層などは必ずしも必要でないこともある。なお、略称にて記載した材料の正式名称は、それぞれ、
「NBP」・・・N,N'-Di((naphthalene-1-yl)-N,N'-diphenyl-benzidine)、
「Alq3」・・・Tris(8-hydroxyquinolinato)aluminum、
「DCJTB」・・・(2-(1,1-Dimethylethyl)-6-(2-(2,3,6,7-tetrahydro-1,1,7,7-tetramethyl-1H,5H-benzo[ij]quinolizin-9-yl)ethenyl)-4H-pyran-4-ylidene)propanedinitrile、
「Coumarin 6」・・・3-(2-Benzothiazolyl)-7-(diethylamino)coumarin、
「BAlq」・・・(1,1'-Bisphenyl-4-0lato)bis(2-methyl-8-quinolinplate-N 1,08)Aluminum、である。但し、もちろん発光素子層51の構成は、これらの構成、これらの材料には限られない。
【0068】
次に、図8を参照して、本発明の実施形態に係る画素の他の構成について説明する。図8は図5に示す回路構成を備えた1画素当たりの平面構成の例を示しており、図6及び図7と共通する部分には同一符号を付している。上記図6の平面構成と相違する点は、主として、第1TFT10のゲート電極2を兼用しゲート信号Gを供給するゲートライン41が、第3TFT30のゲート電極32を兼用する点と、駆動電源ライン44と有機EL素子50の陽極52との間に、単一の第2TFT20が配置されている点である。各TFT10,20,及び30、容量Cs、有機EL素子50の基本的な断面構造は、図7(a)〜(c)とほぼ共通している。もちろん、図8の構成においても、第2TFT20はnch−TFTで構成されており、ゲートソース間電圧は、保持容量Csによってデータ信号に応じた電圧に維持されている。
【0069】
図8の構成例では、ゲートライン41が、第1TFT10のゲート電極2と第3TFT30のゲート電極32を兼用することにより、図6との比較からもわかるように行方向に配置される配線は、各行毎には1本のゲートライン41でよく、各画素の形成領域をその分広くすることが可能となっている。第3TFT30の能動層36は、図8の例では、第1TFT10の能動層6と平行に、この能動層6よりゲートライン41から離れた位置に配置されている。第1TFT10にデータ信号を供給するデータライン42は、この第3TFT30の能動層36の上方を横切っている。そして、第3TFT30のドレイン側は該データライン42と平行して列方向に配列されている容量ライン48に接続されている。この第3TFT30のドレイン領域36dは、共通接続配線34によって、図8では駆動電源ライン44の長手方向に沿って配置されている保持容量Csの第2電極8、第2TFT20のソース領域16s、及び有機EL素子50の陽極52にそれぞれ接続されている。
【0070】
図8と図6とを比較すると明らかなように、駆動電源ライン44の行方向における配置ピッチがほぼ同じである場合、図8では、1画素内において有機EL素子50の陽極52の形成面積が広く確保されており、より開口率の高い、つまりより高輝度の表示を実現することができる。
【0071】
なお、以上の説明において第1〜第3TFT10,20,30の能動層にはそれぞれ多結晶シリコンを用いた場合を例に説明しているが、もちろんアモルファスシリコンを能動層に採用してもよい。多結晶シリコンを能動層に用いたTFTを採用する場合、同一基板には各画素を駆動する上述の垂直ドライバや水平ドライバを同じ多結晶シリコンを能動層に用いたTFTを形成する。この場合、ドライバ部のTFTにはCMOS構造が採用されることが多く、nch−TFT及びpch−TFTの両方を形成する必要がある。一方、アモルファスシリコンを各画素のTFTに採用する場合、各画素を駆動するためのドライバは専用の外付けICが用いられる。このため、本発明のように各画素に3種類のTFTを形成する場合において、いずれのTFTもnch−TFTにて構成できるため、第2TFT20にpch−TFTを採用した場合と比較して、製造工程をより簡素なものにすることができる。
【0072】
また、各TFTについては、適宜チャネル領域とドレイン領域との間又はチャネル領域とソース領域との間にLD(Lightly Doped)領域が形成されていてもよい。
【0073】
次に、本実施形態において、各画素に設けたリセット用の第3TFT30の更に別の用途について説明する。第3TFT30は、上述のように、通常の表示期間中においては、もちろん、第2TFT20のゲートソース間電圧を保持容量Csに保持させるために、上述のように第1TFT10と同様なタイミングでオンオフ制御して用いるが、他の期間においては、別の用途にも用いることができる。
【0074】
具体的には、有機EL素子50の陽極−陰極間に蓄積された電荷を所定タイミングで強制的に放電するために用いることができる。第2TFT20のゲートソース間電圧Vgsが保持容量Csによって所定レベルに維持されている期間中、有機EL素子50の陽極52と陰極57との間には、このVgsに応じた電流が流れ続け、その画素の表示期間が終了した時点において陽極−陰極間にはある程度の電荷が残っている。このような残存電荷のため、該当画素において、次の表示期間における表示内容がこの残存電荷の影響を受け、いわゆる残像のような現象が発生する可能性がある。そこで、所定期間毎、例えば1垂直走査期間に1回、例えばその帰線中において、全画素の第3TFT30を同時又は順にオンさせれば、有機EL素子50の陽極を容量ライン48に接続し、陽極電位を容量ライン48の電位、例えば0Vとすることができる。このような制御を行えば、1表示期間終了後、次の表示期間が始まる前に有機EL素子50中の残存電荷を第3TFT30を介して放電させることができ、残像などのない高品質の表示が可能となる。さらに、有機EL素子50は流した電流量が多いほど特性劣化が早まる傾向があり、不要な電荷を放電すれば有機EL素子50に不要な電流が流れ続けることを防止でき、有機EL素子50の寿命を延ばすことも可能となる。
【0075】
他の用途は、第3TFT30を例えば工場からの出荷前などにおいて、各画素の検査に用いることである。すなわち、第1TFT10をオンさせて検査用のデータ信号を書き込んで第2TFT20をオンさせると、書き込んだ検査用データに応じた電流が駆動電源ライン44から第2TFT20のドレインソース間に流れる。従って、第2TFT20のソース電圧は、有機EL素子50に供給される電流量に応じた電圧となるはずであるため、このとき第3TFT30をオン制御して、この第2TFT20のソース電圧(又はソースに流れた電流)を容量ライン48の電圧測定などによって、有機EL素子に対して適正な電流を供給することができるかどうかを確実かつ簡単に検査することができる。
【0076】
次に、上述の第2TFT20の他の構造について説明する。図9は、この第2TFT20の構成例であり、図7の構成と相違する点は、第2TFT20が、ライトドープ(LD:Lightly Dope:通常LDDと呼ばれている)領域を有するいわゆるLDD型のTFTによって構成されていることである。また、この図においては、第2TFT20をシングルゲートの一般的な構成とし、これにLD領域16LDを設けている。すなわち、ガラス基板1上には、能動層16が形成されており、これを覆ってゲート絶縁膜4が形成されている。能動層16の中央部分のゲート絶縁膜4の上方にはゲート電極24が配置されている。
【0077】
また、能動層16の両端部には、高濃度に不純物がドープされたドレイン領域16d、ソース領域16sが設けられている。そして、能動層16のゲート電極24の下方部分がチャネル領域16cとなっており、この能動層16のチャネル領域16cと、ソース領域16s、ドレイン領域16dとの間が低濃度不純物注入によるLD領域16LDとなっている。
【0078】
第2TFTとして、このような周辺トランジスタに比べ大きなLD領域を有するTFTを採用することによって、耐圧を大きくできるとともに、ゲート電圧の変化に対する電流量の変化を大きくすることができる。
【0079】
すなわち、TFT20のゲート長(チャネル長方向)を長くすると、ゲート電圧に対し電流量が変化する範囲を大きくして、ゲート電圧の変化による電流量調整の精度を向上することができる。本実施形態では、大きなLD構造とすることで、ゲート長を長くするのと同様の効果が得られる。
【0080】
実際にゲート電極24の幅を広げてゲート長を長くした場合、幅広(ゲート長が長い)のゲート電極24を他との絶縁を確保しながら引き回す必要がある。しかし、LD構造により、実質的にゲート長を長くしたのと同じ効果が得られれば、遮光性のゲート電極24の幅を特別広くせずにすみ、1画素内における開口率を向上させることが可能となる。
【0081】
なお、このようなLD構造は、第1TFT10や、ドライバ回路のTFTにおいても採用される場合がある。
【0082】
本実施形態においては、第2TFT20におけるLDの領域を第1TFT10や、ドライバ回路のTFTに比べ大きくした。
【0083】
例えば、第1TFT10やドライバ回路におけるTFTのLD領域の長さを図9の長さとした場合に、第2TFT20のLD領域を図10に示すように、大きくした。これによって、電流量の制御をさらに精度よく行え、かつ比較的トランジスタの大きさ自体は、ほとんど変更する必要がない。また、他のTFT10などのゲート電極と同等の幅のゲート電極を用いればよく設計が容易となる。
【0084】
従って、このように、LDD構造とすることで、ゲート電極24をあまり幅広にしなくてもすむため、開口率を大きくすることができる。これにより、画素当たりの発光面積が増大するので、各有機EL素子に流す電流を変更することなく、輝度を大きくすることができる。また、反対に開口率が向上するので、同一輝度を実現するために有機EL素子に供給する電流を小さく抑えることができ、有機EL素子の劣化を抑制することができる。また、実質的には、ゲート長を長く、つまりチャネル長(LD領域を含む)を長くできるため、エキシマレーザアニールによる能動層の再結晶化(ポリシリコン化)についての特性のバラツキ発生を抑えることができる。
【0085】
また、図11には、他の実施形態の構成を示す。この回路では、図1の回路に対し、電圧調整用のダイオード31を有している。すなわち、保持容量CSと、第3TFT(放電トランジスタ)30および有機EL素子50の間にダイオード31が設けられている。このダイオード31は、第2TFT20と同一の構成を持つTFTで形成され、そのTFTのゲートドレイン間をショートして形成されている。
【0086】
このダイオード31を設けることによって、第2TFT20のゲート電圧を、有機EL50の閾値(VtF)とダイオード31の閾値(Vtn)とビデオ信号との和に設定することができ、有機EL50やTFTトランジスタの閾値がばらついたり劣化しても、常にビデオ信号に見合った電流を第2TFT20が流すことができる。
【0087】
すなわち、ダイオード31を設けることによって、素子特性のバラツキや劣化にほぼ関係なく、駆動電流を制御することが可能となり、色むらの少ない表示装置を提供することができる。
【0088】
なお、この回路においては、第3TFT30が設けられている。そして、この第3TFT30により、有機EL素子50のアノード側電位を接地電位である容量ラインSLの電圧に設定し、有機EL素子50を駆動する際の初期設定が行われる。このように、有機EL素子50のアノード側電位を強制的にある電位に設定する(電荷を引き抜く)ことによって、残像減少を抑制することができる。また、第3TFT30のソース側電位を有機ELのカソード側電位よりさらに低い電位に設定することによって、有機EL素子における少なくとも有機発光膜を含む有機膜に逆バイアスをかけることができる。これによって、有機膜の特性回復を促進し、膜特性の劣化速度を遅くすることができる。
【0089】
また、各画素に第3TFT30があるため、ゲート線方向に接続された全画素のリセットラインRSLを活性化させて、発光させない時間を制御することもできる。これによって、輝度の調整を行うことができると同時に、低消費電力化を図ることができる。さらに、RGB毎にリセットラインRSLを結線し、RGB毎にオンさせる時間を変更することで、RGB毎の発光時間を制御することができる。これによって、ホワイトバランスの調整ができ、画質の劣化を防止することができる。
【0090】
また、図12には、図11の第3TFT30のゲートをリセットラインRSLではなく、ゲートラインGLに接続した例が示されている。この構成においても、図11の場合と同様の作用効果が得られる。すなわち、ゲートラインGLが立ち上がると、第1TFT10がオンして、データラインDLの第2TFT20のゲート電圧がデータラインDLの電圧に設定される。また、第3TFT30がオンするため、電源ラインVLからの電流が第2TFT20、第3TFT30を介し低電圧(接地電位)の容量ラインSLに流れる。
【0091】
次に、データラインDLが立ち下がることで、第1、第3TFT10、30がオフになり、第2TFT20からの電流は、有機EL素子50に流れ、発光する。
【0092】
このとき、有機EL素子50の上側(第2TFT20に接続されている側)の電位は、有機EL50における電圧降下VtF以上の電圧になる。一方、ダイオード31における電圧降下Vtnが存在するため、第2TFT20のゲート電圧は、有機EL素子50に電流が流れているときに有機EL素子50の閾値(VtF)+ダイオード31の閾値(Vtn)+ビデオ信号の電圧(Vvideo)となり、上述のように素子特性のバラツキや劣化にほぼ関係なく、駆動電流を制御することが可能になり、色むらの少ない表示装置を得ることができる。
【0093】
【発明の効果】
以上説明したように、この発明においては、エレクトロルミネッセンス素子などの被駆動素子に安定して電力を供給することが可能となる。
【0094】
また、被駆動素子を動作させるためのデータ信号を、例えば表示装置においてビデオ信号の極性を反転させて形成することなく利用できる。
【図面の簡単な説明】
【図1】 本発明の実施形態に係る有機EL素子を駆動する1画素当たりの回路構成を示す図である。
【図2】 本発明の各画素に供給するゲート信号及びリセット信号を作成する回路の構成例を示す図である。
【図3】 図2の回路の動作を示すタイミングチャートである。
【図4】 本発明の実施形態に係る有機EL素子を駆動する1画素当たりの他の回路構成を示す図である。
【図5】 本発明の実施形態に係る有機EL素子を駆動する1画素当たりの他の回路構成を示す図である。
【図6】 図4に示す回路構成を備えた1画素当たりの平面構成を示す図である。
【図7】 図6のA−A線、B−B線及びC−C線に沿った断面構造を示す図である。
【図8】 図5に示す回路構成を備えた1画素当たりの平面構成を示す図である。
【図9】 LD構造のTFTの構成例を示す図である。
【図10】 LD領域を大きくしたTFTの構成例を示す図である。
【図11】 本発明の各画素に供給するゲート信号及びリセット信号を作成する回路の他の構成例を示す図である。
【図12】 本発明の各画素に供給するゲート信号及びリセット信号を作成する回路のさらに他の構成例を示す図である。
【図13】 従来のアクティブマトリクス型の有機EL表示装置の回路構成を示す図である。
【符号の説明】
2,24,32 ゲート電極、7 保持容量の第1電極、8 保持容量の第2電極、10 第1TFT(スイッチング用薄膜トランジスタ)、14 層間絶縁膜、20 第2TFT(素子駆動用薄膜トランジスタ)、26 接続配線(コネクタ部)、31 電圧調整用ダイオード、34 共通接続配線、30 第3TFT(スイッチング用薄膜トランジスタ)、40,41 ゲートライン(GL)、42 データライン(DL)、44 駆動電源ライン(VL)、46 リセットライン(RSL)、48 容量ライン(SL)、50 有機EL素子、51 発光素子層、52 陽極、54 ホール輸送層、55 発光層、56 電子輸送層、57 陰極、61 第2平坦化絶縁層、100 垂直ドライバ、110 シフトレジスタ、120 出力部、122,124 アンドゲート。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit configuration for controlling a driven element such as an electroluminescence display element.
[0002]
[Prior art]
An EL display device using an electroluminescence (hereinafter referred to as EL) element, which is a self-luminous element, as a light-emitting element for each pixel is advantageous in that it is self-luminous and thin and consumes less power. Attention has been focused on as a display device that replaces a display device such as a device (LCD) or CRT, and research has been underway.
[0003]
In particular, an active matrix EL display device in which a switching element such as a thin film transistor (TFT) for individually controlling an EL element is provided in each pixel and the EL element is controlled for each pixel is expected as a high-definition display device. ing.
[0004]
FIG. 13 shows a circuit configuration of each pixel in an active matrix EL display device of m rows and n columns. In the EL display device, a plurality of gate lines GL extend in the row direction on the substrate, and a plurality of data lines DL and drive power supply lines VL extend in the column direction. Each pixel includes an
[0005]
The first TFT 10 is connected to the gate line GL and the data line DL, and is turned on when the gate electrode receives a gate signal (selection signal). At this time, the data signal supplied to the data line DL is held in the holding capacitor Cs connected between the
[0006]
[Problems to be solved by the invention]
In the organic EL display device, in order to realize high display quality, it is necessary to cause the
[0007]
For this reason, as shown in FIG. 13, the
[0008]
However, when the pch-TFT is employed for the
[0009]
Furthermore, when a pch-TFT is used for the
[0010]
In order to solve the above problems, an object of the present invention is to make it difficult for power supplied from a drive power supply line to a driven element to be affected by voltage fluctuations of the drive power supply.
[0011]
Another object of the present invention is to make the drive circuit simple by matching the polarity of the data signal supplied to the element driving thin film transistor with the polarity of the video signal.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is a semiconductor device which operates by receiving a selection signal at its gate and takes in a data signal, a switching thin film transistor, a drain connected to a driving power source, and a source to a driven element An element driving thin film transistor connected to the gate for receiving a data signal supplied from the switching thin film transistor and controlling power supplied from the driving power source to the driven element; and a first electrode comprising the switching thin film transistor Connected to the gate of the element driving thin film transistor, the second electrode is connected between the source of the element driving thin film transistor and the driven element, and between the gate and source of the element driving thin film transistor according to the data signal A holding capacitor for holding the voltage, and a second electrode of the holding capacitor. Having a switch element for controlling.
[0013]
Another embodiment of the present invention is an active matrix display device including a plurality of pixels arranged in a matrix, and each pixel operates by receiving at least a driven element and a selection signal at a gate, A switching thin film transistor for capturing a data signal, a drain connected to a driving power source, a source connected to the driven element, a data signal supplied from the switching thin film transistor being received at a gate, and the driven power source from the driving power source An element driving thin film transistor for controlling power supplied to the element; a first electrode connected to the switching thin film transistor and the gate of the element driving thin film transistor; and a second electrode connected to the source of the element driving thin film transistor Connected to the drive element, and the element driver according to the data signal. Having a storage capacitor for holding a gate-source voltage of the use thin film transistor, and a switching element for controlling the potential of the second electrode of the storage capacitor.
[0014]
As described above, since the voltage between the gate of the element driving thin film transistor and the source connected to the driven element is held by the storage capacitor, the driven element operates and the element driving element connected to the element is operated. Even when the source potential of the thin film transistor is increased, a current corresponding to the data signal can be supplied to the driven element, and an n-channel thin film transistor can be used as the element driving thin film transistor. Further, the power supplied to the driven element is not easily affected by voltage fluctuations in the drive power supply line, and stable power supply is possible.
[0015]
Further, the n-channel thin film transistor preferably has an LD region into which a low concentration impurity is implanted between a channel region and a source region and a drain region into which high concentration impurity is implanted.
[0016]
In particular, the drive transistor is preferably set to be larger than at least the LD region of the n-channel transistor in the peripheral circuit, and preferably larger than the LD region of the switching transistor.
[0017]
As a result, the accuracy of adjusting the amount of current with respect to a voltage change applied to the gate can be improved without increasing the size of the transistor. In addition, the area occupied by the transistors can be reduced, and luminance can be increased and current consumption can be reduced by increasing the aperture ratio.
[0018]
In another aspect of the invention, the driven element is an electroluminescent element. Since the electroluminescence element emits light with a luminance corresponding to a supply current, for example, each element can emit light with a luminance corresponding to a data signal by supplying current with the circuit configuration as described above.
[0019]
In another aspect of the present invention, the switch element controls the potential of the second electrode of the storage capacitor in accordance with on / off of the switching thin film transistor.
[0020]
In another aspect of the invention, the second electrode of the storage capacitor is controlled to a fixed potential by the switch element when the switching thin film transistor is turned on.
[0021]
In another aspect of the invention, the switching element controls the second electrode of the storage capacitor to a fixed potential before the switching thin film transistor is turned on, and after the switching thin film transistor is turned off, The potential control for the second electrode is stopped.
[0022]
In another aspect of the present invention, the switch element is a thin film transistor, and controls the potential of the second electrode of the storage capacitor in accordance with a predetermined reset signal or a selection signal supplied to the switching thin film transistor.
[0023]
By controlling the second electrode potential of the storage capacitor by controlling the switch element as described above, charges corresponding to the data signal are accumulated in the storage capacitor reliably and easily, and the gate source of the element driving thin film transistor for a predetermined period. It is possible to maintain the voltage between the two.
[0024]
In another aspect of the present invention, the switch element is connected to a source of the element driving thin film transistor, and is used for discharging the charge accumulated in the driven element at a predetermined timing. .
[0025]
In the present invention, each pixel is provided with a switch element connected to the corresponding element corresponding to each driven element. For example, by turning on the switch element at a predetermined timing, the driven element is connected via the switch element. Can be easily discharged without providing other dedicated elements.
[0026]
In another aspect of the invention, the switch element is connected to a source of the element driving thin film transistor, and is used for measuring a source potential or a current of the element driving thin film transistor connected to the driven element.
[0027]
For example, since a switch element composed of a thin film transistor is connected to the source of the element driving thin film transistor, the source potential or current of the element driving thin film transistor is detected via this switch by controlling the switch element to be turned on. Is possible. Therefore, it is possible to inspect in advance the expected electric power supplied to the driven element for such measurement.
[0028]
Further, the present invention is an organic EL panel in which a plurality of electroluminescent elements are arranged in a matrix, and a driving transistor for controlling a driving current supplied to the electroluminescent element is provided corresponding to each electroluminescent element. The transistor is an n-channel transistor, and an LD region into which a low concentration impurity is implanted is provided between a channel region and a source and drain region into which a high concentration impurity is implanted. In particular, it is preferable that the LD region of the driving transistor is larger than at least the LD transistor of the peripheral transistor.
[0029]
By adopting such a large LD region, the current supplied to the electroluminescence element can be accurately controlled while ensuring a high aperture ratio.
[0030]
In addition, a switching transistor and a capacitor are once connected to the gate of the driving transistor, and a connection point between the electroluminescent element and the driving transistor is connected to a low voltage power source by a discharge transistor, and is driven with the electroluminescent element. It is preferable that the other end of the capacitor is connected to the connection point of the transistor.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
[0032]
FIG. 1 shows a circuit configuration for driving an organic EL element according to an embodiment of the present invention. Here, specifically, the circuit configuration of one pixel in the active matrix organic EL display device is described as an example.
[0033]
As shown in FIG. 1, each pixel has an
[0034]
Here, the
[0035]
The
[0036]
The storage capacitor Cs includes first and second electrodes, the first electrode is connected to the source of the
[0037]
Here, the third TFT (discharge transistor) 30 is composed of an nch-TFT (but may be a pch-TFT), the gate is connected to a reset line RSL to which a reset signal is applied, and the drain is a second of the storage capacitor. The source is connected to a capacitor line SL to which a voltage defining the second electrode potential of the storage capacitor is supplied.
[0038]
In the circuit configuration as described above, when a selection signal (gate signal) is output to the gate line GL, the
[0039]
In the
[0040]
Therefore, according to the circuit configuration of the present embodiment, even if a current flows through the
[0041]
As will be described later, the n-
[0042]
FIG. 2 shows an outline of a circuit for supplying the corresponding gate signals (G1 to Gm) and reset signals (RS1 to RSm) to each pixel as described above, and FIG. 3 shows the operation of this circuit. Is shown. In the active matrix type organic EL display device, the
[0043]
The
[0044]
The
[0045]
The reset signal RS output from the AND
[0046]
Accordingly, taking the pixel in the first row controlled by G1 and RS1 as an example, the
[0047]
4 and 5 show other circuit configurations per pixel that can be employed in the present embodiment. In addition, the same code | symbol is attached | subjected to the part which is common in FIG. 1, and description is abbreviate | omitted.
[0048]
The circuit configuration of FIG. 4 is different from FIG. 1 in that a plurality (two in this case) of nch-TFTs are provided in parallel between the drive power supply line VL and the
[0049]
The circuit configuration of FIG. 5 is different from FIG. 1 in that the gate of the
[0050]
FIG. 6 shows an example of a planar configuration per pixel provided with the circuit configuration shown in FIG. 7A shows a cross section of the
[0051]
In the configuration of FIG. 6, as a matter of course, each pixel includes the
[0052]
Further, a data line (DL) 42 for supplying a data signal to the
[0053]
Further, two
[0054]
Next, the cross-sectional structure of each circuit element of the pixel will be further described with reference to FIG. As shown in FIGS. 7A to 7C, in this embodiment, each of the first, second and
[0055]
In each of the
[0056]
In the
[0057]
The
[0058]
The source region 6s of the
[0059]
The
[0060]
As shown in FIG. 7C, the
[0061]
The
[0062]
The gate electrode 2 (gate line 40) of the
[0063]
The
[0064]
As described above, in this embodiment, three types of TFTs of the first, second, and
[0065]
In the
[0066]
In this example, the light-emitting
[0067]
Hole transport layer 54: NBP,
Light emitting layer 55: Red (R): Host material (Alq Three ) With a red dopant (DCJTB),
Green (G): Host material (Alq Three ) With a green dopant (Coumarin 6)
Blue (B): Host material (Alq Three ) Dope with blue dopant (Perylene)
Electron transport layer 56: Alq Three ,
Further, an electron injection layer using, for example, lithium fluoride (LiF) may be formed between the
"NBP" ... N, N'-Di ((naphthalene-1-yl) -N, N'-diphenyl-benzidine),
"Alq Three "... Tris (8-hydroxyquinolinato) aluminum,
「DCJTB」 ・ ・ ・ (2- (1,1-Dimethylethyl) -6- (2- (2,3,6,7-tetrahydro-1,1,7,7-tetramethyl-1H, 5H-benzo [ij ] quinolizin-9-yl) ethenyl) -4H-pyran-4-ylidene) propanedinitrile,
`` Coumarin 6 '' ... 3- (2-Benzothiazolyl) -7- (diethylamino) coumarin,
“BAlq” (1,1′-Bisphenyl-4-0lato) bis (2-methyl-8-quinolinplate-
[0068]
Next, another configuration of the pixel according to the embodiment of the present invention will be described with reference to FIG. FIG. 8 shows an example of a planar configuration per pixel provided with the circuit configuration shown in FIG. 5, and the same reference numerals are given to portions common to FIGS. 6 and 7. 6 differs from the planar configuration of FIG. 6 mainly in that the
[0069]
In the configuration example of FIG. 8, the
[0070]
As is clear from comparison between FIG. 8 and FIG. 6, when the arrangement pitch of the drive
[0071]
In the above description, the case where polycrystalline silicon is used for each of the active layers of the first to
[0072]
For each TFT, an LD (Lightly Doped) region may be appropriately formed between the channel region and the drain region or between the channel region and the source region.
[0073]
Next, another application of the reset
[0074]
Specifically, the charge accumulated between the anode and cathode of the
[0075]
Another application is to use the
[0076]
Next, another structure of the
[0077]
Further, at both ends of the
[0078]
By adopting a TFT having a larger LD region than the peripheral transistor as the second TFT, the breakdown voltage can be increased and the change in the amount of current with respect to the change in the gate voltage can be increased.
[0079]
That is, when the gate length (channel length direction) of the
[0080]
When the gate length is increased by actually widening the
[0081]
Such an LD structure may be employed in the
[0082]
In the present embodiment, the LD region of the
[0083]
For example, when the length of the LD region of the TFT in the
[0084]
Therefore, with the LDD structure as described above, the
[0085]
FIG. 11 shows the configuration of another embodiment. This circuit has a
[0086]
By providing the
[0087]
In other words, the provision of the
[0088]
In this circuit, a
[0089]
In addition, since each pixel has the
[0090]
FIG. 12 shows an example in which the gate of the
[0091]
Next, when the data line DL falls, the first and
[0092]
At this time, the potential on the upper side of the organic EL element 50 (side connected to the second TFT 20) becomes a voltage equal to or higher than the voltage drop VtF in the
[0093]
【The invention's effect】
As described above, according to the present invention, it is possible to stably supply power to a driven element such as an electroluminescence element.
[0094]
In addition, a data signal for operating the driven element can be used without forming the video signal by inverting the polarity of the video signal in a display device, for example.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration per pixel for driving an organic EL element according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a configuration example of a circuit that creates a gate signal and a reset signal supplied to each pixel of the present invention.
FIG. 3 is a timing chart showing the operation of the circuit of FIG. 2;
FIG. 4 is a diagram showing another circuit configuration per pixel for driving the organic EL element according to the embodiment of the present invention.
FIG. 5 is a diagram showing another circuit configuration per pixel for driving the organic EL element according to the embodiment of the present invention.
6 is a diagram showing a planar configuration per pixel provided with the circuit configuration shown in FIG. 4; FIG.
7 is a view showing a cross-sectional structure along the lines AA, BB, and CC in FIG. 6;
8 is a diagram showing a planar configuration per pixel provided with the circuit configuration shown in FIG. 5. FIG.
FIG. 9 is a diagram illustrating a configuration example of a TFT having an LD structure.
FIG. 10 is a diagram showing a configuration example of a TFT with an enlarged LD region.
FIG. 11 is a diagram illustrating another configuration example of a circuit for generating a gate signal and a reset signal supplied to each pixel of the present invention.
FIG. 12 is a diagram showing still another configuration example of a circuit for generating a gate signal and a reset signal supplied to each pixel of the present invention.
FIG. 13 is a diagram showing a circuit configuration of a conventional active matrix organic EL display device.
[Explanation of symbols]
2, 24, 32 Gate electrode, 7 First electrode of storage capacitor, 8 Second electrode of storage capacitor, 10 First TFT (switching thin film transistor), 14 Interlayer insulating film, 20 Second TFT (thin film transistor driving transistor), 26 Connection Wiring (connector part), 31 Voltage adjustment diode, 34 Common connection wiring, 30 3rd TFT (switching thin film transistor), 40, 41 Gate line (GL), 42 Data line (DL), 44 Drive power supply line (VL), 46 reset line (RSL), 48 capacitance line (SL), 50 organic EL element, 51 light emitting element layer, 52 anode, 54 hole transport layer, 55 light emitting layer, 56 electron transport layer, 57 cathode, 61 second planarization insulation Layer, 100 vertical driver, 110 shift register, 120 output, 122,124 AND gate
Claims (12)
駆動電源にドレインが接続され、被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、
第1電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第2電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、
前記保持容量の第2電極の電位を制御するためのスイッチ素子と、
を有することを特徴とする半導体装置。A switching thin film transistor that operates by receiving a selection signal at the gate and takes in a data signal;
An element drive that has a drain connected to a driving power supply, a source connected to a driven element, receives a data signal supplied from the switching thin film transistor at a gate, and controls power supplied from the driving power supply to the driven element Thin film transistor for
A first electrode is connected to the switching thin film transistor and the gate of the element driving thin film transistor, and a second electrode is connected between the source of the element driving thin film transistor and the driven element, and according to the data signal Holding capacitance for holding the gate-source voltage of the element driving thin film transistor,
A switch element for controlling the potential of the second electrode of the storage capacitor;
A semiconductor device comprising:
各画素は、少なくとも、
被駆動素子と、
選択信号をゲートに受けて動作し、データ信号を取り込むスイッチング用薄膜トランジスタと、
駆動電源にドレインが接続され、前記被駆動素子にソースが接続され、前記スイッチング用薄膜トランジスタから供給されるデータ信号をゲートに受けて、前記駆動電源から前記被駆動素子に供給する電力を制御する素子駆動用薄膜トランジスタと、
第1電極が前記スイッチング用薄膜トランジスタと前記素子駆動用薄膜トランジスタの前記ゲートとに接続され、第2電極が前記素子駆動用薄膜トランジスタのソースと前記被駆動素子との間に接続され、前記データ信号に応じて前記素子駆動用薄膜トランジスタのゲートソース間電圧を保持する保持容量と、
前記保持容量の第2電極の電位を制御するためのスイッチ素子と、
を有することを特徴とする表示装置。An active matrix display device comprising a plurality of pixels arranged in a matrix,
Each pixel is at least
A driven element;
A switching thin film transistor that operates by receiving a selection signal at the gate and takes in a data signal;
An element having a drain connected to a driving power supply, a source connected to the driven element, receiving a data signal supplied from the switching thin film transistor at a gate, and controlling power supplied from the driving power supply to the driven element A driving thin film transistor;
A first electrode is connected to the switching thin film transistor and the gate of the element driving thin film transistor, and a second electrode is connected between the source of the element driving thin film transistor and the driven element, and according to the data signal Holding capacitance for holding the gate-source voltage of the element driving thin film transistor,
A switch element for controlling the potential of the second electrode of the storage capacitor;
A display device comprising:
前記素子駆動用薄膜トランジスタは、nチャネル型薄膜トランジスタであることを特徴とする表示装置。The display device according to claim 2 ,
The display device , wherein the element driving thin film transistor is an n-channel thin film transistor.
前記nチャネル型の素子駆動用薄膜トランジスタは、チャネル領域と高濃度不純物注入したソース領域およびドレイン領域との間に低濃度不純物注入したLD領域を有することを特徴とする表示装置。The display device according to claim 3,
The n-channel element driving thin film transistor, it has a low concentration impurity implanted LD region display device comprising between a source region and a drain region and the channel region and the high concentration impurity implantation.
前記nチャネル型の素子駆動用薄膜トランジスタのLD領域は、少なくとも周辺回路におけるnチャネル薄膜トランジスタのLD領域よりも大きく設定されていることを特徴とする表示装置。The display device according to claim 4,
The display device according to claim 1, wherein the LD region of the n-channel element driving thin film transistor is set larger than at least the LD region of the n-channel thin film transistor in the peripheral circuit.
前記被駆動素子は、エレクトロルミネッセンス素子であることを特徴とする表示装置。The display device according to any one of claims 2 to 5,
The display device , wherein the driven element is an electroluminescence element.
前記スイッチ素子は、前記スイッチング用薄膜トランジスタのオンオフに応じて前記保持容量の第2電極の電位を制御することを特徴とする表示装置。The display device according to any one of claims 2 to 6,
The display device , wherein the switch element controls a potential of the second electrode of the storage capacitor in accordance with on / off of the switching thin film transistor.
前記スイッチ素子によって、前記スイッチング用薄膜トランジスタのオン動作時に前記保持容量の第2電極が固定電位に制御されることを特徴とする表示装置。The display device according to claim 7,
The display device , wherein the switching element controls the second electrode of the storage capacitor to a fixed potential when the switching thin film transistor is turned on.
前記スイッチ素子によって、
前記スイッチング用薄膜トランジスタのオン動作より前から前記保持容量の第2電極が固定電位に制御され、
前記スイッチング用薄膜トランジスタがオフした後に、前記保持容量の第2電極に対する電位制御を停止することを特徴とする表示装置。The display device according to claim 7,
By the switch element,
The second electrode of the storage capacitor is controlled to a fixed potential before the on-operation of the switching thin film transistor,
Display the switching thin film transistor is on after turning off, characterized in that it stops the electric potential control for the second electrode of the storage capacitor.
前記スイッチ素子は、薄膜トランジスタであり、所定のリセット信号又は前記スイッチング用薄膜トランジスタに供給される選択信号に応じて、前記保持容量の第2電極の電位を制御することを特徴とする表示装置。The display device according to claim 7,
The display device according to claim 1, wherein the switch element is a thin film transistor, and controls the potential of the second electrode of the storage capacitor in accordance with a predetermined reset signal or a selection signal supplied to the switching thin film transistor.
前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、所定タイミングで前記被駆動素子に蓄積された電荷を放電させるために用いられることを特徴とする表示装置。The display device according to any one of claims 2 to 10,
The display device , wherein the switch element is connected to a source of the element driving thin film transistor, and is used for discharging electric charges accumulated in the driven element at a predetermined timing.
前記スイッチ素子は、前記素子駆動用薄膜トランジスタのソースに接続されており、前記被駆動素子に接続された前記素子駆動用薄膜トランジスタのソース電位又は電流の測定に用いられることを特徴とする表示装置。The display device according to any one of claims 2 to 11,
The display device , wherein the switch element is connected to a source of the element driving thin film transistor and is used for measuring a source potential or a current of the element driving thin film transistor connected to the driven element.
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