JP4050503B2 - Display device - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、表示装置に係り、特に、アクティブマトリクス方式の有機エレクトロルミネッセンスディスプレイの構造に関する。 The present invention relates to a display device, and more particularly to a structure of an organic electroluminescent display of an active matrix type.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
アクティブマトリクス駆動の有機エレクトロルミネッセンスディスプレイ(以下、AMOLEDと記す)は従来の液晶ディスプレイの次の世代のフラットパネルディスプレイとして期待されている。 Active matrix driving organic electroluminescent display (hereinafter, referred to as AMOLED) is expected as a flat panel display of next generation of conventional liquid crystal displays.
従来、AMOLEDの画素駆動回路としては、特開2000−163014号公報(第1の従来技術)に開示されているような、有機エレクトロルミネッセンス素子(以下、単に、EL素子という。)に電流を供給するための駆動用の薄膜トランジスタ(以下、EL駆動TFTという)と、EL駆動TFTのゲート電極に接続され、映像信号電圧を保持する保持コンデンサと、前記保持コンデンサに映像信号電圧を供給するためのスイッチ用の薄膜トランジスタ(以下、スイッチTFTという)とからなる2トランジスタ構成の回路がもっとも基本的な画素回路として知られている。 Conventionally, as the pixel drive circuit of the AMOLED, as disclosed in JP 2000-163014 (first prior art), an organic electroluminescence device (hereinafter, simply referred to as an EL element.) Supplying a current to thin film transistor for driving for (hereinafter, referred to as an EL driving TFT) and is connected to the gate electrode of the EL driving TFT, a switch for supplying a holding capacitor which holds an image signal voltage, an image signal voltage to said holding capacitor the thin film transistor of use (hereinafter, referred to as switching TFT) circuits for 2-transistor structure consisting of a is known as the most basic pixel circuits.
この2トランジスタ構成の基本画素回路の大きな問題として、EL駆動TFTを構成する半導体薄膜(通常は、多結晶シリコン膜が使用される)の結晶性の場所毎のばらつきにより、EL駆動TFTのしきい値電圧(Vth)や移動度(μ)が画素毎にばらつくために生じる画像の不均一性がある。 A major problem in the basic pixel circuit of the two-transistor configuration (usually, a polycrystalline silicon film is used) semiconductor thin film constituting the EL driving TFT by variations among locations crystalline, sill EL driving TFT value voltage (Vth) and the mobility (mu) there is non-uniformity of images caused to vary for each pixel.
しきい値電圧や移動度のばらつきは、そのまま、EL素子の駆動電流値のばらつきとなるため、発光強度がばらつき、表示上では微細なムラとなってみえることになる。 Variations in threshold voltage and mobility, as it is, since the variation of the driving current value of the EL element, emission intensity variations, so that the look becomes fine unevenness on the display. このような表示ムラは駆動電流値が小さい中間調表示時に特に問題となる。 Such display unevenness is especially problematic when the small half tone display driving current value.
【0003】 [0003]
このようなEL駆動TFTの特性のばらつきによる表示不均一を抑制するために、いくつかの手法が考えられている。 To suppress the display non-uniformity due to variations in characteristics of the EL driving TFT, several approaches have been considered.
例えば、特開平11−219133号公報には、EL駆動TFTのチャネル長およびチャネル幅を、EL駆動TFTを構成する多結晶シリコンの平均的な結晶粒径より十分大きくすることにより、駆動電流値のばらつきを抑制する方法が開示されている。 For example, JP-A-11-219133, the channel length and channel width of the EL driving TFT, by sufficiently larger than the average grain size of the polycrystalline silicon constituting the EL driving TFT, the driving current value method of suppressing the variation is disclosed. (以下、第2の従来技術という) (Hereinafter, referred to as second prior art)
また、特開2000−3305027号公報には、EL駆動TFTを、完全にオフか、または完全にオン状態とする2値スイッチとして駆動し、画像の階調表示は発光の時間幅を変えることにより表示する、所謂パルス幅変調による駆動法が開示されている。 Further, JP-A-2000-3305027, an EL driving TFT, completely off or completely driven as a binary switch to the on state, the gradation display of an image by changing the time width of the emission Show driving method is disclosed by the so-called pulse width modulation. (以下、第3の従来技術という) (Hereinafter, referred to as third prior art)
また、特開平11−73158号公報には、単位画素内に複数の発光面積の異なる複数のEL素子を設け、これら複数のEL素子の各々にEL駆動TFTを接続し、EL駆動TFTを、完全にオフかまたは完全にオン状態とする2値スイッチとして駆動して、階調表示を発光面積を変化させることで表示する面積階調方式が開示されている。 JP-A-11-73158, provided different EL elements of the plurality of light emitting area in the unit pixel, connect the EL driving TFT in each of the plurality of EL elements, the EL driving TFT, complete to be driven as a binary switch to off or fully on, the area gray scale method to be displayed by changing a light emitting area gray scale display is disclosed. (以下、第4の従来技術という) (Hereinafter, referred to as fourth prior art)
【0004】 [0004]
また、USP6229506B1には、画素内に4個のTFTを設け、EL駆動TFTのしきい値電圧のばらつきをキャンセルするような回路を構成して、駆動電流のばらつきを低減する方法が開示されている。 Further, the USP6229506B1, provided four TFT in the pixel, and a circuit for canceling a variation in the threshold voltage of the EL driving TFT, a method of reducing the variation of the drive current is disclosed . (以下、第5の従来技術という) (Hereinafter, referred to as fifth prior art)
また、特開平8−129359号公報には、各々の画素内で1個のEL素子に対し、複数の階調電流に対応した異なる電流駆動能力を持つ複数のEL駆動TFTを並列に接続し、EL駆動TFTを、完全にオフかまたは完全にオン状態とする2値スイッチとして駆動して、階調表示を複数のEL駆動TFTから供給される階調電流により制御する方法が開示されている。 JP-A-8-129359, and connect to one of the EL element in each pixel, a plurality of EL driving TFT having different current drive capability corresponding to a plurality of gradation current in parallel, the EL driving TFT, fully driven as a binary switch to off or fully on, a method of control is disclosed by the gradation current supplied gradation display from a plurality of EL driving TFT. (以下、第6の従来技術という) (Hereinafter, referred to as a sixth prior art)
また、特開2000−221903号公報には、画素内に2個のEL駆動TFTを並列に設け、EL駆動TFTのしきい値電圧のばらつきを小さくして、駆動電流のばらつきを低減する方法が開示されている。 Further, JP 2000-221903, a method of providing the two EL driving TFT in parallel in the pixel, by reducing the variation in the threshold voltage of the EL driving TFT, to reduce variations in driving current It has been disclosed. (以下、第7の従来技術という) (Hereinafter, referred to as a seventh prior art)
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、前述した従来技術には以下のような問題点がある。 However, there are the following problems in the prior art described above.
第2の従来技術は、場所による多結晶シリコンの結晶性のばらつきを、TFTサイズを大きくすることにより、平均化しようとするものである。 The second prior art, the variation of the crystal of the polycrystalline silicon by location, by increasing the TFT size, it is intended to averaging. しかしながら、TFTサイズを大きくしても画素のピッチより大きくすることは不可能である。 However, it is not possible to be larger than the pitch of the pixels also by increasing the TFT size.
よって、各々の画素を構成するEL素子を駆動するEL駆動TFTの大きさは当該画素のエリア内に制限され、また、多結晶シリコン膜の結晶性は場所によってばらつくのであるから、ある着目した画素内のEL駆動TFTの特性と、これに隣接する画素内のEL駆動TFTの特性の間のばらつきは補償できない。 Thus, the pixel size of the EL driving TFT for driving the EL element constituting each pixel is limited to the area of ​​the pixel, also the crystallinity of the polycrystalline silicon film because it is from varying depending on the location, which is in focus and characteristic of the EL driving TFT in the inner, the variation between the characteristics of the EL driving TFT in the pixel adjacent thereto can not be compensated.
TFTサイズを大きくすることにより平均化できるのはあくまで、TFTサイズ内の結晶のばらつきだけであることに注意する必要がある。 Only can be averaged by increasing the TFT size, it is necessary to note that only the variation of the crystal in the TFT size. したがって、前述の第2の従来技術では、十分均一な表示特性を得ることは困難である。 Therefore, the second prior art described above, it is difficult to obtain sufficiently uniform display characteristics.
【0006】 [0006]
第3の従来技術による画像表示の均一化効果については、既に実証されており、パルス幅変調駆動はAMOLEDの駆動法として有力な方法の一つではある。 For uniform effect of the image display according to the third prior art, have already been demonstrated, a pulse width modulated drive is at one of the effective method as a driving method of the AMOLED.
しかしながら、この駆動方法の本質的問題として、階調表示を時間軸上で展開した発光パルスで行うため、擬似輪郭と呼ばれる動画を表示した際の画像のにじみが知られている。 However, as an essential problem with this driving method, in order to perform the light emitting pulses expand gradation display on the time axis, bleeding of an image when displaying a moving image, called a pseudo contour is known.
また、デジタル階調に対応した短い信号パルスを処理する必要があることから、駆動回路の動作周波数が高くなり、回路の消費電力が大きくなるのも問題である。 Further, since it is necessary to process the short signal pulses corresponding to the digital gray scale, the operating frequency of the drive circuit is increased, it is also problematic power consumption of the circuit increases.
また、通常は簡単な回路ですむ垂直側走査回路が複雑になり回路面積が増大することも問題である。 Moreover, usually also a problem vertical side scanning circuit which requires a simple circuit increases the circuit area becomes complex.
第4の従来技術は、画像表示の均一化については効果が大きいが、単位画素内にデジタル階調に対応した面積を持つEL素子を形成し、かつ、その各々に対応するEL駆動TFTを形成する必要があることから、多階調化が困難である。 A fourth prior art, but is very effective for the uniformity of the image display to form an EL element having an area corresponding to the digital gray scale in the unit pixel, and forming an EL driving TFT corresponding to each since it needs to be there, multi-level gray scale is difficult.
また通常、EL素子は、動作時間と共に発光面積が縮小することが知られているが、発光面積が異なるEL素子を用いると、時間とともに、階調の下位ビットに対応する面積の小さなEL素子から順に劣化していくため、時間とともに正常な階調が困難になるという問題もある。 Also typically, the EL element is emitting area with operation time is known to be reduced, the use of EL elements emitting different areas, with time, the small EL element area corresponding to the lower bits of the gradation since grow worse in order, there is also a problem that a normal tone over time is difficult.
【0007】 [0007]
第5の従来技術は、EL駆動TFTのしきい値電圧のキャンセルする回路を設けるために、従来の2トランジスタ構成では不必要な配線が必要となり、開口率低下、製造歩留まり低下が問題となる。 The fifth prior art, in order to provide a circuit for canceling the threshold voltage of the EL driving TFT, the conventional 2-transistor configuration requires unnecessary wiring, lowering the aperture ratio, the manufacturing yield decreases becomes a problem.
また、キャンセルできるのは、しきい値電圧のばらつきだけであり、移動度のばらつきはそのまま残る。 Moreover, it can be canceled, only variations in threshold voltage, mobility variations remain intact. このため、十分な駆動電流の均一化効果が得られないという問題がある。 Therefore, there is a problem that uniform effect of sufficient drive current is obtained.
第6の従来技術は、デジタル階調に対応させた電流駆動能力を持つEL駆動TFTを複数並列に接続するが、これら複数のEL駆動TFTの特性がばらつくと、正常な階調表示が困難となることはあきらかである。 Prior art sixth is connected to EL driving TFT having a current driving capability to correspond to the digital gradation multiple parallel, the characteristics of the plurality of EL driving TFT varies, difficult normal gradation display It made it is clear. また、この方法でも前記複数のEL駆動TFTは1個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。 Further, since the plurality of EL driving TFT in this way is to form in one pixel, no effect for the display variation reduced between a plurality of pixels.
第7の従来技術は、並列接続される2つのEL駆動TFTのうち、片方のEL駆動TFTの特性が変動した場合は、駆動電流のばらつきを低減できるが、2つのEL駆動TFTの特性がともに変動した場合には、駆動電流のばらつきを低減することはできず、しかも、この2つのEL駆動TFTは1個の画素内に形成するのであるから、複数の画素間の表示ばらつき低減に対しては全く効果がない。 Prior art 7, of the two EL driving TFT connected in parallel, if the characteristics of one of the EL driving TFT is changed, can reduce variations in driving current, the characteristics of two EL driving TFT is both when fluctuations, can not be reduced variations in the drive current, moreover, since the two EL driving TFT is to form in one pixel, the display unevenness reduced between a plurality of pixels there is no no effect.
【0008】 [0008]
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、駆動薄膜トランジスタの特性のバラツキに起因する、複数の画素間での表示ばらつきを低減し、ムラのない均一な表示を得ることが可能となる技術を提供することにある。 The present invention has the been made to the prior art solving the problems of technology, object of the present invention is a display device, due to variations in characteristics of the driving TFT, a display variation among a plurality of pixels reduced, it is to provide a technique which makes it possible to obtain a uniform display without unevenness.
また、本発明の他の目的は、表示装置において、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる技術を提供することにある。 Another object of the present invention is a display device to provide a it is possible to reduce power consumption and voltage drop due to the resistance of the lead wiring of the cathode electrode technology.
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【0009】 [0009]
【課題を解決するための手段】 In order to solve the problems]
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.
即ち、本発明は、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のEL駆動TFTを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給するとともに、前記複数のEL駆動TFTを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置したことを特徴とする。 That is, the present invention provides to a current driven type light emitting element arranged in each pixel region, by connecting a plurality of EL driving TFT in parallel, a current from a plurality of current supply lines to the current-driven light emitting element together, the plurality of EL driving TFT in a plurality of pixel regions, characterized by being arranged at intervals corresponding to the pitch of approximately pixel.
複数のEL駆動TFTを並列に接続することにより、これら複数のEL駆動TFT間のしきい値電圧や移動度のばらつきに起因する駆動電流のばらつきを平均化することができる。 By connecting a plurality of EL driving TFT in parallel, it is possible to average the variation in the driving current due to variations in the threshold voltage and mobility between the plurality of EL driving TFT. しかしながら、単に、EL駆動TFTを複数として並列にするだけでは、ある画素に対応するEL駆動TFTと、例えば、これに隣接する画素の駆動電流のばらつきが平均化される保証はない。 However, simply only to parallel EL driving TFT as a plurality, and EL driving TFT corresponding to a pixel, for example, is no guarantee that variations in the driving current of the pixel adjacent thereto are averaged.
表示の不均一は、複数の画素のEL駆動TFTの駆動電流のばらつきによるが、これはTFTを構成する半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因する。 Nonuniformity of display, depending on the variation of the driving current of the EL driving TFT of a plurality of pixels, which is due to the spatial variation in the quality of the crystal and the insulating film of the semiconductor film constituting the TFT.
【0010】 [0010]
EL駆動TFTは、画素の配列ピッチと同じ間隔で規則的に配置されているから、駆動電流のばらつきは、画素の配列ピッチのスケールでの半導体膜の結晶性や絶縁膜の膜質の空間的なばらつきに起因するものと考えてよい。 EL driving TFT, since are regularly arranged at the same intervals as the array pitch of the pixels, the variation of the drive current, spatial the quality of the crystal and the insulating film of the semiconductor film in the scale of the array pitch of the pixels it may be considered to be due to variation.
このようなばらつきを平均化するためには、前記複数のEL駆動TFTを画素の配列ピッチで空間的に分散させて配置することが有効である。 In order to average such variations, it is effective to arrange the plurality of EL driving TFT spatially dispersed array pitch of the pixels.
よって、各々の画素領域内に配置された電流駆動型発光素子に対し、複数のEL駆動TFTを並列に接続し、複数の電流供給線から前記電流駆動発光素子に電流を供給する構成とし、かつ、前記複数のEL駆動TFTを複数の画素領域内に、ほぼ画素のピッチに対応する間隔で配置することで、各々の画素に対応する電流駆動型発光素子に供給する駆動電流のばらつきを低減でき、表示を均一化することが可能となる。 Therefore, with respect to the current-driven light-emitting elements arranged in each pixel region, by connecting a plurality of EL driving TFT in parallel, a structure for supplying a current from a plurality of current supply lines to the current-driven light emitting element, and the multiple EL driving TFT multiple pixel regions, substantially by arranging at intervals corresponding to the pitch of the pixels, can reduce the variation of the current-driven light-emitting elements for supplying driving current corresponding to each of the pixels , it is possible to uniform the display.
前記空間的に分布させて配置した複数のEL駆動TFTによる平均化の効果は、並列接続するTFTの数が多いほど大きくなる。 Averaging effect by a plurality of EL driving TFT disposed said spatially distributed is larger as the number of TFT connected in parallel.
理論的には、駆動電流のばらつきの大きさは、並列数をNとすると、√Nに反比例してNの増大とともに小さくなることが予測される。 Theoretically, the variation of the magnitude of the drive current when the parallel number is N, it is expected that smaller with increasing N in inverse proportion to √N. 画素のサイズは限られていることから、現状の薄膜トランジスタ(TFT)の微細加工ルールでは、N=2〜12程度が現実的な値である。 Since it was limited pixel size, the fine processing rules of the current thin-film transistor (TFT), about N = 2 to 12 is realistic value.
【0011】 [0011]
また、画素内のTFT数が多くなると、発光に寄与するEL素子の面積を確保することが困難になる。 Further, when the greater the TFT number of the pixels, it is difficult to secure the area contributing EL elements emit light.
本発明では、EL駆動TFTの少なくとも一部を覆うように反射層を設け、この反射層上に電流駆動型発光素子を形成することにより、開口率を向上させる。 In the present invention, the reflective layer so as to cover at least a part of the EL driving TFT provided by forming a current-driven light-emitting element in the reflective layer, to improve the aperture ratio.
また、各々の画素領域内に配置された電流駆動型発光素子のカソード電極の引き出し配線には、全画素の発光素子からの電流が流れるため、引き出し配線の低抵抗化は重要である。 Further, the lead wiring of the cathode electrode of the current-driven light-emitting elements arranged in each pixel region, the current from the light emitting element of all the pixels flow, resistance of the extraction wiring is important.
本発明では、複数の電流駆動型発光素子のカソード電極と電気的に接続される引き出し配線の、外部接続端子部からコンタクトエリアまでの配線長さを短くして、この引き出し配線の抵抗による電圧降下と電力消費を最小化する。 In the present invention, the lead-out wiring which is electrically the cathode electrode of the plurality of current-driven light emitting element connected, by shortening the length of the wiring from the external connection terminal portion to the contact area, a voltage drop due to the resistance of the lead wire and to minimize power consumption.
具体的な例は以下の実施の形態に示す。 Specific examples are shown in the following embodiments.
【0012】 [0012]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照して本発明の実施の形態を詳細に説明する。 Hereinafter, the embodiments of the present invention will be described in detail with reference to the accompanying drawings.
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 In all the drawings for explaining the embodiments, parts having identical functions are given same symbols and their repeated explanation is omitted.
[実施の形態1] [Embodiment 1]
図1は、本発明の実施の形態1の表示装置の画素の等価回路を示す回路図であり、図2は、本発明の実施の形態1の表示装置の画素配置を示す平面図である。 Figure 1 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a first embodiment of the present invention, FIG. 2 is a plan view showing a pixel arrangement of the display device of the first embodiment of the present invention.
本発明に係る自発光型表示装置では、各画素の有機エレクトロルミネッセンス素子(以下、単に、EL素子という。)は、異なる画素領域に設けた3つの駆動用の薄膜トランジスタ(以下、EL駆動TFTという)によって駆動される。 In the self-luminous display device according to the present invention, the organic electroluminescence element of each pixel (hereinafter, simply. Referred to as an EL element), three were provided in different pixel regions of the thin film transistors for driving (hereinafter, referred to as an EL driving TFT) It is driven by.
本実施の形態1では、各々のEL駆動TFTを、当該画素と、その右隣と、さらにその右隣の画素内に配置したものである。 In the first embodiment, each of the EL driving TFT, and the pixel, and the right side, in which was further disposed in the pixel on the right side.
図1では、TFTマトリックスの一部である走査信号配線電極(Gm,G(m+1))と、映像信号配線電極(Dn〜D(n+3))、アノード電流供給配線電極(A(n-1)〜A(n+2))で囲まれた3個の画素領域を示している。 In Figure 1, the scan signal wiring electrodes which are part of the TFT matrix and (Gm, G (m + 1)), the video signal wiring electrodes (Dn~D (n + 3)), an anode current supply wiring electrodes (A ( n-1) ~A (n + 2)) shows three pixel areas surrounded by.
【0013】 [0013]
m行n列目の画素は、走査信号配線電極(Gm,G(m+1))と、映像信号配線電極Dnとアノード電流供給配線電極Anで囲まれた領域で定義される。 m rows and n-th column pixels, the scan signal wiring electrodes and (Gm, G (m + 1)), is defined by the region surrounded by the video signal wiring electrode Dn and the anode current supply wiring electrode An.
各画素内部には、スイッチ用の薄膜トランジスタ(以下、スイッチTFTという。)(Qs(m,n))と、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))と、電荷蓄積容量Cst(m,n)とが形成される。 Inside each pixel, the thin film transistor for switching (hereinafter. Referred to switch TFT) (Qs (m, n)) and, three EL driving TFT (Qd1 (m, n), Qd2 (m, n), Qd3 (m, n) and), the charge storage capacitor Cst (m, n) and are formed.
EL駆動TFT(Qd1(m,n))のドレイン電極には、EL接続配線電極15を介してEL素子OLED(m,n)のアノード電極が接続されている。 The drain electrode of the EL driving TFT (Qd1 (m, n)), an anode electrode of the EL element OLED (m, n) is connected via the EL connection wiring electrodes 15.
m行n列目の画素に属するEL素子OLED(m,n)は、当該画素内のEL駆動TFT(Qd1(m,n))だけでなく、隣接のm行(n+1)列画素内に形成されたEL駆動TFT(Qd2(m,n+1))、並びに、m行(n+2)列画素内に形成されたEL駆動TFT(Qd3(m,n+2))が並列に接続され、3本のアノード電流供給配線電極(An,A(n+1),A(n+2))から電流が供給されるように接続されている。 EL element OLED belonging to m rows and n-th column of the pixel (m, n) is not only EL driving TFT in the pixel (Qd1 (m, n)), adjoining the m rows (n + 1) formed in columns in the pixel been EL driving TFT (Qd2 (m, n + 1)), and, m rows (n + 2) are formed in columns in the pixel has EL driving TFT (Qd3 (m, n + 2)) are connected in parallel, 3 anode current supply wiring electrode of the (An, a (n + 1), a (n + 2)) currents from is connected to be supplied.
前記並列に接続された3個のEL駆動TFTのゲート配線電極14は、すべて、m行n列目の画素のスイッチTFT(Qs(m,n))のドレイン電極に接続配線電極12を介して接続されている。 The gate line electrode 14 of the connected three EL driving TFT in parallel, all via the connection wiring electrode 12 to the drain electrode of the m-th row and n-th column of the pixel switch TFT (Qs (m, n)) It is connected.
また、前記3個のEL駆動TFTのゲート電極ノードと、アノード電流供給配線電極(A(n+2))の間に電荷蓄積容量Cst(m,n+2)が形成されており、前記ゲート配線電極14の電圧を一定期間保持できるようになっている。 Further, the gate electrode node of the three EL driving TFT, the charge storage capacitor Cst (m, n + 2) is formed between the anode current supply wiring electrodes (A (n + 2)), the gate a voltage of the wiring electrode 14 is made to be maintained for a predetermined period.
【0014】 [0014]
本実施の形態では、走査信号配線電極Gが順次走査され、Hレベルとなった走査信号配線電極Gが接続されるスイッチTFT(Qs)がオンとなる。 In this embodiment, the scanning signal wiring electrodes G are sequentially scanned, the switch TFT (Qs) is turned on to the scan signal wiring electrodes G became H level is connected. これにより、スイッチTFT(Qs)を介して、映像信号配線電極Dnから映像信号電圧が電荷蓄積容量Cstに供給され、電荷蓄積容量Cstに保持される。 Thus, through the switch TFT (Qs), a video signal voltage from the video signal wiring electrode Dn is supplied to the charge storage capacitor Cst, it is held in the charge storage capacitor Cst.
この電荷蓄積容量Cstに保持された映像信号電圧に基づき、各EL駆動TFT(Qd1,Qd2,Qd3)が、1フレームの間、電荷蓄積容量Cstに保持された映像信号電圧に対応する電流をEL素子OLEDに供給する。 Based on the image signal voltage held in the charge storage capacitor Cst, the EL driving TFT (Qd1, Qd2, Qd3) is for one frame, EL the current corresponding to the image signal voltage held in the charge storage capacitor Cst element is supplied to the OLED.
これにより、EL素子OLEDが発光し、画像が表示される。 Accordingly, EL device OLED emits light, an image is displayed.
なお、本実施の形態では、各EL駆動TFT(Qd1,Qd2,Qd3)に供給される電流は、単一のEL駆動TFTにより供給される電流とほぼ同じなるように、ゲート長、チャネル長さ、チャネル幅が設定されている。 In this embodiment, the current supplied to the EL driving TFT (Qd1, Qd2, Qd3) is about the same so as a current supplied by a single EL driving TFT, a gate length, the channel length , the channel width is set.
本実施の形態では、各EL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))はダブルゲート構造とし、各々のゲート長を10μm、トータルチャネル長20μm、チャネル幅を4μmとした。 In this embodiment, the EL driving TFT (Qd1 (m, n), Qd2 (m, n), Qd3 (m, n)) is a double gate structure, 10 [mu] m each gate length of, total channel length 20 [mu] m, the channel width is 4μm.
【0015】 [0015]
EL駆動TFT(Qd2(m,n+1))、およびEL駆動TFT(Qd3(m,n+2))から、EL素子OLED(m,n)への電流供給は、各EL駆動TFTのソース電極、ドレイン電極を構成するp+型半導体層をそのまま延長し配線として用いることにより行なわれる。 EL driving TFT (Qd2 (m, n + 1)), and the EL driving TFT (Qd3 (m, n + 2)), the current supply to the EL element OLED (m, n), the source of each EL driver TFT electrode, is carried out by using directly as an extension wire the p + -type semiconductor layer constituting the drain electrode.
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。 This structure generates the formation of extra contact through hole is improved area efficiency because unnecessary, the aperture ratio is improved as a result.
m行n列目の画素に再度着目すると、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))の内、EL駆動TFT(Qd2(m,n))は、m行(n−1)列目の画素のEL素子OLED(m,n-1)を駆動するために、またEL駆動TFT(Qd3(m,n))は、m行(n−2)列目の画素のEL素子OLED(m,n-2)を駆動するために設けられている。 When paying attention again to the m th row and the n-th column of pixels, three EL driving TFT (Qd1 (m, n), Qd2 (m, n), Qd3 (m, n)) of the, EL driving TFT (Qd2 (m , n)) is, m rows (n-1) th column of the EL element OLED (m pixels, in order to drive the n-1), also EL driving TFT (Qd3 (m, n)) is, m rows (n-2) are provided for driving the EL element OLED th column of the pixel (m, n-2).
また、電荷蓄積容量Cst(m,n)はEL駆動TFT(Qd3(m,n))のゲート電極ノードの電位を保持するために設けられている。 The charge storage capacitor Cst (m, n) are provided to hold the potential of the gate electrode node of the EL driving TFT (Qd3 (m, n)).
EL素子は、前記EL接続配線電極15にコンタクトスルーホールを介して接続されたITO電極(EL素子のアノード電極)13上に、有機絶縁膜23に形成された開口部を介して形成される。 EL element 13 on (the anode electrode of the EL element) connected ITO electrode through the contact through hole in the EL connection wiring electrodes 15 are formed through an opening formed in the organic insulating film 23.
【0016】 [0016]
本実施の形態1の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体を示す回路図を図3に示す。 The circuit diagram of the entire display portion including the equivalent circuit and a driving circuit of the matrix display section of the display device of the first embodiment shown in FIG.
図3に示すように、マトリクス表示部は、G1〜G600からなる600本の走査信号配線電極と、D1R〜D800R,D1G〜D800G,D1B〜D800Bからなる2400本の映像信号配線電極、およびA1R〜A800R,A1G〜A800G,A1B〜A800Bの2400本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素から構成される。 As shown in FIG. 3, the matrix display unit, 600 of the scan signal wiring electrodes made of G1~G600, D1R~D800R, D1G~D800G, 2400 pieces of the data signal wiring electrodes made of D1B~D800B, and A1R~ A800R, A1G~A800G, and 2400 anode current supply wiring electrodes of A1B~A800B, composed of pixels provided in a region of these cross.
前記マトリクス表示部は、垂直走査回路VDRVと、映像信号回路HDRVによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡(ショート)され、外部電源に接続されている。 Said matrix display unit, a vertical scanning circuit VDRV, is driven by the video signal circuit HDRV, anode current supply wiring electrode disposed in each pixel is short-circuited outside the pixel region, it is connected to an external power source .
本実施の形態では、EL駆動TFTを、当該画素と、その右隣の画素と、さらにその右隣の画素内に配置したため、最右端の画素列の外側に2列のダミーの画素領域が設けられる。 In this embodiment, an EL driving TFT, and the pixel, and the pixel on the right side, to further arranged in the pixel on the right side, the dummy pixel region of the two rows outside the rightmost pixel column provided It is.
【0017】 [0017]
そして、最右端の画素列の外側の2列のダミーの画素に対応する2つのアノード電流供給配線電極(A02,A03)も設けられる。 Then, the two anode current supply wiring electrodes corresponding to the dummy pixels of two rows of outer rightmost pixel columns (A02, A03) is also provided.
このようにすることにより、最右端の画素に対しても、3本のアノード電流供給配線電極から、3個のEL駆動TFTを介して規定の電流を供給することが可能となる。 By doing so, even for the pixels of the rightmost, the three anode current supply wiring electrodes, it is possible to supply a specified current through the three EL driving TFT.
ここで、図3に示すように、3個のEL駆動TFTが配置される、3個の画素は、EL駆動TFTを製造する際に使用されるレーザのレーザスキャン方向と、同一方向に配置される画素である。 Here, as shown in FIG. 3, are arranged three EL driving TFT, three pixels, the laser scanning direction of the laser used in making the EL driving TFT, they are arranged in the same direction it is a pixel that.
このように、EL駆動TFTを複数の画素領域に分散させて配置し、それらを並列接続して、1個のEL素子を駆動することで、EL駆動TFTの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。 Thus, placed by dispersing EL driving TFT in the pixel areas, they are connected in parallel, by driving one of the EL element, since the current of the EL driving TFT are averaged, pixel can reduce variations in the driving current between, it is possible to improve the uniformity of the display.
また、1個のEL素子に対して、3本のアノード電流供給配線電極から3個のEL駆動TFTを介して同時に電流を供給することから、アノード電流供給配線電極の断線やEL駆動TFTのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。 Further, for one EL element, opened from supplying current simultaneously through the three EL driving TFT from three anode current supply wiring electrodes, the anode current supply wiring electrode breakage or the EL driving TFT because of its redundancy for display defects due to defective, there is an effect capable of improving the manufacturing yield.
【0018】 [0018]
[実施の形態2] [Embodiment 2]
図4は、本発明の実施の形態2の表示装置の画素の等価回路を示す回路図であり、図5は、本発明の実施の形態2の表示装置の画素配置を示す平面図である。 Figure 4 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a second embodiment of the present invention, FIG 5 is a plan view showing a pixel arrangement of the display device of the second embodiment of the present invention.
前述したように、本発明に係る自発光型表示装置では、各画素のEL素子は異なる画素領域に設けた3つのEL駆動TFTによって駆動される。 As described above, in the self-luminous display apparatus according to the present invention, EL elements of the pixels are driven by three EL driving TFT provided in different pixel regions.
本実施の形態では、各々のEL駆動TFTを、当該画素とその左右両隣の画素内に配置したものである。 In this embodiment, in which each of the EL driving TFT, and placed in the pixels of the left and right both sides with the pixel.
図4は、TFTマトリックスの一部である走査信号配線電極(Gm,G(m+1))と映像信号配線電極(D(n-1)〜D(n+2))、アノード電流供給配線電極(A(n-2)〜A(n+1))で囲まれた3個の画素領域を示している。 4, the scan signal wiring electrodes which are part of the TFT matrix (Gm, G (m + 1)) and the video signal wiring electrodes (D (n-1) ~D (n + 2)), an anode current supply wiring It shows three pixel areas surrounded by the electrodes (a (n-2) ~A (n + 1)).
m行n列目の画素は、走査信号配線電極(Gm,G(m+1))と、映像信号配線電極Dnとアノード電流供給配線電極Anで囲まれた領域で定義され、その内部には、スイッチTFT(Qs(m,n))と、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))と、電荷蓄積容量Cst(m,n)が形成される。 m rows and n-th column pixels, the scan signal wiring electrodes and (Gm, G (m + 1)), is defined in a region surrounded by the video signal wiring electrode Dn and the anode current supply wiring electrodes An, in its interior , a switch TFT (Qs (m, n)), 3 pieces of EL driving TFT and (Qd1 (m, n), Qd2 (m, n), Qd3 (m, n)), the charge storage capacitor Cst (m, n) is formed.
EL駆動TFT(Qd2(m,n))のドレイン電極には、EL接続配線電極15を介してEL素子OLED(m,n)のアノード電極が接続されている。 The drain electrode of the EL driving TFT (Qd2 (m, n)), an anode electrode of the EL element OLED (m, n) is connected via the EL connection wiring electrodes 15.
【0019】 [0019]
m行n列目の画素に属するEL素子OLED(m,n)は、当該画素内のEL駆動TFT(Qd2(m,n))だけでなく、隣接のm行(n+1)列画素内に形成されたEL駆動TFT(Qd3(m,n+1))、並びに、m行(n−1)列画素内に形成されたEL駆動TFT(Qd1(m,n-1))が並列に接続され、3本のアノード電流供給配線電極(A(n-1),An,A(n+1))から電流が供給されるように接続されている。 EL element OLED belonging to m rows and n-th column of the pixel (m, n) is not only EL driving TFT in the pixel (Qd2 (m, n)), adjoining the m rows (n + 1) formed in columns in the pixel been EL driving TFT (Qd3 (m, n + 1)), and, m rows (n-1) formed EL driving TFT to the column in the pixel (Qd1 (m, n-1)) are connected in parallel , three anode current supply wiring electrodes (a (n-1), An, a (n + 1)) is the current from being connected to supply.
前記並列に接続された3個のEL駆動TFTのゲート配線電極14は、全て、m行n列目の画素のスイッチTFT(Qs(m,n))のドレイン電極に接続配線電極12を介して接続されている。 The gate line electrode 14 of the connected three EL driving TFT in parallel, all via the connection wiring electrode 12 to the drain electrode of the m-th row and n-th column of the pixel switch TFT (Qs (m, n)) It is connected.
また、前記3個のEL駆動TFTのゲート電極ノードと、アノード電流供給配線電極A(n+1)の間に電荷蓄積容量Cst(m,n+1)が形成されており、前記ゲート配線電極14の電圧を一定期間保持できるようになっている。 Further, the gate electrode node of the three EL driving TFT, the charge storage capacitor Cst (m, n + 1) is formed between the anode current supply wiring electrodes A (n + 1), the gate line electrode 14 of the voltage has to be maintained for a predetermined period.
本実施の形態においても、各EL駆動TFT(Qd1,Qd2,Qd3)に供給される電流は、単一のEL駆動TFTにより供給される電流とほぼ同じになるように、ゲート長、チャネル長さ、チャネル幅が設定されている。 Also in this embodiment, the current supplied to the respective EL driving TFT (Qd1, Qd2, Qd3) is to be approximately the same as the current supplied by a single EL driving TFT, a gate length, the channel length , the channel width is set.
本実施の形態では、各EL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))はダブルゲート構造であり、各々のゲート長を10μm、トータルチャネル長20μm、チャネル幅を4μmとした。 In this embodiment, the EL driving TFT (Qd1 (m, n), Qd2 (m, n), Qd3 (m, n)) is a double gate structure, 10 [mu] m each gate length of, total channel length 20μm , and the channel width and 4μm.
【0020】 [0020]
EL駆動TFT(Qd1(m,n-1))、およびEL駆動TFT(Qd3(m,n+1))から、EL素子OLED(m,n)への電流供給は、各EL駆動TFTのソース電極、ドレイン電極を構成するp+型半導体層をそのまま延長し配線として用いることにより行なわれる。 EL driving TFT (Qd1 (m, n-1)), and the current supply from the EL driving TFT (Qd3 (m, n + 1)), the EL element OLED (m, n) is the source of the EL driving TFT electrode, is carried out by using directly as an extension wire the p + -type semiconductor layer constituting the drain electrode.
このような構成とすることで、余分なコンタクトスルーホールの形成が不要となるので面積効率が改善され、結果として開口率が向上する。 This structure generates the formation of extra contact through hole is improved area efficiency because unnecessary, the aperture ratio is improved as a result.
m行n列目の画素に再度着目すると、3個のEL駆動TFT(Qd1(m,n),Qd2(m,n),Qd3(m,n))の内、EL駆動TFT(Qd1(m,n))は、m行(n+1)列目の画素のEL素子OLED(m,n+1)を駆動するために、またEL駆動TFT(Qd3(m,n))は、m行(n−1)列目の画素のEL素子OLED(m,n-1)を駆動するために設けられている。 When paying attention again to the m th row and the n-th column of pixels, three EL driving TFT (Qd1 (m, n), Qd2 (m, n), Qd3 (m, n)) of the, EL driving TFT (Qd1 (m , n)) is, m rows (n + 1) EL element OLED (m th column of the pixel, n + 1) in order to drive and EL driving TFT (Qd3 (m, n)) is, m rows (n -1) is provided for driving the EL element OLED th column of the pixel (m, n-1).
また、電荷蓄積容量Cst(m,n)は、EL駆動TFT(Qd3(m,n))のゲート電極ノードの電位を保持するために設けられている。 The charge storage capacitor Cst (m, n) are provided to hold the potential of the gate electrode node of the EL driving TFT (Qd3 (m, n)).
EL素子は、前記EL接続配線電極15にコンタクトスルーホールを介して接続されたITO電極(EL素子のアノード電極)13上に、有機絶縁膜23に設けた開口部を介して形成される。 EL element 13 on (the anode electrode of the EL element) connected ITO electrode through the contact through hole in the EL connection wiring electrodes 15 are formed through an opening provided in the organic insulating film 23.
【0021】 [0021]
本実施の形態2の表示装置のマトリクス表示部の等価回路と駆動回路を含めた表示部全体の回路図を図6に示す。 The matrix display circuit diagram of the entire display portion including the equivalent circuit and a driving circuit of the display device of the second embodiment shown in FIG.
図6に示すように、マトリクス表示部はG1〜G600からなる600本の走査信号配線電極と、D1R〜D800R,D1G〜D800G,D1B〜D800Bからなる2400本の映像信号配線電極と、A1R〜A800R,A1G〜A800G,A1B〜、A800Bの2400本のアノード電流供給配線電極と、これらの交差する領域内に設けられた画素とから構成される。 As shown in FIG. 6, the matrix display unit and the 600 scanning signal wiring electrodes made of G1~G600, D1R~D800R, D1G~D800G, 2400 present a video signal wiring electrodes made of D1B~D800B, A1R~A800R consists A1G~A800G, A1B~, and 2400 anode current supply wiring electrode A800B, and pixels provided in a region of these cross.
前記マトリクス表示部は、垂直走査回路VDRVと映像信号回路HDRVによって駆動され、各画素に配置されるアノード電流供給配線電極は、画素領域外で短絡され、外部電源に接続されている。 It said matrix display unit is driven by the vertical scanning circuit VDRV and the video signal circuit HDRV, anode current supply wiring electrode disposed in each pixel is short-circuited outside the pixel region, is connected to an external power source.
本実施の形態では、EL駆動TFTを、当該画素と、その左右両隣に配置したため、最左端と最右端の画素列の両側にそれぞれ、ダミーの画素領域が設けられる。 In this embodiment, an EL driving TFT, and the pixel, because arranged on the left and right both sides, on both sides of the leftmost and rightmost pixel column, the dummy pixel region is provided.
そして、最左端と最右端の画素列の両側に形成されたダミーの画素に対応する2つのアノード電流供給配線電極(A00,A01)も設けられる。 Then, the two anode current supply wiring electrodes corresponding to the dummy pixels formed on both sides of the leftmost and rightmost pixel columns (A00, A01) is also provided.
このようにすることにより、左右両端の画素に対しても、3本のアノード電流供給配線電極から、3個のEL駆動TFTを介して規定の電流を供給することが可能となる。 By doing so, even for the pixels of the left and right ends, the three anode current supply wiring electrodes, it is possible to supply a specified current through the three EL driving TFT.
【0022】 [0022]
このようにEL駆動TFTを、複数の画素領域に分散させて配置し、それらを並列接続して1個のEL素子を駆動することで、EL駆動TFTの電流が平均化されるため、画素間の駆動電流のばらつきを低減でき、表示の均一性を向上させることが可能となる。 Thus the EL driving TFT, arranged dispersed into a plurality of pixel regions, they by driving one of the EL elements are connected in parallel, since the current of the EL driving TFT is averaged, between pixels of can reduce variation in the driving current, it is possible to improve the uniformity of the display.
また、1個のEL素子に対して3本のアノード電流供給配線電極から3個のEL駆動TFTを介して同時に電流を供給することから、アノード電流供給配線電極の断線やEL駆動TFTのオープン不良による表示欠陥に対して冗長性を有するため、製造歩留まりを向上できる効果もある。 Further, since the supplying current simultaneously through one of three EL driving TFT from three anode current supply wiring electrodes to the EL element, open disconnection or EL driving TFT in the anode current supply wiring electrode defective because of its redundancy for display defects due, there is an effect capable of improving the manufacturing yield.
本実施の形態では、並列させるEL駆動TFTの数を3とし、EL駆動TFTを当該画素とその左右両隣の画素内に配置した。 In this embodiment, the 3 number of EL driving TFT for parallel, the EL driving TFT is arranged in a pixel of the left and right both sides with the pixel.
前述の実施の形態と比較すると、両隣りのEL駆動TFT(Qd1(m,n-1))、およびEL駆動TFT(Qd3(m,n+1))から、EL素子OLED(m,n)へのp+型半導体層により構成される電流供給配線電極の長さをほぼ同じにできる。 Compared to the previous embodiments, both sides Rino EL driving TFT (Qd1 (m, n-1)), and EL driving TFT (Qd3 (m, n + 1)) from, EL element OLED (m, n) It can be about the same length of the composed current supply wiring electrode by the p + -type semiconductor layer to.
このことにより、アノード電流供給配線電極A(n-1)と、アノード電流供給配線電極A(n+1)からEL素子OLED(m,n)へ至る、EL駆動TFTおよびp+型半導体層による配線抵抗の和をほぼ同一にできる。 Thus, the anode current supply wiring electrodes A (n-1), extending from the anode current supply wiring electrodes A (n + 1) to the EL element OLED (m, n), the wiring by EL driving TFT and the p + -type semiconductor layer the sum of the resistance can be almost the same.
p+型半導体層配線の抵抗は、通常、EL駆動TFTのオン抵抗に比べて低く設計されるため、p+型半導体層配線抵抗のアンバランスは重大な問題にはならないが、配線長が長くなると誤差に成り得る。 Resistance of the p + -type semiconductor layer wiring is typically because it is designed lower than the on resistance of the EL driving TFT, but the imbalance of the p + -type semiconductor layer wiring resistance is not a significant problem, the wiring length becomes longer error It can become.
本実施の形態のように、EL駆動TFTを両隣の画素内に配置することにより、p+型半導体層配線抵抗のアンバランスによる誤差を最小化することができる。 As in this embodiment, by arranging the EL driving TFT in the pixel on both sides, it is possible to minimize the error due to unbalance of the p + -type semiconductor layer wiring resistance.
【0023】 [0023]
図7は、図5に示すX−X'切断線に沿って切断した断面構造を示す断面図である。 Figure 7 is a sectional view showing a section cut structure along X-X 'section line shown in FIG.
図7に示すように、厚さ0.5mm、歪み温度約670℃の無アルカリガラス基板1の上に、50nmのバッファSi 膜200と、100nmのバッファSiO 膜2が形成されている。 As shown in FIG. 7, a thickness of 0.5 mm, on a non-alkali glass substrate 1 of the strain temperature of about 670 ° C., and the buffer the Si 3 N 4 film 200 of 50 nm, the buffer SiO 2 film 2 of 100nm is formed there.
これらバッファ絶縁膜(200,2)は、ガラス基板1からのNa等の不純物の拡散を防止する役割を持つ。 These buffer insulating film (200,2) has a role of preventing diffusion of impurities such as Na from the glass substrate 1.
バッファSiO 膜2上には、電荷蓄積容量Cst(m,n)に対応する膜厚50nmの多結晶Si(以下、poly−Siと称す。)膜30が形成され、前記poly−Si膜30上には、SiO からなるゲート絶縁膜20を介して、MoよりなるEL駆動TFTのゲート配線電極14が形成されている。 On the buffer SiO 2 film 2, the charge storage capacitor Cst (m, n) polycrystalline Si with a thickness of 50nm corresponding to (hereinafter, referred to as poly-Si.) Film 30 is formed, the poly-Si film 30 the upper, through the gate insulating film 20 made of SiO 2, a gate wiring electrode 14 of the EL driving TFT made of Mo are formed.
前記EL駆動TFTのゲート配線電極14上には、SiO からなる層間絶縁膜21を介して、アノード電流供給配線電極Anが形成されており、このアノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。 On the gate wiring electrode 14 of the EL driving TFT via the interlayer insulating film 21 made of SiO 2, an anode current supply wiring electrode An are is formed, the anode current supply wiring electrode An are Mo (110a) , Al (110b), and is the electrode structure of the three-layer structure consisting of Mo (110c).
【0024】 [0024]
ここで、図7に示すEL駆動TFTのゲート配線電極14は、図5に示すように、EL駆動TFT(Qd3(m,n))のゲート配線電極14が、アノード電流供給配線電極Anと重なるように、アノード電流供給配線電極Anの下側に延長された部分を示し、また、図7に示すpoly−Si膜30は、図5に示すように、アノード電流供給配線電極Anと重なるように形成され、かつ、poly−Si膜30は、コンタクトホール(図5のCH0)を介して、アノード電流供給配線電極Anと電気的に接続されている。 Here, the gate wiring electrode 14 of the EL driving TFT shown in FIG. 7, as shown in FIG. 5, the gate wiring electrode 14 of the EL driving TFT (Qd3 (m, n)) is overlapped with the anode current supply wiring electrode An as show an extended portion below the anode current supply wiring electrodes an, also, poly-Si film 30 shown in FIG. 7, as shown in FIG. 5, so as to overlap with the anode current supply wiring electrode an It is formed, and, poly-Si film 30 via the contact hole (CH0 in FIG. 5), and is electrically connected to the anode current supply wiring electrode an.
したがって、本実施の形態において、電荷蓄積容量Cst(m,n)は、アノード電流供給配線電極Anとゲート配線電極14との間の層間絶縁膜21により形成される容量素子と、ゲート配線電極14とpoly−Si膜30との間のゲート絶縁膜20により形成される容量素子とで定義される。 Accordingly, in this embodiment, charge storage capacitor Cst (m, n) includes a capacitive element formed by the interlayer insulating film 21 between the anode current supply wiring electrode An and gate wiring electrode 14, a gate wiring electrode 14 It is defined by the capacitor formed by the gate insulating film 20 between the poly-Si film 30 and.
このように、電荷蓄積容量Cst(m,n)を、アノード電流供給配線電極Anの下側に形成することで、画素の開口率を向上させることが可能となる。 Thus, the charge storage capacitor Cst (m, n), by forming the lower side of the anode current supply wiring electrodes An, it is possible to improve the aperture ratio of the pixel.
また、前記アノード電流供給配線電極Anと同一層上には、映像信号配線電極(Dn,D(n+1))も形成されており、映像信号配線電極(Dn,D(n+1))も、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされる。 Further, the anode current supply wiring electrode An same layer, the video signal wiring electrodes (Dn, D (n + 1)) is also formed, the video signal wiring electrodes (Dn, D (n + 1)) also, Mo (11a), Al (11b), and is the electrode structure of three-layer structure consisting of Mo (11c).
【0025】 [0025]
これら全体は、膜厚200nmのSi からなる保護絶縁膜22によって被覆され、その上にはインジウム−スズ酸化物(ITO)よりなるアノード電極13が形成されている。 Whole they are covered by the protective insulating film 22 made of Si 3 N 4 having a thickness of 200 nm, is on the indium - anode electrode 13 made of tin oxide (ITO) is formed.
さらに、前記アノード電極13上には、膜厚2μmのポリイミドを主成分とする有機絶縁膜23が形成され、アノード電極13のほぼ中央上で前記有機絶縁膜23に開口部が設けられている。 Further, on the anode electrode 13 is formed an organic insulating film 23 composed mainly of polyimide having a thickness of 2 [mu] m, an opening is provided in the organic insulating film 23 substantially at the center on the anode electrode 13.
前記アノード電極13、および有機絶縁膜23の上には、膜厚150nmのトリフェニルジアミン(TPD)からなる正孔輸送層300が形成され、さらにその上にはDCJTBとルブレンをドープした膜厚30nmのトリス(8−ハイドロオキシキノリン)アルミニウム(Alq3)から構成される赤色EL発光層301Rと、膜厚30nmのAlq3からなる電子輸送層(図示せず)が形成されている。 Wherein the top of the anode electrode 13, and the organic insulating film 23, the hole transport layer 300 made of triphenyl diamine thickness 150 nm (TPD) are formed, further thickness 30nm doped DCJTB and rubrene thereon the red EL light emitting layer 301R consists of tris (8-hydro-oxy quinoline) aluminum (Alq3), and an electron transport layer made of Alq3 with a thickness of 30 nm (not shown) is formed.
電子輸送層の上層には、膜厚0.8nmのLiFを介して膜厚150nmのAlからなるカソード電極302が形成されている。 The upper layer of the electron-transporting layer, a cathode electrode 302 made of Al having a film thickness of 150nm through the LiF of thickness 0.8nm is formed.
発光はアノード電極13から注入される正孔と、カソード電極302から注入される電子が赤色EL発光層301R内で輻射再結合することで生じる。 Emission caused by holes injected from the anode electrode 13, electrons injected from the cathode electrode 302 to radiative recombination in the red EL emission layer 301R. 発生した光は、ガラス基板1側に放出される。 The generated light is emitted to the glass substrate 1 side.
これに隣接する画素には、青色EL発光層301Bおよび緑色EL発光層301Gが赤色EL発光層の代わりに形成された青色ドットと緑色ドットが配置されている。 The pixels adjacent thereto, the blue dots and green dots formed instead of the blue EL light emitting layer 301B and the green EL light emitting layer 301G red EL emission layer is disposed.
青色EL発光層301Bは、膜厚15nmのBCzVBiをドープしたDPVBi、緑色EL発光層301Gは、膜厚30nmのクマリン540をドープしたAlq3である。 Blue EL light emitting layer 301B is DPVBi doped with BCzVBi of thickness 15 nm, a green EL light emitting layer 301G is doped with coumarin 540 having a thickness of 30 nm Alq3.
【0026】 [0026]
図8は、図5に示すY−Y'切断線に沿って切断した断面構造を示す断面図であり、図9は、図5に示すZ−Z'切断線に沿って切断した断面構造を示す断面図である。 8, 'a cross-sectional view showing a section cut structure along the cutting line 9, Z-Z shown in FIG. 5' Y-Y shown in FIG. 5 a section cut structure along section line it is a cross-sectional view illustrating.
前述したように、無アルカリガラス基板1の上50nmのバッファSi 膜200と、100nmのバッファSiO 膜2が形成され、その上層にスイッチTFT(Qs(m,n))、およびEL駆動TFT(Qd2(m,n))に対応する膜厚50nmのpoly−Si膜30が形成され、前記poly−Si膜30上には、SiO からなるゲート絶縁膜20を介して走査信号配線電極Gm、およびEL駆動TFTのゲート配線電極14が形成されている。 As described above, the buffer the Si 3 N 4 film 200 of 50nm on a non-alkali glass substrate 1, are formed the buffer SiO 2 film 2 of 100 nm, the switch TFT (Qs (m, n) ) as an upper layer, and EL driving TFT (Qd2 (m, n) ) poly-Si film 30 with a thickness of 50nm corresponding to is formed on the poly-Si film 30, the scanning signal lines via the gate insulating film 20 made of SiO 2 electrode Gm, and a gate wiring electrode 14 of the EL driving TFT is formed. ここで、走査信号配線電極GmはMoで構成される。 Here, the scan signal wiring electrodes Gm is composed of Mo.
スイッチTFT(Qs(m,n))はN型TFTで構成され、そのソース電極には、層間絶縁膜21に開口したコンタクトスルーホールを介して、映像信号配線電極Dnが接続され、また、ドレイン電極には、同じく接続配線電極12が接続されている。 Switch TFT (Qs (m, n)) is formed of an N type TFT, and the source electrode thereof, through the contact through hole which is opened in the interlayer insulating film 21, a video signal wiring electrode Dn are connected, the drain the electrode, also connected wire electrode 12 is connected.
前述したように、映像信号配線電極Dnは、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされ、同様に、接続配線電極12も、Mo(12a)、Al(12b)、およびMo(12c)からなる3層構造の電極構造とされる。 As described above, the video signal wiring electrode Dn is, Mo (11a), Al (11b), and the electrode structure of the three-layer structure consisting of Mo (11c), Similarly, the connection wiring electrode 12, Mo (12a ), Al (12b), and is the electrode structure of three-layer structure consisting of Mo (12c).
【0027】 [0027]
接続配線電極12の他方は、やはり層間絶縁膜21に設けたスルーホールを介して、EL駆動TFTのゲート配線電極14に接続されており、映像信号配線電極Dnの信号電圧がスイッチTFT(Qs(m,n))を介して、EL駆動TFTのゲート電極に印加される構成となっている。 The other connection wiring electrode 12 is also via through holes formed in the interlayer insulating film 21 is connected to the gate wiring electrode 14 of the EL driving TFT, video signal lines electrode Dn signal voltage switching TFT of (Qs ( m, through n)), are configured to be applied to the gate electrode of the EL driving TFT.
一方、EL駆動TFT(Qd2(m,n))は、P型TFTで構成され、そのソース電極には、層間絶縁膜21に開口したコンタクトスルーホールを介して、アノード電流供給配線電極Anが接続されている。 On the other hand, EL driving TFT (Qd2 (m, n)) is formed of a P-type TFT, and the source electrode thereof, through the contact through hole which is opened in the interlayer insulating film 21, anode current supply wiring electrode An are connected It is.
前述したように、アノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。 As described above, the anode current supply wiring electrode An is, Mo (110a), are Al (110b), and Mo having a three-layer structure consisting of (110c) electrode structure.
EL駆動TFT(Qd2(m,n))のドレイン電極は、隣接する他の2つのEL駆動TFT(Qd1(m,n-1),Qd3(m,n+1))のドレイン電極と共通化され、EL接続配線電極15に接続されている。 A drain electrode of the EL driving TFT (Qd2 (m, n)) is the other adjacent two EL driving TFT common with the drain electrode of the (Qd1 (m, n-1), Qd3 (m, n + 1)) It is, and is connected to the EL connection wiring electrodes 15.
ここで、EL接続配線電極15は、Mo(15a)、Al(15b)、およびMo(15c)からなる3層構造の電極構造とされる。 Here, EL connection wiring electrodes 15, Mo (15a), are Al (15b), and Mo having a three-layer structure consisting of (15c) electrode structure.
また、EL接続配線電極15には、膜厚200nmのSi からなる保護絶縁膜22に設けたスルーホールを介してアノード電極13が接続されている。 Further, the EL connection wiring electrode 15, anode electrode 13 is connected via a through hole provided in the protective insulating film 22 made of Si 3 N 4 having a thickness of 200 nm. アノード電極13の上層には、前記の層構成を有する有機LEDが形成されている。 The upper layer of the anode electrode 13, an organic LED having a layer structure of the is formed.
【0028】 [0028]
[実施の形態3] [Embodiment 3]
図10は、本発明の実施の形態3の表示装置の画素の等価回路を示す回路図であり、図11は、本発明の実施の形態3の表示装置の画素配置を示す平面図である。 Figure 10 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a third embodiment of the present invention, FIG 11 is a plan view showing a pixel arrangement of the display device of the third embodiment of the present invention.
本実施の形態の自発光型表示装置では、m行n列のEL素子OLED(m,n)の駆動を、m行n列以外に、m行(n−2)列、m行(n−1)列、m行(n+1)列、および、m行(n+2)列の計5個の画素領域内に形成した5個の並列EL駆動TFTにより行う構成としたものである。 In self-luminous display device of this embodiment, the driving of the EL element OLED m rows and n columns (m, n), in addition to m rows and n columns, m rows (n-2) column, m rows (n- 1) columns, m rows (n + 1) row, and is obtained by the arrangement performed by m rows (n + 2) five parallel EL drive TFT formed a total of five pixel region column.
並列数を5としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。 Since the 5 number of parallel, it is possible to greater uniformity improvement by averaging, to obtain a more uniform display characteristics.
【0029】 [0029]
[実施の形態4] [Embodiment 4]
図12は、本発明の実施の形態4の表示装置の画素の等価回路を示す回路図であり、図13は、本発明の実施の形態4の表示装置の画素配置を示す平面図である。 Figure 12 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a fourth embodiment of the present invention, FIG 13 is a plan view showing a pixel arrangement of the display device of the fourth embodiment of the present invention.
本実施の形態の自発光型表示装置では、m行n列のEL素子OLED(m,n)の駆動を、m行n列以外に、m行(n+1)列、m行(n+2)列、m行(n+3)列、m行(n+4)列、および、m行(n+5)列の計6個の画素領域内に形成した6個の並列EL駆動TFTにより行う構成としたものである。 In self-luminous display device of this embodiment, the driving of the m rows and n columns of the EL element OLED (m, n), in addition to m rows and n columns, m rows (n + 1) columns, m rows (n + 2) column, m rows (n + 3) column, m rows (n + 4) columns, and is obtained by the arrangement performed by m rows (n + 5) column six parallel EL drive TFT formed a total of six pixels in the region of.
並列数を6としたので、より平均化による均一性向上効果が大きく、より均一な表示特性を得ることが可能となる。 Having a number of parallel and 6, it is possible to greater uniformity improvement by averaging, to obtain a more uniform display characteristics.
また、本実施の形態においては、EL素子からの発光は基板側ではなく、表面側へ取り出す構成を採った。 Further, in this embodiment, light emitted from the EL element is not a substrate side, and employs a configuration to take out to the surface side.
本実施の形態のように、画素内のTFT数が多くなると、発光に寄与するEL素子の面積を確保することが困難になる。 As in this embodiment, so the more TFT number of the pixels, it is difficult to secure the area contributing EL elements emit light.
このような場合には、本実施の形態のような表面側へ光を取り出す構成が有利である。 In such a case, light is extracted to the surface side as in the present embodiment is advantageous.
【0030】 [0030]
図14は、図13に示すX−X'切断線に沿った断面構造を示す断面図である。 Figure 14 is a sectional view showing a sectional structure taken along the X-X 'section line shown in FIG. 13. 図14に示すように、厚さ0.5mm、歪み温度約670℃の無アルカリガラス基板1の上に、50nmのバッファSi 膜200と、100nmのバッファSiO 膜2が形成される。 As shown in FIG. 14, a thickness of 0.5 mm, on a non-alkali glass substrate 1 of the strain temperature of about 670 ° C., and the buffer the Si 3 N 4 film 200 of 50 nm, a buffer SiO 2 film 2 of 100nm is formed .
バッファSiO 膜2上には、電荷蓄積容量Cst(m,n)に対応する膜厚50nmのpoly−Si膜30が形成され、前記poly−Si膜30上には、SiO からなるゲート絶縁膜20を介して、MoよりなるEL駆動TFTのゲート配線電極14が形成されている。 On the buffer SiO 2 film 2, poly-Si film 30 with a thickness of 50nm is formed corresponding to the charge storage capacitor Cst (m, n), on the poly-Si film 30, gate insulating made of SiO 2 through the membrane 20, the gate wiring electrode 14 of the EL driving TFT made of Mo are formed.
図14に示すEL駆動TFTのゲート配線電極14は、図13に示すように、EL駆動TFT(Qd3(m,n))のゲート配線電極14が、画素の下側に延長された部分を示し、また、図14に示すpoly−Si膜30は、図13に示すように、コンタクトホールを介して、アノード電流供給配線電極Anと電気的に接続されている。 Gate wiring electrode 14 of the EL driving TFT shown in FIG. 14, as shown in FIG. 13, a gate wiring electrode 14 of the EL driving TFT (Qd3 (m, n)) is indicative of the extended portion on the lower side of the pixel in addition, poly-Si film 30 shown in FIG. 14, as shown in FIG. 13, through the contact hole, is connected anode current supply wiring electrode an electrically.
前記EL駆動TFTのゲート配線電極14上には、SiO からなる層間絶縁膜21を介して、アノード電流供給配線電極Anが形成されている。 On the gate wiring electrode 14 of the EL driving TFT via the interlayer insulating film 21 made of SiO 2, an anode current supply wiring electrode An are formed. このアノード電流供給配線電極Anは、Mo(110a)、Al(110b)、およびMo(110c)からなる3層構造の電極構造とされる。 The anode current supply wiring electrode An is, Mo (110a), are Al (110b), and Mo having a three-layer structure consisting of (110c) electrode structure.
また、前記アノード電流供給配線電極Anと同一層上には、映像信号配線電極Dnと、反射膜17とが形成されている。 Further, the anode current supply wiring electrode An same layer includes a video signal wiring electrodes Dn, and the reflective film 17 is formed. 映像信号配線電極Dnは、Mo(11a)、Al(11b)、およびMo(11c)からなる3層構造の電極構造とされる、反射膜17も、Mo/Al/Moの3層構造の電極構造とされる。 Video signal wiring electrode Dn is, Mo (11a), Al (11b), and Mo is the electrode structure of three-layer structure consisting of (11c), the reflective film 17 also, the electrode of three-layer structure of Mo / Al / Mo It is a structure.
【0031】 [0031]
反射膜17は、膜厚200nmのSi からなる保護絶縁膜22に設けられたスルーホール(図13のCH1,CH2)を介してアノード電極13に接続されている。 Reflective film 17 is connected to the anode electrode 13 via a through hole provided in the protective insulating film 22 made of Si 3 N 4 having a thickness of 200 nm (CH1, CH2 of FIG. 13). この反射膜17は、例えば、m行n列の画素内における、スイッチTFT、およびEL駆動TFT(Qd1(m,n))が形成される領域を除いた領域に形成される。 The reflective film 17 is, for example, in the pixel of m rows and n columns, switch TFT, and an EL driving TFT (Qd1 (m, n)) is formed in the region excluding the region in which are formed.
反射膜17は、EL素子からの発光を表面側に反射する役目を有するとともに、EL駆動TFT(Qd3(m,n))がオンのときに、poly−Si膜30との間で、電荷蓄積容量Cst(m,n)の一部を構成する。 Reflective film 17, which has a role of reflecting the light emitted from the EL element on the surface side, when EL driving TFT (Qd3 (m, n)) is on, with the poly-Si film 30, the charge storage It constitutes a part of the capacitor Cst (m, n).
したがって、本実施の形態において、電荷蓄積容量Cst(m,n)は、ゲート配線電極14とpoly−Si膜30との間のゲート絶縁膜20により形成される容量素子と、反射膜17とpoly−Si膜30との間の層間絶縁膜21により形成される容量素子とで定義される。 Accordingly, in this embodiment, charge storage capacitor Cst (m, n) includes a capacitive element formed by the gate insulating film 20 between the gate wiring electrode 14 and the poly-Si film 30, a reflective film 17 poly It is defined by the capacitor formed by the interlayer insulating film 21 between the -Si film 30.
これら全体は、膜厚200nmのSi からなる保護絶縁膜22によって被覆され、その上には、インジウム‐スズ酸化物(ITO)よりなるアノード電極13が形成されている。 Whole it is covered by the protective insulating film 22 made of Si 3 N 4 having a thickness of 200 nm, on its indium - anode electrode 13 made of tin oxide (ITO) is formed.
さらに、前記アノード電極13上には膜厚2μmのポリイミドを主成分とする有機絶縁膜23が形成され、アノード電極13のほぼ中央上で前記有機絶縁膜23に開口部が設けられている。 Further, the organic insulating film 23 composed mainly of polyimide having a thickness of 2μm is formed on the anode electrode 13, an opening is provided in the organic insulating film 23 substantially at the center on the anode electrode 13.
前記アノード電極13、および有機絶縁膜23の上には、膜厚150nmのトリフェニルジアミン(TPD)からなる正孔輸送層300が形成され、さらにその上にはDCJTBとルブレンをドープした膜厚30nmのトリス(8−ハイドロオキシキノリン)アルミニウム(Alq3)から構成される赤色EL発光層301Rと、膜厚30nmのAlq3からなる電子輸送層(図示せず)が形成されている。 Wherein the top of the anode electrode 13, and the organic insulating film 23, the hole transport layer 300 made of triphenyl diamine thickness 150 nm (TPD) are formed, further thickness 30nm doped DCJTB and rubrene thereon the red EL light emitting layer 301R consists of tris (8-hydro-oxy quinoline) aluminum (Alq3), and an electron transport layer made of Alq3 with a thickness of 30 nm (not shown) is formed.
【0032】 [0032]
電子輸送層の上層には、膜厚0.8nmのLiFを介して、膜厚7nmの2,9−ジメチル−4,7ジフェニル−1,10−フェナントロリン(BCP)と膜厚77nmのITOが形成され、透明なカソード電極302を構成している。 The upper layer of the electron transport layer, through the LiF of thickness 0.8 nm, ITO film thickness 77nm with a thickness of 7 nm 2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline (BCP) is formed It is, constitutes a transparent cathode electrode 302.
発光は、アノード電極13から注入される正孔と、カソード電極302から注入される電子が、赤色EL発光層301R内で輻射再結合することで生じる。 Emission holes injected from the anode electrode 13, electrons injected from the cathode electrode 302, occurs by radiative recombination in the red EL emission layer 301R. 発生した光は透明なカソード電極側に放出される。 The generated light is emitted to the transparent cathode electrode side.
これに隣接する画素には、青色EL発光層301Bおよび緑色EL発光層301Gが赤色EL発光層の代わりに形成された青色ドットと緑色ドットが配置されている。 The pixels adjacent thereto, the blue dots and green dots formed instead of the blue EL light emitting layer 301B and the green EL light emitting layer 301G red EL emission layer is disposed.
青色EL発光層は、膜厚15nmのBCzVBiをドープしたDPVBi、緑色EL発光層は、膜厚30nmのクマリン540をドープしたAlq3である。 Blue EL light emitting layer, DPVBi doped with BCzVBi of thickness 15 nm, a green EL light emitting layer is doped with coumarin 540 having a thickness of 30 nm Alq3.
図15は、並列化するEL駆動TFTの数Nと、画素間の輝度のばらつきの関係を示すグラフである。 15, the number N of the EL driving TFT to parallelize a graph of luminance variation in between pixels.
図15のグラフから分かるように、輝度ばらつきは、N=3のときに、N=1の場合の約1/2まで低減できることがわかる。 As can be seen from the graph of FIG. 15, the luminance variation, when N = 3, it can be seen that reduced to about 1/2 in the case of N = 1.
理論的には、並列数Nに対し、ばらつきの程度は√Nに反比例して小さくなることが予測される。 Theoretically, to the parallel number N, the degree of variation is expected to be reduced in inverse proportion to √N. 図15のグラフによれば、ほぼ理論予測どおりのばらつき低減効果が得られている。 According to the graph of FIG. 15, the variation reduction effect of almost theoretical expected obtained.
【0033】 [0033]
[実施の形態5] [Embodiment 5]
以下、本発明の実施の形態5として、図16〜図18を用いて、本発明の表示装置の全体構成を説明する。 Hereinafter, a fifth embodiment of the present invention, with reference to FIGS. 16 to 18, illustrating the overall configuration of a display device of the present invention.
ガラス基板1上にはTFTにより構成されたアクティブマトリクスAMXと垂直走査回路VDRV、映像信号回路HDRVが形成される。 Glass substrate 1 active matrix AMX a vertical scanning circuit VDRV constituted by TFT is on, a video signal circuit HDRV is formed.
EL素子OLEDのカソード電極302は、コンタクトエリア400において、コンタクトホールを介して、ガラス基板1上に形成された引き出し配線401に接続され外部接続端子PADに接続される。 The cathode electrode 302 of the EL element OLED, the contact area 400, via a contact hole, is connected to the lead wiring 401 formed on the glass substrate 1 are connected to the external connection terminal PAD.
また、画素内各列に設けたアノード電流供給配線電極Aは、画素領域外で全て接続され、引き出し電極402により外部接続端子PADに接続されている。 The anode current supply wiring electrodes A provided in each column in the pixel is connected to all outside the pixel region, is connected to the external connection terminal PAD by lead electrode 402.
本実施の形態では、コンタクトエリア400をアクティブマトリクスAMXと外部接続端子PADの間に配置し、映像信号回路HRDVは、アクティブマトリクスAMXを挟んで外部接続端子PADとは反対側に配置した点に特徴がある。 In this embodiment, placing the contact area 400 between active matrix AMX and the external connection terminal PAD, the video signal circuit HRDV is characterized in that disposed on the side opposite to the external connection terminal PAD across the active matrix AMX there is.
このように配置することにより、外部接続端子PADからコンタクトエリア400までの引き出し配線401を短くできるので、この引き出し配線の抵抗による電圧降下と電力消費を最小化できる。 With this arrangement, it is possible to shorten the lead wires 401 from the external terminal PAD to the contact area 400, it can be minimized voltage drop and power consumption due to the resistance of the lead wire.
カソード電極302の引き出し配線には、全画素のEL素子OLEDからの電流が流れるため、引き出し配線の低抵抗化は重要である。 The lead wiring of the cathode electrode 302, since the current from the EL element OLED of all the pixels flow, resistance of the extraction wiring is important.
一方、映像信号回路HDRVへの電源配線、グランド配線に流れる電流は、EL素子OLEDの電流に比べ小さいため、この配線長が多少長くなっても大きな問題にはならない。 On the other hand, the power supply line to the video signal circuit HDRV, the current flowing through the ground wiring is smaller than the current of the EL element OLED, not a big problem even if the wiring length is somewhat longer.
【0034】 [0034]
図17は、図16に示す表示装置全体を示す分解斜視図である。 Figure 17 is an exploded perspective view showing the entire display device shown in FIG. 16.
EL素子OLEDのカソード電極302が形成されたガラス基板1上には、封止ガラス600がシールSHLにより取り付けられ、EL素子OLEDが外気に曝されないようになっている。 On the glass substrate 1, a cathode electrode 302 is formed of an EL element OLED, the sealing glass 600 is attached by a sealing SHL, EL element OLED is turned so as not to be exposed to the outside air.
シールSHLには、紫外線硬化型の樹脂に、10μm径のファイバーガラスを分散させたものを使用した。 The seal SHL, the ultraviolet curable resin was used a dispersion of fiberglass of 10μm diameter.
封止ガラスと、ガラス基板1の外形は、外部接続端子PADが引き出されている辺以外の3辺でほぼ一致しており、パネル全体の外形寸法を最小化している。 And the sealing glass, the outer shape of the glass substrate 1 is minimized substantially coincides with and, the external dimensions of the entire panel in three sides other than the side on which the external connection terminal PAD is drawn.
図18は、図16に示す表示装置の断面構造を示す断面図である。 Figure 18 is a sectional view showing a sectional structure of the display device shown in FIG. 16.
封止ガラス600の内部には、外部から進入する水分や、EL素子OLEDを構成する材料等から放出されるガスを吸着するための化学、吸着材602が、封止ガラス600に設けた凸部にテープ601によって保持されている。 Inside the sealing glass 600, moisture or entering from the outside, the convex portion chemistry for adsorbing gas released from the materials constituting the EL element OLED, the adsorbent 602, which is provided in the sealing glass 600 It is held by the tape 601 to. 化学吸着材としては、酸化カルシウム(CaO)を用いた。 The chemical adsorbent was used calcium oxide (CaO).
また、封止ガラス600の内部の空洞内には、露天−78℃まで水分を除去した乾燥N2ガスが封止されている。 Also within the internal cavity of the sealing glass 600, dry N2 gas is sealed water was removed until dew -78 ° C..
【0035】 [0035]
[実施の形態6] [Embodiment 6]
以下、本発明の実施の形態6として、図19〜図27を用いて、本発明の実施の形態2の表示装置のアクティブマトリクス基板の製造工程を説明する。 Hereinafter, as a sixth embodiment of the present invention, with reference to FIGS. 19 to 27, illustrating the active matrix substrate manufacturing step of the display device of the second embodiment of the present invention.
初めに、厚さ500μm、幅750mm、幅950mmの歪点約670℃の無アルカリガラス基板1上を洗浄後、SiH とNH とN の混合ガスを用いたプラズマCVD法により、膜厚50nmのSi 膜200を形成する。 Initially, a thickness of 500 [mu] m, width 750 mm, washed alkali-free glass substrate 1 of about 670 ° C. the strain point of the width 950 mm, by a plasma CVD method using a mixed gas of SiH 4 and NH 3 and N 2, the thickness to form a Si 3 N 4 film 200 of 50nm.
続いて、テトラエトキシシランとO の混合ガスを用いたプラズマCVD法により、膜厚120nmのSiO 膜2を形成する。 Then, by the plasma CVD method using a mixed gas of tetraethoxysilane and O 2, to form the SiO 2 film 2 having a thickness of 120 nm. なお、Si 、SiO ともに形成温度は400℃である。 Incidentally, Si 3 N 4, SiO 2 together forming temperature is 400 ° C..
次に、SiO 膜2上に、SiH 、Arの混合ガスを用いたプラズマCVD法により、ほぼ真性の水素化非晶質シリコン膜35を50nm形成する。 Next, on the SiO 2 film 2, the SiH 4, a plasma CVD method mixing using a gas Ar, to 50nm formed hydrogenated amorphous silicon film 35 of substantially intrinsic. 成膜温度は400℃で、成膜直後水素量は約5at%であった。 The deposition temperature at 400 ° C., immediately after deposition amount of hydrogen was about 5at%.
次に、基板を450℃で約30分アニールすることにより、水素化非晶質シリコン膜35中の水素を放出させる。 Then, by about 30 minutes annealing the substrate at 450 ° C., to release hydrogen hydrogenated amorphous silicon film 35.
次に、テトラエトキシシランとO の混合ガスを用いたプラズマCVD法により、膜厚100nmのSiO 膜201を形成し、次に、イオン注入法によりボロン(B+)を加速電圧40KeV、ドーズ量5×10 12 (atoms/cm )で注入する。 Next, by the plasma CVD method using a mixed gas of tetraethoxysilane and O 2, to form a SiO 2 film 201 having a thickness of 100 nm, then the acceleration voltage 40KeV boron (B +) by ion implantation dose 5 × injected with 10 12 (atoms / cm 2) . ボロンは、TFTのしきい値電圧を調整するためのものである。 Boron is used to adjust the threshold voltage of the TFT. (図19参照) (See FIG. 19)
【0036】 [0036]
次に、緩衝フッ酸によりSiO 膜201を除去し、短辺0.3mm、長辺300mmのストライプ形状に加工した波長308nmのパルスエキシマレーザ光LASERを、短辺方向に10μmピッチで移動しながら照射することにより、前記非晶質シリコン膜35に、フルエンス450mJ/cm で照射し,非晶質シリコン膜35を溶融再結晶化させて、P型の多結晶シリコン膜30を得る。 Next, the SiO 2 film 201 is removed by buffered hydrofluoric acid, short side 0.3 mm, a pulsed excimer laser beam LASER wavelength 308nm processed into a stripe shape of the long side 300 mm, while moving at 10μm pitch in the short side direction by irradiating the amorphous silicon film 35 was irradiated with a fluence 450 mJ / cm 2, the amorphous silicon film 35 by melting recrystallization, to obtain a P-type polycrystalline silicon film 30. (図20参照) (See FIG. 20)
この時、レーザビームスキャン方向での多結晶シリコンの結晶品質ばらつきに起因するTFT特性のばらつきが、ビームスキャン方向と垂直方向でのばらつきよりも一般に大きくなる傾向がある。 At this time, variations in TFT characteristics due to crystal quality variation of the polycrystalline silicon in the laser beam scanning direction, there is generally likely to be more than the variation in the beam scanning direction and the vertical direction.
このため、複数のEL駆動TFTを、レーザビームスキャン方向に並行に配列することで、より大きな効果を得られる。 Therefore, a plurality of EL driving TFT, it is arranged in parallel to the laser beam scanning direction, obtain a greater effect.
図3あるいは図6に矢印で図示したレーザスキャン方向とは、このことを示しており、複数のEL駆動TFTをレーザスキャン方向と略平行に配列するものである。 The laser scanning direction shown by the arrows in FIG. 3 or FIG. 6 illustrates this, in which to arrange the plurality of EL driving TFT and the substantially parallel laser scan direction. 図10、図12に図示した実施の形態においても同様である。 Figure 10 is the same in the embodiment shown in FIG. 12.
次に、CF を用いたリアクティブイオンエッチング法により、P型の多結晶シリコン膜30を所定の形状に加工し、TFTと、TFT以外の配線パターン(多結晶シリコン膜30)を得る。 Then, by reactive ion etching using CF 4, and processing the P-type polycrystalline silicon film 30 into a predetermined shape to obtain a TFT, other wiring patterns TFT (the polycrystalline silicon film 30).
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマCVD法により、膜厚100nmのSiO を形成しゲート絶縁膜20を形成する。 Next, by the plasma CVD method using a mixed gas of tetraethoxysilane and oxygen, to form an SiO 2 with a thickness of 100nm to form the gate insulating film 20.
【0037】 [0037]
次に、スパッタリング法により、Mo膜を200nm形成後、通常のホトリソグラフィ法により所定のレジストパターンPRをMo膜上に形成し、CF を用いたリアクティブイオンエッチング法により、Mo膜を所定の形状に加工しN型TFTのゲート電極10Nを得る。 Then, by sputtering, after 200nm form a Mo film by conventional photolithography to form a predetermined resist pattern PR on the Mo film by reactive ion etching using CF 4, Mo film a predetermined obtaining a gate electrode 10N of the processed N-type TFT in shape.
次に、エッチングに用いたレジストパターンPRを残したまま、イオン注入法により、リン(P)イオンを加速電圧60KV、ドーズ量10 15 (atoms/cm )で打ちこみ、N型TFTのソース電極、ドレイン電極領域を形成する。 Then, while leaving the resist pattern PR used for etching, by ion implantation, implantation of phosphorus (P) ions acceleration voltage 60 KV, a dose of 10 15 (atoms / cm 2) , the source electrode of the N type TFT, and forming a drain electrode region. (図21の右側、中央部参照) (Right side of FIG. 21, refer to the central portion)
この時、P型TFTは、素子全体をMo膜とホトレジスト膜PRのパターンで保護し、リンイオンが注入されないようにする。 At this time, P type TFT, the entire device is protected with a pattern of the Mo film and the photoresist film PR, so that phosphorus ions are not implanted. (図21の左側参照) (See the left side of FIG. 21)
次に、レジストパターンを残したまま、基板を混酸で処理し、加工されたMo電極をサイドエッチングしパターンをスリミングし、レジストを除去した後、イオン注入法により、Pイオンを加速電圧65KV、ドーズ量2×10 13 (atoms/cm )で打ちこみ、N型TFTのLDD領域を形成する。 Then, while leaving the resist pattern, process the substrate in a mixed acid, the the processed Mo electrode side etching pattern slimming, after removing the resist, by ion implantation, the acceleration voltage 65KV P ions, dose implantation in an amount 2 × 10 13 (atoms / cm 2), to form an LDD region of the N type TFT. LDD領域の長さは混酸によるサイドエッチング時間によって制御される。 The length of the LDD region is controlled by the side etching time by mixed acid. (図22参照) (See FIG. 22)
【0038】 [0038]
次に、所定のレジストパターンをMo膜上に形成し、CF を用いたリアクティブイオンエッチング法により、P型TFTのゲート電極10PおよびTFT上以外の配線パターン(ゲート配線電極14)を得る。 Then, a predetermined resist pattern is formed on the Mo film by reactive ion etching using CF 4, to obtain the gate electrode 10P and not on the TFT wiring patterns P-type TFT (the gate wiring electrode 14).
P型TFTのゲート電極10Pをマスクとして、ボロンイオンを、加速電圧40kV、ドーズ量10 15 (atoms/cm )で注入し、P型TFTのソース電極、ドレイン電極領域を形成する。 The gate electrode 10P of the P-type TFT as a mask, boron ions, accelerating voltage 40 kV, and implanted at a dose 10 15 (atoms / cm 2) , to form the source electrode of the P-type TFT, the drain electrode region. この時、N型TFTは、全体をホトレジストパターンPRで保護し、エッチングガスから保護するとともに、ボロンイオンが注入されないようにする。 In this case, N type TFT is to protect the whole photoresist pattern PR, to protect from the etching gas, boron ions from being injected. (図23参照) (See FIG. 23)
ホトレジストを除去した後、基板に、エキシマランプまたはメタルハライドランプの光UVを照射し、ラピッドサーマルアニール(RTA)法により打ち込んだ不純物を活性化する。 After removing the photoresist, the substrate is irradiated with light UV excimer lamp or a metal halide lamp, to activate the implanted's impurities by rapid thermal annealing (RTA) method. (図24参照) (See FIG. 24)
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマCVD法により、膜厚500nmのSiO を形成し層間絶縁膜21を形成する。 Next, by the plasma CVD method using a mixed gas of tetraethoxysilane and oxygen to form a SiO 2 film thickness 500nm to form an interlayer insulating film 21.
所定のレジストパターンを形成後、混酸を用いたウエットエッチング法により、前記層間絶縁膜21にコンタクトスル−ホールを開孔する。 After forming a predetermined resist pattern by wet etching using a mixed acid, the contact to the interlayer insulating film 21 - for opening the hole.
【0039】 [0039]
続いて、スパッタリング法により、Moを50nm、Al−Nd合金を500nm、Moを50nm、順次積層形成した後、所定のレジストパターンを形成後、BCl とCl の混合ガスを用いたリアクティブイオンエッチング法により一括エッチングし、映像信号配線電極D、アノード電流供給配線電極A、接続配線電極12およびEL接続配線電極15を作成する。 Then, by sputtering, 50 nm and Mo, 500 nm and Al-Nd alloy, 50 nm and Mo, sequentially after laminated, after forming a predetermined resist pattern, reactive ion using a mixed gas of BCl 3 and Cl 2 collectively etched by etching, to create a video signal wiring electrode D, an anode current supply wiring electrodes a, connection wiring electrodes 12 and EL connection wiring electrodes 15. (図25参照) (See FIG. 25)
次に、SiH とNH とN の混合ガスを用いたプラズマCVD法により、膜厚400nmのSi 膜を形成し保護絶縁膜22とする。 Next, by the plasma CVD method using a mixed gas of SiH 4 and NH 3 and N 2, and an Si 3 N 4 film having a thickness of 400nm as a protective insulating film 22.
所定のホトレジストレジストパターンを形成後、SF を用いたドライエッチング法により、前記保護絶縁膜22にコンタクトスル−ホールを開孔する。 After forming a predetermined photoresist resist pattern by dry etching method using SF 6, contact to the insulation layer 22 - for opening the hole.
続いて,スパッタリング法により、ITO膜を70nm形成し、混酸を用いたウエットエッチングにより所定の形状に加工して、EL素子OLEDのアノード電極13を作成する。 Then, by sputtering, an ITO film is 70nm is formed and processed into a predetermined shape by wet etching using a mixed acid, to create the anode electrode 13 of the EL element OLED. (図26参照) (See FIG. 26)
最後に、スピン塗布法により感光性ポリイミド樹脂を約3.5μmの膜厚で塗布し、所定のマスクを用いて露光、現像して、アノード電極上のEL素子OLEDが形成される部分のポリイミド樹脂を除去後、350℃で30分ベークすることで、ポリイミド樹脂を焼成し、膜厚2.3μmの有機絶縁膜23を作成する。 Finally, by applying a photosensitive polyimide resin in a film thickness of about 3.5μm by spin coating, exposed to light using a predetermined mask, and developed, portions of the polyimide resin EL element OLED on the anode electrode is formed after the removal, by 30 minutes baking at 350 ° C., the polyimide resin is baked to create an organic insulating film 23 having a thickness of 2.3 .mu.m. (図27参照) (See FIG. 27)
【0040】 [0040]
この有機絶縁膜23は、アノード電極13の端部を被覆することで、アノード電極上に、EL素子OLEDを構成する超薄膜の有機膜が形成された際に、ITO電極端部での電界集中によるEL素子OLEDの破壊を防止するために形成する。 The organic insulating film 23, by covering the end portions of the anode electrode 13, on the anode electrode, when the organic film of the super thin film constituting the EL element OLED is formed, the electric field concentration at the ITO electrode end the destruction of the EL element OLED by forming in order to prevent.
前記工程により作製されたアクティブマトリクス基板上にEL素子を形成する工程を以下説明する。 A step of forming an EL element on the active matrix substrate manufactured by the process described below.
アクティブマトリクス基板を真空蒸着装置にセットし、まず、予備加熱室に導入し、真空中200℃で1時間ベーキングし、基板表面に吸着した水分や有機絶縁膜23に含まれる水分を除去する。 Set the active matrix substrate in a vacuum deposition apparatus, initially introduced into the preheating chamber, and baked for one hour at 200 ° C. in a vacuum to remove the water contained in the water and the organic insulating film 23 adsorbed on the surface of the substrate.
次に、酸素を含む雰囲気で紫外光を60mW/cm の強度で60秒照射しアノード電極表面の有機物を除去する。 Next, remove organic materials of ultraviolet light was irradiated for 60 seconds at an intensity of 60 mW / cm 2 anode electrode surface in an atmosphere containing oxygen.
次に、アクティブマトリクス基板を前処理室に移動し、O プラズマ処理することにより、アノード電極表面の仕事関数を整える。 Next, move the active matrix substrate in the pretreatment chamber, by O 2 plasma treatment, adjust the work function of the anode electrode surface. 処理条件はRFパワー200Wで60秒である。 Processing conditions are 60 seconds at an RF power 200 W.
この処理により、アノード電極13であるITOの仕事関数を5.1〜5.2eVに調整し、正孔輸送材料へ正孔が注入される際のバリア高さを低下させ、注入効率を向上させることができる。 This process, by adjusting the work function of ITO is an anode electrode 13 to 5.1~5.2EV, lowering the barrier height when the holes are injected into the hole transport material, improving the injection efficiency be able to.
【0041】 [0041]
次に、アクティブマトリクス基板を第1の蒸着室に移動し,正孔輸送層を表示部の全面に形成されるようなマスクを用いてマスク蒸着する。 Next, move the active matrix substrate in the first deposition chamber, to mask deposition with a mask such as to form a hole transport layer on the entire surface of the display unit.
正孔輸送層の材料としては、トリフェニルジアミン(TPD)を用いる、この他に、例えば、α‐NPDなどを用いる事もできる。 As the material of the hole transport layer, using a triphenyl diamine (TPD), In addition, for example, it can also be used such as alpha-NPD. 正孔輸送層の膜厚は150nmである。 The thickness of the hole transport layer is 150 nm.
次に、アクティブマトリクス基板を第2の蒸着室に移動し、RGB各々の発光材料をマスク蒸着する。 Next, move the active matrix substrate in the second deposition chamber, and mask evaporation of RGB each light emitting material.
各発光材料の成膜は、まず、青色を表示すべきドットと蒸着マスクの開口部を位置合わせしたあと、青色材料を形成し、次に、蒸着室内で蒸着マスクを1ドットのピッチ分だけシフトさせ、緑色材料を蒸着、更に、同様に蒸着マスクを移動して赤色材料を蒸着することにより、RGBそれぞれのドット位置に所定の材料を形成する。 Deposition of the luminescent material is first after aligning the opening of the dots and the deposition mask to be displayed blue, to form a blue material, then the deposition mask by the pitch of one dot deposition chamber shift It is, deposited green material, further, by depositing a red material by moving the deposition mask as well, to form a predetermined material into RGB each dot position.
次に、アクティブマトリクス基板を第3の蒸着室に移動し、カソード電極302を形成する。 Next, move the active matrix substrate in the third deposition chamber to form the cathode electrode 302.
【0042】 [0042]
カソード電極302は、有機層に対して電子の注入効率を向上させるために、0.8nm程度の膜厚でLiFを形成後、Alを150nm形成する。 The cathode electrode 302, in order to improve the efficiency of electron injection to the organic layer, after the formation of LiF at a film thickness of about 0.8 nm, to 150nm form Al.
次に、アクティブマトリクス基板を封止室に移動し、予めアクティブマトリクス基板と同様にベークして脱水処理しておいた封止ガラスを、紫外線硬化樹脂を挟んで接着し、アクティブマトリクス基板背面から紫外光を照射して樹脂を硬化させる。 Next, move the active matrix substrate in the sealing chamber, a sealing glass which had been dehydrated and baked in the same manner as previously active matrix substrate, and bonded across the ultraviolet curable resin, ultraviolet from the active matrix substrate and the back It is irradiated with light to cure the resin. この際に、封止ガラスの空隙部には化学吸着剤を挿入しておく。 At this time, the gap portion of the sealing glass should insert the chemical adsorbent.
アクティブマトリクス基板をセットしてから、ここまでの工程は、全てアクティブマトリクス基板を大気に曝さないように行うことが必要である。 After setting the active matrix substrate, the steps up to here, it is necessary to carry out all the active matrix substrate so as not exposed to the atmosphere.
最後に、封止ガラスを接着したアクティブマトリクス基板を取り出し、所定の大きさに切り出し、ドライバLSIを実装して、パネルは完成する。 Finally, remove the active matrix substrate adhered with sealing glass, cut to a predetermined size, implements driver LSI, panel is completed.
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 Although the invention made by the present inventors has been specifically explained based on the embodiments, the present invention is not limited to the above embodiments, various modifications possible in the scope not departing from the gist thereof it is a matter of course it is.
【0043】 [0043]
【発明の効果】 【Effect of the invention】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in this specification, it is as follows.
(1)本発明の自発光型表示装置によれば、ムラのない均一な表示画面を得ることが可能となる。 (1) According to the self-emission type display device of the present invention, it is possible to obtain a uniform display screen without unevenness.
(2)本発明の自発光型表示装置によれば、カソード電極の引き出し配線の抵抗による電圧降下と消費電力を低減することが可能となる。 (2) According to the self-emission type display device of the present invention, it is possible to reduce power consumption and voltage drop due to the resistance of the lead wiring of the cathode electrode.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施の形態1の表示装置の画素の等価回路を示す回路図である。 1 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a first embodiment of the present invention.
【図2】本発明の実施の形態1の表示装置の画素配置を示す平面図である。 2 is a plan view showing a pixel arrangement of the display device of the first embodiment of the present invention.
【図3】本発明の実施の形態1の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。 [3] equivalent circuit of the matrix display section of the display device of the first embodiment of the present invention, is a circuit diagram showing a circuit configuration of the entire display portion including the driving circuit.
【図4】本発明の実施の形態2の表示装置の画素の等価回路を示す回路図である。 4 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a second embodiment of the present invention.
【図5】本発明の実施の形態2の表示装置の画素配置を示す平面図である。 5 is a plan view showing a pixel arrangement of the display device of the second embodiment of the present invention.
【図6】本発明の実施の形態2の表示装置のマトリクス表示部の等価回路と、駆動回路を含めた表示部全体の回路構成を示す回路図である。 [6] and the equivalent circuit of the matrix display section of the display device of the second embodiment of the present invention, it is a circuit diagram showing a circuit configuration of the entire display portion including the driving circuit.
【図7】図5に示すX−X'切断線に沿って切断した断面構造を示す断面図である。 7 is a sectional view showing a section cut structure along X-X 'section line shown in FIG.
【図8】図5に示すY−Y'切断線に沿って切断した断面構造を示す断面図である。 8 is a sectional view showing a section cut structure along Y-Y 'section line shown in FIG.
【図9】図5に示すZ−Z'切断線に沿って切断した断面構造を示す断面図である。 9 is a sectional view showing a section cut structure along Z-Z 'section line shown in FIG.
【図10】本発明の実施の形態3の表示装置の画素の等価回路を示す回路図である。 10 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a third embodiment of the present invention.
【図11】本発明の実施の形態3の表示装置の画素配置を示す平面図である。 11 is a plan view showing a pixel arrangement of the display device of the third embodiment of the present invention.
【図12】本発明の実施の形態4の表示装置の画素の等価回路を示す回路図である。 12 is a circuit diagram showing an equivalent circuit of a pixel in a display device of a fourth embodiment of the present invention.
【図13】本発明の実施の形態4の表示装置の画素配置を示す平面図である。 13 is a plan view showing a pixel arrangement of the display device of the fourth embodiment of the present invention.
【図14】図13に示すX−X'切断線に沿った断面構造を示す断面図である。 14 is a cross-sectional view showing a sectional structure taken along the X-X 'section line shown in FIG. 13.
【図15】並列化する有機エレクトロルミネッセンス素子駆動用の薄膜トランジスタの数Nと、画素間の輝度のばらつきの関係を示すグラフである。 [15] and the number N of the thin film transistor for an organic electroluminescent device driving to parallelize a graph of luminance variation in between pixels.
【図16】本発明の各実施の形態の表示装置の全体構成を示す平面図である。 16 is a plan view showing the overall structure of a display device of each embodiment of the present invention.
【図17】本発明の各実施の形態の表示装置の全体構成を示す分解斜視図である。 17 is an exploded perspective view showing the overall configuration of a display device of each embodiment of the present invention.
【図18】本発明の各実施の形態の表示装置の断面構造を示す要部断面図である。 Figure 18 is a fragmentary cross-sectional view showing a sectional structure of a display device of each embodiment of the present invention.
【図19】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 19 is a diagram for a manufacturing process will be described in the display device of the second embodiment of the present invention.
【図20】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of FIG. 20 the display device of the second embodiment of the present invention.
【図21】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 21 is a diagram for a manufacturing process will be described in the display device of the second embodiment of the present invention.
【図22】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 22 is a diagram for a manufacturing process will be described in the display device of the second embodiment of the present invention.
【図23】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 23 is a diagram for a manufacturing process will be described in the display device of the second embodiment of the present invention.
【図24】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of FIG. 24 the display device of the second embodiment of the present invention.
【図25】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 It is a diagram for explaining a manufacturing process of Figure 25 the display device of the second embodiment of the present invention.
【図26】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 26 is a diagram for a manufacturing process will be described in the display device of the second embodiment of the present invention.
【図27】本発明の実施の形態2の表示装置の製造工程を説明するための図である。 27 is a diagram for a manufacturing process will be described in the display device of the second embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…ガラス基板、2…SiO バッファ膜、10P…P型TFTのゲート電極、10N…N型TFTのゲート電極、11a,11c,12a,12c,15a,15c,110a,110c…Mo、11b,12b,15b,110b…Al、12…接続配線電極、13…アノード電極、14…ゲート配線電極、15…EL接続配線電極、17…反射膜、20…ゲート絶縁膜、21…層間絶縁膜、22…保護絶縁膜、23…有機絶縁膜、30…多結晶シリコン膜、35…水素化非晶質シリコン膜、200…Si バッファ膜、300…正孔輸送層、301R…赤色EL発光層、301G…緑色EL発光層、301B…青色EL発光層、302…カソード電極、400…コンタクト領域、401…カソード引き出し配線、402…アノー 1 ... glass substrate, 2 ... SiO 2 buffer layer, 10P ... gate electrode of the P-type TFT, 10 N ... gate electrode of the N-type TFT, 11a, 11c, 12a, 12c, 15a, 15c, 110a, 110c ... Mo, 11b, 12b, 15b, 110b ... Al, 12 ... connection wiring electrodes, 13 ... anode electrode, 14 ... gate wiring electrode, 15 ... EL connection wiring electrode, 17 ... reflecting film 20 ... gate insulating film, 21 ... interlayer insulation film, 22 ... protective insulating film, 23 ... organic insulating film, 30 ... polycrystal silicon film, 35 ... hydrogenated amorphous silicon film, 200 ... Si 3 N 4 buffer layer, 300 ... hole transport layer, 301R ... red EL emission layer , 301G ... green EL light-emitting layer, 301B ... blue EL light emitting layer, 302 ... cathode electrode, 400 ... contact region 401 ... cathode lead-out wiring 402 ... anode ド電流供給配線電極引き出し電極、600…封止ガラス、601…テープ、602…化学吸着材(CaO)、A…アノード電流供給配線電極、D…映像信号配線電極、G…走査信号配線電極、Qs…スイッチ用薄膜トランジスタ、Qd…駆動用薄膜トランジスタ、Cst…電荷蓄積容量、OLED…有機エレクトロルミネッセンス素子、PAD…外部接続端子、AMX…TFTアクティブマトリクス、VDRV…垂直走査回路、HDRV…映像信号回路、SHL…シール、PR…ホトレジスト、LASER…エキシマレーザ光、UV…紫外ランプ光。 De current supply wiring electrode lead electrode, 600 ... sealing glass, 601 ... tape, 602 ... chemisorption material (CaO), A ... anode current supply wiring electrodes, D ... video signal wiring electrodes, G ... scanning signal wiring electrodes, Qs ... TFT switch, Qd ... driving thin film transistor, Cst ... charge storage capacitor, OLED ... organic electroluminescent device, PAD ... external connection terminal, AMX ... TFT active matrix, VDRV ... vertical scanning circuit, HDRV ... video signal circuit, SHL ... seal, PR ... photoresist, lASER ... excimer laser light, UV ... UV lamp light.

Claims (7)

  1. 電流駆動型発光素子を有する複数の画素と、 A plurality of pixels having a current-driven light emitting element,
    前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、 Wherein n connected to the driving current parallel supplied to the current-driven light emitting element (n ≧ 2) and a number of thin film transistors,
    前記並列に接続されたn個の薄膜トランジスタは、それぞれ異なる画素内に配置されることを特徴とする表示装置。 It said n thin film transistors connected in parallel, the display apparatus characterized by being arranged in different pixels, respectively.
  2. 前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項1に記載の表示装置。 It said n thin film transistors connected in parallel, the display device according to claim 1, characterized in that disposed in the pixels adjacent to each other.
  3. 前記nは、3以上12以下の数であることを特徴とする請求項2に記載の表示装置。 Wherein n is the display device according to claim 2, characterized in that a number of 3 to 12.
  4. 電流駆動型発光素子を有する複数の画素と、 A plurality of pixels having a current-driven light emitting element,
    前記各電流駆動型発光素子に駆動電流を供給する並列に接続されたn(n≧2)個の薄膜トランジスタとを備え、 Wherein n connected to the driving current parallel supplied to the current-driven light emitting element (n ≧ 2) and a number of thin film transistors,
    前記並列に接続されたn個の薄膜トランジスタは、前記薄膜トランジスタを作成する際に使用されるレーザビームのスキャン方向のそれぞれ異なる画素内に配置されることを特徴とする表示装置。 It said n thin film transistors connected in parallel, the display characterized by being arranged in different inside the pixels in the scanning direction of the laser beam used in preparing the thin film transistor device.
  5. 前記並列に接続されたn個の薄膜トランジスタのチャネル層は、非晶質シリコン膜にレーザビームを照射して作成される多結晶シリコン膜で構成されることを特徴とする請求項に記載の表示装置。 Channel layer of the n thin film transistors connected to the parallel display of claim 4, characterized in that it is composed of a polycrystalline silicon film to be created by irradiating a laser beam to the amorphous silicon film apparatus.
  6. 前記並列に接続されたn個の薄膜トランジスタは、互いに隣接する画素内に配置されることを特徴とする請求項に記載の表示装置。 It said n thin film transistors connected in parallel, the display device according to claim 4, characterized in that it is disposed in a pixel adjacent to each other.
  7. 前記nは、3以上12以下の数であることを特徴とする請求項に記載の表示装置。 Wherein n is the display device according to claim 6, characterized in that a number of 3 to 12.
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