JP4050004B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having a capacitor.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ(FeRAM)が知られている。 As a nonvolatile memory capable of storing also information when the power is turned off, the flash memory or a ferroelectric memory (FeRAM) has been known.
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ(IGFET)のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表す電荷を蓄積することによって情報を記憶する。 A flash memory includes a floating gate buried in the gate insulating film of the insulated-gate field effect transistor (IGFET), and stores information by accumulating the charge representing the stored information in the floating gate. 情報の書き込み、消去には絶縁膜を通過するトンネル電流を通す必要があり、比較的高い電圧を必要とする。 Writing of information, the erasure need to pass a tunnel current that passes through the insulating film, it requires a relatively high voltage.
【0003】 [0003]
FeRAMは、強誘電体のヒステリシス特性を利用して情報を記憶する。 FeRAM stores information by utilizing the hysteresis characteristic of the ferroelectric. 強誘電体膜を一対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。 A ferroelectric capacitor having a ferroelectric film as a capacitor dielectric between a pair of electrodes results in a polarization corresponding to the voltage applied between the electrodes, even after the applied voltage is removed has a spontaneous polarization. 印加電圧の極性を反転すれば、自発分極の極性も反転する。 If reversing the polarity of the applied voltage, the polarity of the spontaneous polarization is also inverted. この自発分極を検査すれば情報を読み出すことができる。 The information can be read by checking the spontaneous polarization. FeRAMは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができる。 FeRAM is operated at a lower voltage than the flash memory, it is faster write power saving.
【0004】 [0004]
図1(a) 、(b) はFeRAMのメモリセルの回路図を示す。 Figure 1 (a), (b) shows a circuit diagram of a memory cell of the FeRAM.
図1(a) は1ビットの情報の記憶に2つのトランジスタTa,Tb と2つのキャパシタCa,Cb を用いる2T/2C形式の回路であり、現在のFeRAMに使用されている。 1 (a) is two transistors Ta for storing 1 bit of information, Tb and two capacitors Ca, a circuit 2T / 2C type using Cb, it is used in the current FeRAM. 1つのキャパシタCa に“1”又は“0”の情報を記憶し、もう一方のキャパシタCb に反対の情報を記憶するという相補的な動作をさせる。 One stores the information of "1" or "0" in the capacitor Ca, causing the complementary operation of storing the opposite information to the other capacitor Cb. プロセスの変動に対して強い構成になるが、以下に述べる1T/1C形式に比べてセル面積が約2倍になる。 Becomes strong structure against variations in process, the cell area is about twice that of 1T / 1C type described below.
【0005】 [0005]
図1(b) は、1ビットの情報の記憶に1つのトランジスタT 1又はT 2と1つのキャパシタC 1又はC 2を用いる1T/1C形式の回路であり、DRAMと構成が同じで、セル面積が小さくて高集積化が可能である。 Figure 1 (b) is a circuit of 1T / 1C type used to store one bit of information one transistor T 1 or T 2 and one capacitor C 1 or C 2, a DRAM and configuration are the same, the cell area are possible in highly integrated small. しかし、メモリセルから読み出された電荷が“1”の情報か“0”の情報かを判定するために、基準電圧が必要となる。 However, in order to determine whether information of the information or "0" of the charge read out from the memory cell is "1", the reference voltage is required. この基準電圧を発生させるリファレンスセルC 0は、読み出しされる毎に分極を反転させることになるので、疲労によりメモリセルよりも早く劣化してしまう。 Reference cells C 0 for generating the reference voltage, it means to reverse the polarization each time it is read, it deteriorates faster than the memory cell due to fatigue. また、1T/1Cは、判定のマージンが2T/2Cに比べて狭くなり、プロセスの変動に対して弱く、まだ実用化されていない。 Further, 1T / 1C, the margin determination is made narrower than the 2T / 2C, susceptible to process variations, have not yet been put to practical use.
【0006】 [0006]
FeRAMの強誘電体膜は、チタン酸ジルコン酸鉛(PZT)、LaドープPZT(PLZT)等のPZT系材料や、SrBi 2 Ta 2 O 9 (SBT、Y1)、SrBi 2 (Ta,Nb) 2 O 9 (SBTN、YZ)等のBi層状構造化合物等で形成される。 Ferroelectric film of FeRAM is lead zirconate titanate (PZT), and PZT material such as La-doped PZT (PLZT), SrBi 2 Ta 2 O 9 (SBT, Y1), SrBi 2 (Ta, Nb) 2 O 9 (SBTN, YZ) are formed in a Bi layer structure compound such as.
これらの強誘電体膜はゾルゲル法、スパッタ法等によって成膜される。 These ferroelectric film sol-gel method, is deposited by sputtering or the like. 通常、これらの成膜法により、下部電極上にアモルファス相の強誘電体膜を形成し、その後の熱処理によって強誘電体膜をペロブスカイト構造へと結晶化させる。 Usually, these film forming methods, forming a ferroelectric film in an amorphous phase on the lower electrode, to crystallize the ferroelectric film by the subsequent heat treatment to the perovskite structure. 良好なFeRAMを作製するためには、強誘電体膜の結晶粒の配向を制御することも必要である。 To produce a good FeRAM, it is also necessary to control the grain orientation of the ferroelectric film.
【0007】 [0007]
強誘電体膜の結晶化は酸化性雰囲気で行われるため、キャパシタ電極はPt等の貴金属や酸化しても導電性のIrO 2 、SrRuO 3 、La 0.5 Sr 0.5 CoO 3等で形成される。 Since the intensity crystallization of the dielectric film is performed in an oxidizing atmosphere, the capacitor electrode is formed by Pt IrO 2, SrRuO 3 precious metals and be oxidized conductive such, La 0.5 Sr 0.5 CoO 3 and the like.
【0008】 [0008]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、強誘電体キャパシタを形成するに当たっては、強誘電体膜直下の下部電極形成工程が重要である。 Incidentally, in forming the ferroelectric capacitor, a lower electrode forming step immediately under the ferroelectric film is important.
従来の下部電極として、絶縁膜上にチタン(Ti)とプラチナ(Pt)を順に形成した積層構造が使われていた。 As a conventional lower electrode, the laminated structure formed of titanium and platinum and (Pt) (Ti) in order were used on the insulating film. Ti膜を用いるのは、絶縁膜と下部電極との密着性を改善させるためである。 To use a Ti film is to improve the adhesion between the insulating film and the lower electrode. Ti膜が無いと、半導体装置の製造工程途中でPt電極の膜剥がれが起こる可能性が高い。 When Ti film is no higher film can peeling occurs properties during the manufacturing process at the Pt electrode of the semiconductor device.
【0009】 [0009]
Pt膜はスパッタ法で成膜されるが、高温で成膜を行うとTi膜との反応が生じ、結果として(111)面に強く自己配向しないで、ランダム配向した構造が得られてしまうため、室温で成膜を行っていた。 Pt film but is formed by sputtering, reaction occurs between Ti film when performing film formation at a high temperature, is not self-aligned strongly as a result (111) plane, since the random orientation structure will be obtained , it was going to film formation at room temperature. Pt膜の結晶性は、その上に形成される強誘電体膜の膜質に影響を与える。 Crystalline Pt film affects the film quality of the ferroelectric film to be formed thereon.
また、高融点金属であるPt膜の結晶粒は小さくてその粒径が20nm程度の針状結晶となっていた。 The crystal grain of the Pt film which is a refractory metal the particle size has been a needle-like crystals of about 20nm or smaller. 強誘電体キャパシタの特性をさらに良好にするためには、Pt膜の結晶粒を大きくして柱状結晶にすることが望まれる。 To the characteristics of the ferroelectric capacitor even better is by increasing the crystal grain of the Pt film may be columnar crystals is desired.
【0010】 [0010]
それらの解決方法として、Tiの代わりにTiO 2を用いることが考えられ、これによりPt成膜時の下地金属との反応が抑えられるので、Pt膜を500℃と高温にて成膜でき、(111)面に強く配向したままでPt膜の結晶粒を100〜150nmと大きくし、柱状結晶にすることが可能になる。 As their solution, it is considered to use a TiO 2 in place of Ti, thereby since the reaction with the base metal during Pt deposition is suppressed, Pt film can deposited at the 500 ° C. and a high temperature, ( 111) crystal grains of the Pt film remain strongly oriented surface as large as 100 to 150 nm, it is possible to columnar crystals.
しかし、脱ガスが施された絶縁膜の上にTiO 2膜を形成すると、TiO 2膜の結晶性が悪くなり、これがPt膜の結晶性を改善する能力を低下させてしまい、Pt膜上の強誘電体膜の結晶性の改善が不十分となってしまう。 However, by forming the TiO 2 film on the degassing is performed insulating film, deteriorates the crystallinity of the TiO 2 film, which would reduce the ability to improve the crystallinity of the Pt film, on the Pt film improvement of the crystallinity of the ferroelectric film becomes insufficient.
【0011】 [0011]
本発明の目的は、特性の良好な強誘電体キャパシタを有する半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device having a ferroelectric capacitor with excellent characteristics.
【0012】 [0012]
【課題を解決するための手段】 In order to solve the problems]
上記した課題は、半導体基板の上方に形成され且つ平坦化面を有する第1絶縁膜と、前記第1絶縁膜の平坦化面上に形成され且つ前記第1絶縁膜より水分含有率が大きい酸化シリコン膜、又は酸化アルミニウム膜のいずれかよりなる第2絶縁膜を形成する工程と、前記第2絶縁膜上に形成された酸化チタン膜と、前記酸化チタン膜の上に形成されたプラチナよりなるキャパシタ下部電極と、前記キャパシタ下部電極上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極とを有することを特徴とする半導体装置によって解決される。 Problems described above, the first insulating and the film, the water content is greater oxidation than is formed on the planarized surface and the first insulating film of the first insulating film having an upper to be formed and planarized surface of the semiconductor substrate forming a silicon film, or the more one of the aluminum oxide film second insulating film, and the second titanium oxide layer formed on the insulating film, made of platinum was formed on the titanium oxide film and the capacitor lower electrode, and the capacitor lower capacitor dielectric formed on the electrode film, is solved by a semiconductor device and having a capacitor upper electrode formed on the capacitor dielectric film. 上記した半導体装置において、前記第2絶縁膜として酸化アルミニウム膜を用いる場合には、前記酸化チタン膜を介さずに前記第2絶縁膜上にプラチナよりなるキャパシタ下部電極を形成してもよい。 In the semiconductor device described above, the as in the case of using an aluminum oxide film and the second insulating film may be formed capacitor lower electrode made of platinum on the second insulating film without going through the titanium oxide film.
【0013】 [0013]
上記した課題は、第1絶縁膜を半導体基板の上方に形成する工程と、前記第1絶縁膜の上面を平坦化する工程と、 平坦化された前記第1絶縁膜を加熱して水分含有率を下げる工程と、前記第1絶縁膜上に前記第1絶縁膜よりも水分含有率の大きい酸化シリコン膜又は酸化アルミニウム膜よりなる第2絶縁膜を形成する工程と、前記第2絶縁膜上に酸化チタン膜を形成する工程と、前記酸化チタン膜の上にプラチナよりなるキャパシタ下部電極を形成する工程と、前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。 Problems described above, the step and a step of planarizing the upper surface of the first insulating film, the moisture content and heating the flattened first dielectric film to form a first insulating film over the semiconductor substrate a step of lowering, and forming the first second insulating film made of large silicon oxide film or an aluminum film having a moisture content than the first insulating film on the insulating film, over the second insulating film forming a titanium oxide film, and forming a capacitor lower electrode made of platinum on the titanium oxide film, and forming a capacitor dielectric film on the capacitor lower electrode, the capacitor dielectric film It is solved by the method for manufacturing a semiconductor device characterized by a step of forming a capacitor upper electrode.
【0014】 [0014]
前記酸化チタン膜は、第2絶縁膜上に形成したチタン膜を熱酸化して形成することが好ましい。 The titanium oxide film is preferably a titanium film formed on the second insulating film is formed by thermal oxidation.
上記した半導体装置の製造方法において、前記第2絶縁膜として前記酸化アルミニウム膜を形成する場合には、前記酸化チタン膜を形成せずに、前記第2絶縁膜上にプラチナよりなるキャパシタ下部電極を形成してもよい。 The method of manufacturing a semiconductor device described above, the as in the case of forming the aluminum oxide film and the second insulating film, without forming the titanium oxide film, a capacitor lower electrode made of platinum on the second insulating film it may be formed.
【0015】 [0015]
次に、本発明の作用について説明する。 Next, a description of the operation of the present invention.
本発明によれば、第1絶縁膜の表面を平坦化し、加熱により脱ガスした後に、その平坦化面上に酸化シリコン又は酸化アルミニウムよりなる第2絶縁膜を形成し、その上に酸化チタン膜を形成し、その後に、キャパシタの下部電極となるプラチナ膜を形成し、さらにキャパシタの誘電体膜と上部電極を形成している。 According to the present invention, the surface of the first insulating film is flattened, after degassing by heating, the forming a second insulating film made of silicon oxide or aluminum oxide on the planarized surface, a titanium oxide film thereon forming a, thereafter, forming a platinum film to be a lower electrode of the capacitor, and further forming a dielectric film and an upper electrode of the capacitor. この場合、酸化チタン膜は、第2絶縁膜上に形成したチタン膜を熱酸化して形成することが好ましい。 In this case, the titanium oxide layer is preferably a titanium film formed on the second insulating film is formed by thermal oxidation.
【0016】 [0016]
そのような工程によれば、脱ガスした第1絶縁膜の影響を第2絶縁膜により低減して結晶性の良いチタン膜を形成し、これを熱酸化して得られた酸化チタン膜は(200)ピークが強くなり、その上に形成される粒径が100〜150nmの柱状の結晶のプラチナ膜の形成を助長させ、しかもプラチナ膜の剥離を防止している。 According to such a process, the effects of the first insulating film and degassed reduced to form a good crystallinity titanium film by the second insulating film, a titanium oxide film which was obtained by thermal oxidation ( 200) peak becomes stronger, the particle size to be formed thereon to facilitate the formation of the platinum film of columnar crystals of 100 to 150 nm, yet prevents the peeling of the platinum film. この結果、そのようなプラチナ膜の上に形成された酸化物誘電体の結晶方位が所望の方向に揃うため、残留分極の大きさが最大化される。 As a result, since the crystal orientation of such platinum oxides formed on the film dielectric are aligned in the desired direction, the magnitude of the remanent polarization is maximized. つまり、高信頼性を持つキャパシタを得ることができる。 That is, it is possible to obtain a capacitor having a high reliability.
【0017】 [0017]
なお、第2絶縁膜は加熱されないので、第2絶縁膜が第1絶縁膜と同じ材料、例えば酸化シリコンから構成されていても、第2絶縁膜に含有される水素や水は第1絶縁膜中のそれらよりも多くなるが、膜厚を調整することにより水素や水によるキャパシタへの影響を殆ど無視できる状態にすることができる。 Since the second insulating film is not heated, the second insulating film of the same material as the first insulating film, for example be composed of silicon oxide, hydrogen and water contained in the second insulating film a first insulating film becomes larger than those in, it is possible to realize a state where almost negligible influence on the capacitor by hydrogen or water by adjusting the film thickness.
さらに、別の本発明によれば、平坦化された第1絶縁膜を加熱した後に、その上に第2絶縁膜として酸化アルミニウム膜を形成し、さらに下部電極であるプラチナ膜を成膜することにより、プラチナ膜の膜剥がれのおそれが無く、Pt膜の粒径が100〜150nmと大きい状態で、プラチナ膜の結晶性を安定して良好にすることができる。 Furthermore, according to another aspect of the present invention, after heating the first insulating film having a flattened, that the aluminum oxide film was formed as the second insulating film on, forming a platinum film is further lower electrode the fear of film peeling of the platinum film is not in a state the particle size is large, 100~150nm of the Pt film, can be improved by stabilizing the crystallinity of the platinum film.
【0018】 [0018]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下に本発明の実施形態を図面に基づいて説明する。 It is described with reference to embodiments of the present invention with reference to the drawings hereinafter.
図2〜図7は、本発明の実施形態に係るFeRAMのメモリセルの形成工程を示す断面図である。 Figures 2-7 are cross-sectional views showing the step of forming the memory cell of the FeRAM according to the embodiment of the present invention.
図2(a) に示す構造を形成するまでの工程を説明する。 The steps for forming the structure shown in FIG. 2 (a) will be described.
【0019】 [0019]
まず、シリコン(半導体)基板1の表面に、活性領域3を囲む素子分離絶縁膜2を形成する。 First, a silicon (semiconductor) surface of the substrate 1, an element isolation insulating film 2 that surrounds the active region 3. 素子分離絶縁膜2は、LOCOS法により形成してもよいし、シリコン基板1に溝を形成してその中に絶縁膜を埋め込む方法によって形成してもよい。 Element isolation insulating film 2 may be formed by the LOCOS method may be formed by a method of embedding an insulating film therein to form a groove in the silicon substrate 1. また、シリコン基板1はn型でもp型でもよい。 Further, the silicon substrate 1 may be a p-type in n-type.
そのような素子分離絶縁膜2を形成した後に、シリコン基板1のメモリセル領域の活性領域3と周辺回路領域(不図示)の活性領域に不純物を導入することにより、pウェル、nウェルを形成する。 After forming such a device isolation insulating film 2, by introducing an impurity into the active region of the active region 3 and the peripheral circuit region (not shown) in the memory cell region of the silicon substrate 1, forming a p-well, n-well to. なお、本実施形態では、メモリセル領域の活性領域3にpウェル3aを形成している。 In the present embodiment, to form a p-well 3a in the active region 3 of the memory cell area.
【0020】 [0020]
続いて、シリコン基板1の活性領域3表面上にゲート酸化膜4を形成した後に、基板全面に多結晶又は非晶質のシリコン膜とSiO 2保護膜6aを順次形成する。 Subsequently, after forming a gate oxide film 4 over the active region 3 surface of the silicon substrate 1, polycrystalline or sequentially forming an amorphous silicon film and the SiO 2 protective film 6a on the entire surface of the substrate. その後、シリコン膜のうち、p型ウェル3aの上の部分にはn型不純物を、n型ウェル(不図示)上の部分にはp型不純物を導入する。 Then, in the silicon film, the upper part of the p-type well 3a and the n-type impurity, the portion of the n-type well (not shown) for introducing a p-type impurity.
その後に、シリコン膜とSiO 2膜をフォトリソグラフィー法によりパターニングすることにより、メモリセル領域内の活性領域3を通る2つのゲート電極5と、周辺回路領域の活性領域を通るゲート電極(不図示)を形成する。 Thereafter, by patterning by photolithography and the silicon film and the SiO 2 film, and two gate electrodes 5 through the active region 3 in the memory cell region, a gate electrode through the active region of the peripheral circuit region (not shown) to form. なお、メモリセル領域3上に形成されるゲート電極5はワード線を兼ねた形状に形成される。 Note that the gate electrode 5 formed on the memory cell region 3 is formed in a shape which also serves as a word line.
【0021】 [0021]
続いて、ゲート電極5の両側のpウェル3a内にn型不純物をイオン注入して低濃度のn型不純物拡散層を形成する。 Subsequently, the n-type impurity ions are implanted to form low-concentration n-type impurity diffusion layers in both sides of the p-well 3a of the gate electrode 5. また、絶縁膜、例えばSiO 2膜をCVD法によりシリコン基板1の全面に形成した後に、その絶縁膜をドライエッチングで全面にわたって均一にエッチングしてゲート電極5の両側部分にのみ側壁絶縁膜6bとして残す。 The insulating film, for example, a SiO 2 film is formed on the overall surface of the silicon substrate 1 by the CVD method, the insulating film as a sidewall insulating films 6b only on both side portions of the gate electrode 5 were uniformly etched over the entire surface by dry etching leave. さらに、ゲート電極5と側壁絶縁膜6bをマスクにして活性領域3内に再びn型不純物をイオン注入して高濃度のn型不純物拡散層を形成する。 Moreover, again n-type impurities using the gate electrode 5 and the sidewall insulating films 6b as a mask in the active region 3 by ion implantation to form a high-concentration n-type impurity diffusion layer. これにより、ゲート電極5の両側には、低濃度と高濃度のn型不純物拡散層からなるLDD構造の第1、第2及び第3のn型不純物拡散層7a,7bが形成される。 Thus, on both sides of the gate electrode 5, a first LDD structure comprising a low concentration and high concentration n-type impurity diffusion layers of the second and third n-type impurity diffusion layer 7a, 7b are formed. それらのn型不純物拡散層7a,7bはソース/ドレイン領域となる。 These n-type impurity diffusion layer 7a, 7b becomes the source / drain regions.
【0022】 [0022]
また、同様な方法により周辺回路領域にも、図示しないn型不純物拡散層とp型不純物拡散層が形成される。 Also, in the peripheral circuit region in the same manner, n-type impurity diffusion layer and a p-type impurity diffusion layer (not shown) is formed.
以上の工程により、シリコン基板1へのMOSトランジスタ8の基本的な構造の形成が終了する。 Through the above steps, forming a basic structure of a MOS transistor 8 of the silicon substrate 1 is completed. なお、周辺回路領域ではCMOSも形成される。 Incidentally, CMOS is also formed in the peripheral circuit region.
以上の工程は、通常のMOSトランジスタ製造工程であり、その他の公知の工程を用いてもよい。 Above steps, a conventional MOS transistor manufacturing process, may be used other known processes.
【0023】 [0023]
次に、図2(b) に示すように、MOSFET8を覆う厚さ200nmのSiONよりなる酸化防止膜9をシリコン基板1上にCVD法により形成した後に、酸化防止膜9の上に厚さ600nmのSiO 2膜10をCVD法により成膜し、これらにより第1層間絶縁膜11を形成する。 Next, as shown in FIG. 2 (b), after forming by the CVD method antioxidant film 9 made of SiON having a thickness of 200nm to cover the MOSFET8 on the silicon substrate 1, the thickness of 600nm on the anti-oxidation film 9 the SiO 2 film 10 is deposited by CVD, to form the first interlayer insulating film 11 by these. なお、SiO 2膜10を形成するための反応ガスとして例えばTEOSを用いる。 Incidentally, using, for example, TEOS as a reaction gas for forming the SiO 2 film 10.
【0024】 [0024]
続いて、図2(c) に示すように、素子分離用絶縁膜2との界面からSiO 2膜10上面までの第1層間絶縁膜11の厚さが785nmになるように、化学機械研磨(CMP)法により第1層間絶縁膜11を上面から研磨して平坦化する。 Subsequently, as shown in FIG. 2 (c), as the thickness of the first interlayer insulating film 11 from the interface between the element isolation insulating film 2 to the SiO 2 film 10 upper surface is 785 nm, a chemical mechanical polishing ( a first interlayer insulating film 11 is polished and planarized from the top surface by CMP) method.
その後に、N 2雰囲気中、650℃、30分間のアニールを行って第1層間絶縁膜11の脱ガスを十分に行う。 Thereafter, N 2 atmosphere, 650 ° C., sufficiently perform degassing of the first interlayer insulating film 11 annealed for 30 minutes.
【0025】 [0025]
次に、図3(a) に示すように、TEOSを用いてCVD法により、強誘電体キャパシタの結晶性改善目的のSiO 2キャップ層12を第1層間絶縁膜11上に130nmの厚さに形成する。 Next, as shown in FIG. 3 (a), by a CVD method using TEOS, a ferroelectric crystal improvement purposes SiO 2 cap layer 12 of the capacitor to a thickness of 130nm on the first interlayer insulating film 11 Form.
次に、強誘電体キャパシタの下部電極層となるPt/TiO 2積層を形成するために、まず、表1に示す条件で厚さ20nmのTi膜13をスパッタ法によりSiO 2キャップ層12上に形成する。 Then, strong in order to form a Pt / TiO 2 multilayer comprising a lower electrode layer of the ferroelectric capacitor, first, a Ti film 13 having a thickness of 20nm under the conditions shown in Table 1 by the sputtering method on the SiO 2 cap layer 12 Form.
【0026】 [0026]
【表1】 [Table 1]
【0027】 [0027]
続いて、図3(b) に示すように、RTA(rapid thermal annealing)装置を用いて700℃、60秒、O 2雰囲気でTi膜13を熱酸化して、Ti膜13をルチル型結晶構造のTiO 2膜13aとする。 Subsequently, as shown in FIG. 3 (b), RTA (rapid thermal annealing) 700 ℃ using the apparatus, 60 seconds, by thermally oxidizing the Ti film 13 in an O 2 atmosphere, rutile Ti film 13 type crystal structure and a TiO 2 film 13a. そのような条件のRTA処理により形成されたTiO 2膜13aの厚さは50nmとなる。 The thickness of the TiO 2 film 13a formed by the RTA treatment of such conditions becomes 50nm.
このルチル型結晶構造のTiO 2膜13aを作成するには反応性スパッタでもよいがTi膜の高温による熱酸化法が望ましい。 Thermal oxidation at a high temperature of or a reactive sputtering although a Ti film to create a TiO 2 film 13a of the rutile-type crystal structure is preferable. 反応性スパッタによる作成では、シリコン基板1を高温で加熱する必要があるため、特別なスパッタチャンバ構成を必要とする。 Creating by reactive sputtering, it is necessary to heat the silicon substrate 1 at elevated temperatures, require special sputtering chamber structure. さらに、一般の炉による酸化よりも、RTA装置による酸化の方がTiO 2膜の結晶性が良好になる。 Furthermore, the oxidation according to the general furnace, towards oxidation by RTA apparatus crystallinity of the TiO 2 film is improved. なぜなら、通常の加熱炉による酸化によれば、酸化しやすいTi膜は、低温においてルチル型結晶構造以外のいくつもの結晶構造を作るため、一旦、それを壊す必要が生じるためである。 This is because, according to the oxidation by conventional heating furnace, easy Ti film oxidation, to make the crystal structure of a number other than rutile type crystal structure at low temperatures, once is because it is necessary to break it. したがって、昇温速度の速いRTAによる酸化の方が良好な結晶を形成するために有利になる。 Therefore, it is advantageous for the direction of oxidation by quick RTA of heating rate to form a good crystals.
【0028】 [0028]
なお、キャップ層12として窒化物を用いると、その上のTi膜13の膜質が改善されない傾向にある。 Note that a nitride as a cap layer 12, tends not improve the quality of the Ti film 13 thereon.
次に、図3(c) に示すように、TiO 2膜13a上にキャパシタの下部電極15である150nmの厚さのPt膜をスパッタ法により形成する。 Next, as shown in FIG. 3 (c), a Pt film having a thickness of 150nm which is the lower electrode 15 of the capacitor on the TiO 2 film 13a is formed by sputtering. その下部電極15の形成条件の一例を表2に示す。 An example of the formation conditions of the lower electrode 15 shown in Table 2.
【0029】 [0029]
【表2】 [Table 2]
【0030】 [0030]
次に、図4(a) に示すように、表3に示す条件でスパッタにより180nmの厚さのPLZT(強誘電体)膜16を下部電極層14上に形成する。 Next, as shown in FIG. 4 (a), of 180nm by sputtering under the conditions shown in Table 3 with a thickness of PLZT (ferroelectric) to form a film 16 on the lower electrode layer 14.
【0031】 [0031]
【表3】 [Table 3]
【0032】 [0032]
さらに、O 2濃度2.5%であるArとO 2の混合雰囲気中にシリコン基板1を入れて、585℃、90秒間、常温からの昇温速度125℃/secの条件で強誘電体膜であるPLZT膜16を急速熱処理を行う。 Furthermore, putting the silicon substrate 1 in a mixed atmosphere of Ar and O 2 is O 2 concentration 2.5%, 585 ° C., 90 seconds, the ferroelectric film under the conditions of heating rate 125 ° C. / sec from room temperature performing rapid thermal the PLZT film 16 is. このように、PLZT膜16を不活性雰囲気中に置いて、低温で結晶化することにより、PLZT膜16の結晶は望ましい<111>方向に優先配向する。 Thus, at the PLZT film 16 in an inert atmosphere, by crystallization at low temperatures, crystals of the PLZT film 16 is preferentially oriented in the desired <111> direction.
【0033】 [0033]
次に、図4(b) に示すように、上部電極層17となる厚さが150nmの酸化イリジウム(IrO 2 )膜を表4に示す条件でスパッタ法によりPLZT膜16上に形成する。 Next, as shown in FIG. 4 (b), the upper electrode layer 17 become thick 150nm iridium oxide (IrO 2) film is formed on the PLZT film 16 by sputtering under the conditions shown in Table 4.
【0034】 [0034]
【表4】 [Table 4]
【0035】 [0035]
ここで、上部電極層17として導電性酸化物であるIrO 2を用いたのは、PLZT膜16の水素劣化耐性を向上させるためであるが、Pt膜、SrRuO 3 (SRO)を用いてもよい。 Here, using IrO 2 is a conductive oxide as the upper electrode layer 17, but in order to improve the hydrogen deterioration resistance of the PLZT film 16, Pt film, may be used SrRuO 3 a (SRO) . しかし、Ptは水素分子に対して触媒作用があるために水素ラジカルを発生させ易く、これによりPLZT膜16を還元し、劣化させ易いのであまり好ましくはない。 However, Pt is likely to generate hydrogen radicals due to the catalytic effect on hydrogen molecules, thereby reducing the PLZT film 16, are less preferred because it is easy to deteriorate. これに対して、IrO 2 、SROは触媒作用を持たないために水素ラジカルを発生させにくく、PLZT膜16の水素劣化耐性が格段に向上する。 In contrast, IrO 2, SRO is hard to generate hydrogen radicals to no catalysis, hydrogen degradation resistance of the PLZT film 16 is remarkably improved.
【0036】 [0036]
次いで、O 2濃度1%のArとO 2の混合雰囲気中にシリコン基板1をおいて、725℃20秒、昇温速度125℃/secの条件で、PLZT膜16の急速熱処理を行う。 Then, at a silicon substrate 1 in a mixed atmosphere of O 2 concentration of 1% Ar and O 2, 725 ° C. 20 seconds, under conditions of heating rate 125 ° C. / sec, performing rapid thermal processing of the PLZT film 16.
上記したように、最初にPLZT膜16を585℃という低温において結晶化させると、PLZT膜16の結晶は<111>方向に配向する。 As described above, when crystallized at low temperatures that first the PLZT film 16 585 ° C., crystals of the PLZT film 16 is oriented in the <111> direction. さらに、PLZT膜16を微量の酸素雰囲気中に置き、より高温の725℃で熱処理することによって、PLZT膜16の結晶格子中の酸素欠陥が補充されるだけではなく、PLZT膜16に緻密化が起こる。 Furthermore, placing the PLZT film 16 in an oxygen atmosphere traces by heat treatment at a higher temperature 725 ° C., not only oxygen defects in the crystal lattice of the PLZT film 16 is replenished, densification PLZT film 16 Occur.
【0037】 [0037]
ところで、PLZT膜16の緻密化をIrO 2の上部電極層17を形成する前に行うとすれば、PLZT膜16中のたくさんの気泡が一カ所に集まってしまい、これを表面から見ると、PLZT膜16の粒界部にピンホールが開いた状態になってしまので好ましくない。 Incidentally, if performing densification of PLZT film 16 before forming the upper electrode layer 17 of IrO 2, a lot of bubbles in the PLZT film 16 will gather in one place, looking at it from the surface, PLZT pinholes in the grain boundary portion of the film 16 is not preferable because want left open.
これに対して、IrO 2の上部電極層17を堆積した後にPLZT膜16の緻密化の熱処理を行うと、PLZT膜16の表面荒れが防止されて、非常にフラットなIrO 2 /PLZT界面が得られる。 The resulting contrast, when the heat treatment for densification of the PLZT film 16 after depositing the upper electrode layer 17 of IrO 2, the surface roughness of the PLZT film 16 is prevented, a very flat IrO 2 / PLZT interface It is. その界面の欠陥が減少していることも容易に推察される。 The defect of the interface is also readily inferred that it is reduced. しかも、蒸気圧の高いことによるPLZT膜16中からのPbやPbO の脱離に対してもIrO 2がブロックすることによって防ぐことができる。 Moreover, it is possible to prevent by the IrO 2 to block against removal of Pb and PbO from being PLZT film 16 due to the high vapor pressure.
【0038】 [0038]
以上のように強誘電体膜であるPLZT膜16を緻密化させた後に、図4(c) に示すように、IrO 2よりなる上部電極層17の上にキャパシタ上部電極のパターン形状を有するレジストパターン18を形成し、そのレジストパターン18をマスクにして上部電極層17をパターニングしてこれをキャパシタの上部電極17aとする。 After allowed to densify the PLZT film 16 is a ferroelectric film as described above, as shown in FIG. 4 (c), a resist having a pattern shape of the upper capacitor electrode on the upper electrode layer 17 made of IrO 2 forming a pattern 18, to do this by patterning an upper electrode layer 17 and the resist pattern 18 as a mask the upper electrode 17a of the capacitor. その後、レジストパターン18を除去する。 Thereafter, the resist pattern is removed 18.
【0039】 [0039]
次に、図5(a) に示す構造を形成するまでの工程を説明する。 Next, steps required to form the structure shown in Figure 5 (a).
まず、O 2雰囲気中にシリコン基板1をおいて650℃、60分間のアニールを行う。 First, 650 ° C. at a silicon substrate 1 in an O 2 atmosphere, annealing is performed for 60 minutes. このアニールは、スパッタ及びエッチングによりPLZT膜16に入ったダメージを回復させるためのものである。 This annealing is for recovering the damage that has entered the PLZT film 16 by sputtering and etching.
続いて、キャパシタ強誘電体のパターン形状を有するレジストパターン(不図示)を形成し、このレジストパターンをマスクにしてPLZT膜16をエッチングしてこれをキャパシタの強誘電体膜16aを形成する。 Subsequently, a resist pattern (not shown) having a pattern of capacitor ferroelectric, which forms a ferroelectric film 16a of the capacitor by etching the PLZT film 16 using the resist pattern as a mask.
【0040】 [0040]
レジストパターンを除去した後に、水素によって還元されやすい強誘電体膜16aを保護するために、水素をトラップしやすいPLZT膜をエンキャップ層19としてスパッタにより20nmの厚さに形成する。 After removing the resist pattern, in order to protect the ferroelectric film 16a which is easily reduced by hydrogen, by sputtering to a thickness of 20nm traps easily PLZT film hydrogen as the encapsulation layer 19. さらに、エンキャップ層19を、O 2雰囲気中、700℃60秒の条件で、昇温速度125℃/secの急速熱処理をする。 Further, the encapsulation layer 19, an O 2 atmosphere, under the conditions of 700 ° C. 60 seconds, the rapid thermal heating rate 125 ° C. / sec.
【0041】 [0041]
その後に、図5(b) に示すように、キャパシタ下部電極のパターン形状を有するレジストパターン20をエンキャップ層19上に形成し、レジストパターン20をマスクにしてエンキャップ層19、下部電極層15及びTiO 2膜13aをエッチングし、これにより得られた下部電極層15のパターンをキャパシタの下部電極15aとする。 Then, as shown in FIG. 5 (b), a resist pattern 20 having a pattern shape of the capacitor lower electrode on the encapsulation layer 19, the encapsulation layer 19 using the resist pattern 20 as a mask, the lower electrode layer 15 and etching the TiO 2 film 13a, which pattern of the lower electrode layer 15 obtained by a lower electrode 15a of the capacitor.
【0042】 [0042]
レジストパターン20を除去した後に、O 2雰囲気中にシリコン基板1を置いて、650℃、60分間の条件でPLZTよりなる強誘電体膜16aの回復アニールを行う。 After removing the resist pattern 20, at a silicon substrate 1 in an O 2 atmosphere, 650 ° C., the recovery annealing is carried out of the ferroelectric film 16a made of PLZT for 60 minute.
以上の工程により、パターニングされた下部電極15a、強誘電体膜16a及び上部電極17aによりメモリセル領域のキャパシタCが形成される。 Through the above steps, it patterned lower electrode 15a, the capacitor C of the memory cell region is formed by a ferroelectric film 16a and the upper electrode 17a.
【0043】 [0043]
続いて、図5(c) に示すように、厚さ1500nmのSiO 2よりなる第2層間絶縁膜21をCVD法によりシリコン基板1の全面に成膜してキャパシタCを覆った後に、第2層間絶縁膜21の表面をCMPにより平坦化する。 Subsequently, as shown in FIG. 5 (c), after covering the capacitor C is formed on the entire surface of the silicon substrate 1 by the CVD method and the second interlayer insulating film 21 made of SiO 2 having a thickness of 1500 nm, a second the surface of the interlayer insulating film 21 is planarized by CMP.
次に、図6(a) に示すように、不純物拡散層7a,7bと下部電極20のそれぞれの上に開口22a,22b,22dを有するレジストパターン22を第2層間絶縁膜21の上に形成した後に、レジストパターン22をマスクに使用して第2層間絶縁膜21、エンキャップ層19、SiO 2キャップ層12、第1層間絶縁膜11をドライエッチングする。 Next, as shown in FIG. 6 (a), forming an impurity diffusion layer 7a, respectively on the opening 22a of 7b and the lower electrode 20, 22b, the resist pattern 22 having a 22d on the second interlayer insulating film 21 after the second interlayer insulating film 21 using the resist pattern 22 as a mask, the encapsulation layer 19, SiO 2 cap layer 12, a first interlayer insulating film 11 is dry-etched. これにより、キャパシタCの下部電極15aの上にコンタクトホール21dが形成され、さらに、SiO 2キャップ層12、第1層間絶縁膜11を貫通して不純物拡散層7a,7bを露出するコンタクトホール21a、21bが形成される。 Thus, a contact hole 21d is formed on the lower electrode 15a of the capacitor C, further, a contact hole 21a which SiO 2 cap layer 12, through the first interlayer insulating film 11 is exposed impurity diffusion layer 7a, the 7b, 21b are formed. その後にレジストパターン22を除去する。 Thereafter removing the resist pattern 22.
【0044】 [0044]
次に、図6(b) に示すように、コンタクトホール21a,21b,21d中を埋める導電性プラグ23a,23b,23dを形成する工程に移る。 Next, as shown in FIG. 6 (b), it moves to the step of forming the contact holes 21a, 21b, the conductive plugs 23a to fill in 21d, 23b, and 23d.
導電性プラグ23a,23b,23dを形成するために、まず、密着層としてTiN/Ti積層膜をスパッタ法によりコンタクトホール21a,21b,21dの内面と第2層間絶縁膜21の上面に予め形成する。 Conductive plugs 23a, 23b, to form the 23d, firstly, the contact hole 21a by sputtering TiN / Ti stacked film as an adhesion layer, 21b, preformed on the inner surface and the upper surface of the second interlayer insulating film 21 21d . 続いて、タングステン膜をTiN/Ti積層膜上に形成した後に、タングステン膜及びTiN/Ti積層膜をCMP法により研磨して第2層間絶縁膜21の上面から除去することにより、それらの金属膜をコンタクトホール21a,21b,21d内にのみ残して導電性プラグ23a,23b,23dとして使用する。 Subsequently, the tungsten film after forming on TiN / Ti layered film, by removing from the surface of the second interlayer insulating film 21 is polished by CMP the tungsten film and the TiN / Ti layered film, their metal film using the contact holes 21a, 21b, leaving only the 21d conductive plugs 23a, 23b, as 23d.
【0045】 [0045]
次に、図6(c) に示すように、導電性プラグ23a,23b,23d及び第2層間絶縁膜21の上に、導電性プラグ23a,23b,23dの酸化を防止するための酸化防止膜24となるSiON膜を100nmの厚さにCVD法により成膜する。 Next, as shown in FIG. 6 (c), the conductive plugs 23a, 23b, 23d and on the second interlayer insulating film 21, conductive plugs 23a, 23b, 23d antioxidant film for preventing oxidation of deposited by CVD SiON film to be the 24 to a thickness of 100 nm.
その後に、図7(a) に示すように、キャパシタの上部電極17aの上に開口25aを有するレジストパターン25を酸化防止膜24上に形成し、さらに、レジストパターン25をマスクにして酸化防止膜24,第2層間絶縁膜21及びエンキャップ層19をドライエッチングし、これにより上部電極17a上にコンタクトホール21eを形成する。 Then, as shown in FIG. 7 (a), a resist pattern 25 is formed on the oxidation film 24 having an opening 25a on the upper electrode 17a of the capacitor, furthermore, anti-oxidation film with the resist pattern 25 as a mask 24, the second interlayer insulating film 21 and the encapsulation layer 19 is dry-etched, thereby forming a contact hole 21e on the upper electrode 17a. その後にレジストパターン25を除去する。 Thereafter removing the resist pattern 25.
【0046】 [0046]
その後に、O 2雰囲気中で550℃、60分間のアニールによって強誘電体膜16aの回復アニールを行う。 Thereafter, 550 ° C. in an O 2 atmosphere, the recovery annealing is carried out of the ferroelectric film 16a by annealing for 60 minutes.
次に、図7(b) に示すように、酸化防止膜24を全面エッチバックにより除去して導電性プラグ23a,23b,23dの上端を露出させる。 Next, as shown in FIG. 7 (b), the conductive plugs 23a to prevent oxidation film 24 is removed by etching back the entire surface, 23b, thereby exposing the upper end of 23d.
その後に、図7(c) に示すように、上部電極17a上のコンタクトホール21e内と第2層間絶縁膜21上にアルミニウム膜を形成し、ついで、アルミニウム膜をパターニングすることにより、pウェル3aの両側の不純物拡散層7aの上の導電性プラグ23aとキャパシタCの上部電極17aを接続するための配線26aを形成し、同時にpウェル3a中央の不純物拡散層7bの上の導電性プラグ23bの上にビット線接続用の導電パッド26bを形成し、さらにキャパシタCの下部電極15a上の導電性プラグ23dに接続する配線26dを形成する。 Thereafter, as shown in FIG. 7 (c), an aluminum film is formed on the contact hole 21e in the second interlayer insulating film 21 on the upper electrode 17a, and then, by patterning the aluminum film, p-well 3a both sides of the conductive plug 23a and wiring 26a for connecting the upper electrode 17a of the capacitor C on the impurity diffusion layer 7a is formed at the same time conductive plug 23b on the p-well 3a center of the impurity diffusion layer 7b of the conductive pad 26b for the bit line connected to form above, further a wiring 26d for connecting to the conductive plugs 23d on the lower electrode 15a of the capacitor C.
【0047】 [0047]
なお、上部電極17aと不純物拡散層7aの電気的接続を窒化チタン(TiN) の局所配線を介して行い、その上に絶縁膜を介してビット線を形成してもよい。 Incidentally, an electrically connecting the upper electrode 17a and the impurity diffusion layer 7a through a local interconnection of titanium nitride (TiN), may be formed bit line through an insulating film thereon.
続いて、図示しないが、第3層間絶縁膜、ビット線、カバー膜を成膜する。 Subsequently, although not shown, the third interlayer insulating film, bit line, the cover film is formed. また、必要に応じて、層間絶縁膜、配線工程を繰り返し、多層配線を形成してもよい。 If necessary, an interlayer insulating film, repeating the wiring step may be formed multi-layered wiring.
【0048】 [0048]
以上のようにして強誘電体キャパシタを有するFeRAMメモリセル構造が形成される。 FeRAM memory cell structure is formed having a ferroelectric capacitor as described above.
次に、強誘電体キャパシタの下部電極15aを構成するPt膜14の下地依存性について説明する。 Next, a description will be given underlying dependence of Pt film 14 constituting the lower electrode 15a of the ferroelectric capacitor.
まず、Ti膜の結晶性の調査結果について図8を参照して説明し、その後に、Ti膜を酸化して得られるTiO 2膜とその上に形成されるPt膜の結晶性について図9を参照して説明する。 First, the crystallinity of the findings of the Ti film is explained with reference to FIG. 8, subsequently, the crystallinity of a Pt film formed thereon and the TiO 2 film obtained by oxidizing the Ti film 9 reference to be explained.
【0049】 [0049]
本発明者は、上記したキャップ層12の効果について従来工程と比較する実験を行った。 The present inventors have conducted an experiment comparing the conventional process for the effect of the cap layer 12 as described above. その実験は、絶縁膜をCVD法により成膜した後に、その絶縁膜上に幾つかのプロセスステップでTi膜をスパッタで形成してTi膜の結晶性がどのように異なるか調べた。 The experiment, after forming by CVD insulating film, the crystallinity of the Ti film by forming a Ti film by sputtering in several process steps on the insulating film was examined how different.
まず、5種類のテストプロセス(TP)ウェハを形成し、それぞれのTPウェハ上のTi(002)ピーク強度をX線回折法により調査したところ図8に示すような結果が得られた。 First, a five test process (TP) wafer, the result shown in FIG. 8 were investigated were obtained by the respective TP Ti on the wafer (002) peak intensity X-ray diffraction method.
【0050】 [0050]
比較の基準となるリファレンスのTPウェハとして、厚さ200nmのSiON膜と厚さ300nmのSiO 2膜を順次成膜した後にSiO 2膜上にTi膜をスパッタし、こTi膜の(002)面のピーク強度を図8の“Reference ”で示すように「1」とし、これにより他のTPウェハを規格化する。 As TP wafer reference as a reference for comparison, it sputtered Ti film on the SiO 2 film after sequentially forming a SiO 2 film of the SiON film and the thickness of 300nm thickness 200 nm, this Ti film (002) the peak intensity is "1" as indicated by "Reference" in Figure 8, thereby to normalize the other TP wafer.
図8で“CMP”と表記しているものは、厚さ200nmのSiON膜の上に厚さ600nmのSiO 2膜を形成し、SiO 2膜のうち300nmの厚さをCMP法により削り、その上にTi膜を形成したTPウェハである。 Which is indicated as "CMP" in FIG. 8, SiO 2 film is formed with a thickness of 600nm on the SiON film having a thickness of 200 nm, a thickness of 300nm of SiO 2 film scraping by CMP, the a TP wafer formed a Ti film on top. その結果、Tiの(002)ピーク強度は、リファレンスの80%程度に下がってしまう。 As a result, (002) peak intensity of Ti is thus decreased to about 80% of the reference. これは、CMP後のスラリー除去で使用される希フッ酸処理によって、絶縁膜表面が荒れたためであると思われる。 This is because the dilute hydrofluoric acid treatment to be used in the slurry removal After CMP, the film appears to be due to rough surface of the insulation film.
【0051】 [0051]
図8で“BEL−AN”と表記したものは、厚さ200nmのSiON膜の上に300nmのSiO 2膜を堆積した後に、N 2雰囲気中、650℃30分間のアニールを行ってSiO 2膜の絶縁膜の脱ガスを行い、その後にSiO 2膜上にTi膜を形成したTPウェハである。 Those referred to as "BEL-AN" in FIG. 8, after the deposition of the SiO 2 film of 300nm on the SiON film having a thickness of 200 nm, a N 2 atmosphere, the SiO 2 film by performing annealing at 650 ° C. 30 minutes deeds degassing of the insulating film, a TP wafer formed a Ti film thereafter the SiO 2 film. こうすると、CVD法で形成したSiO 2膜中の水分が十分除去されるが、Ti成膜時の水分(水の分圧)が低すぎてTi(002)ピーク強度がリファレンスに比べて40%とかなり下がるようである。 In this way, although moisture SiO 2 film formed by CVD is sufficiently removed, moisture at Ti deposition (partial pressure of water) is too low Ti (002) peak intensity, compared with the reference 40% If it seems much worse. 吸湿がほとんどない熱酸化膜上でも同様な結果が得られることからも、この仮説が裏付けられる。 Moisture absorption from the fact that similar results even with little thermal oxide film obtained, the hypothesis is supported. しかし、脱ガス処理は、SiON膜やWSi ゲート中の水素も脱離させる効果があるので、水素耐性に乏しい強誘電体キャパシタを成膜する前には必要な工程である。 However, the degassing process, since the effect of desorbed be hydrogen in the SiON film and WSi gate, is a necessary step before forming the poor ferroelectric capacitor hydrogen resistant. そうしないと、強誘電体膜であるPLZT膜の結晶化アニール時に、下地絶縁膜からの脱水素によって、強誘電体キャパシタが劣化してしまうことになる。 Otherwise, a ferroelectric film during the crystallization annealing of the PLZT film, by dehydrogenation of the base insulating film, so that the ferroelectric capacitor deteriorates.
【0052】 [0052]
図8で“CMP&BEL−AN”と表記したものは、SiON膜を200nmの厚さに成膜し、さらに600nmの厚さでSiO 2膜を成膜した後に、SiO 2膜の300nmの厚さをCMPにより削った後、N2雰囲気中、650℃30分間のアニールを行って脱ガスを行い、その後にSiO 2膜上にTi膜を形成したTPウェハである。 "CMP & BEL-AN" as those denoted in FIG. 8, after forming a SiON film with a thickness of 200 nm, and further a SiO 2 film with a thickness of 600 nm, a thickness of 300nm of SiO 2 film after shaved by CMP, in N2 atmosphere, subjected to degassing by performing the annealing of 650 ° C. 30 min, a TP wafer formed a Ti film thereafter the SiO 2 film. そうすると、Ti(002)ピーク強度は、リファレンスの20%程度まで下がってしまった。 Then, Ti (002) peak intensity, had fallen to about 20% of the reference.
【0053】 [0053]
図8で“CMP&BEL−AN&SiO CAP”と表記したものは、SiON膜を200nmn成膜し、その上に600nmの厚さでSiO 2膜を成膜して、SiO 2膜の300nmの厚さをCMPにより削った後で、N2雰囲気中、650℃、30分間のアニールを行って脱ガスを行い、その後にSiO 2膜上に上記実施形態のSiO 2キャップ層を130nmの厚さに形成し、そのSiO 2キャップ層の上にTi膜を形成したTPウェハである。 Figure 8 "CMP & BEL-AN & SiO CAP" as that notation, and 200nmn deposited SiON film, and a SiO 2 film with a thickness of 600nm thereon, the thickness of 300nm of SiO 2 film CMP after shaving, the N2 atmosphere, subjected to 650 ° C., 30 min annealing performed by degassing, followed by forming a SiO 2 cap layer of the above embodiments on the SiO 2 film in a thickness of 130 nm, the a TP wafer formed a Ti film on the SiO 2 cap layer. その結果、CMP、BEL−AN工程を経ているにもかかわらず、Ti膜の(002)ピークがリファレンスの80%まで回復していた。 As a result, CMP, despite undergoing BEL-AN step, (002) peak of the Ti film had recovered to 80% of the reference. SiO 2キャップ層の有無で比較すると、4倍の結晶性の改善であった。 Compared with and without SiO 2 cap layer was improved four times the crystallinity.
【0054】 [0054]
以上のことから、“CMP”と“CMP&BEL−AN&SiO CAP”のTi膜が最も(002)ピークが高いことがわかった。 From the above, "CMP" and Ti films "CMP & BEL-AN & SiO CAP" is found on the (002) the peak is high. なお、“CMP”のTPウェハ上のTi膜も(002)ピークが高いが、下地であるSiO 2膜の脱ガス処理が施されていないので良好な強誘電体キャパシタを形成するための対策としては用いられない。 Although a Ti film is also (002) peak on TP wafer "CMP" is high, as a measure for forming good ferroelectric capacitors since degassing of the SiO 2 film serving as an underlying has not been subjected It not used.
【0055】 [0055]
次に、上記した5種類のTPウェハのTi膜をそれぞれ熱酸化してTiO 2膜を形成し、そのTiO 2膜の上にPt膜を形成した場合のPt膜の(222)のピーク強度を比較したところ、図9に示すような結果が得られた。 Next, the above-mentioned five TP wafer Ti film were each thermally oxidized to form a TiO 2 film, a Pt film in the case of forming a Pt film on the TiO 2 film and the peak intensity of (222) were compared, the results shown in FIG. 9 was obtained. Pt膜の(222)のピーク強度が高いほどその上に形成される強誘電体膜の膜質が良くなる。 Ferroelectric film quality of the peak intensity of (222) of the Pt film is formed thereon the higher the better.
図9は、X線回折測定から得られた回折ピーク強度を、処理が異なる下地絶縁膜毎に規格化してプロットしたものである。 9, the diffraction peak intensities obtained from X-ray diffraction measurement, in which processing has been plotted in normalized for different underlying insulating film. なお、それぞれのTiO 2は、20nmのTi膜を600℃、60分で熱酸化して作成したものである。 Incidentally, each of the TiO 2 is, 20 nm Ti film 600 ° C., and those created by thermal oxidation at 60 minutes.
【0056】 [0056]
図9の“Good TiO 2 "は、図8の“CMP&BEL−AN&SiO CAP”のTi膜を熱酸化してTiO 2膜を形成した後に、TiO 2膜上にPt膜を形成したものであり、その酸化前のTi膜の(002)ピークを「1」とし、酸化後のTiO 2膜の(200)ピークを「1」とし、その上にPt膜の(222)ピークを「1」として、これによりその他のTPウェハを規格化している。 "Good TiO 2" in FIG. 9, after forming the TiO 2 film, a Ti film of "CMP & BEL-AN & SiO CAP" in FIG. 8 is thermally oxidized, is obtained by forming a Pt film on the TiO 2 film, its the (002) peak of the Ti film before oxidation is "1", the (200) peak of TiO 2 film after oxidation is "1", the (222) peak of the Pt film thereon as "1", which It is normalized the other TP wafer by.
【0057】 [0057]
図9の“Bad TiO 2 " は、図8の“BEL−AN”と“CMP&BEL−AN”のTi膜を熱酸化してTiO 2膜を形成した後に、TiO 2膜上にPt膜を形成したものである。 "Bad TiO 2" in FIG. 9, after forming the TiO 2 film, a Ti film of "BEL-AN" and "CMP & BEL-AN" in FIG. 8 is thermally oxidized to form a Pt film on the TiO 2 film it is intended.
なお、図9の“Al 2 O 3 ”は、Al 2 O 3膜の上に直にPt膜を形成したものであり、これについては第2実施形態において説明する。 Incidentally, "Al 2 O 3" of Figure 9 is obtained by forming the directly Pt film on the Al 2 O 3 film, which will be described in the second embodiment.
【0058】 [0058]
図9によれば、TiO 2のルチル結晶構造の(200)ピークが弱いと、Pt(222)ピークが弱くなっていることが分かる。 According to FIG. 9, when the TiO 2 of the rutile crystal structure (200) peak is weak, it can be seen that Pt (222) peak becomes weaker. 強いTiO 2 (200)ピークのものは、アモルファスであるAl 2 O 3膜上のPt膜に比べて、Pt(222)ピークが強くなっていることから、Ptの(111)配向性を助長させている。 Strong TiO 2 (200) those peaks, as compared with Pt film on the Al 2 O 3 film is amorphous, since the Pt (222) peak becomes stronger, to promote (111) orientation of the Pt ing. さらに、Ti(002)ピークが弱いと、それを酸化して得られるTiO 2 (200)ピークが弱くなっていることが分かる。 Further, the Ti (002) peak is weak, it can be seen that the TiO 2 (200) peak obtained by oxidizing it has become weaker.
【0059】 [0059]
したがって、良好な結晶性を持つ高温成膜のPtの下部電極層を得るためには、Tiの(002)ピークを強くする必要があり、このことから、図8の“CMP&BEL−AN&SiO CAP”、即ち上記した実施形態のキャパシタの形成工程が最も好ましいことがわかる。 Therefore, in order to obtain a lower electrode layer of Pt of a high temperature deposition with good crystallinity, it is necessary to strengthen the (002) peak of Ti, from this that, "CMP & BEL-AN & SiO CAP" in FIG. 8, that step of forming the capacitor of the embodiments described above it can be seen that the most preferable.
ところで、図8に示した5種類のTPウェハ上のTi膜をそれぞれ酸化してTiO 2膜を形成し、その上にPt膜、PLZT膜、IrO 2電極を形成する工程を経て強誘電体キャパシタを形成し、それらの強誘電体キャパシタの分極電荷量Q swと疲労特性を測定したところ、表5に示すような結果が得られた。 Incidentally, the TiO 2 film was formed by each oxidize Ti film on five TP wafer shown in FIG. 8, Pt film thereon, PLZT film, the strength through the process of forming the IrO 2 electrode dielectric capacitor forming a, it was measured polarization charge Q sw and fatigue properties of those of the ferroelectric capacitor, results shown in Table 5 were obtained.
【0060】 [0060]
表5によれば、“Reference ”と“CMP&BEL−AN&SiO CAP”の疲労特性が良いことから本実施形態による改善が見られることがわかる。 According to Table 5, "Reference" and improvement according to the present embodiment since the fatigue characteristic of "CMP & BEL-AN & SiO CAP" Good be seen be seen. 疲労特性は、上部電極と下部電極の間に7V、10 7回、正負のパルスを印加し、初期のQ swを100%として、疲労測定後、何%Q swが減少しているかをウェハ面内3点平均した値で示している。 Fatigue properties, 7V between the upper and lower electrodes, 10 7 times, by applying positive and negative pulses, the initial Q sw as 100%, the wafer surface or after fatigue measurements, what% Q sw is decreased It is shown by the average value within three points.
【0061】 [0061]
なお、表5では疲労特性を測定した場合を示していて、各TPウェハ上の強誘電体キャパシタのQ swはあまり差がないと思われるが、実際には“Reference ”と“CMP&BEL−AN&SiO CAP”の各TPウェハ上に形成された強誘電体キャパシタのQ swは、その他のものよりも2μC/cm 2程度大きくなる傾向にある。 Note that shows the case of measuring the Table 5, the fatigue characteristics, but Q sw of the ferroelectric capacitor on each TP wafer seems that there is no much difference, actually "Reference" and "CMP & BEL-AN & SiO CAP Q sw of the ferroelectric capacitor formed on each TP wafer "is other in 2μC / cm 2 degree larger tendency than that of.
【0062】 [0062]
【表5】 [Table 5]
【0063】 [0063]
以上、実施形態に沿って説明したが、本発明は上記した実施形態に制限されるものではない、例えば、下部電極としてPt/Ti積層構造を用いた場合にも応用できるし、強誘電体材料としてPZT、PLZTを用いる場合を主に説明したが、他の強誘電体材料も用いることもできる。 Has been described along the embodiments, the present invention is not intended to be limited to the embodiments described above, for example, it can be applied to the case of using a Pt / Ti layered structure as a lower electrode, a ferroelectric material as PZT, it has been mainly described the case of using the PLZT, also may be used other ferroelectric materials. 例えば、SBT、SBTN等を用いてもよい。 For example, SBT, may be used SBTN like. また、上記実施形態では強誘電体膜の成膜をスパッタ法で行う場合を主に説明したが、他の成膜方法、例えばゾルゲル法、MOCVD法等を用いることができる。 Although mainly described the case of the sputtering method the deposition of the ferroelectric film in the above embodiment, other film formation methods can be used, for example, sol-gel method, the MOCVD method or the like. その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。 Other various modifications, improvements, combinations, and the like can will be apparent to those skilled in the art.
【0064】 [0064]
なお、図3(a) に示したキャップ層12を構成する材料としてSiO 2の代わりにAl 2 O 3を適用してもよい。 It is also possible to apply the Al 2 O 3 instead of SiO 2 as the material constituting the cap layer 12 shown in FIG. 3 (a). キャップ層12となるAl 2 O 3膜は、表6に示す条件で高周波スパッタにより例えば20nmの厚さに形成される。 The Al 2 O 3 film serving as the cap layer 12 is formed to a thickness of, for example, 20nm by high frequency sputtering under the conditions shown in Table 6.
【0065】 [0065]
【表6】 [Table 6]
【0066】 [0066]
そのようなAl 2 O 3のキャップ層12の上にTi膜13を形成し、そのTi膜13を熱酸化してTiO 2膜13aを形成すると、Al 2 O 3膜上のTiO 2膜13aの結晶性は、キャップ層12としてSiO 2を用いた場合とほぼ同じになった。 The Ti film 13 is formed on the cap layer 12 such Al 2 O 3, when the Ti film 13 to form a TiO 2 film 13a by thermal oxidation, a TiO 2 film 13a on the Al 2 O 3 film crystallinity was almost the same as the case of using SiO 2 as a cap layer 12.
(第2の実施の形態) (Second Embodiment)
次に、本発明の第2実施形態に係る半導体装置の製造工程を説明する。 Next, a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【0067】 [0067]
まず、図2(a) 〜(c) に示したように、シリコン基板1にMOSトランジスタ8を形成し、その上に第1層間絶縁膜11を形成し、第1層間絶縁膜11の表面をCMP法により平坦化するまでの工程は第1実施形態と同様である。 First, as shown in FIG. 2 (a) ~ (c), the MOS transistor 8 is formed on the silicon substrate 1, a first interlayer insulating film 11 thereon, the surface of the first interlayer insulating film 11 process until planarized by the CMP method is similar to the first embodiment.
続いて図10(a) に示すように、第1層間絶縁膜11の平坦化面上にAl 2 O 3よりなるキャップ層12aを高周波スパッタにより20nmの厚さに形成する。 Subsequently, as shown in FIG. 10 (a), forming a cap layer 12a of Al 2 O 3 on the planarized surface of the first interlayer insulating film 11 to a thickness of 20nm by high frequency sputtering. そのスパッタ条件は、例えば表6と同じにする。 Its sputtering conditions, for example, the same as in Table 6.
【0068】 [0068]
この後に、図10(b) に示すように、キャップ層12aの上にPt/TiO 2積層構造ではなく、下部電極膜14として膜厚150nmの単層構造のPt膜をスパッタにより形成する。 After this, as shown in FIG. 10 (b), rather than the Pt / TiO 2 multilayer structure on the cap layer 12a, a Pt film having a single layer structure having a film thickness 150nm as the lower electrode film 14 is formed by sputtering. スパッタ条件は例えば時間を182秒とし、その他は表2と同じとする。 The sputtering conditions and 182 seconds, for example time, others are the same as in Table 2.
ここで、下部電極膜14とその下地構造としてPt/TiO 2 /SiO 2積層構造の代わりにPt/Al 2 O 3積層構造を用いたのはプロセス安定性を向上させるためである。 Here, in order to improve the process stability of using the Pt / Al 2 O 3 multilayer structure instead of Pt / TiO 2 / SiO 2 multilayer structure as a base structure and the lower electrode film 14. 図9において説明したように、Al 2 O 3はもともとアモルファスな材料なので、その下のSiO 2膜10の影響を受けないし、さらに、Ti膜の堆積と、Ti膜の酸化の2工程を短縮できる利点もある。 As described in FIG. 9, since the Al 2 O 3 as originally amorphous materials, do not undergo the influence of the SiO 2 film 10 thereunder can be further shortened and the deposition of the Ti film, a two-step oxidation of Ti film advantages there.
【0069】 [0069]
そして、Pt膜を形成した後、第1実施形態と同様に、下部電極膜14上にPLZT膜16、上部電極膜17を順に堆積し、これらの膜をパターニングして上部電極17a、強誘電体膜16aを形成し、それらの上にエンキャップ層19を形成し、続いて、図10(c) に示すように、下部電極膜14をパターニングしてキャパシタCの下部電極14aを形成する。 Then, after forming a Pt film, as in the first embodiment, PLZT film 16 on the lower electrode film 14, the upper electrode film 17 are deposited in this order, the upper electrode 17a by patterning these films, ferroelectric forming a film 16a, to form a encapsulation layer 19 thereon, followed by, as shown in FIG. 10 (c), to form the lower electrode 14a of the capacitor C by patterning the lower electrode film 14. その後の工程は第1実施形態と同様なので省略する。 Subsequent steps is omitted because it is similar to the first embodiment.
【0070】 [0070]
以上の工程により形成されたキャパシタCの下部電極14aの特性を調べるために、本発明者は、第1実施形態で採用したPt/TiO 2 /SiO 2積層構造の上にPLZT膜と上部電極を形成して強誘電体キャパシタを構成した場合のスイッチング電荷量等と、本実施形態のようにPt/Al 2 O 3積層構造の上にPLZT膜と上部電極を形成して強誘電体キャパシタを構成した場合のスイッチング電荷量等とを比較する実験を行って表7に示す結果を得た。 To investigate the characteristics of the lower electrode 14a of the capacitor C formed by the above steps, the present inventors, the PLZT layer and an upper electrode on the adopted Pt / TiO 2 / SiO 2 multilayer structure in the first embodiment configuration and switching charge amount of the case where the formed constitutes a ferroelectric capacitor, the ferroelectric capacitor to form a PLZT film and an upper electrode on the Pt / Al 2 O 3 multilayer structure as in this embodiment performing the comparative experiment the switching charge amount of the case. the results are shown in Table 7.
【0071】 [0071]
その実験は、50μm角にパターニングされた上部電極17aとその下の下部電極膜15にプローブを当てて測定を行った。 The experiment was measured by applying a probe to the lower electrode film 15 of the lower and the upper electrode 17a patterned into 50μm square.
表7は、第1実施形態の下部電極構造と第2実施形態の下部電極構造の違いによるサンプルの電気的特性の結果を示している。 Table 7 shows the results of the electrical characteristics of the sample due to the difference of the lower electrode structure and the lower electrode structure of the second embodiment of the first embodiment.
【0072】 [0072]
【表7】 [Table 7]
【0073】 [0073]
表7中の第1列は、3V印加した時のスイッチング電荷量Q swをウェハ面内5点平均した値で示している。 Table 7 The first column in is indicated by a value obtained by averaging five points in the wafer plane switching charge amount Q sw when the 3V applied. Pt/Al 2 O 3のサンプルの方が、図9に示したように結晶性は悪かったけれども、Q swはPt/TiO 2のサンプルに迫る値になっている。 Towards the sample Pt / Al 2 O 3 is, the crystallinity but poor as shown FIG. 9, Q sw is in a value approaching the sample Pt / TiO 2.
次の第2列は、5V印加した時のリーク電流を、同じようにウェハ面内5点で測定し、その最大値を表している。 Second column of the following is the leakage current when 5V is applied, just as measured at 5 points in the wafer surface, and represents the maximum value. リーク電流に関しても、両者の下部電極構造のサンプルにおいて優位差は見られない。 Regard the leakage current, no significant difference was observed in the samples of the lower electrode structure therebetween.
【0074】 [0074]
最後の第3列は、7V、10 7回、正負のパルスを印加させて疲労特性を測定したものである。 Finally in the third column, 7V, 10 7 times is a measure of the fatigue properties by applying positive and negative pulses. 初期のQ swを100%として、疲労測定後、何%Q swが減少しているかをウェハ面内3点平均した値で示している。 The initial Q sw as 100%, after fatigue measurement shows what% Q sw is whether the average three-point in the wafer plane is decreasing value. こちらは、Pt/Al 2 O 3のサンプルの方が若干良い結果になっている。 Here, towards the sample of Pt / Al 2 O 3 it is in slightly better result.
結局、Pt/Al 2 O 3構造を用いても、Q swや疲労特性を悪化させることなく、プロセスの安定性を確保できることが分かった。 After all, even with Pt / Al 2 O 3 structure, without deteriorating the Q sw and fatigue properties, it has been found that can ensure process stability. また、Al 2 O 3膜上のPt膜には膜剥がれが生じることはなかった。 Further, the Pt film on the Al 2 O 3 film did not film peeling occurs.
【0075】 [0075]
なお、強誘電体膜としてPLZTを用いたが、その他のPZT又はPZT系材料や、SrBi 2 Ta 2 O 9 、SrBi 2 (Ta,Nb) 2 O 9等のBi層状構造化合物等を用いてもよい。 Although using PLZT as the ferroelectric film, and other PZT or PZT-based material, SrBi 2 Ta 2 O 9, SrBi 2 (Ta, Nb) be used Bi-layered compounds such as 2 O 9 good. また、酸化物の高誘電体材料を用いるキャパシタにおいても、上記した下部電極の形成を採用してもよい。 Also in capacitor using a high dielectric material of the oxide, may be employed to form the lower electrode as described above.
【0076】 [0076]
【発明の効果】 【Effect of the invention】
以上述べたように本発明によれば、CMPを施しさらに脱ガス処理を行った絶縁膜上に、もう一度、絶縁膜を形成する工程を、キャパシタ用下部電極層を形成する前に追加するようにしたので、絶縁膜上に形成したTi膜の(002)ピークを強くすることができ、しかも下部電極層であるPtの膜剥が生じるおそれが無くなり、Pt膜の粒径が100〜150nmと大きい状態で、Ptの結晶性を良好にすることができる。 According to the present invention as described above, on the insulating film was subjected to degassing treatment further subjected to CMP, again, a step of forming an insulating film, to add before the formation of the lower electrode layer for a capacitor since the, the Ti film formed on an insulating film (002) can be strongly peak, yet there is no possibility of causing peeled Pt film serving as the lower electrode layer, the particle size of the Pt film is as large as 100~150nm state in, it is possible to improve the crystallinity of the Pt. また、キャパシタの強誘電体膜では膜中の結晶方位が所望の方向に揃うため、残留分極の大きさが最大化される。 Further, the ferroelectric film of the capacitor for the crystal orientation in the film are aligned in the desired direction, the magnitude of the remanent polarization is maximized. つまり、高信頼性を持つ強誘電体キャパシタを得ることができる。 That is, it is possible to obtain a ferroelectric capacitor having a high reliability.
【0077】 [0077]
さらに、本発明の他の構造によれば、CMPを施した絶縁膜上に、もう一度、Al 2 O 3膜を形成する工程を、キャパシタ用下部電極層を形成する前に追加し、ついで下部電極層であるPtをAl 2 O 3膜上に成膜することにより、Ptの膜剥がれのおそれが無く、Pt膜の粒径が100〜150nmと大きい状態で、Ptの結晶性を安定して良好にすることができる。 Furthermore, according to another structure of the present invention, on an insulating film which has been subjected to CMP, again, a step of forming an Al 2 O 3 film, added before the formation of the lower electrode layer for a capacitor, then the lower electrode by depositing a layer of Pt on the Al 2 O 3 film, there is no fear of film peeling of Pt, while the particle size is large, 100~150nm of the Pt film, stable and excellent in the crystallinity of the Pt it can be.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】図1(a),(b) は、FeRAMメモリセルの回路図である。 [1] Figure 1 (a), (b) is a circuit diagram of a FeRAM memory cell.
【図2】図2(a) 〜(c) は、本発明の第1実施形態に係るFeRAMのメモリセルの形成工程を示す断面図(その1)である。 [2] Figure 2 (a) ~ (c) are sectional views showing steps of forming a first according to the embodiment FeRAM memory cell of the present invention (Part 1).
【図3】図3(a) 〜(c) は、本発明の第1実施形態に係るFeRAMのメモリセルの形成工程を示す断面図(その2)である。 [3] FIG. 3 (a) ~ (c) is a sectional view showing the step of forming the FeRAM memory cell according to the first embodiment of the present invention (Part 2).
【図4】図4(a) 〜(c) は、本発明の第1実施形態に係るFeRAMのメモリセルの形成工程を示す断面図(その3)である。 [4] FIG. 4 (a) ~ (c) is a sectional view showing the step of forming the memory cell of the FeRAM according to the first embodiment of the present invention (Part 3).
【図5】図5(a) 〜(c) は、本発明の第1実施形態に係るFeRAMのメモリセルの形成工程を示す断面図(その4)である。 [5] FIG. 5 (a) ~ (c) is a sectional view showing the step of forming the FeRAM memory cell according to the first embodiment of the present invention (Part 4).
【図6】図6(a) 〜(c) は、本発明の第1実施形態に係るFeRAMのメモリセルの形成工程を示す断面図(その5)である。 [6] FIG. 6 (a) ~ (c) is a sectional view showing the step of forming the FeRAM memory cell according to the first embodiment of the present invention (Part 5).
【図7】図7(a) 〜(c) は、本発明の第1実施形態に係るFeRAMのメモリセルの形成工程を示す断面図(その6)である。 [7] FIG. 7 (a) ~ (c) is a sectional view showing the step of forming the FeRAM memory cell according to the first embodiment of the present invention (Part 6).
【図8】図8は、本発明の実施形態によるTi膜とその他の工程によるTi膜の結晶を示す図である。 Figure 8 is a diagram showing the crystal of the Ti film by the Ti film and other steps in accordance with an embodiment of the present invention.
【図9】図9は、本発明の実施形態によるTi膜、TiO 2膜、Pt膜とその他の工程によるTi膜、TiO 2膜、Pt膜の結晶を示す図である。 Figure 9 is a diagram showing a crystal exemplary Ti film according, TiO 2 film, Pt film and other steps by the Ti film, TiO 2 film, Pt film of the present invention.
【図10】図10(a) 〜(c) は、本発明の第2実施形態に係るFeRAMのメモリセルの形成工程を示す断面図である。 [10] FIG. 10 (a) ~ (c) is a sectional view showing the step of forming the memory cell of the FeRAM according to the second embodiment of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…シリコン(半導体)基板、2…素子分離絶縁膜、3…活性領域、3a…ウェル、4…ゲート酸化膜、5…ゲート電極、6a…保護膜、6b…側壁絶縁膜、7a,7b,7c…不純物拡散層、8…MOSトランジスタ、9…酸化防止膜、10…SiO 2膜、11…層間絶縁膜、12,12a…キャップ層、13…Ti膜、13a…TiO 2膜、14,15…下部電極層、14a,15a…下部電極、16…PLZT膜、16a…強誘電体膜、17…上部電極層、17a…上部電極、18…レジストパターン、19…エンキャップ層、20…レジストパターン、21…層間絶縁膜、23a,23b,23d…導電性プラグ、24…酸化防止膜、25…レジストパターン、26a…配線、26b…パッド、26d…配線。 1 ... silicon (semiconductor) substrate, 2 ... the element isolation insulating film, 3 ... active region, 3a ... well, 4 ... gate oxide film, 5 ... gate electrode, 6a ... protective film, 6b ... sidewall insulating films, 7a, 7b, 7c ... impurity diffusion layers, 8 ... MOS transistor, 9 ... antioxidant film, 10 ... SiO 2 film, 11 ... interlayer insulation film, 12, 12a ... cap layer, 13 ... Ti film, 13a ... TiO 2 film, 14 and 15 ... lower electrode layer, 14a, 15a ... lower electrode, 16 ... PLZT film, 16a ... ferroelectric film, 17 ... upper electrode layer, 17a ... upper electrode, 18 ... resist pattern, 19 ... encapsulation layer, 20 ... resist pattern , 21 ... interlayer insulation film, 23a, 23b, 23d ... conductive plug, 24 ... anti-oxidation film, 25 ... resist pattern, 26a ... wiring, 26b ... pad, 26 d ... wiring.

Claims (4)

  1. 半導体基板の上方に形成され且つ平坦化面を有する第1絶縁膜と、 A first insulating film and having a planarized surface is formed over the semiconductor substrate,
    前記第1絶縁膜の平坦化面上に形成され、酸化アルミニウム膜、又は前記第1絶縁膜より水分含有率が大きい酸化シリコン膜のいずれかよりなる第2絶縁膜と、 Said first formed on the planarized surface of the insulating film, an aluminum oxide film, or the second insulating film made more one of the first insulating film from the water content is large silicon oxide film,
    前記第2絶縁膜上に形成された酸化チタン膜と、 Titanium oxide film formed on the second insulating film,
    前記酸化チタン膜の上に形成されたプラチナよりなるキャパシタ下部電極と、 And the capacitor lower electrode made of platinum was formed on the titanium oxide film,
    前記キャパシタ下部電極上に形成されたキャパシタ誘電体膜と、 A capacitor dielectric film formed on the capacitor lower electrode,
    前記キャパシタ誘電体膜上に形成されたキャパシタ上部電極とを有することを特徴とする半導体装置。 Wherein a and a capacitor upper electrode formed on the capacitor dielectric film.
  2. 第1絶縁膜を半導体基板の上方に形成する工程と、 Forming a first insulating film above a semiconductor substrate,
    前記第1絶縁膜の上面を平坦化する工程と、 Planarizing the top surface of the first insulating film,
    平坦化された前記第1絶縁膜を加熱して水分含有率を下げる工程と、 A step of reducing the water content by heating the flattened first insulating film,
    前記第1絶縁膜上に酸化アルミニウム膜、又は前記第1絶縁膜よりも水分含有率の大きい酸化シリコン膜よりなる第2絶縁膜を形成する工程と、 Forming a first insulating film on the aluminum oxide film, or the second insulating film made of large silicon oxide film of moisture content than the first insulating film,
    前記第2絶縁膜上に酸化チタン膜を形成する工程と、 A step of forming a titanium oxide film on the second insulating film,
    前記酸化チタン膜の上にプラチナよりなるキャパシタ下部電極を形成する工程と、 Forming a capacitor lower electrode made of platinum on the titanium oxide film,
    前記キャパシタ下部電極上に誘電体膜を形成する工程と、 Forming a dielectric film on the capacitor lower electrode,
    前記誘電体膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by a step of forming a capacitor upper electrode on the dielectric film.
  3. 前記酸化チタン膜は、前記第2絶縁膜上にチタン膜を形成した後に、該チタン膜を熱酸化することにより形成されることを特徴とする請求項2に記載の半導体装置の製造方法。 The titanium oxide film, said after forming a titanium film on the second insulating film, a method of manufacturing a semiconductor device according to claim 2, the titanium film being formed by thermal oxidation.
  4. 第1絶縁膜を半導体基板の上方に形成する工程と、 Forming a first insulating film above a semiconductor substrate,
    前記第1絶縁膜の上面を平坦化する工程と、 Planarizing the top surface of the first insulating film,
    平坦化された前記第1絶縁膜を加熱して水分含有率を下げる工程と、 A step of reducing the water content by heating the flattened first insulating film,
    水分含有率の低下した前記第1絶縁膜上に酸化アルミニウムよりなる第2絶縁膜を形成する工程と、 Forming a second insulating film over the first insulating film with reduced water content aluminum oxide,
    前記第2絶縁膜上にプラチナよりなるキャパシタ下部電極を形成する工程と、 Forming a capacitor lower electrode made of platinum on the second insulating film,
    前記キャパシタ下部電極上にキャパシタ誘電体膜を形成する工程と、 Forming a capacitor dielectric film on the capacitor lower electrode,
    前記キャパシタ誘電体膜上にキャパシタ上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by a step of forming a capacitor upper electrode on the capacitor dielectric film.
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* Cited by examiner, † Cited by third party
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JP3961399B2 (en) 2002-10-30 2007-08-22 富士通株式会社 A method of manufacturing a semiconductor device
WO2004059736A1 (en) * 2002-12-25 2004-07-15 Fujitsu Limited Method for manufacturing semiconductor device
WO2004077568A1 (en) * 2003-02-27 2004-09-10 Fujitsu Limited Method for fabricating ferroelectric capacitor
JP2004281742A (en) 2003-03-17 2004-10-07 Japan Science & Technology Agency Semiconductor device, semiconductor sensor and semiconductor memory element
JP2005217044A (en) 2004-01-28 2005-08-11 Fujitsu Ltd Semiconductor device and method for manufacturing the same
JP2006066415A (en) * 2004-08-24 2006-03-09 Oki Electric Ind Co Ltd Method of manufacturing ferroelectric memory
JP2007180191A (en) * 2005-12-27 2007-07-12 Fujitsu Ltd Film thickness measuring method, and manufacturing method of semiconductor device
KR101136870B1 (en) * 2006-11-30 2012-04-20 후지쯔 가부시끼가이샤 Method for fabricating resistance storage element
WO2008105100A1 (en) 2007-02-28 2008-09-04 Fujitsu Limited Semiconductor device and process for manufacturing the same
JP5115550B2 (en) 2007-03-20 2013-01-09 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
JP5776142B2 (en) * 2010-06-25 2015-09-09 コニカミノルタ株式会社 Vibration plate
JP5998531B2 (en) * 2012-03-09 2016-09-28 株式会社リコー Electro - mechanical conversion element and the droplet discharge head and a droplet discharging device
JP5998537B2 (en) * 2012-03-12 2016-09-28 株式会社リコー Electro - mechanical conversion element, a droplet discharge head and a droplet discharging device
JP5998543B2 (en) * 2012-03-13 2016-09-28 株式会社リコー Electro - mechanical conversion element, a droplet discharge head and a droplet discharging device
JP2013197522A (en) * 2012-03-22 2013-09-30 Ricoh Co Ltd Piezoelectric thin film element and method of manufacturing the same, and droplet discharge head using the piezoelectric thin film element, and ink jet recording device
JP2013201198A (en) * 2012-03-23 2013-10-03 Ricoh Co Ltd Electromechanical conversion element, manufacturing method of electromechanical conversion element, piezoelectric actuator, droplet discharge head, and ink jet recording device

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