JP4039121B2 - Memory module - Google Patents

Memory module Download PDF

Info

Publication number
JP4039121B2
JP4039121B2 JP2002146456A JP2002146456A JP4039121B2 JP 4039121 B2 JP4039121 B2 JP 4039121B2 JP 2002146456 A JP2002146456 A JP 2002146456A JP 2002146456 A JP2002146456 A JP 2002146456A JP 4039121 B2 JP4039121 B2 JP 4039121B2
Authority
JP
Japan
Prior art keywords
flexible substrate
memory module
memory
memories
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002146456A
Other languages
Japanese (ja)
Other versions
JP2003338602A (en
Inventor
輝代隆 塚田
伸方 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2002146456A priority Critical patent/JP4039121B2/en
Publication of JP2003338602A publication Critical patent/JP2003338602A/en
Application granted granted Critical
Publication of JP4039121B2 publication Critical patent/JP4039121B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

【０００１】
【技術分野】
本発明は，複数の等価なメモリをフレキシブル基板に実装してなるメモリモジュールに関する。
【０００２】
【従来技術】
高集積化，高速化に対応するメモリモジュールとして，複数のメモリを一つの基板に実装してなるメモリモジュールがある。
該メモリモジュールは，複数のメモリを実装するために，その面積が大きくなり，また，外部端子と各メモリの電極との間の配線距離が長くなるなどの問題がある。
【０００３】
かかる問題を解決すべく，上記複数のメモリを積み重ねたスタック構造を有するメモリモジュールがある（特開２００１−０６８６２０，特開２００１−０８５５９２等）。これにより，モジュールの小型化，配線距離の短縮化を実現することができる。
【０００４】
【解決しようとする課題】
しかしながら，上記従来のメモリモジュールは，外部端子と各メモリの電極との間の信号線の長さを等しくすることについては考慮されていない。
そのため，各メモリに接続される信号線の間において，信号線の長さの違いや，これに基づく電気抵抗の違いから，信号伝播速度に差が生ずる。その結果，上記各信号線の間において，信号のタイミングのばらつきが生じ，誤動作の原因となるおそれがある。かかる不具合は，システムの高速化に伴い発生しやすくなる。
従来のメモリモジュールを用いる場合，このような信号のばらつきを解消するためには，各メモリごとに信号の送受信のタイミングを制御するなど，厳密，複雑な制御が必要となる。
【０００５】
本発明は，かかる従来の問題点に鑑みてなされたもので，各信号線間における信号のタイミングのばらつきを容易に低減すると共に，小型化，配線短縮化を実現するメモリモジュールを提供しようとするものである。
【０００６】
【課題の解決手段】
本発明は，フレキシブル基板の一方の面に実装された２個のメモリが，上記フレキシブル基板を断面略Ｓ字形状に折り畳んだ状態で積層されており，
上記フレキシブル基板には，該フレキシブル基板の他方の面に形成されロジックＩＣに電気的に接続するための外部端子と，上記フレキシブル基板の一方の面と他方の面とにわたって形成され，上記外部端子と各メモリとをそれぞれ電気的に接続する略同じ長さの信号線と，上記フレキシブル基板の一方の面の信号線と他方の面の信号線とを接続する複数のビアとが設けられており，
該ビアは上記２個のメモリの間の略中央位置に形成されていることを特徴とするメモリモジュールにある（請求項１）。
【０００７】
次に，本発明の作用効果につき説明する。
上記フレキシブル基板は，実装された複数の上記メモリが積層した状態となるように湾曲させて折り畳まれている。そのため，メモリモジュールの小型化を容易に実現することができる。また，この場合，上記フレキシブル基板にビアを形成するなどの手段を用いることにより，配線距離を容易に短縮することができる。
【０００８】
また，上記複数の信号線は，互いに略同じ長さを有する。即ち，等長配線を行なっている。これにより，外部端子と各メモリの電極との間の信号の伝播速度を高い精度で略均等にすることができる。そのため，複数のメモリの電極にそれぞれ接続される複数の信号線の間において，信号のタイミングのばらつきを容易に低減することができる。それ故，システムの高速化にも充分に対応することができる。
【０００９】
以上のごとく，本発明によれば，各信号線間における信号のタイミングのばらつきを容易に低減すると共に，小型化，配線短縮化を実現するメモリモジュールを提供することができる。
【００１０】
【発明の実施の形態】
本発明（請求項１）においては，上記フレキシブル基板として，例えば，ポリイミド基板の両面に導体を形成した両面板，或いは片面に導体を形成した片面板のいずれを用いることもできる。上記ポリイミド基板の代わりに，液晶ポリマ，ＰＥＥＫ（ポリエーテルエーテルケトン），ポリオレフィン等の熱可塑性樹脂からなる基板を用いることもできる。
【００１１】
また，上記メモリとしては，例えばＤＲＡＭ等がある。また，上記メモリは，２個，あるいは３個以上実装されていてもよい。
また，上記各信号線の長さは，信号伝播速度の違いから生ずる信号線間の信号のタイミングのズレが，許容されるズレ（タイミングマージン）の範囲内に納まる程度で等しい。その信号線の長さのばらつきは，例えば±１０％未満程度である。
【００１２】
また，上記複数のメモリは，等価なメモリ，即ち同一の内部構造，同一の電極配列パターン等を有するメモリとすることができる。
また，上記外部端子としては，例えば，半田ボール，ピン状のリード線等を用いることができる。
【００１３】
また，上記複数のメモリは，１枚の上記フレキシブル基板に実装されていることが好ましい（請求項２）。
この場合には，複数枚のフレキシブル基板を用いる必要がないため，より製造容易なメモリモジュールを得ることができる。
【００１４】
また，上記メモリモジュールは，放熱板を有することが好ましい（請求項３）。
この場合には，上記メモリ等から発生する熱を効率的に放熱することができる。
【００１５】
また，上記フレキシブル基板は，断面略Ｓ字形状に折り畳まれている。
これにより，より製造容易なメモリモジュールを得ることができる。即ち，上記フレキシブル基板を折り畳む際，例えば，該フレキシブル基板の両端部分については裏返すことなく，また一つの動作で折り畳むことができる。
また，上記メモリモジュールを多数生産する際には，多数のメモリを所定箇所に実装した長尺のフレキシブル基板を所定箇所で折り畳んだ後，所定箇所で切断することにより，生産効率を向上させることが可能である。
また，上記放熱板は，上記２個のメモリのうちの一方のメモリを覆うように配される上記フレキシブル基板と，他方のメモリを搭載した上記フレキシブル基板との間に配置されていることが好ましい（請求項４）。
【００１６】
【実施例】
（参考例１）
本発明の実施例にかかるメモリモジュールにつき，図１〜図５を用いて説明する。図１，図２は，１つのメモリモジュール１の異なる断面を表す。
上記メモリモジュール１は，図１，図２に示す構造を有する。即ち，フレキシブル基板３の同一面上に実装された２個のメモリ２が，上記フレキシブル基板３を湾曲させた状態で積層されている。上記フレキシブル基板３には，ロジックＩＣ（図示略）に電気的に接続するための外部端子３１と，該外部端子３１と各メモリ２とをそれぞれ電気的に接続する互いに略同じ長さの複数の信号線３２とが設けられている。
【００１７】
即ち，上記各信号線３２の長さは，信号伝播速度の違いから生ずる信号線３２間の信号のタイミングのズレが，許容されるズレ（タイミングマージン）の範囲内に納まる程度で等しい。その信号線３２の長さのばらつきは，例えば±１０％未満程度である。
上記信号線３２は，複数の上記外部端子３１と，上記２個のメモリ２における複数の信号用の電極２１との間に複数形成されている。そして，これらの信号線３２を略同じ長さとする等長配線としている。
【００１８】
例えば，図１に示した信号線３２及び図２に示した信号線３２とは，それぞれ，複数の電極２１のうちの斜線を施した電極２１と，複数の外部端子３１のうちの斜線を施した電極３１とを電気的に接続している。そして，これら図１と図２の信号線３２の長さが略同等に形成されている。
上記フレキシブル基板３は，ポリイミド基板の両面に銅等の導体を形成した両面板から得られる。また，上記メモリ２はＤＲＡＭである。
【００１９】
また，図１，図２に示すごとく，上記複数のメモリ２は，１枚の上記フレキシブル基板３に実装されている。そして，この１枚のフレキシブル基板３は，断面略Ｓ字形状に折り畳まれている。
また，上記メモリモジュール１は，放熱板（ヒートスプレッダ）４を有する。該放熱板４は，積み重ねられた上記メモリ２の間に配置されている。
【００２０】
また，上記放熱板４の両面と上記フレキシブル基板３とは，接着剤５を介して接着されている。また，下側に配されたメモリ２０の上面２５は，上記フレキシブル基板３と接着剤５によって接着されている。
上記メモリ２の電極２１側の面と上記フレキシブル基板３との間は，封止樹脂２３によって封止されている。
【００２１】
次に，上記メモリモジュール１の製造方法につき説明する。
まず，ポリイミド基板の両面に銅からなる導体膜を有するフレキシブル基板３に，穴明けを行なった後，穴の側面或いは内部全体にメッキを施すことにより，ビア３３を形成する（図３〜図５）。上記フレキシブル基板３の厚みは，０．０３〜０．２ｍｍ程度である。
なお，図４，図５は，それぞれ図２，図１に対応する断面を表している。
【００２２】
次いで，上記導体膜をエッチング等することにより，上記信号線３２を含む配線パターンを形成する（図３〜図５）。なお，図１〜図５においては，所定の信号線３２以外の配線パターンを省略してある。ビア３３についても，所定の信号線３２が接続されるもの以外については省略してある。
次いで，上記フレキシブル基板３の必要な箇所に接着剤５を塗布する。
また，図３〜５に示すごとく，上記フレキシブル基板３の上面の２箇所にメモリ２を実装し，該メモリ２の電極２１側の面を封止樹脂２３により封止する。
【００２３】
次いで，図１，図２に示すごとく，実装されたメモリ２が上下に積み重なるように，上記フレキシブル基板３を断面略Ｓ字形状に湾曲させて折り畳む。このとき，放熱板４を，一方のメモリ２０の上側に配されるフレキシブル基板３と，他方のメモリ２００の下側に配されるフレキシブル基板３との間に配置する。
【００２４】
次いで，最下部に配されるフレキシブル基板３の下面３５と，最上部に配されるメモリ２００の上面２５０とから，加熱・加圧する。これにより，上記放熱板４の両面と上記フレキシブル基板３，及び，下側に配されたメモリ２０の上面２５と上記フレキシブル基板３とを，接着剤５を介して接着する。
次いで，上記最下部に配されるフレキシブル基板３の下面３５のランド３５１に，半田ボールからなる外部端子３１を形成する。
以上により，断面略Ｓ字形状のスタック構造を有するメモリモジュール１を得る。
【００２５】
次に，本例の作用効果につき説明する。
上記フレキシブル基板３は，図１，図２に示すごとく，実装された複数の上記メモリ２が積層した状態となるように湾曲させて折り畳まれている。そのため，メモリモジュール１の小型化を容易に実現することができる。また，この場合，上記フレキシブル基板３にビア３３を形成するなどの手段を用いることにより，配線距離を容易に短縮することができる。
【００２６】
また，上記複数の信号線３２は，互いに略同じ長さを有する。即ち，等長配線を行なっている。これにより，外部端子３１と各メモリ２の電極２１との間の信号の伝播速度を高い精度で略均等にすることができる。そのため，複数のメモリ２の電極２１にそれぞれ接続される複数の信号線３２の間において，信号のタイミングのばらつきを容易に低減することができる。それ故，システムの高速化にも充分に対応することができる。
【００２７】
また，上記２個のメモリ２は，１枚の上記フレキシブル基板３に実装されている。それ故，複数枚のフレキシブル基板３を用いる必要がないため，より製造容易となる。
また，上記メモリモジュール１は放熱板４を有するため，上記メモリ２等から発生する熱を効率的に放熱することができる。また，上述のごとく，上記放熱板４は上記２個のメモリ２の間に配されるため，２個のメモリ２の熱を略均等に，効率よく放熱することができる。
【００２８】
また，上記フレキシブル基板３は，断面略Ｓ字形状に折り畳まれているため，より製造容易なメモリモジュール１を得ることができる。即ち，上記フレキシブル基板３を折り畳む際，例えば，該フレキシブル基板３の両端部分については裏返すことなく，また一つの動作で折り畳むことができる。
また，上記メモリモジュール１を多数生産する際には，多数のメモリ２を所定箇所に実装した長尺のフレキシブル基板３を折り畳んだ後，所定箇所で切断することにより，生産効率を向上させることが可能である。
【００２９】
本例によれば，各信号線間における信号のタイミングのばらつきを容易に低減すると共に，小型化，配線短縮化を実現するメモリモジュールを提供することができる。
【００３０】
（参考例２）
本例は，図６，図７に示すごとく，２枚のフレキシブル基板３を用いたメモリモジュール１の例である。
図６，図７は，１つのメモリモジュール１の異なる断面を表す。
上記２枚のフレキシブル基板３にそれぞれ１個ずつメモリ２を実装してある。そして，一方のフレキシブル基板３は，上記メモリ２を両面側から挟み込むようにして，断面略Ｃ字形状に湾曲させて折り畳まれている。他方のフレキシブル基板３は，折り畳まれることなく，上記一方のフレキシブル基板３の上方に，接着剤５を介して積み重ねるように配置している。これにより，上記メモリ２は，上下に積層した状態に配置される。
【００３１】
また，図６，図７に示すごとく，上記２枚のフレキシブル基板３には，上下接続用導体３４が設けられており，該接続用導体３４において上記２枚のフレキシブル基板３の間の電気的導通が図られている。
また，上記メモリモジュール１には，放熱板を配設していない。
図６，図７に示すごとく，上記メモリモジュール１における複数の信号線３２は，互いに略同じ長さを有する。即ち，等長配線としている。
その他は，参考例１と同様である。
【００３２】
本例の場合にも，各信号線間における信号のタイミングのばらつきを容易に低減すると共に，小型化，配線短縮化を実現するメモリモジュールを提供することができる。
【００３３】
（実施例１）
本例は，図８，図９に示すごとく，２つのメモリ２の間の略中央位置に複数のビア３３を設けた例である。そして，各メモリ２０，２００の電極２１から各ビア３３までの配線長が略同等となるように配線することにより，信号線３２の長さを略同等としてある。
【００３４】
図８，図９は，フレキシブル基板３を湾曲させる前の状態を示す断面図であり，参考例１における図４，図５に対応する図面である。
その他は，参考例１と同様である。
この場合にも，参考例１と同様の作用効果を有する。
【００３５】
なお，上記実施例１以外にも，例えば，放熱板を用いずに断面略Ｓ字形状とする形態，放熱板を外側へ配設する形態，或いはメモリを３個以上配置した形態，その他，種々の形態とすることができる。
【図面の簡単な説明】
【図１】 参考例１における，メモリモジュールの断面図。
【図２】 参考例１における，メモリモジュールの他の断面図。
【図３】 参考例１における，メモリを実装したフレキシブル基板を湾曲させる前の状態を表す平面図。
【図４】 図３のＡ−Ａ線矢視断面図。
【図５】 図３のＢ−Ｂ線矢視断面図。
【図６】 参考例２における，メモリモジュールの断面図。
【図７】 参考例２における，メモリモジュールの他の断面図。
【図８】 実施例１における，メモリを実装したフレキシブル基板を湾曲させる前の状態を表す断面図。
【図９】 実施例１における，メモリを実装したフレキシブル基板を湾曲させる前の状態を表す，図８とは異なる断面図。
【符号の説明】
１．．．メモリモジュール，
２．．．メモリ，
２１．．．電極，
３．．．フレキシブル基板，
３１．．．外部端子，
３２．．．信号線，
４．．．放熱板，
５．．．接着剤，[0001]
【Technical field】
The present invention relates to a memory module in which a plurality of equivalent memories are mounted on a flexible substrate.
[0002]
[Prior art]
As a memory module corresponding to high integration and high speed, there is a memory module in which a plurality of memories are mounted on one substrate.
Since the memory module is mounted with a plurality of memories, the area of the memory module increases, and the wiring distance between the external terminal and each memory electrode increases.
[0003]
In order to solve this problem, there are memory modules having a stack structure in which the plurality of memories are stacked (Japanese Patent Laid-Open No. 2001-068620, Japanese Patent Laid-Open No. 2001-085592, etc.). As a result, it is possible to reduce the size of the module and the wiring distance.
[0004]
[Problems to be solved]
However, the conventional memory module does not consider the equalization of the length of the signal line between the external terminal and each memory electrode.
For this reason, there is a difference in signal propagation speed due to the difference in the length of the signal line and the difference in the electric resistance based on the difference between the signal lines connected to each memory. As a result, there is a possibility that a variation in signal timing occurs between the signal lines, causing malfunction. Such problems are likely to occur as the system speed increases.
In the case of using a conventional memory module, in order to eliminate such signal variations, strict and complicated control such as control of signal transmission / reception timing for each memory is required.
[0005]
The present invention has been made in view of such conventional problems, and an object of the present invention is to provide a memory module that can easily reduce variations in signal timing between signal lines, and can achieve miniaturization and wiring shortening. Is.
[0006]
[Means for solving problems]
In the present invention, two memories mounted on one surface of a flexible substrate are stacked in a state where the flexible substrate is folded into a substantially S-shaped cross section,
The flexible substrate includes an external terminal formed on the other surface of the flexible substrate for electrically connecting to the logic IC, and formed on one surface and the other surface of the flexible substrate, A signal line having substantially the same length for electrically connecting each memory, and a plurality of vias for connecting the signal line on one side of the flexible substrate and the signal line on the other side;
The via is formed in a substantially central position between the two memories. (Claim 1)
[0007]
Next, the effects of the present invention will be described.
The flexible substrate is bent and folded so that a plurality of mounted memories are stacked. Therefore, the memory module can be easily downsized. In this case, the wiring distance can be easily shortened by using means such as forming a via in the flexible substrate.
[0008]
The plurality of signal lines have substantially the same length. That is, equal-length wiring is performed. Thereby, the propagation speed of the signal between the external terminal and each memory electrode can be made substantially uniform with high accuracy. Therefore, it is possible to easily reduce variations in signal timing between a plurality of signal lines respectively connected to electrodes of a plurality of memories. Therefore, it can sufficiently cope with the speeding up of the system.
[0009]
As described above, according to the present invention, it is possible to provide a memory module that can easily reduce variations in timing of signals between signal lines, and realize miniaturization and wiring shortening.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
In the present invention (Claim 1), as the flexible substrate, for example, either a double-sided plate in which a conductor is formed on both sides of a polyimide substrate or a single-sided plate in which a conductor is formed on one side can be used. Instead of the polyimide substrate, a substrate made of a thermoplastic resin such as liquid crystal polymer, PEEK (polyetheretherketone), or polyolefin may be used.
[0011]
The memory includes, for example, a DRAM. Moreover, two or three or more memories may be mounted.
Further, the lengths of the signal lines are equal to the extent that the signal timing deviation between the signal lines caused by the difference in signal propagation speed falls within an allowable deviation (timing margin). The variation in the length of the signal line is, for example, less than ± 10%.
[0012]
The plurality of memories may be equivalent memories, that is, memories having the same internal structure, the same electrode arrangement pattern, and the like.
As the external terminal, for example, a solder ball, a pin-shaped lead wire, or the like can be used.
[0013]
The plurality of memories are preferably mounted on a single flexible substrate (claim 2).
In this case, since it is not necessary to use a plurality of flexible substrates, a more easily manufactured memory module can be obtained.
[0014]
The memory module preferably has a heat sink.
In this case, the heat generated from the memory or the like can be efficiently radiated.
[0015]
Further, the flexible substrate that has been folded into a substantially S-shape.
As a result , a memory module that is easier to manufacture can be obtained. That is, when the flexible substrate is folded, for example, both end portions of the flexible substrate can be folded in one operation without turning over.
In addition, when a large number of the memory modules are produced, it is possible to improve production efficiency by folding a long flexible board having a large number of memories mounted at a predetermined place and then cutting at a predetermined place. Is possible.
Moreover, it is preferable that the said heat sink is arrange | positioned between the said flexible substrate arrange | positioned so that one memory of the said two memories may be covered, and the said flexible substrate carrying the other memory. (Claim 4).
[0016]
【Example】
( Reference Example 1 )
A memory module according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2 show different cross sections of one memory module 1.
The memory module 1 has the structure shown in FIGS. That is, the two memories 2 mounted on the same surface of the flexible substrate 3 are stacked in a state where the flexible substrate 3 is curved. The flexible substrate 3 includes an external terminal 31 for electrically connecting to a logic IC (not shown), and a plurality of substantially the same lengths that electrically connect the external terminal 31 and each memory 2 respectively. A signal line 32 is provided.
[0017]
That is, the length of each signal line 32 is equal to the extent that the signal timing deviation between the signal lines 32 caused by the difference in signal propagation speed falls within the allowable deviation (timing margin) range. The variation in the length of the signal line 32 is, for example, less than ± 10%.
A plurality of the signal lines 32 are formed between the plurality of external terminals 31 and the plurality of signal electrodes 21 in the two memories 2. These signal lines 32 are equal length wirings having substantially the same length.
[0018]
For example, the signal line 32 shown in FIG. 1 and the signal line 32 shown in FIG. 2 are respectively shaded electrodes 21 of the plurality of electrodes 21 and shaded lines of the plurality of external terminals 31. The electrode 31 is electrically connected. The lengths of the signal lines 32 in FIGS. 1 and 2 are formed to be approximately equal.
The flexible substrate 3 is obtained from a double-sided plate in which conductors such as copper are formed on both sides of a polyimide substrate. The memory 2 is a DRAM.
[0019]
As shown in FIGS. 1 and 2, the plurality of memories 2 are mounted on a single flexible substrate 3. The single flexible substrate 3 is folded into a substantially S-shaped cross section.
The memory module 1 has a heat radiating plate (heat spreader) 4. The heat sink 4 is arranged between the stacked memories 2.
[0020]
Further, both surfaces of the heat radiating plate 4 and the flexible substrate 3 are bonded via an adhesive 5. Further, the upper surface 25 of the memory 20 disposed on the lower side is bonded to the flexible substrate 3 with the adhesive 5.
A space between the electrode 21 side surface of the memory 2 and the flexible substrate 3 is sealed with a sealing resin 23.
[0021]
Next, a manufacturing method of the memory module 1 will be described.
First, the flexible substrate 3 having a conductor film made of copper on both sides of the polyimide substrate is drilled, and then the via 33 is formed by plating the side surface or the entire inside of the hole (FIGS. 3 to 5). ). The thickness of the flexible substrate 3 is about 0.03 to 0.2 mm.
4 and 5 show cross sections corresponding to FIGS. 2 and 1, respectively.
[0022]
Next, a wiring pattern including the signal line 32 is formed by etching the conductor film (FIGS. 3 to 5). In FIG. 1 to FIG. 5, wiring patterns other than the predetermined signal line 32 are omitted. The vias 33 are omitted except for those to which the predetermined signal line 32 is connected.
Next, an adhesive 5 is applied to a necessary portion of the flexible substrate 3.
As shown in FIGS. 3 to 5, the memory 2 is mounted at two locations on the upper surface of the flexible substrate 3, and the surface on the electrode 21 side of the memory 2 is sealed with a sealing resin 23.
[0023]
Next, as shown in FIGS. 1 and 2, the flexible substrate 3 is bent and folded into a substantially S-shaped cross section so that the mounted memories 2 are stacked one above the other. At this time, the heat radiating plate 4 is disposed between the flexible substrate 3 disposed on the upper side of the one memory 20 and the flexible substrate 3 disposed on the lower side of the other memory 200.
[0024]
Next, heating and pressurization are performed from the lower surface 35 of the flexible substrate 3 disposed at the lowermost portion and the upper surface 250 of the memory 200 disposed at the uppermost portion. Thus, both surfaces of the heat radiating plate 4, the flexible substrate 3, and the upper surface 25 of the memory 20 disposed on the lower side are bonded to the flexible substrate 3 via the adhesive 5.
Next, external terminals 31 made of solder balls are formed on the lands 351 on the lower surface 35 of the flexible substrate 3 arranged at the lowermost portion.
Thus, the memory module 1 having a stack structure having a substantially S-shaped cross section is obtained.
[0025]
Next, the effect of this example will be described.
As shown in FIGS. 1 and 2, the flexible substrate 3 is bent and folded so that a plurality of the mounted memories 2 are stacked. Therefore, the memory module 1 can be easily reduced in size. In this case, the wiring distance can be easily shortened by using means such as forming the via 33 in the flexible substrate 3.
[0026]
The plurality of signal lines 32 have substantially the same length. That is, equal-length wiring is performed. Thereby, the propagation speed of the signal between the external terminal 31 and the electrode 21 of each memory 2 can be made substantially uniform with high accuracy. Therefore, it is possible to easily reduce variations in signal timing between the plurality of signal lines 32 respectively connected to the electrodes 21 of the plurality of memories 2. Therefore, it can sufficiently cope with the speeding up of the system.
[0027]
The two memories 2 are mounted on one flexible substrate 3. Therefore, since it is not necessary to use a plurality of flexible substrates 3, manufacturing becomes easier.
Further, since the memory module 1 has the heat radiating plate 4, heat generated from the memory 2 and the like can be efficiently radiated. As described above, since the heat radiating plate 4 is disposed between the two memories 2, the heat of the two memories 2 can be radiated substantially uniformly and efficiently.
[0028]
Further, since the flexible substrate 3 is folded into a substantially S-shaped cross section, the memory module 1 that is easier to manufacture can be obtained. That is, when the flexible substrate 3 is folded, for example, both end portions of the flexible substrate 3 can be folded in one operation without turning over.
Further, when a large number of the memory modules 1 are produced, the production efficiency can be improved by folding the long flexible substrate 3 on which a large number of memories 2 are mounted at predetermined positions and then cutting at the predetermined positions. Is possible.
[0029]
According to this example, it is possible to provide a memory module that can easily reduce variations in signal timing among the signal lines, and realize miniaturization and wiring shortening.
[0030]
( Reference Example 2 )
This example is an example of a memory module 1 using two flexible substrates 3 as shown in FIGS.
6 and 7 show different cross sections of one memory module 1.
One memory 2 is mounted on each of the two flexible substrates 3. One flexible substrate 3 is bent and bent into a substantially C-shaped cross section so as to sandwich the memory 2 from both sides. The other flexible substrate 3 is arranged so as to be stacked via an adhesive 5 above the one flexible substrate 3 without being folded. Thereby, the memory 2 is arranged in a stacked state.
[0031]
As shown in FIGS. 6 and 7, the two flexible boards 3 are provided with upper and lower connection conductors 34, and the electrical connection between the two flexible boards 3 is made in the connection conductor 34. Conduction is achieved.
The memory module 1 is not provided with a heat sink.
As shown in FIGS. 6 and 7, the plurality of signal lines 32 in the memory module 1 have substantially the same length. That is, equal-length wiring is used.
Others are the same as in Reference Example 1 .
[0032]
In the case of this example as well, it is possible to provide a memory module that can easily reduce variations in signal timing between signal lines, as well as reduce the size and wiring.
[0033]
( Example 1 )
In this example, as shown in FIGS. 8 and 9, a plurality of vias 33 are provided at a substantially central position between two memories 2. The lengths of the signal lines 32 are made substantially equal by wiring so that the wiring lengths from the electrodes 21 of the memories 20 and 200 to the respective vias 33 are substantially equal.
[0034]
8 and 9 are cross-sectional views showing a state before the flexible substrate 3 is bent, and are drawings corresponding to FIGS. 4 and 5 in the first reference example .
Others are the same as in Reference Example 1 .
In this case, the same effect as in Reference Example 1 is obtained.
[0035]
Incidentally, in addition to the above Example 1, for example, the form of the cross section S-shape without using the heat radiating plate, the form of disposing the heat plate release outwards or form arranged memory 3 or more, other, Various forms are possible.
[Brief description of the drawings]
1 is a cross-sectional view of a memory module in Reference Example 1. FIG.
2 is another cross-sectional view of a memory module in Reference Example 1. FIG.
3 is a plan view showing a state before bending a flexible board on which a memory is mounted in Reference Example 1. FIG.
4 is a cross-sectional view taken along line AA in FIG. 3;
5 is a cross-sectional view taken along line BB in FIG.
6 is a cross-sectional view of a memory module in Reference Example 2. FIG.
7 is another cross-sectional view of the memory module in Reference Example 2. FIG.
FIG. 8 is a cross-sectional view illustrating a state before bending a flexible board on which a memory is mounted in the first embodiment .
In [9] Example 1 represents the state before bending the flexible substrate mounted with a memory, cross-sectional view different from that of FIG. 8.
[Explanation of symbols]
1. . . Memory module,
2. . . memory,
21. . . electrode,
3. . . Flexible substrates,
31. . . External terminal,
32. . . Signal line,
4). . . Heat sink,
5. . . adhesive,

Claims (4)

フレキシブル基板の一方の面に実装された２個のメモリが，上記フレキシブル基板を断面略Ｓ字形状に折り畳んだ状態で積層されており，
上記フレキシブル基板には，該フレキシブル基板の他方の面に形成されロジックＩＣに電気的に接続するための外部端子と，上記フレキシブル基板の一方の面と他方の面とにわたって形成され，上記外部端子と各メモリとをそれぞれ電気的に接続する略同じ長さの信号線と，上記フレキシブル基板の一方の面の信号線と他方の面の信号線とを接続する複数のビアとが設けられており，
該ビアは上記２個のメモリの間の略中央位置に形成されていることを特徴とするメモリモジュール。Two memories mounted on one surface of the flexible board are stacked in a state where the flexible board is folded into a substantially S-shaped cross section,
The flexible substrate includes an external terminal formed on the other surface of the flexible substrate for electrically connecting to the logic IC, and formed on one surface and the other surface of the flexible substrate, A signal line having substantially the same length for electrically connecting each memory, and a plurality of vias for connecting the signal line on one side of the flexible substrate and the signal line on the other side;
The memory module, wherein the via is formed at a substantially central position between the two memories. 請求項１において，上記複数のメモリは，１枚の上記フレキシブル基板に実装されていることを特徴とするメモリモジュール。  The memory module according to claim 1, wherein the plurality of memories are mounted on one flexible substrate. 請求項１または２において，上記メモリモジュールは，放熱板を有することを特徴とするメモリモジュール。  3. The memory module according to claim 1, wherein the memory module includes a heat sink. 請求項３において，上記放熱板は，上記２個のメモリのうちの一方のメモリを覆うように配される上記フレキシブル基板と，他方のメモリを搭載した上記フレキシブル基板との間に配置されていることを特徴とするメモリモジュール。  4. The heat sink according to claim 3, wherein the heat radiating plate is disposed between the flexible substrate disposed so as to cover one of the two memories and the flexible substrate on which the other memory is mounted. A memory module characterized by that.
JP2002146456A 2002-05-21 2002-05-21 Memory module Expired - Fee Related JP4039121B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002146456A JP4039121B2 (en) 2002-05-21 2002-05-21 Memory module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002146456A JP4039121B2 (en) 2002-05-21 2002-05-21 Memory module

Publications (2)

Publication Number Publication Date
JP2003338602A JP2003338602A (en) 2003-11-28
JP4039121B2 true JP4039121B2 (en) 2008-01-30

Family

ID=29705434

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002146456A Expired - Fee Related JP4039121B2 (en) 2002-05-21 2002-05-21 Memory module

Country Status (1)

Country Link
JP (1) JP4039121B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4199724B2 (en) 2004-12-03 2008-12-17 エルピーダメモリ株式会社 Stacked semiconductor package
KR100713930B1 (en) 2006-03-03 2007-05-07 주식회사 하이닉스반도체 Chip stack package
KR100977710B1 (en) * 2007-05-02 2010-08-24 주식회사 셀픽 USB memory device
KR100885976B1 (en) 2007-06-25 2009-03-03 삼성전자주식회사 Printed circuit board, memory module having the same and fabrication method thereof

Also Published As

Publication number Publication date
JP2003338602A (en) 2003-11-28

Similar Documents

Publication Publication Date Title
US6940158B2 (en) Assemblies having stacked semiconductor chips and methods of making same
US6572387B2 (en) Flexible circuit connector for stacked chip module
US20210098280A1 (en) Process for Making a Semiconductor System
US6841855B2 (en) Electronic package having a flexible substrate with ends connected to one another
KR101015266B1 (en) High density three dimensional semiconductor die package
US20060138630A1 (en) Stacked ball grid array packages
JPH0661606A (en) Circuit package structure
JP2009038112A (en) Printed wiring board structure and electronic equipment
US5220491A (en) High packing density module board and electronic device having such module board
US20060055024A1 (en) Adapted leaded integrated circuit module
JP4039121B2 (en) Memory module
JPH04290258A (en) Multichip module
US10930618B2 (en) Semiconductor package having chip stack
US7122400B2 (en) Method of fabricating an interconnection for chip sandwich arrangements
JP2006339276A (en) Substrate for connection and manufacturing method thereof
US20090001547A1 (en) High-Density Fine Line Structure And Method Of Manufacturing The Same
JPH08167676A (en) Semiconductor device
JP3855627B2 (en) Semiconductor device, electronic device and manufacturing method thereof
KR100256306B1 (en) Stack multi chip module
US7732903B2 (en) High capacity memory module using flexible substrate
JPH04111458A (en) Hybrid integrated circuit device
JPH04111459A (en) Hybrid integrated circuit device
JPH04111460A (en) Hybrid integrated circuit device
JPH04111457A (en) Hybrid integrated circuit device
JP2003017617A (en) Flexibly connecting circuit substrate, flexible circuit substrate and semiconductor device using the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071016

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071029

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101116

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101116

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111116

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111116

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121116

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131116

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees