JP4030207B2 - Driver circuit, receiver circuit, the signal transmission system and signal transmission method - Google Patents

Driver circuit, receiver circuit, the signal transmission system and signal transmission method

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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は信号伝送技術に関し、特に、高速の信号伝送を可能とするドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法に関する。 The present invention relates to a signal transmission technology, in particular, the driver circuit that enables high-speed signal transmission, a receiver circuit, a signal transmission system and signal transmission method.
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、DRAM等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。 Recently, the performance of components used in computers and other information processing equipment performance is greatly improved, for example, improving the performance of such a semiconductor memory device and a processor such as DRAM are remarkable. そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。 Then, improvements in the performance of semiconductor memory devices and processors, unless improve the speed of signal transmission between components or elements have come to the point where it is impossible to improve the performance of the system. 具体的に、例えば、DRAM等の主記憶装置とプロセッサ(論理回路)との間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。 Specifically, for example, the signal transmission speed between the main memory and a processor such as a DRAM (logic circuit) is becoming interfere with the performance improvement of overall computer. さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード(プリント配線基板)間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化(信号振幅の低レベル化)等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。 Moreover, not only signal transmission between the enclosure and boards such as between a server via a server and a main storage device or network (printed circuit board), high integration and enlargement of semiconductor chips, and a low voltage of the power supply voltage by such (low level of the signal amplitude), it is coming also become necessary to improve the signal transmission speed in the signal transmission between elements or circuit blocks in the signal transmission and chip between the chips. そこで、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、より一層の高精度で高速の信号伝送が可能な信号伝送技術の提供が要望されている。 Therefore, to prevent interference between the waveforms of the disturbance and the signal lines by the high-frequency component of the signal, further offers a high-speed signal transmission can signal transmission technology with high accuracy is desired.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
図1は従来の信号伝送システムの一例を概略的に示す図であり、例えば、LSI(半導体集積回路)の間の信号伝送の様子を示している。 Figure 1 is a diagram schematically showing an example of a conventional signal transmission system, for example, shows how the signal transmission between LSI (semiconductor integrated circuit). 図1において、参照符号101はドライバ回路、102は信号伝送路(ケーブル)、131〜133は寄生インダクタ、141〜145は寄生容量、105は終端抵抗、そして、106はレシーバ回路を示している。 1, reference numeral 101 is a driver circuit, 102 is a signal transmission line (cable), 131-133 parasitic inductor, 141-145 parasitic capacitance, 105 terminating resistor, and 106 denotes a receiver circuit. ここで、例えば、寄生インダクタ131は半導体チップ(ドライバ回路)と外部ピンを繋ぐボンディングワイヤによるものを示し、寄生インダクタ132はパッケージやリード線によるものを示し、そして、寄生インダクタ133はコネクタによるものを示している。 Here, for example, parasitic inductance 131 indicates by bonding wires connecting the semiconductor chip (driver circuit) to external pins, the parasitic inductor 132 represents a by package or lead, and the parasitic inductor 133 as by connector shows. また、例えば、寄生容量141〜145は、それぞれ各部における寄生容量を示している。 Further, for example, parasitic capacitance 141 to 145 are respectively show the parasitic capacitance in each part.
【0003】 [0003]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、例えば、LSIの間の信号伝送を高速化すると、その伝送される信号波形に含まれる高周波成分が増加する。 Incidentally, for example, when the speed of signal transmission between LSI, the high frequency component increases contained in the transmitted signal waveform.
この高周波成分は、図1に示されるような信号伝送システムにおいて、ボンディングワイヤ、パッケージやリード線並びにソケット等のもつ寄生インダクタ131〜133、および、各部における寄生容量141〜145に振動的な挙動を引き起こすことになる。 The high frequency components in the signal transmission system as shown in FIG. 1, the bonding wires, the parasitic inductors 131-133 possessed such package or lead and sockets, and the vibration behavior on the parasitic capacitance 141 to 145 in each part It will cause.
【0004】 [0004]
その結果、伝送すべき信号の波形が乱れて、正しい信号伝送が困難になる。 As a result, the disturbed waveform of the signal to be transmitted, signal transmission becomes difficult correct. さらに、高周波成分を含む信号を信号線に流すと、他の信号線にクロストーク等の結合雑音が発生することにもなり、高精度で高速の信号伝送の妨げとなる。 Furthermore, the flow signal including the high frequency component to the signal line, also results in binding noise such as crosstalk occurs to other signal lines, hinders high-speed signal transmission with high accuracy. なお、このような問題は、LSIの間の信号伝送だけでなく、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送や、チップ(LSI)内における素子や回路ブロック間での信号伝送においても同様である。 Such a problem is not only the signal transmission between LSI, server and a main storage device or or signal transmission between the enclosure and boards such as between a server over the network, the chip (LSI) devices within or circuit the same applies to the signal transmission between the blocks.
【0005】 [0005]
本発明は、上述した従来技術における課題に鑑み、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送を可能とすることを目的としている。 In view of the problems of the prior art described above, to prevent interference between the waveforms of the disturbance and the signal lines by the high-frequency component of the signal, it is intended to enable high-speed signal transmission with high accuracy.
【0006】 [0006]
【課題を解決するための手段】 In order to solve the problems]
本発明の第1の形態によれば、ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、 前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、記送信信号に用いる符号において、符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法が提供される。 According to a first aspect of the present invention, there is provided a signal transmission method for transmitting a signal from the driver side to the receiver side, with the driver side, a transmission signal by superimposing a data series obtained by delaying the signal to be the transmission generated, the transmission signal the generated adapted to output to the receiver side, before the code used Kioku Shin signal, per code rise time and fall time sum of 1 bit time signal transmission method is characterized in that so as to be longer than comparable or and length is provided.
【0007】 [0007]
本発明の第2の形態によれば、ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、前記ドライバ回路は、 前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システムが提供される。 According to a second aspect of the present invention, a signal transmission system for transmitting a signal to the receiver side of the receiver circuit via the signal transmission path from the driver circuit provided on the driver side, the driver circuit is the transmission that signal by superimposing the delayed data sequence to generate a transmission signal, the code used in the transmission signal, from or length and comparable rise and fall one bit time the amount of time per said code signal transmission system comprising the code length control means for long is provided.
【0008】 [0008]
本発明の第3の形態によれば、信号を伝送するためのドライバ回路であって、 前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路が提供される。 According to a third aspect of the present invention, there is provided a driver circuit for transmitting signals to generate a transmission signal by superimposing a data series obtained by delaying the signal to be the transmission, the code used in the transmission signal the driver circuit of comprising the code length control means for length and longer than the comparable or one bit time the sum of rise and fall times per said code is provided.
本発明の第4の形態によれば、 伝送される信号を遅延したデータ系列を重畳して生成され、符号1個当たりの立ち上がり時間および立ち下がり時間の合計が1ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路が提供される。 According to a fourth aspect of the present invention are produced by superimposing a data series obtained by delaying the signal transmitted, the the length extent of the total 1 bit time of the rise time and fall time per code or a receiver circuit for receiving a longer signal, the receiver circuit is provided, wherein the received signal with a received signal determination means for determining the value of the received signal in the second half bit time which maximizes .
【0009】 [0009]
図2および図3は本発明の原理を説明するための図である。 2 and 3 are views for explaining the principle of the present invention. なお、図2(a),図2(b),図3(a)および図3(b)において、縦軸は電圧Vを示し、また、横軸は時間tを示している。 Incidentally, FIG. 2 (a), FIG. 2 (b), in the FIGS. 3 (a) and 3 (b), the vertical axis represents the voltage V, The horizontal axis represents time t.
ところで、信号にどれだけ高周波成分が含まれるかは、データ『0』および『1』に対応する符号波形がどれだけ高周波成分を持つかによって決まる。 By the way, how much the signal contains high frequency components is determined by whether code waveform corresponding to the data "0" and "1" is how much has a high-frequency component.
【0010】 [0010]
まず、バイナリ値b=0または1を、c=−1または1に対応させて考えると、図2(a)に示されるように、ある系列{bn}に対応する信号波形(送り側の信号)は、系列{cn}を用いてs(t)=Σci u(t−iT) First, the binary value b = 0 or 1, considering in correspondence with c = -1 or 1, as shown in FIG. 2 (a), signal waveform (the sender of the signals corresponding to a sequence {bn} ), using the sequence {cn} s (t) = Σci u (t-iT)
と現される。 It is revealed as. ここで、s(t)は低レベル『L(0)』と高レベル『H(1)』の中間の基準電位Vref を基準にして測定された値とし、u(t)は仮想的な孤立パルスに対する応答である。 Here, s (t) is the value measured reference voltage Vref on the basis of the intermediate low level "L (0)" and the high level "H (1)", u (t) is a virtual isolation which is a response to the pulse.
【0011】 [0011]
もし、理想的な信号伝送路を立ち上がり時間ゼロで駆動すれば、応答u(t)は、図2(b)に示されるような矩形波となる。 If, by driving the ideal signal transmission path rise time zero, the response u (t) is a rectangular wave as shown in FIG. 2 (b). 矩形波は、高周波成分を多く含むため信号s(t)も多くの高周波成分を含む。 Square wave, a signal s (t) many high-frequency components for containing many high-frequency components.
ここで、u(t)の高周波成分を減らす1つの方法は、u(t)のパルス幅をできるだけ広くする(時間tの方向に延ばす)ことである。 Here, one method of reducing the high frequency components of u (t) is (extending in the direction of time t) be as wide as possible pulse width of u (t) is at. これは、パルス幅が広がれば、高周波成分は減少するからである。 This is because the pulse width is Hirogare is because high frequency components decreases.
【0012】 [0012]
一般に、パルス幅が広いということは、符号間の干渉が増加することを意味するため、信号伝送にとっては不都合であると考えられている。 In general, the fact that the pulse width is wide, it means that the interference between codes is increased, is believed to be inconvenient for signal transmission. しかしながら、図3(a)に示されるように、u(t)のパルス幅を最大2T(Tはビットタイム:1符号の長さ)としても、t=0およびt=2Tでのu(t)の値をゼロにすることができれば、t=nT(nは整数)で信号のデータ0および1の判定をする限りにおいては、隣り合うビットタイム間での干渉はないことになる。 However, as shown in FIG. 3 (a), u (t) of the pulse width up to 2T (T is the bit time: 1 length of the code) as, u at t = 0 and t = 2T (t if it is possible to the value of) to zero, t = nT (n is as long as the judgment data 0 and 1 of the signal at an integer), there will be no interference between adjacent bit time. すなわち、u(t)として、 In other words, as u (t),
u(t)=0(t=0,t=2T) u (t) = 0 (t = 0, t = 2T)
u(t)=Umax (t=T,Umax はuの最大値) u (t) = Umax (t = T, Umax is the maximum value of u)
となるような関数で高周波成分の小さなものを選べば良い。 It may be selected as small a high-frequency component in the composed such functions as. 上記の関数の一番簡単な例としては、図3(b)に示される三角波がある。 The simplest example of the above functions, there is a triangular wave shown in FIG. 3 (b).
【0013】 [0013]
この図3(b)に示されるような三角波は、一定の電流を積分することで得られる。 Triangular wave as shown in FIG. 3 (b), obtained by integrating a constant current. つまり、送信信号が1で直前のビットタイムの値が0の場合は正電流を積分し、また、送信信号が0で前ビットタイムが1なら負電流を積分、そして、それ以外(前ビットタイムと同じ符号)なら電流をゼロとすればよい。 That is, when the value of the immediately preceding bit time is 0 in the transmission signal is 1 integrates the positive current, also transmit signals integrates the negative current if 1 previous bit time 0, and the other (previous bit time the same reference numerals) if current and may be set to zero.
本発明は、このような波形を用いることにより、信号の立ち上がり時間をビットタイムTと同じ値にまで増大させることができる。 The present invention, by using such a waveform, it is possible to increase the rise time of the signal to the same value as the bit time T. 従って、di/dt(電流の変化率)に比例するインダクティブな電圧やdv/dt(電圧の変化率)に比例する容量電流を最小化することができる、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。 Therefore, di / dt can be minimized capacitance current proportional to the inductive voltage and dv / dt (rate of change of the voltage) which is proportional to (rate of change of current), the waveform due to the high frequency component of the signal disturbance and the signal prevent interference between the lines, it is possible to high-speed signal transmission with high accuracy.
【0014】 [0014]
すなわち、本発明によれば、符号間干渉を十分小さな値に保ちつつ信号の立ち上がり時間を与えられたビットタイムのもとで最大にすることができ、信号に含まれる高周波成分が最小化されるため、寄生インダクタや容量による波形の乱れや信号線間の結合を防ぎ、高速の信号伝送を可能とすることができる。 That is, according to the present invention, the intersymbol interference can be maximized under a bit time given the rise time of the signal while maintaining a sufficiently small value, high-frequency components contained in the signal are minimized Therefore, to prevent binding between the disturbance and the signal line of the waveform due to parasitic inductance and capacitance, it is possible to enable high-speed signal transmission.
【0015】 [0015]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明に係るドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法の実施例を図面を参照して詳述する。 Hereinafter, the driver circuit according to the present invention, the receiver circuit will be described in detail an embodiment of the signal transmission system and signal transmission method with reference to the accompanying drawings.
図4は本発明の第1実施例としてのドライバ回路を概略的に示す回路図である。 Figure 4 is a circuit diagram schematically illustrating a driver circuit of a first embodiment of the present invention. 図4において、参照符号11〜14は定電流ドライバを示し、21〜23は遅延段(D)を示している。 4, reference numeral 11 to 14 show a constant-current driver, 21 to 23 shows a delay stage (D).
【0016】 [0016]
図4に示されるように、本第1実施例のドライバ回路は、複数の(4つの)定電流ドライバ11〜14、および、複数の遅延段21〜23を備えて構成されている。 As shown in FIG. 4, the driver circuit of the first embodiment, a plurality of (four) constant current driver 11-14 and is configured to include a plurality of delay stages 21-23. 定電流ドライバ11には入力信号TSi が直接供給され、定電流ドライバ12には1つの遅延段21を介して入力信号TSi が供給され、定電流ドライバ13には2つの遅延段21および22を介して入力信号TSi が供給され、さらに、定電流ドライバ14には3つの遅延段21〜23を介して入力信号TSi が供給されている。 The constant current driver 11 input signal TSi is directly supplied, the constant current driver 12 is supplied an input signal TSi through one delay stage 21, the constant current driver 13 through the two delay stages 21 and 22 an input signal TSi is supplied further to the constant current driver 14 is supplied with an input signal TSi through the three delay stages 21-23 Te. そして、各定電流ドライバ11〜14の出力は共通接続され、出力信号TSo が出力されるようになっている。 The output of the constant current driver 11 to 14 are commonly connected, the output signal TSo is to be outputted. ここで、各遅延段21〜23は、例えば、直列接続された偶数個数のインバータにより構成され、また、全ての遅延段21〜23による遅延時間(総遅延時間)は、ほぼ1ビットタイム(1符号の長さ)Tになるように決められている。 Where each delay stage 21 to 23, for example, is constituted by series connected the even number of inverters, also a delay time (total delay time) due to all the delay stages 21 to 23, approximately 1 bit time (1 are determined such that the length of the code) T.
【0017】 [0017]
図5は図4に示すドライバ回路の動作を説明するための図であり、参照符号R1〜R4は、ドライバ回路の出力信号TSo が低レベルL(0)から高レベルH(1)へ変化する場合の信号波形の立ち上がり部分を示している。 Figure 5 is a diagram for explaining the operation of the driver circuit shown in FIG. 4, reference numeral R1~R4, the output signal TSo of the driver circuit is changed from the low level L (0) to the high level H (1) It shows a rising portion of the signal waveform when.
立ち上がり部分R1は、入力信号TSi が直接供給される定電流ドライバ11の出力の立ち上がりに対応し、また、立ち上がり部分R2は、1つの遅延段21を介して入力信号TSi が供給される定電流ドライバ12の出力の立ち上がりに対応している。 Rising portion R1 corresponds to a rise of the output of the constant current driver 11 to the input signal TSi is directly supplied, also, the rising portion R2 is a constant current driver input signal TSi is supplied via one of the delay stage 21 It corresponds to the rise of the output of 12. さらに、立ち上がり部分R3は、2つの遅延段21および22を介して入力信号TSi が供給される定電流ドライバ13の出力の立ち上がりに対応し、そして、立ち上がり部分R4は、3つの遅延段21〜23を介して入力信号TSi が供給される定電流ドライバ14の出力の立ち上がりに対応している。 Further, the rising portion R3, the input signal TSi is supplied via two delay stages 21 and 22 correspond to the rise of the output of the constant current driver 13, and the rising portion R4 has three delay stages 21-23 corresponds to the rising edge of the output of the constant current driver 14 which is an input signal TSi is supplied via the. なお、出力信号TSo が0から1へ変化する総時間は、ほぼ1ビットタイムTと同程度になっている。 The total time for the output signal TSo is changed from 0 to 1, and have the same extent as substantially 1 bit time T.
【0018】 [0018]
これにより、信号(TSo)の高周波成分を減少させることができ、寄生要素(図1における寄生インダクタ131〜133や寄生容量141〜145)等による波形の乱れや信号線間の干渉を抑えることができる。 Thus, the signal can be reduced high-frequency components of (TSo), parasitics is possible to suppress interference between the waveforms of the disturbance and the signal line according to (parasitic inductors 131-133 and parasitic capacitance 141-145 in FIG. 1), etc. it can.
図6は本発明の第2実施例としてのドライバ回路を概略的に示すブロック回路図であり、図7は図6に示すドライバ回路で使用する4相クロックの一例を示すタイミング図である。 Figure 6 is a block circuit diagram schematically showing a driver circuit in a second embodiment of the present invention, FIG. 7 is a timing diagram showing an example of a four-phase clock used in the driver circuit shown in FIG. 図6において、参照符号31〜34は定電流ドライバを示し、40は4相クロック発生回路を示し、そして、41〜44はD型フリップフロップ(DF.F.)を示している。 6, reference numeral 31-34 indicates a constant current driver, 40 denotes a four-phase clock generating circuit, and 41 to 44 shows a D-type flip-flop (DF.F.).
【0019】 [0019]
図7に示されるように、4相クロック発生回路40は、送信クロックCLKに同期し、それぞれ位相が90°異なるクロックφ1,φ2,φ3,φ4を出力するようになっており、これら4相のクロックφ1〜φ4はフリップフロップ41〜44に供給され、入力信号TSi を各クロックφ1〜φ4のタイミング(例えば、立ち上がりタイミング)で取り込んでそれぞれ対応する定電流ドライバ31〜34へ供給するようになっている。 As shown in FIG. 7, four-phase clock generating circuit 40 is synchronized with the transmission clock CLK, the clock φ1 having different phases 90 ° each, .phi.2, .phi.3, ​​is adapted to output the .phi.4, these four phases clock .phi.1 to .phi.4 is supplied to the flip-flop 41 to 44, an input signal TSi timing of each clock .phi.1 to .phi.4 (e.g., rising timing) so as to supply to the constant-current driver 31 to 34 respectively corresponding capture in there.
【0020】 [0020]
本第2実施例では、図4に示す第1実施例の遅延段21〜23の代わりに4相クロック発生回路40を設け、クロックCLKに同期した4相クロックによりフリップフロップ41〜44のデータ(入力信号TSi )の取り込みタイミングを制御するようになっている。 In the second embodiment, the provided four-phase clock generation circuit 40 in place of the delay stages 21-23 of the first embodiment shown in FIG. 4, the data of the flip-flop 41 to 44 by 4-phase clocks synchronized with the clock CLK ( so as to control the latch timing of the input signal TSi). ここで、4相クロック発生回路40は、例えば、知られているDLL(Delay Locked Loop)回路等を用いて構成することで、半導体の製造プロセスやチップ温度の変化等に関わらず、第1実施例における遅延段(21〜23)の総遅延量に対応する時間を正確にビットタイム(T)に等しくすることができる。 Here, four-phase clock generating circuit 40, for example, by constituting with a known DLL (Delay Locked Loop) circuit or the like, regardless of changes in the semiconductor manufacturing process or chip temperature, the first embodiment the time corresponding to the total delay amount of the delay stages (21-23) in the example can be exactly equal to the bit time (T). すなわち、本第2実施例では、半導体の製造プロセスやチップの温度変化等に依らず、常に、信号の高周波成分を減少させて寄生要素等による波形の乱れや信号線間の干渉を抑えること可能になる。 That is, in the second embodiment, irrespective of the temperature change or the like of the semiconductor manufacturing process and chip always possible to reduce the high-frequency component of the signal suppress interference between the waveforms of the disturbance and the signal lines due to parasitic elements and the like become. なお、フリップフロップ41〜44の数および該フリップフロップを駆動するクロック(φ1〜φ4)は4つに限定されるものではないのはもちろんである。 Note that the clock (.phi.1 to .phi.4) for driving the number and the flip-flop of the flip-flop 41 to 44 is of course not limited to four.
【0021】 [0021]
図8は本発明の第3実施例としてのドライバ回路を概略的に示す回路図である。 Figure 8 is a circuit diagram schematically illustrating a driver circuit of a third embodiment of the present invention. 図8において、参照符号51および53は相補(差動)信号を出力する定電流ドライバ(プリドライバ)、52はビットタイム(T)の遅延を与える遅延回路、54,57は抵抗、55,58は容量、そして、56,59は増幅器を示している。 8, the constant current driver reference numerals 51 and 53 for outputting a complementary (differential) signals (pre-driver), a delay circuit providing a delay of one bit time (T) 52, 54, 57 are resistors, 55, 58 capacity and,, 56 and 59 shows the amplifier. ここで、抵抗54,容量55並びに増幅器56は積分回路560を構成し、また、抵抗57,容量58並びに増幅器59は積分回路590を構成している。 Here, resistor 54, capacitor 55 and amplifier 56 constitute an integrating circuit 560, also, resistor 57, capacitor 58 and amplifier 59 constitute an integrating circuit 590.
【0022】 [0022]
図8に示されるように、本第3実施例のドライバ回路は、入力信号TSi が直接供給されたプリドライバ51の相補出力と、遅延回路52により入力信号TSi が1ビットタイムTだけ遅延されて供給されたプリドライバ53の相補出力とが逆極性となるように加算され、この加算された各出力を積分回路560および590で積分してユニットパルス応答が三角波となるドライバ回路の相補の出力信号TSo および/TSo を得るようになっている。 As shown in FIG. 8, the driver circuit of the third embodiment, the complementary output of the pre-driver 51 that the input signal TSi is directly supplied, delayed by the input signal TSi is 1 bit time T by the delay circuit 52 and complementary outputs of the supplied pre-driver 53 are added so that the opposite polarity, complementary output signal of the driver circuit unit pulse response by integrating each output this which are added by the integrator circuit 560 and 590 is a triangular wave It is made so as to obtain a TSo and / TSo.
【0023】 [0023]
定電流出力のプリドライバ51および53は、直前のビットタイムと信号の符号(0,1)が異なるときにのみ正味の電流を出力するため、出力極性が逆の2つのプリドライバ51および53を組にして使い、それぞれを入力系列および1ビットタイムTだけ遅延させた入力系列で駆動するようになっている。 Predriver 51 and 53 of the constant current output, since the sign of the immediately preceding bit time and the signal (0,1) is outputting a net current only when different, the two pre-drivers 51 and 53 of the output polarity opposite use in the set, and drives the input sequence by delaying the respective only the input sequence and one bit time T.
そして、積分回路560および590の出力インピーダンスを信号伝送路(伝送線)の特性インピーダンス(例えば、50Ω)に合わせることにより、消費電流の小さなドライバ回路を構成することができる。 The characteristic impedance of the signal transmission path the output impedance of the integration circuits 560 and 590 (transmission line) (for example, 50 [Omega) by matching, it is possible to configure a small driver circuit current consumption. なお、積分回路の出力インピーダンスを信号伝送路の特性インピーダンスに合わせるのは、例えば、積分回路におけるトランジスタのサイズ等を調整して行うことになる。 Incidentally, to match the output impedance of the integration circuits to the characteristic impedance of the signal transmission path, for example, it will be performed by adjusting the size or the like of the transistors in the integrating circuit.
【0024】 [0024]
図9は図8に示すドライバ回路の変形例を概略的に示す回路図であり、図8におけるプリドライバ53の代わりに、入力信号TSi および遅延回路52により1ビットタイムTだけ遅延された入力信号TSi が供給されたエクスクルーシブ・オア(EXOR)ゲート50を設け、このEXORゲート50の出力によりプリドライバ51のイネーブル制御を行うようになっている。 Figure 9 is a circuit diagram showing a modification of the driver circuit shown in FIG. 8 schematically, in place of the pre-driver 53 in FIG. 8, the input signal TSi and the delay circuit 52 by one bit time T delayed input signal TSi exclusive OR (EXOR) gate 50 which is supplied is provided is adapted to perform the enable control of the pre-driver 51 by the output of the EXOR gate 50.
【0025】 [0025]
すなわち、図9に示す第3実施例の変形例では、EXORゲート50により、入力系列とこれを1ビットタイムTだけ遅延させた系列とを比較して、両者が異なる時にのみプリドライバ51を活性化して電流を流すようになっている。 That is, in the modification of the third embodiment shown in FIG. 9, the EXOR gate 50 compares the delayed by the input sequence and this one bit time T series, the pre-driver 51 only when they are different activity turned into and so that the flow of current. これにより、図8の第3実施例よりもプリドライバの消費電流を低減することができ、より一層少ない消費電流のドライバ回路とすることができる。 Thus, than the third embodiment of FIG. 8 can reduce the current consumption of the pre-driver may be a driver circuit of more current consumption fewer.
【0026】 [0026]
図10は図8および図9に示すドライバ回路における定電流ドライバの一例を示す回路図である。 Figure 10 is a circuit diagram showing an example of the constant current driver in the driver circuit shown in FIGS.
図10に示されるように、図8および図9における相補信号を出力する定電流ドライバ(プリドライバ)51は、それぞれPMOSトランジスタ501〜503、NMOSトランジスタ504〜506、インバータ507により構成されている。 As shown in FIG. 10, constant current driver (pre-driver) 51 for outputting a complementary signal in FIG. 8 and 9, respectively PMOS transistors 501 to 503, NMOS transistors 504 to 506, and an inverter 507. ここで、トランジスタ502並びに504、および、トランジスタ503並びに505はそれぞれインバータを構成し、それぞれ入力信号TSi およびその反転信号が入力されている。 Here, the transistors 502 and 504 and, the transistors 503 and 505 form an inverter, respectively, each input signal TSi and its inverted signal is input. また、トランジスタ501および506のゲートには、それぞれバイアス電圧VcpおよびVcnが印加され電流源として機能するようになっている。 The gate of transistor 501 and 506 are adapted to bias voltage Vcp and Vcn, respectively to function as a current source is applied. なお、定電流ドライバ53の構成も定電流ドライバ51と同様である。 The same as the configuration is also constant current driver 51 of the constant current driver 53.
【0027】 [0027]
なお、図9におけるプリドライバ51として使用する場合、例えば、EXORゲート50からのイネーブル信号をトランジスタ506のゲートに供給し、イネーブル信号が高レベルHのときに回路を活性化するように構成すればよい。 When using as a pre-driver 51 in FIG. 9, for example, the enable signal from the EXOR gate 50 is supplied to the gate of the transistor 506, if configured to enable signal activates circuit when a high level H good. また、この図10に示すプリドライバの回路は一例であり、他の様々な回路を適用することができる。 The circuit of the pre-driver shown in FIG. 10 is an example, it is possible to apply other various circuits.
【0028】 [0028]
図11は本発明の第4実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図12は図11に示すレシーバ回路の動作を説明するための図である。 Figure 11 is a block circuit diagram schematically showing a receiver circuit according to a fourth embodiment of the present invention, FIG 12 is a diagram for explaining the operation of the receiver circuit shown in FIG. 11. 図11において、参照符号6はレシーバ回路、60はレシーバアンプ、61は位相インターポレータ、そして、62はアップダウンカウンタを示している。 11, reference numeral 6 is a receiver circuit, 60 is a receiver amplifier, 61 phase interpolator And, 62 denotes an up-down counter. レシーバアンプ60には、ドライバ回路の出力信号(TSo)が信号伝送路を介して入力信号RSi として入力される。 The receiver amplifier 60, the output signal of the driver circuit (TSo) is inputted as an input signal RSi through the signal transmission path. この入力信号RSi として、まず、図12(a)に示すようなデータ0,1を交互に並べた系列をドライバ回路からレシーバアンプ60へ送信する。 As the input signal RSi, first transmits a sequence which alternately arranging data 0,1 as shown in FIG. 12 (a) from the driver circuit to the receiver amplifier 60.
【0029】 [0029]
レシーバ回路6では、送られてきたデータ0,1が交互に並べた系列(調整用符号系列)を受信し、図12(b)に示されるように、データが1から0へ変化するタイミング(LP1)、および、データが0から1へ変化するタイミング(LP2)をロックする。 The receiver circuit 6 receives a sequence data 0,1 sent the arranged alternately (adjustment code sequence), as shown in FIG. 12 (b), the data changes from 1 to 0 Timing ( LP1), and to lock the timing (LP2) which data changes from 0 to 1. すなわち、レシーバアンプ60の出力をアップダウン制御信号UDCとしてアップダウンカウンタ62へ供給し、このアップダウンカウンタ62の出力により位相インターポレータ61を制御して、データが1から0およびデータ0から1へ変化するタイミングに同期するような受信クロックCK'を求める。 That is, supplied to the up-down counter 62 the output of the receiver amplifier 60 as an up-down control signal UDC, and controls the phase interpolator 61 by the output of the up-down counter 62, from the data from 1 0 and data 0 1 Request reception clock CK ', such as to synchronize with the timing of changing to. ここで、アップダウンカウンタ62に供給されるアップダウン制御信号UDCは、例えば、レシーバアンプ60による受信信号が『0』(データ0)であれば受信タイミングが早すぎたとして、位相インターポレータ61を介して出力される受信クロック(CK')のタイミングを遅らせ、逆に、また、レシーバアンプ60による受信信号が『1』(データ1)であれば受信タイミングが遅すぎたとして、位受信クロック(CK')のタイミングを早める。 Here, the up-down control signal UDC to be supplied to the up-down counter 62, for example, as a received signal by the receiver amplifier 60 receives timing if "0" (data 0) is too early, the phase interpolator 61 delaying the timing of the receive clock which is output through the (CK '), conversely, also, as a received signal by the receiver amplifier 60 receives timing is "1" (data 1) is too late, position receiver clock accelerate the timing of the (CK ').
【0030】 [0030]
上記の処理を繰り返すことにより、図12(b)に示されるように、受信クロックCK'を供給することでレシーバ回路6(レシーバアンプ60)の受信タイミング(データ取り込みタイミング)を受信信号がデータ1から0へ立ち上がる部分(LP1)およびデータ0から1へ立ち下がる部分(LP2)にロックさせる。 By repeating the above processing, FIG. 12 as shown in (b), the received signal reception timing (data fetching timing) data receiver circuit 6 (receiver amplifier 60) by supplying the received clock CK '1 from the portion (LP1) and data 0 that rises to 0 to be locked to a portion (LP2) which falls to 1 from. さらに、図12(c)に示されるように、ロックしたタ後でロックしたときの受信クロック(CK')の位相を略90°シフトして(例えば、位相を90°進めて)実際に使用する受信クロックCKを求める。 Furthermore, as shown in FIG. 12 (c), and about 90 ° shifts the phase of the reception clock (CK ') when the locking after data was locked (e.g., a phase advancing 90 °) actually used determine the reception clock CK to be. ここで、受信クロックCKによるレシーバ回路6の受信タイミングDP1およびDP2では、受信信号が最大および最小になる。 Here, the reception timing DP1 and DP2 of the receiver circuit 6 by receiving the clock CK, the received signal is maximum and minimum.
【0031】 [0031]
このように、本第4実施例によれば、信号伝送路やドライバ回路の遅延特性によらず最適な受信タイミングを決めることができるため、高速の信号伝送が高いタイミングマージンで実行することが可能となる。 Thus, according to the fourth embodiment, it is possible to determine the optimum reception timing without regard to the delay characteristics of the signal transmission line and the driver circuit, can be high-speed signal transmission is performed at a high timing margin to become.
図13は本発明の第5実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図14は図13に示すレシーバ回路の動作を説明するための図である。 Figure 13 is a block circuit diagram schematically showing a receiver circuit according to a fifth embodiment of the present invention, FIG 14 is a diagram for explaining the operation of the receiver circuit shown in FIG. 13. 図13において、参照符号10は波形調整ドライバ回路、20は信号伝送路(ケーブル)、そして、63はイコライズ回路を示している。 13, reference numeral 10 waveform adjusting driver circuit, 20 is a signal transmission line (cable), and 63 denotes an equalizer circuit.
【0032】 [0032]
波形調整ドライバ回路10は、例えば、入力信号TSi における立ち上がりを制御し、例えば、図14に示されるように、1ビットタイムTで振幅が最大(Amax)となり、2Tで最大振幅Amax の30%程度、3Tで最大振幅Amax の10%程度、そして、4Tで最大振幅Amax の3%程度になるように波形を調整し、波形調整された信号TSo を信号伝送路20を介して受信側へ送る。 Wave adjustment driver circuit 10, for example, to control the rise in the input signal TSi, for example, as shown in FIG. 14, approximately 30% of the maximum amplitude Amax amplitude by one bit time T is maximum (Amax), and the at 2T , about 10% of the maximum amplitude Amax at 3T, and by adjusting the waveform so that about 3% of the maximum amplitude Amax at 4T, sends the waveform-adjusted signal TSo via the signal transmission path 20 to the receiving side. 受信側では、伝送された信号RSi をイコライズ回路63により、例えば、信号伝送路20の特性(減衰特性等)を補償してドライバ部60へ供給する。 On the receiving side, it supplies the transmitted signal RSi by the equalizing circuit 63, for example, to compensate for the characteristics of the signal transmission line 20 (attenuation characteristics) to the driver unit 60. これにより、本第5実施例によれば、例えば、信号伝送路20での高周波成分の減衰を補償することができ、より長距離の信号伝送が可能になる。 Thus, according to the fifth embodiment, for example, it is possible to compensate for attenuation of high frequency components in the signal transmission path 20, it is possible to more long-distance signal transmission. なお、レシーバ回路6としては、後述するようなPRD回路(Partial Response Detector:部分応答検出回路)を適用することができる。 As the receiver circuit 6, PRD circuit as described below: can be applied (Partial Response Detector partial response detection circuit).
【0033】 [0033]
図15は図13に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。 Figure 15 is a circuit diagram showing an example of the equalizing circuit in the receiver circuit shown in FIG. 13. ここで、図15は、イコライズ回路63として差動入力RSi,/RSi を受け取るものを一例として示している。 Here, FIG. 15 shows a differential input RSi as equalizing circuit 63, those receiving the / RSi as an example.
図15に示されるように、イコライズ回路63は、フィルタ631、PMOSトランジスタ632,633、および、NMOSトランジスタ634〜638を備えて構成され、信号伝送路(20)を介して伝送された差動信号(相補信号)RSi,/RSi を第1の差動対トランジスタ635,636のゲートで直接受け取ると共に、フィルタ631を介して第1の差動対トランジスタと並列に設けた第2の差動対トランジスタ634,637のゲートで受け取るようになっている。 As shown in FIG. 15, the equalizing circuit 63, a filter 631, PMOS transistors 632 and 633 and, is configured to include an NMOS transistor 634 to 638, the transmitted differential signal via the signal transmission path (20) (complementary signals) RSi, / RSi with receive directly at the gate of the first differential pair transistors 635 and 636, a second differential pair transistors provided in parallel with the first differential pair of transistors through a filter 631 It is adapted to receive at the gate of 634,637. このフィルタ回路631により、入力する差動信号RSi,/RSi の高周波成分を補償(増強)して出力信号IRSo,/IRSo を次段のレシーバアンプ60へ供給するようになっている。 This filter circuit 631, differential signals RSi inputting, / RSi compensate the high frequency component of (enhanced) and outputting signals IRSo, so as to supply a / IRSo next stage of the receiver amplifier 60.
【0034】 [0034]
図16は本発明の第6実施例としての信号伝送システムを概略的に示すブロック回路図であり、また、図17は図16に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。 Figure 16 is a sixth block circuit diagram schematically showing a signal transmission system as an embodiment of the present invention, and FIG. 17 is a signal waveform for explaining the operation of the driver circuit in the signal transmission system shown in FIG. 16 it is a diagram.
図16に示されるように、ドライバ回路10は、遅延回路111、インバータ112およびドライバアンプ113,114により構成され、また、レシーバ回路6は、遅延回路64、加算回路65およびレシーバアンプ66によりPRDとして構成されている。 As shown in FIG. 16, the driver circuit 10 is constituted by a delay circuit 111, inverter 112 and driver amplifier 113 and 114, also the receiver circuit 6, a PRD by the delay circuit 64, adder circuit 65 and the receiver amplifier 66 It is configured.
【0035】 [0035]
送信側のドライバ回路10において、入力信号TSi は、ドライバアンプ114に直接入力されると共に、1ビットタイム(T)の遅延時間を与える遅延回路111およびインバータ112を介してドライバアンプ113に入力されている。 In the driver circuit 10 of the transmitting side, the input signal TSi is input directly to the driver amplifier 114, is input to the driver amplifier 113 through a delay circuit 111 and inverter 112 provides a delay time of 1 bit time (T) there. すなわち、ドライバ回路10は、多相クロックを用いた立ち上がり時間の制御回路を持つ2組のドライバアンプ113,114を使用し、一方のドライバアンプ114に通常の信号系列を入力し、他方のドライバアンプ113に1ビットタイム(T)だけ遅延すると共に反転した信号系列を入力し、両方のドライバアンプ113,114の出力を加えて信号伝送路(ケーブル)20へ出力するようになっている。 That is, the driver circuit 10 uses two sets of driver amplifiers 113 and 114 having the control circuit of the rise time using the multiphase clock, and inputs the normal signal sequence on one of the driver amplifier 114, the other driver amplifier 113 only 1 bit time (T) enter the inverted signal series with the delay, the signal transmission path by adding the outputs of both driver amplifiers 113 and 114 and outputs to the (cable) 20.
【0036】 [0036]
ここで、ドライバアンプ113の出力レベルはC1倍(例えば、C1=0.3〜0.4)され、また、ドライバアンプ114の出力レベルはC0倍(C0=1)されるようになっている。 Here, the output level C1 times the driver amplifier 113 (e.g., C1 = 0.3 to 0.4) is also the output level of the driver amplifier 114 is adapted to be C0-fold (C0 = 1) . ここで、図17(a)に示されるように、ドライバ回路10の出力信号TSo としては、符号系列のデータが0から1へ、或いは、1から0へ変化する個所の振幅が強調(増強)されるような波形となっている。 Here, as shown in FIG. 17 (a), as the output signal TSo of the driver circuit 10, from the data of the code sequence 0 to 1, or the amplitude of the points varying from 1 to 0 is highlighted (enhanced) and it has a waveform as is. さらに、信号TSo が信号伝送路20を介してレシーバ回路6へ伝えられると、例えば、信号伝送路20の伝送特性等により高周波成分が減衰して、図17(b)に示されるような理想に近い波形となるようにされている。 Further, when the signal TSo is transmitted to the receiver circuit 6 via a signal transmission line 20, for example, by the transmission characteristic of the signal transmission path 20 such as a high-frequency component is attenuated, the ideal as shown in FIG. 17 (b) It is to be a close waveform. また、受信側では、レシーバ回路6としてPRDを用いることにより、あるビットタイムでの信号電圧のC2倍(例えば、C2=0.5)を次のビットタイムでの受信電圧から差し引いて受信を行うようになっている。 Further, on the receiving side, by using the PRD as a receiver circuit 6, performs reception by subtracting C2 times the signal voltage at a certain bit time (for example, C2 = 0.5) from the received voltage at the next bit time It has become way. なお、C1の値は受信端で受信信号にオーバーシュートが生じないように調整を行い、この調整は実際の信号送受信に先立って、例えば、調整用の信号を送ることで行うことができる。 Note that the value of C1 to adjust to overshoot the received signal at the receiving end does not occur, this adjustment prior to actual signal reception, for example, can be carried out by sending a signal for adjustment. また、C2の値は受信回路の感度が許す限り大きな値を前もって選んでおくのが好ましい。 The value of C2 is preferably Prefer choose beforehand a large value unless the sensitivity of the receiving circuit allows.
【0037】 [0037]
このように、本第6実施例では、送信側のイコライズと受信側のイコライズを併用することで、ケーブル長をさらに長くすることができる利点がある。 Thus, in this sixth embodiment, by a combination of equalization of the reception side and equalization of the transmission side, there is an advantage that it is possible to further increase the length.
次に、本第6実施例において、レシーバ回路6としてPRD方式相補型差動アンプを適用した場合を説明する。 Then, in the sixth embodiment, the case of applying the PRD-type complementary differential amplifier as the receiver circuit 6.
図18は図16に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図であり、レシーバ回路6としてPRD方式相補型差動アンプを適用したものである。 Figure 18 is a block circuit diagram showing a configuration example of a receiver circuit in the signal transmission system shown in FIG. 16, an application of the PRD-type complementary differential amplifier as the receiver circuit 6. また、図19は図18に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。 Further, FIG. 19 is a timing diagram showing an example of a control signal used in the receiver circuit shown in FIG. 18.
【0038】 [0038]
図18に示されるように、レシーバ回路6は、キャパシタ(容量C10a,C20a;C10b,C20b),および、トランスファゲート611〜614で構成されるPRD機能部分601の後段に、差動アンプ603および該差動アンプ603の入力ノードに対するアンプ用プリチャージ回路602を設けるようになっている。 As shown in FIG. 18, the receiver circuit 6, a capacitor (capacitance C10a, C20a; C10b, C20b), and, downstream of the constructed PRD functional part 601 in the transfer gates 611 to 614, the differential amplifier 603 and the so that the provision of the amplifier precharge circuit 602 to the input node of the differential amplifier 603. トランスファゲート611および614は制御信号φ2(/φ2)によりスイッチング制御され、また、トランスファゲート612および613は制御信号φ1(/φ1)によりスイッチング制御されている。 Transfer gates 611 and 614 are switching-controlled by the control signal φ2 (/ φ2), also, the transfer gates 612 and 613 are switching-controlled by the control signal φ1 (/ φ1). ここで、信号/φ1,/φ2は、それぞれ信号φ1,φ2の反転論理の信号である。 Here, the signal / .phi.1, / .phi.2 respectively signals .phi.1, which is an inverted logic signal of .phi.2. なお、クロックCK(CLK)に対する制御信号φ1およびφ2のタイミングは、図19に示す通りである。 The timing of the control signals φ1 and φ2 with respect to the clock CK (CLK) is shown in Figure 19.
【0039】 [0039]
ここで、キャパシタC10aおよびC10bの値をC10とし、キャパシタC20aおよびC20bの値をC20とすると、これらのキャパシタの値C10,C20を、次の式:C10/(C10+C20)=(1+exp(−To /τ))/2を満たすように決めれば符号間干渉は理論的には完全に除去することができる。 Here, the value of capacitor C10a and C10b and C10, when the value of the capacitors C20a and C20b and C20, the value C10, C20 of the capacitors, the following formula: C10 / (C10 + C20) = (1 + exp (-To / tau)) / 2 intersymbol interference be determined so as to satisfy the can be completely removed in theory. ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。 However, the ideal state, but it is sufficient to satisfy this equation, since actually parasitic capacitance enters will set the volume ratio of a value close to satisfy this equation. ここで、τは信号伝送路(20)等の時定数を示し、To は1ビット分のデータがバスに現れる時間または1ビット分の周期を示している。 Here, tau represents the time constant of such signal transmission line (20), the To data for one bit indicates a time or period of one bit appearing on the bus.
【0040】 [0040]
図20は図18に示すレシーバ回路の動作を説明するための図である。 Figure 20 is a diagram for explaining the operation of the receiver circuit shown in FIG. 18.
図18に示すレシーバ回路6は、制御信号φ1およびφ2を制御することにより、図20(a)および図20(b)に示す動作を交互に行う。 Receiver circuit 6 shown in FIG. 18, by controlling the control signals φ1 and .phi.2, performed alternately the operation shown in FIGS. 20 (a) and 20 (b).
すなわち、制御信号φ1が高レベル“H”(/φ1が低レベル“L”)で制御信号φ2が低レベル“L”(/φ2が高レベル“H”)のとき、図20(a)に示されるように、符号間干渉成分除去(推定)動作が行われ、また、制御信号φ1が低レベル“L”で制御信号φ2が高レベル“H”のとき、図20(b)に示されるように、信号判定動作が行われる。 That is, when the control signal .phi.1 is at a high level "H" (/ φ1 is at a low level "L") by the control signal .phi.2 is low "L" (/ φ2 is at a high level "H"), in FIG. 20 (a) as shown, the intersymbol interference component elimination (estimation) operation is performed, also when the control signal φ1 is the control signal φ2 at the low level "L" is at a high level "H", shown in FIG. 20 (b) as such, the signal decision operation is performed. なお、アンプ用プリチャージ回路602は、符号間干渉成分除去動作が行われる期間に差動アンプ603の入力ノードをプリチャージするようになっている。 Incidentally, the precharge circuit 602 amplifier is intersymbol interference component elimination operation is adapted to precharge the input node of the differential amplifier 603 in a period to be performed.
【0041】 [0041]
このように、本第6実施例では、送信側の波形調整と受信側のPRDを併用することにより、信号伝送路で生ずる符号間干渉を除去(推定)することができ、その結果、細い芯線を用いたケーブルでも高速信号を伝送することが可能になり、或いは、ケーブル長をさらに長くすることが可能になる。 Thus, according to the sixth embodiment, the combined use of PRD receiving and waveform adjustment of the transmission side, it is possible to remove the intersymbol interference caused by the signal transmission line (estimation), as a result, the thin core wire also it is possible to transmit high-speed signals in the cable with, or, it is possible to further increase the length.
上述したように、本発明の各実施例によれば、信号に含まれる高周波成分を最低限に抑えることができるため、寄生素子による波形の乱れや信号線間の干渉を最小に抑えて高速の信号伝送が可能になる。 As described above, according to the embodiments of the present invention, it is possible to suppress the high-frequency component contained in the signal to a minimum, high speed by suppressing the interference between the waveforms of the disturbance and the signal line due to the parasitic elements minimized signal transmission is possible.
【0042】 [0042]
以上において、本発明のドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法は、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送だけでなく、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても適用することができる。 In the above, the driver circuit, receiver circuit of the present invention, the signal transmission system and signal transmission method not only signal transmission between the enclosure and boards such as between a server via a server and a main storage device or network, signals between chips it can also be applied in the signal transmission between elements or circuit blocks in the transmission and the chip.
【0043】 [0043]
【発明の効果】 【Effect of the invention】
以上、詳述したように、本発明によれば、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。 As described above in detail, according to the present invention prevents the interference between the waveforms of the disturbance and the signal lines by the high-frequency component of the signal, allowing high-speed signal transmission with high accuracy.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】従来の信号伝送システムの一例を概略的に示す図である。 1 is a diagram schematically showing an example of a conventional signal transmission system.
【図2】本発明の原理を説明するための図(その1)である。 Figure 2 is a diagram illustrating the principles of the present invention (1).
【図3】本発明の原理を説明するための図(その2)である。 Diagram for explaining the principle of the present invention; FIG; FIG.
【図4】本発明の第1実施例としてのドライバ回路を概略的に示す回路図である。 The driver circuit as a first embodiment of the present invention; FIG is a circuit diagram schematically illustrating.
【図5】図4に示すドライバ回路の動作を説明するための図である。 5 is a diagram for explaining the operation of the driver circuit shown in FIG.
【図6】本発明の第2実施例としてのドライバ回路を概略的に示すブロック回路図である。 6 is a block circuit diagram schematically showing a driver circuit in a second embodiment of the present invention.
【図7】図6に示すドライバ回路で使用する4相クロックの一例を示すタイミング図である。 7 is a timing diagram showing an example of a four-phase clock used in the driver circuit shown in FIG.
【図8】本発明の第3実施例としてのドライバ回路を概略的に示す回路図である。 8 is a circuit diagram schematically illustrating a driver circuit of a third embodiment of the present invention.
【図9】図8に示すドライバ回路の変形例を概略的に示す回路図である。 9 is a circuit diagram schematically showing a modification of the driver circuit shown in FIG.
【図10】図8および図9に示すドライバ回路における定電流ドライバの一例を示す回路図である。 It is a circuit diagram showing an example of the constant current driver in the driver circuit shown in FIG. 10 FIGS.
【図11】本発明の第4実施例としてのレシーバ回路を概略的に示すブロック回路図である。 11 is a block circuit diagram schematically showing a receiver circuit according to a fourth embodiment of the present invention.
【図12】図11に示すレシーバ回路の動作を説明するための図である。 12 is a diagram for explaining the operation of the receiver circuit shown in FIG. 11.
【図13】本発明の第5実施例としてのレシーバ回路を概略的に示すブロック回路図である。 13 is a block circuit diagram schematically showing a receiver circuit according to a fifth embodiment of the present invention.
【図14】図13に示すレシーバ回路の動作を説明するための図である。 14 is a diagram for explaining the operation of the receiver circuit shown in FIG. 13.
【図15】図13に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。 15 is a circuit diagram showing an example of the equalizing circuit in the receiver circuit shown in FIG. 13.
【図16】本発明の第6実施例としての信号伝送システムを概略的に示すブロック回路図である。 16 is a block circuit diagram schematically showing a signal transmission system as a sixth embodiment of the present invention.
【図17】図16に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。 17 is a signal waveform diagram for explaining the operation of the driver circuit in the signal transmission system shown in FIG. 16.
【図18】図16に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図である。 18 is a block circuit diagram showing a configuration example of a receiver circuit in the signal transmission system shown in FIG. 16.
【図19】図18に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。 19 is a timing diagram showing an example of a control signal used in the receiver circuit shown in FIG. 18.
【図20】図18に示すレシーバ回路の動作を説明するための図である。 20 is a diagram for explaining the operation of the receiver circuit shown in FIG. 18.
【符号の説明】 DESCRIPTION OF SYMBOLS
6,106…レシーバ回路10,101…ドライバ回路11〜14,31〜34…定電流ドライバ102,20…信号伝送路(ケーブル) 6,106 ... receiver circuits 10, 101 ... driver circuit 11~14,31~34 ... constant current driver 102,20 ... signal transmission path (cable)
21〜23…遅延段40…4相クロック発生回路41〜44…D型フリップフロップ(DF.F.) 21-23 ... delay stage 40 ... 4-phase clock generation circuit 41 to 44 ... D-type flip-flop (DF.F.)
50…エクスクルーシブ・オア(EXOR)ゲート51,53…定電流ドライバ(プリドライバ) 50 ... Exclusive-OR (EXOR) gate 51, 53 ... the constant-current driver (pre-driver)
52…遅延回路60…レシーバアンプ61…位相インターポレータ62…アップダウンカウンタ63…イコライズ回路105…終端抵抗131〜133…寄生インダクタ141〜145…寄生容量CLK,CK…クロックRSi …レシーバ回路の入力信号RSo,/TSo …レシーバ回路の出力信号TSi …ドライバ回路の入力信号TSo,/TSo …ドライバ回路の出力信号φ1,φ2,φ3,φ4…4相クロック 52 ... delay circuit 60 ... receiver amplifier 61 ... phase interpolator 62 ... up-down counter 63 ... equalizing circuit 105 ... terminating resistor 131-133 ... parasitic inductor 141 to 145 ... parasitic capacitance CLK, CK ... input clock RSi ... receiver circuit signal RSo, / TSo ... input signal TSo of the output signal TSi ... driver circuit of the receiver circuit, / TSo ... output signal φ1 of the driver circuit, φ2, φ3, φ4 ... 4-phase clock

Claims (21)

  1. ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、 A signal transmission method for transmitting a signal from the driver side to the receiver side,
    前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、 Wherein the driver side, the superposing the transmitted signal data series obtained by delaying the is to generate a transmission signal, has become a transmission signal said generated to output to the receiver side,
    記送信信号に用いる符号において、符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法。 Before the code used Kioku Shin signal, the signal transmission method being characterized in that so as to be longer than comparable or the length of 1 bit time the sum of rise and fall times per code.
  2. 請求項1に記載の信号伝送方法において、 前記レシーバ側では、前記送信信号に対応するレシーバ側の受信信号が最大となるビットタイムの後半で該受信信号の値を判定するようにしたことを特徴とする信号伝送方法。 The signal transmission method according to claim 1, wherein the receiver side, characterized in that the received signal of the receiver corresponding to the transmission signal so as to determine the value of the received signal in the second half of the bit time of maximum signal transmission method according to.
  3. 請求項2に記載の信号伝送方法において、前記レシーバ側では、 前記送信信号に対応する伝送されたデータ0および1が交互に続く調整用符号系列に対して、該データ0および1を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出し、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得るようにしたことを特徴とする信号伝送方法。 The signal transmission method according to claim 2, wherein at the receiver, to the transmission data 0 and 1 are adjusted for code sequence followed alternately corresponding to the transmission signal, to determine the data 0 and 1 receive clock timing is detected and signal transmission method being characterized in that the phase of the receive clock timing issued 該検 to obtain the optimal reception timing is shifted a predetermined value to provide a reception timing serving as a threshold.
  4. 請求項2に記載の信号伝送方法において、前記レシーバ側では、前記受信信号の符号間干渉を除去するためのイコライズ処理を行うようにしたことを特徴とする信号伝送方法。 The signal transmission method according to claim 2, wherein at the receiver, the signal transmission method being characterized in that to perform the equalization processing for removing intersymbol interference of the received signal.
  5. 請求項4に記載の信号伝送方法において、前記レシーバ側での符号干渉を除去するために、前記ドライバ側における送信信号の立ち上がり時間の調整と、前記レシーバ側でのイコライズ処理の調整との双方を行うようにしたことを特徴とする信号伝送方法。 The signal transmission method according to claim 4, in order to remove the code interference at the receiver side, the adjustment of the rise time of the transmit signal in the driver side, both the adjustment of the equalization process in the receiver side signal transmission method being characterized in that to perform.
  6. 請求項1〜5のいずれか1項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号を複数の遅延手段で遅延し、該各遅延手段の出力を対応するドライバ手段で駆動し、該各ドライバ手段の出力を重畳して行うことを特徴とする信号伝送方法 The signal transmission method according to any one of claims 1 to 5, wherein the generating of the transmitting signal is a signal that is the transmission delays in a plurality of delay means, the corresponding driver means the output of each of said delay means in the drive, and a signal transmission method and performing by superimposing the output of the respective driver means.
  7. 請求項1〜5のいずれか1項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号を複数のデータ取り込み手段によりそれぞれ異なるタイミングで取り込んで保持し、該各データ取り込み手段の出力を重畳して行うことを特徴とする信号伝送方法 The signal transmission method according to any one of claims 1 to 5, the generation of the transmission signal, capture, hold at different timings by signals a plurality of data capture means being the transmission, respective data acquisition signal transmission method and performing by superimposing the output means.
  8. 請求項1〜5のいずれか1項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号と該伝送される信号の反転論理信号を1ビットタイムだけ遅延した信号とを重畳して行うことを特徴とする信号伝送方法 The signal transmission method according to any one of claims 1 to 5, wherein the generating of the transmitting signal, the signal and the inverted logic signal of one bit time delay of the transmitted signal and the transmitted signal signal transmission method and performing superimposed.
  9. ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、 A signal transmission system for transmitting a signal to the receiver side of the receiver circuit via the signal transmission path from the driver circuit provided on the driver side,
    前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システム。 Said driver circuit comprises a signal transmitted by superimposing data sequence delayed to generate a transmission signal, the code used in the transmission signal, one bit the sum of the rise and fall times per said code signal transmission system comprising the code length control means for longer than the comparable or the length of time.
  10. 請求項に記載の信号伝送システムにおいて、前記レシーバ回路は、前記送信信号に対応するレシーバ側での受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とする信号伝送システム。 In the signal transmission system according to claim 9, wherein the receiver circuit comprises a reception signal determination means for determining the value of the received signal in the second half bit time where the received signal is maximized at the receiver side corresponding to the transmission signal signal transmission system, characterized in that the.
  11. 請求項に記載の信号伝送システムにおいて、前記符号長制御手段は、送信クロックと同期した多相クロックを発生する多相クロック発生手段と、該多相クロック発生手段により発生された多相クロックにより順次駆動される複数のユニットドライバとを備えたことを特徴とする信号伝送システム。 In the signal transmission system according to claim 9, wherein the code length control means comprises: a multiphase clock generating means for generating a multi-phase clock synchronized with the transmission clock, the multi-phase clocks generated by the multi-phase clock generating means signal transmission system is characterized in that a plurality of units drivers to be sequentially driven.
  12. 請求項に記載の信号伝送システムにおいて、前記符号長制御手段は、 In the signal transmission system according to claim 9, wherein the code length control means,
    送信されるべきバイナリ信号の第1の系列、および、該第1の系列に1ビットタイム或いはその整数倍の遅延を与えた第2の系列により駆動される複数の定電流出力ドライバと The first sequence of binary signals to be transmitted, and a plurality of constant-current output drivers driven by a second sequence obtained by one bit time or delay of an integral multiple thereof to the first series,
    該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、 A current sum generation means for forming a current sum of the respective constant-current output drivers by combining the outputs of said plurality of constant current output driver,
    該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とする信号伝送システム。 Signal transmission system characterized by comprising an integrating means for outputting a voltage by integrating said current sum, the.
  13. 請求項10に記載の信号伝送システムにおいて、前記受信信号判定手段は、 In the signal transmission system according to claim 10, wherein the received signal determining means,
    伝送されたデータ0および1が交互に続く調整用符号系列に対して、該データ0および1を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段と、を備えたことを特徴とする信号伝送システム Against transmitted adjusting code sequence data 0 and 1 are followed alternately, the receive clock timing detecting means for detecting a receive clock timing giving the reception timing serving as a threshold when determining the data 0 and 1 , the signal transmission system comprising: the optimal reception timing generating means for obtaining an optimum reception timing phase of the receive clock timing issued該検shifted a predetermined value.
  14. 請求項に記載の信号伝送システムにおいて、前記レシーバ回路は、前記受信信号の符号間干渉を除去するためのイコライズ回路を備えたことを特徴とする信号伝送システム In the signal transmission system according to claim 9, wherein the receiver circuit, the signal transmission system characterized by comprising an equalizing circuit for removing inter-symbol interference of the received signal.
  15. 請求項13に記載の信号伝送システムにおいて、前記ドライバ回路は、 In the signal transmission system according to claim 13, wherein the driver circuit,
    前記レシーバ側での符号干渉を除去するために、前記ドライバ回路における送信信号の立ち上がり時間の調整と、前記レシーバ回路におけるイコライズ処理の調整との双方を行う調整手段を備えたことを特徴とする信号伝送システム To remove code interference at the receiver side, signals, wherein the adjustment of the rise time of the transmitted signal, further comprising adjusting means for performing both the adjustment of the equalizing process in the receiver circuit in the driver circuit transmission system.
  16. 信号を伝送するためのドライバ回路であって、 A driver circuit for transmitting signals,
    前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路。 The superimposing the data sequence delayed signal transmitted to generate a transmission signal, the code used in the transmission signal, the and the total length of one bit time of the rise time and fall time per one said code driver circuit comprising the code length control means for longer than or degree.
  17. 請求項16に記載のドライバ回路において、前記符号長制御手段は、送信クロックと同期した多相クロックを発生する多相クロック発生手段と、該多相クロック発生手段により発生された多相クロックにより順次駆動される複数のユニットドライバとを備えたことを特徴とするドライバ回路。 In the driver circuit of claim 16, wherein the code length control means comprises: a multiphase clock generating means for generating a multi-phase clock synchronized with the transmission clock, sequentially by multiphase clocks generated by the multi-phase clock generating means driver circuit being characterized in that a plurality of units drivers to be driven.
  18. 請求項16に記載のドライバ回路において、前記符号長制御手段は、 In the driver circuit of claim 16, wherein the code length control means,
    送信されるべきバイナリ信号の第1の系列、および、該第1の系列に1ビットタイム或いはその整数倍の遅延を与えた第2の系列により駆動される複数の定電流出力ドライバと、 The first sequence of binary signals to be transmitted, and a plurality of constant-current output drivers driven by a second sequence obtained by one bit time or delay of an integral multiple thereof to the first series,
    該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、 A current sum generation means for forming a current sum of the respective constant-current output drivers by combining the outputs of said plurality of constant current output driver,
    該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とするドライバ回路。 Driver circuit comprising: the integration means for outputting a voltage by integrating said current sum, the.
  19. 伝送される信号を遅延したデータ系列を重畳して生成され、符号1個当たりの立ち上がり時間および立ち下がり時間の合計が1ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、 It is generated by superimposing the transmitted signal data sequence delayed by, the receiver circuit for the sum of the rise and fall times to receive a length equal to or longer than the signal of 1 bit time per code there,
    受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路。 Receiver circuit, characterized in that the received signal with a received signal determination means for determining the value of the received signal in the second half bit time to be maximum.
  20. 請求項19に記載のレシーバ回路において、前記受信信号判定手段は、 In the receiver circuit of claim 19, wherein the received signal determining means,
    伝送されたデータ0および1が交互に続く調整用符号系列に対して、該データ0および1を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段とを備えたことを特徴とするレシーバ回路。 Against transmitted adjusting code sequence data 0 and 1 are followed alternately, the receive clock timing detecting means for detecting a receive clock timing giving the reception timing serving as a threshold when determining the data 0 and 1 , receiver circuit, characterized in that a optimal reception timing generating means for obtaining an optimum reception timing phase of the receive clock timing issued該検shifted a predetermined value.
  21. 請求項19に記載のレシーバ回路において、該レシーバ回路は、前記受信信号の符号間干渉を除去するためのイコライズ回路を備えたことを特徴とするレシーバ回路。 In the receiver circuit according to claim 19, wherein the receiver circuit, the receiver circuit characterized by comprising an equalizing circuit for removing inter-symbol interference of the received signal.
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