JP4016605B2 - Shift register, electro-optical device, drive circuit, and electronic device - Google Patents

Shift register, electro-optical device, drive circuit, and electronic device Download PDF

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【０００１】
【発明の属する技術分野】
本発明は、双方向に信号を転送可能とするとともに、クロック信号線の低容量化や低消費電力化を図ったシフトレジスタ、電気光学装置、駆動回路および電子機器に関する。
【０００２】
【従来の技術】
近年、液晶や有機ＥＬ（エレクトロ・ルミネッセンス）などの電気光学物質の電気光学的な変化により表示を行う電気光学装置が、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器やテレビジョンなどに広く用いられつつある。
ここで、電気光学装置は、駆動方式等によって分類すると、画素スイッチにより画素を駆動するアクティブ・マトリクス型と、画素スイッチを用いないで画素を駆動するパッシブ・マトリクス型とに大別することができる。このうち、前者に係るアクティブ・マトリクス型の電気光学装置は、次のような構成となっている。
【０００３】
すなわち、アクティブ・マトリクス型の電気光学装置においては、行方向に延在する走査線と、列方向に延在するデータ線との交差に対応して画素電極が形成されるとともに、さらに、当該交差部分にあって画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオンオフする薄膜トランジスタなどの画素スイッチが介挿される一方、画素電極には対向電極が電気光学物質を介して対向する構成となっている。
【０００４】
このような構成において、走査線にオン電圧の走査信号が印加されると、当該走査線に接続された画素スイッチがオン状態となる。このオン状態の際に、データ線に、階調（濃度）に応じたデータ信号を供給すると、当該データ信号は画素スイッチを介して画素電極に印加されるので、当該画素電極および対向電極の間に挟持された電気光学物質には、当該データ信号に応じた電圧が印加されることになる。これによって該電気光学物質は電気光学的に変化する結果、画素における透過光量、反射光量または発光量（いずれにせよ、観察者側に視認される光量）が、画素電極に印加されたデータ信号の電圧に応じたものとなる。したがって、このような制御を画素毎に実行することによって、所定の表示が可能になる。
【０００５】
ここで、走査信号は、走査線駆動回路から出力される。この走査線駆動回路は、複数段の回路ブロックをＹ方向に沿って多段接続したＹシフトレジスタを有する。ここで、Ｙシフトレジスタは、第１に、垂直走査期間の最初に供給されるスタートパルスを、水平走査の基準となるＹクロック信号を用いてシフトし、第２に、各段の回路ブロックによってシフトされたパルス信号を論理演算し、順次排他的にアクティブなレベルとなるようにして、それぞれ走査線に供給する構成となっている。これにより、走査線は、順番に１本ずつ選択されることになる。
【０００６】
一方、データ信号は、データ線駆動回路から出力される。このデータ線駆動回路は、垂直走査および水平走査に同期して供給される画像信号を、データ線毎にサンプリングするサンプリングスイッチに対し、水平有効走査期間内に、サンプリング制御信号を供給する構成となっている。詳細には、データ線駆動回路は、複数段の回路ブロックをＸ方向に沿って多段接続したＸシフトレジスタを有する。ここで、Ｘシフトレジスタは、第１に、水平走査走査期間の最初に供給されるスタートパルスを、画像信号が供給される周期に同期したＸクロック信号を用いてシフトし、第２に、各段の回路ブロックによってシフトされたパルス信号を論理演算し、順次排他的にアクティブなレベルとなるサンプリング制御信号を出力する構成となっている。これにより、サンプリングスイッチの各々は、それぞれサンプリング制御信号にしたがって画像信号をサンプリングして、対応するデータ線に供給されることになる。
【０００７】
ところで、回路ブロックでは、クロック信号がクロックドインバータのゲートに入力されるため、クロック信号を、そのまま回路ブロックに供給する構成を採用すると、クロック信号を供給するクロック信号線の容量が増大する。そして、この容量によって、クロック信号の論理レベルが遷移する毎に充放電が無駄に行われるので、低消費電力化を阻害する大きな要因となるだけでなく、容量に対する十分なドライブ能力が必要になる。特に、Ｘクロック信号は、Ｙクロック信号よりも３桁程度周波数が高いので、Ｘクロック信号を供給するクロック信号線において消費される電力が無視できなくなる。
【０００８】
そこで、各段の回路ブロックに、その入力および出力が有意であるか否かを検出する検出回路と、この検出結果が肯定的である回路ブロックに限り（すなわち、スタートパルスを実際に転送している回路ブロックにのみ）、クロック信号を供給する一方、他の回路ブロックには、電源電圧の一方を供給してクロックドインバータの出力状態を確定させるクロック制御回路とをそれぞれ設けた技術が知られている（例えば、特開平１０−１９９２８４号公報参照）。
【０００９】
一方、近年、電気光学装置には、必要に応じて表示画像を上下・左右反転する機能が求められている。例えば、画像を拡大投射するプロジェクタでは、机上に据え置いたり、天井から吊り下げたりして使用するため、設置状況に応じて表示画像を上下・左右反転する必要がある。また例えば、ビデオカメラの回転式パネルモニタでは、回転角度に応じて、やはり表示画像を上下・左右反転する必要がある。このため、Ｘ、Ｙシフトレジスタには、スタートパルスを一方向だけでなく、制御信号によっていずれの方向にも転送することが可能なタイプが用いられる。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような双方向に転送可能なシフトレジスタのブロック回路の各段に、検出回路とクロック制御回路とを設ける技術を適用しようとした場合、構成が複雑化する、といった問題があった。詳細には、転送方向に応じて、クロックドインバータのゲートに供給する電源電圧を切り替えて供給する構成が必要となるので、この構成の分、構成が複雑化して、それだけ回路面積が必要となるだけでなく、製品歩留まりを低下させる等の問題があった。
【００１１】
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、データを双方向に転送可能とし、クロック信号線の低容量化や低消費電力化を図ったシフトレジスタ、電気光学装置、その駆動回路および電子機器を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るシフトレジスタにあっては、転送方向制御信号の論理レベルによって示される一方から他方への方向に、又は、他方から一方への方向に、クロック信号の論理レベルが反転する毎に入力信号を転送して出力信号とする回路ブロックを多段接続したシフトレジスタであって、一つの回路ブロックにおける入力信号および出力信号が有意であるか否かを検出する検出回路と、前記検出回路によって、前記入力信号または前記出力信号が有意であると検出された場合には、前記クロック信号を当該回路ブロックに供給する一方、前記入力信号および前記出力信号がともに有意でないと検出された場合には、前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号を、前記クロック信号に替えて当該回路ブロックに供給するクロック制御回路と、を備え、一つの回路ブロックは、第１、第２、第３および第４のクロックドインバータを含み、前記第１および第２のクロックドインバータの出力端同士が、前記第３および第４のクロックドインバータの入力端同士に接続され、前記第４のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、前記第３のクロックドインバータの出力端が前記第２のクロックドインバータの入力端に接続され、前記第１および第２のクロックドインバータは、前記クロック制御回路によってクロック信号が供給される場合、当該クロック信号の論理レベルに応じて互いに排他的に有効となり、前記クロック制御回路によって前記転送の方向に応じて論理レベルが変動する信号が供給される場合であって、前記一方から前記他方への方向に転送するとき、前記第１のクロックドインバータが無効となり、前記第２のクロックドインバータが有効となる一方、前記他方から前記一方への方向に転送するとき、前記第１のクロックドインバータが有効となり、前記第２のクロックドインバータが無効となり、前記第３および第４のクロックドインバータは、前記転送方向制御信号の論理レベルに応じて互いに排他的に有効となり、前記一方から前記他方への方向に転送するとき、前記第３のクロックドインバータが有効となり、前記第４のクロックドインバータが無効となる一方、前記他方から前記一方への方向に転送するとき、前記第３のクロックドインバータが無効となり、前記第４のクロックドインバータが有効となり、前記一方から前記他方への方向に転送する場合、前記入力信号が前記第１のクロックドインバータの入力端に入力され、前記出力信号が前記第３のクロックドインバータの出力端から出力される一方、前記他方から前記一方への方向に転送する場合、前記入力信号が前記第２のクロックドインバータの入力端に入力され、前記出力信号が前記第４のクロックドインバータの出力端から出力されることを特徴としている。この構成によれば、入力信号または出力信号が有意であると検出された回路ブロックにのみ、クロック信号がクロック制御回路によって供給されるので、クロック信号が供給されるクロック信号線の容量が小さく抑えられる。このため、該容量によって消費される電力も低く抑えられる。また、ある一つの回路ブロックの入力信号および出力信号がともに有意でないと検出された場合、電源電圧ではなく、転送を行うべき期間には一定の論理レベルであって、転送の方向に応じて論理レベルが変動する信号が、クロック制御回路によって当該回路ブロックに供給される。このため、回路構成を肥大化させないで済む。この構成において、前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号は、前記転送方向制御信号であることが望ましい。こうすると、特別な信号を生成することなく、既存の信号を有効活用することができる。
【００１４】
次に、上記目的を達成するため、本発明に係る電気光学装置の駆動回路にあっては、転送方向制御信号の論理レベルによって示される一方から他方への方向に、又は、他方から一方への方向に、クロック信号の論理レベルが反転する毎に、入力信号を転送して出力信号とする回路ブロックを多段接続したシフトレジスタを有する電気光学装置の駆動回路であって、一つの回路ブロックにおける入力信号および出力信号が有意であるか否かを検出する検出回路と、前記検出回路によって、前記入力信号または前記出力信号が有意であると検出された場合には、前記クロック信号を当該回路ブロックに供給する一方、前記入力信号および前記出力信号がともに有意でないと検出された場合には、前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号を、前記クロック信号に替えて当該回路ブロックに供給するクロック制御回路と、を備え、一つの回路ブロックは、第１、第２、第３および第４のクロックドインバータを含み、前記第１および第２のクロックドインバータの出力端同士が、前記第３および第４のクロックドインバータの入力端同士に接続され、前記第４のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、前記第３のクロックドインバータの出力端が前記第２のクロックドインバータの入力端に接続され、前記第１および第２のクロックドインバータは、前記クロック制御回路によってクロック信号が供給される場合、当該クロック信号の論理レベルに応じて互いに排他的に有効となり、前記クロック制御回路によって前記転送の方向に応じて論理レベルが変動する信号が供給される場合であって、前記一方から前記他方への方向に転送するとき、前記第１のクロックドインバータが無効となり、前記第２のクロックドインバータが有効となる一方、前記他方から前記一方への方向に転送するとき、前記第１のクロックドインバータが有効となり、前記第２のクロックドインバータが無効となり、前記第３および第４のクロックドインバータは、前記転送方向制御信号の論理レベルに応じて互いに排他的に有効となり、前記一方から前記他方への方向に転送するとき、前記第３のクロックドインバータが有効となり、前記第４のクロックドインバータが無効となる一方、前記他方から前記一方への方向に転送するとき、前記第３のクロックドインバータが無効となり、前記第４のクロックドインバータが有効となり、前記一方から前記他方への方向に転送する場合、前記入力信号が前記第１のクロックドインバータの入力端に入力され、前記出力信号が前記第３のクロックドインバータの出力端から出力される一方、前記他方から前記一方への方向に転送する場合、前記入力信号が前記第２のクロックドインバータの入力端に入力され、前記出力信号が前記第４のクロックドインバータの出力端から出力されることを特徴としている。この構成でも、上記シフトレジスタと同様に、クロック信号が供給されるクロック信号線の容量が小さく抑えられるので、該容量によって消費される電力も低く抑えられ、また、回路構成を肥大化させないで済む。
【００１５】
また、上記目的を達成するため、本発明に係る電気光学装置にあっては、転送方向制御信号の論理レベルによって示される一方から他方への方向に、又は、他方から一方への方向に、クロック信号の論理レベルが反転する毎に、入力信号を転送して出力信号とする回路ブロックを多段接続したシフトレジスタを有する駆動回路は、一つの回路ブロックにおける入力信号および出力信号が有意であるか否かを検出する検出回路と、前記検出回路によって、前記入力信号または前記出力信号が有意であると検出された場合には、前記クロック信号を当該回路ブロックに供給する一方、前記入力信号および前記出力信号がともに有意でないと検出された場合には、前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号を、前記クロック信号に替えて当該回路ブロックに供給するクロック制御回路と、を含み、一つの回路ブロックは、第１、第２、第３および第４のクロックドインバータを含み、前記第１および第２のクロックドインバータの出力端同士が、前記第３および第４のクロックドインバータの入力端同士に接続され、前記第４のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、前記第３のクロックドインバータの出力端が前記第２のクロックドインバータの入力端に接続され、前記第１および第２のクロックドインバータは、前記クロック制御回路によってクロック信号が供給される場合、当該クロック信号の論理レベルに応じて互いに排他的に有効となり、前記クロック制御回路によって前記転送の方向に応じて論理レベルが変動する信号が供給される場合であって、前記一方から前記他方への方向に転送するとき、前記第１のクロックドインバータが無効となり、前記第２のクロックドインバータが有効となる一方、前記他方から前記一方への方向に転送するとき、前記第１のクロックドインバータが有効となり、前記第２のクロックドインバータが無効となり、前記第３および第４のクロックドインバータは、前記転送方向制御信号の論理レベルに応じて互いに排他的に有効となり、前記一方から前記他方への方向に転送するとき、前記第３のクロックドインバータが有効となり、前記第４のクロックドインバータが無効となる一方、前記他方から前記一方への方向に転送するとき、前記第３のクロックドインバータが無効となり、前記第４のクロックドインバータが有効となり、前記一方から前記他方への方向に転送する場合、前記入力信号が前記第１のクロックドインバータの入力端に入力され、前記出力信号が前記第３のクロックドインバータの出力端から出力される一方、前記他方から前記一方への方向に転送する場合、前記入力信号が前記第２のクロックドインバータの入力端に入力され、前記出力信号が前記第４のクロックドインバータの出力端から出力されることを特徴としている。この構成でも、上記シフトレジスタや上記駆動回路と同様に、クロック信号が供給されるクロック信号線の容量が小さく抑えられるので、該容量によって消費される電力も低く抑えられ、また、回路構成を肥大化させないで済む。
【００１６】
さらに、本発明に係る電子機器は、上記電気光学装置を表示部に備えるので、構成簡易化や低消費電力化を図ることが可能となる。なお、このような電子機器としては、机上に据え置いて、または、天井から吊り下げて使用するプロジェクタのライトバルブや、ビデオカメラの回転式モニタなど、画像を左右または上下反転する必要のある機器が想定される。
【００１７】
【発明の実施の形態】
以下、本発明に係る実施形態について説明する。
【００１８】
＜電気光学装置の全体＞
まず、説明の便宜上、本発明の実施形態に係るシフトレジスタを備える電気光学装置の全体について説明する。この電気光学装置は、電気光学物質として液晶を用いて表示を行うものであり、図１は、この構成を示すブロック図である。
【００１９】
この図に示されるように、電気光学装置１００においては、複数ｍ本の走査線１１２が、行（Ｘ）方向に沿って延在して形成される一方、複数ｎ本のデータ線１１４が、列（Ｙ）方向に沿って延在して形成されている。そして、これらの走査線１１２とデータ線１１４との交差に対応して画素が形成されている。
【００２０】
詳述すると、画素には、走査線１１２とデータ線１１４とが互いに交差する部分（電気的には絶縁状態にある）に対応して、薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と称する）１１６が設けられるとともに、そのゲートが走査線１１２に接続され、そのソースがデータ線１１４に接続され、そのドレインが画素電極１１８に接続されている。実施形態において、ＴＦＴ１１６をＮチャネル型とした場合、走査線１１２に供給される走査信号がＨレベルになると、ＴＦＴ１１６はソース・ドレイン間にてオンすることになる。
ここで、画素電極１１８は、一定電圧が共通印加される対向電極１０８と対向するものである。そして、両電極と、両電極間に挟持された液晶１０５とによって、液晶容量が形成されて、両電極間に印加される電圧実効値に応じて、その透過光量が変化する構成となっている。
なお、画素電極１１８（ＴＦＴ１１６のドレイン）は、蓄積容量１１７の一端に接続される一方、蓄積容量１１７の他端は、容量線１１３により全画素にわたって共通接続されて、一定電圧の信号Ｓｔｇが印加される構成となっている。
【００２１】
さて、走査線駆動回路１３０は、詳細については後述するが、実施形態に係るシフトレジスタを含むものであって、垂直走査期間の開始を規定するスタートパルスＤＹをクロック信号ＹＣＬおよび反転クロック信号ＹＣＬinvにしたがって順番にラッチすることにより、１垂直走査期間にわたって順次排他的にＨレベルになる走査信号を、転送方向制御信号Ｄｉｒ−Ｄ、Ｄｉｒ−Ｕにより指示される方向に向かって走査線１１２に供給するものである。
ここで、転送方向制御信号Ｄｉｒ−Ｄ、Ｄｉｒ−Ｕは、垂直走査方向を指示する信号であって、図１において下方向（＋Ｙ方向）に垂直走査を行う場合には、転送方向制御信号Ｄｉｒ−ＤがＨレベルとなり、転送方向制御信号Ｄｉｒ−ＵがＬレベルとなる一方、上方向（−Ｙ方向）に垂直走査を行う場合には、転送方向制御信号Ｄｉｒ−ＤがＬレベルとなり、転送方向制御信号Ｄｉｒ−ＵがＨレベルとなる。すなわち、転送方向制御信号Ｄｉｒ−Ｄ、Ｄｉｒ−Ｕは、垂直走査方向を、互いに排他的な論理レベルで指示する信号である。
【００２２】
そして、転送方向制御信号Ｄｉｒ−Ｄ、Ｄｉｒ−Ｕが、それぞれＨ、Ｌレベルとなって垂直走査方向が下方向に指示されている場合、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍの順番で排他的にＨレベルとなる一方、転送方向制御信号Ｄｉｒ−Ｄ、Ｄｉｒ−Ｕが、それぞれＬ、Ｈレベルとなって垂直走査方向が上方向に指示されている場合、走査信号Ｙｍ、Ｙｍ−１、Ｙｍ−２、…、Ｙ１の順番で排他的にＨレベルとなる。なお、走査信号Ｙ３、Ｙｍ−１、Ｙｍ−２は、それぞれ３行目、（ｍ−１）行目、（ｍ−２）行目の走査線１１２に供給されるが、図示を省略している。
【００２３】
一方、データ線駆動回路１４０は、詳細については後述するが、実施形態に係るシフトレジスタを含むものであって、水平走査期間の開始を規定するスタートパルスＤＸをクロック信号ＸＣＬおよび反転クロック信号ＸＣＬinvにしたがって順番にラッチすることにより、１水平有効走査期間にわたって順次排他的にＨレベルになるサンプリング制御信号を、転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒにより指示される方向に向かって出力するものである。
ここで、転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒは、水平走査方向を指示する信号であって、図１において右方向（＋Ｘ方向）に水平走査を行う場合には、転送方向制御信号Ｄｉｒ−ＬがＨレベルとなり、転送方向制御信号Ｄｉｒ−ＲがＬレベルとなる一方、左方向（−Ｘ方向）に水平走査を行う場合には、転送方向制御信号Ｄｉｒ−ＬがＬレベルとなり、転送方向制御信号Ｄｉｒ−ＲがＨレベルとなる。すなわち、転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒは、水平走査方向を、互いに排他的な論理レベルで指示する信号である。
【００２４】
そして、転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒが、それぞれＨ、Ｌレベルとなって水平走査方向が右方向に指示されている場合、サンプリング制御信号Ｘｓ１、Ｘｓ２、Ｘｓ３、…、Ｘｎの順番で排他的にＨレベルとなる一方、転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒが、それぞれＬ、Ｈレベルとなって水平走査方向が左方向に指示されている場合、サンプリング制御信号Ｘｓｎ、Ｘｓｎ−１、Ｘｓ−２、…、Ｘ１の順番で排他的にＨレベルとなる。なお、サンプリング制御信号Ｘｓｎ−１、Ｘｓｎ−２は、それぞれ（ｎ−１）列目、（ｎ−２）列目のデータ線１１４に対応するサンプリングスイッチ１５１に供給されるが、図示を省略している。
【００２５】
次に、サンプリングスイッチ１５１は、各列におけるデータ線１１４の一端と、画像信号ＶＩＤが供給される画像信号線１７１との間に介挿されて、対応するサンプリング制御信号がＨレベルとなったときにオンするものである。
ここで、画像信号線１７１には、図示せぬ上位装置から、画素の階調（濃度）に応じた電圧を有する画像信号ＶＩＤが水平走査および垂直走査に同期して供給される。
【００２６】
＜データ線駆動回路＞
続いて、図１におけるデータ線駆動回路１４０の詳細について説明する。図２は、データ線駆動回路１３０の構成を示すブロック図である。
この図に示されるように、データ線駆動回路１４０は、スタートパルスＤＸを双方方向に転送可能なＸシフトレジスタ１４００を備え、このＸシフトレジスタ１４００は、（ｍ＋２）段の転送単位回路１４０２、１４０４が縦続接続された構成となっている。すなわち、転送単位回路１４０２、１４０４の総数は、データ線１１４の本数ｍよりも「２」だけ多い個数となっている。
なお、図２においては、データ線１１４の本数ｎを奇数である場合の構成を表している。
【００２７】
ここで、水平走査方向が右方向である場合に、転送単位回路１４０２、１４０４では、その左端が入力となる一方、その右端が出力となる。このため、水平走査方向が右方向である場合には、転送単位回路１４０２、１４０４を、図において左から順番に、０段、１段、…、ｎ段、ｎ＋１段と数えることにする。また、便宜的に、水平走査方向が右方向である場合に、０段、１段、…、ｎ段の転送単位回路の右端から出力される信号を、それぞれＸＬ０、ＸＬ１、…、ＸＬｎと表記することにする。
反対に、水平走査方向が左方向である場合に、転送単位回路１４０２、１４０４では、その右端が入力となる一方、その左端が出力となる。このため、水平走査方向が左方向である場合には、転送単位回路１４０２、１４０４を、図の括弧書で示されるように、右から順番に、０段、１段、…、ｎ段、ｎ＋１段と数えることにする。また、便宜的に、水平走査方向が左方向である場合に、０段、１段、…、ｎ段の転送単位回路の左端から出力される信号を、それぞれＸＲ０、ＸＲ１、…、ＸＲｎと表記することにする。
【００２８】
なお、左から数えても右から数えても、偶数（０を含む）段目における転送単位回路の符号を便宜的に１４０２とし、奇数段目における転送単位回路の符号を１４０４とする。転送単位回路１４０２、１４０４の回路構成は、後述するように互いに同一ではあるが、クロック信号線１４１２を介して供給されるクロック信号ＸＣＬと、反転クロック信号線１４１４を介して供給される反転クロック信号ＸＣＬinvとの供給が互いに入れ替わった関係にあるので、その動作を区別するためである。
【００２９】
一方、相補型のアナログスイッチ１４２２は、転送方向制御信号Ｄｉｒ−ＬがＨレベルである場合（転送方向制御信号信号Ｄｉｒ−ＲがＬレベルである場合）にオンして、スタートパルスＤＸをノードＡ（すなわち、右方向転送の場合における０段目の転送単位回路の入力端）に供給するものである。また、同じく相補型のアナログスイッチ１４２４は、転送方向制御信号Ｄｉｒ−ＬがＬレベルである場合（転送方向制御信号信号Ｄｉｒ−ＲがＨレベルである場合）にオンして、スタートパルスＤＸをノードＢ（すなわち、左方向転送の場合における０段目の転送単位回路の入力端）に供給するものである。
【００３０】
ここで、サンプリング制御信号Ｘｓ１、Ｘｓ２、Ｘｓ３、…、Ｘｓｎを一般的に説明するために、１≦ｊ≦ｎを満たす整数ｊを用いる。ＮＡＮＤ回路１４３２は、水平走査方向が右方向である場合に、隣接する転送単位回路から出力される信号ＸＬｊ−１、ＸＬｊ同士の否定論理積を求めるものであり、否定回路１４３４は、該ＮＡＮＤ回路１４３２による否定論理積を再否定して、サンプリング制御信号Ｘｓｊとして出力するものである。
すなわち、ＮＡＮＤ回路１４３２および否定回路１４３４は、各列のデータ線１１４に対応して設けられている。
【００３１】
次に、偶数段における転送単位回路１４０２および奇数段における転送単位回路１４０４について説明する。図３は、この詳細構成を示す回路図である。この図に示されるように、転送単位回路１４０２、１４０４は、いずれも回路ブロック１４５０および制御ブロック１４６０を備えている。
このうち、回路ブロック１４５０は、スタートパルスＤＸの転送を行うものであり、また、制御ブロック１４６０は、対応する回路ブロック１４５０へのクロック信号を制御するものである。
【００３２】
ここで、制御ブロック１４６０におけるＮＯＲ回路（検出回路）１４６２は、対応する回路ブロック１４５０の入力と出力との否定論理和を求めるものである。また、否定回路１４６４は、相補型のアナログスイッチ１４７２、１４７４、１４７６、１４７８を駆動するために、ＮＯＲ回路１４６２による否定論理和の再否定を求めるものである。
【００３３】
一方、アナログスイッチ１４７２、１４７４は、転送方向制御信号Ｄｉｒ−Ｒ、または、偶数段においてはクロック信号ＸＣＬ（奇数段においては反転クロック信号ＸＣＬinv）のいずれか一方を選択するセレクタとして機能するものである。詳細には、ＮＯＲ回路１４６２による否定論理和信号がＨレベルである場合（否定回路１４６４による否定信号がＬレベルである場合）、アナログスイッチ１４７２がオンする一方、アナログスイッチ１４７４がオフするので、転送方向制御信号Ｄｉｒ−Ｒが、回路ブロック１４５０におけるクロックドインバータ１４５１への制御信号として供給される。反対に、ＮＯＲ回路１４６２による否定論理和信号がＬレベルである場合（否定回路１４６４による否定信号がＨレベルである場合に）、アナログスイッチ１４７２がオフする一方、アナログスイッチ１４７４がオンするので、偶数段においてはクロック信号ＸＣＬ（奇数段においては反転クロック信号ＸＣＬinv）が、クロックドインバータ１４５１への制御信号として供給される。
【００３４】
また、アナログスイッチ１４７６、１４７８は、転送方向制御信号Ｄｉｒ−Ｌ、または、偶数段においては反転クロック信号ＸＣＬinv（奇数段においてはクロック信号ＸＣＬ）のいずれか一方を選択するセレクタとして同様に機能するものである。詳細には、ＮＯＲ回路１４６２による否定論理和信号がＨレベルである場合、アナログスイッチ１４７６、１４７８がそれぞれオン、オフするので、転送方向制御信号Ｄｉｒ−Ｌがクロックドインバータ１４５２への制御信号として供給される。反対に、ＮＯＲ回路１４６２による否定論理和信号がＬレベルである場合、アナログスイッチ１４７６、１４７８がそれぞれオフ、オンするので、偶数段においては反転クロック信号ＸＣＬinv（奇数段においてはクロック信号ＸＣＬ）が、クロックドインバータ１４５２への制御信号として供給される。
すなわち、ＮＯＲ回路１４６２が検出回路として機能し、アナログスイッチ１４７２、１４７４、１４７６、１４７８が、ＮＯＲ回路の検出結果にしたがって、クロック信号または転送方向制御信号を供給するクロック制御回路として機能する。
【００３５】
次に、回路ブロック１４５０は、供給された制御信号がＨレベルである場合にそれぞれ否定動作を実行するクロックドインバータ１４５１、１４５２と、供給された転送方向制御信号Ｄｉｒ−ＬがＨレベルである場合に否定動作を実行するクロックドインバータ１４５３と、供給された転送方向制御信号Ｄｉｒ−ＲがＨレベルである場合に否定動作を実行するクロックドインバータ１４５４とを備える。
このうち、クロックドインバータ１４５１は、水平走査方向が右方向であれば、当該回路ブロック１４５０に左端から入力された信号を入力して、クロックドインバータ１４５３の側に出力する一方、水平走査方向が左方向であれば、クロックドインバータ１４５４の出力を入力して、クロックドインバータ１４５４の入力に帰還する。また、クロックドインバータ１４５２は、水平走査方向が右方向であれば、クロックドインバータ１４５３の出力を入力して、クロックドインバータ１４５３の入力に帰還する一方、水平走査方向が左方向であれば、当該回路ブロック１４５０に右端から入力された信号を入力して、クロックドインバータ１４５４の側に出力する。
【００３６】
なお、図３における回路ブロック１４５０では、説明の理解のため、相補型構成が省略されている。詳細には、回路ブロック１４５０を構成するクロックドインバータ１４５１、１４５２、１４５３、１４５４の各々は、実際には図４に示されるように、それぞれ、電源の高位側電圧Ｖｄｄから低位側電圧Ｖｓｓまでの間に直列的に接続された２個のＰチャネル型ＴＦＴおよび２個のＮチャネル型ＴＦＴによって相補型で構成される。
したがって、アナログスイッチ１４７２、１４７４は、転送方向制御信号Ｄｉｒ−Ｒ、または、偶数段においてはクロック信号ＸＣＬ（奇数段においては反転クロック信号ＸＣＬinv）のいずれか一方を、クロックドインバータ１４５１におけるＮチャネル型ＴＦＴのゲートとともに、クロックドインバータ１４５２におけるＰチャネル型ＴＦＴのゲートにも供給する構成となっている。
同様に、アナログスイッチ１４７６、１４７８は、転送方向制御信号Ｄｉｒ−Ｌ、または、偶数段においては反転クロック信号ＸＣＬinv（奇数段においてはクロック信号ＸＣＬ）のいずれか一方を、クロックドインバータ１４５２におけるＮチャネル型ＴＦＴのゲートとともに、クロックドインバータ１４５１におけるＰチャネル型ＴＦＴのゲートにも供給する構成となっている。
また、転送方向制御信号Ｄｉｒ−Ｌは、クロックドインバータ１４５３におけるＮチャネル型ＴＦＴとともに、クロックドインバータ１４５４におけるＰチャネル型ＴＦＴのゲートにも供給され、同様に、転送方向制御信号Ｄｉｒ−Ｒは、クロックドインバータ１４５４におけるＮチャネル型ＴＦＴとともに、クロックドインバータ１４５３におけるＰチャネル型ＴＦＴのゲートにも供給される。
【００３７】
このような構成のデータ線駆動回路１４０において、水平走査方向が右方向である場合、Ｈレベルである転送制御信号Ｄｉｒ−ＬおよびＬレベルである転送方向制御信号Ｄｉｒ−Ｒによって、図２において、アナログスイッチ１４２２がオンし、アナログスイッチ１４２４がオフするので、スタートパルスＤＸは、左から数えて０段目の転送単位回路１４０２における左端に入力されることになる。
また、図４におけるクロックドインバータ１４５３では、Ｈレベルである転送制御信号Ｄｉｒ−Ｌが制御（ゲート）信号として供給されるＮチャネル型ＴＦＴと、Ｌレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＰチャネル型ＴＦＴとがいずれもオンする。このため、クロックドインバータ１４５３は、通常の否定動作を行うことになる。一方、クロックドインバータ１４５４では、Ｈレベルである転送制御信号Ｄｉｒ−Ｌが制御信号として供給されるＰチャネル型ＴＦＴと、Ｌレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＮチャネル型ＴＦＴとがいずれもオフする。このため、クロックドインバータ１４５４は、ハイインピーダンス状態となる。
【００３８】
したがって、水平走査方向が右方向である場合において、偶数段および奇数段における回路ブロック１４５０の等価回路は、図５（ａ）に示される通りとなる。すなわち、クロックドインバータ１４５１の出力は、クロックドインバータ１４５３により反転されて、当該回路ブロック１４５０の出力信号とされるとともに、この出力信号をクロックドインバータ１４５２により反転した信号がクロックドインバータ１４５３の入力に帰還される構成となる。
【００３９】
この際、クロック信号ＸＣＬがＨレベルである期間（反転クロック信号ＸＣＬinvがＬレベルである期間）では、偶数段のクロックドインバータ１４５１が否定動作を行うので、当該偶数段におけるクロックドインバータ１４５３の出力信号は、クロックドインバータ１４５１の入力信号と一致する。
次に、クロック信号ＸＣＬがＬレベル（反転クロック信号ＸＣＬinvがＨレベル）に遷移すると、偶数段のクロックドインバータ１４５２は否定動作を行うので、当該偶数段におけるクロックドインバータ１４５３の出力信号は、ラッチされる。一方、クロック信号ＸＣＬがＬレベルである期間では、奇数段のクロックドインバータ１４５１が否定動作を行うので、当該奇数段におけるクロックドインバータ１４５３の出力信号は、当該奇数段の前段である偶数段においてラッチされた信号、すなわち、当該奇数段のクロックドインバータ１４５１の入力信号と一致する。
【００４０】
このため、奇数段のクロックドインバータ１４５３から出力される信号は、その前段たる偶数段のクロックドインバータ１４５３から出力される信号よりも、クロック信号ＸＣＬ（反転クロック信号ＸＣＬinv）の半周期だけ遅延したものとなる。
したがって、水平走査方向が右方向である場合に、０段、１段、２段、３段、…、ｎ段の回路ブロック１４５０から出力される信号ＸＬ０、ＸＬ１、ＸＬ２、ＸＬ３、…、ＸＬｎは、図６に示される通りとなる。すなわち、第０段の信号ＸＬ０は、スタートパルスＤＸを、クロック信号ＸＣＬが立ち上がり（反転クロック信号ＸＣＬinvの立ち下がり）で取り込んだものとなり、続く信号ＸＬ１、ＸＬ２、ＸＬ３、…、ＸＬｎは、信号ＸＬ０を、クロック信号ＸＣＬ（反転クロック信号ＸＣＬinv）の半周期ずつ順次シフトしたものとなる。
【００４１】
そして、各列に対応するＮＡＮＤ回路１４３２および否定回路１４３４によって、互いに隣接する段から出力される信号同士の重複部分が取り出されて、図６に示されるように、サンプリング制御信号Ｘｓ１、Ｘｓ２、Ｘｓ３、……、Ｘｓｎの順番で出力される。
【００４２】
さて、本実施形態では、水平走査方向が右方向である場合に、ある段における回路ブロック１４５０の左端に入力された信号（クロックドインバータ１４５１の入力信号）がＨレベルであるとき、または、当該段における回路ブロック１４５０の右端に出力された信号（クロックドインバータ１４５３の出力信号）がＨレベルであるとき、ＮＯＲ回路１４６２による否定論理積信号がＬレベルになる（否定回路１４６４による否定信号がＨレベルになる）。
ここで、水平走査方向が右方向である場合に、ある段におけるクロックドインバータ１４５１の入力信号がＨレベルであるとき、または、当該段におけるクロックドインバータ１４５３の出力信号がＨレベルであるときとは、当該段における回路ブロック１４５０がスタートパルスＤＸを転送するときである。このとき、アナログスイッチ１４７２、１４７６がオフし、アナログスイッチ１４７４、１４７８がオンする結果、偶数段にあってはクロック信号ＸＣＬが、奇数段にあっては反転クロック信号ＸＣＬinvが、それぞれクロックドインバータ１４５１に制御信号として供給され、また、偶数段にあっては反転クロック信号ＸＣＬinvが、奇数段にあってはクロック信号ＸＣＬが、それぞれクロックドインバータ１４５２に制御信号として供給される。
【００４３】
一方、クロックドインバータ１４５１の入力信号がＬレベルであって、かつ、クロックドインバータ１４５１の出力信号がＬレベルであるとき、ＮＯＲ回路１４６２による否定論理積信号がＨレベルになる（否定回路１４６４による否定信号がＬレベルになる）。
ここで、水平走査方向が右方向である場合に、ある段におけるクロックドインバータ１４５１の入力信号と、当該段におけるクロックドインバータ１４５３の出力信号とがともにＬレベルであるときとは、当該段における回路ブロック１４５０がスタートパルスＤＸの転送に関与していないときである。このとき、アナログスイッチ１４７２、１４７４、１４７６、１４７８のオンオフ関係が逆転するので、Ｌレベルの転送方向制御信号Ｄｉｒ−Ｒが、制御信号としてクロックドインバータ１４５１に供給され、また、Ｈレベルの転送方向制御信号Ｄｉｒ−Ｌが、制御信号としてクロックドインバータ１４５２に供給される。
【００４４】
このため、Ｌレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＮチャネル型ＴＦＴと、Ｈレベルである転送制御信号Ｄｉｒ−Ｌが制御信号として供給されるＰチャネル型ＴＦＴとがいずれもオフするので、クロックドインバータ１４５１は、ハイインピーダンス状態となる。一方、Ｈレベルである転送制御信号Ｄｉｒ−Ｌが制御信号として供給されるＮチャネル型ＴＦＴと、Ｌレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＰチャネル型ＴＦＴとがいずれもオンするので、クロックドインバータ１４５２は、通常の否定動作を行うことになる。このため、クロックドインバータ１４５２、１４５３により、クロック信号とは無関係なラッチ回路が形成される。そして、このようなラッチ回路が形成される前提は、クロックドインバータ１４５１の入力信号とクロックドインバータ１４５３の出力信号が、ともにＬレベルであることから、かかるＬレベルが該ラッチ回路により保持されて出力されることになる。
【００４５】
一方、水平走査方向が左方向である場合、Ｌレベルである転送制御信号Ｄｉｒ−ＬおよびＨレベルである転送方向制御信号Ｄｉｒ−Ｒによって、図２におけるアナログスイッチ１４２２、１４２４が、それぞれオフ、オンするので、スタートパルスＤＸは、右から数えて０段目の転送単位回路１４０２における右端に入力されることになる。
また、図４において、クロックドインバータ１４５４では、Ｈレベルである転送制御信号Ｄｉｒ−Ｒが制御（ゲート）信号として供給されるＮチャネル型ＴＦＴと、Ｈレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＰチャネル型ＴＦＴとがいずれもオンする。このため、クロックドインバータ１４５４は、通常の否定動作を行うことになる。一方、クロックドインバータ１４５３では、Ｈレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＰチャネル型ＴＦＴと、Ｌレベルである転送制御信号Ｄｉｒ−Ｌが制御信号として供給されるＮチャネル型ＴＦＴとがいずれもオフする。このため、クロックドインバータ１４５３は、ハイインピーダンス状態となる。
【００４６】
したがって、水平走査方向が左方向である場合において、偶数段および奇数段における回路ブロック１４５０の等価回路は、図５（ｂ）に示される通りとなる。すなわち、クロックドインバータ１４５２の出力は、クロックドインバータ１４５４により反転されて、当該回路ブロック１４５０の出力信号とされるとともに、この出力信号をクロックドインバータ１４５１により反転した信号がクロックドインバータ１４５４の入力に帰還される構成となる。
【００４７】
ここで、図５（ｂ）の等価回路となる回路ブロック１４５０を複数段接続した構成と、図５（ａ）の等価回路となる回路ブロック１４５０を複数段接続した構成とは、クロック信号ＸＣＬおよび反転クロック信号ＸＣＬinvの供給関係を含めて、互いに左右対称の関係にある。このため、水平走査方向が左方向である場合に、データ線駆動回路１４０から出力されるサンプリング制御信号は、水平走査方向が右方向である場合に出力されるサンプリング制御信号の時系列的関係を逆転したものとなる。
【００４８】
すなわち、水平走査方向が左方向である場合、右から数えて第０段の信号ＸＲ０は、図７に示されるように、スタートパルスＤＸを、クロック信号ＸＣＬが立ち上がり（反転クロック信号ＸＣＬinvの立ち下がり）で取り込んだものとなり、続く信号ＸＲ１、ＸＲ２、ＸＲ３、…、ＸＲｎは、信号ＸＲ０を、クロック信号ＸＣＬ（反転クロック信号ＸＣＬinv）の半周期ずつ順次シフトしたものとなる。
そして、各列に対応するＮＡＮＤ回路１４３２、１４３４（図２参照）によって、互いに隣接する段から出力される信号同士の重複部分が取り出されて、図７に示されるように、サンプリング制御信号Ｘｓｎ、Ｘｓｎ−１、Ｘｓｎ−２、……、Ｘｓ１の順番で出力される。
【００４９】
ここで、本実施形態では、水平走査方向が左方向である場合に、ある段におけるクロックドインバータ１４５２の入力信号がＨレベルであるとき、または、当該段におけるクロックドインバータ１４５４の出力信号がＨレベルであるとき、すなわち、当該段における回路ブロック１４５０がスタートパルスＤＸを転送するとき、当該段におけるクロック制御回路によって、水平走査方向が右方向である場合と同様に、偶数段にあってはクロック信号ＸＣＬが、奇数段にあっては反転クロック信号ＸＣＬinvが、それぞれクロックドインバータ１４５１に制御信号として供給され、また、偶数段にあっては反転クロック信号ＸＣＬinvが、奇数段にあってはクロック信号ＸＣＬが、それぞれクロックドインバータ１４５２に制御信号として供給される。
【００５０】
一方、クロックドインバータ１４５１の入力信号がＬレベルであって、かつ、クロックドインバータ１４５１の出力信号がＬレベルであるとき、すなわち、当該段における回路ブロック１４５０がスタートパルスＤＸを転送しないとき、当該段におけるクロック制御回路によって、Ｈレベルの転送方向制御信号Ｄｉｒ−Ｒが、制御信号としてクロックドインバータ１４５１に供給され、また、Ｌレベルの転送方向制御信号Ｄｉｒ−Ｌが、制御信号としてクロックドインバータ１４５２に供給される。
【００５１】
このため、Ｌレベルである転送制御信号Ｄｉｒ−Ｌが制御信号として供給されるＮチャネル型ＴＦＴと、Ｈレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＰチャネル型ＴＦＴとがいずれもオフするので、クロックドインバータ１４５２は、ハイインピーダンス状態となる。
一方、Ｈレベルである転送制御信号Ｄｉｒ−Ｒが制御信号として供給されるＮチャネル型ＴＦＴと、Ｌレベルである転送制御信号Ｄｉｒ−Ｌが制御信号として供給されるＰチャネル型ＴＦＴとがいずれもオンするので、クロックドインバータ１４５１は、通常の否定動作を行うことになる。このため、クロックドインバータ１４５１、１４５４により、クロック信号とは無関係なラッチ回路が形成される。そして、このようなラッチ回路が形成される前提は、クロックドインバータ１４５２の入力信号とクロックドインバータ１４５４の出力信号が、ともにＬレベルであることから、かかるＬレベルが該ラッチ回路により保持されて出力されることになる。
【００５２】
このように、本実施形態において、ある段の制御ブロック１４６０は、当該段における回路ブロック１４５０がスタートパルスＤＸを転送するときには、クロック信号ＸＣＬおよび反転クロック信号ＸＣＬinvを当該回路ブロック１４５０のクロックドインバータに制御信号として供給する一方、当該段における回路ブロック１４５０がスタートパルスＤＸを転送しないときには、クロック信号ＸＣＬおよび反転クロック信号ＸＣＬinvに替えて、転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒを、当該回路ブロック１４５０のクロックドインバータに制御信号として供給している。
このため、本実施形態において、クロック信号ＸＣＬが供給されるクロック信号線１４１２と反転クロック信号線１４１４とは、スタートパルスＤＸの転送を行う転送単位回路１４０２、１４０４にのみ接続され、他の転送単位回路１４０２、１４０４からは切り離されることになる。このため、本実施形態において、クロック信号線１４１２および反転クロック信号線１４１４の容量は、制御ブロック１４６０を設けない構成と比較すると激減するので、これらの容量によって、クロック信号の論理レベルが遷移する毎に電力が無駄に消費されることがない。
【００５３】
さらに、本実施形態において、ある段における回路ブロック１４５０がスタートパルスＤＸを転送しないときに、当該回路ブロック１４５０のクロックドインバータに制御信号として供給する信号は、電源の高位側電圧Ｖｄｄまたは低位側電圧Ｖｓｓではなくて、転送方向制御信号Ｄｉｒ−Ｒ、Ｄｉｒ−Ｕとしている。この理由は、次の通りである。
すなわち、Ｘシフトレジスタ１４００が、例えば右方向のみの転送を行う構成であれば、ある段における回路ブロック１４５０がスタートパルスＤＸを転送しないときに、当該回路ブロック１４５０の出力信号をＬレベルに確定させるためには、当該回路ブロック１４５０にあって、クロックドインバータ１４５１におけるＮチャネル型ＴＦＴの制御信号に電源の低位側電圧Ｖｓｓ（Ｐチャネル型ＴＦＴの制御信号に電源の高位側電圧Ｖｄｄ）を供給し、クロックドインバータ１４５２におけるＮチャネル型ＴＦＴの制御信号に電源の高位側電圧Ｖｄｄ（Ｐチャネル型ＴＦＴの制御信号に電源の低位側電圧Ｖｓｓ）を供給する構成で十分である（例えば、上記特開平１０−１９９２８４号公報参照）。
【００５４】
しかしながら、本実施形態のように、右方向にも左方向にも転送を行うのであれば、このような構成では不十分である。この構成において、左方向に転送しようとすると、スタートパルスを転送しないときに、クロックドインバータ１４５２は否定動作にあり、クロックドインバータ１４５４も否定動作にあるので、すなわち回路ブロックは、入力から出力まで、いわゆる筒抜け状態になっているので、シフトレジスタの機能をなさなくなってしまうからである。
そこで、片方向転送の構成を発展させて考えてみると、右方向に転送を行うときには、クロックドインバータ１４５１におけるＮチャネル型ＴＦＴの制御信号に低位側電圧Ｖｓｓ（Ｐチャネル型ＴＦＴの制御信号に電源の高位側電圧Ｖｄｄ）を供給し、クロックドインバータ１４５２におけるＮチャネル型ＴＦＴの制御信号に高位側電圧Ｖｄｄ（Ｐチャネル型ＴＦＴの制御信号に電源の低位側電圧Ｖｓｓ）を供給する一方、左方向に転送を行うときには、電源電圧を入れ替えて供給する構成とすれば良いはずである。
ただし、このように転送方向に応じて電源電圧を入れ替える構成では、この電源電圧の入替回路が別途必要となる。しかも、この電源電圧の入替回路は、転送単位回路毎に必要となるので、Ｘシフトレジスタ１４００全体でみれば、無視できないほどの影響が発生することになる。例えば、歩留まりの低下や、シフトレジスタの面積肥大、データ線ピッチの狭小化が困難となる、といった問題が発生することになる。
【００５５】
そこで本実施形態におけるクロック制御回路は、スタートパルスを転送しない回路ブロック１４５０において、クロックドインバータ１４５１、１４５２の制御信号として、電源電圧ではなくて、転送方向制御信号Ｄｉｒ−Ｒ、Ｄｉｒ−Ｕを供給する構成としているのである。
そして、このような構成では、転送方向に応じて電源電圧を入れ替える回路が不要となるので、歩留まりの低下や、シフトレジスタの面積肥大といった問題が発生することになる。特に、駆動回路を表示領域の周辺に形成した駆動回路内蔵型の電気光学装置では、駆動回路に要する面積が抑えられるので、狭額縁化が容易となる。
【００５６】
さて、ここまでは、データ線駆動回路１４０について説明したが、走査線駆動回路１３０についても同様な構成となる。詳細には、図８に示されるように、Ｙシフトレジスタ１３００の配列方向がＹ方向である点、Ｙシフトレジスタ１３００を構成する転送単位回路１３０２、１３０４の段数が走査線１１２の本数ｍよりも「２」だけ多い点、および、供給される信号が異なる点以外、走査線駆動回路１３０は、データ線駆動回路１４０の構成と同様である。なお、走査線駆動回路１３０に供給されるスタートパルスＤＹ、クロック信号ＹＣＬ、反転クロック信号ＹＣＬinv、転送方向制御信号Ｄｉｒ−Ｄ、Ｄｉｒ−Ｕについては、上述した通りである。
なお、図８においては、走査線１１２の本数ｍを奇数とした場合の構成を表している。
【００５７】
＜画像表示動作＞
次に、上述した電気光学装置の表示動作について説明する。まず、垂直走査方向が下方向であって、水平走査方向が右方向である場合の正転画像表示動作について説明する。
この場合、転送方向制御信号Ｄｉｒ−ＤがＨレベルとなり、転送方向制御信号Ｄｉｒ−ＨがＬレベルとなるので、アナログスイッチ１３２２、１３３４は、それぞれオン、オフする結果、垂直走査期間の最初を規定するスタートパルスＤＹが上から数えて０段の転送単位回路１３０２の上端に供給される。このため、図９に示されるように、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍが、順番で出力される。
【００５８】
詳細には、図８において上から数えて０段、１段、２段、３段、…、ｍ段の転送単位回路１３０２（１３０４）から出力される信号は、スタートパルスＤＹをクロック信号ＹＣＬが立ち上がり（反転クロック信号ＹＣＬinvの立ち下がり）で取り込んだものを、さらに、クロック信号ＹＣＬ（反転クロック信号ＹＣＬinv）の半周期ずつ順次シフトしたものとなり、さらに、各行に対応するＮＡＮＤ回路１３３２および否定回路１３３４によって、互いに隣接する段から出力される信号同士の重複部分が取り出されて、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍとして出力される。
【００５９】
ここで、走査信号Ｙ１がＨレベルとなると、１行目の走査線１１２にゲートが接続されたＴＦＴ１１６がすべてオンになる。一方、走査信号Ｙ１がＨレベルになる期間では、各画素に対応する画像信号ＶＩＤが、サンプリング制御信号Ｘｓ１、Ｘｓ２、Ｘｓ３、…、Ｘｓｎの供給にそれぞれ同期して、画像信号線１７１を介して順番に供給される。
ここで、サンプリング制御信号Ｘｓ１がＨレベルになると、１列目のサンプリングスイッチ１５１がオンするので、画像信号ＶＩＤが、１列目のデータ線１１４にサンプリングされる。そして、１列目のデータ線１１４にサンプリングされた画像信号ＶＩＤは、オンとなっているＴＦＴ１１６を介して、１行１列の画素電極１１８に印加されて、その液晶容量に書き込まれる。
【００６０】
次に、サンプリング制御信号Ｘｓ２がＨレベルになると、２列目のサンプリングスイッチ１５１がオンするので、画像信号ＶＩＤが、２列目のデータ線１１４にサンプリングされて、オンとなっているＴＦＴ１１６を介し、１行２列の液晶容量に書き込まれる。以下同様にして、画像信号ＶＩＤがサンプリングされて、１行ｎ列の液晶容量まで書き込まれることになる。こうして、１行目における１列からｎ列までに至る液晶容量の書込が完了する。
以降、走査信号Ｙ２、Ｙ３、…、Ｙｍが順番にＨレベルになると、２行目、３行目、…、ｍ行目において、それぞれ１列からｎ列までに至る液晶容量の書込が、１行目と同様にして実行される。
こうして、垂直走査方向が下方向であって、水平走査方向が右方向である正転画像が形成されることになる。
【００６１】
次に、垂直走査方向が上方向であって、水平走査方向が左方向である場合の反転画像表示動作について説明する。
この場合、転送方向制御信号Ｄｉｒ−ＤがＬレベルとなり、転送方向制御信号Ｄｉｒ−ＵがＨレベルとなるので、アナログスイッチ１３２２、１３３４は、それぞれオフ、オンする結果、スタートパルスＤＹが下から数えて０段の転送単位回路１３０２の下端に供給される。このため、図１０に示されるように、走査信号Ｙｍ、Ｙｍ−１、Ｙｍ−２、……、Ｙ１が、順番で出力される。
【００６２】
ここで、走査信号ＹｍがＨレベルとなると、ｍ行目の走査線１１２にゲートが接続されたＴＦＴ１１６がすべてオンになる。一方、走査信号ＹｍがＨレベルになる期間では、画像信号ＶＩＤが、サンプリング制御信号Ｘｓｎ、Ｘｓｎ−１、Ｘｓｎ−２、…、Ｘｓ１の供給にそれぞれ同期して、画像信号線１７１を介して順番に供給される。
ここで、サンプリング制御信号ＸｓｎがＨレベルになると、ｎ列目のサンプリングスイッチ１５１がオンするので、ｍ行ｎ列の画素に対応する画像信号ＶＩＤが、ｎ列目のデータ線１１４にサンプリングされる。そして、ｎ列目のデータ線１１４にサンプリングされた画像信号ＶＩＤは、オンとなっているＴＦＴ１１６を介して、ｍ行ｎ列の画素電極１１８に印加されて、その液晶容量に書き込まれる。
【００６３】
次に、サンプリング制御信号Ｘｓｎ−１がＨレベルになると、（ｎ−１）列目のサンプリングスイッチ１５１がオンするので、画像信号ＶＩＤが、（ｎ−１）列目のデータ線１１４にサンプリングされて、オンとなっているＴＦＴ１１６を介し、ｍ行（ｎ−１）列の液晶容量に書き込まれる。以下同様にして、画像信号ＶＩＤがサンプリングされて、ｍ行１列の液晶容量まで書き込まれる。こうして、ｍ行目におけるｎ列から１列までに至る液晶容量の書込が完了することになる。
以降、走査信号Ｙｍ−１、Ｙｍ−２、…、Ｙ１が順番にＨレベルになると、（ｍ−１）行目、（ｍ−１）行目、…、１行目において、それそれｎ列から１列までに至る液晶容量の書込が、ｍ行目と同様にして実行されて、１フレームの反転画像が形成されることになる。
こうして、垂直走査方向が上方向であって、水平走査方向が左方向である正転画像が形成されることになる。
【００６４】
＜応用例＞
上述した実施形態では、例えばデータ線駆動回路１４０において、ある段における回路ブロック１４５０がスタートパルスＤＸを転送しないときに、当該回路ブロック１４５０のクロックドインバータに制御信号として供給する信号は、転送方向制御信号Ｄｉｒ−Ｒ、Ｄｉｒ−Ｌとしていたが、Ｘシフトレジスタ１４００が転送を行うべき期間には一定の論理レベルであって、転送の方向に応じて論理レベルが変動する信号であれば良い。
例えば、図１１に示されるように、ある段における制御ブロック１４６０は、当該段における回路ブロック１４５０がスタートパルスＤＸを転送しないときに、転送方向制御信号Ｄｉｒ−Ｒ、Ｄｉｒ−Ｌの替わりに、信号Ｆｉｘ、Ｆｉｘinvを当該段における回路ブロック１４５０のクロックドインバータ１４５１、１４５２に供給する構成としても良い。
【００６５】
ここで、図１２に示されるように、信号Ｆｉｘは、水平走査方向が右方向である場合に、各段の回路ブロック１４５０から出力される信号ＸＬ０、ＸＬ１、…、ＸＬｎが出力される期間にＬレベルとなるが、他の期間では、任意の論理レベルをとる一方、水平走査方向が左方向である場合に、各段の回路ブロック１４５０から出力される信号ＸＲ０、ＸＲ１、…、ＸＲｎが出力される期間にＨレベルとなるが、他の期間では、任意の論理レベルをとる信号である。
また、信号Ｆｉｘinvは、水平走査方向が右方向である場合に、各段の回路ブロック１４５０から出力される信号ＸＬ０、ＸＬ１、…、ＸＬｎが出力される期間にＨレベルとなるが、他の期間では、任意の論理レベルをとる一方、水平走査方向が左方向である場合に、各段の回路ブロック１４５０から出力される信号ＸＲ０、ＸＲ１、…、ＸＲｎが出力される期間にＬレベルとなるが、他の期間では、任意の論理レベルをとる信号である。
このような構成では、転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒを、それぞれアナログスイッチ１４７２、１４７６まで引き回すほど、スペースに余裕がない場合に都合が良い。
【００６６】
また、例えばデータ線駆動回路１４０において、水平走査方向を指示する信号を互いに論理レベルが相反する転送方向制御信号Ｄｉｒ−Ｌ、Ｄｉｒ−Ｒを用いたが、図１３に示されるように、１相の転送方向制御信号Ｄｉｒ−Ｌを各段に供給する一方、各段に否定回路１４８０を設けて、転送方向制御信号Ｄｉｒ−Ｌと論理レベルが相反する信号を求める構成としても良い。このような構成では、各段にわたって供給する転送方向制御信号が１相で済むので、その分、外部との接続点数が減少する。
【００６７】
また、図１１における技術と図１３における技術との双方を適用して、図１４に示される構成としても良い。すなわち、１相の信号Ｆｉｘを、各段に供給する一方、各段に否定回路１４９０を設けて、信号Ｆｉｘと論理レベルが相反する信号Ｆｉｘinvを各段にて求めるとともに、１相の転送方向制御信号Ｄｉｒ−Ｌを各段に供給する一方、各段に否定回路１４８０を設けて、転送方向制御信号Ｄｉｒ−Ｌと論理レベルが相反する信号を求める構成としても良い。
なお、信号Ｆｉｘinvから信号Ｆｉｘを求めても良いし、転送方向制御信号Ｄｉｒ−Ｒから転送方向制御信号Ｄｉｒ−Ｌを求めても良いのは、もちろんである。
さらに、本実施形態において、回路ブロック１４５０は、スタートパルスＤＹを、クロックドインバータ１４５１、１４５２、１４５３により右方向に転送する一方、クロックドインバータ１４５１、１４５２、１４５４により左方向に転送する構成となっていたが、本発明はこれに限られない。たとえば相補型のアナログスイッチを複数用いて回路ブロックを構成しても良い。このようにアナログスイッチを用いる場合でも、クロック制御回路は、当該回路ブロックがスタートパルスの転送に関与しないとき、クロック信号（反転クロック信号）に替えて、転送方向制御信号（または、それに同期する信号）を供給する構成は、上述した実施形態となんら変わることはない。
【００６８】
また、上述した電気光学装置１００では、シフトレジスタ１３００、１４００の段数を奇数としたが、これは便宜上に過ぎず、偶数としても良いのはもちろんである。
さらに、上述した電気光学装置１００において、例えばデータ線駆動回路１４０では、各列に設けられるＮＡＮＤ回路１４３２および否定回路１４３４によって互いに隣接する回路ブロック１４５０から出力されるパルス信号同士の重複部分をサンプリング制御信号として求める構成としたが、互いに重複するパルスが存在しないように論理演算処理した上で、さらに波形整形を施す構成を付加しても良い。
【００６９】
一方、上述したデータ線駆動回路１４０では、サンプリング制御信号によって１個のサンプリングスイッチ１５１を駆動する構成としたが、画像信号を複数系統に分配するとともに時間軸に複数倍に伸長し、さらに、データ線１１４を複数本毎にブロック化して、１ブロックを構成する本数分のサンプリングスイッチを同時に駆動する構成としても良い。
また、サンプリングした画像信号を、データ線を１本ずつ順番に供給する点順次駆動ではなく、サンプリングした画像信号を順番にラッチした後、すべてのデータ線に一斉に供給する線順次駆動としても良い。
【００７０】
くわえて、上述した電気光学装置は、電気光学物質に液晶を用いた液晶表示装置であり、この液晶表示装置は、透過型、反射型または半透過半反射型のいずれにも適用可能である。また、アクティブ・マトリクス方式のみならす、パッシブ・マトリクス方式にても適用可能である。
さらには、電気光学装置としては、有機ＥＬ装置や、蛍光表示管、プラズマ・ディスプレイ・パネル、ディジタルミラーデバイスなど種々のものに適用可能である。
【００７１】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器のいくつかについて説明する。
【００７２】
＜その１：プロジェクタ＞
まず、上述した電子光学装置１００をライトバルブとして用いたプロジェクタについて説明する。図１５は、このプロジェクタの構成を示す平面図である。
この図に示されるように、プロジェクタ２１００内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。
【００７３】
ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂは、上述した実施形態に係る電気光学装置１００、すなわち、透過型の液晶表示装置と基本的には同様である。すなわち、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂは、それぞれＲＧＢの各原色画像を生成する光変調器として機能するものである。
また、Ｂの光は、他のＲやＧの光と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。
【００７４】
さて、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム２１１２において、ＲおよびＢの光は９０度に屈折する一方、Ｇの光は直進する。これにより、各原色画像の合成したカラー画像が、投射レンズ２１１４を介して、スクリーン２１２０に投射されることになる。
ここで、机上に載置したプロジェクタ２１００を、その底面を天井面に向けて吊り下げて使用する場合、ライトバルブによる変調像の上下左右を、机上に使用するときと比較して反転させる必要があるが、本実施形態では、上述したように走査線駆動回路１３０による垂直走査方向を上方向とし、データ線駆動回路１４０による水平走査方向を左方向とすれば、反転画像が形成される。
【００７５】
＜その２：ビデオカメラ＞
次に、上述した電気光学装置１００を、ハンディ型のビデオカメラのモニタに適用した例について説明する。図１６は、このビデオカメラの構成を示す斜視図である。
この図に示されるように、ビデオカメラ２２００の本体２２１０には、モニタ１０として用いられる電気光学装置１００のほか、光学系２２１２、ハンドグリップ２２１４などが設けられる。ここで、電気光学装置１００は、軸２２２４を中心にして、ヒンジ２２１６に対し回動自在に取り付けられ、さらに、ヒンジ２２１６は、軸２２２２を中心にして、本体２２１０に対し開閉する構造となっている。
【００７６】
このため、電気光学装置１００は、図に示される態様と、撮影者が図の奥側に位置してファインダで用いる態様とでは、表示画像の上下左右が反転した関係にさせる必要がある。ここで、本実施形態では、上述したように走査線駆動回路１３０による垂直走査方向、および、データ線駆動回路１４０による水平走査方向をそれぞれ互いに逆向きとすれば、表示画像の上下左右を反転させることができる。
【００７７】
＜電子機器のまとめ＞
なお、電子機器としては、図１５や図１６を参照して説明した例に限られず、他にも、各種状況に応じて画像の上下、左右を反転させる必要のある機器のすべてに適用可能である。
【００７８】
【発明の効果】
以上説明したように本発明によれば、双方向に転送可能なシフトレジスタにおいて、クロック信号線の低容量化や低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係るシフトレジスタが適用された電気光学装置の全体構成を示すブロック図である。
【図２】 同電気光学装置におけるデータ線駆動回路の構成を示すブロック図である。
【図３】 同データ線駆動回路におけるクロック制御回路および回路ブロックの構成を示す回路図である。
【図４】 同回路ブロックにおける素子構成を示す図である。
【図５】 （ａ）は、水平走査方向が右方向である場合の回路ブロックの等価回路を示す図であり、水平走査方向が左方向である場合の回路ブロックの等価回路を示す図である。
【図６】 水平走査方向が右方向である場合におけるデータ線駆動回路の動作を示すタイミングチャートである。
【図７】 水平走査方向が左方向である場合におけるデータ線駆動回路の動作を示すタイミングチャートである。
【図８】 実施形態に係るシフトレジスタを適用した走査線駆動回路の構成を示すブロック図である。
【図９】 同電気光学装置における正転画像の表示動作を説明するためのタイミングチャートである。
【図１０】 同電気光学措置における反転画像の表示動作を説明するためのタイミングチャートである。
【図１１】 クロック制御回路および回路ブロックの構成例を示す回路図である。
【図１２】 同構成例における信号Ｆｉｘ、Ｆｉｘinvの信号波形を示すタイミングチャートである。
【図１３】 クロック制御回路および回路ブロックの構成例を示す回路図である。
【図１４】 クロック制御回路および回路ブロックの構成例を示す回路図である。
【図１５】 同電気光学装置を備える電子機器の一例たるプロジェクタの構成を示す図である。
【図１６】 同電気光学装置を備える電子機器の一例たるビデオカメラの構成を示す斜視図である。
【符号の説明】
１００…電気光学装置
１０５…液晶
１１２…走査線
１１４…データ線
１１６…ＴＦＴ
１１８…画素電極
１３０…走査線駆動回路
１４０…データ線駆動回路
１３００…シフトレジスタ
１３５０…回路ブロック
１３６０…クロック制御回路
１４００…シフトレジスタ
１４１２、１４１４…クロック信号線
１４５０…回路ブロック
１４５１〜１４５４…クロックドインバータ
１４６０…クロック制御回路
２１００…プロジェクタ
２２００…ビデオカメラ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a shift register, an electro-optical device, a drive circuit, and an electronic apparatus that can transfer signals in both directions and reduce the capacity and power consumption of a clock signal line.
[0002]
[Prior art]
In recent years, electro-optical devices that perform display by electro-optical changes in electro-optical materials such as liquid crystal and organic EL (electroluminescence) have been used as display devices in place of cathode ray tubes (CRT) as various information processing equipment and televisions. Is being widely used.
Here, the electro-optical device can be roughly classified into an active matrix type in which pixels are driven by a pixel switch and a passive matrix type in which pixels are driven without using a pixel switch. . Among these, the active matrix type electro-optical device according to the former has the following configuration.
[0003]
That is, in the active matrix type electro-optical device, pixel electrodes are formed corresponding to the intersections between the scanning lines extending in the row direction and the data lines extending in the column direction. A pixel switch such as a thin film transistor is inserted between the pixel electrode and the data line and turned on and off according to a scanning signal supplied to the scanning line, while a counter electrode is connected to the pixel electrode via an electro-optic material. It is the structure which opposes.
[0004]
In such a configuration, when an on-voltage scanning signal is applied to a scanning line, a pixel switch connected to the scanning line is turned on. When a data signal corresponding to the gradation (density) is supplied to the data line in this ON state, the data signal is applied to the pixel electrode via the pixel switch, and thus between the pixel electrode and the counter electrode. A voltage corresponding to the data signal is applied to the electro-optical material sandwiched between the two. As a result, the electro-optical material changes electro-optically, and as a result, the transmitted light amount, reflected light amount, or light emission amount in the pixel (in any case, the light amount visually recognized by the observer) is the data signal applied to the pixel electrode. It depends on the voltage. Therefore, a predetermined display can be performed by executing such control for each pixel.
[0005]
Here, the scanning signal is output from the scanning line driving circuit. This scanning line driving circuit has a Y shift register in which a plurality of stages of circuit blocks are connected in multiple stages along the Y direction. Here, the Y shift register first shifts the start pulse supplied at the beginning of the vertical scanning period by using the Y clock signal which becomes the reference of the horizontal scanning, and secondly, by the circuit block of each stage. A logical operation is performed on the shifted pulse signals, and the signals are sequentially supplied to the scanning lines so as to be exclusively active levels. As a result, the scanning lines are selected one by one in order.
[0006]
On the other hand, the data signal is output from the data line driving circuit. The data line driving circuit is configured to supply a sampling control signal within a horizontal effective scanning period to a sampling switch that samples an image signal supplied in synchronization with vertical scanning and horizontal scanning for each data line. ing. Specifically, the data line driving circuit has an X shift register in which a plurality of stages of circuit blocks are connected in multiple stages along the X direction. Here, the X shift register first shifts the start pulse supplied at the beginning of the horizontal scanning scanning period by using the X clock signal synchronized with the cycle in which the image signal is supplied, and secondly, The pulse signal shifted by the stage circuit block is logically operated, and a sampling control signal that becomes an active level sequentially and sequentially is output. As a result, each of the sampling switches samples the image signal in accordance with the sampling control signal, and supplies it to the corresponding data line.
[0007]
By the way, in the circuit block, since the clock signal is input to the gate of the clocked inverter, if the configuration in which the clock signal is supplied to the circuit block as it is is adopted, the capacity of the clock signal line for supplying the clock signal increases. This capacity causes unnecessary charge / discharge each time the logic level of the clock signal transitions. This not only becomes a major factor that hinders the reduction in power consumption, but also requires a sufficient drive capacity for the capacity. . In particular, since the X clock signal has a frequency about three orders of magnitude higher than that of the Y clock signal, the power consumed in the clock signal line that supplies the X clock signal cannot be ignored.
[0008]
Therefore, only the detection circuit that detects whether the input and output are significant and the circuit block for which the detection result is affirmative (that is, the start pulse is actually transferred to each stage circuit block). A technology is known in which a clock signal is supplied to only one circuit block, while a clock control circuit is provided to the other circuit block to supply one of the power supply voltages to determine the output state of the clocked inverter. (For example, refer to JP-A-10-199284).
[0009]
On the other hand, in recent years, electro-optical devices have been required to have a function of vertically and horizontally reversing a display image as necessary. For example, a projector that enlarges and projects an image is used by placing it on a desk or hanging it from the ceiling, so that it is necessary to invert the display image vertically and horizontally depending on the installation situation. Further, for example, in a rotary panel monitor of a video camera, it is necessary to vertically and horizontally invert the display image according to the rotation angle. For this reason, a type that can transfer the start pulse not only in one direction but also in any direction by a control signal is used for the X and Y shift registers.
[0010]
[Problems to be solved by the invention]
However, there has been a problem that the configuration becomes complicated when it is attempted to apply a technique of providing a detection circuit and a clock control circuit to each stage of the block circuit of the shift register capable of bidirectional transfer. Specifically, a configuration is required in which the power supply voltage supplied to the gate of the clocked inverter is switched and supplied in accordance with the transfer direction. Therefore, the configuration is complicated and the circuit area is required accordingly. In addition to this, there were problems such as a decrease in product yield.
[0011]
The present invention has been made in view of the above-described circumstances, and an object of the present invention is to make it possible to transfer data bidirectionally, and to achieve a shift register with reduced clock signal line capacity and power consumption, To provide an electro-optical device, a driving circuit thereof, and an electronic apparatus.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the shift register according to the present invention is indicated by the logic level of the transfer direction control signal. In the direction from one to the other, or from the other to the other In the direction, Each time the logic level of the clock signal is inverted, the input signal is transferred to the output signal. A shift register in which circuit blocks are connected in multiple stages, a detection circuit for detecting whether an input signal and an output signal in one circuit block are significant, and the detection circuit makes the input signal or the output signal significant. Is detected, the clock signal is supplied to the circuit block. On the other hand, when both the input signal and the output signal are detected to be insignificant, the transfer period is constant. And a clock control circuit that supplies a signal whose logic level varies according to the transfer direction to the circuit block instead of the clock signal. , Be equipped One circuit block includes first, second, third and fourth clocked inverters, and output terminals of the first and second clocked inverters are connected to the third and fourth clocks. Connected to the input terminals of the first clocked inverter, the output terminal of the fourth clocked inverter connected to the input terminal of the first clocked inverter, and the output terminal of the third clocked inverter. When the clock signal is supplied from the clock control circuit, the first and second clocked inverters are connected to the input terminal of the clocked inverter, and are mutually exclusive according to the logic level of the clock signal. The clock control circuit supplies a signal whose logic level varies according to the direction of the transfer, from the one to the other The first clocked inverter is disabled and the second clocked inverter is enabled, while the first clocked inverter is transferred from the other to the one direction. The inverter is enabled, the second clocked inverter is disabled, and the third and fourth clocked inverters are enabled exclusively from each other according to the logic level of the transfer direction control signal, When transferring in the direction to the other, the third clocked inverter is enabled and the fourth clocked inverter is disabled, while when transferring in the direction from the other to the one, the third clocked inverter is disabled. When the clocked inverter is disabled and the fourth clocked inverter is enabled, the data is transferred in the direction from the one to the other. The input signal is input to the input terminal of the first clocked inverter, the output signal is output from the output terminal of the third clocked inverter, and is transferred in the direction from the other to the one. The input signal is input to the input terminal of the second clocked inverter, and the output signal is output from the output terminal of the fourth clocked inverter. It is characterized by that. According to this configuration, since the clock signal is supplied by the clock control circuit only to the circuit block in which the input signal or the output signal is detected to be significant, the capacity of the clock signal line to which the clock signal is supplied is kept small. It is done. For this reason, the power consumed by the capacity can be kept low. When it is detected that both the input signal and the output signal of one circuit block are not significant, it is not a power supply voltage but a constant logic level in the period for which the transfer is to be performed. A signal whose level varies is supplied to the circuit block by the clock control circuit. For this reason, it is not necessary to enlarge the circuit configuration. In this configuration, it is preferable that the signal having a constant logic level during the period for which the transfer is to be performed and whose logic level varies according to the transfer direction is the transfer direction control signal. In this way, existing signals can be used effectively without generating special signals.
[0014]
Next, in order to achieve the above object, the drive circuit for the electro-optical device according to the invention is provided. Tsu The Roll Each time the logic level of the clock signal is inverted, either in the direction from one to the other indicated by the logic level of the feed direction control signal, or in the direction from the other to the one, Transfer input signal to output signal Multistage connection of circuit blocks Has shift register A drive circuit for an electro-optical device, in one circuit block input signal and Output signal Is detected by the detection circuit, and the input by the detection circuit signal Or Said output signal Is detected as significant, the clock signal is supplied to the circuit block while the input signal And the output signal Are detected to be insignificant, Roll There is a certain logical level during the period of sending The direction of the transfer And a clock control circuit for supplying a signal whose logic level fluctuates in accordance with the clock signal to the circuit block instead of the clock signal, and one circuit block includes first, second, third and fourth clocks. Output terminals of the first and second clocked inverters are connected to input terminals of the third and fourth clocked inverters, and an output terminal of the fourth clocked inverter is The input terminal of the first clocked inverter is connected, the output terminal of the third clocked inverter is connected to the input terminal of the second clocked inverter, and the first and second clocked inverters are When the clock signal is supplied by the clock control circuit, the clock signals are mutually exclusive according to the logic level of the clock signal, and the clock In the case where a signal whose logic level varies according to the transfer direction is supplied by the control circuit, and when transferring in the direction from the one to the other, the first clocked inverter becomes invalid, While the second clocked inverter is enabled, when transferring in the direction from the other to the one, the first clocked inverter is enabled, the second clocked inverter is disabled, and the third clocked inverter is disabled. And the fourth clocked inverter are mutually exclusive according to the logic level of the transfer direction control signal, and when transferring in the direction from the one to the other, the third clocked inverter is effective. When the fourth clocked inverter is disabled, the third clock is transferred when transferring in the direction from the other to the one. If the inverter is disabled, the fourth clocked inverter is enabled, and transfers from the one in the direction to the other, the input signal Is input to the input end of the first clocked inverter, Output signal Is output from the output end of the third clocked inverter, while transferring in the direction from the other to the one, input signal Is input to the input terminal of the second clocked inverter, Output signal Is output from the output terminal of the fourth clocked inverter. Even in this configuration, the capacity of the clock signal line to which the clock signal is supplied can be kept small as in the case of the shift register, so that the power consumed by the capacity can be kept low and the circuit configuration does not have to be enlarged. .
[0015]
In order to achieve the above object, in the electro-optical device according to the invention, Roll Each time the logic level of the clock signal is inverted, either in the direction from one to the other indicated by the logic level of the feed direction control signal, or in the direction from the other to the one, Transfer input signal to output signal Multistage connection of circuit blocks Has shift register The drive circuit is in one circuit block. input signal and Output signal Is detected by the detection circuit, and the input by the detection circuit signal Or Said output signal Is detected as significant, the clock signal is supplied to the circuit block while the input signal And the output signal Both are detected to be insignificant, the period for which the transfer is to be performed is at a certain logic level, The direction of the transfer And a clock control circuit for supplying a signal whose logic level fluctuates in accordance with the clock signal to the circuit block instead of the clock signal, and one circuit block includes first, second, third and fourth clocks. Output terminals of the first and second clocked inverters are connected to input terminals of the third and fourth clocked inverters, and an output terminal of the fourth clocked inverter is The input terminal of the first clocked inverter is connected, the output terminal of the third clocked inverter is connected to the input terminal of the second clocked inverter, and the first and second clocked inverters are When the clock signal is supplied by the clock control circuit, the clock signals are mutually exclusive according to the logic level of the clock signal, and the clock In the case where a signal whose logic level varies according to the transfer direction is supplied by the control circuit, and when transferring in the direction from the one to the other, the first clocked inverter becomes invalid, While the second clocked inverter is enabled, when transferring in the direction from the other to the one, the first clocked inverter is enabled, the second clocked inverter is disabled, and the third clocked inverter is disabled. And the fourth clocked inverter are mutually exclusive according to the logic level of the transfer direction control signal, and when transferring in the direction from the one to the other, the third clocked inverter is effective. When the fourth clocked inverter is disabled, the third clock is transferred when transferring in the direction from the other to the one. If the inverter is disabled, the fourth clocked inverter is enabled, and transfers from the one in the direction to the other, the input signal Is input to the input end of the first clocked inverter, Output signal Is output from the output end of the third clocked inverter, while transferring in the direction from the other to the one, input signal Is input to the input terminal of the second clocked inverter, Output signal Is output from the output terminal of the fourth clocked inverter. Even in this configuration, the capacity of the clock signal line to which the clock signal is supplied can be suppressed to be small as in the case of the shift register and the driving circuit, so that the power consumed by the capacity can be suppressed low, and the circuit configuration is enlarged. It is not necessary to make it.
[0016]
Furthermore, since the electronic apparatus according to the present invention includes the electro-optical device in the display unit, the configuration can be simplified and the power consumption can be reduced. Examples of such electronic devices include devices that need to flip the image left and right or upside down, such as projector light valves that are installed on a desk or suspended from the ceiling, and video camera rotary monitors. is assumed.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments according to the present invention will be described below.
[0018]
<Whole electro-optical device>
First, for convenience of explanation, the entire electro-optical device including the shift register according to the embodiment of the invention will be described. This electro-optical device performs display using liquid crystal as an electro-optical material, and FIG. 1 is a block diagram showing this configuration.
[0019]
As shown in this figure, in the electro-optical device 100, a plurality of m scanning lines 112 are formed extending along the row (X) direction, while a plurality of n data lines 114 are formed. It extends along the row (Y) direction. Pixels are formed corresponding to the intersections of these scanning lines 112 and data lines 114.
[0020]
More specifically, a thin film transistor (hereinafter referred to as “TFT”) 116 corresponds to a portion where the scanning line 112 and the data line 114 intersect each other (electrically insulated). , A gate thereof is connected to the scanning line 112, a source thereof is connected to the data line 114, and a drain thereof is connected to the pixel electrode 118. In the embodiment, when the TFT 116 is an N-channel type, the TFT 116 is turned on between the source and the drain when the scanning signal supplied to the scanning line 112 becomes H level.
Here, the pixel electrode 118 is opposed to the counter electrode 108 to which a constant voltage is commonly applied. A liquid crystal capacitance is formed by both electrodes and the liquid crystal 105 sandwiched between both electrodes, and the amount of transmitted light changes according to the effective voltage value applied between both electrodes. .
Note that the pixel electrode 118 (the drain of the TFT 116) is connected to one end of the storage capacitor 117, while the other end of the storage capacitor 117 is commonly connected to all the pixels by the capacitor line 113, and a signal Stg having a constant voltage is applied. It becomes the composition which is done.
[0021]
As will be described in detail later, the scanning line driving circuit 130 includes the shift register according to the embodiment, and converts the start pulse DY that defines the start of the vertical scanning period into the clock signal YCL and the inverted clock signal YCLinv. Therefore, by sequentially latching, a scanning signal that sequentially becomes H level for one vertical scanning period is supplied to the scanning line 112 in the direction indicated by the transfer direction control signals Dir-D and Dir-U. Is.
Here, the transfer direction control signals Dir-D and Dir-U are signals for instructing the vertical scanning direction, and when performing vertical scanning in the downward direction (+ Y direction) in FIG. 1, the transfer direction control signal Dir. When −D becomes H level and the transfer direction control signal Dir-U becomes L level, when performing vertical scanning in the upward direction (−Y direction), the transfer direction control signal Dir-D becomes L level and transfer is performed. The direction control signal Dir-U becomes H level. That is, the transfer direction control signals Dir-D and Dir-U are signals that indicate the vertical scanning direction at mutually exclusive logic levels.
[0022]
When the transfer direction control signals Dir-D and Dir-U are at the H and L levels, respectively, and the vertical scanning direction is instructed downward, the scanning signals Y1, Y2, Y3,. On the other hand, when the transfer direction control signals Dir-D and Dir-U are at the L and H levels, respectively, and the vertical scanning direction is instructed upward, the scanning signals Ym and Ym−1 are on the other hand. , Ym-2,..., Y1 are exclusively set to the H level. The scanning signals Y3, Ym-1, and Ym-2 are supplied to the scanning lines 112 in the third row, the (m-1) th row, and the (m-2) th row, respectively, but are not shown. Yes.
[0023]
On the other hand, the data line driving circuit 140 includes a shift register according to the embodiment, details of which will be described later, and a start pulse DX that defines the start of the horizontal scanning period is used as the clock signal XCL and the inverted clock signal XCLinv. Therefore, by sequentially latching, a sampling control signal that sequentially becomes H level over one horizontal effective scanning period is output in the direction indicated by the transfer direction control signals Dir-L and Dir-R. is there.
Here, the transfer direction control signals Dir-L and Dir-R are signals for instructing the horizontal scanning direction, and when performing horizontal scanning in the right direction (+ X direction) in FIG. 1, the transfer direction control signal Dir. When -L becomes H level and the transfer direction control signal Dir-R becomes L level, when horizontal scanning is performed in the left direction (-X direction), the transfer direction control signal Dir-L becomes L level and transfer is performed. The direction control signal Dir-R becomes H level. That is, the transfer direction control signals Dir-L and Dir-R are signals that indicate the horizontal scanning direction at mutually exclusive logic levels.
[0024]
When the transfer direction control signals Dir-L and Dir-R are at the H and L levels, respectively, and the horizontal scanning direction is instructed to the right, the order of the sampling control signals Xs1, Xs2, Xs3,. If the transfer direction control signals Dir-L and Dir-R are respectively at the L and H levels and the horizontal scanning direction is instructed to the left, the sampling control signals Xsn and Xsn −1, Xs−2,..., X1 are exclusively in the H level. The sampling control signals Xsn-1 and Xsn-2 are supplied to the sampling switches 151 corresponding to the data lines 114 in the (n-1) th column and the (n-2) th column, respectively, but are not shown. ing.
[0025]
Next, the sampling switch 151 is inserted between one end of the data line 114 in each column and the image signal line 171 supplied with the image signal VID, and the corresponding sampling control signal becomes H level. To turn on.
Here, an image signal VID having a voltage corresponding to the gradation (density) of a pixel is supplied to the image signal line 171 from a host device (not shown) in synchronization with horizontal scanning and vertical scanning.
[0026]
<Data line drive circuit>
Next, the details of the data line driving circuit 140 in FIG. 1 will be described. FIG. 2 is a block diagram showing a configuration of the data line driving circuit 130.
As shown in this figure, the data line driving circuit 140 includes an X shift register 1400 that can transfer a start pulse DX in both directions. The X shift register 1400 includes (m + 2) stages of transfer unit circuits 1402 and 1404. Are connected in cascade. That is, the total number of transfer unit circuits 1402 and 1404 is “2” more than the number m of data lines 114.
Note that FIG. 2 shows a configuration in which the number n of data lines 114 is an odd number.
[0027]
Here, when the horizontal scanning direction is the right direction, in the transfer unit circuits 1402 and 1404, the left end is an input, and the right end is an output. Therefore, when the horizontal scanning direction is the right direction, the transfer unit circuits 1402 and 1404 are counted as 0 stage, 1 stage,..., N stage, and n + 1 stage in order from the left in the drawing. For convenience, when the horizontal scanning direction is the right direction, signals output from the right end of the 0-stage, 1-stage,..., N-stage transfer unit circuits are denoted as XL0, XL1,. I will do it.
On the contrary, when the horizontal scanning direction is the left direction, the transfer unit circuits 1402 and 1404 have the right end as an input and the left end as an output. For this reason, when the horizontal scanning direction is the left direction, the transfer unit circuits 1402 and 1404 are arranged in order from the right, as shown in parentheses, in the 0th stage, the first stage,..., The nth stage, and the n + 1. I will count it step by step. For convenience, when the horizontal scanning direction is the left direction, signals output from the left end of the 0-stage, 1-stage,..., N-stage transfer unit circuits are denoted as XR0, XR1,. I will do it.
[0028]
Note that, regardless of whether counting from the left or from the right, the transfer unit circuit in the even (including 0) stage is denoted by 1402, and the transfer unit circuit in the odd stage is denoted by 1404. Although the circuit configurations of the transfer unit circuits 1402 and 1404 are the same as described later, the clock signal XCL supplied via the clock signal line 1412 and the inverted clock signal supplied via the inverted clock signal line 1414 are described. This is to distinguish the operation since the supply with XCLinv is interchanged with each other.
[0029]
On the other hand, the complementary analog switch 1422 is turned on when the transfer direction control signal Dir-L is at the H level (when the transfer direction control signal signal Dir-R is at the L level), and the start pulse DX is sent to the node A. (That is, the input terminal of the transfer unit circuit at the 0th stage in the case of rightward transfer). Similarly, the complementary analog switch 1424 turns on when the transfer direction control signal Dir-L is at the L level (when the transfer direction control signal signal Dir-R is at the H level), and sends the start pulse DX to the node. B (that is, the input end of the transfer unit circuit at the 0th stage in the case of leftward transfer).
[0030]
Here, in order to generally describe the sampling control signals Xs1, Xs2, Xs3,..., Xsn, an integer j satisfying 1 ≦ j ≦ n is used. The NAND circuit 1432 obtains a negative logical product of the signals XLj−1 and XLj output from the adjacent transfer unit circuits when the horizontal scanning direction is the right direction. The negative logical product by 1432 is again negated and output as the sampling control signal Xsj.
That is, the NAND circuit 1432 and the negation circuit 1434 are provided corresponding to the data lines 114 in each column.
[0031]
Next, the transfer unit circuit 1402 in the even number stage and the transfer unit circuit 1404 in the odd number stage will be described. FIG. 3 is a circuit diagram showing the detailed configuration. As shown in this figure, each of the transfer unit circuits 1402 and 1404 includes a circuit block 1450 and a control block 1460.
Among these, the circuit block 1450 transfers the start pulse DX, and the control block 1460 controls the clock signal to the corresponding circuit block 1450.
[0032]
Here, the NOR circuit (detection circuit) 1462 in the control block 1460 obtains the negative logical sum of the input and output of the corresponding circuit block 1450. Further, the negation circuit 1464 obtains the negative negation by the NOR circuit 1462 in order to drive the complementary analog switches 1472, 1474, 1476, 1478.
[0033]
On the other hand, the analog switches 1472 and 1474 function as selectors that select either the transfer direction control signal Dir-R or the clock signal XCL in the even-numbered stage (the inverted clock signal XCLinv in the odd-numbered stage). . Specifically, when the negative logical sum signal by the NOR circuit 1462 is at the H level (when the negative signal by the negative circuit 1464 is at the L level), the analog switch 1472 is turned on while the analog switch 1474 is turned off. The direction control signal Dir-R is supplied as a control signal to the clocked inverter 1451 in the circuit block 1450. On the contrary, when the negative logical sum signal by the NOR circuit 1462 is at L level (when the negative signal by the negative circuit 1464 is at H level), the analog switch 1472 is turned off while the analog switch 1474 is turned on. The clock signal XCL (inverted clock signal XCLinv in odd stages) is supplied as a control signal to the clocked inverter 1451 in the stages.
[0034]
The analog switches 1476 and 1478 function similarly as selectors that select either the transfer direction control signal Dir-L or the inverted clock signal XCLinv in the even-numbered stage (clock signal XCL in the odd-numbered stage). It is. More specifically, when the negative OR signal from the NOR circuit 1462 is at the H level, the analog switches 1476 and 1478 are turned on and off, respectively, so that the transfer direction control signal Dir-L is supplied as a control signal to the clocked inverter 1452. Is done. On the other hand, when the negative logical sum signal by the NOR circuit 1462 is at the L level, the analog switches 1476 and 1478 are turned off and on, respectively, so that the inverted clock signal XCLinv (the clock signal XCL at the odd stage) is Supplied as a control signal to clocked inverter 1452.
That is, the NOR circuit 1462 functions as a detection circuit, and the analog switches 1472, 1474, 1476, and 1478 function as a clock control circuit that supplies a clock signal or a transfer direction control signal according to the detection result of the NOR circuit.
[0035]
Next, the circuit block 1450 includes the clocked inverters 1451 and 1452 that perform a negative operation when the supplied control signal is at the H level, and the supplied transfer direction control signal Dir-L is at the H level. Are provided with a clocked inverter 1453 that performs a negative operation, and a clocked inverter 1454 that performs a negative operation when the supplied transfer direction control signal Dir-R is at an H level.
Among these, if the horizontal scanning direction is the right direction, the clocked inverter 1451 inputs a signal input from the left end to the circuit block 1450 and outputs it to the clocked inverter 1453 side, while the horizontal scanning direction is If it is in the left direction, the output of the clocked inverter 1454 is input and fed back to the input of the clocked inverter 1454. Further, the clocked inverter 1452 inputs the output of the clocked inverter 1453 when the horizontal scanning direction is the right direction and feeds it back to the input of the clocked inverter 1453, while if the horizontal scanning direction is the left direction, A signal input from the right end is input to the circuit block 1450 and output to the clocked inverter 1454 side.
[0036]
Note that in the circuit block 1450 in FIG. 3, the complementary configuration is omitted for understanding the description. Specifically, each of the clocked inverters 1451, 1452, 1453, and 1454 constituting the circuit block 1450 actually has a voltage from the high-side voltage Vdd to the low-side voltage Vss, respectively, as shown in FIG. A complementary type is constituted by two P-channel TFTs and two N-channel TFTs connected in series therebetween.
Therefore, the analog switches 1472 and 1474 receive either the transfer direction control signal Dir-R or the clock signal XCL in the even-numbered stage (the inverted clock signal XCLinv in the odd-numbered stage) and the N-channel type in the clocked inverter 1451. In addition to the gate of the TFT, it is also supplied to the gate of the P-channel TFT in the clocked inverter 1452.
Similarly, the analog switches 1476 and 1478 transmit either the transfer direction control signal Dir-L or the inverted clock signal XCLinv in the even-numbered stage (clock signal XCL in the odd-numbered stage) to the N channel in the clocked inverter 1452. In addition to the gate of the TFT, it is also supplied to the gate of the P-channel TFT in the clocked inverter 1451.
The transfer direction control signal Dir-L is supplied to the gate of the P-channel TFT in the clocked inverter 1454 together with the N-channel TFT in the clocked inverter 1453. Similarly, the transfer direction control signal Dir-R is Along with the N-channel TFT in the clocked inverter 1454, it is supplied to the gate of the P-channel TFT in the clocked inverter 1453.
[0037]
In the data line driving circuit 140 having such a configuration, when the horizontal scanning direction is the right direction, the transfer control signal Dir-L having the H level and the transfer direction control signal Dir-R having the L level are used in FIG. Since the analog switch 1422 is turned on and the analog switch 1424 is turned off, the start pulse DX is input to the left end of the transfer unit circuit 1402 at the 0th stage counting from the left.
Further, in the clocked inverter 1453 in FIG. 4, the N-channel TFT to which the transfer control signal Dir-L at the H level is supplied as a control (gate) signal, and the transfer control signal Dir-R at the L level are the control signals. Both of the P-channel TFTs supplied as are turned on. For this reason, the clocked inverter 1453 performs a normal negative operation. On the other hand, in the clocked inverter 1454, a P-channel TFT to which the transfer control signal Dir-L at the H level is supplied as a control signal and an N channel to which the transfer control signal Dir-R at the L level is supplied as a control signal. Both type TFTs are turned off. Therefore, clocked inverter 1454 is in a high impedance state.
[0038]
Therefore, when the horizontal scanning direction is the right direction, an equivalent circuit of the circuit block 1450 in the even and odd stages is as shown in FIG. That is, the output of the clocked inverter 1451 is inverted by the clocked inverter 1453 to become an output signal of the circuit block 1450, and a signal obtained by inverting the output signal by the clocked inverter 1452 is input to the clocked inverter 1453. It becomes the composition returned to.
[0039]
At this time, since the even-numbered clocked inverter 1451 performs a negative operation during the period in which the clock signal XCL is at the H level (the period in which the inverted clock signal XCLinv is at the L level), the output of the clocked inverter 1453 in the even-numbered stage. The signal matches the input signal of the clocked inverter 1451.
Next, when the clock signal XCL transitions to the L level (the inverted clock signal XCLinv is at the H level), the even-numbered clocked inverter 1452 performs a negative operation, so that the output signal of the clocked inverter 1453 in the even-numbered stage is latched. Is done. On the other hand, since the odd-numbered clocked inverter 1451 performs a negative operation during the period in which the clock signal XCL is at the L level, the output signal of the clocked inverter 1453 in the odd-numbered stage is in the even-numbered stage that is the preceding stage of the odd-numbered stage. It matches the latched signal, that is, the input signal of the odd-numbered clocked inverter 1451.
[0040]
For this reason, the signal output from the odd-numbered clocked inverter 1453 is delayed by a half cycle of the clock signal XCL (inverted clock signal XCLinv) from the signal output from the preceding-stage even-numbered clocked inverter 1453. It will be a thing.
Therefore, when the horizontal scanning direction is the right direction, the signals XL0, XL1, XL2, XL3,..., XLn output from the 0-stage, 1-stage, 2-stage, 3-stage,. As shown in FIG. That is, the 0th stage signal XL0 is obtained by capturing the start pulse DX with the rising edge of the clock signal XCL (falling edge of the inverted clock signal XCLinv), and the subsequent signals XL1, XL2, XL3,. Are sequentially shifted by half a cycle of the clock signal XCL (inverted clock signal XCLinv).
[0041]
Then, the NAND circuit 1432 and the negation circuit 1434 corresponding to each column take out overlapping portions of signals output from the adjacent stages, and as shown in FIG. 6, sampling control signals Xs1, Xs2, Xs3 , ..., Xsn is output in this order.
[0042]
In the present embodiment, when the horizontal scanning direction is the right direction, when the signal input to the left end of the circuit block 1450 at a certain stage (the input signal of the clocked inverter 1451) is at the H level, or When the signal output to the right end of the circuit block 1450 in the stage (the output signal of the clocked inverter 1453) is at the H level, the negative logical product signal from the NOR circuit 1462 becomes the L level (the negative signal from the negative circuit 1464 is H level). Level).
Here, when the horizontal scanning direction is the right direction, when the input signal of the clocked inverter 1451 at a certain stage is at the H level, or when the output signal of the clocked inverter 1453 at the corresponding stage is at the H level. Is when the circuit block 1450 in the stage transfers the start pulse DX. At this time, as a result of the analog switches 1472 and 1476 being turned off and the analog switches 1474 and 1478 being turned on, the clock signal XCL in the even stages and the inverted clock signal XCLinv in the odd stages are respectively clocked inverters 1451. Are supplied to the clocked inverter 1452 as the control signal, and the inverted clock signal XCLinv is supplied to the clocked inverter 1452 as the control signal.
[0043]
On the other hand, when the input signal of clocked inverter 1451 is at L level and the output signal of clocked inverter 1451 is at L level, the NAND signal from NOR circuit 1462 becomes H level (by negation circuit 1464). Negative signal becomes L level).
Here, when the horizontal scanning direction is the right direction, when the input signal of the clocked inverter 1451 at a certain stage and the output signal of the clocked inverter 1453 at the corresponding stage are both at the L level, This is when the circuit block 1450 is not involved in the transfer of the start pulse DX. At this time, since the on / off relationship of the analog switches 1472, 1474, 1476, 1478 is reversed, the L-level transfer direction control signal Dir-R is supplied to the clocked inverter 1451 as the control signal, and the H-level transfer direction. The control signal Dir-L is supplied to the clocked inverter 1452 as a control signal.
[0044]
For this reason, an N-channel TFT to which the transfer control signal Dir-R at the L level is supplied as a control signal and a P-channel TFT to which the transfer control signal Dir-L at the H level is supplied as the control signal. Is also turned off, so that the clocked inverter 1451 is in a high impedance state. On the other hand, both an N-channel TFT to which a transfer control signal Dir-L at H level is supplied as a control signal and a P-channel TFT to which a transfer control signal Dir-R at L level is supplied as a control signal are both. Since it is turned on, the clocked inverter 1452 performs a normal negative operation. Therefore, the clocked inverters 1452 and 1453 form a latch circuit unrelated to the clock signal. The premise for forming such a latch circuit is that both the input signal of the clocked inverter 1451 and the output signal of the clocked inverter 1453 are at the L level, so that the L level is held by the latch circuit. Will be output.
[0045]
On the other hand, when the horizontal scanning direction is the left direction, the analog switches 1422 and 1424 in FIG. 2 are turned off and on by the transfer control signal Dir-L at L level and the transfer direction control signal Dir-R at H level, respectively. Therefore, the start pulse DX is input to the right end of the transfer unit circuit 1402 at the 0th stage counting from the right.
In FIG. 4, the clocked inverter 1454 controls the N-channel TFT to which the transfer control signal Dir-R at the H level is supplied as a control (gate) signal and the transfer control signal Dir-R at the H level. Any P-channel TFT supplied as a signal is turned on. For this reason, the clocked inverter 1454 performs a normal negative operation. On the other hand, in the clocked inverter 1453, a P-channel TFT to which the transfer control signal Dir-R at the H level is supplied as a control signal and an N channel to which the transfer control signal Dir-L at the L level is supplied as the control signal. Both type TFTs are turned off. Therefore, the clocked inverter 1453 is in a high impedance state.
[0046]
Therefore, when the horizontal scanning direction is the left direction, an equivalent circuit of the circuit block 1450 in the even-numbered stage and the odd-numbered stage is as shown in FIG. That is, the output of the clocked inverter 1452 is inverted by the clocked inverter 1454 to become an output signal of the circuit block 1450, and a signal obtained by inverting the output signal by the clocked inverter 1451 is input to the clocked inverter 1454. It becomes the composition returned to.
[0047]
Here, a configuration in which a plurality of stages of circuit blocks 1450 that are equivalent circuits in FIG. 5B and a configuration in which a plurality of stages of circuit blocks 1450 that are equivalent circuits in FIG. 5A are connected are the clock signal XCL and Including the supply relationship of the inverted clock signal XCLinv, they are in a symmetrical relationship with each other. Therefore, when the horizontal scanning direction is the left direction, the sampling control signal output from the data line driving circuit 140 has a time-series relationship with the sampling control signal output when the horizontal scanning direction is the right direction. It will be reversed.
[0048]
That is, when the horizontal scanning direction is the left direction, the signal XR0 in the 0th stage counted from the right is the start pulse DX, the clock signal XCL rises (the fall of the inverted clock signal XCLinv falls), as shown in FIG. The subsequent signals XR1, XR2, XR3,..., XRn are obtained by sequentially shifting the signal XR0 by half a cycle of the clock signal XCL (inverted clock signal XCLinv).
Then, by using NAND circuits 1432 and 1434 (see FIG. 2) corresponding to the respective columns, overlapping portions of signals output from adjacent stages are taken out, and as shown in FIG. 7, the sampling control signal Xsn, Xsn-1, Xsn-2,..., Xs1 are output in this order.
[0049]
Here, in this embodiment, when the horizontal scanning direction is the left direction, when the input signal of the clocked inverter 1452 at a certain stage is at the H level, or the output signal of the clocked inverter 1454 at the corresponding stage is H level. When the circuit block 1450 in the corresponding stage transfers the start pulse DX, the clock control circuit in the corresponding stage causes the clock in the even stage to be the same as when the horizontal scanning direction is the right direction. When the signal XCL is an odd stage, the inverted clock signal XCLinv is supplied as a control signal to the clocked inverter 1451. When the signal XCL is an even stage, the inverted clock signal XCLinv is a clock signal. XCL is supplied to each clocked inverter 1452 as a control signal. .
[0050]
On the other hand, when the input signal of the clocked inverter 1451 is L level and the output signal of the clocked inverter 1451 is L level, that is, when the circuit block 1450 in the stage does not transfer the start pulse DX, The clock control circuit in the stage supplies the H level transfer direction control signal Dir-R to the clocked inverter 1451 as a control signal, and the L level transfer direction control signal Dir-L as the control signal. 1452.
[0051]
Therefore, an N-channel TFT to which the transfer control signal Dir-L at the L level is supplied as a control signal and a P-channel TFT to which the transfer control signal Dir-R at the H level is supplied as the control signal. Is also turned off, so that the clocked inverter 1452 enters a high impedance state.
On the other hand, both an N-channel TFT to which the transfer control signal Dir-R at the H level is supplied as a control signal and a P-channel TFT to which the transfer control signal Dir-L at the L level is supplied as a control signal. Since it is turned on, the clocked inverter 1451 performs a normal negative operation. Therefore, the clocked inverters 1451 and 1454 form a latch circuit unrelated to the clock signal. The premise for forming such a latch circuit is that both the input signal of the clocked inverter 1452 and the output signal of the clocked inverter 1454 are at the L level, so that the L level is held by the latch circuit. Will be output.
[0052]
As described above, in this embodiment, when a circuit block 1450 at a certain stage transfers the start pulse DX, the control block 1460 at a certain stage transmits the clock signal XCL and the inverted clock signal XCLinv to the clocked inverter of the circuit block 1450. When the circuit block 1450 in the corresponding stage does not transfer the start pulse DX while being supplied as the control signal, the transfer direction control signals Dir-L and Dir-R are used instead of the clock signal XCL and the inverted clock signal XCLinv. It is supplied to 1450 clocked inverters as a control signal.
Therefore, in this embodiment, the clock signal line 1412 and the inverted clock signal line 1414 to which the clock signal XCL is supplied are connected only to the transfer unit circuits 1402 and 1404 that transfer the start pulse DX, and other transfer units. The circuits 1402 and 1404 are disconnected. For this reason, in this embodiment, the capacity of the clock signal line 1412 and the inverted clock signal line 1414 is drastically reduced as compared with the configuration in which the control block 1460 is not provided. Therefore, each time the logic level of the clock signal changes due to these capacity. Therefore, power is not wasted.
[0053]
Further, in the present embodiment, when the circuit block 1450 in a certain stage does not transfer the start pulse DX, the signal supplied as the control signal to the clocked inverter of the circuit block 1450 is the high voltage Vdd or the low voltage of the power supply. The transfer direction control signals Dir-R and Dir-U are used instead of Vss. The reason for this is as follows.
That is, if the X shift register 1400 is configured to perform transfer only in the right direction, for example, when the circuit block 1450 in a certain stage does not transfer the start pulse DX, the output signal of the circuit block 1450 is fixed to the L level. For this purpose, in the circuit block 1450, the low voltage Vss of the power supply is supplied to the control signal of the N-channel TFT in the clocked inverter 1451 (the high voltage Vdd of the power supply to the control signal of the P-channel TFT). In the clocked inverter 1452, it is sufficient to supply the high voltage Vdd of the power supply to the control signal of the N channel TFT (the low voltage Vss of the power supply to the control signal of the P channel TFT). 10-199284).
[0054]
However, such a configuration is not sufficient if the transfer is performed in the right direction and the left direction as in the present embodiment. In this configuration, when trying to transfer in the left direction, when the start pulse is not transferred, the clocked inverter 1452 is in a negative operation and the clocked inverter 1454 is also in a negative operation, that is, the circuit block is from input to output. This is because the so-called cylinder disconnection state is lost and the function of the shift register is lost.
Therefore, when the configuration of the one-way transfer is developed, when transferring in the right direction, the low-side voltage Vss (the control signal of the P-channel TFT is added to the control signal of the N-channel TFT in the clocked inverter 1451). The high voltage Vdd of the power supply is supplied, and the high voltage Vdd (the low voltage Vss of the power supply to the control signal of the P channel TFT) is supplied to the control signal of the N channel TFT in the clocked inverter 1452, while the left When transferring in the direction, the power supply voltage should be replaced and supplied.
However, in such a configuration in which the power supply voltage is switched according to the transfer direction, a separate circuit for this power supply voltage is required. In addition, since this power supply voltage switching circuit is required for each transfer unit circuit, an influence that cannot be ignored in the entire X shift register 1400 occurs. For example, problems such as a decrease in yield, an increase in the area of the shift register, and a difficulty in narrowing the data line pitch occur.
[0055]
Therefore, the clock control circuit according to the present embodiment supplies the transfer direction control signals Dir-R and Dir-U instead of the power supply voltage as the control signals of the clocked inverters 1451 and 1452 in the circuit block 1450 that does not transfer the start pulse. It is configured to do.
Such a configuration eliminates the need for a circuit for switching the power supply voltage in accordance with the transfer direction, which causes problems such as a decrease in yield and an increase in the area of the shift register. In particular, in an electro-optical device with a built-in drive circuit in which a drive circuit is formed around the display region, the area required for the drive circuit can be reduced, and thus a narrow frame can be easily achieved.
[0056]
The data line driving circuit 140 has been described so far, but the scanning line driving circuit 130 has the same configuration. Specifically, as shown in FIG. 8, the arrangement direction of the Y shift registers 1300 is the Y direction, and the number of transfer unit circuits 1302 and 1304 constituting the Y shift register 1300 is greater than the number m of the scanning lines 112. The scanning line driving circuit 130 has the same configuration as that of the data line driving circuit 140 except that it is increased by “2” and the supplied signal is different. Note that the start pulse DY, the clock signal YCL, the inverted clock signal YCLinv, the transfer direction control signals Dir-D and Dir-U supplied to the scanning line driving circuit 130 are as described above.
FIG. 8 shows a configuration in which the number m of scanning lines 112 is an odd number.
[0057]
<Image display operation>
Next, the display operation of the above electro-optical device will be described. First, a normal image display operation when the vertical scanning direction is the downward direction and the horizontal scanning direction is the right direction will be described.
In this case, since the transfer direction control signal Dir-D becomes H level and the transfer direction control signal Dir-H becomes L level, the analog switches 1322 and 1334 are turned on and off, respectively, so that the beginning of the vertical scanning period is specified. The start pulse DY to be supplied is supplied to the upper end of the zero-stage transfer unit circuit 1302 from the top. Therefore, as shown in FIG. 9, the scanning signals Y1, Y2, Y3,..., Ym are output in order.
[0058]
Specifically, in FIG. 8, the signals output from the 0-stage, 1-stage, 2-stage, 3-stage,..., M-stage transfer unit circuit 1302 (1304) counted from the top are the start pulse DY and the clock signal YCL. What is taken in at the rising edge (falling edge of the inverted clock signal YCLinv) is further sequentially shifted by half a cycle of the clock signal YCL (inverted clock signal YCLinv). Further, the NAND circuit 1332 and the negation circuit 1334 corresponding to each row. Thus, overlapping portions of signals output from adjacent stages are extracted and output as scanning signals Y1, Y2, Y3,..., Ym.
[0059]
Here, when the scanning signal Y1 becomes H level, all the TFTs 116 whose gates are connected to the scanning line 112 in the first row are turned on. On the other hand, during the period in which the scanning signal Y1 is at the H level, the image signal VID corresponding to each pixel is synchronized with the supply of the sampling control signals Xs1, Xs2, Xs3,. Supplied in order.
Here, when the sampling control signal Xs1 becomes H level, the sampling switch 151 in the first column is turned on, so that the image signal VID is sampled on the data line 114 in the first column. Then, the image signal VID sampled on the data line 114 in the first column is applied to the pixel electrode 118 in the first row and the first column via the TFT 116 which is turned on, and is written in the liquid crystal capacitance.
[0060]
Next, when the sampling control signal Xs2 becomes H level, the sampling switch 151 in the second column is turned on, so that the image signal VID is sampled on the data line 114 in the second column and is turned on via the TFT 116 that is turned on. It is written in the liquid crystal capacitance of 1 row and 2 columns. Similarly, the image signal VID is sampled and written to the liquid crystal capacity of 1 row and n columns. Thus, the writing of the liquid crystal capacitance from the first column to the nth column in the first row is completed.
Thereafter, when the scanning signals Y2, Y3,..., Ym are sequentially set to the H level, the writing of the liquid crystal capacitors from the first column to the nth column in the second row, the third row,. It is executed in the same way as the first line.
Thus, a normal image is formed in which the vertical scanning direction is the downward direction and the horizontal scanning direction is the right direction.
[0061]
Next, a reverse image display operation when the vertical scanning direction is the upward direction and the horizontal scanning direction is the left direction will be described.
In this case, since the transfer direction control signal Dir-D becomes L level and the transfer direction control signal Dir-U becomes H level, the analog switches 1322 and 1334 are turned off and on, respectively, so that the start pulse DY is counted from the bottom. Are supplied to the lower end of the 0-stage transfer unit circuit 1302. Therefore, as shown in FIG. 10, the scanning signals Ym, Ym-1, Ym-2,..., Y1 are output in order.
[0062]
Here, when the scanning signal Ym becomes H level, all the TFTs 116 whose gates are connected to the m-th scanning line 112 are turned on. On the other hand, during the period in which the scanning signal Ym is at the H level, the image signal VID is sequentially transmitted via the image signal line 171 in synchronization with the supply of the sampling control signals Xsn, Xsn-1, Xsn-2,. To be supplied.
Here, when the sampling control signal Xsn becomes H level, the sampling switch 151 in the n-th column is turned on, so that the image signal VID corresponding to the pixel in the m-th row and the n-th column is sampled on the n-th column data line 114. . Then, the image signal VID sampled on the data line 114 in the nth column is applied to the pixel electrode 118 in the mth row and the nth column via the TFT 116 which is turned on, and is written in the liquid crystal capacitance.
[0063]
Next, when the sampling control signal Xsn-1 becomes H level, the sampling switch 151 in the (n-1) th column is turned on, so that the image signal VID is sampled on the data line 114 in the (n-1) th column. Thus, the data is written into the liquid crystal capacitance of m rows (n−1) columns through the TFT 116 which is turned on. Similarly, the image signal VID is sampled and written to the liquid crystal capacity of m rows and 1 column. Thus, the writing of the liquid crystal capacitance from the nth column to the first column in the mth row is completed.
Thereafter, when the scanning signals Ym−1, Ym−2,..., Y1 are sequentially set to the H level, in the (m−1) th row, the (m−1) th row,. The writing of the liquid crystal capacitance from the first column to the first column is executed in the same manner as in the m-th row, and a one-frame inverted image is formed.
Thus, a normal image is formed in which the vertical scanning direction is the upward direction and the horizontal scanning direction is the left direction.
[0064]
<Application example>
In the embodiment described above, for example, in the data line driving circuit 140, when the circuit block 1450 in a certain stage does not transfer the start pulse DX, the signal supplied as the control signal to the clocked inverter of the circuit block 1450 is the transfer direction control. Although the signals Dir-R and Dir-L are used, any signal may be used as long as the X shift register 1400 has a constant logic level during the period during which transfer is to be performed and the logic level varies depending on the transfer direction.
For example, as shown in FIG. 11, when a circuit block 1450 in a certain stage does not transfer the start pulse DX, a signal in place of the transfer direction control signals Dir-R and Dir-L A configuration may be adopted in which Fix and Fixinv are supplied to the clocked inverters 1451 and 1452 of the circuit block 1450 in the corresponding stage.
[0065]
Here, as shown in FIG. 12, the signal Fix is output during a period in which the signals XL0, XL1,..., XLn output from the circuit block 1450 of each stage are output when the horizontal scanning direction is the right direction. Although it is at the L level, it takes an arbitrary logic level in other periods, while signals XR0, XR1,..., XRn output from the circuit block 1450 at each stage are output when the horizontal scanning direction is the left direction. The signal is at the H level during this period, but is at any logic level in other periods.
In addition, when the horizontal scan direction is the right direction, the signal Fixinv becomes H level during a period in which the signals XL0, XL1,..., XLn output from the circuit block 1450 in each stage are output. Then, while taking an arbitrary logic level, when the horizontal scanning direction is the left direction, it becomes L level during the period in which the signals XR0, XR1,..., XRn output from the circuit block 1450 of each stage are output. In other periods, the signal takes an arbitrary logic level.
In such a configuration, it is convenient when there is not enough space to route the transfer direction control signals Dir-L and Dir-R to the analog switches 1472 and 1476, respectively.
[0066]
Further, for example, in the data line driving circuit 140, the transfer direction control signals Dir-L and Dir-R whose logic levels are opposite to each other are used as the signals for instructing the horizontal scanning direction, but as shown in FIG. The transfer direction control signal Dir-L may be supplied to each stage, and a negation circuit 1480 may be provided in each stage to obtain a signal having a logic level opposite to that of the transfer direction control signal Dir-L. In such a configuration, since the transfer direction control signal supplied over each stage is one phase, the number of connection points with the outside is reduced accordingly.
[0067]
Moreover, it is good also as a structure shown by FIG. 14 by applying both the technique in FIG. 11 and the technique in FIG. That is, while supplying a single-phase signal Fix to each stage, a negation circuit 1490 is provided at each stage to obtain a signal Fixinv having a logic level opposite to that of the signal Fix at each stage, and to control a one-phase transfer direction. While the signal Dir-L is supplied to each stage, a negation circuit 1480 may be provided in each stage to obtain a signal having a logic level opposite to the transfer direction control signal Dir-L.
Of course, the signal Fix may be obtained from the signal Fixinv, or the transfer direction control signal Dir-L may be obtained from the transfer direction control signal Dir-R.
Further, in the present embodiment, the circuit block 1450 has a configuration in which the start pulse DY is transferred to the right by the clocked inverters 1451, 1452, and 1453, and is transferred to the left by the clocked inverters 1451, 1452, and 1454. However, the present invention is not limited to this. For example, a circuit block may be configured using a plurality of complementary analog switches. Even when an analog switch is used in this way, the clock control circuit replaces the clock signal (inverted clock signal) with the transfer direction control signal (or a signal synchronized therewith) when the circuit block is not involved in the transfer of the start pulse. ) Is not different from the embodiment described above.
[0068]
In the electro-optical device 100 described above, the number of stages of the shift registers 1300 and 1400 is an odd number, but this is only for convenience and it is needless to say that the number may be an even number.
Furthermore, in the electro-optical device 100 described above, for example, in the data line driving circuit 140, sampling control is performed on overlapping portions of pulse signals output from the circuit blocks 1450 adjacent to each other by the NAND circuit 1432 and the negation circuit 1434 provided in each column. Although the configuration is obtained as a signal, a configuration in which waveform shaping is further performed after performing logical operation processing so that there is no overlapping pulse may be added.
[0069]
On the other hand, in the data line driving circuit 140 described above, one sampling switch 151 is driven by the sampling control signal. However, the image signal is distributed to a plurality of systems and expanded multiple times on the time axis. A configuration may be adopted in which a plurality of lines 114 are formed into blocks, and a number of sampling switches constituting one block are simultaneously driven.
Further, instead of dot-sequential driving in which sampled image signals are sequentially supplied to the data lines one by one, line-sequential driving in which the sampled image signals are sequentially latched and then supplied to all the data lines at the same time may be employed. .
[0070]
In addition, the above-described electro-optical device is a liquid crystal display device using liquid crystal as an electro-optical material, and this liquid crystal display device can be applied to any of a transmissive type, a reflective type, and a transflective type. Further, the present invention can also be applied to a passive matrix system in which only the active matrix system is used.
Furthermore, the electro-optical device can be applied to various devices such as an organic EL device, a fluorescent display tube, a plasma display panel, and a digital mirror device.
[0071]
<Electronic equipment>
Next, some electronic apparatuses using the electro-optical device according to the above-described embodiment will be described.
[0072]
<Part 1: Projector>
First, a projector using the above-described electro-optical device 100 as a light valve will be described. FIG. 15 is a plan view showing the configuration of the projector.
As shown in this figure, a lamp unit 2102 made of a white light source such as a halogen lamp is provided inside the projector 2100. The projection light emitted from the lamp unit 2102 is separated into three primary colors of R (red), G (green), and B (blue) by three mirrors 2106 and two dichroic mirrors 2108 arranged inside. Are guided to the light valves 100R, 100G and 100B corresponding to the respective primary colors.
[0073]
Here, the light valves 100R, 100G, and 100B are basically the same as the electro-optical device 100 according to the above-described embodiment, that is, the transmissive liquid crystal display device. That is, the light valves 100R, 100G, and 100B function as light modulators that generate RGB primary color images, respectively.
Further, since the light path of B light is longer than that of other R and G lights, in order to prevent the loss, the light of B is guided through a relay lens system 2121 including an incident lens 2122, a relay lens 2123, and an exit lens 2124. It is burned.
[0074]
The light modulated by the light valves 100R, 100G, and 100B is incident on the dichroic prism 2112 from three directions. In the dichroic prism 2112, R and B light is refracted at 90 degrees, while G light travels straight. As a result, a color image obtained by combining the primary color images is projected onto the screen 2120 via the projection lens 2114.
Here, when the projector 2100 placed on the desk is used with its bottom surface facing the ceiling surface, it is necessary to invert the top, bottom, left, and right of the modulation image by the light valve as compared to when used on the desk. However, in this embodiment, as described above, when the vertical scanning direction by the scanning line driving circuit 130 is set to the upward direction and the horizontal scanning direction by the data line driving circuit 140 is set to the left direction, a reverse image is formed.
[0075]
<Part 2: Video camera>
Next, an example in which the above-described electro-optical device 100 is applied to a monitor of a handy type video camera will be described. FIG. 16 is a perspective view showing the configuration of this video camera.
As shown in this figure, the main body 2210 of the video camera 2200 is provided with an optical system 2212, a hand grip 2214, and the like in addition to the electro-optical device 100 used as the monitor 10. Here, the electro-optical device 100 is attached to a hinge 2216 so as to be rotatable about a shaft 2224, and the hinge 2216 opens and closes with respect to the main body 2210 about the shaft 2222. Yes.
[0076]
For this reason, the electro-optical device 100 needs to have a relationship in which the upper, lower, left, and right sides of the display image are reversed between the mode illustrated in the figure and the mode used by the photographer in the viewfinder. Here, in the present embodiment, as described above, if the vertical scanning direction by the scanning line driving circuit 130 and the horizontal scanning direction by the data line driving circuit 140 are opposite to each other, the display image is inverted vertically and horizontally. be able to.
[0077]
<Summary of electronic devices>
Note that the electronic device is not limited to the example described with reference to FIGS. 15 and 16, and can be applied to all devices that need to flip the image vertically and horizontally according to various situations. is there.
[0078]
【The invention's effect】
As described above, according to the present invention, it is possible to reduce the capacity and power consumption of a clock signal line in a shift register capable of bidirectional transfer.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an overall configuration of an electro-optical device to which a shift register according to an embodiment of the invention is applied.
FIG. 2 is a block diagram illustrating a configuration of a data line driving circuit in the electro-optical device.
FIG. 3 is a circuit diagram showing a configuration of a clock control circuit and a circuit block in the data line driving circuit;
FIG. 4 is a diagram showing an element configuration in the circuit block.
FIG. 5A is a diagram showing an equivalent circuit of a circuit block when the horizontal scanning direction is the right direction, and is a diagram showing an equivalent circuit of the circuit block when the horizontal scanning direction is the left direction. .
FIG. 6 is a timing chart showing the operation of the data line driving circuit when the horizontal scanning direction is the right direction.
FIG. 7 is a timing chart showing the operation of the data line driving circuit when the horizontal scanning direction is the left direction.
FIG. 8 is a block diagram showing a configuration of a scanning line driving circuit to which the shift register according to the embodiment is applied.
FIG. 9 is a timing chart for explaining a display operation of a normal rotation image in the electro-optical device.
FIG. 10 is a timing chart for explaining a reverse image display operation in the same electro-optical measure.
FIG. 11 is a circuit diagram showing a configuration example of a clock control circuit and a circuit block.
FIG. 12 is a timing chart showing signal waveforms of signals Fix and Fixinv in the same configuration example.
FIG. 13 is a circuit diagram showing a configuration example of a clock control circuit and circuit blocks.
FIG. 14 is a circuit diagram showing a configuration example of a clock control circuit and circuit blocks.
FIG. 15 is a diagram illustrating a configuration of a projector as an example of an electronic apparatus including the electro-optical device.
FIG. 16 is a perspective view illustrating a configuration of a video camera as an example of an electronic apparatus including the electro-optical device.
[Explanation of symbols]
100: Electro-optical device
105 ... Liquid crystal
112 ... Scanning line
114 ... data line
116 ... TFT
118: Pixel electrode
130: Scanning line driving circuit
140 Data line driving circuit
1300: Shift register
1350 Circuit block
1360: Clock control circuit
1400: Shift register
1412, 1414 ... clock signal lines
1450 Circuit block
1451-1454 ... clocked inverter
1460: Clock control circuit
2100 ... Projector
2200 ... Video camera

Claims (5)

転送方向制御信号の論理レベルによって示される一方から他方への方向に、又は、他方から一方への方向に、クロック信号の論理レベルが反転する毎に入力信号を転送して出力信号とする回路ブロックを多段接続したシフトレジスタであって、
一つの回路ブロックにおける入力信号および出力信号が有意であるか否かを検出する検出回路と、
前記検出回路によって、前記入力信号または前記出力信号が有意であると検出された場合には、前記クロック信号を当該回路ブロックに供給する一方、前記入力信号および前記出力信号がともに有意でないと検出された場合には、前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号を、前記クロック信号に替えて当該回路ブロックに供給するクロック制御回路と、を備え、
一つの回路ブロックは、
第１、第２、第３および第４のクロックドインバータを含み、
前記第１および第２のクロックドインバータの出力端同士が、前記第３および第４のクロックドインバータの入力端同士に接続され、
前記第４のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、
前記第３のクロックドインバータの出力端が前記第２のクロックドインバータの入力端に接続され、
前記第１および第２のクロックドインバータは、
前記クロック制御回路によってクロック信号が供給される場合、当該クロック信号の論理レベルに応じて互いに排他的に有効となり、
前記クロック制御回路によって前記転送の方向に応じて論理レベルが変動する信号が供給される場合であって、前記一方から前記他方への方向に転送するとき、前記第１のクロックドインバータが無効となり、前記第２のクロックドインバータが有効となる一方、前記他方から前記一方への方向に転送するとき、前記第１のクロックドインバータが有効となり、前記第２のクロックドインバータが無効となり、
前記第３および第４のクロックドインバータは、
前記転送方向制御信号の論理レベルに応じて互いに排他的に有効となり、
前記一方から前記他方への方向に転送するとき、前記第３のクロックドインバータが有効となり、前記第４のクロックドインバータが無効となる一方、
前記他方から前記一方への方向に転送するとき、前記第３のクロックドインバータが無効となり、前記第４のクロックドインバータが有効となり、
前記一方から前記他方への方向に転送する場合、前記入力信号が前記第１のクロックドインバータの入力端に入力され、前記出力信号が前記第３のクロックドインバータの出力端から出力される一方、
前記他方から前記一方への方向に転送する場合、前記入力信号が前記第２のクロックドインバータの入力端に入力され、前記出力信号が前記第４のクロックドインバータの出力端から出力される
ことを特徴とするシフトレジスタ。A circuit block that transfers an input signal as an output signal each time the logic level of the clock signal is inverted in the direction from one to the other indicated by the logic level of the transfer direction control signal or in the direction from the other to the other. Is a multi-stage shift register,
A detection circuit for detecting whether an input signal and an output signal in one circuit block are significant;
When the detection circuit detects that the input signal or the output signal is significant, it supplies the clock signal to the circuit block, while detecting that the input signal and the output signal are not significant. In this case, a clock control that supplies a signal having a constant logic level during the period for which the transfer is performed and whose logic level fluctuates according to the transfer direction to the circuit block instead of the clock signal. A circuit,
One circuit block is
Including first, second, third and fourth clocked inverters;
The output ends of the first and second clocked inverters are connected to the input ends of the third and fourth clocked inverters,
An output terminal of the fourth clocked inverter is connected to an input terminal of the first clocked inverter;
An output terminal of the third clocked inverter is connected to an input terminal of the second clocked inverter;
The first and second clocked inverters are:
When the clock signal is supplied by the clock control circuit, the clock signals are mutually exclusive according to the logic level of the clock signal,
When the clock control circuit supplies a signal whose logic level varies according to the transfer direction, the first clocked inverter is disabled when transferring from the one direction to the other direction. , When the second clocked inverter is enabled, while transferring from the other to the one, the first clocked inverter is enabled, the second clocked inverter is disabled,
The third and fourth clocked inverters are:
Depending on the logic level of the transfer direction control signal, they are mutually exclusive and
When transferring in the direction from the one to the other, the third clocked inverter is enabled and the fourth clocked inverter is disabled,
When transferring in the direction from the other to the one, the third clocked inverter is disabled, the fourth clocked inverter is enabled,
When transferring in the direction from the one to the other, the input signal is input to the input terminal of the first clocked inverter, and the output signal is output from the output terminal of the third clocked inverter. ,
When transferring in the direction from the other to the one, the input signal is input to the input terminal of the second clocked inverter, and the output signal is output from the output terminal of the fourth clocked inverter. A shift register characterized by. 前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号は、前記転送方向制御信号である
ことを特徴とする請求項１に記載のシフトレジスタ。The shift according to claim 1, wherein a signal having a constant logic level during a period for performing the transfer and having a logic level that varies in accordance with the direction of the transfer is the transfer direction control signal. register. 転送方向制御信号の論理レベルによって示される一方から他方への方向に、又は、他方から一方への方向に、クロック信号の論理レベルが反転する毎に、入力信号を転送して出力信号とする回路ブロックを多段接続したシフトレジスタを有する電気光学装置の駆動回路であって、
一つの回路ブロックにおける入力信号および出力信号が有意であるか否かを検出する検出回路と、
前記検出回路によって、前記入力信号または前記出力信号が有意であると検出された場合には、前記クロック信号を当該回路ブロックに供給する一方、前記入力信号および前記出力信号がともに有意でないと検出された場合には、前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号を、前記クロック信号に替えて当該回路ブロックに供給するクロック制御回路と、を備え、
一つの回路ブロックは、
第１、第２、第３および第４のクロックドインバータを含み、
前記第１および第２のクロックドインバータの出力端同士が、前記第３および第４のクロックドインバータの入力端同士に接続され、
前記第４のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、
前記第３のクロックドインバータの出力端が前記第２のクロックドインバータの入力端に接続され、
前記第１および第２のクロックドインバータは、
前記クロック制御回路によってクロック信号が供給される場合、当該クロック信号の論理レベルに応じて互いに排他的に有効となり、
前記クロック制御回路によって前記転送の方向に応じて論理レベルが変動する信号が供給される場合であって、前記一方から前記他方への方向に転送するとき、前記第１のクロックドインバータが無効となり、前記第２のクロックドインバータが有効となる一方、前記他方から前記一方への方向に転送するとき、前記第１のクロックドインバータが有効となり、前記第２のクロックドインバータが無効となり、
前記第３および第４のクロックドインバータは、
前記転送方向制御信号の論理レベルに応じて互いに排他的に有効となり、
前記一方から前記他方への方向に転送するとき、前記第３のクロックドインバータが有効となり、前記第４のクロックドインバータが無効となる一方、
前記他方から前記一方への方向に転送するとき、前記第３のクロックドインバータが無効となり、前記第４のクロックドインバータが有効となり、
前記一方から前記他方への方向に転送する場合、前記入力信号が前記第１のクロックドインバータの入力端に入力され、前記出力信号が前記第３のクロックドインバータの出力端から出力される一方、
前記他方から前記一方への方向に転送する場合、前記入力信号が前記第２のクロックドインバータの入力端に入力され、前記出力信号が前記第４のクロックドインバータの出力端から出力される
ことを特徴とする電気光学装置の駆動回路。In the direction from one to the other as indicated by the logic level of the transfer direction control signal, or, in the direction of the one from the other, each time the logic level of the clock signal is inverted, and the output signal to transfer an input signal A drive circuit for an electro-optical device having a shift register in which circuit blocks are connected in multiple stages,
A detection circuit for detecting whether an input signal and an output signal in one circuit block are significant;
By the detection circuit, when the input signal or the output signal is detected to be significant, while supplying the clock signal to the circuit block, said input signal and said output signal is detected as not both significant If the is a the period to be subjected to feed the rolling constant logic level, and supplies the signal logic level varies depending on the direction of the transfer, to the circuit block in place of the clock signal clock A control circuit,
One circuit block is
Including first, second, third and fourth clocked inverters;
The output ends of the first and second clocked inverters are connected to the input ends of the third and fourth clocked inverters,
An output terminal of the fourth clocked inverter is connected to an input terminal of the first clocked inverter;
An output terminal of the third clocked inverter is connected to an input terminal of the second clocked inverter;
The first and second clocked inverters are:
When the clock signal is supplied by the clock control circuit, the clock signals are mutually exclusive according to the logic level of the clock signal,
When the clock control circuit supplies a signal whose logic level varies according to the transfer direction, the first clocked inverter is disabled when transferring from the one direction to the other direction. , When the second clocked inverter is enabled, while transferring from the other to the one, the first clocked inverter is enabled, the second clocked inverter is disabled,
The third and fourth clocked inverters are:
Depending on the logic level of the transfer direction control signal, they are mutually exclusive and
When transferring in the direction from the one to the other, the third clocked inverter is enabled and the fourth clocked inverter is disabled,
When transferring in the direction from the other to the one, the third clocked inverter is disabled, the fourth clocked inverter is enabled,
When transferring in the direction from the one to the other, the input signal is input to the input terminal of the first clocked inverter, and the output signal is output from the output terminal of the third clocked inverter. ,
When transferring in the direction from the other to the one, the input signal is input to the input terminal of the second clocked inverter, and the output signal is output from the output terminal of the fourth clocked inverter. A drive circuit for an electro-optical device. 転送方向制御信号の論理レベルによって示される一方から他方への方向に、又は、他方から一方への方向に、クロック信号の論理レベルが反転する毎に、入力信号を転送して出力信号とする回路ブロックを多段接続したシフトレジスタを有する駆動回路は、
一つの回路ブロックにおける入力信号および出力信号が有意であるか否かを検出する検出回路と、
前記検出回路によって、前記入力信号または前記出力信号が有意であると検出された場合には、前記クロック信号を当該回路ブロックに供給する一方、前記入力信号および前記出力信号がともに有意でないと検出された場合には、前記転送を行うべき期間には一定の論理レベルであって、前記転送の方向に応じて論理レベルが変動する信号を、前記クロック信号に替えて当該回路ブロックに供給するクロック制御回路と、を含み、
一つの回路ブロックは、
第１、第２、第３および第４のクロックドインバータを含み、
前記第１および第２のクロックドインバータの出力端同士が、前記第３および第４のクロックドインバータの入力端同士に接続され、
前記第４のクロックドインバータの出力端が前記第１のクロックドインバータの入力端に接続され、
前記第３のクロックドインバータの出力端が前記第２のクロックドインバータの入力端に接続され、
前記第１および第２のクロックドインバータは、
前記クロック制御回路によってクロック信号が供給される場合、当該クロック信号の論理レベルに応じて互いに排他的に有効となり、
前記クロック制御回路によって前記転送の方向に応じて論理レベルが変動する信号が供給される場合であって、前記一方から前記他方への方向に転送するとき、前記第１のクロックドインバータが無効となり、前記第２のクロックドインバータが有効となる一方、前記他方から前記一方への方向に転送するとき、前記第１のクロックドインバータが有効となり、前記第２のクロックドインバータが無効となり、
前記第３および第４のクロックドインバータは、
前記転送方向制御信号の論理レベルに応じて互いに排他的に有効となり、
前記一方から前記他方への方向に転送するとき、前記第３のクロックドインバータが有効となり、前記第４のクロックドインバータが無効となる一方、
前記他方から前記一方への方向に転送するとき、前記第３のクロックドインバータが無効となり、前記第４のクロックドインバータが有効となり、
前記一方から前記他方への方向に転送する場合、前記入力信号が前記第１のクロックドインバータの入力端に入力され、前記出力信号が前記第３のクロックドインバータの出力端から出力される一方、
前記他方から前記一方への方向に転送する場合、前記入力信号が前記第２のクロックドインバータの入力端に入力され、前記出力信号が前記第４のクロックドインバータの出力端から出力される
ことを特徴とする電気光学装置。In the direction from one to the other as indicated by the logic level of the transfer direction control signal, or, in the direction of the one from the other, each time the logic level of the clock signal is inverted, and the output signal to transfer an input signal A drive circuit having a shift register in which circuit blocks are connected in multiple stages,
A detection circuit for detecting whether an input signal and an output signal in one circuit block are significant;
By the detection circuit, when the input signal or the output signal is detected to be significant, while supplying the clock signal to the circuit block, said input signal and said output signal is detected as not both significant In this case, a clock control that supplies a signal having a constant logic level during the period for which the transfer is performed and whose logic level fluctuates according to the transfer direction to the circuit block instead of the clock signal. A circuit,
One circuit block is
Including first, second, third and fourth clocked inverters;
The output ends of the first and second clocked inverters are connected to the input ends of the third and fourth clocked inverters,
An output terminal of the fourth clocked inverter is connected to an input terminal of the first clocked inverter;
An output terminal of the third clocked inverter is connected to an input terminal of the second clocked inverter;
The first and second clocked inverters are:
When the clock signal is supplied by the clock control circuit, the clock signals are mutually exclusive according to the logic level of the clock signal,
When the clock control circuit supplies a signal whose logic level varies according to the transfer direction, the first clocked inverter is disabled when transferring from the one direction to the other direction. , When the second clocked inverter is enabled, while transferring from the other to the one, the first clocked inverter is enabled, the second clocked inverter is disabled,
The third and fourth clocked inverters are:
Depending on the logic level of the transfer direction control signal, they are mutually exclusive and
When transferring in the direction from the one to the other, the third clocked inverter is enabled and the fourth clocked inverter is disabled,
When transferring in the direction from the other to the one, the third clocked inverter is disabled, the fourth clocked inverter is enabled,
When transferring in the direction from the one to the other, the input signal is input to the input terminal of the first clocked inverter, and the output signal is output from the output terminal of the third clocked inverter. ,
When transferring in the direction from the other to the one, the input signal is input to the input terminal of the second clocked inverter, and the output signal is output from the output terminal of the fourth clocked inverter. An electro-optical device. 請求項４に記載の電気光学装置を表示部に備えることを特徴とする電子機器。  An electronic apparatus comprising the electro-optical device according to claim 4 in a display unit.
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