JP4010124B2 - Power supply circuit, a liquid crystal display device and an electronic apparatus - Google Patents

Power supply circuit, a liquid crystal display device and an electronic apparatus Download PDF

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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は電源回路、該電源回路を含む液晶表示装置、該液晶表示装置を含む電子機器に関する。 The present invention is a power supply circuit, a liquid crystal display device including a power supply circuit, an electronic apparatus including the liquid crystal display device.
【0002】 [0002]
【背景技術及び発明が解決しようとする課題】 A background art and the invention is to provide a
第1の背景技術として、1ライン線順次駆動の液晶表示装置に用いられる電源回路について図48を用いて説明する。 As a first background art will be described with reference to FIG. 48 for the power supply circuit used in a liquid crystal display device of one line line sequential driving. この図は、特開平2−150819号公報の図3と基本的に同じである。 This figure is basically the same as FIG. 3 of JP-A 2-150819 JP. ここにV0〜V5は、VD=V0−V1=V1−V2=V3−V4=V4−V5なる関係を持ち、例えば1/240デューティの場合にVDは1.6V程度である。 Here V0~V5 has a VD = V0-V1 = V1-V2 = V3-V4 = V4-V5 the relationship, for example, 1/240 in the case of the duty VD is about 1.6V.
【0003】 [0003]
液晶表示装置に外部から入力される電圧は、GNDを基準電位としてドライバICのロジック部のためのVCCと、液晶パネル駆動電圧を作るためのVEEである。 Voltage input from the outside to the liquid crystal display device includes a VCC for the logic portions of the driver IC as reference potential GND, a VEE for making a liquid crystal panel driving voltage. VEEはVCCに比べてかなり高く、例えば1/240デューティの場合、20V〜25V程度である。 VEE is considerably higher than the VCC, for example, 1/240 when the duty is about 20V~25V. V0〜V5の内、V0にはVEEを、V5にはGNDをそのまま用いる。 Of V0~V5, a VEE to V0, it is used GND to V5. 残りのV1〜V4は、VEE−GND間を抵抗R1〜R5で分割した電圧をオペアンプOP1〜OP4で低インピーダンス変換したものを用いる。 The remaining V1~V4 uses those low impedance converts the voltage obtained by dividing the inter-VEE-GND by resistor R1~R5 operational amplifier OP1~OP4. OP1〜OP4はVEE系の電圧で動作し、VCCはパネル駆動電圧自体の形成には直接関与していない。 OP1~OP4 operates at voltages VEE system, VCC is the formation of the panel drive voltage itself is not directly involved.
【0004】 [0004]
以下、走査線側をY、データ線側をXで表し、消費電力について述べる。 Hereinafter, it represents a scan line side Y, the data line side in X, we describe the power consumption. 例えばパネルの走査線電極をY電極、Y電極を駆動するドライバICをYドライバ、パネルのデータ線電極をX電極、X電極を駆動するドライバICをXドライバと表す。 For example the panel scan line electrodes Y electrodes, the driver IC of the Y driver for driving the Y electrodes, the data line electrode and the X electrode of the panel, a driver IC for driving the X electrode is represented as X driver. 非選択のY電極に加えられる電圧はV1かV4である。 Voltage applied to the Y electrodes of the unselected is V1 or V4. そして非選択のY電極がV1の場合にX電極に加えられる電圧はV0かV2であり、非選択のY電極がV4の場合にX電極に加えられる電圧はV3かV5である。 The voltage applied to the X electrodes when a non-selected Y electrodes is V1 is V0 or V2, the voltage Y electrodes of unselected is applied to the X electrode when the V4 is V3 or V5.
【0005】 [0005]
1/240デューティの場合、選択状態のY電極が1ラインのみであるのに対して残りの239ラインは全て非選択状態である。 1/240 If the duty is a non-selected state of all the remaining 239 lines whereas the Y electrode of the selected state is only one line. 従って、X電極と選択状態のY電極との間で流れる充放電電流は、X電極と非選択状態のY電極との間で流れる充放電電流よりもかなり小さい。 Therefore, the charge and discharge current flowing between the Y electrode of the selected state and the X electrode is considerably smaller than the discharge current flowing between the X electrodes and the non-selected Y electrodes. 即ち、液晶パネル自体の消費電流は、X電極と非選択状態のY電極との間で流れる充放電電流が大部分である。 That is, the current consumption of the liquid crystal panel itself, charging and discharging currents flowing between the X electrodes and the non-selected Y electrode is predominantly. よって、ここではX電極と非選択状態のY電極との間で流れる充放電電流についてのみ注目する。 Thus, here we focus only on the charge and discharge current flowing between the X electrodes and the non-selected Y electrodes.
【0006】 [0006]
例えば非選択のY電極の電圧がV1である時に、X電極の電圧がV0からV2に変化した場合を考える。 For example, when the voltage of the non-selected Y electrodes is V1, consider a case where the voltage of the X electrode is changed to V2 from V0. この時、X−Y電極間の液晶層の容量をCpnとすると、X電極の電圧がV0からV1になる際に、Cpn×(V0−V1)の電荷がV0から流出してV1に流入する(図48のD参照)。 At this time, when the Cpn the capacitance of the liquid crystal layer between the X-Y electrodes, when the voltage of the X electrode becomes a V0 V1, the charge of Cpn × (V0-V1) flows into the V1 to flow out from V0 (see D in Fig. 48). 次にX電極の電圧がV1からV2になる際に、Cpn×(V1−V2)の電荷がV1から流出してV2に流入する(E参照)。 Then when the voltage of the X electrode becomes V2 from V1, a charge of Cpn × (V1-V2) flows into V2 flows out from V1 (see E). ここでV0−V1=V1−V2であるため、V1に流入する電荷とV1から流出する電荷とは等しくなる。 Here, since it is V0-V1 = V1-V2, it is equal to the charge flowing from the charge and V1 flowing into V1. 従って、V1への電荷の流出入は差し引き零となり、結果的にはCpn×(V0−V2)の電荷がV0から流出してV2に流入することになる(F参照)。 Thus, inflow and outflow subtracts becomes zero charge to V1, the charge of Cpn × (V0-V2) is to flow into the V2 flows out from V0 to result (see F). この電荷はオペアンプOP2を通って最終的にGNDへ流れ込む(G参照)。 This charge flows ultimately to GND through the operational amplifier OP2 (see G). しかしながら、この電荷は、OP2の中を移動してGNDへ至る経路では有効な働きをせず、単に熱損失を発生させOP2を発熱させるだけとなる。 However, this charge does not effective work in path to GND to move through the OP2, simply becomes only by heating the OP2 to generate heat losses. この場合のパネルの充放電電流をIpn、GND=0Vとすると、このIpnによる消費電力はIpn×VEEとなる。 The charge-discharge current in this case the panel Ipn, when the GND = 0V, power consumption due to this Ipn becomes Ipn × VEE. そして図48のGから明らかなように、このIpnの有効利用率は(V0−V2)/VEEである。 And as is clear from G in Fig. 48, the effective utilization rate of this Ipn is (V0-V2) / VEE. 1/240デューティの場合、V0−V2が2×1.6V程度であるのに対してVEEは20V〜25Vであるため、有効利用率は16%以下ということになる。 1/240 If the duty, VEE is because it is 20V~25V, effective utilization rate will be of 16% or less with respect to the V0-V2 is about 2 × 1.6V.
【0007】 [0007]
第2の背景技術として、4ライン同時選択駆動の液晶表示装置に用いられる電源回路について説明する。 As a second background art, it is described power supply circuit used in a liquid crystal display device of the four-line simultaneous selection drive. 複数のY電極(行電極)を同時に選択する駆動方法(MLS駆動)の基本概念は、文献1(A GENERALIZED ADDRESSING TECHNIQUE FOR RMS RESPONDING MATRIX LCDS. 1988 INTERNATINAL DISPLAY RESEARCH CONF.の講演集80〜85頁)や、USP5,262,881に記載されている。 The driving method of selecting a plurality of Y electrodes (row electrodes) simultaneously basic concept of (MLS drive) is Literature 1 (A GENERALIZED ADDRESSING TECHNIQUE FOR RMS RESPONDING MATRIX LCDS. 1988 INTERNATINAL DISPLAY RESEARCH CONF. Proceedings, pp 80-85) of and it is described in USP5,262,881. 単純な1ライン線順次駆動にて液晶の応答を速くした場合にはコントラストの低下が問題になるが、MLS駆動によればこの問題を解決できる。 At a simple 1-line line sequential driving when fast response of the liquid crystal is reduced in contrast is a problem, this problem can be solved according to the MLS driving.
【0008】 [0008]
MLS駆動でLライン(Lは2以上の正整数)を同時選択する場合、Y電極には、VM及びこのVMを中点電位とするVHとVLの合計3レベルの電位が必要となる。 If (the L of 2 or more positive integer) L line MLS driving selected simultaneously, the Y electrodes, it is necessary to VM and a total of three levels of potential of VH and VL for the VM and the midpoint potential. ここでVMは非選択電位、VH、VLは選択電位に使用する。 Here VM is non-selection potential, VH, VL are used to select potential. またX電極には、VMを中心として(L+1)レベルの電位が必要となる。 Also the X electrodes, around the VM (L + 1) level potential is required for. Lが大きくなるにしたがい、Y電極を駆動する電圧幅VH−HLは小さくなり、逆に、X電極の駆動には大きな電圧幅が必要となる。 According L increases, the voltage range for driving the Y electrodes VH-HL decreases, conversely, a large voltage amplitude is necessary for driving the X electrodes.
【0009】 [0009]
図49に4ライン同時選択法を使用した場合に考えられる電源回路の一例を示す。 Figure 49 shows an example of a power supply circuit is considered when using the four-line simultaneous selection method. パネルの駆動に必要な電圧は、Y電極の選択電圧となるVH及びVL、Y電極の非選択電圧となるVM、X電極の駆動電圧となるVx0〜Vx4である。 Voltage necessary for driving the panel, a selection voltage of the Y electrode VH and VL, VM as a non-selection voltage of the Y electrode, a Vx0~Vx4 serving as a driving voltage of the X electrode. VMは、パネルに加える電圧の中央電位となるものであり、VH−VM=VM−VL、Vx0−Vx1=Vx1−Vx2=Vx2−Vx3=Vx3−Vx4の関係が成り立つ。 VM serves as a central potential of the voltage applied to the panel, the relationship of VH-VM = VM-VL, Vx0-Vx1 = Vx1-Vx2 = Vx2-Vx3 = Vx3-Vx4 holds. またX電極側の中央電位Vx2はVMと同電位である。 The center potential Vx2 the X electrode side is VM and the same potential. 例えば1/240デューティ相当のパネルではVH−VLは25V程度、Vx0−Vx1は1.6V程度となる。 For example VH-VL at 1/240 duty corresponding panels 25V about, Vx0-Vx1 is about 1.6V.
【0010】 [0010]
液晶表示装置に外部から入力される電圧は、GNDを基準電位(0V)として、ドライバICのロジック部のためのVCCと、液晶パネル駆動電圧を作るためのVEE(=VH−VL)であり、前述したようにVEEはVCCに比べてかなり高電圧である。 Voltage input from the outside to the liquid crystal display device, GND as a reference potential (0V), and VCC for the logic portions of the driver IC, a VEE (= VH-VL) for creating the liquid crystal panel drive voltages, VEE as described above are considerably higher voltage than the VCC. なお図49においてVDDyとVSSyはYドライバのロジック部の電圧であり、VCCとGNDがそのまま結線される。 Note VDDy and VSSy in FIG. 49 is a voltage of the logic portion of the Y driver, VCC and GND are directly connected. またVDDxとVSSxはXドライバのロジック部の電圧であり、GND=0VとしてVDDx−VSSx=VCCである。 The VDDx and VSSx are voltages for the logic portion of the X driver is VDDx-VSSx = VCC as GND = 0V. Xドライバに必要な耐圧はVx0−Vx4であり、例えば1/240デューティ相当のパネルでは7V程度で済む。 Withstand voltage required for the X driver is Vx0-Vx4, for example 1/240 requires only about 7V for duty equivalent panel. VHとVLには各々VEEとGNDをそのまま用いる。 Each in VH and VL of VEE and GND is used as it is. Vx0〜Vx4とVSSXは、VEE−GND間を抵抗R1〜R6で分割した電圧をオペアンプOP1〜OP6で低インピーダンス変換したものを用いる。 Vx0~Vx4 and VSSX uses those low impedance converts the voltage obtained by dividing the inter-VEE-GND by resistor R1~R6 operational amplifier OP1~OP6. またVDDx−VSSx=VCCの関係を成り立たせるために、R7=R8かつR9=R10となるようにR7〜R10の抵抗値を設定している。 In order to hold the relationship VDDx-VSSx = VCC, it is set the resistance value of R7~R10 such that R7 = R8 and R9 = R10. OP1〜OP6はVEE系の電圧で動作し、VCCはパネル駆動電圧自体の形成には直接関与していない。 OP1~OP6 operates at voltages VEE system, VCC is the formation of the panel drive voltage itself is not directly involved.
【0011】 [0011]
以下、図49に示す電源回路を用いた場合の消費電力について述べる。 Hereinafter, we describe the power consumption when using the power supply circuit shown in FIG. 49. Y電極に非選択時に加えられる電圧はVMであり、X電極に加えられる電圧はVx0〜Vx4である。 Voltage applied during the non-selected Y electrode is VM, the voltage applied to the X electrode is Vx0~Vx4. 前述した1ライン線順次駆動の場合と同様に、液晶パネル自体の消費電流の大部分は、X電極と非選択状態のY電極との間で流れる充放電電流である。 As with the 1-line line sequential driving as described above, most of the current consumption of the liquid crystal panel itself is a charge-discharge current flowing between the X electrode and the Y electrode of the non-selected state. パネルの充放電電流Ipnによる消費電力は、GND=0VとしてIpn×VEEとなる。 Power consumption due to charging and discharging current Ipn panel becomes Ipn × VEE as GND = 0V. しかしながら、前述したように、Vx0〜Vx4とVMとの電圧差はVEE−GND間の電圧差に比べてかなり小さい。 However, as described above, the voltage difference between the Vx0~Vx4 and VM is much smaller than the voltage difference between VEE-GND. 従って、Ipnの有効利用率は極めて低く、大部分がオペアンプの中を移動してGNDへ至る経路で単に熱損失となってオペアンプを発熱させるだけとなる。 Accordingly, the effective utilization rate of Ipn is extremely low, the simply to heat the operational amplifier as heat loss path mostly leads to GND to move through the operational amplifier.
【0012】 [0012]
更に、Xドライバのロジック部等での消費電流をIXDとすると、これによる消費電力がIXD×VCCではなくIXD×VEEとなる。 Further, when the current consumption of the logic portion and the like of the X driver and IXD, due to power consumption which becomes IXD × In VCC rather IXD × VEE. IXD×(VEE−VCC)の部分はやはりオペアンプの中を移動してGNDへ至る経路で単に熱損失となってオペアンプを発熱させるだけとなっている。 Portion IXD × (VEE-VCC) has become only the heat is generated the operational amplifier also becomes simply heat loss path to move through the operational amplifier to GND. 複数ライン同時選択法によればXドライバの動作電圧幅を小さくできるが、この背景技術ではこの利点を消費電力低減に全く活用できていない。 Can reduce the operating voltage range of the X driver according to the multiple line selection method, in this background art is not at all possible to make the power consumption reducing this advantage.
【0013】 [0013]
第3の背景技術として、2端子型非線形スイッチング素子を用いた液晶表示装置の電源回路について説明する。 As a third background art, the power supply circuit of a liquid crystal display device using the 2-terminal type non-linear switching element will be described. このような液晶表示装置の駆動方法は、特公平5−34655に記載されており、また、この場合に用いられる電源回路としては、特公平5−46954やUSP5,101,116に記載されたものがある。 The driving method of the liquid crystal display device is described in KOKOKU 5-34655, also, as the power source circuit used in this case, those described in KOKOKU 5-46954 and USP5,101,116 there is. 以下、図50(USP5,101,116のFig.1Aに記載される駆動電圧波形を転記)及び図51(同Fig.2Bに記載される回路を転記)を用いて、この電源回路の動作と構成を説明する。 Hereinafter, with reference to (posting the circuitry described in the Fig.2B) Figure 50 (post driving voltage waveforms described in Fig.1A of USP5,101,116) and 51, the operation of the power supply circuit the structure will be described. 図50においてTPy(y=1,2,…,n)はY電極を駆動する電圧波形であり、VD2は正側の選択電圧、VS2は負側の選択電圧、VM +はVD2を選択した後の非選択電圧、VM -はVS2を選択した後の非選択電圧である。 In FIG 50 TPy (y = 1,2, ... , n) is a voltage waveform for driving the Y electrodes, VD2 is a positive-side selection voltage, the negative-side selection voltage VS2, after VM + is selected the VD2 non-selection voltage of, VM - is a non-selection voltage after selecting the VS2. VD2−VS2は約40V程度であり、ほぼ、VD2−VM + =VM - −VS2の関係が成り立つ。 VD2-VS2 is on the order of about 40V, almost, VD2-VM + = VM - -VS2 relationship is established. すなわち、VD2とVS2の中央電圧をVCとすれば、VD2とVS2はVCに対して互いにほぼ対称であり、VM +とVM -もVCに対して互いにほぼ対称である。 That is, if the center voltage of VD2 and VS2 and VC, VD2 and VS2 are substantially symmetrical with respect to VC, VM + and VM - also substantially symmetric with respect to VC.
【0014】 [0014]
VM + −VM -はVD2−VS2に比べてかなり小さい。 VM + -VM - is much smaller than that of the VD2-VS2. また、前述したMLS駆動では正側と負側の選択電圧の両方が常時必要である。 Further, in the MLS driving described above both the positive and negative selection voltages are required at all times. これに対して、2端子型非線形スイッチング素子を用いた液晶表示装置においては、ある時点で必要な選択電圧はVD2かVS2の一方のみであり、同一タイミングにおいて両方の選択電圧が必要となることは無い。 In contrast, in the liquid crystal display device using two terminal non-linear switching element is required selection voltages at a certain point is only one of VD2 or VS2, it is necessary both selection voltages at the same timing no. 図51は、この点に着目し、Yドライバの耐圧がVD2−VS2の約半分で済むように工夫した回路の例である。 Figure 51 is focused on this point, the breakdown voltage of the Y driver is an example of a circuit which is devised so requires only about half the VD2-VS2. VD2が必要なタイミングではトランジスタ250をオン、トランジスタ252をオフさせる。 VD2 turn on transistor 250 at a timing needed, turning off the transistor 252. これにより、VD(t)はVM +より高い電圧であるVD2となり、VS(t)は容量結合によりVS2より高い電圧であるVS1となる。 Thus, VD (t) is higher than VM + voltage VD2 becomes, VS (t) becomes VS1 is a voltage higher than VS2 by capacitive coupling. VS2が必要なタイミングではトランジスタ252をオン、トランジスタ250をオフさせる。 Turn on transistor 252 at VS2 is a necessary timing, turning off the transistor 250. これにより、VS(t)はVM -より低い電圧であるVS2となり、VD(t)は容量結合によりVD2より低い電圧であるVD1となる。 Thus, VS (t) is VM - than VS2 becomes a low voltage, VD (t) becomes VD1 is a voltage lower than VD2 by capacitive coupling. 同一タイミングにおいて選択電圧が正側か負側のどちらか一方だけを与えればよい場合には、このようにYドライバに加える電源電圧を揺さぶることにより、Yドライバの耐圧をVD2−VS2の約半分で済ませることが可能である。 If the selected voltage at the same timing may be applied only either the positive side or negative side, by tugging the power supply voltage applied to the thus Y driver, the withstand voltage of the Y driver at about half the VD2-VS2 it is possible to dispense. 以下、電源電圧をこのように揺さぶる駆動方式を揺さぶり電源方式と表す。 Hereinafter referred to as shake power system driving method tugging the power supply voltage to this. 現在はこの揺さぶり電源方式が、2端子型非線形スイッチング素子を用いた液晶パネルでは主流となっている。 Currently this shake power supply method has become the mainstream in the liquid crystal panel that uses a two-terminal type nonlinear switching element.
【0015】 [0015]
揺さぶり電源方式は上述のようにYドライバの耐圧がVD2−VS2の約半分で済むという長所はあるが、それにもかかわらず、液晶表示装置の消費電力を極端に増加させるという欠点がある。 The shake power scheme albeit advantage withstand voltage of the Y driver as described above requires only about half the VD2-VS2, nevertheless, there is a drawback of increasing the power consumption of the liquid crystal display device extremely. 消費電力が増加する原因の一つは、Yドライバに寄生する全ての容量が揺さぶられる電圧幅で充放電するためと、揺さぶられるタイミングにおいてYドライバ内でショート的に電流が流れるためである。 One of the reasons for the power consumption is increased, and for charging and discharging at a voltage range of all the parasitic capacitances of the Y driver is shaken, because the short electric current flows in the Y driver in the timing that shaken. もう一つの原因は、電源回路自体の消費電力が大きいためであり、電源回路自体の消費電力を減らす良い方法が無いためである。 Another cause is because the power consumption of the power supply circuit itself is large, because there is no good way to reduce the power consumption of the power supply circuit itself.
【0016】 [0016]
以上をまとめれば、図48、図49のような構成の電源回路には次のような問題点があった。 To summarize the above, FIG. 48, there are the following problems in the power supply circuit of the configuration shown in FIG. 49.
【0017】 [0017]
(1)パネルの充放電電流を供給する際の無効消費電力が大きい。 (1) reactive power consumption in supplying a discharge current of the panel is large.
【0018】 [0018]
(2)Xドライバのロジック部での消費電流も高電圧のVEEから供給されるため、更に消費電力が増大する。 (2) Since the current consumption in the logic portion of the X driver is also supplied from the VEE high voltage, further power consumption increases.
【0019】 [0019]
(3)オペアンプの電源として高電圧のVEEを用いるため、VEEからGNDに定常的に流れるオペアンプのアイドリング電流による消費電力が大きい。 (3) for using the VEE of the high voltage as a power source of the operational amplifier, the power consumption due to the idling current of the operational amplifier that flows constantly to GND VEE is large.
【0020】 [0020]
(4)電源回路に用いるオペアンプとして、高価格の低電力高耐圧オペアンプを用いなければならない。 (4) as an operational amplifier used in the power supply circuit shall use the low-power high-voltage op amp high prices.
【0021】 [0021]
また図51の構成の電源回路・駆動方式においても消費電力を低減できない。 Nor even possible to reduce the power consumption in the power supply circuit and drive method of the configuration of FIG. 51.
【0022】 [0022]
本発明は以上のような課題を解決するもので、その目的とするところは、低消費電力で安価な電源回路、液晶表示装置、電子機器を提供することにある。 The present invention is intended to solve the above problems, and an object is to provide low-cost power supply circuit with low power consumption, liquid crystal display device, an electronic device.
【0023】 [0023]
【課題を解決するための手段】 In order to solve the problems]
上記課題を解決するために本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、周期的に発生するパルスを含むパルス状クロックにより生成されたクロックに基づきチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路が含むポンピング・コンデンサの充電及びポンピングコンデンサによるバックアップ・コンデンサの充電を、前記パルス状クロックの前記パルスの発生期間において停止させる手段とを含むことを特徴とする。 The present invention for solving the above-given input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, periodically generated performs charge pump operation based on the generated clock by pulsed clock including a pulse, a charge pump circuit for supplying directly or via adjustment means any of the first to N potential, the charge the charging of the charging and backup capacitor by the pumping capacitor of the pumping capacitors pump circuit includes, characterized in that it comprises a means for stopping the generation period of the pulse of the pulsed clock.
【0024】 [0024]
本発明によれば、パルス状クロックのパルス発生期間では、ポンピング・コンデンサ、バックアップ・コンデンサの充電が停止され、これにより遷移タイミングでの電荷の逃げが防止される。 According to the present invention, a pulse generation period of the pulsed clock pumping capacitor, charging of the backup capacitor is stopped, this escape of charge at the transition timing is prevented. なおパルス状のクロックとしては、ドライバICに用いられるラッチパルス等が最適である。 Note The pulsed clock, a latch pulse and the like for use in a driver IC is optimal.
【0025】 [0025]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第1電位と低電位側の前記第N電位のいずれかを、直接に又は調整手段を介して供給するチャージ・ポンプ回路と、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を所与のクロックに基づき行い、前記第1〜第N電位の中の第I電位(1<I<N)を直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, one of the first N potential of the first potential and the low potential side of the high potential side, a charge pump circuit for supplying directly or via adjustment means, the backup capacitor by a plurality of pumping capacitors the charge pump operation of charging alternately performed based on a given clock, the first to supply a second I potential in the N potential directly or via adjustment means (1 <I <N) charge characterized in that it comprises a pump circuit.
【0026】 [0026]
本発明によれば、複数のポンピング・コンデンサによりバックアップコンデンサが交互に充電されるため、チャージ・ポンプ回路の出力能力を高めることができる。 According to the present invention, since the backup capacitor by a plurality of pumping capacitors are alternately charged, it is possible to increase the output capability of the charge pump circuit. 特に、供給しなければならない消費電流が一般的に多い中間電位の第I電位を、この出力能力の高いチャージ・ポンプ回路で発生することで、表示特性等を効果的に向上できる。 In particular, current consumption must be supplied to the I potential generally large intermediate potential, that occur at a higher charge pump circuit of this output capability, it can effectively improve the display characteristics and the like.
【0027】 [0027]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路が含むポンピング・コンデンサの充電及びポンピングコンデンサによるバックアップ・コンデンサの充電を、前記表示素子の駆動における1水平走査期間毎に行わせる手段とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, the charging of the first to the charge pump circuit for supplying directly or via adjustment means either of the N potential, the backup capacitor by the charging and pumping capacitor pumping capacitor the charge pump circuit includes and characterized in that it comprises a means for causing every horizontal scanning period in the driving of the display element.
【0028】 [0028]
本発明によれば、1水平期間毎にチャージ・ポンプ動作を完了させることができ、これにより表示ムラの発生等を効果的に防止できる。 According to the present invention, it is possible to complete the charge pump operation every horizontal period, thereby effectively preventing occurrence of display unevenness.
【0029】 [0029]
また本発明は、前記チャージ・ポンプ回路が、複数のポンピング・コンデンサによりバックアップ・コンデンサを1水平期間毎に交互に充電するチャージ・ポンプ動作を行うことを特徴とする。 The present invention, the charge pump circuit, and performs a charge pump operation to charge the backup capacitor by a plurality of pumping capacitors alternately every one horizontal period.
【0030】 [0030]
このように複数のポンピング・コンデンサで1水平期間毎に交互にバックアップ・コンデンサを充電することで、1水平期間毎にチャージ・ポンプ動作を完了させることが可能となる。 By thus charging the backup capacitor alternately every one horizontal period in a plurality of pumping capacitors, it is possible to complete the charge pump operation every horizontal period.
【0031】 [0031]
また本発明は、前記チャージ・ポンプ回路の所与のクロックを停止する手段を含むことを特徴とする。 The present invention is characterized in that it comprises means for stopping the given clock of the charge pump circuit.
【0032】 [0032]
本発明によれば、ごくわずかな素子数の増加だけで表示オフ制御が可能となり、表示オフ時の消費電流をほぼ零まで低減できる。 According to the present invention, it is possible to display-off control with only an increase in very small number of elements, the current consumption can be reduced at the time of display-off to near zero.
【0033】 [0033]
また本発明に係る液晶表示装置は、上記のいずれかの電源回路と、複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶パネルと、前記電源回路により供給される電位に基づいて前記データ線電極を駆動するデータ線ドライバと、前記電源回路により供給される電位に基づいて前記走査線電極を駆動する走査線ドライバとを含むことを特徴とする。 The liquid crystal display device according to the present invention, any one of the power supply circuit described above, a liquid crystal panel including a liquid crystal layer driven by a plurality of data line electrode and a plurality of scan line electrode, the potential supplied by said power supply circuit characterized in that it comprises a data line driver for driving the data line electrodes, and a scanning line driver for driving the scan line electrode on the basis of a potential supplied by said power supply circuit based on.
【0034】 [0034]
本発明によれば、電源回路自体の消費電力のみならず、液晶表示装置の消費電力も低減でき、携帯用電子機器等に最適な液晶表示装置を提供できる。 According to the present invention, not only the power consumption of the power supply circuit itself only, power consumption of the liquid crystal display device can be reduced, it can provide optimal liquid crystal display device for portable electronic devices.
【0035】 [0035]
また本発明に係る液晶表示装置は、前記電源回路が、前記入力電源電圧に含まれる高電位側の第1入力電位、低電位側の第2入力電位を、前記第1〜第N電位のいずれかとして供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含み、前記第1、第2入力電位を、前記データ線ドライバ及び走査線ドライバの少なくとも一方のロジック部の電源電圧として使用することを特徴とする。 The liquid crystal display device according to the present invention, the power supply circuit, a first input potential on the high potential side included in the input power supply voltage, a second input potential on the low potential side, either of the first to N potential means for supplying to the or performs charge pump operation based on a given clock, and a charge pump circuit for supplying directly or via adjustment means any of the first to N potential, the first, a second input potential, characterized by the use as a power supply voltage of at least one of the logic portion of the data line driver and the scan line driver.
【0036】 [0036]
本発明によれば、第1、第2入力電位が、第1〜第N電位のいずれかとして使用されると共に、データ線ドライバ又は走査線ドライバのロジック部の電源電圧としても使用される。 According to the present invention, first, the second input potential, while being used as either of the first to N potential is also used as the power supply voltage of the logic portion of the data line driver or the scan line driver. これにより、データ線ドライバ等のロジック部のために電源電圧を別に与える必要がなくなり、装置の使用者の利便性を図ることができる。 This eliminates the need to provide separate power supply voltage for the logic portion such as a data line driver, it is possible to convenience of the user of the device. また装置の更なる低消費電力化も図れる。 The attained even further the power consumption of the device.
【0037】 [0037]
また本発明は、前記電源回路が、所与のクロックに基づきチャージ・ポンプ動作により前記第1、第2入力電位と異なる電位を発生し、該発生電位を前記第1〜第N電位のいずれかとして供給するチャージ・ポンプ回路を含むことを特徴とする。 The present invention, the power supply circuit, the first by a charge pump operation based on a given clock, a potential different from a second input potential occurs, either the emitting production potential of the first to N potential characterized in that it comprises a charge pump circuit for supplying a.
【0038】 [0038]
本発明によれば、例えばロジック部の電源電圧と、液晶駆動に使用する第G、第J電位(1<G、J<N)の電位差が異なる場合に、チャージ・ポンプ回路によりこれらが同一となるように調整することが可能となる。 According to the present invention, a power supply voltage of, for example, a logic unit, a G to be used for liquid crystal driving, the J potential when the potential difference (1 <G, J <N) are different, they are the same by a charge pump circuit it becomes possible to adjust so that. これにより、第1、第2入力電位をドライバのロジック部の電源電圧として使用することが、より容易になる。 Thus, first, the use of second input potential as the power supply voltage of the logic portion of the driver, becomes easier.
【0039】 [0039]
また本発明に係る液晶表示装置は、前記電源回路が、前記データ線ドライバ用のラッチパルス又は前記走査線ドライバ用のシフトクロックにより生成されたクロックに基づきチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路を含むことを特徴とする。 The liquid crystal display device according to the present invention, the power supply circuit performs a charge pump operation based on a latch pulse or said generated by the shift clock for the scan line driver clock for the data line driver, the first to comprises a charge pump circuit for supplying directly or via adjustment means either of the N potential characterized.
【0040】 [0040]
ラッチパルス、シフトクロックは、周期的に発生するパルスを含むパルス状のクロックであり、チャージ・ポンプ回路のクロックを生成するものとして最適である。 Latch pulse, a shift clock is pulsed clock including a pulse generated periodically, is optimal as generating a clock of the charge pump circuit. 従ってこれらを使用することで、液晶表示装置の表示品質の維持と、低消費電力とを両立できる。 Therefore, by using these, compatible with maintaining the display quality of the liquid crystal display device, and a low power consumption.
【0041】 [0041]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、前記入力電源電圧に含まれる高電位側の第1入力電位を、前記第1〜第N電位の中の第G(1<G<N)電位として供給する手段と、前記入力電源電圧に含まれる低電位側の第2入力電位を、前記第1〜第N電位の中の第J(1<J<N)電位として供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第1電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与のクロックに基づきチャージ・ポンプ動作を行い、低電位側の前記第N電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。 The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, a high potential side of that contained in the input power supply voltage a first input potential, and means for supplying as a G (1 <G <N) potential in the first to N potential, a second input potential on the low potential side included in the input power supply voltage, wherein means for supplying as the J (1 <J <N) potential in the first to N potential, it performs a charge pump operation based on a given clock, either directly or the first potential on the high potential side a charge pump circuit for supplying via the adjusting means performs the charge pump operation based on a given clock, a charge pump circuit for supplying directly or via adjustment means the first N potential on the low potential side characterized in that it comprises a.
【0042】 [0042]
液晶等の表示素子を駆動する場合、一般的に、高電位側の第1電位、低電位側の第N電位により供給しなければならない消費電流は少く、中間電位である第G電位、第J電位により供給しなければならない消費電流は多い。 When driving a display element such as liquid crystal, generally, the first potential on the high potential side, current consumption must be supplied by the N potential on the low potential side is less, the G potential is an intermediate potential, the J current consumption must be supplied by the potential is large. そして本発明によれば、第1、第N電位は、出力能力は低いが高効率のチャージ・ポンプ回路により供給され、第G、第J電位は、出力能力の高い入力電源電圧により供給される。 And according to the present invention, first, the N potential is output capability is provided by a low but high-efficiency charge pump circuit, a G, a J potential is supplied by a high output capability input supply voltage . この結果、本発明によれば、表示品質の維持と低消費電力化とを両立することが可能となり、低消費電力化を目指す液晶表示装置に最適の電源回路を提供できる。 As a result, according to the present invention, it is possible to achieve both maintenance and power consumption of a display quality, can provide a power supply circuit of the optimum liquid crystal display device which aims to reduce power consumption.
【0043】 [0043]
また本発明は、前記第1〜第N電位の中の前記第1、第G、第J、第N電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路あるいは所与のオペアンプにより供給することを特徴とする。 The present invention is the first in the first to N potential, the G, the J, the potential other than the N potential, the charge pump circuit or Tokoro operating charge pump based on a given clock and supplying a given operational amplifier.
【0044】 [0044]
第1、第G、第J、第N電位以外の電位を、全てチャージ・ポンプ回路により供給すれば、更なる低消費電力化を図れる。 First, G, the J, the potential other than the N potential, if all supplied by charge pump circuits, thereby to further lower power consumption. 一方、これらの電位の供給に、出力能力の高いオペアンプを用いたとしても、本発明では、オペアンプの動作電圧を低くできるため、消費電力はそれほど悪化しないという利点がある。 On the other hand, the supply of these potentials, even with high output capability operational amplifier, in the present invention, since the operating voltage of the operational amplifier can be lowered, there is an advantage that power consumption is not so much deteriorated.
【0045】 [0045]
また本発明は、前記第1〜第N電位を、前記第1入力電位、前記第2入力電位、該第1、第2入力電位の中点電位、並びに該第1、第2入力電位と異なる電位を発生した場合の該発生電位と該第1又は第2入力電位との中点電位のいずれかに対して対称に形成することを特徴とする。 The present invention, the first to N potential, different from the first input potential, said second input potential, first, the midpoint potential of the second input voltage, and said first, second input potential and forming symmetrically with respect to any of the midpoint potential between the emitting raw potential and the first or second input potential in the case of generating a potential.
【0046】 [0046]
即ち本発明によれば、第1〜第N電位を、第1入力電位に対して対称に、あるいは第2入力電位に対して対称に、あるいは第1、第2入力電位の中点電位に対して対称に、あるいは発生電位と第1又は第2入力電位との中点電位に対して対称に形成することができる。 That is, according to the present invention, the first to N potential, symmetrically with respect to the first input potential, or symmetrically with respect to the second input potential, or to the first, the midpoint potential of the second input potential it can be formed symmetrically with respect to the symmetry or evolution potential, the midpoint potential between the first or second input potential Te.
【0047】 [0047]
また本発明は、前記第1、第2入力電位のいずれかに基づき該第1、第2入力電位と異なる電位を発生し、該発生電位を前記第G、第J電位のいずれかとすることを特徴とする。 The present invention, the first, first on the basis of either the second input potential, a potential different from a second input potential occurs, said emitting raw potential first G, that either of the J potential and features.
【0048】 [0048]
例えば第1、第2入力電位の電位差に比べて、必要とされる第G、第J電位の電位差が大きい場合を考える。 For example, the first, in comparison to the potential difference between the second input potential, consider the case a G required, the potential difference of the J potential greater. この場合に、本発明によれば、例えば第1入力電位から、より高い電位を発生することで、所望の電位差を持つ第G、第J電位を得ることができる。 In this case, according to the present invention, for example, by the first input potential, for generating a higher potential, it is possible to obtain the first G, the J potential having a desired potential difference. これによりロジック電圧の低電圧化等が可能となる。 Thus a low voltage such as a logic voltage becomes possible.
【0049】 [0049]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、所与のクロックに基づきK倍(K≧2)昇圧のチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与のクロックに基づきL/M倍(但しL/Mは整数でない)降圧又はM/L倍昇圧のチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含むことを特徴とする。 The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, K times (K ≧ based on a given clock 2) performs a charge pump operation of the booster, the first to the charge pump circuit for supplying directly or via adjustment means either of the N potential, L / M times based on a given clock (although L / M performs non) charge pump operation of the step-down or M / L times boosting integer, and a charge pump circuit for supplying directly or via adjustment means any of the first to N potential it is characterized in.
【0050】 [0050]
本発明によれば、例えば6倍昇圧回路と1/3倍降圧回路とが混在するような電源回路を実現できる。 According to the present invention, for example, a sextuple boosting circuit and a 1/3 step-down circuit can be realized the power circuit as a mixture. これにより、表示素子の駆動に必要とされる種々の電圧群を、低消費電力で供給することが可能となる。 Thus, various voltage group required for driving the display device, it is possible to supply with low power consumption.
【0051】 [0051]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、所与のクロックに基づきK倍(K≧2)昇圧又はL/M倍(但しL/Mは整数でない)降圧又はM/L倍昇圧のチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記チャージ・ポンプ回路の昇圧倍率又は降圧倍率を変更する手段とを含むことを特徴とする。 The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, K times (K ≧ based on a given clock 2) boosting or L / M times (where L / M is not an integer) performs a charge pump operation of the step-down or M / L times boosting, directly or via adjustment means any of the first to N potential a charge pump circuit for supplying Te, characterized in that it comprises a means for changing the boosting ratio or step-down ratio of the charge pump circuit.
【0052】 [0052]
本発明によれば、チャージ・ポンプ回路が行う昇圧又は降圧の倍率を変更でき、例えば6倍昇圧回路を5倍昇圧回路に変更すること等が可能となる。 According to the present invention, it can change the magnification of the step-up or step-down charge pump circuit performs, it is possible such as by changing the quintuple boosting circuit sextuple boosting circuit, for example. 例えば表示素子の特性、入力電源電圧の値に応じて昇圧倍率等を変更することで、必要となる種々の駆動電圧群を形成することが可能となる。 For example the characteristics of the display device, by changing the boosting ratio and the like in accordance with the value of the input power supply voltage, it is possible to form various driving voltage group required. なお、昇圧、降圧倍率の変更は、外部端子等を用いても行えるようにしておくことが望ましい。 Incidentally, the step-up, changing of the step-down ratio, it is desirable to so as to perform also by using an external terminal or the like.
【0053】 [0053]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第1電位又は低電位側の前記第N電位を直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記入力電源電圧の投入後の所与の期間、前記チャージ・ポンプ回路による前記第1電位又は前記第N電位の供給を停止する手段とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, a charge pump circuit for supplying directly or via adjustment means the first N potential of the first potential or the low potential side of the high potential side, a given period after turning of the input power supply voltage, wherein characterized in that it comprises a means for stopping the supply of the first potential or the second N potential by the charge pump circuit.
【0054】 [0054]
本発明によれば、入力電源電圧の投入後、所与の期間が経過し、制御回路等が正常に動作した後に、第1又は第N電位の供給を開始させることが可能となる。 According to the present invention, after turning the input power source voltage, elapsed given period, after the control circuit or the like is operating normally, it is possible to start the supply of the first or N potential. これによりシステムの正常な立ち上げが可能となる。 This makes it possible to launch a normal system.
【0055】 [0055]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、前記入力電源電圧に含まれる高電位側の第1入力電位を、前記第1〜第N電位の中の第G(1<G<N)電位として供給する手段と、前記入力電源電圧に含まれる低電位側の第2入力電位を、前記第1〜第N電位の中の第J(1<J<N)電位として供給する手段と、前記入力電源電圧に含まれ前記第1、第2入力電位よりも高電位側又は低電位側の第3入力電位を、高電位側の前記第1電位と低電位側の前記第N電位のいずれかとして供給する手段と、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第1、第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、所与の The present invention, given the input supply voltage, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving a display element, a high potential side of that contained in the input power supply voltage a first input potential, and means for supplying as a G (1 <G <N) potential in the first to N potential, a second input potential on the low potential side included in the input power supply voltage, wherein the J in the first to N potential (1 <J <N) and means for supplying a potential, the first included in the input power supply voltage than the second input potential on the high potential side or the low potential side a third input potential, performs a means for supplying as either of the first N potential of the first potential and the low potential side of the high potential side, a charge pump operation based on a given clock, said first, second a charge pump circuit for supplying directly or via adjustment means either of the N potential, a given ロックに基づきチャージ・ポンプ動作を行い、前記第G、第J電位よりも高電位側又は低電位側の第F電位(1<F<N)を、直接に又は調整手段を介して供給するチャージ・ポンプ回路とを含み、前記第1〜第N電位の中の前記第1、第F、第G、第J、第N電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路により供給することを特徴とする。 It performs charge pump operation based on the lock, the first G, the first F potential on the high potential side or the low potential side (1 <F <N) than the J potential, the charge supplied directly or via adjustment means pump and a circuit, wherein the first in the first to N potential, the F, the G, the J, charges the potential other than the N potential operating charge pump based on a given clock the pump circuit and supplying.
【0056】 [0056]
本発明によれば、必要とされる消費電流に見合った出力能力を有する回路及び手段により第1〜第N電位の供給が可能となり、表示品質の維持と低消費電力化とを両立できる。 According to the present invention, it is possible to supply the first through N potential by circuitry and means having an output capability commensurate with the current consumption required, can achieve both maintenance and power consumption of a display quality.
【0057】 [0057]
また本発明は、入力電源電圧が与えられ、表示素子を駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、所与のクロックに基づきチャージ・ポンプ動作を行い、前記第1〜第N電位のいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路と、前記入力電源電圧の供給停止、前記所与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも1つがなされた場合に、前記第1、第N電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる手段とを含むことを特徴とする。 The present invention, the input power supply voltage is applied, a power supply circuit for supplying the first to N (N ≧ 4) the potential for driving the display element, the charge pump operation based on a given clock performed, the first to the charge pump circuit for supplying directly or via adjustment means either of the N potential, outage of the input power supply voltage, said given clock supply stopping or display-off control signal If was at least Tsuganasa input, characterized in that it comprises a means for discharging the first, the residual charge of the circuit portion voltage is supplied by at least one of the N potential.
【0058】 [0058]
本発明によれば、表示素子に高電圧が印加され続ける等の事態が防止され、信頼性の向上等を図ることができる。 According to the present invention, a situation such as a high voltage is continuously applied is prevented in the display device, it is possible to improve the reliability and the like.
【0059】 [0059]
また本発明に係る電子機器は、前記液晶表示装置を含むことを特徴とする。 The electronic device according to the present invention is characterized by including the liquid crystal display device.
【0060】 [0060]
本発明によれば、液晶表示装置のみならず、これを含む電子機器の低消費電力化を図ることができる。 According to the present invention, not only a liquid crystal display device only, it is possible to reduce the power consumption of an electronic device including the same. これにより携帯用情報機器等の電子機器の電池寿命を延ばすこと等が可能となる。 Accordingly, etc. to extend the battery life of electronic equipment such as portable information devices is possible.
【0061】 [0061]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施例を図面に基づいて説明する。 DETAILED DESCRIPTION OF THE PREFERRED embodiment of the present invention with reference to the drawings. なお、特に記さないかぎり便宜上GNDの電位を0Vとして説明を進める。 For convenience the description will the GND potential as 0V unless otherwise noted.
【0062】 [0062]
〔実施例1〕 Example 1
図1に実施例1の電源回路のブロック図を示す。 Figure 1 shows a block diagram of a power supply circuit of Example 1. この電源回路は図49の電源回路と同一の出力電圧を発生する機能を持つ。 The power supply circuit has a function of generating power supply circuit same output voltage and in Figure 49.
【0063】 [0063]
この電源回路の入力電源電圧は、Vcc(第1入力電位)、GND(第2入力電位)のみであり単一電源入力となっている。 Input supply voltage of the power supply circuit, Vcc (a first input potential), which is is a single power input only GND (a second input potential). また水平走査期間毎に発生するパルスから成るラッチパルスLPが入力される。 The latch pulse LP consisting pulse generated every horizontal scan period is input. クロック形成回路1は、LPに基づき、チャージ・ポンプ回路に必要な、タイミングの異なるいくつかのクロック信号を形成するものであり、Vcc及びGNDを電源としている。 Clock forming circuit 1, based on LP, necessary for charge pump circuit, which forms a number of different clock signal timings, and the power source Vcc and GND. 負方向6倍昇圧回路2は、Vccを基準にGNDを負方向へ6倍昇圧した電圧VEEをチャージ・ポンプ動作により発生する。 Negative sextuple boosting circuit 2 is generated by a charge pump operation voltage VEE boosted 6 times GND to the negative direction relative to Vcc. Vccが3.3Vの時、VEEは−16.5Vになる。 When Vcc is 3.3V, VEE is to -16.5V. コントラスト調整回路3は、最適コントラストとなる選択電圧VLをVEEに基づき発生する。 Contrast adjustment circuit 3 generates based selection voltage VL to be the best contrast to VEE. このVLはY電極の負側選択電圧となる。 The VL is a negative-side selection voltage of the Y electrode. 2倍昇圧回路4は、VLを基準にGNDを2倍昇圧した正側の選択電圧VHをチャージ・ポンプ動作により発生する。 Double boosting circuit 4 generates a positive-side selection voltage VH charge pump operation boosted 2 times GND based on the VL. 負方向2倍昇圧回路5は、Vccを基準にGNDを負方向へ2倍昇圧した電圧である−V3をチャージ・ポンプ動作により発生する。 Negative-direction double boosting circuit 5 is generated by a charge pump operation to -V3 a voltage boosted 2 times GND to the negative direction relative to Vcc. 1/2降圧回路6、7は、Vcc−GND間を2等分した電圧であるV2、GND−(−V3)間を2等分した電圧である−V2をチャージ・ポンプ動作により発生する。 1/2 step-down circuit 6 and 7, V2 is a voltage between Vcc-GND 2 equal parts, GND - (- V3) between generated by charge pump operation of -V2 is the bisecting voltage. 中央電位VCにはGNDをそのまま用いる。 As it used GND in the center potential VC. またGNDに対して−V3と対称な電位であるV3には、Vccをそのまま用いる。 Also V3 -V3 and a symmetrical potential for the GND, Vcc directly used. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. この電源回路では、出力される電圧VH、V3、V2、VC、−V2、−V3、VLは、GND(第2入力電位)に対して対称となる。 In this power supply circuit, a voltage is output VH, V3, V2, VC, -V2, -V3, VL is symmetrical with respect to GND (the second input potential). なお回路8は、VLよりVccだけ高い電圧を形成し、これをYドライバのロジック電圧VDDyとして供給するものである。 Incidentally circuit 8 is to form only the higher voltage Vcc than VL, supplying this as logic voltage VDDy the Y driver. VDDy自体はパネルには直接加えられることがないため、電圧の対称性の対象外である。 Since VDDy itself never to the panel directly applied, outside the scope of symmetry of the voltage.
【0064】 [0064]
以上説明した本実施例は、次のような構成上の特徴を有している。 This embodiment described above has a feature in the following configuration.
【0065】 [0065]
(1)本実施例では、入力電源電圧に含まれる高電位側の第1入力電位Vcc、低電位側の第2入力電位GNDを、第1〜第N電位(N≧4)の中の第G電位V3、第J電位VCとしてそのまま用いている。 (1) In the present embodiment, the first input potential Vcc on the high potential side included in the input supply voltage, a second input potential GND on the low potential side, first in the first to N potential (N ≧ 4) G potential V3, is used as it is as the J potential VC. また所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の第1電位VH、低電位側の第N電位VLを、直接に又は調整手段(コントラスト調整回路3)を介して供給する2倍昇圧回路4、負方向6倍昇圧回路2を含んでいる。 Also performs charge pump operation based on a given clock, supplied via the first potential VH on the high potential side, a first N potential VL on the low potential side, either directly or adjustment means (the contrast adjustment circuit 3) 2 times boosting circuit 4 includes a negative direction sextuple boosting circuit 2.
【0066】 [0066]
背景技術において説明したように、液晶パネル自体の消費電流は、Y電極の非選択電圧VCと、X電極の駆動電圧V3、V2、−V2、−V3との間で流れるものが大部分である。 As described in the background art, the current consumption of the liquid crystal panel itself is a non-selection voltage VC of the Y electrodes, the X electrode driving voltage V3, V2, -V2, is a majority that flows between -V3 . 例えば1/240デューティの場合、選択状態のY電極は4ラインのみであるのに対して残りの236ラインは全て非選択状態だからである。 For example 1/240 case duty, Y electrode of the selection state is because the remaining 236 lines are all non-selected state whereas only four lines. 本実施例はこの点に着目し、第1電位VH、第N電位VLを、出力能力(電流供給能力)は低いが高効率のチャージ・ポンプ回路で供給すると共に、中間電位である第G電位V3、第J電位VCには出力能力の高い入力電源電圧Vcc、GNDを接続している。 This embodiment focuses on this point, the first potential VH, the first N potential VL, the output capability (current supply capability) along with low but supplies a charge pump circuit with high efficiency, the G potential is an intermediate potential V3, the first J potential VC high input supply voltage Vcc of the output capability, are connected to GND. このようにすることで、表示品質の維持と低消費電力化とを両立できる。 In this way, it both the maintenance and power consumption of a display quality. 一方、図49の電源回路は、全ての電流が第1電位VEE、第N電位GND間を流れる構成となっているため、VEEを形成する回路は出力能力の高いものでなければならない。 On the other hand, the power supply circuit of FIG. 49, all of the current first potential VEE, because that is configured to flow between the N potential GND, and the circuit for forming the VEE must be has high output capabilities. 従って、VEEをチャージ・ポンプ回路で供給することがほとんど不可能であり、表示品質の維持と低消費電力化とを両立できない。 Therefore, to be supplied by the charge pump circuit to VEE is almost impossible, it can not achieve both maintenance and power consumption of a display quality.
【0067】 [0067]
(2)本実施例では、第1〜第N電位の中の前記第1、第G、第J、第N電位以外の電位V2、−V2、−V3を、所与のクロックに基づきチャージ・ポンプ動作する1/2降圧回路6、7、負方向2倍昇圧回路5により供給している。 (2) In this embodiment, the first in the first to N potential, the G, the J, the potential other than the N potential V2, -V2, and -V3, charge based on a given clock pump operation to 1/2 step-down circuit 6, and supplies a negative-direction double boosting circuit 5. このようにV2、−V2、−V3もチャージ・ポンプ回路により供給することで、更なる低消費電力化を図れる。 Thus V2, -V2, -V3 also be supplied by the charge pump circuit, thereby further reducing power consumption. しかも本実施例によればチャージ・ポンプ動作に必要なクロックをチャージ・ポンプ回路間で共有できるため、制御が容易であり、回路規模の増大も最小限に抑えることができる。 Moreover, since the clocks required for charge pump operation according to this embodiment can be shared between the charge pump circuit, the control is easy, it is also possible to suppress increase of the circuit scale to a minimum.
【0068】 [0068]
なお図2に、V2、−V2をオペアンプOP1、OP2により供給する場合のブロック図を示す。 Note in Figure 2, V2, shows a block diagram of a case of supplying the operational amplifier OP1, OP2 and -V2. R1、R3は、V3、VC(GND)間を電圧分割するためのブリーダ抵抗、R2、R4は、VC、−V3間を電圧分割するためのブリーダ抵抗である。 R1, R3 are, V3, VC bleeder resistor for voltage division between (GND), R2, R4 are, VC, a bleeder resistor for voltage division between -V3. またOP1、OP2は、ブリーダ抵抗により分割された電圧を低インピーダンスで出力するためのオペアンプである。 The OP1, OP2 is an operational amplifier for outputting a voltage divided by the bleeder resistor with a low impedance. またR11、R12は、OP1、OP2の出力電流を制限して動作の安定化を図るともにその消費電力を減らすための抵抗であり、C1〜C4はV2、−V2の変動を抑えるための平滑コンデンサである。 The R11, R12 are, OP1, OP2 is the resistance to reduce both the power consumption to stabilize the operation by limiting the output current of, C1 -C4 is V2, a smoothing capacitor for suppressing fluctuation of -V2 it is. OP1はV3、VCを電源として、OP2はVC、−V3を電源として動作する。 OP1 as power source V3, VC, OP2 is VC, operates the -V3 as a power source. C1はV3、VC間に、C4はVC、−V3間に配置してもよい。 C1 is between V3, VC, C4 is VC, may be disposed between -V3. このようにV2、−V2をオペアンプOP1、OP2により供給しても、OP1、OP2は、図49の電源回路と異なり、小さい電源電圧で動作するため、この部分の消費電力を許容範囲内に抑えることができる。 Thus V2, be supplied by the operational amplifier OP1, OP2 and -V2, OP1, OP2, unlike the power supply circuit of FIG. 49, to operate with a small power supply voltage, reducing power consumption of this part in the acceptable range be able to.
【0069】 [0069]
(3)また本実施例は、所与のクロックに基づきK倍(K≧2)昇圧のチャージ・ポンプ動作を行い、第1〜第N電位のいずれかを直接に又は調整手段(コントラスト調整回路3)を介して供給する負方向6倍昇圧回路2、2倍昇圧回路4、負方向2倍昇圧回路5と、所与のクロックに基づきL/M倍(但しL/Mは整数でない)降圧又はM/L倍のチャージ・ポンプ動作を行い、第1〜第N電位のいずれかを直接に又は調整手段を介して供給する1/2降圧回路6、7とを含む。 (3) The present embodiment, K times (K ≧ 2) based on a given clock performs charge pump operation of the booster, directly or adjustment means either of the first to N potential (contrast adjustment circuit negative 6 times supply via a 3) step-up circuit 2 and 2-times boosting circuit 4, the negative-direction double boosting circuit 5, L / M times based on a given clock (where L / M is not an integer) buck or performs M / L times the charge pump operation, and a 1/2 step-down circuit 6 supplies directly or via adjustment means either of the first to N potential. このように本実施例では、K倍昇圧を行うチャージ・ポンプ回路と、L/M倍降圧等を行うチャージ・ポンプ回路とを混在させている。 Thus, in the present embodiment, the charge pump circuit for performing a K-times boosting, and mix a charge pump circuit for performing L / M times buck like. これにより、単一入力電源(Vcc、GND)から種々の電圧を低消費電力で供給することが可能となる。 Thus, it is possible to supply a single input power source (Vcc, GND) Low Power various voltages from.
【0070】 [0070]
次にコントラスト調整回路3について図3を用いて説明する。 It will now be described with reference to FIG. 3 for contrast adjustment circuit 3. コントラスト調整回路3は、GND−VEE間に直列接続で挿入された固定抵抗Rfix及び可変抵抗Rvolと、バイポーラ・トランジスタTrと、コンデンサCVLとを含む。 Contrast adjustment circuit 3 includes a fixed resistor Rfix and a variable resistor Rvol inserted in series between the GND-VEE, a bipolar transistor Tr, and a capacitor CVL. 本実施例の電源回路で駆動する液晶表示装置においては、出力電圧VLを流れる電流が小さいため、Trのベース電流も小さくて済む。 In the liquid crystal display device driven by the power supply circuit of this embodiment, since the current through the output voltage VL is smaller, it requires the base current is small in Tr. その結果、RfixやRvolは500KΩ〜1MΩと高抵抗でよく、この抵抗による消費電力を0.2mW〜0.4mW程度に抑えることができる。 As a result, Rfix and Rvol can be a 500KΩ~1MΩ and high resistance, it is possible to suppress power consumption by the resistor to approximately 0.2MW~0.4MW.
【0071】 [0071]
なお図1ではコントラスト調整回路3をVL側にのみ設けたが、VH側のみに設けたり、VH側とVL側の両方に設けてもかまわない。 Although the contrast adjustment circuit 3 in FIG. 1 was provided only on the VL side, or provided only on the VH side, it may be provided on both the VH side and the VL side. 図1では、一方側にのみコントラスト調整回路3を設け、コントラスト調整回路3で得た電圧VLに基づいて2倍昇圧回路4によりVHを生成している。 In Figure 1, whereas it provided the contrast adjustment circuit 3 only on the side, and generates a VH by double boosting circuit 4 on the basis of the voltage VL obtained by the contrast adjustment circuit 3. この構成では、コントラスト調整回路3によりVLを調整することで、VHも自動的に調整できるという利点がある。 In this configuration, by adjusting the VL by contrast adjustment circuit 3, there is an advantage that VH can also be adjusted automatically. 一方、VH、VLの両側にコントラスト調整回路3を設ける構成によると、VH、VLを独立に調整できるという利点がある。 On the other hand, VH, according to the configuration in which a contrast adjustment circuit 3 to both sides of the VL, has the advantage of adjustment VH, a VL independently. MIM等の非線形スイッチング素子は、電圧を印加する方向によって電流の流し易さが異なるというの特性を有している。 Nonlinear switching element such as MIM has a characteristic because the flowability of the current differs depending on the direction of the applied voltage. 従って、MIM等を用いた液晶表示装置では、|VH|を|VL|に対して0.5V程度低くすることが好ましい場合がある。 Accordingly, in the liquid crystal display device using an MIM or the like, | VH | a | VL | it may be preferable to approximately 0.5V lower than the. 従って、このような場合には、コントラスト調整回路をVH側と、VL側の両方に設けることが望ましい。 Therefore, in such a case, the VH-side contrast adjustment circuit, it is desirable to provide for both VL side. 具体的には、VH側のコントラスト調整回路にダイオード等を含ませ、このダイオードの順方向電圧を利用してVHを降圧すればよい。 Specifically, it included a diode or the like to the contrast adjustment circuit of the VH side, may be down the VH using the forward voltage of the diode.
【0072】 [0072]
また図1では、7レベルの電圧を得るために1/2降圧回路6、7を設けたが、所望の電圧が5レベルの場合には、1/2降圧回路6、7を省略すればよい。 In FIG. 1, is provided with the 1/2 step-down circuit 6, 7 in order to obtain a 7-level voltage, when the desired voltage is 5 level, it may be omitted 1/2 down circuit 6 .
【0073】 [0073]
以上の構成の本実施例によれば、以下に述べる理由により、4ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。 According to this embodiment having the above structure, for the following reasons, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method.
【0074】 [0074]
第一の理由は、パネルの充放電電流による消費電力が究極的にまで低減するからである。 The first reason is that the power consumption due to charge and discharge current of the panel because reduced to ultimately. パネル電流の大部分を占める充放電電流、即ちX電極と非選択状態のY電極との間で流れる充放電電流について考える。 Discharge current which accounts for most of the panel current, i.e. consider the charge and discharge current flowing between the X electrode and the Y electrode of the non-selected state. X電極の電圧V3、−V3、V2、−V2と、Y電極の電圧VCとの間で流れる充放電電流を各々IP3、IM3、IP2、IM2とする。 The voltage of the X electrode V3, -V3, V2, and -V2, respectively charge and discharge current flowing between the voltage VC of the Y electrodes IP3, IM3, IP2, and IM2. するとIP3による消費電力はVcc×IP3となる。 Then, power consumption due to IP3 becomes Vcc × IP3. またチャージ・ポンプ回路は極めて高効率であるから、IM3による消費電力もほぼVcc×IM3となり、IP2、IM2による消費電力も各々ほぼ(1/2)×Vcc×IP2、(1/2)×Vcc×IM2となる。 Further since the charge pump circuit is extremely high efficiency, power consumption approximately Vcc × IM3 next by IM3, IP2, power consumption by the IM2 also each approximately (1/2) × Vcc × IP2, (1/2) × Vcc × the IM2. 一方、図49の背景例では、高電圧をVEEとすると、これら各電流による消費電力はVEE×IP3、VEE×IM3、VEE×IP2、VEE×IM2となる。 On the other hand, in the background example of Fig. 49, when the high voltage is VEE, the power consumption by each of these currents is the VEE × IP3, VEE × IM3, VEE × IP2, VEE × IM2. VEEは25V程度であり、Vccは3.3V程度であるから、IP3、IM3による消費電力は背景例の1/7以下となり、IP2、IM2による消費電力は1/14以下となる。 VEE is about 25V, Vcc is because it is about 3.3V, the power consumption due to IP3, IM3 becomes less 1/7 background example, the power consumption due to IP2, IM2 becomes 1/14 or less.
【0075】 [0075]
次に、X電極と選択状態のY電極との間で流れる充放電電流について考える。 Next, consider the charge and discharge current flowing between the Y electrode of the selected state and X electrodes. Y電極の電圧VH、VLとX電極との間で流れる充放電電流を各々IVH、IVLとする。 The voltage of the Y electrode VH, the charge and discharge current flowing between the VL and the X electrode, respectively IVH, and IVL. すると、やはり、チャージ・ポンプ回路の高効率性から、IVH、IVLによる消費電力は各々ほぼ5×Vcc×IVH、5×Vcc×IVLとなり、背景例の消費電力よりも小さくなる。 Then, again, a high efficiency of the charge pump circuit, IVH, power consumption by IVL each approximately 5 × Vcc × IVH, 5 × Vcc × IVL, and becomes smaller than the power consumption of the prior-art example.
【0076】 [0076]
第二の理由は高速で動作し消費電流の大きいXドライバのロジック部での消費電力が低減するからである。 The second reason is because power consumption in the logic portion of the large X driver supply current to operate at a high speed is reduced. 前述したように、背景例の電源回路では、Xドライバのロジック部での消費電流が高電圧VEEから供給されているため、消費電力がVEE×消費電流となる。 As described above, in the power supply circuit of the background example, since the current consumption in the logic portion of the X driver is supplied from the high voltage VEE, power consumption is VEE × current consumption. これに対して、本実施例では消費電力がVcc×消費電流となり、背景例の1/7以下となる。 In contrast, the power consumption becomes Vcc × current consumption in the present embodiment, the following 1/7 of the background example.
【0077】 [0077]
第三の理由は高電圧VEEを形成する昇圧回路の消費電力が小さいからである。 The third reason is because the power consumption of the booster circuit for forming a high voltage VEE is small. 一般に、チャージ・ポンプ式の昇圧回路は昇圧能力が小さく、大きな電流を取り出すと出力電圧が低下してしまう。 In general, the booster circuit of the charge pump has a small boost capacity, the output voltage taken out a large current is reduced. 背景例の電源回路で駆動する液晶表示装置では、高電圧系の電流が大きいため、VEEを形成するのにチャージ・ポンプ式の昇圧回路では能力不足である。 In the liquid crystal display device driven by the power supply circuit of the background example, since the current of the high voltage system is large, it is insufficient capacity in the booster circuit of the charge pump to form a VEE. 従って背景例では、コイルに流す電流を断続する時に発生する高電圧を整流して高電圧VEEを形成するスイッチング・レギュレータ方式のDC−DCコンバータが用いられる。 The thus-art example, DC-DC converter of a switching regulator system for forming a high voltage VEE by rectifying the high voltage generated when intermittent current flowing through the coil is used. スイッチング・レギュレータ方式のDC−DCコンバータの効率は5V入力のもので通常80%程度、3.3V入力のものでは60%程度と極めて低い。 Switching · DC-DC converter efficiency regulator system is usually about 80% that of the 5V input, intended for 3.3V input low as about 60%. このため、VEEを形成する昇圧回路まで含めると、背景例の電源回路で駆動する液晶表示装置の消費電力は大変大きい。 Therefore, the inclusion to the booster circuit to form a VEE, power consumption of the liquid crystal display device driven by the power supply circuit of the background example is very large. これに対し本実施例の電源回路で駆動する液晶表示装置は高電圧系の電流が小さい。 In contrast liquid crystal display device driven by the power supply circuit of this embodiment, the current of the high voltage system is small. 従って、高電圧VEEは、出力能力は小さいが高効率のチャージ・ポンプ式昇圧回路で供給でき、VEEを形成する昇圧回路まで含めた消費電力を大きく低減できる。 Therefore, the high voltage VEE, the output capacity is small can be supplied by the charge pump type booster circuit of high efficiency can greatly reduce the power consumption, including to boost circuit forming the VEE.
【0078】 [0078]
以上が本実施例の電源回路により液晶表示装置の低消費電力化が可能となる理由である。 This is the reason why it is possible to lower power consumption of the liquid crystal display device by the power supply circuit of this embodiment. 実際に図1の方式の電源回路でドット数が640×480、ドットピッチが0.2mmの2画面駆動の液晶表示装置を駆動してみたところ、典型的な消費電力が12mW程度という期待通りの値であった。 Indeed the number of dots is 640 × 480 in the power supply circuit scheme of FIG. 1, where the dot pitch is tried to drive the liquid crystal display device 2 display driving of 0.2 mm, a typical power consumption of expected as about 12mW It had a value.
【0079】 [0079]
なお本実施例の電源回路をIC化する場合、VLの形成は、前述したバイポーラ・トランジスタによる回路を外付けする方式ではなく、オペアンプ形式のレギュレータをICに内蔵させることでも可能である。 In the case of an IC power supply circuit of the present embodiment, formation of the VL is not a method of connecting an external circuit by bipolar transistors as described above, it is possible also be incorporated a regulator operational amplifier format IC. また、ICの耐圧を下げるために、VH形成用の2倍昇圧回路4を構成する素子のうち、VH−GNDをスイッチングするトランジスタを外付けとし、それ以外を1チップにまとめることも実用的な手段である。 Further, in order to lower the breakdown voltage of the IC, among the elements constituting the double boosting circuit 4 for VH form, a transistor for switching the VH-GND and external, it is also practical to combine otherwise on one chip it is a means.
【0080】 [0080]
本実施例の電源回路では、その構成のほとんどをチャージ・ポンプ回路で形成しているため、コンデンサを多く必要とする印象を与える。 In the power supply circuit of this embodiment, since the forms most of its configuration at the charge pump circuit, it gives the impression that many require a capacitor. しかしながら実際には、チャージ・ポンプ回路に含まれるバックアップ・コンデンサの一部を省略したり、0.1μF程度の小さな容量値のもので済ませることが可能である。 In practice, however, omitting some of the backup capacitors included in the charge pump circuit, it is possible to dispense with one of the small capacitance value of about 0.1ĩF. これは、液晶パネル自体が持つ容量が、バックアップ・コンデンサとして働くためと考えられる。 This capacitance of the liquid crystal panel itself is considered to serve as a backup capacitor.
【0081】 [0081]
〔実施例2〕 Example 2
実施例2は、図1のクロック形成回路1に関する実施例であり、図4にその構成の一例を、図5にその動作を説明するためのタイミングチャートを示す。 Example 2 is an embodiment relating to a clock generation circuit 1 of FIG. 1, an example of a configuration in FIG. 4 is a timing chart for explaining the operation in Fig. この回路全体はVcc−GND系で動作する。 The entire circuit operates at Vcc-GND line. また基本クロック信号として、水平走査期間(1H)毎に発生するパルスを含むラッチパルスLPを使用する。 Also as a basic clock signal, using a latch pulse LP comprising a pulse generated every horizontal scanning period (1H). Dタイプ・フリップフロップDFは、/Q出力が書き込みデータ入力Dに接続されており、これによりLPの立ち上がりエッジでトグル動作をする。 D-type flip-flop DF is, / Q output is connected to a write data input D, thereby toggling the rising edge of LP. ノア回路Nor1、Nor2は、2相のクロック信号A、Bを形成するためのものであり、インバータ回路Inv1、Inv2、Inv3は、各々、A、B、/Doffの逆相の信号/A、/B、Doffを形成するためのものである。 NOR circuit Nor1, NOR2 is the 2-phase clock signals A, is used to form a B, inverter circuits Inv1, Inv2, Inv3, respectively, A, B, / Doff reverse phase signal / A, / B, and intended to form the Doff.
【0082】 [0082]
(1)パルス状クロック本実施例では、周期的に発生するパルス(図5のP1、P2等)を含むパルス状クロックLPにより生成されたクロックに基づき、チャージ・ポンプ回路(図1の負方向6倍昇圧回路2等)にチャージ・ポンプ動作を行わせている。 (1) pulsed clock in this embodiment, based on periodically generated pulse clock generated by the pulse-shaped clock LP containing (P1, P2, etc. of FIG. 5), the charge pump circuit (the negative direction in FIG. 1 and to perform the charge pump operation in sextuple boosting circuit 2 or the like). そしてチャージ・ポンプ回路が含むポンピング・コンデンサの充電、及びポンピングコンデンサによるバックアップ・コンデンサの充電を、パルス状クロックLPのパルスの発生期間において停止させている。 The charging of the pumping capacitor charge pump circuit includes, and charging of a backup capacitor by the pumping capacitor, and is stopped at the generation period of the pulse of the pulsed clock LP. 即ち、図5のTpに示すように、LPのパルスの発生期間(LPがハイレベルの期間)は、信号Aも信号Bもロウレベルになるようにしている。 That is, as shown in Tp in FIG. 5, the generation period of the pulse of LP (LP period of high level), the signal A is also the signal B is also set to be a low level. 信号A、Bがロウレベルになると、チャージ・ポンプ回路を形成するスイッチ群(トランジスタ群)は全てオフになり、これにより、遷移タイミングでの電荷の逃げを防止できる。 When the signal A, B goes low, the switch group to form a charge pump circuit (transistor group) are all turned off, thereby, possible to prevent the escape of charge at the transition timing.
【0083】 [0083]
但し、この遷移タイミングでのスイッチ群のオフ時間が長すぎると(Tpの期間が長すぎると)、逆にポンピング・コンデンサ、バックアップ・コンデンサを充電する時間が短くなるため、必要な電圧が得られなくなる。 However, (when the period Tp is too long) and the off time of the switches in the transition timing is too long, since the reverse the pumping capacitor, the time to charge the backup capacitor becomes shorter, the required voltage is obtained no. LPは、パルス幅が通常100ns〜300ns程度、周期が数十μs〜100μs程度のパルス状クロックであるため、この回路の基本クロックとして好都合である。 LP, since the pulse width is usually about 100Ns~300ns, period is pulsed clock several tens Myuesu~100myuesu, is advantageous as a basic clock for the circuit. また、パネルの充放電は1水平走査(1H)周期で起こるため、LPを用いて1H周期でパネルの駆動電圧を充電することは理に合っている。 Furthermore, since the place in charging and discharging the one horizontal scanning (1H) period of the panel, to charge the driving voltage of the panel 1H period using the LP it goes with sense. LPを入力とせず、CR発振回路等で基本クロックを内部発生することも可能ではあるが、ドライバICに入力されるラッチパルスを、本電源回路の基本クロックにも転用する方が回路が簡単となり好ましい。 Without enter LP, although it is possible to internally generate a basic clock CR oscillation circuit or the like, a latch pulse is input to the driver IC, who diverted to the basic clock of the power supply circuit circuit is simplified preferable.
【0084】 [0084]
なお本実施例で使用するパルス状クロックは、Xドライバ用のラッチパルスであるLPに限らず、例えばYドライバ用のシフトクロックYSCL等を用いてもよい。 Note pulsed clock used in the present embodiment is not limited to a latch pulse for the X driver LP, for example, may be used shift clock YSCL for Y-driver. またパルス状クロックを用いない場合には、スイッチ群をオフさせる期間Tpを、ディレイ回路等を利用して作り出せばよい。 In the case of not using the pulsed clock period Tp to turn off the switches, it may be able to create using a delay circuit or the like.
【0085】 [0085]
(2)クロックの停止機能また本実施例では、表示オフ制御信号/Doffがロウレベルに間は、信号Aも信号Bもロウレベルにして、チャージ・ポンプ回路の動作が停止するようにしている。 The stop function also this example (2) clocks, while the low level display-off control signal / Doff, signal A also signal B be set to the low level, the operation of the charge pump circuit is to stop. 即ち電源回路に、チャージ・ポンプ回路に与えるクロックを停止する機能を持たせている。 That is, the power supply circuit, and have a function of stopping the clock to be supplied to the charge pump circuit. この機能を付加することで、表示オフ制御時の電源回路の消費電力をほぼ零にできる。 By adding this function, the power consumption of the power supply circuit during the display-off control to substantially zero. また、選択電圧の出力が同時に停止するため、Yドライバに表示オフ制御機能が無いものを用いても、液晶表示装置全体として表示オフ制御機能を持たせることが可能となる。 Further, since the output of the selection voltage is stopped at the same time, also be used as there is no display-off control function Y driver, it is possible to provide a display-off control function as the entire liquid crystal display device. なお、図4の例では電源回路をIC化した時のテスト容易性を考慮し、DFにリセットをかけることによってクロックの発生を停止し、チャージ・ポンプ回路の動作を停止している。 In the example of FIG. 4 considering testability when the power circuit turned into IC, stops generation of the clock by applying a reset to DF, and stops the operation of the charge pump circuit. しかしながら、LPと/Doffを所与のAND回路に入力し、得られた信号を新たな基本クロックとするという方法を用いても、チャージ・ポンプ回路の動作を停止することは可能である。 However, type the LP and / Doff a given AND circuit, even using the method of the obtained signal as a new basic clock, it is possible to stop the operation of the charge pump circuit.
【0086】 [0086]
〔実施例3〕 Example 3
実施例3は、図1の負方向6倍昇圧回路2、2倍昇圧回路4等のチャージ・ポンプ回路に関する実施例である。 Example 3 is an embodiment relating to the charge pump circuit 4 such negative sextuple boosting circuit 2 and 2 times boosting circuit of FIG.
【0087】 [0087]
(1)基本概念図6はチャージ・ポンプ回路の最も基本となる概念図である。 (1) Basic Concept FIG. 6 is a conceptual diagram most made basic charge pump circuit. 図6においてSWaとSWbは連動スイッチであり、一方がA側に倒れている間は他方もA側に倒れている。 SWa and SWb in Fig. 6 is a interlock switch, one lying on the other also A side while lying on the A side. また図6ではSWa、SWbを機械的なスイッチで表したが、実際にはスイッチSWa、SWbは、A側との導通・遮断を制御するMOSトランジスタと、B側との導通・遮断を制御するMOSトランジスタの通常2つのトランジスタにより構成できる。 In FIG. 6 SWa, although expressed in a mechanical switch SWb, actually switches SWa, SWb includes a MOS transistor for controlling the conduction and interruption of the A side, controlling the conduction and interruption of the B-side it usually comprises two transistors of the MOS transistor.
【0088】 [0088]
SWa、SWbがA側に切り替わっている間は、ポンピング・コンデンサCpはVb−Vaの電圧で充電される。 SWa, while SWb are switched to the A side, the pumping capacitor Cp is charged with a voltage of Vb-Va. 次いでSWa、SWbがB側に切り替わると、Cpに充電された電荷がバックアップ・コンデンサCbに転送される。 Then SWa, the SWb is switched to the B side, the charge stored in Cp is transferred to a backup capacitor Cb. このスイッチング動作を繰り返すことにより、Cbに加わっている電圧、すなわち、Ve−Vd間の電圧はVb−Va間の電圧とほぼ等しい値に近づく。 By repeating this switching operation, the voltage being applied to the Cb, i.e., the voltage between Ve-Vd approaches a value substantially equal to the voltage between Vb-Va. この時、Vdがある定まった電圧である場合には、VdよりVb−Vaだけ高い電圧がVeに発生する。 At this time, when it is stated voltage is Vd, the voltage higher by Vb-Va than Vd occurs Ve. 逆に、Veがある定まった電圧である場合には、VeよりVb−Vaだけ低い電圧がVdに発生する。 Conversely, when it is stated voltage is Ve, the voltage lower by Vb-Va than Ve is generated in Vd. 以上がチャージ・ポンプ回路の基本動作である。 The above is the basic operation of the charge pump circuit. 次に述べるように、Va、Vb、Vd、Veをどこに接続するかによって、この回路が昇圧回路として機能したり、降圧回路として機能したりする。 As described next, Va, Vb, Vd, by where you connect Ve, the circuit or function as a step-up circuit, or functions as a step-down circuit.
【0089】 [0089]
(2)2倍昇圧図7は、図6においてVdをVbに結線したもので、2倍昇圧用チャージ・ポンプ回路の概念図となる。 (2) double boosting Figure 7, the Vd in FIG. 6 in which were connected to Vb, a conceptual diagram of a double boosting charge pump circuit. つまり、上述した理由により、SWaとSWbが連動スイッチング動作を繰り返すことでVe−Vd=Ve−Vb=Vb−Vaとなるから、Ve−Va=(Ve−Vb)+(Vb−Va)=2×(Vb−Va)が成立する。 That is, for the reasons described above, since SWa and SWb becomes Ve-Vd = Ve-Vb = Vb-Va By repeating interlocking switching operation, Ve-Va = (Ve-Vb) + (Vb-Va) = 2 × (Vb-Va) is satisfied. すなわち、Vaを電位の基準レベル(0V)とするとVe=2×Vbとなり、VeはVbを2倍昇圧した電圧となる。 That is, when the reference level of the potential Va (0V) Ve = 2 × Vb becomes, Ve is a voltage obtained by boosting doubled Vb.
【0090】 [0090]
(3)負方向2倍昇圧図8は、図6においてVeをVaに結線したもので、負方向2倍昇圧用チャージ・ポンプ回路の概念図となる。 (3) the negative-direction double boosting Figure 8, the Ve 6 in which were connected to Va, a conceptual diagram of the negative-direction double boosting charge pump circuit. SWaとSWbが連動スイッチング動作を繰り返すことでVe−Vd=Va−Vd=Vb−Vaとなるから、Vb−Vd=(Vb−Va)+(Va−Vd)=2×(Vb−Va)が成立する。 Since SWa and SWb becomes Ve-Vd = Va-Vd = Vb-Va By repeating interlocking switching operation, Vb-Vd = (Vb-Va) + (Va-Vd) = 2 × (Vb-Va) is To establish. すなわちVbを電位の基準レベル(0V)とするとVd=2×Vaとなり、VdはVaを負方向へ2倍昇圧した電圧となる。 I.e. the reference level potential Vb (0V) Vd = 2 × Va becomes, Vd is the voltage boosted 2 times Va in the negative direction.
【0091】 [0091]
(4)1/2降圧図9は、図8において入力電圧をVb−VaからVb−Vdに変更したものであり、1/2降圧用チャージ・ポンプ回路の概念図である。 (4) 1/2 buck 9 is for the input voltage was changed from Vb-Va to Vb-Vd in FIG. 8 is a conceptual diagram of 1/2 step-down charge pump circuit. Veが出力電圧であり、Veにつながる負荷が消費する電流はバックアップ・コンデンサCbから供給される。 Ve is an output voltage, current consumed by the load connected to Ve is supplied from the backup capacitor Cb. まず、SWa、SWbがB側と導通している時はCpとCbとは並列接続になるから、このCp、Cbに加わっている電圧は等しい。 First, SWa, because put in parallel and the Cp and Cb when SWb is conducting the B side, the Cp, the voltage being applied to the Cb are equal. 次にSWa、SWbがA側に切り変わると、直列接続となったCp、Cbが、入力電圧Vb−Vd間に入る形となり、Cp、Cbに加わる電圧は入力電圧の半分となる。 Next SWa, the SWb is switched to the A side, Cp was connected in series, Cb becomes a form that enters between the input voltage Vb-Vd, Cp, the voltage applied to Cb is half of the input voltage. 次いで再びSWa、SWbがB側に切り変わると、CpとCbは並列接続になるから、Cpに蓄えられていた電荷がCbに供給され、Cpに加わる電圧とCbに加わる電圧が等しくなる。 Then again SWa, the SWb is switched to the B side, since the Cp and Cb become connected in parallel, the charge stored in Cp is supplied to Cb, the voltage is equal applied voltage and Cb applied to Cp. 従って、Cp、Cbに蓄えることのできる電荷が、Veの負荷電流により持ち去られる電荷に比べて充分に大きければ、SWaとSWbが連動スイッチング動作を繰り返すことで、Veには、入力電圧の1/2に近い出力電圧が発生することになる。 Therefore, Cp, charge that can be stored in Cb is, if sufficiently large compared to the charge carried off by the load current of Ve, that SWa and SWb are repeated interlock switching operation, the Ve, the input voltage 1 / output voltage will occur close to 2.
【0092】 [0092]
(5)負方向6倍昇圧図10は、負方向6倍昇圧用チャージ・ポンプ回路の一例を示す概念図であり、図11(A)、図11(B)は、各々、SWa1〜SWa3及びSWb1〜SWb3がA側、B側に切り替わっている時の接続関係図である。 (5) negative direction sextuple boosting Figure 10 is a conceptual diagram showing an example of negative 6 times boosting charge pump circuit, FIG. 11 (A), the FIG. 11 (B) respectively, SWa1~SWa3 and SWb1~SWb3 is connected relationship diagram when switched a side, the B side. SWa1〜SWa3及びSWb1〜SWb3は連動スイッチであり、Cp1〜Cp3はポンピング・コンデンサ、Cb1とCb23はバックアップ・コンデンサである。 SWa1~SWa3 and SWb1~SWb3 is an interlock switch, Cp1~Cp3 pumping capacitor, Cb1 and Cb23 is a backup capacitor.
【0093】 [0093]
前述した負方向2倍昇圧回路と同じ動作により、−V3Bには、Vccを基準としてGNDを負方向へ2倍昇圧した電圧である−2×(Vcc−GND)が発生する。 The same operation as the negative-direction double boosting circuit described above, the -V3B, -2 × a voltage boosted 2 times GND to the negative direction relative to the Vcc (Vcc-GND) is generated. 全スイッチがA側に切り替わっている場合は、図11(A)に示すように、Cp2とCp3は並列接続となるため、Cp2、Cp3は、各々、ほぼ2×(Vcc−GND)の電圧で充電されることになる。 If all switches are switched to the A side, as shown in FIG. 11 (A), since Cp2 and Cp3 is connected in parallel, Cp2, Cp3, respectively, at a voltage of approximately 2 × (Vcc-GND) It will be charged.
【0094】 [0094]
次に全スイッチがB側に切り変わると、図11(B)に示すように、直列接続されたCp2、Cp3が、Cb23に並列接続される。 Now all the switches are switched to the B side, as shown in FIG. 11 (B), Cp2 are connected in series, Cp3 are connected in parallel to Cb23. Cp2、Cp3は、前述のように2×(Vcc−GND)で充電されている。 Cp2, Cp3 is charged by 2 × (Vcc-GND) as described above. 従って、−V3B、VEE間には4×(Vcc−GND)の電圧が発生し、この電圧でCb23が充電される。 Therefore, -V3B, generated voltage of 4 × (Vcc-GND) is between VEE, Cb23 is charged by this voltage. 以上の理由から、全スイッチが連動スイッチング動作を繰り返すことで、VEEには、Vccを基準にGNDを負方向へ6倍昇圧した電圧、即ちVcc−6×(Vcc−GND)が発生する。 For the above reasons, that all switches are repeated interlock switching operation, the VEE, voltage boosted 6 times GND to the negative direction relative to Vcc, i.e. Vcc-6 × (Vcc-GND) is generated. 例えばVcc=3Vの場合には、−V3Bには−3V、VEEには−15Vの電圧が発生する。 For example, in the case of Vcc = 3V is the -V3B -3 V, the VEE voltage of -15V is generated.
【0095】 [0095]
図12は、負方向6倍昇圧用チャージ・ポンプ回路の他の例を示す概念図であり、図13(A)、図13(B)は、各々、SWa1〜SWa3及びSWb1、SWb23がA側、B側に切り替わっている時の接続関係図である。 Figure 12 is a conceptual diagram showing another example of the negative 6 times boosting charge pump circuit, FIG. 13 (A), the FIG. 13 (B) respectively, SWa1~SWa3 and SWb1, SWb23 the A side a connection relationship diagram when switched to the B side. Cp1〜Cp3はポンピング・コンデンサ、Cb1〜Cb3はバックアップ・コンデンサである。 Cp1~Cp3 pumping capacitor, is Cb1~Cb3 is a backup capacitor.
【0096】 [0096]
図10の回路と同様に、−V3Bには、Vccを基準にGNDを負方向へ2倍昇圧した電圧である−2×(Vcc−GND)が発生する。 As with the circuit of FIG. 10, the -V3B, -2 × a voltage boosted 2 times GND to the negative direction relative to Vcc (Vcc-GND) is generated. 全スイッチがA側に切り替わっている時は、図13(A)に示すように、Cp2は、ほぼ2×(Vcc−GND)の電圧で充電される。 When all switches are switched to the A side, as shown in FIG. 13 (A), Cp2 is charged at approximately 2 voltage × (Vcc-GND). また図12に示すようにCp2、Cb2、SWb23、SWa2から成る回路は、Cp1、Cb1、SWb1、SWa1から成る回路と同様に、負方向2倍昇圧回路となっている。 The circuit consisting of Cp2, Cb2, SWb23, SWa2 as shown in FIG. 12, similarly to the circuit consisting of Cp1, Cb1, SWb1, SWa1, is a negative-direction double boosting circuit. 従ってCb2も、2×(Vcc−GND)の電圧で充電され、VEMには、−4×(Vcc−GND)の電圧が発生する。 Therefore Cb2 is also charged at a voltage of 2 × (Vcc-GND), the VEM, voltage -4 × (Vcc-GND) is generated. これによりCp3は、4×(Vcc−GND)の電圧で充電されることになる。 Thus Cp3 will be charged at a voltage of 4 × (Vcc-GND).
【0097】 [0097]
次に全スイッチがB側に切り替わると、図13(B)に示すように、−V3BとVEEとの間にCP3が挿入される接続関係になる。 Now all switches are switched to the B side, as shown in FIG. 13 (B), comprising a connection relationship CP3 is inserted between the -V3B and VEE. −V3Bの電圧は−2×(Vcc−GND)であり、Cp3は4×(Vcc−GND)の電圧で充電されている。 Voltage -V3B is -2 × (Vcc-GND), Cp3 is charged at a voltage of 4 × (Vcc-GND). 従ってVEEには結局、Vccを基準にGNDを負方向へ6倍昇圧した電圧、即ちVcc−6×(Vcc−GND)の電圧が発生する。 And thus ultimately to VEE, the voltage obtained by boosting 6 times GND to the negative direction relative to Vcc, i.e., the voltage of Vcc-6 × (Vcc-GND) is generated.
【0098】 [0098]
図10の回路は図12の回路と異なり、−V3BとVEEとの中間の安定した電圧であるVEMが不要であるため、図12の回路よりも必要なコンデンサの数が1つ少なくてよいという利点がある。 Circuit of Figure 10 is different from the circuit of FIG. 12, that since VEM is an intermediate stabilized voltage between -V3B and VEE is not necessary, may be less one the number of required capacitors than the circuit of Figure 12 there is an advantage. 一方、図12の回路は、Cp2及びCp3の+電極につながるスイッチが共用となるため、図10の回路よりも必要なスイッチの数が1つ(トランジスタ数としては2つ)少なくてよいという利点がある。 On the other hand, the circuit of Figure 12, since the switch connected to the + electrode of Cp2 and Cp3 is shared, one the number of switches required than the circuit of FIG. 10 (two as the number of transistors) less advantage that there is. 更に、中間電圧VEMを形成することで図10の回路よりもトランジスタのドレイン耐圧が低くてもよくなり、トランジスタのサイズを小さくできるという利点もある。 Furthermore, it may be lower drain breakdown voltage of the transistor than the circuit of Figure 10 by forming the intermediate voltage VEM, there is also the advantage of reducing the size of the transistor.
【0099】 [0099]
(6)3/2倍昇圧図14(A)、図14(B)は、3/2倍昇圧用チャージ・ポンプ回路の概念図である。 (6) 3/2 boosting view 14 (A), FIG. 14 (B) is a conceptual diagram of a 3/2-fold boosting charge pump circuit. CpH、CpLはポンピング・コンデンサであり、Cbはバックアップ・コンデンサである。 CpH, CpL is a pumping capacitor, Cb is a backup capacitor. 図14(A)、14(B)に示すように、この回路では、CpH、CpL、Cbが直列接続になっている状態と、Cb、CpH、CpLが並列接続になっている状態とが交互に繰り返される。 FIG. 14 (A), the as shown in 14 (B), in this circuit, CpH, CpL, and a state in which Cb is in series connection, Cb, CpH, alternating between a state in which CpL is in parallel connection It is repeated. CpH、CpLに加わっている電圧を各々VcpH、VcpLと表すと、図14(B)でCpHとCpLが並列接続になっていることから、VcpH=VcpLとなる。 CpH, VcpH each voltage being applied to the CpL, expressed as VCPL, since CpH and CpL is in parallel connection with FIG. 14 (B), the a VcpH = VcpL. また図14(A)のようにCpHとCpLとがVcc−GND間に直列接続となった時、CpHとCpLにはVccの1/2の電圧が充電される。 Also is the CpH and CpL as shown in FIG. 14 (A) when it becomes connected in series between Vcc-GND, the CpH and CpL 1/2 of the voltage of Vcc is charged. その後、図14(B)の接続状態となった時、CpHとCpLに蓄えられていた電荷がCbに供給される。 Thereafter, when it becomes a connection state of FIG. 14 (B), the charge stored in CpH and CpL is supplied to Cb. この動作を何回も繰り返すことにより、Cb、CpH、CpLに加わっている電圧はどれもVccの1/2に近づき、この結果、出力電圧にはVccを3/2倍に昇圧した電圧が発生する。 By repeating this operation many times, Cb, CpH, none of the voltage being applied to the CpL close to half of the Vcc, As a result, the voltage on the output voltage that has been boosted to 3/2 times the Vcc occurs to.
【0100】 [0100]
(7)負方向3/2倍昇圧図15(A)、図15(B)は、負方向3/2倍昇圧用チャージ・ポンプ回路の概念図である。 (7) negative 3/2 boosting view 15 (A), FIG. 15 (B) is a conceptual diagram of a negative 3/2 boosting charge pump circuit. 動作原理は上記の3/2倍昇圧と同様であるため、詳細な説明は省略する。 Since the operation principle is the same as 3/2 boosting above, a detailed description thereof will be omitted. 3/2倍昇圧の場合と同様に、ポンピング・コンデンサCpH及びCpLがバックアップ・コンデンサCbと直列接続になっている図15(A)の状態と、CbとCpHとCpLが並列接続になっている図15(B)の状態とを交互に繰り返すことにより、上記の3/2倍昇圧とは逆方向の昇圧電圧−3/2×Vccを得ることができる。 As in the case of 3/2 times boosting, and the state of FIG. 15 (A) which pumping capacitors CpH and CpL is in backup capacitor Cb connected in series, Cb and CpH and CpL is in parallel connection by repeating 15 and a state of (B) alternately, the 3/2 boosting the can obtain a boosted voltage -3 / 2 × Vcc reverse. 液晶表示装置のドライバICには、ロジック電圧と、そのロジック電圧よりも負側の電圧とを必要とすることがよくあり、そうした液晶表示装置にこの回路を応用することにより、液晶表示装置の低消費電力化が可能となる。 The driver IC of the liquid crystal display device, and a logic voltage, often require a voltage of the negative side of that logic voltage, to such a liquid crystal display device by applying the circuit, the liquid crystal display device low power consumption is possible.
【0101】 [0101]
(8)2/3倍降圧図16(A)、図16(B)は、2/3倍降圧用チャージ・ポンプ回路の概念図である。 (8) 2/3 step-down view 16 (A), FIG. 16 (B) is a conceptual diagram of a two / three-fold step-down charge pump circuit. この回路においても、ポンピング・コンデンサCpH及びCpLがバックアップ・コンデンサCbと直列接続になっている図16(A)の状態と、CbとCpHとCpLが並列接続になっている図16(B)の状態とを交互に繰り返す。 Also in this circuit, FIG. 16 and the state of FIG. 16 the pumping capacitors CpH and CpL is in backup capacitor Cb connected in series (A), the Cb and CpH and CpL is in parallel connection (B) repeating the state alternately. Cb、CpH、CpLに加わっている電圧は図16(B)では並列接続になることから全て同一となり、図16(A)のように直列接続となった時、CbとCpHとCpLにはそれぞれVccのほぼ1/3の電圧が充電される。 Cb, CpH, voltages are applied to CpL are all become the same from becoming FIG 16 (B) in parallel connection, when a series connection as in FIG. 16 (A), each of the Cb and CpH and CpL approximately the voltage of 1/3 of Vcc is charged. この動作を何回も繰り返すことにより、Cb、CpH、CpLに加わっている電圧はどれもVccの約1/3に近づき、この結果、出力にはVccより(1/3)×Vccだけ低い電圧、すなわち、Vccを2/3倍に降圧した電圧が発生する。 By repeating this operation many times, Cb, CpH, Any voltage being applied to the CpL close to about 1/3 of Vcc, as a result, (1/3) than Vcc the output × Vcc voltage lower than , i.e., the voltage obtained by stepping down the Vcc to 2/3 times is generated.
【0102】 [0102]
(9)負方向2/3倍降圧図17(A)、図17(B)は、負方向2/3倍降圧用チャージ・ポンプ回路の概念図である。 (9) negative 2/3 step-down view 17 (A), FIG. 17 (B) is a conceptual diagram of the negative direction 2/3 step-down charge pump circuit. 動作原理は上記の2/3倍降圧と同様であるため、詳細な説明は省略する。 Since the operation principle is the same as the 2/3 step-down described above, a detailed description thereof will be omitted. 2/3倍降圧の場合と同様に、CpH及びCpLがバックアップ・コンデンサCbと直列接続になっている図17(A)の状態と、CbとCpHとCpLが並列接続になっている図17(B)の状態とを交互に繰り返すことにより、2/3倍降圧の場合とは逆方向の降圧電圧−2/3×Vccを得ることができる。 As with the 2/3 step-down, and the state shown in FIG. 17 (A) to CpH and CpL is in backup capacitor Cb connected in series, FIG Cb and CpH and CpL is in parallel connection 17 ( by repeating the state of B) alternately, the case of 2/3-fold step-down can be obtained reverse of the step-down voltage -2 / 3 × Vcc.
【0103】 [0103]
(10)チャージ・ポンプ回路の具体例図18に、図8に示す負方向2倍昇圧用チャージ・ポンプ回路の基本部分を、個別部品で構成した場合(ディスクリートで構成した場合)の例を示す。 Specific Example Figure 18 (10) charge pump, showing an example of the basic portion of the negative-direction double boosting charge pump circuit shown in FIG. 8, in the case of a configuration using discrete components (in the case of a configuration using discrete) . Vxを入力電圧、Vyを出力電圧とし、Vx>0とする。 Input voltage Vx, the output voltage Vy, and Vx> 0. タイミングT1(図19参照)でPMOSトランジスタのTrp1とTrp2はオンし、ポンピング・コンデンサCpをVx−GNDの電圧で充電する。 Timing T1 Trp1 and Trp2 of PMOS transistors (see FIG. 19) is turned on to charge the pumping capacitor Cp with a voltage of Vx-GND. この時N−MOSトランジスタのTrn1とTrn2はオフしている。 Trn1 and Trn2 of this time N-MOS transistor is turned off. 次のタイミングT2ではTrp1とTrp2をオフさせるとともにTrn1とTrn2をオンさせて、ポンピング・コンデンサCpに充電されていた電荷をバックアップ・コンデンサCbに移す。 It turns on the Trn1 and Trn2 with turning off the next in timing T2 Trp1 and Trp2, transfer the electric charge stored in the pumping capacitor Cp to the backup capacitor Cb. 図18のようにTrn1のソース電極をGNDに接続しておけば、上記タイミングT1、T2の動作を交互に繰り返すことにより、出力VyにはGNDに対してVxと対称な電圧が発生する。 If connected to GND source electrode of Trn1 as shown in Figure 18, by alternately repeating the operation of the timing T1, T2, Vx and symmetrical voltage occurs for GND in the output Vy.
【0104】 [0104]
図18においてトランジスタのゲートに入る信号/A1、/A2、B、B2は、例えば図19に示すような位相と電圧の信号である。 Signals / A1, / A2, B, B2 enters the gate of the transistor 18 is, for example, a phase and the voltage signal as shown in FIG. 19. これらの信号のレベルがVCとGNDの間でない場合には、信号をレベルシフトする手段が必要となる。 In the case the level of these signals are not between VC and GND, it means for shifting the level of the signal is required. 個別部品を用いる場合の簡単なレベルシフト方法は図20(A)、図20(B)のようにカップリング・コンデンサCsとダイオードDを利用する方法である。 Simple level shifting method when using discrete components Figure 20 (A), a method of utilizing a coupling capacitor Cs and a diode D as shown in FIG. 20 (B). カップリング・コンデンサCsの容量は470pF程度あればよい。 Capacity of the coupling capacitor Cs may if about 470pF. 図20(A)の接続により、信号/Aと同位相、同振幅であり、且つPMOSトランジスタTrpをオン/オフできるゲート信号/Axを得ることができる。 The connections shown 20 (A), the signal / A and in phase, it has the same amplitude, and it is possible to obtain a gate signal / Ax which a PMOS transistor Trp can be turned on / off. また図20(B)の接続により、信号Bと同位相、同振幅であり、且つNMOSトランジスタTrnをオン/オフできるゲート信号Bxを得ることができる。 Also the connection of FIG. 20 (B), the a signal B in phase, same amplitude, and can be an NMOS transistor Trn get on / off can be gated signal Bx. Rpは数MΩの抵抗で、ダイオードのリーク電流を補償しゲート信号の電圧を安定化する働きをしている。 Rp is a resistor of several M.OMEGA., Which serves to stabilize the voltage of the gate signal to compensate for leakage current of the diode.
【0105】 [0105]
以上は個別部品を用いてチャージ・ポンプ回路を構成する場合について述べた。 Above it has dealt with the case constituting the charge pump circuit using discrete components. これに対してチャージ・ポンプ回路をモノリシックIC化する場合は、チャージ・ポンプ回路のトランジスタ構成やレベルシフト手段には、よりモノリシックIC化に適した公知の構成・手段を採用すればよい。 If you monolithic IC the charge pump circuit contrast, the transistor configuration and level-shifting means of the charge pump circuit may be adopted a known configuration and means suitable for more monolithic IC.
【0106】 [0106]
(11)ダイオードを用いたチャージ・ポンプ回路図21に、スイッチ素子としてトランジスタの代わりにダイオードD1、D2を用いた場合のチャージ・ポンプ回路の構成例を示す。 (11) to the charge pump circuit diagram 21 using a diode, a configuration example of a charge pump circuit when using diodes D1, D2 instead of transistors as a switching element. V1は、安定した入力電圧であり、Vxは、振幅電圧がVpであり駆動能力の高いクロックである。 V1 is a stabilized input voltage, Vx is a high amplitude voltage of is drivability and Vp clock. この回路によれば、ダイオードの順方向電圧を約0.6Vとすれば、出力電圧V2=V1−(クロック振幅電圧Vp−約0.6V)を効率よく発生させることができる。 According to this circuit, if the forward voltage of the diode approximately 0.6V, the output voltage V2 = V1- may be generated (the clock amplitude voltage Vp- about 0.6V) efficiently.
【0107】 [0107]
次に図22のタイミングチャートを用いて動作について説明する。 Next, the operation will be described with reference to the timing chart of FIG 22. なお説明を簡単にするためにダイオードD1、D2の順方向電圧を0Vとする。 Note the forward voltage of the diode D1, D2 in order to simplify the explanation and 0V. 期間Tcにおいては、Vx=Vaであり、またD1が順方向バイアスとなっているためVd=V1となっている。 In the period Tc, a Vx = Va, also D1 has become Vd = V1 because it becomes forward biased. 従って、コンデンサCpは、V1−Vaの電圧で充電される。 Thus, the capacitor Cp is charged with a voltage of V1-Va. 期間Tdになると、Vdのレベルは、Cpに引っ張られ、Vxの電圧降下分であるVpだけ下がる。 Becomes the period Td, the level of Vd is pulled Cp, lowered by Vp is the voltage drop of Vx. これにより、V1→Cb→D2→Cp→Vxのルートで電流が流れ、Cbが充電される。 Thus, a current flows through a route of V1 → Cb → D2 → Cp → Vx, Cb is charged. 以上の期間Tc、Tdでの動作を繰り返すことで、出力電圧V2=V1−Vpを得ることができる。 Or more periods Tc, by repeating the operation at Td, it is possible to obtain an output voltage V2 = V1-Vp.
【0108】 [0108]
なお図23に示すように、図21の回路を2段重ねれば、V3として、V1−2×(Vp−約0.6V)の電圧を得ることができる。 Incidentally, as shown in FIG. 23, if Kasanere two stages of the circuit of Figure 21, as V3, it is possible to obtain a voltage of V1-2 × (Vp- about 0.6V). 同様に3段重なれば、V1−3×(Vp−約0.6V)の電圧を得ることができる。 If they overlap Similarly three stages, it is possible to obtain a voltage of V1-3 × (Vp- about 0.6V).
【0109】 [0109]
以上のように、本発明のチャージ・ポンプ回路としては、トランジスタ等を用いるもののみならず、ダイオードを用いるもの等、種々のものを採用できる。 As described above, the charge pump circuit of the present invention, not only those using transistors or the like, such as those using a diode, a variety of possible adoption.
【0110】 [0110]
〔実施例4〕 Example 4
実施例4は、チャージ・ポンプ回路の出力能力(電流供給能力)を大きくする手法に関する実施例である。 Example 4 is an embodiment relating to method of increasing the output capability of the charge pump circuit (current supply capability). 基本的には、チャージ・ポンプ回路を形成するトランジスタのオン抵抗を低くし、コンデンサの容量値を大きくすれば出力能力を大きくできるが、他の手法による方が効率的な場合もある。 Basically, to lower the on-resistance of the transistor forming the charge pump circuit can increase the output capacity by increasing the capacitance value of the capacitor, but in some cases efficient way by other techniques. その1つの手法として、複数のポンピング・コンデンサを用意し、この複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電する手法が考えられる。 As a one approach, to prepare a plurality of pumping capacitors, method for charging a backup capacitor by the plurality of pumping capacitors alternately contemplated. その他の手法として、LPの周波数を2倍にする回路を追加し、LPの半周期毎にチャージ動作、ポンプ動作をさせるという手法も可能である。 Other techniques, by adding a circuit for doubling the frequency of LP, charge operation every half cycle of the LP, techniques that cause the pumping is possible. 例えば図1における−V3は、−V3につながる回路部分で消費する電流と、−V2につながる回路部分で消費する電流とにより、二重に電圧低下を起こす。 -V3 in Figure 1 for example, the current consumed by the circuit portions connected to -V3, by a current consumed by the circuit portions connected to -V2, causing a voltage drop in duplicate. 従って、−V3を供給するチャージ・ポンプ回路は、上記した種々の手法により出力能力を大きくしておくことが望ましい。 Therefore, the charge pump circuit that supplies -V3, it is desirable to increase the output capacity by various methods described above.
【0111】 [0111]
図24に、複数のポンピング・コンデンサCp1、Cp2を設けて、出力能力を高める回路例を示す。 Figure 24, provided with a plurality of pumping capacitors Cp1, Cp2, shows a circuit example of increasing the output capability. ここでも図18と同様に、個別部品で回路を構成した場合の例を示す。 Again as in FIG. 18 shows an example of a case where the circuit of discrete components.
【0112】 [0112]
信号A、/A、B、/Bは、図4で説明したクロック形成回路により形成した信号であり、Vxは入力電圧である。 Signal A, / A, B, / B is a signal formed by a clock forming circuit described in FIG. 4, Vx is an input voltage. Aがハイレベルである期間をT1、Bがハイレベルである期間をT2とする。 A is the period at the high level is T1, B and the time period is at high level T2. T1の期間はTrn1、Trn2、Trp3、Trp4はオフしており、Trp1とTrp2はオンしている。 Period of T1 is Trn1, Trn2, Trp3, Trp4 is off, Trp1 and Trp2 is turned on. これによりCp1が電圧Vxで充電される。 Thus Cp1 is charged by the voltage Vx. またTrn3とTrn4もオンしているため、前回にCp2に充電されていた電荷がCbへ移る。 The Trn3 and Trn4 because even on, electric charge stored in Cp2 the previous moves to Cb. 次にT2の期間では、Trp1、Trp2、Trn3、Trn4はオフしており、Trp3とTrp4はオンしている。 In the next period of T2, Trp1, Trp2, Trn3, Trn4 is off, Trp3 and Trp4 it is turned on. これによりCp2が電圧Vxで充電される。 Thus Cp2 is charged by the voltage Vx. またTrn1とTrn2もオンしていてため、前回にCp1に充電されていた電荷がCbへ移る。 The Trn1 and Trn2 for also be turned on, electric charge stored in Cp1 to previous moves to Cb. このように2つのチャージ・ポンプコンデンサCp1、Cp2で交互にCbに電荷を供給してやることで、より出力電圧の平滑度が良く出力能力の大きいチャージ・ポンプ回路を実現できる。 By thus'll supplying charge to Cb alternately with two charge pump capacitors Cp1, Cp2, can realize a large charge pump circuit of smoothness is good output capacity of more output voltage.
【0113】 [0113]
なお図24のHに示す部分は、Trp2、Trp4、Trn2、Trn4のトランジスタのゲートを駆動するのに必要な電圧と位相を持った信号を、信号A、/Bから形成するためのレベルシフト手段である。 Incidentally portion shown in H of FIG. 24, Trp2, Trp4, Trn2, a signal having a voltage and phase required to drive the gate of the transistor of the Trn4, signal A, / level shifting means for forming a B it is. Cs1とCs2は容量が470pF程度のカップリング・コンデンサ、D1とD2はダイオード、Inv3〜6はインバータ、Rf1とRf2は1KΩ程度の抵抗である。 Cs1 and Cs2 are capacitance 470pF about coupling capacitors, D1 and D2 diodes, Inv3~6 inverter, Rf1 and Rf2 are resistances of about 1K ohm. Inv3とInv4とRf1とで1つのホールド回路を形成しており、Inv5とInv6とRf2とで別のホールド回路を形成している。 Inv3 and Inv4 and Rf1 and forms one of the hold circuit in and forms a separate hold circuit out with Inv5 and Inv6 and Rf2. 図24のような接続にし、Inv3〜6の正側電源端子をGNDに接続すれば、Inv3〜6の負側電源端子にはGNDよりもVxだけ低い電圧が発生するので、信号Aや信号/Bと同振幅で同相/逆相の信号が、Inv3〜6の出力から得られる。 The connection as shown in Figure 24, by connecting to GND positive supply terminal of Inv3~6, since low voltage by Vx is generated than GND to the negative power supply terminal of the Inv3~6, signal A and signal / signal-phase / reversed phase B and the amplitude is obtained from the output of Inv3~6. Inv3〜6の電源端子間には0.1μF程度の平滑コンデンサCxを入れておくことが好ましい。 It is preferable to put a smoothing capacitor Cx of about 0.1μF Between Inv3~6 power supply terminal. このレベルシフト手段は、図20(A)、図20(B)で説明したレベルシフト手段よりも、信号の振幅低下が小さいという利点がある。 The level shifting means, FIG. 20 (A), than the level shifting means described in FIG. 20 (B), the advantage that the amplitude decrease of the signal is small.
【0114】 [0114]
さて本実施例では、出力能力を向上させるために、ポンピング・コンデンサを複数用意しているが、この手法は、表示品質の向上にも効果がある。 In this embodiment now, in order to improve the output capability, but Make several pumping capacitor, this approach is also effective in improving the display quality. 例えばラッチパルスLPを用いる手法によると、図25(A)に示すように、ポンプ・コンデンサCpの充電(チャージ動作)と、Cpによるバック・アップコンデンサCbの充電(ポンプ動作)が、2水平走査期間(2H)毎に繰り返されることになる。 For example, according to the method of using the latch pulse LP, as shown in FIG. 25 (A), the charging of the pump capacitor Cp and (charge operation), charging (pumping) of the back-up capacitor Cb by Cp are two horizontal scanning It will be repeated for each period (2H). このような構成のチャージ・ポンプ回路を、例えば図1の負方向2倍昇圧回路5に用いると、8ライン周期の横縞の表示ムラ(濃い4ライン+淡い4ライン)が生じる可能性がある。 The charge pump circuit having such a configuration, for example, used in the negative-direction double boosting circuit 5 of FIG. 1, there is a possibility that occurs display unevenness of horizontal stripes of 8 line periods (dark 4 line + light 4 lines). 負方向2倍昇圧回路5は、−V2、−V3の両方で消費される電流を供給しており、また−V2、−V3は、VH、VLに比べて消費される電流が大きいからである。 Negative-direction double boosting circuit 5, -V2, and supplies the current consumed by both -V3, also -V2, -V3 is because VH, a large current consumption than VL . そこで、負方向2倍昇圧回路5を、図24に示すような複数のポンピング・コンデンサを有する構成とすれば、上記のような表示ムラの発生を有効に防止できる。 Therefore, a negative-direction double boosting circuit 5, with the configuration having a plurality of pumping capacitors as shown in FIG. 24, can be effectively prevented generation of display unevenness as described above. その理由は、このようにすれば、図25(B)に示すように、1水平期間毎にCp1又はCp2の充電、及び、Cp2によるCbの充電又はCp1によるCbの充電が行われるからである。 This is because, if in this way, as shown in FIG. 25 (B), the charging of Cp1 or Cp2 every horizontal period, and because the charging of Cb is performed by charging or Cp1 of Cb by Cp2 .
【0115】 [0115]
なお上記のような表示ムラの発生を防止するためには、少なくとも、ポンピング・コンデンサの充電及びポンピング・コンデンサによるバックアップ・コンデンサの充電を1水平期間毎に行えばよい。 Note in order to prevent the occurrence of display unevenness as described above, at least, may be performed to charge the backup capacitor by the charging and pumping capacitor of the pumping capacitor every horizontal period. 従って、例えばラッチパルスLPの2倍の周波数の信号を用いて、図25(C)に示すようにチャージ・ポンプ動作を行えば、上記表示ムラを防止できることになる。 Thus, for example, by using a signal of twice the frequency of the latch pulse LP, by performing a charge pump operation, as shown in FIG. 25 (C), so that can prevent the display unevenness.
【0116】 [0116]
〔実施例5〕 [Example 5]
実施例5は、チャージ・ポンプ回路の昇圧倍率、降圧倍率の変更に関する実施例である。 Example 5, step-up factor of the charge pump circuit, an example of changes of the step-down ratio. 図10、図12で説明した負方向6倍昇圧回路では、昇圧倍率は6倍に固定されていた。 10, in the negative direction sextuple boosting circuit described in Figure 12, the boost ratio thereof is fixed at six times. 昇圧倍率を6倍にした理由は、デューティが1/240の液晶表示装置において、Vccが3Vまで低下した時に、VEEが負方向5倍昇圧電圧(つまりVEE=−12V)では不足であり、−13.5V程度を必要とするためである。 The reason for the boosting ratio to 6 times, in the liquid crystal display device of the duty 1/240, when the Vcc is lowered to 3V, VEE is insufficient in the negative direction quintuple boosting voltage (i.e. VEE = -12V), - in order to require about 13.5V. 同じ液晶表示装置において必要となるVEEは、Vccが3.3Vの時は約−12V、Vccが3.6Vの時は約−10.5Vである。 VEE required in the same liquid crystal display device, when the Vcc is 3.3V is about -12V, when Vcc is 3.6V is approximately -10.5 V. Vccの電圧によって必要となるVEEが異なる理由は次の通りである。 VEE is different reasons required by the voltage of Vcc is as follows. 即ち、本実施例では、X電極を駆動する電圧としてVccやその1/2降圧電圧をそのまま用いている。 That is, in this embodiment, is used as the Vcc and its half down voltage as a voltage for driving the X electrodes. 従って、Vccが高くなると非選択期間に液晶に加わる実効電圧が高くなり、その分、選択電圧を小さくする必要がある。 Thus, Vcc effective voltage becomes higher applied to the liquid crystal during the non-selection period and rises, correspondingly, it is necessary to reduce the selection voltage. 逆にVccが低くなると、非選択期間に液晶に加わる実効電圧も低くなり、その分、選択電圧を大きくする必要があるからである。 If Vcc is lowered to the contrary, the effective voltage applied to the liquid crystal during the non-selection period is also lowered, that amount, it is necessary to increase the selection voltage. 以上の理由から、図1の負方向6倍昇圧回路2の昇圧倍率は、Vccが3.3Vより高い時は6倍ではなく5倍で充分であり、むしろ、Vccが高い時は5倍に自動的に切り変わるようにした方が消費電力が小さくなり好ましい。 For these reasons, boosting ratio of the negative direction sextuple boosting circuit 2 of Figure 1, Vcc is sufficient five times instead of 6 times when higher than 3.3V, rather, when Vcc is high fivefold automatically to the person who was to cut change is Nari less power consumption preferable. また、1/200デューティの液晶表示装置においてはVccが3Vまで低下した時でも負方向5倍昇圧で充分である。 In the liquid crystal display device 1/200 duty is sufficient Vcc is reduced in the negative direction quintuple boosting even when up to 3V. このため、外部端子により、5倍から6倍への切り替え、6倍から5倍への切り替えができるようにしておくことが好ましい。 Therefore, the external terminals, switching to 6 times 5 times, it is preferable to allow switching to 5 times 6 times.
【0117】 [0117]
昇圧倍率、降圧倍率の変更は次のようにして実現できる。 Boosting ratio, changing of the step-down ratio can be realized as follows. 例えば前述の図10に示す回路で、昇圧倍率を変更可能にするには、図26のような構成にすればよい。 For example, in the circuit shown in FIG. 10 described above, to allow changing the boosting ratio may be in the configuration shown in FIG. 26. 即ち倍率変更回路20を設け、6倍昇圧の場合にはSWa2の接点Aを−V3Bに接続し、5倍昇圧の場合にはSWa2の接点AをGNDに接続すればよい。 That the scaling circuit 20 is provided to connect the contact point A of SWa2 in the case of sextuple boosting the -V3B, in the case of 5-times boosting it may be connected to the GND contact A of SWa2. あるいは倍率変更回路22を設け、6倍昇圧の場合にはSWb2の接点Bを−V3Bに接続し、5倍昇圧の場合にはSWb2の接点BをGNDに接続してもよい。 Or provided scaling circuit 22 connects the contact point B of SWb2 in the case of sextuple boosting the -V3B, in the case of 5-times boosting may be connected to the GND contact B of SWb2. 一方、前述の図12に示す回路で、昇圧倍率を変更可能にするには、図27のような構成にすればよい。 On the other hand, in the circuit shown in FIG. 12 described above, to allow changing the boosting ratio may be in the configuration shown in FIG. 27. 即ち、倍率変更回路24を設け、負方向6倍昇圧の場合にはSWa2の接点Aを−V3Bに接続し、負方向5倍昇圧の場合にはSWa2の接点AをGNDに接続すればよい。 That is, the magnification change circuit 24 is provided, in the case of a negative direction sextuple boosting connects contact A of SWa2 in -V3B, in the case of a negative direction quintuple boosting may be connected to the GND contact A of SWa2.
【0118】 [0118]
また3/2倍昇圧を2/3倍降圧に変更するには次のようにすればよい。 Or it may be obtained in the following to change the 3/2 times boosting the 2/3 step-down. 即ち図14(A)、図14(B)に示す3/2倍昇圧回路では、Cbの+端子に出力端子が、−端子にVccが接続されているが、これを図16(A)、図16(B)に示すように、Cbの+端子をVccに、−端子を出力端子に接続するような切り替え手段を設ければよい。 That FIG. 14 (A), the in 3/2 step-up circuit shown in FIG. 14 (B), the output to the positive terminal of Cb terminal, - but Vcc is connected to the terminal, which to FIG. 16 (A), as shown in FIG. 16 (B), the positive terminal of Cb in Vcc, - may be provided switching means so as to connect the terminal to the output terminal.
【0119】 [0119]
このように本実施例によれば、K倍(K≧2)昇圧又はL/M倍(但しL/Mは整数でない)降圧又はM/L倍昇圧のチャージ・ポンプ動作を行うチャージ・ポンプ回路と、このチャージ・ポンプ回路の昇圧倍率又は降圧倍率を変更する手段とが設けられる。 According to this embodiment, K times (K ≧ 2) boosting or L / M times (where L / M is not an integer) buck or M / L times boosting charge pump circuit for performing charge pump operation When, it is provided with means for changing the boosting ratio or step-down ratio of the charge pump circuit. これにより、例えば図1のコントラスト調整回路3等により無駄に消費される電流を低減でき、更なる低消費電力化が図れる。 Thus, for example, it can reduce the current that is wasted by the contrast adjustment circuit 3 and the like in FIG. 1, thereby is further lower power consumption.
【0120】 [0120]
なお図10、図12に示す負方向6倍昇圧回路では、−V3Bを形成しており、この−V3Bは、Vccを基準にGNDを負方向に2倍に昇圧した電圧に相当する。 Note Figure 10, in the negative direction sextuple boosting circuit shown in FIG. 12, it forms a -V3B, this -V3B corresponds to a voltage obtained by boosting doubled GND to the negative direction relative to Vcc. 一方、図1の負方向2倍昇圧回路5の出力電圧−V3も、Vccを基準にGNDを負方向に2倍に昇圧した電圧に相当する。 On the other hand, the output voltage -V3 of the negative-direction double boosting circuit 5 of FIG. 1 also corresponds to a voltage obtained by boosting doubled GND to the negative direction relative to Vcc. 従って、例えば図10、図12においてSWb1、SWa1、Cp1、Cp2から成る回路を設けずに、負方向2倍昇圧回路5の出力電圧−V3を図10、図12の−V3Bとして共用することも可能である。 Thus, for example, FIG. 10, in FIG. 12 SWb1, SWa1, Cp1, without providing a circuit consisting of Cp2, 10 the output voltage -V3 of the negative-direction double boosting circuit 5, also be shared as -V3B of 12 possible it is. あるいは逆に、負方向2倍昇圧回路5を設けずに、負方向6倍昇圧回路2の−V3Bを−V3として共用することも可能である。 Or, conversely, without providing a negative-direction double boosting circuit 5, it is also possible to share the negative direction sextuple boosting circuit 2 -V3B as -V3. 但し、共用する場合には負荷電流による出力電圧の低下が大きくなるため、パネルサイズに応じて共用するか否かを使い分けることが好ましい。 However, since the decrease in the output voltage due to the load current increases in the case of shared, it is preferable to selectively use whether shared in accordance with the panel size.
【0121】 [0121]
〔実施例6〕 Example 6
実施例6は、入力電源電圧の投入後の所与の期間、チャージ・ポンプ回路による高電圧の供給を停止させる手段を設けた実施例である。 Example 6 given period after turning of the input power supply voltage, an embodiment providing a means for stopping the supply of the high voltage by the charge pump circuit.
【0122】 [0122]
チャージ・ポンプ回路を用いて高電圧(図1の第1電位VH、第N電位VL)を発生する場合、入力電源電圧の投入後の所与の期間、高電圧の発生を停止しておかないと、システムが正常に立ち上がらない場合がある。 If for generating a high voltage (first electric potential VH of FIG. 1, the N potential VL) using a charge pump circuit, a given period after turning of the input supply voltage, Failure to stop the generation of high voltage and, there is a case where the system does not rise to normal. その理由の1つは、高電圧が発生する前に、ドライバIC(データ線ドライバ、走査線ドライバ)のロジック部分が正常に動作していないと、ドライバIC内部の出力回路等がショート状態になる場合があるからである。 One reason is that, before the high voltage is generated, driver IC (data line driver, the scan line driver) when the logic part is not working properly, the output circuit and the like in the driver IC is shorted If there is because there. このような事態を防止するには、例えば図1の負方向6倍昇圧回路2内に、図28(A)に示すように供給停止回路26を設ける。 Such a preventing the situation, for example in the negative direction sextuple boosting circuit 2 of Fig. 1, provided the supply stop circuit 26 as shown in FIG. 28 (A). そして入力電源電圧の投入後の所与の期間、−V3Binと−V3Boutの間を遮断すればよい。 The given period after turning of the input power supply voltage may be cut off between the -V3Bin and -V3Bout. 図28(B)に、この供給停止回路26の具体的構成の一例を示す。 In FIG. 28 (B), it shows an example of a specific configuration of the supply stop circuit 26. Vccが投入された後、C×Rの時定数で決まる所与の期間、Trがオフし、−V3Binと−V3Boutの間が遮断される。 After Vcc is turned on, a given period of time determined by the time constant of C × R, Tr is turned off, are cut off between -V3Bin and -V3Bout. 更に、入力電源電圧をそのまま電源回路の出力電圧として使用する経路、即ち図1のVcc、V3間の経路及びGND、VC間の経路には、過電流防止用として10Ω程度の抵抗を挿入することが望ましい。 Moreover, the route to be used as the output voltage of the intact power supply circuit input power voltage, i.e. route and GND between Vcc, V3 in Figure 1, the path between VC, inserting a 10Ω resistor of about for the prevention overcurrent It is desirable
【0123】 [0123]
なお図1の構成では、負方向6倍昇圧回路2内に設けた供給停止回路26によりVL(第N電位)の供給を停止すると、VH(第1電位)の供給も停止される。 Incidentally, in the configuration of FIG. 1, stopping the supply of VL (the N potential) by the supply stop circuit 26 provided in the negative direction sextuple boosting circuit 2, the supply of VH (first potential) it is also stopped. 従って、2倍昇圧回路4内に供給停止回路を設ける必要がなくなる。 Therefore, it is not necessary to provide a supply stop circuit double boosting circuit 4. 一方、例えばGNDを基準にVccを6倍昇圧する回路を用いてVHを供給する場合には、この6倍昇圧回路内に供給停止回路を設ければよい。 On the other hand, when supplying VH example using a circuit that sextuple boosting the Vcc with respect to GND may be provided supply stop circuit in this sextuple boosting circuit.
【0124】 [0124]
〔実施例7〕 [Example 7]
図29に実施例7の電源回路のブロック図を示す。 Figure 29 shows a block diagram of a power supply circuit of Example 7. この電源回路は、図1に示す実施例1の電源回路の出力電圧をVcc−GNDだけ全体的に高電位側へずらせた電圧を発生する機能を持つ。 The power supply circuit has a function of generating a voltage obtained by shifting the output voltage of the power supply circuit of the first embodiment shown in FIG. 1 Vcc-GND only to overall high potential side. 図1の実施例1では、第1〜第N電位は、低電位側の第2入力電位GNDに対して対称に形成されていたが、図29では、高電位側の第1入力電位Vccに対して対称に形成されている。 In Embodiment 1 of FIG. 1, the first to N potential, which had been formed symmetrically with respect to the second input potential GND on the low potential side, in FIG. 29, the first input potential Vcc on the high potential side It is formed symmetrically against.
【0125】 [0125]
説明を簡単にするため、実施例1と異なる部分のみ主に説明する。 To simplify the explanation, only portions different from Example 1 will be mainly described. 負方向5倍昇圧回路32は、Vccを基準にGNDを負方向へ5倍昇圧した電圧VEEをチャージ・ポンプ動作により発生する。 Negative quintuple boosting circuit 32 generates the charge pump operating voltage VEE boosted five times GND to the negative direction relative to Vcc. Vccが3.3Vの時、VEEは−13.2Vになる。 When Vcc is 3.3V, VEE is to -13.2V. 2倍昇圧回路34は、VLを基準にVccを2倍昇圧した電圧VHを発生する。 Double boosting circuit 34 generates a voltage VH which is twice boosting the Vcc based on the VL. 2倍昇圧回路35は、GNDを基準にVccを2倍昇圧した電圧V3を発生する。 Double boosting circuit 35 generates a voltage V3 obtained by boosting doubled Vcc referenced to GND. 1/2倍降圧回路36、37は、V3−Vcc間を2等分した電圧であるV2、Vcc−GND間を2等分した電圧である−V2を発生する。 1/2 step-down circuit 37 generates the V3-Vcc between a bisecting the voltage V2, Vcc-GND between a bisecting the voltage -V2. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. なお中央電位のVCにはVccをそのまま用い、−V3にはGNDをそのまま用いる。 Note as used Vcc to VC central potential, it is used GND to -V3. この電源回路は、出力される電圧のレベルが高電位側の入力電源電圧Vccに対して対称という特徴を備えている。 The power supply circuit, the level of the voltage output is provided with a feature that symmetrically with respect to the input power supply voltage Vcc on the high potential side. こうした構成の電源回路によれば、実施例1で述べた理由と同じ理由により、4ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。 According to the power supply circuit of such a configuration, the same reason as described in Example 1, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method.
【0126】 [0126]
このように、液晶駆動に必要な出力電圧が中心電位を持ち、大部分の消費電流がその中心電位と他の電圧との間で流れる場合に、中心電位を第1、第2入力電位に一致させ、出力電圧をチャージ・ポンプ回路を主体とした回路で形成するという構成を用いることで、液晶表示装置の低消費電力化を図れる。 Thus, the output voltage required for driving liquid crystal has a center potential match when the majority current consumption flows between the center potential and another voltage, the center potential first, the second input potential is allowed, the output voltage by using the configuration of forming the circuit consisting mainly of a charge pump circuit, thereby the power consumption of the liquid crystal display device. こうした構成によれば、高電圧VH、VLでの消費電流が小さくなるため、これらの高電圧VH、VLを、出力能力の低いチャージ・ポンプ回路で容易に形成できる。 According to this construction, since the high voltage VH, the current consumption in the VL decreases, these high voltages VH, a VL, can be easily formed at a low charge pump circuit of the output capacity. そして、これらの高電圧を電力損失の小さいチャージ・ポンプ回路で形成することで、液晶表示装置の更なる低消費電力化が図れる。 By forming these high voltage with a small charge pump power loss, further reduction in power consumption of the liquid crystal display device can be achieved.
【0127】 [0127]
なお、実施例7において、負方向5倍昇圧回路を正方向の昇圧回路に変更し、コントラスト調整回路でVHを形成した後にVHを負方向に2倍昇圧してVLを形成することも可能である。 In Examples 7 to change the negative direction quintuple boosting circuit in the positive direction of the step-up circuit, it is also possible that boosts twice a VH after forming the VH with contrast adjustment circuit in the negative direction to form VL is there.
【0128】 [0128]
〔実施例8〕 [Example 8]
図30に実施例8の電源回路のブロック図を示す。 Figure 30 shows a block diagram of a power supply circuit of Example 8. この電源回路は、実施例1の電源回路の出力電圧を1/2×(Vcc−GND)だけ全体的に高電位側へずらせた電圧を発生する機能を持つ。 The power supply circuit has a function of generating a voltage obtained by shifting the output voltage of the power supply circuit of Example 1 1/2 × (Vcc-GND) only to overall high potential side. 実施例8では、第1〜第N電位は、第1入力電位Vccと第2入力電位GNDの中点電位を基準に対称に形成される。 In Example 8, first to N potential is formed symmetrically midpoint potential of the first input potential Vcc and the second input potential GND as a reference.
【0129】 [0129]
1/2降圧回路46は、Vcc−GND間を2等分した電圧VCをチャージ・ポンプ動作により発生する回路であり、このVCが、第1〜第N電位の中心電位となる。 1/2 step-down circuit 46 is a circuit for generating a voltage VC that between Vcc-GND 2 equally divided by a charge pump operation, the VC is, the center potential of the first to N potential. 負方向5倍昇圧回路42は、Vccを基準にGNDを負方向へ5倍昇圧した電圧VEEを発生する。 Negative quintuple boosting circuit 42 generates a voltage VEE which is boosted five times GND to the negative direction relative to Vcc. 2倍昇圧回路44は、VLを基準にVCを2倍昇圧した電圧VHを発生する。 Double boosting circuit 44 generates a voltage VH which is twice boosting the VC based on the VL. 負方向2倍昇圧回路45は、VCを基準にGNDを負方向へ2倍昇圧した電圧の−V3を発生する。 Negative-direction double boosting circuit 45 generates a -V3 of voltage boosted 2 times GND to the negative direction relative to the VC. 2倍昇圧回路49は、VCを基準にVccを正方向へ2倍昇圧した電圧V3を発生する。 Double boosting circuit 49 generates a voltage V3 obtained by boosting doubled Vcc to the positive direction relative to the VC. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. なおV2にはVccをそのまま用い、−V2にはGNDをそのまま用いる。 Note as used Vcc to V2, as used GND to -V2. この電源回路は、出力電圧が、第1入力電位と第2入力電位の中点電位VCに対して対称という特徴を備えている。 The power supply circuit, the output voltage is provided with a feature that symmetrically with respect to the midpoint potential VC of the first input potential and the second input potential. 実施例8によれば、実施例1で述べた理由と同じ理由により、4ライン同時選択法で駆動される液晶表示装置の低消費電力化が可能となる。 According to the eighth embodiment, the same reason as described in Example 1, it is possible to reduce the power consumption of the liquid crystal display device driven by the four-line simultaneous selection method.
【0130】 [0130]
なお、所望の電圧が5レベルの場合には、図30において2倍昇圧回路49と負方向2倍昇圧回路45を省略する構成としても良い。 Incidentally, the desired voltage in the case of five levels may be configured to exclude double boosting circuit 49 and the negative-direction double boosting circuit 45 in FIG. 30.
【0131】 [0131]
〔実施例9〕 Example 9
図31に実施例9の電源回路のブロック図を示す。 Figure 31 shows a block diagram of a power supply circuit of Example 9. 実施例9では、電源回路の出力電圧が、第1、第2入力電位Vcc、GNDの中点電位に対して対称に形成される。 In Example 9, the output voltage of the power supply circuit, the first, second input potential Vcc, are formed symmetrically with respect to the midpoint potential of the GND. また実施例9の電源回路は、2端子型非線形スイッチング素子を用いた液晶パネルを駆動する回路である。 The power supply circuit of Embodiment 9 is a circuit for driving a liquid crystal panel that uses a two-terminal type nonlinear switching element. 図51で説明した電源回路が、Yドライバに加える電源電圧を揺さぶる方式であるのに対し、実施例9の電源回路は揺さぶらない定常電圧を出力する。 The power supply circuit described in FIG. 51, while a method of shaking a power supply voltage applied to the Y driver, the power circuit of Embodiment 9 outputs a steady voltage that does not shaken. 図32に、この電源回路を用いた時のパネル駆動波形の例を示す。 Figure 32 shows an example of a panel driving waveforms when using the power supply circuit.
【0132】 [0132]
まず図32について先に説明する。 First previously described FIG 32. VSHは正側の選択電圧であり、VSLは負側の選択電圧である。 VSH is a positive side of the selection voltage, VSL is a negative side of the selected voltage. VNHはVSHを選択した後の非選択電圧であり、VNLはVSLを選択した後の非選択電圧である。 VNH is a non-selection voltage after selecting the VSH, VNL is a non-selection voltage after selecting the VSL. 各電圧にはVSH−VNH=VNL−VSLなる関係、言い替えるとVNHとVNLとの中点電位がVSHとVSLとの中点電位に等しいという関係がある。 Each voltage VSH-VNH = VNL-VSL the relationship, the midpoint potential between words when VNH and VNL is related that equal to the midpoint potential between VSH and VSL. 横軸tは時間軸であり、1目盛りが1選択期間の長さt1Hに相当する。 The horizontal axis t is a time axis, one graduation corresponds to the length t1H of one selection period. 列電極駆動波形は、階調手段がパルス幅階調である場合の例である。 The column electrode drive waveform is an example of a case where the gray means is a pulse width gradation. 図32のように、列電極を駆動する電圧を行電極の非選択電圧と一致させることにより、電源回路の構成が著しく容易となる。 As shown in FIG. 32, by matching the voltage for driving the column electrodes and the non-selection voltage of the row electrodes, the structure of the power supply circuit becomes significantly easier.
【0133】 [0133]
次に図31の回路について説明する。 Then the circuit of Figure 31 will be described. 非選択電圧であり同時に列電極駆動電圧でもあるVNHとVNLには、ロジック駆動用電圧のVccとGNDをそのまま用いる。 The non-selected voltage at and at the same time is also the column electrode drive voltage VNH and VNL, the Vcc and GND of the logic driving voltage is used as it is. 負方向5倍昇圧回路52は、Vccを基準にGNDを負方向へ5倍昇圧した電圧VEEを発生する。 Negative quintuple boosting circuit 52 generates a voltage VEE which is boosted five times GND to the negative direction relative to Vcc. Vccが5Vの時にはVEEは−20Vになる。 Vcc is VEE is the -20V at the time of 5V. 昇圧回路60は、VNHを基準としてVNL−VSLと同じ電圧差を昇圧して、VSHを発生する。 Booster circuit 60 boosts the same voltage difference as the VNL-VSL based on the VNH, generates VSH. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. この構成の電源回路は、出力電圧が、第1、第2入力電位の中点電位に対して対称という特徴を備えている。 Power supply circuit of this configuration, the output voltage is provided with a feature that symmetrically with respect to the first, the midpoint potential of the second input potential.
【0134】 [0134]
上記構成の電源回路により2端子型非線形スイッチング素子を用いた液晶パネルを駆動すると、電源回路やYドライバの動作電圧が揺さぶり電源方式の場合に比べ2倍近くまで高くなるが、それにもかかわらず液晶表示装置の消費電力を低減できる。 When driving a liquid crystal panel that uses a two-terminal type nonlinear switching device by the power supply circuit of the above construction, although up to nearly twice higher than that of the power supply system is the operating voltage of the power supply circuit and the Y driver shaking, nevertheless crystal possible to reduce the power consumption of the display device. その理由の一つは、Yドライバに加わっている電圧が静的であるため、揺さぶり電源方式で起こった問題点が生じないためである。 One reason is because the voltage being applied to the Y driver is static, because the occurred problems in shake supply system does not occur. 即ち、Yドライバの全寄生容量が揺さぶられる電圧幅で充放電するという問題点、及び、揺さぶられるタイミングにおいてYドライバ内でショート的に電流が流れるという問題点が、本実施例では生じない。 That is, a problem that the charging and discharging voltage range the total parasitic capacitance of the Y driver is shaken, and a problem that a short electric current flows in the Y driver in the timing that shaken point, does not occur in this embodiment. 高電圧が2倍近い電圧になっても、1選択期間におけるYドライバの高電圧系の充放電電流やショート的な電流は、数百本ある出力の内の1本だけで起こるため、高電圧化による電流増はごくわずかである。 Even when a high voltage is doubled voltage close, 1 charging and discharging current and short circuit electric current of high voltage of the Y driver in the selection period, because that occurs in only one of the several hundred is output, high voltage current increase is negligible due to reduction. もう一つの理由は、電源回路自体の消費電力が極めて小さいためである。 Another reason is that the power consumption of the power supply circuit itself is for very small. これは、出力電圧を、効率の高いチャージ・ポンプ式の昇圧回路で生成していることによる。 This is because the output voltage is generated by the booster circuit having a high efficiency charge pump. 本実施例によれば、揺さぶり電源方式の約半分の消費電力で、2端子型非線形スイッチング素子を用いた液晶パネルを駆動することが可能となった。 According to this embodiment, about half the power consumption of the shake power supply method, it becomes possible to drive the liquid crystal panel that uses a two-terminal type nonlinear switching element.
【0135】 [0135]
なお本実施例では、負方向5倍昇圧回路52を用いるとして説明してきた。 In the present embodiment it has been described as using the negative direction quintuple boosting circuit 52. しかしながら、低電圧液晶を使用する場合は、負方向5倍昇圧回路52を負方向4倍昇圧回路とすればよい。 However, when using a low-voltage liquid crystal can be a negative direction quintuple boosting circuit 52 and the negative direction quadruple boosting circuit. またVccを3.3Vに下げると共に、必要に応じて負方向5倍昇圧回路52を負方向6倍昇圧回路としてもよい。 Together with reducing the Vcc to 3.3V, the negative direction quintuple boosting circuit 52 may be a negative direction sextuple boosting circuit if necessary. また本実施例では、階調表示手段がパルス幅変調法によるとして説明したが、フレーム間引き法を用いても構わない。 In the present embodiment, although gradation display unit has been described as by pulse width modulation method, it may be used frame skipping method.
【0136】 [0136]
また、所望の電圧が5レベルの場合には、図31においてVCC−GNDの間へ1/2倍降圧回路を追加して中央電位を発生してもよい。 Further, when the desired voltage is 5 levels may generate a central potential by adding a 1/2 step-down circuit to between VCC-GND in FIG. 31.
【0137】 [0137]
〔実施例10〕 Example 10
図33に実施例10の電源回路のブロック図を示す。 Figure 33 shows a block diagram of a power supply circuit of Example 10. 実施例10では、実施例9と異なり、第1、第2入力電位Vcc、GNDと異なる電位であるVNLを発生する。 In Example 10, unlike Example 9, to generate a first, a second input potential Vcc, a GND potential different VNL. そして電源回路の出力電圧が、このVNLと、Vcc又はGNDとの中点電位に対して対称に形成される。 The output voltage of the power supply circuit, and this VNL, is formed symmetrically with respect to the midpoint potential of the Vcc or GND.
【0138】 [0138]
実施例10では、非選択電圧であり列電極駆動電圧でもあるVNHには、ロジック駆動用電圧のVccをそのまま用いる。 In Example 10, the it is also a is the column electrode driving voltage non-selecting voltage VNH, the Vcc logic driving voltage is used as it is. 負方向3/2倍昇圧回路61は、Vccを基準にGNDを負方向へ3/2倍昇圧した電圧VNLを発生する。 Negative 3/2 times boosting circuit 61 generates a voltage VNL which is boosted 3/2 times GND to the negative direction relative to Vcc. 負方向3/2倍昇圧回路61の構成例は、既に図15(A)、図15(B)にて説明した通りである。 Configuration Example of negative 3/2 boosting circuit 61 has already FIG. 15 (A), the same as described in FIG. 15 (B). 負方向5倍昇圧回路62は、Vccを基準にVNLを負方向へ5倍昇圧した電圧VEEを発生する。 Negative quintuple boosting circuit 62 generates a voltage VEE which is boosted five times VNL based on Vcc in the negative direction. Vccが3.3Vの場合は、Vcc−VNLが4.95V、VNL−VEEが19.8Vとなり、実施例9においてVccが5Vの場合とほぼ等しい出力電圧が得られる。 If Vcc is 3.3V, Vcc-VNL is 4.95V, VNL-VEE is 19.8V next, Vcc in Example 9 is almost equal to the output voltage at 5V obtained. 昇圧回路70は、VNHを基準としてVNL−VSLと同じ電圧差を正方向に昇圧して、VSHを発生する。 Booster circuit 70, the same voltage difference as the VNL-VSL based on the VNH boosts the positive direction, generates VSH. 以上で液晶パネルを駆動する電圧は形成できた。 Voltage for driving the liquid crystal panel are formed in the above manner. この電源回路は、第1、第2入力電位と異なる電位VNLをチャージ・ポンプ回路で発生し、出力電圧が、VccとVNLの中点電位に対して対称という特徴を備えている。 The power supply circuit includes first, generates a different potential VNL and second input potentials by a charge pump circuit, the output voltage is provided with a feature that symmetrically relative to the center potential of Vcc and VNL. 以上の構成の実施例10によれば、ロジック電圧を低電圧にできるため、2端子型非線形スイッチング素子を用いた液晶パネルを、実施例9よりも更に低消費電力で駆動できる。 According to an embodiment 10 of the above configuration, since it a logic voltage to a low voltage, a liquid crystal panel that uses a two-terminal type nonlinear switching element can be driven further with lower power consumption than the embodiment 9.
【0139】 [0139]
〔実施例11〕 Example 11
図34に実施例11の電源回路のブロック図を示す。 Figure 34 shows a block diagram of a power supply circuit of Example 11. 図1に示す実施例1と異なるのは、実施例11では、入力電源電圧が第3入力電位Veeを含む点である。 The difference from the first embodiment shown in FIG. 1, in Example 11, the input power supply voltage is that it includes a third input potential Vee. 即ち、実施例1では単一電源構成(Vcc、GND)であったのに対して、実施例11では2電源構成(Vee、Vcc、GND)となっている。 I.e., a single power supply configuration in Example 1 (Vcc, GND) whereas was, 2 power supply configuration in Example 11 has (Vee, Vcc, GND) and.
【0140】 [0140]
負方向2倍昇圧回路72は、第3入力電位Veeを基準にGNDを負方向に2倍昇圧した電圧VLをチャージ・ポンプ動作により発生する。 Negative-direction double boosting circuit 72, the voltage VL obtained by boosting twice GND to the negative direction relative to the third input potential Vee generated by the charge pump operation. 負方向2倍昇圧回路73は、第1入力電位Vccを基準にGNDを負方向に2倍昇圧した電圧−V3を発生する。 Negative-direction double boosting circuit 73 generates a voltage -V3 which is boosted twice GND to the negative direction relative to the first input potential Vcc. 1/2降圧回路74、75は、Vcc−GND間を2等分した電圧V2、GND−(−V3)間を2等分した電圧−V2を発生する。 1/2 step-down circuit 74 and 75, voltage between Vcc-GND 2 equal portions V2, GND - (- V3) during generating a bisecting voltage -V2 a. またV3にはVccをそのまま用い、VCにはGNDをそのまま用いる。 Also as used Vcc to V3, as used GND to VC. 以上の構成の電源回路により例えば4ライン同時選択法で必要な電圧を形成できる。 It can form the necessary voltage 4-line simultaneous selection method, for example, by a power supply circuit having the above structure. なおチャージ・ポンプ方式の1/2降圧回路の構成については、既に図9にて説明した通りである。 Note that although the structure of the 1/2 step-down circuit of the charge pump method is as already described in FIG.
【0141】 [0141]
図35に、1/2降圧回路74、75の代わりに、1/3降圧回路76、77を設けた場合のブロック図を示す。 Figure 35, instead of the 1/2 step-down circuit 74 and 75 shows a block diagram of a case in which a 1/3 down circuit 76 and 77. 1/3降圧回路76、77は、各々、Vcc−GND間を1/3ずつ分割した電圧V1、V2、GND−(−V3)間を1/3ずつ分割した電圧−V1、−V2を発生する。 1/3 step-down circuit 76 and 77, respectively, the voltage V1, divided between Vcc-GND by 1/3 V2, GND - (- V3) voltage -V1 obtained by dividing the 1/3 while, generate -V2 to. この電源回路により、例えば6ライン同時選択法で必要な電圧を形成できる。 This power supply circuit can form the necessary voltage, for example 6 line selection method.
【0142】 [0142]
なお本実施例では、理解しやすいようにGNDに対してVeeとVccがともに正電位の場合を述べてきたが、VeeとVccがともに正電位である必要はなく、図36に示すように、VeeとVccの一方あるいは両方がGNDに対して負電位であってもよい。 In the present embodiment, although Vee and Vcc with respect to GND for clarity have been both described in the case of positive potential, it is not necessary Vee and Vcc are both positive potential, as shown in FIG. 36, either or both of Vee and Vcc may be a negative potential relative to GND.
【0143】 [0143]
以上に説明した本実施例は、次のような構成上の特徴を有している。 This embodiment described above has a feature in the following configuration.
【0144】 [0144]
即ち本実施例では、入力電源電圧に含まれる高電位側の第1入力電位Vcc、低電位側の第2入力電位GNDを、第1〜第N電位(N≧4)の中の第G電位V3、第J電位VCとしてそのまま用いている。 That is, in this embodiment, the first input potential Vcc on the high potential side included in the input supply voltage, the G potential in the second input potential GND on the low potential side, the first to N potential (N ≧ 4) V3, is used as it is as the J potential VC. また第1、第2入力電位よりも高電位側又は低電位側の第3入力電位Veeを、高電位側の第1電位VHと低電位側の第N電位VLのいずれかとして用いている。 The first, third input potential Vee on the high potential side or the low potential side than the second input voltage, is used as either of the N potential VL of the first potential VH and the low potential side of the high potential side. また所与のクロックに基づきチャージ・ポンプ動作を行い、第1、第N電位VH、VLのいずれかを直接に又は調整手段を介して供給するチャージ・ポンプ回路(負方向2倍昇圧回路72)と、第G、第J電位よりも高電位側又は低電位側の第F電位(1<F<N)を直接に又は調整手段を介して供給するチャージ・ポンプ回路(負方向2倍昇圧回路73)とを含んでいる。 Also performs charge pump operation based on a given clock, first, the N potential VH, the charge pump circuit for supplying directly or via adjustment means either a VL (negative-direction double boosting circuit 72) When, the G, the F potential of the high potential side or the low potential side than the J potential (1 <F <N), either directly or charge pump circuit for supplying via the adjusting means (the negative-direction double boosting circuit 73) and includes a. そして更に、第1〜第N電位の中の前記第1、第F、第G、第J、第N電位以外の電位を、所与のクロックに基づきチャージ・ポンプ動作するチャージ・ポンプ回路(1/2降圧回路74、75、1/3降圧回路76、77)により供給している。 And further, the first in the first to N potential, the F, the G, the J, the potential other than the N potential, charge pump circuits operating charge pump based on a given clock (1 It is supplied by / 2 down circuit 74,75,1 / 3 step-down circuit 76 and 77). 以上の構成によれば、出力能力をそれほど必要としない第1電位VH又は第N電位VLは、出力能力は低いが高効率のチャージ・ポンプ回路で供給されると共に、第G電位V3、第J電位VCは出力能力の高い入力電源電圧Vcc、GNDに接続される。 According to the above configuration, the first potential VH or the N potential VL does not require much output capability, output capability with low but is supplied by the charge pump circuit with high efficiency, the G potential V3, the J potential VC is high output capability input supply voltage Vcc, is connected to GND. 更にV2、−V2等の電圧はチャージ・ポンプ回路で供給される。 Furthermore V2, voltage etc. -V2 are supplied by charge pump circuits. これにより表示品質の維持と低消費電力化とを両立できる。 Thereby achieve both maintenance and power consumption of a display quality. なお本実施例の構成は、実施例1の(3)で説明した構成上の特徴、即ちK倍昇圧、及びL/M倍降圧等のチャージ・ポンプ回路が混在するという構成上の特徴も有している。 Note that the structure of this embodiment, features on the configuration described in Example 1 (3), i.e. K times boosting, and also features of the configuration of L / M times the charge pump circuit of the step-down or the like are mixed Yes doing.
【0145】 [0145]
次に本実施例の消費電力について説明する。 Next will be described the power consumption of this embodiment. 電源回路より後段にある負荷回路のV3−VC系の消費電流をIc、−V3−VC系の消費電流をIdとすれば、本実施例によれば、Icによる消費電力はIc×Vccとなる。 The current consumption of the V3-VC system of the load circuit is from the power supply circuit in the subsequent stage Ic, if the current consumption of -V3-VC system and Id, according to this embodiment, the power consumption due to Ic becomes Ic × Vcc . また、負方向2倍昇圧回路73を効率の良い昇圧回路とすることで、Idによる消費電力はほぼId×Vccとなる。 Further, a negative-direction double boosting circuit 73 by a good booster circuit efficiency, power consumption due to Id is substantially Id × Vcc. これに対し、図49の電源回路では、Icによる消費電力はIc×VEEであり、Idによる消費電力はId×VEEとなる。 In contrast, in the power supply circuit of FIG. 49, the power consumption due to Ic is Ic × VEE, power consumption due to Id is the Id × VEE. 仮にVcc=5V、VEE=20Vとすると、図49の電源回路の消費電力は(Ic+Id)×20Vとなり、本実施例の消費電力は(Ic+Id)×5Vとなる。 Supposing Vcc = 5V, and VEE = 20V, the power consumption of the power supply circuit of FIG. 49 (Ic + Id) × 20V, and the power consumption of this embodiment becomes (Ic + Id) × 5V. 従って、消費電力を約1/4に低減できることになる。 Therefore, the power consumption can be reduced to about 1/4.
【0146】 [0146]
また以上は中間電圧にのみ注目して述べてきたが、VHやVLでの消費電力についても同様のことが言える。 The above has been described by focusing only on the intermediate voltage, the same is true for the power consumption in the VH and VL. すなわち電源回路より後段にある負荷回路のVH−VC系の消費電流をIa、VL−VC系の消費電流をIbとすれば、IaとIbによる消費電力は図49の電源回路では(Ia+Ib)×20Vとなる。 That if the VH-VC system current consumption of the load circuit is from the power supply circuit in the subsequent stage Ia, the current consumption of the VL-VC system and Ib, the power consumption by Ia and Ib are in the power supply circuit of FIG. 49 (Ia + Ib) × the 20V. これに対して、本実施例では、負方向2倍昇圧回路72を効率の良い昇圧回路とすることにより、消費電力はほぼ(Ia+Ib)×10Vとなり、約半減できる。 In contrast, in the present embodiment, by a good booster circuit efficient negative-direction double boosting circuit 72, the power consumption is approximately (Ia + Ib) × 10V next be approximately halved. 以上の説明からわかるように、本実施例は、負荷回路が中心電圧を必要とし、大部分の消費電流がその中心電圧と他の電圧との間で流れる場合に、大幅な低消費電力化が可能となる。 As understood from the above description, the present embodiment, the load circuit requires a central voltage, when the majority current consumption flows between the center voltage and other voltages, drastic reduction of power consumption It can become.
【0147】 [0147]
なお実施例11では、実施例1と同様に、パルス状のクロックであるLPによりクロックを生成してチャージ・ポンプ動作を行うことができる。 Note that in Example 11, in the same manner as in Example 1, it is possible to perform the charge pump operation to generate a clock by the pulse-like clock LP. また実施例11でも、実施例2で説明したような種々の構成のチャージ・ポンプ回路を採用できる。 Also in Embodiment 11 can be employed charge pump circuit of various configurations as described in Example 2. また実施例3〜実施例6で説明したような種々の手法を採用して低消費電力化を図ることもできる。 It is also possible to achieve employing low power consumption of the various methods as described in Examples 3 6. 更に図34、図35では、出力電圧は、GNDに対して対称となっているが、Vccに対して対称、VccとGNDの中点電圧に対して対称、所与の発生電圧とVcc又はGNDとの中点電圧に対して対称に出力電圧を形成することも可能である。 In addition Figure 34, Figure 35, the output voltage is has become symmetrical with respect to GND, symmetry, given generated voltage with respect to the symmetry, Vcc and GND of the midpoint voltage to Vcc and Vcc or GND it is also possible to form the output voltage symmetrically about the midpoint voltage between the. また図34では、7レベルの電圧を得るために1/2降圧回路74、75を設けたが、所望の電圧が5レベルの場合には、1/2降圧回路74、75を省略すればよい。 In FIG. 34, is provided with the 1/2 step-down circuit 74 and 75 to obtain a 7-level voltage, when the desired voltage is 5 level, may be omitted 1/2 step-down circuit 74 and 75 . 更に1/2降圧、1/3降圧等をオペアンプを用いて行う場合には、図2に示すような構成とすればよい。 Moreover 1/2 step-down, in the case of using the operational amplifier 1/3 buck, etc., may be configured as shown in FIG.
【0148】 [0148]
〔実施例12〕 Example 12
実施例12は、入力電源電圧の供給停止、所与のクロックの供給停止あるいは表示オフ制御信号の入力の少なくとも1つがなされた場合に、第1、第N電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる実施例である。 Example 12, stopping supply of the input power supply voltage, when was at least Tsuganasa input outage or display off control signal of a given clock, a voltage is supplied by at least one of the first N potential it is an example of discharging the residual charge in circuit portions.
【0149】 [0149]
図37に、入力電源電圧の供給停止あるいはクロックの供給停止が行われた場合に、VH、VL系の残留電荷を放電させる回路例を示す。 Figure 37, when the supply stop or supply stop of the clock of the input power supply voltage is performed, showing a circuit example of discharging the VH, VL based residual charge. 図37において信号/AとAは互いに逆相のクロック信号である。 Signal / A and A in FIG. 37 is a reverse phase of the clock signal to each other. またTrp8とTrp9はPMOSトランジスタであり、クロックが供給されている間は、トランジスタの一方がオンし他方がオフするという動作を繰り返している。 The Trp8 and Trp9 are PMOS transistors, while the clock is supplied, the other to one is on the transistor is repeated an operation of turning off. Trp8がオンすると、コンデンサCc1が電圧Vccで充電され、TrP9がオンするとCc1の電荷がCc2に移る。 When Trp8 is on, a capacitor Cc1 is charged by the voltage Vcc, the charge of Cc1 the TrP9 is turned moves the Cc2. Cc2と抵抗Rcによる時定数をクロック信号の周期よりも充分に大きく設定すれば、バッファBufの入力は、電圧Vccにほぼ近いレベルとなる。 If constant sufficiently larger set than the period of the clock signal when the by Cc2 and a resistor Rc, the input of the buffer Buf is substantially level close to the voltage Vcc. クロックが停止すればどちらか一方のトランジスタが必ずオフとなるため、Bufの入力は、RcによりGNDレベルとなり、Bufの出力もGNDレベルとなる。 Since the clock is either one of the transistors is always off if stopping input of Buf becomes a GND level by Rc, the output of Buf also becomes GND level. 電圧Vccの供給が停止した場合にもBufの入力及び出力はGNDレベルとなる。 Input and output of Buf even when the supply voltage Vcc is stopped becomes a GND level.
【0150】 [0150]
Trn5、Trn6はNMOSトランジスタ、Trp5、Trp6、Trp7はPMOSトランジスタである。 Trn5, Trn6 the NMOS transistor, Trp5, Trp6, Trp7 is a PMOS transistor. Ra1、Ra2、Rb1は数MΩ程度の抵抗であり、各々、Trn5やTrP5のオン時の抵抗よりも大きな抵抗値に設定されている。 Ra1, Ra2, Rb1 is the resistance of the order of several M.OMEGA., Respectively, it is set to a large resistance value than the resistance of the ON state of Trn5 and TRP5. 従って、これらのトランジスタがオンしている時でもこれらの抵抗を通って流れる消費電流は小さい。 Therefore, even when these transistors are turned on consumed current flowing through these resistors is small. 電圧Vccが供給され、クロックが供給されている時はBufの出力がVccレベルであるためTrn5がオンする。 A voltage Vcc is supplied to the on Trn5 because the output of Buf is Vcc level when a clock is supplied. Trn5がオンすると、Trp7のゲートはロウ側となってTrp7がオンし、VHには電圧Veeが供給される。 When Trn5 is turned on, the gate of Trp7 are Trp7 turns on at the low side, the VH voltage Vee is supplied. またTrn6のゲートがGNDレベルになってTrn6はオフする。 The Trn6 gate of Trn6 becomes the GND level is turned off. 電圧−V3は、電圧Vccの反転出力であり(図1、図34参照)、電圧Vccが供給されてクロックが動作している時はほぼ−Vccのレベルとなっている。 Voltage -V3 is inverted is output (refer to FIG. 1, FIG. 34) of the voltage Vcc, is almost -Vcc level when is the voltage Vcc is supplied clock is operating. これにより、Trp5がオンしTrp6はオフする。 As a result, Trp5 is turned on Trp6 is turned off.
【0151】 [0151]
電圧Vccの供給が停止するかクロックの供給が停止すると、Bufの出力及び電圧−V3はGNDレベルとなり、Trn5もTrp5もオフする。 When the supply voltage Vcc is supplied if the clock stops stops, output and voltage -V3 of Buf becomes GND level, Trn5 also Trp5 also turned off. Trn5がオフすると、Trp7のゲートはVeeレベルとなり、Trp7がオフし、VeeからVHへの供給が遮断される。 When Trn5 is turned off, the gate of Trp7 becomes Vee level, Trp7 is turned off, the supply of the VH is cut off from the Vee. またTrn6のゲートもVeeレベルとなってオンし、VH系に残存していた電荷が10KΩ程度の抵抗Ra3を通してGNDに放電される。 The gate of the Trn6 be turned on a Vee level, the charge remaining in the VH system is discharged to GND through a resistor Ra3 on the order of 10 k.OMEGA. またTrp5がオフすると、Trp6のゲートがロウ側となってTrp6がオンし、VL系に残存していた電荷が10KΩ程度の抵抗Rb2を通してGNDに放電される。 Also when Trp5 turns off, Trp6 gate of Trp6 is at the low side is turned on, electric charge remaining in the VL system is discharged to GND through a resistor Rb2 on the order of 10 k.OMEGA.
【0152】 [0152]
以上のように、本実施例によれば、電圧Vccまたはクロックの供給が停止した場合に、電圧Veeの供給を遮断するとともに、電圧VH、VLにより電圧が供給される回路部分の残留電荷を放電させることを、消費電力をほとんど増加させることなく実現できる。 As described above, according to this embodiment, a discharge when the supply voltage Vcc or the clock has stopped, as well as cutting off the supply voltage Vee, voltage VH, the residual charge of the circuit portion to which a voltage is supplied by the VL that is, it can be realized without almost increasing power consumption. これにより、上記回路部分に、直流の高電圧が印加され続けるという異常事態を防止できる。 Thus, in the circuit portion, the abnormal situation of a high voltage direct current is continuously applied can be prevented.
【0153】 [0153]
図38に、表示オン/オフ信号によりVH、VL系の電荷を放出させる回路例を示す。 Figure 38 shows VH, a circuit example of releasing the VL system of charges by the display on / off signal. 図37との主な相違は、Trn5のゲートに信号Donを入力している点である。 The main difference between FIG. 37 is that a signal is input Don to the gate of Trn5. 信号Donは液晶表示装置の表示オン/オフを制御する信号で、表示オン時はハイレベル(Vcc)、表示オフ時はロウレベル(GND)となる信号である。 Signal Don is a signal for controlling the display on / off of the liquid crystal display device, the display-on a high level (Vcc), during the display-off is a signal which becomes a low level (GND). Donがハイレベルの時はTrn5がオンし、これによりTrp7のゲートがロウ側となりTrp7がオンする。 Don is the Trn5 is turned on when the high level, the gate of Trp7 turns on Trp7 becomes the row side. これにより、VHに電圧Veeが供給される。 Thus, the voltage Vee is supplied to VH.
【0154】 [0154]
一方、Donがロウレベルの時はTrn5がオフし、これによりTrp7のゲートがVeeと同レベルとなりTrp7がオフする。 On the other hand, when Don is low level Trn5 is turned off, thereby the gate of Trp7 turns off Trp7 becomes Vee the same level. これにより、VHへの電圧Veeの供給が遮断される。 Thus, the supply of the voltage Vee to VH is cut off. 同時にTrn6のゲートもVeeと同レベルとなりTrn6がオンする。 At the same time the gate of Trn6 also becomes Vee and the same level Trn6 is turned on. これによりVH系に残留している電荷が放電する。 Thus the charge remaining in the VH system is discharged.
【0155】 [0155]
以上のように表示オン/オフ制御信号を本実施例の電源回路に入力することにより、消費電流を増加させることなく液晶表示装置の表示オン/オフを容易に制御できる。 By input to the power supply circuit of the present embodiment the display on / off control signal as described above, it can be easily controlled display on / off of the liquid crystal display device without increasing the current consumption. なお、上記のように直接Trn5のゲートに信号Donを入力する方法ではなく、Donがロウの時にクロックを停止する回路を追加する方法によって、VH系の残留電荷を放電させ、液晶表示装置を表示オフ状態にしてもよい。 Instead of the method of inputting the signal Don to the gate of Trn5 directly, as described above, by adding a circuit that stops the clock when Don is low, to discharge the VH system of residual charge, display the liquid crystal display device it may be in the off state. また図4に示すようにDFのリセット端子を制御してクロックを停止し、チャージ・ポンプ回路の動作を停止させることで液晶表示装置を表示オフ状態にしてもよい。 Also stop the clock to control the reset terminal of the DF shown in FIG. 4, it may be a liquid crystal display device in the display OFF state by stopping the operation of the charge pump circuit.
【0156】 [0156]
図39(A)、図39(B)に、入力電源がオフした場合に、VH、VL系の電荷を放電させる回路例を示す。 Figure 39 (A), FIG. 39 (B), when the input power is turned off, a circuit example of discharging the VH, VL system charge. 例えば図39(A)において入力電源がオフしVcc=GNDとなると、Trn10がオフしTrn11のゲートがハイ側になる。 For example, when the input power is turned off and Vcc = GND in FIG. 39 (A), Trn10 gate off to Trn11 goes high side. これによりTrn11がオンし、VH系の電荷がGNDに放電される。 Thus Trn11 is turned on, VH based charge is discharged to GND. また図39(B)では、Vcc=GNDになると、Trp10がオフしTrp11のゲートがロウ側となる。 In FIG. 39 (B), becomes a Vcc = GND, Trp10 is a gate off and Trp11 becomes low side. これによりTrp11がオンし、VL系の電荷がVccに放電される。 Thus Trp11 turns on, VL-based charge is discharged to Vcc.
【0157】 [0157]
図40(A)、図40(B)に、入力電源がオフした場合及び表示オフ信号が入力された場合に、VH、VL系の電荷を放電させる回路例を示す。 Figure 40 (A), FIG. 40 (B), when the input power is input when turned off and the display-off signal, a circuit example of discharging the VH, VL system charge. Doffは表示オフの時にハイレベル(=Vcc)になる信号である。 Doff is a signal that becomes a high level (= Vcc) when the display-off. Doffがハイレベルになるとその反転信号である/Doffはローレベル(=GND)となり、これによりTrn10がオフしTrn11のゲートがハイ側になる。 Doff is a comes to the inverted signal to the high level / Doff is low (= GND), and the thereby Trn10 gate off to Trn11 goes high side. これによりTrn11がオンし、VH系の電荷がGNDに放電される。 Thus Trn11 is turned on, VH based charge is discharged to GND. また図40(B)では、Doffがハイレベルになると、Trp10がオフしTrp11のゲートがロウ側となる。 In FIG. 40 (B), the Doff goes high, Trpl0 the gate off and Trp11 becomes low side. これによりTrp11がオンし、VL系の電荷がVccに放電される。 Thus Trp11 turns on, VL-based charge is discharged to Vcc.
【0158】 [0158]
〔実施例13〕 Example 13
図41に、実施例1〜実施例12で説明した電源回路を含む液晶表示装置の構成例を示す。 Figure 41 shows a configuration example of a liquid crystal display device including a power supply circuit described in Examples 1 to 12. この液晶表示装置は、複数のデータ線電極と複数の走査線電極により駆動される液晶層を含む液晶パネル88と、電源回路91と、電源回路91により供給される電圧に基づいてデータ線電極を駆動するXドライバIC(データ線ドライバ)90と、電源回路により供給される電圧に基づいて走査線電極を駆動するYドライバIC(走査線ドライバ)89とを含む。 The liquid crystal display device includes a liquid crystal panel 88 including a liquid crystal layer driven by a plurality of data line electrode and a plurality of scan line electrode, a power supply circuit 91, the data line electrodes on the basis of the voltage supplied by the power supply circuit 91 includes an X driver IC (data line driver) 90 that drives and a Y driver IC (scan line driver) 89 that drives the scan line electrode on the basis of the voltage supplied by the power supply circuit.
【0159】 [0159]
VCC−GNDはドライバICのロジック部駆動用電源入力であり、VEE−GNDは選択電圧を形成するための高電圧電源入力である。 VCC-GND is logic unit driving power input of the driver IC, VEE-GND are high-voltage power supply input for forming a selection voltage. 電源回路が図1のような構成の場合にはVEEは必要ない。 Power supply circuit VEE is not necessary in the case of the configuration as Figure 1. LPはXドライバIC用のラッチパルスであり、通常は、シフト・レジスタを含むYドライバIC用のシフトクロックにも兼用される。 LP is a latch pulse for the X driver IC, usually, is also used with the shift clock for Y driver IC includes a shift register. その他のタイミング信号やデータ信号は図を見やすくするために記載を省略してある。 Other timing signals and data signals are omitted for clarity of illustration.
【0160】 [0160]
図42に、図41の回路で液晶パネルを駆動した時の駆動電圧波形の例を示す。 Figure 42 shows an example of driving voltage waveforms when driving the liquid crystal panel in the circuit of Figure 41. この駆動波形は特公昭57−57718の請求項1に記載された駆動方法において、V111=V122と設定した場合に駆動波形に相当する。 The driving waveform in has been the driving method according to claim 1 of JP-B-57-57718, which corresponds to the drive waveform If set to V111 = V122. ここに、VHとVLは選択される走査線電極に加える電圧であり、VC(VM)は非選択の走査線電極に加える電圧である。 Here, VH and VL is the voltage applied to the scan line electrodes selected, VC (VM) is a voltage applied to the scan line electrodes of unselected. また、Vx0とVx1は表示データのオン/オフに従ってX電極に加える電圧である。 Further, Vx0 and Vx1 are voltages applied to the X electrode in accordance with the ON / OFF display data. Mは液晶を交流駆動するための制御信号で、信号Mのハイ/ロウにより液晶パネルに加える電圧の極性が反転される。 M is a control signal for AC driving the liquid crystal, the polarity of the voltage applied to the liquid crystal panel is inverted by the high / low signal M. t1Hは1本の走査線電極が選択される時間の長さを示している。 t1H indicates the length of time that one scan line electrode is selected.
【0161】 [0161]
この駆動方法に必要な電圧は、実施例1〜実施例12で説明した電源回路により形成できる。 Voltage required for the driving method can be formed by the power supply circuit described in Examples 1 to 12. 例えば、非選択レベルのVC、選択レベルのVH及びVLには、電源回路91の出力VC、VH、VLを用いる。 For example, the non-selection level VC, the VH and VL of the selected level, the output VC of the power supply circuit 91, VH, and VL is used. またX電極を駆動する電圧のVx0にはV2を用い、Vx1には−V2を用いればよい。 Also the the V2 used Vx0 of voltage for driving the X electrodes, it may be used -V2 to Vx1. 例えばデューティが1/240の場合にはVHは通常20V程度であり、V2はロジック電圧3.3Vの約1/2の1.6V程度である。 For example when the duty is 1/240 the VH is usually about 20V, V2 are in the order of about half the 1.6V logic at 3.3V. 従ってV2には、ロジック電圧を1/2に降圧した電圧を利用することもできる。 Therefore the V2, may be utilized voltage obtained by stepping down the logic voltage to 1/2.
【0162】 [0162]
XドライバIC90のロジック電圧はVCC−GNDをそのまま用いればよい。 Logic voltage of the X driver IC90 may be used as a VCC-GND. YドライバIC89のロジック電圧としては、TFTパネル用のゲート線ドライバICのようにドライバ出力電圧の中間でよい場合は、VCC−GNDをそのまま用いればよい。 The logic voltage of the Y driver IC89, if good in the middle of the driver output voltage as the gate line driver IC for TFT panels may be used as a VCC-GND. しかしながら、例えばSTNパネル用の通常のドライバICのように、ロジック電圧の低レベルがVLに一致している場合には、YドライバIC89用のロジック電圧VDDを別に形成する必要がある。 However, for example, as a normal driver IC for STN panel, when the low-level logic voltage matches the VL, it is necessary to separately form a logic voltage VDD for the Y driver IC89. 図43はこの場合に用いるYドライバ用ロジック電圧発生回路の例であって、図24のHに示す部分と基本的に同様の動作をする。 Figure 43 is an example of the logic voltage generating circuit for the Y driver used in this case, the partial basically the same operation shown in H of FIG. 24. すなわちBは、図5に示した信号であり、VCC−GNDを電源として駆動される信号である。 That B is a signal shown in FIG. 5, a signal that is driving the VCC-GND as a power source. またCs1とCs2は容量が470pF程度のカップリング・コンデンサ、D1とD2はダイオード、Buf1とBuf2はバッファ、Rf1とRf2は1KΩ程度の抵抗である。 The Cs1 and Cs2 are capacitance 470pF about coupling capacitors, D1 and D2 are diodes, Buf1 and Buf2 are buffers, Rf1 and Rf2 are resistances of about 1K ohm. Buf1とRf1で1つのホールド回路を形成しており、Buf2とRf2で別のホールド回路を形成している。 Buf1 and Rf1 forms one of the hold circuit, a form another hold circuit Buf2 and Rf2. 図37のような接続にして、バッファの負側電源端子をVLに接続すれば、バッファの正側電源端子にはVLよりもVCCだけ高い電圧VDDyが発生する。 In the connection as shown in FIG. 37, by connecting the negative power source terminal of the buffer to VL, the positive power supply terminal of the buffer VCC voltage higher VDDy occurs than VL. 従って、このVDDyをYドライバIC89用のロジック用電源とすればよい。 Therefore, it is sufficient to this VDDy a logic power source for the Y driver IC89. YドライバIC89の動作周波数はXドライバIC90の1/80程度であり、YドライバIC89のロジック部の消費電流は極めて小さい。 The operating frequency of the Y driver IC89 is about 1/80 of the X driver IC 90, the current consumption of the logic portion of the Y driver IC89 is extremely small. 従って、上記のような簡易な手法で形成した電源電圧で充分に駆動が可能である。 Therefore, it is possible to sufficiently driven by the supply voltage formed by a simple method as described above. また、図43の回路は、信号LPをレベルシフトしてYドライバ用シフトクロックYSCLを形成する機能も有している。 The circuit of Figure 43 also has a function to the level shifting signal LP to form a shift clock YSCL for the Y driver. なお、バッファの電源端子間には0.1μF程度の平滑コンデンサCxを入れておくことが好ましい。 Incidentally, it is preferable to put a smoothing capacitor Cx of about 0.1μF between each power supply terminal of the buffer.
【0163】 [0163]
以上はVCCが3.3Vとして説明した。 More than VCC has been described as 3.3V. しかしながら、VCCが5Vの場合は、オペアンプ等を用いてVCCをより低い電圧に変換し、電源回路91やYドライバIC89、XドライバIC90の駆動を行った方が、低消費電力化のためには好ましい。 However, if VCC is 5V, converts the VCC to a lower voltage using an operational amplifier or the like, who was driving the power supply circuit 91 and the Y driver IC89, X driver IC90 is, for low power consumption preferable. また、VCCが1.5V程度の場合にはこのVCCをそのままVx0として用い、VCCの反転昇圧電圧(負方向2倍昇圧電圧)をVx1として用いればよい。 Also, VCC is using the VCC directly as Vx0 in the case of about 1.5V, the inverted boosted voltage VCC (negative-direction double boosted voltage) may be used as Vx1.
【0164】 [0164]
以上の構成の液晶表示装置では、その電源回路自体が低消費電力である。 Or more of the liquid crystal display device of the configuration, the power supply circuit itself is a low power consumption. 更に、パネル電流の大部分を占める充放電電流、即ちX電極と非選択状態のY電極との間で流れる充放電電流が、高電圧系から供給されるのではなく、より低いロジック部駆動電圧系から供給される。 Furthermore, the charging and discharging current occupies most of the panel current, i.e. the X electrode and the charge-discharge current flowing between the Y electrode of the non-selected state, rather than being supplied from the high voltage system, a lower logic unit driving voltage It is supplied from the system. 従って、パネル電流による消費電力も大幅に低減され、全体として消費電力を著しく小さくできる。 Accordingly, power consumption due to panel currents is also greatly reduced, it can significantly reduce power consumption as a whole.
【0165】 [0165]
〔実施例14〕 EXAMPLE 14
図44(A)に液晶表示装置の他の構成例を示す。 Figure 44 (A) shows another configuration example of a liquid crystal display device. 基本的には実施例13と同様の構成であるため、実施例13と異なる部分についてのみ説明する。 For basically the same structure as in Example 13, it will be described only portions different from Embodiment 13. 本実施例はY電極を2ライン同時選択法で駆動する場合の例である。 This embodiment is an example of a case of driving a two line simultaneous selection method Y electrodes.
【0166】 [0166]
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図44(B)に示す。 The voltage required to be applied to the liquid crystal panel in the case of the driving method shown in FIG. 44 (B). Y電極の駆動には、実施例13と同様に、非選択レベルであるVC(VM)と選択レベルであるVHおよびVLが必要である。 The driving of the Y electrode, in the same manner as in Example 13, there is a need for VH and VL are selection level VC (VM) is a non-selection level. ここでVHとVLとはVCを中心として互いに対称な関係にある。 Here in symmetrical relationship with each other about the VC and VH and VL. X電極の駆動には、Vx0〜Vx2の3レベルの電圧が必要である。 The driving of the X electrode, it is necessary to three-level voltage Vx0~Vx2. Vx1はVCと同電位であり、Vx0とVx2とはVx1を中心として互いに対称な関係にある。 Vx1 is the VC at the same potential, and Vx0 and Vx2 are in symmetrical relationship with each other about a Vx1. 例えば1フレーム周期内に走査するY電極の数が240本程度で、かつ、Vth(スレッショールド電圧)が実効値で2V程度の通常液晶を使用する場合は、VCを0VとするとVHは約16V、Vx0は約2Vとなる。 For example the number of about 240 in the Y electrodes scanned within one frame period, and, if Vth (threshold voltage) uses ordinary liquid crystal of about 2V in effective value, VH is approximately When 0V to VC 16V, Vx0 is about 2V. つまり実施例13と異なる点は、X電極の駆動電圧として中心電位が追加される点と、VHが若干下がりVx0が若干上がる点だけである。 That Example 13 differs are that the center potential is added as a drive voltage of the X electrode, VH is only in a slight fall Vx0 increases slightly. 本実施例の電源回路はこうした対称な関係にある電圧を低消費電力で発生するのに適している。 Power supply circuit of this embodiment is suitable for generating a voltage in these symmetrical relationship with low power consumption.
【0167】 [0167]
VCCが3.3Vの場合には、Vthが実効値で1.6V程度の低電圧液晶を使用すればよい。 If VCC is 3.3V is, Vth may be used a low-voltage liquid crystal of about 1.6V in the effective value. またVCCが1.5V程度の場合には、やはり低電圧液晶を使用し、このVCCをそのままVx0として用いればよい。 In the case VCC is about 1.5V, again using a low-voltage liquid crystal, may be used the VCC directly as Vx0.
【0168】 [0168]
本実施例の液晶表示装置は、電源回路自体が低消費電力であるとともに、実施例13で述べた理由と同じ理由でパネル電流による消費電力も大幅に低減される。 The liquid crystal display device of this embodiment, the power supply circuit itself as well as a low power consumption, the power consumption due to the same reason the panel current and reasons described in Example 13 are also greatly reduced. また駆動に必要となる最大電圧も実施例13より低くて済み、更なる低消費電力化を図れる。 The maximum voltage required to drive even requires lower than Example 13, thereby to further lower power consumption. また図49の比較例では、Xドライバのロジック部等での消費電流をIXDとすると、これによる消費電力はIXD×VEEであった。 In the comparative example of FIG. 49, when the current consumption of the logic portion and the like of the X driver and IXD, the power consumption which was IXD × VEE. これに対して本実施例では、消費電力はIXD×VCCで済み、比較例に比べ大幅な低消費電力化を図れる。 In contrast, in this embodiment, power consumption requires only IXD × VCC, attained a significant reduction in power consumption compared with the comparative example.
【0169】 [0169]
〔実施例15〕 Example 15
図45(A)に液晶表示装置の他の構成例を示す。 Figure 45 shows another example of a configuration of a liquid crystal display device (A). 本実施例はY電極を4ライン同時選択法で駆動する場合の例である。 This embodiment is an example of a case of driving in a four-line simultaneous selection method Y electrodes.
【0170】 [0170]
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図45(B)に示す。 A necessary voltage to be applied to the liquid crystal panel in the case of the driving method shown in FIG. 45 (B). Y電極の駆動には非選択レベルであるVCと選択レベルであるVHおよびVLが必要で、VHとVLとはVCを中心として互いに対称な関係にある。 The driving of the Y electrode is required VH and VL is VC and selection levels is a non-selection level, the VH and VL are in a symmetrical relationship with each other about the VC. X電極の駆動には、Vx0〜Vx4の5レベルの電圧が必要で、Vx2はVCと同電位である。 The driving of the X electrodes, requires a five-level voltage of Vx0~Vx4, Vx2 is the VC at the same potential. Vx0とVx4およびVx1とVx3はVx2を中心として互いに対称な関係にあり、Vx0−Vx1=Vx1−Vx2=Vx2−Vx3=Vx3−Vx4を満足する。 Vx0 and Vx4, and Vx1 and Vx3 is in symmetrical relationship with each other about the Vx2, satisfies Vx0-Vx1 = Vx1-Vx2 = Vx2-Vx3 = Vx3-Vx4. 例えば1フレーム周期内に走査するY電極の数が240本程度で、かつ、Vthが実効値で2V程度の通常液晶を使用する場合は、VCの電圧を0VとするとVHは約11.3V、Vx0は約2.9Vとなる。 For example the number of about 240 in the Y electrodes scanned within one frame period, and, if Vth uses ordinary liquid crystal of about 2V in effective value, VH when the voltage VC at 0V is about 11.3 V, Vx0 is about 2.9V. つまり実施例14と異なる点は、X電極の駆動電圧として中心電位に対して互いに対称な2レベルの電圧が追加される点と、VHが若干下がりVx0が若干上がる点だけである。 That Example 14 differs are that symmetrical two-level voltage is added to each other with respect to the center potential as the drive voltage of the X electrode, VH is only in a slight fall Vx0 increases slightly.
【0171】 [0171]
特に、VCCが3.3Vの場合はVCCとVx0が比較的近いレベルであるため、図45(A)に示すようにVCCをそのままVx0としても用いることが可能である。 In particular, if VCC is 3.3V for VCC and Vx0 are comparatively close levels, it can also be used directly as Vx0 to VCC as shown in FIG. 45 (A). この場合はVthがやや高い液晶を使うか、VEEをやや低く設定するかすれば、コントラスト調整も容易にできる。 Is this case Vth uses a slightly higher liquid crystal, if either set slightly lower VEE, it is also easily contrast adjustment.
【0172】 [0172]
〔実施例16〕 Example 16
図46(A)に液晶表示装置の他の構成例を示す。 Figure showing another configuration example of a liquid crystal display device 46 (A). 本実施例はY電極を6ライン同時選択法で駆動する場合の例である。 This embodiment is an example of a case of driving the Y electrodes 6 line selection method.
【0173】 [0173]
この駆動方法の場合に液晶パネルに加えることが必要な電圧を図46(B)に示す。 The voltage required to be applied to the liquid crystal panel in the case of the driving method shown in FIG. 46 (B). Y電極の駆動には、非選択レベルであるVCと選択レベルであるVHおよびVLが必要で、VHとVLとはVCを中心として互いに対称な関係にある。 The driving of the Y electrodes, requires a VH and VL is VC and selection levels is a non-selection level, in symmetrical relation to each other about the VC and VH and VL. X電極の駆動には、Vx0〜Vx6の7レベルの電圧が必要で、Vx3はVCと同電位であり、かつ、Vx0〜Vx6はVx0−Vx1=Vx1−Vx2=Vx2−Vx3=Vx3−Vx4=Vx4−Vx5=Vx5−Vx6を満足する。 The driving of the X electrodes, requires 7-level voltage of Vx0~Vx6, Vx3 is the VC at the same potential, and, Vx0~Vx6 the Vx0-Vx1 = Vx1-Vx2 = Vx2-Vx3 = Vx3-Vx4 = to satisfy the Vx4-Vx5 = Vx5-Vx6. 例えば1フレーム周期内に走査するY電極の数が240本程度で、かつ、Vthが実効値で2V程度の通常液晶を使用する場合は、VCの電圧を0VとするとVHは約9.2V、Vx0は約3.6Vである。 For example the number of about 240 in the Y electrodes scanned within one frame period, and, if Vth uses ordinary liquid crystal of about 2V in effective value, VH when the voltage VC at 0V is about 9.2 V, Vx0 is about 3.6V. つまり、実施例15と異なる点はX電極の駆動電圧として中心電位に対して互いに対称な2レベルの電圧が追加される点と、VHが若干下がりVx0が若干上がる点だけである。 In other words, a point symmetrical two-level voltage is added to each other with respect to the center potential as the driving voltage of Example 15 differs from the X electrode, VH is only in a slight fall Vx0 increases slightly.
【0174】 [0174]
特にVCCが3.3Vの場合は、VCCとVx0が比較的近いレベルであるため、図46(A)に示すようにVCCをそのままVx0としても用いることが可能である。 Especially if VCC is 3.3V, for VCC and Vx0 are comparatively close levels, it can also be used directly as Vx0 to VCC as shown in FIG. 46 (A). この場合はVthがやや低い液晶を使うか、VEEをやや高く設定するかすれば、コントラスト調整も容易にできる。 Is this case Vth uses a somewhat lower liquid crystal, if either set slightly higher VEE, it is also easily contrast adjustment.
【0175】 [0175]
以下に同時に選択するY電極の数がどの程度までが実用的かを述べる。 To what extent the number of Y electrodes to select less simultaneously mention or practical. 例えば1フレーム周期内に走査するY電極の数が240本程度の場合は同時選択するライン数が15本〜16本の時に、Y電極の駆動に必要な最大電圧幅と、X電極の駆動に必要な最大電圧幅とが等しくなる。 For example, when the number of lines number of Y electrodes scanned within one frame period is selected simultaneously in the case of about 240 is fifteen to 16 present, the maximum voltage amplitude necessary for driving the Y electrodes, to drive the X electrodes the maximum voltage width and required equal. Vthが実効値で2V程度の通常液晶を使用する場合には、この電圧は6V弱となる。 Vth is when using normal liquid crystal of about 2V in effective value, this voltage is 6V weak. つまり、同時選択ライン数が16本以下の範囲では同時に選択するY電極の数が多い駆動方法ほど必要となる最大電圧が低くて済み、その点では消費電力の低減に有利であることになる。 In other words, it requires in the range number of simultaneously selected lines is 16 or less lower maximum voltage necessary as a driving method the number of Y electrodes is often selected simultaneously, will be advantageous in reducing power consumption in that regard. 但し、逆に、駆動に必要な電圧のレベル数が増加して電源回路が複雑化するとともに、XドライバICもコスト高になるので、同時選択するライン数は8本以下が実用的であると言うことができる。 However, conversely, with complicated power circuit number of levels increases the voltage required for driving, since X driver IC increases the cost, the number of lines to be simultaneously selected and eight or less is practical it is possible to say.
【0176】 [0176]
以上述べた実施例13〜実施例16では、例えば図46(A)に示すように、第1、第2入力電位VCC、GNDを、V3、V2、V1、VC、−V1、−V2、−V3(第1〜第N電位)のいずれかとして使用すると共に、ドライバICのロジック部の電源電圧としても使用している。 In Examples 13 to 16 described above, for example, as shown in FIG. 46 (A), first, second input potential VCC, the GND, V3, V2, V1, VC, -V1, -V2, - V3 with used either as a (first to N potential), is used as a power supply voltage of the logic portion of the driver IC. 電源回路91で使用する入力電源電圧(VEE、VCC、GND又はVCC、GND)の他に、ドライバICのロジック部を駆動するための別の電源電圧を用意する方が、液晶パネルを最適電圧で駆動する点では好ましい。 Input supply voltage used in the power supply circuit 91 (VEE, VCC, GND or VCC, GND) in addition to, better to have a separate power supply voltage for driving the logic portions of the driver IC, a liquid crystal panel with optimal voltages in that the drive is preferred. しかしながら入力電源電圧の数が増えることは、液晶表示装置の使用者にとっては好ましくない。 However the number of input supply voltage increases is not preferable for the user of the liquid crystal display device. 実施例13〜実施例16で説明したように、VCC、GNDをV3、V2〜−V2、−V3のいずれかとして使用すると共に、ドライバICのロジック部の電源電圧として使用しても、若干最適電圧からずれた電圧による駆動となるが、実用的には問題無い画質の表示が可能である。 As described in Examples 13 to 16, VCC, the GND V3, V2~-V2, with use as either -V3, be used as the power supply voltage of the logic portion of the driver IC, slightly optimum Although the drive by the voltage deviated from the voltage, practically is capable of displaying no problem quality. 従って、実施例13〜実施例16のようにして、入力電源電圧の数の増加を抑える方が、より実用的となる。 Therefore, as Examples 13 to 16, is preferable to suppress the increase in the number of input supply voltage, a more practical.
【0177】 [0177]
なお、V3、V2〜−V2、−V3の中にVCC、GNDに一致するものがない場合には、図33で説明したように、チャージ・ポンプ動作によりVCC、GNDと異なる電圧を発生し、この発生電圧をV3、V2〜−V2、−V3のいずれかとして用いればよい。 Incidentally, V3, V2~-V2, VCC in -V3, if there is no match to GND, as described in FIG. 33, VCC, the GND different voltage generated by a charge pump operation, the generated voltage V3, V2~-V2, may be used as either -V3.
【0178】 [0178]
また図41等に示すように、実施例13〜実施例16では、電源回路91に入力するパルス状クロックとして、Xドライバ用ラッチパルス信号LP又はYドライバ用シフトクロックYSCLを使用している。 In addition, as shown in FIG. 41 or the like, in Examples 13 to 16, as a pulse-shaped clock to be input to the power supply circuit 91 uses a latch pulse signal LP or the shift clock YSCL for the Y driver X driver. 電源回路91のクロックを形成する信号は、周期的なパルス状クロックであることが好ましい理由は、実施例2において既に述べた通りである。 Signal forming the clock of the power supply circuit 91, the reason it is preferred that a periodic pulsed clock is as already described in Example 2. 通常、Xドライバ用ラッチパルス信号は周期が30μs〜100μs程度、パルス幅が100ns〜300ns程度の周期的なパルス状クロック信号であるため、電源回路91のパルス状クロックとして問題無く利用できる。 Normally, the latch pulse signal for the X driver period is about 30Myuesu~100myuesu, since the pulse width is periodic pulsed clock signal of about 100Ns~300ns, can without problems available as a pulse-like clock supply circuit 91. Yドライバ用シフトクロックがXドライバ用ラッチパルスとは別に入力される液晶表示装置もあるが、この場合のYドライバ用シフトクロックもXドライバ用ラッチパルスと同様の周期的なパルス状クロック信号であるため、こちらのクロックを用いても問題無い。 Shift clock Y driver and the latch pulse for the X driver is also a liquid crystal display device which is inputted separately, but at the same periodic pulse-shaped clock signal and the shift clock is also a latch pulse for the X driver Y driver in this case because, no matter if used here of the clock. 液晶表示装置に入力されるタイミング信号の中では、これらの信号が最も適切である。 Among timing signal input to the liquid crystal display device, these signals are most suitable. 液晶表示装置の消費電流の大部分が1水平走査期間の切りかわりごとに流れる電流であるため、その電流を供給するチャージ・ポンプ回路を、1水平走査期間毎のパルス状クロックであるXドライバ用ラッチパルスやYドライバ用シフトクロックに同期して動作させることは、理にかなっている。 Since most of the current consumption of the liquid crystal display device is a current flowing in each cut instead of one horizontal scanning period, a charge pump circuit for supplying the current, for the X driver is a pulse-shaped clock every horizontal scanning period be operated in synchronization with the latch pulse and the shift clock for the Y driver is reasonable. これより周期が長いクロック信号では昇圧能力不足となる。 From this period is the lack of boosting capability in the long clock signal. 一方、これより周期が短いパルス状クロック信号は、昇圧能力を確保する上では好ましいが、こうした信号は液晶表示装置には入力されていないため別途作り出すことが必要となり、これは回路の大規模化につながる。 On the other hand, than this period is short pulse-shaped clock signal is preferable in ensuring boosting ability, such signals must be created separately because it is not input to the liquid crystal display device, which is the scale of the circuit It leads to.
【0179】 [0179]
〔実施例17〕 [Example 17]
図47に、本発明の液晶表示装置を電子機器に搭載した例を示す。 Figure 47 shows an example of mounting the liquid crystal display device of the present invention to an electronic device. μPU(マイクロマイクロ・プロセッサ・ユニット)112は、電子機器全体を制御するものであり、LCDコントローラ113は、液晶表示装置115に必要なタイミング信号や表示データを送り出すものである。 MyuPU (micro-micro processor unit) 112 is for controlling the entire electronic device, LCD controller 113 is intended to feed the timing signals and display data necessary for the liquid crystal display device 115. またメモリ(VRAM)114は、表示データを格納するものであり、電池116は、電子機器の電源である。 The memory (VRAM) 114 is for storing the display data, battery 116 is a power source of the electronic apparatus. DC/DCコンバータ117は、電池116の電圧から液晶表示装置115に必要な高電圧を発生するものである。 DC / DC converter 117 is for generating a high voltage required for the liquid crystal display device 115 from the voltage of the battery 116. DC/DCコンバータ117は液晶表示装置に内蔵させてもよく、内蔵させる場合は本発明のようにチャージ・ポンプ方式のDC−DCコンバータを用いることが望ましい。 DC / DC converter 117 may be incorporated in the liquid crystal display device, when to incorporate it is desirable to use a DC-DC converter of a charge pump type as in the present invention. このような電子機器に、本発明の液晶表示装置を用いることによって、電子機器の消費電力を大幅に低減できる。 Such electronic equipment, by using the liquid crystal display device of the present invention, it is possible to significantly reduce the power consumption of the electronic device.
【0180】 [0180]
なお、本発明は上記実施例1〜実施例17に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。 The present invention is not limited to the above Examples 1 to 17, and various modifications are possible within the spirit and scope of the present invention.
【0181】 [0181]
例えばパルス状クロックを使用する手法、昇圧倍率を変更する手法、チャージ・ポンプを1水平期間毎に行う手法等は、図1、図34等に示す構成の電源回路に限らず、少なくとも第1〜第N電位を供給するチャージ・ポンプ回路を含む電源回路であれば、種々ものに適用できる。 For example technique of using a pulsed clock, method of changing the boosting ratio, techniques for performing the charge pump for each horizontal period, FIG. 1 is not limited to the power supply circuit having the configuration shown in FIG. 34 or the like, at least a first through if the power supply circuit including a charge pump circuit for supplying the first N potential, can be applied to various ones.
【0182】 [0182]
またチャージ・ポンプ回路の構成も図6〜図24に示したものに限られるものではない。 The configuration of the charge pump circuit is also not limited to those shown in FIGS. 6 to 24.
【0183】 [0183]
また上記実施例では、ラッチパルスLPを使用したチャージ・ポンプ回路を例にとり説明したが、LPを用いない場合にはディレイ回路等を用いてノンオーバラップのクロックを生成すればよい。 In the above embodiment, the charge pump circuit using the latch pulse LP has been described taking as an example, may be generated clock non-overlapping with the delay circuit and the like in the case of not using the LP.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】実施例1に係る電源回路のブロック図である。 1 is a block diagram of a power supply circuit according to the first embodiment.
【図2】V2、−V2の生成にオペアンプを用いた場合のブロック図である。 [2] V2, is a block diagram of a case of using an operational amplifier to generate the -V2.
【図3】コントラスト調整回路の一例を示す回路図である。 3 is a circuit diagram showing an example of a contrast adjustment circuit.
【図4】クロック形成回路の一例を示す回路図である。 4 is a circuit diagram showing an example of a clock generation circuit.
【図5】クロック形成回路の動作を説明するためのタイミングチャートである。 5 is a timing chart for explaining the operation of the clock generation circuit.
【図6】チャージ・ポンプ回路の基本概念図である。 FIG. 6 is a basic conceptual diagram of the charge pump circuit.
【図7】2倍昇圧用チャージ・ポンプ回路の概念図である。 7 is a conceptual diagram of a double boosting charge pump circuit.
【図8】負方向2倍昇圧用チャージ・ポンプ回路の概念図である。 8 is a conceptual diagram of the negative-direction double boosting charge pump circuit.
【図9】1/2降圧用チャージ・ポンプ回路の概念図である。 [9] 1/2 is a conceptual diagram of a step-down charge pump circuit.
【図10】負方向6倍昇圧用チャージ・ポンプ回路の概念図である。 10 is a conceptual diagram of a negative direction sextuple boosting a charge pump circuit for.
【図11】図11(A)、図11(B)は、図10の回路の動作を説明するための図である。 [11] FIG. 11 (A), the FIG. 11 (B) is a diagram for explaining the operation of the circuit of Figure 10.
【図12】負方向6倍昇圧用チャージ・ポンプ回路の他の例の概念図である。 12 is a conceptual diagram of another example of the negative 6 times boosting charge pump circuit.
【図13】図13(A)、図13(B)は、図12の回路の動作を説明するための図である。 [13] FIG. 13 (A), the FIG. 13 (B) is a diagram for explaining the operation of the circuit of Figure 12.
【図14】図14(A)、図14(B)は、3/2倍昇圧用チャージ・ポンプ回路の概念図である。 [14] FIG. 14 (A), the FIG. 14 (B) is a conceptual diagram of a 3/2-fold boosting charge pump circuit.
【図15】図15(A)、図15(B)は、負方向3/2倍昇圧用チャージ・ポンプ回路の概念図である。 [15] FIG. 15 (A), the FIG. 15 (B) is a conceptual diagram of a negative 3/2 boosting charge pump circuit.
【図16】図16(A)、図16(B)は、2/3倍降圧用チャージ・ポンプ回路の概念図である。 [16] FIG. 16 (A), the FIG. 16 (B) is a conceptual diagram of a two / three-fold step-down charge pump circuit.
【図17】図17(A)、図17(B)は、負方向2/3倍降圧用チャージ・ポンプ回路の概念図である。 [17] FIG. 17 (A), FIG. 17 (B) is a conceptual diagram of the negative direction 2/3 step-down charge pump circuit.
【図18】負方向2倍昇圧回路の具体例を示す回路図である。 18 is a circuit diagram showing a specific example of the negative-direction double boosting circuit.
【図19】図18の回路の動作を説明するための図である。 19 is a diagram for explaining the operation of the circuit of Figure 18.
【図20】図20(A)、図20(B)は、レベルシフト手段の一例を示す回路図である。 [20] FIG. 20 (A), FIG. 20 (B) is a circuit diagram showing an example of the level shift means.
【図21】ダイオードを用いたチャージ・ポンプ回路の一例を示す回路図である。 FIG. 21 is a circuit diagram showing an example of a charge pump circuit using a diode.
【図22】図21の回路の動作を説明するための図である。 22 is a diagram for explaining the operation of the circuit of Figure 21.
【図23】図21の回路の応用例を示す回路図である。 23 is a circuit diagram showing an application example of the circuit of Figure 21.
【図24】ポンピング・コンデンサを2つ設けたチャージ・ポンプ回路の例を示す回路図である。 FIG. 24 is a circuit diagram showing an example of a pumping capacitor provided with two charge pump circuits.
【図25】図25(A)、図25(B)、図25(C)は、水平走査期間毎にチャージ・ポンプ動作を行う手法について説明するための図である。 [25] FIG. 25 (A), the FIG. 25 (B), FIG. 25 (C) are diagrams for explaining a method of performing charge pump operation every horizontal scan period.
【図26】昇圧、降圧の倍率変更部を設けたチャージ・ポンプ回路の例を示す回路図である。 [Figure 26] boosting is a circuit diagram showing an example of a charge pump circuit provided with a magnification changing portion of the buck.
【図27】昇圧、降圧の倍率変更部を設けたチャージ・ポンプ回路の他の例を示す回路図である。 [Figure 27] boosting is a circuit diagram showing another example of a charge pump circuit provided with a magnification changing portion of the buck.
【図28】図28(A)、図28(B)は、電源投入後の所与の期間、高電圧の供給を停止させる例を示す回路図である。 [28] FIG. 28 (A), FIG. 28 (B) given period after the power is turned on, a circuit diagram showing an example of stopping the supply of the high voltage.
【図29】実施例7に係る電源回路のブロック図である。 Figure 29 is a block diagram of a power supply circuit according to the seventh embodiment.
【図30】実施例8に係る電源回路のブロック図である。 30 is a block diagram of a power supply circuit according to the eighth embodiment.
【図31】実施例9に係る電源回路のブロック図である。 FIG. 31 is a block diagram of a power supply circuit according to the ninth embodiment.
【図32】パネル駆動波形の例を示す図である。 32 is a diagram showing an example of a panel driving waveforms.
【図33】実施例10に係る電源回路のブロック図である。 FIG. 33 is a block diagram of a power supply circuit according to Example 10.
【図34】実施例11に係る電源回路のブロック図である。 FIG. 34 is a block diagram of a power supply circuit according to Example 11.
【図35】実施例11に係る電源回路の他の例を示すブロック図である。 FIG. 35 is a block diagram showing another example of the power supply circuit according to the embodiment 11.
【図36】入力電源電圧の電位関係を説明するための図である。 36 is a diagram for explaining the potential relationship between the input power supply voltage.
【図37】VH、VL系の残留電荷を放電させる例を示す回路図である。 [Figure 37] VH, it is a circuit diagram showing an example of discharging the VL system residual charge.
【図38】VH、VL系の残留電荷を放電させる他の例を示す回路図である。 [Figure 38] VH, it is a circuit diagram showing another example of discharging the VL system residual charge.
【図39】図39(A)、図39(B)は、VH、VL系の残留電荷を放電させる他の例を示す回路図である。 [39] FIG. 39 (A), FIG. 39 (B) is, VH, is a circuit diagram showing another example of discharging the VL system residual charge.
【図40】図40(A)、図40(B)は、VH、VL系の残留電荷を放電させる他の例を示す回路図である。 Figure 40 Figure 40 (A), FIG. 40 (B) is, VH, is a circuit diagram showing another example of discharging the VL system residual charge.
【図41】実施例13に係る液晶表示装置の一例を示すブロック図である。 FIG. 41 is a block diagram showing an example of a liquid crystal display device according to Example 13.
【図42】図41の液晶表示装置の駆動波形を説明するための図である。 42 is a diagram for explaining a driving waveform of the liquid crystal display device in FIG 41.
【図43】レベルシフト手段の一例を示す回路図である。 FIG. 43 is a circuit diagram showing an example of the level shift means.
【図44】図44(A)は、実施例14に係る液晶表示装置の一例を示すブロック図であり、図44(B)は、駆動電圧の電位関係を説明するための図である。 [44] FIG. 44 (A) is a block diagram showing an example of a liquid crystal display device according to embodiment 14, FIG. 44 (B) are diagrams for explaining the potential relationship between the drive voltage.
【図45】図45(A)は、実施例15に係る液晶表示装置の一例を示すブロック図であり、図45(B)は、駆動電圧の電位関係を説明するための図である。 Figure 45 Figure 45 (A) is a block diagram showing an example of a liquid crystal display device according to embodiment 15, FIG. 45 (B) are diagrams for explaining the potential relationship between the drive voltage.
【図46】図46(A)は、実施例16に係る液晶表示装置の一例を示すブロック図であり、図46(B)は、駆動電圧の電位関係を説明するための図である。 [46] FIG. 46 (A) is a block diagram showing an example of a liquid crystal display device according to embodiment 16, FIG. 46 (B) are diagrams for explaining the potential relationship between the drive voltage.
【図47】実施例17に係る電子機器の一例を示すブロック図である。 FIG. 47 is a block diagram showing an example of an electronic apparatus according to the embodiment 17.
【図48】第1の背景例の電源回路の一例を示す回路図である。 FIG. 48 is a circuit diagram showing an example of the power supply circuit of the first background example.
【図49】第2の背景例の電源回路の一例を示す回路図である。 FIG. 49 is a circuit diagram showing an example of the power supply circuit of the second background example.
【図50】第3の背景例の電源回路を説明するためのパネル駆動波形の一例を示す図である。 50 is a diagram showing an example of a panel driving waveform for explaining a power supply circuit of the third background example.
【図51】第3の背景例の電源回路の一例を示す回路図である。 FIG. 51 is a circuit diagram showing an example of the power supply circuit of the third background example.
【符号の説明】 DESCRIPTION OF SYMBOLS
LP ラッチパルスVcc 第1入力電位GND 第2入力電位VH 第1電位V3 第G電位VC 第J電位VL 第N電位1 クロック形成回路2 負方向6倍昇圧回路3 コントラスト調整回路4 2倍昇圧回路5 負方向2倍昇圧回路6 1/2降圧回路7 1/2降圧回路 LP latch pulse Vcc first input potential GND second input potential VH first potential V3 first G potential VC first J potential VL N-th potential first clock generation circuit 2 negative sextuple boosting circuit 3 contrast adjustment circuit 4 double boosting circuit 5 negative-direction double boosting circuit 6 1/2 step-down circuit 7 1/2 step-down circuit

Claims (4)

  1. 入力電源電圧が与えられ、液晶表示装置の液晶パネルを駆動するための第1〜第N(N≧4)電位を供給する電源回路であって、 Input supply voltage is applied, first to N (N ≧ 4) for driving the liquid crystal panel of a liquid crystal display device comprising a power supply circuit for supplying the potential,
    所与のクロックに基づきチャージ・ポンプ動作を行い、高電位側の前記第1電位と低電位側の前記第N電位のいずれかを、直接に又は調整手段を介して供給する第1のチャージ・ポンプ回路と、 It performs charge pump operation based on a given clock, one of the first N potential of the first potential and the low potential side of the high potential side, a first charge supplying directly or via adjustment means and a pump circuit,
    複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を所与のクロックに基づき行い、前記第1〜第N電位の中の第I電位(1<I<N)を直接に又は調整手段を介して供給するチャージ・ポンプ回路であって、前記第1のチャージ・ポンプ回路よりも電流供給能力が高い第2のチャージ・ポンプ回路と、 The charge pump operation of charging a plurality of the backup capacitor by the pumping capacitors are alternately performed on the basis of a given clock, the I potential in said first to N potential (1 <I <N) directly or a charge pump circuit for supplying via the adjusting means, and a second charge pump circuit is high current supply capability than the first charge pump circuit,
    前記液晶パネルの表示オフ制御信号が入力された場合に、前記第1及び前記第2のチャージ・ポンプ回路に供給される前記所与のクロックを停止して前記チャージ・ポンプ動作を停止する手段を含み、 If the display off control signal of the liquid crystal panel is input, the means for stopping the charge pump operation to stop said given clock supplied to said first and said second charge pump circuit It includes,
    高電位側の前記第1電位と低電位側の前記第N電位のいずれかを供給する前記第1のチャージ・ポンプ回路では、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を行わず、 In the first charge pump circuit for supplying either a high-potential side of the first potential and the low potential side of the first N potential, the charge pump to charge the backup capacitor alternately by a plurality of pumping capacitors not perform the operation,
    前記第1電位と前記第N電位の中間の電位である前記第I電位を供給する前記第2のチャージ・ポンプ回路では、複数のポンピング・コンデンサによりバックアップ・コンデンサを交互に充電するチャージ・ポンプ動作を行うことを特徴とする電源回路。 And in the said second charge pump circuit for supplying the intermediate of the first I potential is the potential of the first potential and said second N potential, charge pump operation to charge the backup capacitor alternately by a plurality of pumping capacitors power supply circuit and performs.
  2. 請求項1に記載の電源回路において、 The power supply circuit according to claim 1,
    前記表示オフ制御信号が入力されて前記第1及び前記第2のチャージ・ポンプ回路に供給される前記所与のクロックが停止し、前記チャージ・ポンプ動作が停止した場合に、前記第1、第N電位の少なくとも一方により電圧が供給される回路部分の残留電荷を放電させる手段を含むことを特徴とする電源回路。 When said given clock the display-off control signal is supplied is inputted to the first and the second charge pump circuit is stopped, the charge pump operation is stopped, the first, second power supply circuit comprising means for discharging the residual charge of the circuit portion voltage is supplied by at least one of N potential.
  3. 請求項1又は2に記載の電源回路と、複数のデータ線電極と複数の走査線電極により制御される液晶層を含む液晶パネルと、前記電源回路により供給される電位に基づいて前記データ線電極を制御するデータ線ドライバと、前記電源回路により供給される電位に基づいて前記走査線電極を制御する走査線ドライバと、を含むことを特徴とする液晶表示装置。 A power supply circuit according to claim 1 or 2, a liquid crystal panel including a liquid crystal layer which is controlled by a plurality of data line electrode and a plurality of scan line electrode, the data line electrodes on the basis of a potential supplied by said power supply circuit a data line driver for controlling the liquid crystal display device characterized by comprising a scanning line driver for controlling the scan line electrodes on the basis of a potential supplied by said power supply circuit.
  4. 請求項3の液晶表示装置を含むことを特徴とする電子機器。 An electronic apparatus comprising the liquid crystal display device according to claim 3.
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KR100878244B1 (en) 2002-09-12 2009-01-13 삼성전자주식회사 circuit for generating driving voltages and liquid crystal device using the same
JP2006507534A (en) * 2002-11-25 2006-03-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィKoninklijke Philips Electronics N.V. Multi Output dc / dc Converter for a liquid crystal display device
JP3741100B2 (en) 2002-11-26 2006-02-01 セイコーエプソン株式会社 Power supply circuit and a semiconductor integrated circuit
JP4645009B2 (en) * 2003-07-08 2011-03-09 富士電機システムズ株式会社 The semiconductor integrated circuit
US8395914B2 (en) 2007-05-10 2013-03-12 Nxp B.V. DC-to-DC converter comprising a reconfigurable capacitor unit
JP2009022093A (en) * 2007-07-11 2009-01-29 Ricoh Co Ltd Multi-output power supply unit
US8212541B2 (en) 2008-05-08 2012-07-03 Massachusetts Institute Of Technology Power converter with capacitive energy transfer and fast dynamic response
JP2010233380A (en) * 2009-03-27 2010-10-14 Seiko Epson Corp Power supply circuit and electronic device
JP6348907B2 (en) 2012-10-31 2018-06-27 マサチューセッツ インスティテュート オブ テクノロジー System and method for a variable frequency multiplication power transducer
WO2014168911A1 (en) 2013-04-09 2014-10-16 Massachusetts Institute Of Technology Power conservation with high power factor
WO2015069516A1 (en) 2013-10-29 2015-05-14 Massachusetts Institute Of Technology Switched-capacitor split drive transformer power conversion circuit
WO2016004427A1 (en) 2014-07-03 2016-01-07 Massachusetts Institute Of Technology High-frequency, high-density power factor correction conversion for universal input grid interface
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