JP3998675B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP3998675B2 JP3998675B2 JP2004269331A JP2004269331A JP3998675B2 JP 3998675 B2 JP3998675 B2 JP 3998675B2 JP 2004269331 A JP2004269331 A JP 2004269331A JP 2004269331 A JP2004269331 A JP 2004269331A JP 3998675 B2 JP3998675 B2 JP 3998675B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- columnar electrode
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
本発明は、半導体装置に関し、特に多層化された配線構造を持つチップサイズパッケージ(以下、CSP:chip size(scale) package
と称す)構造に関するものである。
The present invention relates to a semiconductor device, and in particular, a chip size package having a multilayered wiring structure (hereinafter referred to as CSP: chip size (scale) package).
It is related to the structure.
この種の半導体装置は、例えば、集積回路が形成された半導体基板の上層に、絶縁層を介して配線パターンが形成された1層目配線を形成し、その上に、更に絶縁層を介して配線パターンが形成された2層目配線を形成している。そして集積回路のI/Oパッドと1層目配線、及びこの1層目配線と2層目配線は、必要に応じてそれぞれ各絶縁層に形成されたビアホール(via hole)を介して電気的に接続される。 In this type of semiconductor device, for example, a first layer wiring in which a wiring pattern is formed via an insulating layer is formed on an upper layer of a semiconductor substrate on which an integrated circuit is formed, and further, an insulating layer is further formed thereon. A second-layer wiring having a wiring pattern is formed. The I / O pad and the first layer wiring of the integrated circuit, and the first layer wiring and the second layer wiring are electrically connected to each other through via holes formed in the respective insulating layers as necessary. Connected.
そして、最上層の配線(この場合2層目の配線)からは、柱状の柱状電極が植立するように形成され、この柱状電極の先端部には、外部の基板に電気的に接続される外部電極が形成されている。更にこの柱状電極が形成される層には、最上層の配線を覆う様に封止樹脂が充填され、この封止樹脂層から外部電極が突き出るように構成されている。(例えば、特許文献1参照)。 From the uppermost layer wiring (in this case, the second layer wiring), a columnar columnar electrode is formed so as to be planted, and the end of the columnar electrode is electrically connected to an external substrate. External electrodes are formed. Further, the layer in which the columnar electrode is formed is filled with a sealing resin so as to cover the uppermost wiring, and the external electrode protrudes from the sealing resin layer. (For example, refer to Patent Document 1).
以上のように形成されたCSP構造を有する半導体装置では、CSP構造を構成する柱状電極の先端部の外部電極が、はんだリフロー等によって外部の回路基板に電気的接続され、且つ回路基板に固定されることによって、外部回路基板に実装される。 In the semiconductor device having the CSP structure formed as described above, the external electrode at the tip of the columnar electrode constituting the CSP structure is electrically connected to the external circuit board by solder reflow or the like and is fixed to the circuit board. To be mounted on an external circuit board.
このように実装することによって、その後に生じる半導体装置と外部回路基板との熱膨張係数の差から生じる熱応力は、柱状電極の塑性変形によって吸収され、回路基板と外部電極の接続部における熱疲労破壊や、CSP構造内部の配線経路から集積回路への熱応力の物理的な影響を抑制することができる。従って、柱状電極の高さが高いほどその変形が容易となり、熱応力の影響に対する抑制効果は大きくなる。 By mounting in this way, the thermal stress resulting from the difference in thermal expansion coefficient between the semiconductor device and the external circuit board that occurs thereafter is absorbed by the plastic deformation of the columnar electrode, and thermal fatigue occurs at the connection between the circuit board and the external electrode. It is possible to suppress the physical influence of destruction and thermal stress from the wiring path inside the CSP structure to the integrated circuit. Therefore, the higher the height of the columnar electrode, the easier the deformation and the greater the effect of suppressing the influence of thermal stress.
しかしながら、前記したようにこの柱状電極は、最上層の配線から植立しているため、半導体装置の外形厚みを変えずに、この柱状電極をより長くすることは不可能であり、また、半導体装置の外形厚みを薄くしようとしたり、外形厚みを変えずに、CSP構造の配線の多層化を進める場合には、柱状電極を逆に短くしなければならないという問題があった。 However, as described above, since this columnar electrode is planted from the uppermost wiring layer, it is impossible to make the columnar electrode longer without changing the outer thickness of the semiconductor device. In order to reduce the outer thickness of the device or to increase the number of wirings of the CSP structure without changing the outer thickness, there is a problem that the columnar electrode must be shortened.
本発明の目的は、半導体装置の、所望の外形厚みと配線の層数を確保しつつ、必要な柱状電極の高さを確保することが可能な半導体装置を提供することにあり、更に、高さが異なる柱状電極が形成できることを利用して、熱応力に対する信頼性を向上することができる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of ensuring a necessary columnar electrode height while ensuring a desired outer thickness and number of wiring layers of the semiconductor device. An object of the present invention is to provide a semiconductor device capable of improving the reliability against thermal stress by utilizing the ability to form columnar electrodes having different lengths.
本発明による半導体装置は、複数の電極パッドが形成された半導体基板と、前記電極パッドと外部回路基板に接続される外部電極とを電気的に接続する配線であって、複数の層に形成された前記配線とを有する半導体装置において、
各層の前記配線間、及び最下層の前記配線と前記半導体基板間に介在して層間を絶縁する絶縁層と、前記絶縁層に形成されたビアホールの部分に位置して下層の前記配線又は前記電極パッドに接続する陥没部を有する前記各層の配線と、最上層の前記配線の前記陥没部に植立し、先端部に前記外部電極が形成された柱状電極と、前記最上層の配線の上部に形成され、前記柱状電極の先端部を露出するように形成された封止樹脂層と、前記封止樹脂層と前記最上層の配線間に、表面が平面状に形成されたフィラ材を含まない最上絶縁層とを有することを特徴とする。
A semiconductor device according to the present invention is a wiring that electrically connects a semiconductor substrate on which a plurality of electrode pads are formed and an external electrode connected to the electrode pad and an external circuit substrate, and is formed in a plurality of layers. In the semiconductor device having the wiring,
An insulating layer that is interposed between the wirings of each layer and between the wiring of the lowermost layer and the semiconductor substrate and insulates the interlayer, and the wiring or the electrode of the lower layer that is located in a portion of the via hole formed in the insulating layer The wiring of each layer having a depression connected to the pad, the columnar electrode having the external electrode formed at the tip thereof, planted in the depression of the uppermost wiring, and the upper part of the uppermost wiring. is formed, it includes a sealing resin layer formed so as to expose the distal end portion of the columnar electrodes, between the said sealing resin layer uppermost wiring, a filler material whose surface is formed on the flat surface And having no uppermost insulating layer.
本発明の半導体装置によれば、最上層配線上に形成される柱状電極の高さを、半導体装置の外形厚みを変えずに高くすることができるので、その分、熱応力に対する柱状電極による抑制効果を高めることが可能となる。 According to the semiconductor device of the present invention, the height of the columnar electrode formed on the uppermost wiring can be increased without changing the outer thickness of the semiconductor device, and accordingly, the columnar electrode suppresses the thermal stress accordingly. The effect can be increased.
また、高さの異なる柱状電極を形成することが可能となるので、取付面における柱状電極の配置を考慮することによって、熱応力に起因する不良が外周部に集中することが避けられ、装置全体の信頼性を向上することができる。 Also, columnar electrodes with different heights can be formed, so by considering the arrangement of the columnar electrodes on the mounting surface, it is possible to avoid defects due to thermal stress from concentrating on the outer periphery, and the entire apparatus Reliability can be improved.
実施の形態1.
図1は、本発明の半導体装置による、実施の形態1のCSP構造の内部構成を示す部分断面図である。
FIG. 1 is a partial cross-sectional view showing an internal configuration of a CSP structure according to a first embodiment of the semiconductor device of the present invention.
半導体装置1の半導体基板2には、図示しない集積回路が形成されている。この半導体基板2上には、電極パッドに相当する集積回路の複数のI/Oパッド3(図1中には1つのみ示す)が形成され、更にこの半導体基板2上には、I/Oパッド3の表面部を除いて集積回路の表面保護膜4が形成されている。従って、これら半導体基板2、I/Oパッド3、及び表面保護膜4によって、通常の半導体集積回路の簡略化した断面を示している。
An integrated circuit (not shown) is formed on the
第1絶縁層5は、その上に形成される第1層配線経路のための絶縁層で、I/Oパッド3の表面部を除いて表面保護膜4を覆うように形成されている。シード層6は、1層目配線7を、第1絶縁層5及びI/Oパッド3上にメッキにより形成するための電極となる層で、配線形成後に配線パターンの下部を除いて除去される。
The first insulating
1層目配線7は、各配線パターン7a,7b,…のうち、所定の配線パターン(例えば配線パターン7b)に、第1絶縁層5の、各I/Oパッド3に対応する位置に形成されたビアホール8の位置で集積回路の各I/Oパッド3に電気的に接続される陥没部が形成されている。
The
第2絶縁層10は、その上に形成される第2層配線経路のための絶縁層で、1層目配線7の後述する所定箇所を露出するビアホール13,15を除いて1層目配線7を覆うように形成されている。尚、これらのビアホールは、フォトリソによる現像工程で形成され、その周辺部がテーパ状に形成される。
The second
シード層11は、2層目配線12を、第2絶縁層10及びビアホールで露出された1層目配線7上にメッキにより形成するための電極となる層で、配線形成後に配線パターンの下部を除いて除去される。2層目配線12は、各配線パターン12a,12b,…の内、所定の配線パターンが、ビアホール13,15で陥没部20を形成し、1層目配線7の所定の配線パターンに、個別に電気的に接続されている。
The seed layer 11 is a layer that serves as an electrode for plating the second-
最上層配線である2層目配線12の各配線パターン12a,12b,…上の所定個所には、柱状電極14がそれぞれ電気的に接続した状態で植立するように形成されている。この柱状電極14は、例えばシード層11を電極とするメッキ処理によって形成されるが、2層目配線12の陥没部20に形成する場合、1層目配線7に接する陥没部20の底面部上に形成されるように処理される。従って、ビアホール15は、柱状電極14の断面部形状が、その穴の領域内に収まる程度に形成される。
.. Are formed so as to be planted in a state where the
2層目配線12の上部には、2層目配線12及び第2絶縁層10の表面を全て覆い、且つ柱状電極14の周囲に形成される凹部を均すように最上絶縁層16が形成され、更にこの最上絶縁層16の上層には、柱状電極14の先端面が露出する程度の厚みを有する封止樹脂層17が形成されている。各柱状電極14の先端部には、この封止樹脂層17の表面から露出した先端面に形成された柱状電極表面処理層18を介して、外部電極19が配設されている。
The uppermost
尚、配線を、以上のように2層或いはそれ以上の層数に形成することによって、1層配線の場合より、配線設計の自由度を増すことができる。また、図1では、2層目の配線パターン12aが1層目の配線パターン7a及び7bに接続し、1層目の配線パターン7bがI/Oパッド3に接続した構成を示しているが、これらの層間接続部は、配線設計に応じて適宜設けられるものである。
By forming the wiring in two layers or more as described above, the degree of freedom in wiring design can be increased as compared with the case of single-layer wiring. 1 shows a configuration in which the second-layer wiring pattern 12a is connected to the first-layer wiring patterns 7a and 7b, and the first-layer wiring pattern 7b is connected to the I /
また、ここでいうCSP構造とは、第1絶縁層5から封止樹脂層17までの柱状電極14を含む配線層の構造を示している。
The CSP structure here refers to a structure of a wiring layer including the
半導体装置1は、以上のように積層されたCSP構造を有しており、各層の素材、及びその働きについて更に以下に説明する。
The
半導体基板2上に形成された図示しない集積回路の入出力端子に相当するI/Oパッド3は、シード層6及び1層目配線7からなる第1層配線経路、シード層11及び2層目配線12からなる第2層配線経路、柱状電極14、そして柱状電極表面処理層18を介して外部電極19に電気的に接続される。
An I /
以上の電気的接続経路の内、1層目配線7、2層目配線12、及び柱状電極14などの主な配線構造部分は、電気抵抗等を考慮して銅によって形成されている。1層目配線7と2層目配線12のための各シード層6,11は、複数層で形成される場合もある。
Of the electrical connection paths described above, main wiring structure portions such as the first-
特に、最下層の1層目配線7のシード層6の場合、アルミ合金材料で形成されるI/Oパッド3と直接接するので、金属の相互拡散を防止する材料が用いられる。この場合、さまざまな金属材料の組合せがあるが、例えばクロム−銅、チタン−銅、ニッケルなどの複数層、或いは単層からなる。
In particular, in the case of the
集積回路表面の保護膜層である表面保護膜層4は、シリコン酸化膜やシリコン窒化膜等で形成される。
The surface
第1絶縁層5は、1層目配線7下に形成される絶縁膜であり、後述するように、外部電極19をはんだリフロー等によってプリント配線板等の外部回路基板に固定することによって、この半導体装置1を外部回路基板に実装した後に、柱状電極14近傍に生じる応力が、強度的に比較的脆い表面保護膜4に直接及ばないようにしている。
The first insulating
第2絶縁層10は、2層目配線12下に形成される絶縁膜であり、1層目と2層目の各配線間の電気的な絶縁を維持する。最上絶縁層16は、最上層の2層目配線12及び第2絶縁層10を被覆し、且つ柱状電極14の周囲に形成され、後述する凹部を均すように形成された絶縁膜で、比較的粗い粒子であるフィラ材を含まない。
The second insulating
上記した第1、第2、及び最上の各絶縁層5,10,16は、その代表的な材料としてポリイミドがあるが、機械的な性質や電気的な性質、加工のし易さ等を考慮して、別の材料を選択してもよい。
The first, second, and uppermost insulating
柱状電極14は、I/Oパッド3から外部電極19に至る電気的な接続を維持する機能の他に、その可塑性によって、この半導体装置1を外部回路基板に固定して実装した際に、その後に、半導体装置1と外部回路基板との熱膨張係数の差から生じる熱応力を吸収する働きを有する。従って、この熱応力を吸収する能力は、柱状電極14の高さが高いほど大きくなる。
In addition to the function of maintaining the electrical connection from the I /
封止樹脂層17は、集積回路が形成された半導体基板2、1層目配線7及び2層目配線12を含む積層部を保護する機能と、前記した熱応力に関わる接続の信頼性を向上させるべく柱状電極14を支持する機能を持つ。本実施の形態1の半導体装置1では、この封止樹脂層17の材料として、フィラ材を含むエポキシ樹脂を採用している。
The sealing
外部電極19は、半導体装置1を、プリント配線板等の外部回路基板に電気的に接続し且つ固定する際に、外部回路基板に直接接着される部分であり、この電極材料としてははんだリフローを可能とするはんだ材料が使用され、鉛フリーか、否かにかかわらず、錫を含むことが多い。
The
柱状電極表面処理層18は、外部電極19が、錫などのように、主として銅で形成される柱状電極14と直接接合すると金属相互拡散を生じやすく、且つこの金属拡散部分が脆くなる性質をもつ場合、ハンダリフロー耐性を向上させるために挿入されるバリア層であり、例えばニッケルなどの材料で構成される。従って、この柱状電極表面処理層18は、要求される信頼性の程度によっては必要とされない。
The columnar electrode
次に、柱状電極14、2層目配線12、及び1層目配線7の接続構造について詳しく説明する。
Next, the connection structure of the
前記したように、柱状電極14が形成される陥没部20では、その底面部上に柱状電極14が形成される。従って、この陥没部20の底面部の領域を決めるビアホール15の開孔形状は、その傾斜したテーパ部を除いても、柱状電極14の断面形状が収まる形状に形成される。従って、形成された柱状電極14の周囲には、この柱状電極の外周面と2層目配線12の傾斜部とによって凹部が形成される。
As described above, in the
フィラ材を含まない最上絶縁層16は、この凹部に隈なく充填して均すと共に、最上層配線である2層目配線12、及び第2絶縁層10の表面を全て被覆するように形成される。
The uppermost insulating
尚、本実施の形態1では、2層配線構造を例にして説明したが、それ以上の多層配線構造であっても、同じ様に各層間の絶縁膜のビアホールを重ねて形成し、柱状電極が形成される最上層配線の陥没部をより下層の配線上にまで落とし込むように形成し、柱状電極の高さを稼ぐことも可能である。 In the first embodiment, a two-layer wiring structure has been described as an example. However, even in a multilayer wiring structure higher than that, via-holes of insulating films between layers are similarly formed to form columnar electrodes. It is also possible to increase the height of the columnar electrode by forming the depressed portion of the uppermost layer wiring where the metal layer is formed so as to drop onto the lower layer wiring.
また、この落とし込みは、柱状電極14の高さを稼ぐために行なうが、信頼性が確保できる程度に、熱応力を吸収するのに必要な高さが確保できればよく、それ以上の落とし込みを行なう必要はない。
This drop is performed in order to increase the height of the
以上のように、実施の形態1のCSP構造を有する半導体装置1によれば、最上層配線である2層目配線12上に形成される柱状電極14の高さを、半導体装置1の外形厚みを変えずに第2絶縁層10の厚み分だけ高くすることができるので、その分、熱応力に対する柱状電極14による抑制効果を高めることが可能となる。
As described above, according to the
また、最上絶縁層によって、封止樹脂層17との密着傾向の異なる2層目配線12と第2絶縁層10、及び柱状電極14の外周部に形成される凹部が均された状態で共に被覆される。これによって、その上に形成される、比較的大きな粒径のフィラ材を含むエポキシ樹脂からなる封止樹脂層17のフィラ剤が凹部に入って空隙(ボイド)を形成することもなく、各部での密着度を均一に保つことができ、半導体装置の耐湿性を向上させることが可能となる。
Further, the uppermost insulating layer covers both the second-
実施の形態2.
図2は、本発明の半導体装置による、実施の形態2のCSP構造の内部構成を示す部分断面図である。
FIG. 2 is a partial cross-sectional view showing the internal configuration of the CSP structure according to the second embodiment of the semiconductor device of the present invention.
この実施の形態2のCSP構造を有する半導体装置31が、図1に示す前記した実施の形態1の半導体装置1と主に異なる点は、柱状電極35(図2)の一部の形状と、シード層33の一部である。従って、本実施の形態2の半導体装置31が実施の形態1の半導体装置1と同一、或いはそれに相当する部分には同符号を付して、或いは図面を省略してその説明を省略し、異なる点を重点的に説明する。
The
第2絶縁層32は、その上に形成される第2層配線経路のための絶縁層で、1層目配線7の後述する所定個所を露出するビアホール13,37を除いて1層目配線7を覆うように形成されている。尚、これらのビアホールは、フォトリソによる現像工程で形成され、その周辺部がテーパ状に形成される。
The second insulating
シード層33は、2層目配線34を、第2絶縁層32及びビアホールで露出された1層目配線7上にメッキにより形成するための電極となる層で、配線形成後に配線パターンの下部を除いて除去される。但し、この実施の形態2の半導体装置31のシード層33には、ビアホール37の底面部において開口33aが形成されている。この開口33aの領域では、1層目配線7がメッキ処理時の電極として作用する。
The
以上のようにメッキ処理によって形成される2層目配線34は、各配線パターン34a,34b,…(図2には配線パターン34aのみ示す)の内、所定の配線パターンが、ビアホール13,37で陥没部38を形成し、シード層33の開口33aの領域では1層目配線7の所定の配線パターンに直接メッキされることとなり、シード層33を介さずに、直接に電気的に接続されている。
As described above, the second-
尚、図2の部分断面図では、2層目の配線パターン34aと1層目の配線パターン7a,7bとの接続箇所のみを示している。 In the partial cross-sectional view of FIG. 2, only the connection portion between the second-layer wiring pattern 34a and the first-layer wiring patterns 7a and 7b is shown.
最上層配線である2層目配線34の各配線パターン34a,34b,…上の所定個所には、柱状電極35がそれぞれ電気的に接続した状態で植立するように形成されている。この柱状電極35は、例えばシード層33(開口33a部では1層目配線7)を電極とするメッキ処理によって形成されるが、2層目配線12の陥没部38に形成する場合、陥没部38全体を覆う領域にわたって形成されるように処理される。従って、柱状電極35は、その断面部形状が、陥没部38の領域を少なくともカバーするように形成されている。
The
2層目配線12及び第2絶縁層32の上部には、直接これらを被覆し、且つ柱状電極35の先端面が露出する程度の厚みを有する封止樹脂層36が形成されている。各柱状電極35の先端部には、この封止樹脂層36の表面に露出した先端面に形成された柱状電極表面処理層18を介して、外部電極19が配設されている。
A sealing
尚、配線を、以上のように2層或いはそれ以上の層数に形成することによって、1層配線の場合より、配線設計の自由度を増すことができる。また、図2では、2層目の配線パターン34aが1層目の配線パターン7a及び7bに接続し、1層目の配線パターン7bがI/Oパッド3に接続した構成を示しているが、これらの層間接続部は、配線設計に応じて適宜設けられるものである。
By forming the wiring in two layers or more as described above, the degree of freedom in wiring design can be increased as compared with the case of single-layer wiring. 2 shows a configuration in which the second-layer wiring pattern 34a is connected to the first-layer wiring patterns 7a and 7b, and the first-layer wiring pattern 7b is connected to the I /
半導体装置31は、以上の積層されたCSP構造を有しており、このうち、第2絶縁層32、シード層33、2層目配線34、柱状電極35、そして封止樹脂層36の各素材及び働きについては、前記した実施の形態1の半導体装置1の第2絶縁層10、シード層11、2層目配線12、柱状電極14、そして封止樹脂層17の各素材及び働きと共通する点が多く、この共通部分については説明を省略し、異なる部分の構成及び働きを重点的に更に以下に説明する。
The
前記したように、2層目配線34の陥没部38の底面部では、シード層33に開口33aが形成され、2層目配線34がこの開口33aの領域において1層目配線7に直接接続されている。
As described above, the opening 33a is formed in the
柱状電極35は、メッキ処理により陥没部38を覆うように形成されるが、この際に、例えば陥没部38を底面部とする柱状空間が形成されるようにレジストを形成し、この柱状空間部に柱状電極35が形成されるようにメッキ処理することによって、図2に示すように、柱状電極35の断面部形状が、陥没部38の領域をカバーするように形成される。
The
従って、この柱状電極35の周囲には、図1の実施の形態1の半導体装置1の柱状電極14の場合のように、柱状電極35の外周面と2層目配線33の傾斜部とによって凹部が形成されることがない。
Accordingly, a recess is formed around the
このため、ビアホール37は、所望の断面形状を有する柱状電極35を形成するために、2層目配線34の陥没部38の落込み先端部38aの周形状が柱状電極35の断面形状と略一致する程度となるように形成される。
For this reason, in the via
封止樹脂層17は、図1に示す実施の形態1の半導体装置1の場合の様に最上絶縁層16を設けることなく、2層目配線34及び第2絶縁層32を直接被覆し、且つ柱状電極35の先端面が露出する程度の厚みに形成される。
The sealing
尚、本実施の形態2では、2層配線構造を例にして説明したが、それ以上の多層配線構造であっても、同じ様に各層間の絶縁膜のビアホールを重ねて形成し、柱状電極が形成される最上層配線の陥没部をより下層の配線上にまで落とし込むように形成して、柱状電極の高さを稼ぐことも可能である。 In the second embodiment, the two-layer wiring structure has been described as an example. However, even in the case of a multilayer wiring structure higher than that, the via holes of the insulating film between the respective layers are formed in the same manner to form columnar electrodes. It is also possible to increase the height of the columnar electrode by forming the depressed portion of the uppermost layer wiring in which the metal layer is formed so as to drop onto the lower layer wiring.
また、この落とし込みは、柱状電極35の高さを稼ぐために行なうが、信頼性が確保できる程度に、熱応力を吸収するのに必要な高さが確保できればよく、それ以上の落とし込みを行なう必要はない。
This drop is performed in order to increase the height of the
また、本実施の形態2では、陥没部38の柱状電極35の周辺に空隙(ボイド)発生の要因となる凹部が形成されないため、本実施の形態1に示す最上絶縁層16を形成することなく封止樹脂層36を形成したが、密着傾向の異なる2層目配線34と第2絶縁層32との各密着状態を均一にするため、本実施の形態1に示す最上絶縁層16と同様の絶縁層を設けても良い。
Further, in the second embodiment, no concave portion that causes voids is formed around the
以上のように、実施の形態2のCSP構造を有する半導体装置31によれば、実施の形態1と同様に、柱状電極35の高さを、半導体装置31の外形厚みを変えずに第2絶縁層32の厚み分だけ高くすることができるので、その分、熱応力に対する柱状電極35による抑制効果を高めることが可能となる。
As described above, according to the
また、実施の形態1のように、柱状電極35の周辺に凹部が生じないため、この凹部を充填して均すための層(実施の形態1では最上絶縁層16)が必要なく、構造が簡略化されると共に製造コストの点で有利となる。
In addition, unlike the first embodiment, no recess is formed around the
更に、2層目配線34と1層目配線7とが、比較的抵抗率の高いチタンやニッケル等で構成されるシード層33を介することなく電気的に接続されるため、配線抵抗を低く抑えることができる。
Further, since the second-
実施の形態3.
本実施の形態3の半導体装置は、例えば図1に示す実施の形態1の半導体装置1おいて、2層目配線12のためのシード層11を、配線主材料と同じ、例えば銅で構成するものである。
In the semiconductor device according to the third embodiment, for example, in the
1層目配線7のためのシード層6は、図示しない集積回路の、通常アルミ合金で形成されるI/Oパッド3と直接接するため、金属の相互拡散を防止する材料、例えばクロム、チタン、ニッケル、等の層を銅層の下に設けて多層構造とし、アルミ−銅間の、バリアと密着性を維持する。
The
しかしながら、2層目配線12のためのシード層11は、例えばポリイミドを材料とする第1絶縁層5の上に形成されるため、金属相互拡散が生じる恐れがなく、銅のみの1層で形成することができる。従って、上記した2層配線構造以上の多層配線構造とした場合にも、最下層の配線のためのシード層を除く全てのシード層を、配線主材料と同じ、例えば銅による1層構造とすることができる。
However, since the seed layer 11 for the second-
以上の、実施の形態3の半導体装置によれば、2層目以上のシード層を配線主材料と同じ銅層のみで形成するため、配線抵抗を低く抑えることができる。 According to the semiconductor device of the third embodiment described above, since the second or higher seed layer is formed only from the same copper layer as the wiring main material, the wiring resistance can be kept low.
実施の形態4.
図3は、本発明の半導体装置による、実施の形態3の構成を示す図で、同図(a)は、そのCSP構造の内部構成を模式的に示す部分断面図であり、同図(b)は、同図(a)の矢印A方向から半導体装置を見た際の概略的な平面図である。
FIG. 3 is a diagram showing the configuration of the third embodiment according to the semiconductor device of the present invention. FIG. 3A is a partial sectional view schematically showing the internal configuration of the CSP structure. FIG. ) Is a schematic plan view when the semiconductor device is viewed from the direction of arrow A in FIG.
また、本発明の半導体装置41が前記した実施の形態1の半導体装置1と主に異なる点は、配線層が3層構造になっている点と、形成される柱状電極が後述するように所定の条件を満たすように形成されている点である。従って、本発明の半導体装置41が前記した図1に示す実施の形態1の半導体装置1と共通する部材には同符号を付して説明を省略し、異なる点を重点的に説明する。
The
図3(a)において、第3絶縁層42のビアホール50に形成された3層目の配線パターン43aの陥没部51は、図示しないシード層を介して2層目の配線パターン12gに接続しており、2層目の配線パターン12gは、同じく図示しないシード層11(図1参照)、1層目の配線パターン7g及び図示しないシード層6(図1参照)を介して集積回路のI/Oパッド3に接続している。陥没部51の底面部上には、その先端部が封止樹脂層17から露出する程度の高さを有する柱状電極45bが形成されている。
In FIG. 3A, the
第3絶縁層42のビアホール52に形成された3層目の配線パターン43bの陥没部は、図示しないシード層を介して2層目の配線パターン12hに接続しており、ここでの陥没部は、3層目の配線パターン43bと2層目の配線パターン12hの接続部として形成される。この3層目の配線パターン43bの第3絶縁層42上の位置からは、同じく先端部が封止樹脂層17から露出する程度の高さを有する柱状電極45cが形成されている。
The depressed portion of the third wiring pattern 43b formed in the via
第2絶縁層10のビアホール53に形成された2層目の配線パターン12iの陥没部は、図示しないシード層11(図1参照)、及び1層目の配線パターン7hを介して集積回路のI/Oパッド3に接続している。第3絶縁層42のビアホール54は、第2絶縁層10のビアホール53と重なる位置に形成され、3層目の配線パターン43cの陥没部55は、図示しないシード層を介して2層目の配線パターン12iの陥没部に重なるように接続しており、この陥没部55の底面部上には、その先端部が封止樹脂層17から露出する程度の高さを有する柱状電極45aが形成されている。
The recessed portion of the second wiring pattern 12i formed in the via
従って、図3(a)に示すように、柱状電極45bは、その高さが、略第2絶縁層10の厚み分だけ柱状電極45aより低く、更に柱状電極45cは、その高さが、略第3絶縁層42の厚み分だけ柱状電極45bより低く形成される。
Therefore, as shown in FIG. 3A, the
一方、図3(b)は、以上のようにして形成され、高さの異なる多数の柱状電極45が、半導体装置41の取付面56において分布している様子を概略的に示す平面図である。
On the other hand, FIG. 3B is a plan view schematically showing a state in which a large number of
同図において、+で示す面中心60からの距離が異なる一対の柱状電極45(L1)、45(L2)に対する外形中心60からの距離をそれぞれL1、L2とし、各柱状電極45(L1)、45(L2)の高さをそれぞれH1、H2としたとき、
L1<L2のとき、H1≦H2
となるように、即ち、半導体装置41の中心部から外周に位置する柱状電極45のほうが、より高い柱状電極45が配置されるように形成されている。
In the figure, the distance from the
When L 1 <L 2 , H 1 ≦ H 2
In other words, the
図4は、本実施の形態4の半導体装置41の特徴を説明するための説明図である。
FIG. 4 is an explanatory diagram for explaining the characteristics of the
同図に示すように、以上のようにして形成された半導体装置41は、外部の回路基板63上に、柱状電極45の先端部に形成された外部電極19が突出する取付面56が対向する向きに配置され、ハンダリフロー等によって、個々の柱状電極45が外部回路基板63に固定されて実装される。尚、同図中の2は半導体基板であり、57は複数層に配線が形成され、高さの異なる柱状電極45が存在するCSP構造の配線層である。
As shown in the figure, in the
前記したように、半導体装置41は、図4に示すように外部回路基板63に接続し、固定された際に、取付面56の中央部に対して熱応力の影響をより大きく受けるその外周部に、より高い柱状電極45を配置するように構成されている。
As described above, when the
以上のように構成することによって、外部回路基板63に半導体装置41を実装した後に、半導体装置41と外部回路基板63との間に、熱膨張係数の差から生じる熱応力が生じた場合、取付面56の中央部に対してその影響をより大きく受ける外周部において、より熱応力の抑制効果の高い柱状電極45が対応することになる。
With the configuration described above, when the
以上のよう構成された実施の形態4のCSP構造を有する半導体装置41によれば、熱応力の影響が外周部に集中することなく全体に分散されるため、外周部に配置された外部電極19と外部回路基板63の接続部が先行して熱疲労破壊を起こすなど、熱応力に起因する不良が外周部に集中することが避けられ、装置全体の信頼性を向上することができる。
According to the
また、前記した特許請求の範囲、及び実施の形態の説明において、「上」、「下」といった言葉を使用したが、これらは便宜上であって、半導体装置を配置する状態における絶対的な位置関係を限定するものではない。 In addition, in the above-described claims and the description of the embodiments, the words “upper” and “lower” are used for the sake of convenience, and the absolute positional relationship in the state where the semiconductor device is arranged. It is not intended to limit.
1 半導体装置、 2 半導体基板、 3 I/Oパッド、 4 表面保護膜、 5 第1絶縁層、 6 シード層、 7 1層目配線、 7a,7b,… 配線パターン、 8 ビアホール、 10 第2絶縁層、 11 シード層、 12 2層目配線、 12a,12b,… 配線パターン、 13 ビアホール、 14 柱状電極、 15 ビアホール、 16 最上絶縁層、 17 封止樹脂層、 18 柱状電極表面処理層、 19 外部電極、 20 陥没部、 31 半導体装置、 32 第2絶縁層、 33 シード層、 33a 開口、 34 2層目配線、 34a,34b,… 配線パターン、 35 柱状電極、 36 封止樹脂層、 37 ビアホール、 38 陥没部、 38a 落込み先端部、 41 半導体装置、 42 第3絶縁層、 43 3層目配線、 43a,43b,43c 配線パターン、 45a,45b,45c 柱状電極、 50 ビアホール、 51,55 陥没部、 52,53,54 ビアホール、 56 取付面、 57 配線層、 60 面中心、 63 外部回路基板。
DESCRIPTION OF
Claims (1)
各層の前記配線間、及び最下層の前記配線と前記半導体基板間に介在して層間を絶縁する絶縁層と、
前記絶縁層に形成されたビアホールの部分に位置して下層の前記配線又は前記電極パッドに接続する陥没部を有する前記各層の配線と、
最上層の前記配線の前記陥没部に植立し、先端部に前記外部電極が形成された柱状電極と、
前記最上層の配線の上部に形成され、前記柱状電極の先端部を露出するように形成された封止樹脂層と、
前記封止樹脂層と前記最上層の配線間に、表面が平面状に形成されたフィラ材を含まない最上絶縁層と
を有することを特徴とする半導体装置。 A semiconductor having a semiconductor substrate on which a plurality of electrode pads are formed, and a wiring for electrically connecting the electrode pads and an external electrode connected to an external circuit board, the wiring being formed in a plurality of layers In the device
Insulating layers that insulate between layers by interposing between the wiring of each layer and between the wiring of the lowermost layer and the semiconductor substrate,
Wiring of each layer having a depression portion connected to the lower wiring or the electrode pad located in a portion of the via hole formed in the insulating layer;
A columnar electrode that is planted in the depressed portion of the wiring on the uppermost layer, and the external electrode is formed at the tip;
A sealing resin layer formed on top of the uppermost wiring and formed so as to expose the tip of the columnar electrode;
Wherein the sealing resin layer between the uppermost wiring, wherein a and a top insulating layer surface does not include a filler material formed into a flat surface.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004269331A JP3998675B2 (en) | 2004-09-16 | 2004-09-16 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004269331A JP3998675B2 (en) | 2004-09-16 | 2004-09-16 | Semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002333404A Division JP3611561B2 (en) | 2002-11-18 | 2002-11-18 | Semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007179446A Division JP4607152B2 (en) | 2007-07-09 | 2007-07-09 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005045277A JP2005045277A (en) | 2005-02-17 |
JP3998675B2 true JP3998675B2 (en) | 2007-10-31 |
Family
ID=34270260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004269331A Expired - Fee Related JP3998675B2 (en) | 2004-09-16 | 2004-09-16 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3998675B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7066403B2 (en) * | 2017-12-27 | 2022-05-13 | ローム株式会社 | Semiconductor devices and methods for manufacturing semiconductor devices |
-
2004
- 2004-09-16 JP JP2004269331A patent/JP3998675B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005045277A (en) | 2005-02-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3611561B2 (en) | Semiconductor device | |
US7663250B2 (en) | Wafer level package and manufacturing method thereof | |
US6958527B2 (en) | Wiring board having interconnect pattern with land, and semiconductor device, circuit board, and electronic equipment incorporating the same | |
US20060103020A1 (en) | Redistribution layer and circuit structure thereof | |
JP4528035B2 (en) | Semiconductor device | |
JPWO2009013826A1 (en) | Semiconductor device | |
US20110215481A1 (en) | Semiconductor device | |
JP2017112209A (en) | Wiring board, semiconductor device and wiring board manufacturing method | |
JP4097660B2 (en) | Semiconductor device | |
JP4420908B2 (en) | Electronic device mounting structure | |
JP3918842B2 (en) | Semiconductor device and wire bonding chip size package including the same | |
JP4645398B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4137929B2 (en) | Semiconductor device | |
JP4293563B2 (en) | Semiconductor device and semiconductor package | |
US10068823B2 (en) | Semiconductor device | |
JP3998675B2 (en) | Semiconductor device | |
JP4607152B2 (en) | Semiconductor device | |
JP4747508B2 (en) | Semiconductor device | |
JPS58200526A (en) | Semiconductor device having multi-layer wirings | |
KR20220081445A (en) | Semiconductor package for PoP(Package on Package) structure and manufacturing method thereof | |
JP3869220B2 (en) | Semiconductor device | |
US20240145329A1 (en) | Semiconductor package | |
TWI668811B (en) | Electronic package and load bearing structure | |
JP4232576B2 (en) | Semiconductor device | |
JP2024092922A (en) | Circuit board, its manufacturing method and electronic component package including same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070501 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070709 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070807 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070807 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |