JP3985537B2 - Manufacturing method of semiconductor device - Google Patents

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    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板に形成されたトレンチ内にゲート絶縁膜が形成された構成の半導体装置の製造方法に関し、特にゲート絶縁膜の形成前にトレンチ側壁のクリーニング処理およびトレンチコーナー部の丸め処理をおこなうトレンチＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、トレンチＭＯＳ型半導体装置の製造方法として、半導体基板の表面層にトレンチを形成した後、それにつづいてゲート絶縁膜を形成する方法が知られている。図２０〜図２２は、従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【０００３】
従来は、まずシリコン半導体基板１の表面上に所望のパターンのシリコン酸化膜２を形成し、これをマスクとしてトレンチエッチングをおこない、シリコン半導体基板１にトレンチ３を形成する（図２０）。このとき、トレンチ側壁にＳｉＯ2系の側壁保護膜４が生成されるため、トレンチエッチングにつづいて、ＨＦ系エッチング液を用いて側壁保護膜４を除去する。また、シリコン酸化膜２も除去する（図２１）。その後、ゲート絶縁膜５を形成し、トレンチ３内を多結晶シリコン６で埋める（図２２）。そして、ソース・ドレインの形成等をおこなうことにより、トレンチＭＯＳ型半導体装置が形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の製造方法では、側壁保護膜４を除去するためのエッチング液がトレンチ３内に十分に入り込まないことがあり、側壁保護膜４を完全に取り除くことができず、残渣７として残ることがある。残渣７が残ると、均質のゲート絶縁膜５を形成することができないという問題点がある。
【０００５】
また、従来は、トレンチコーナー部の曲率半径が小さく、トレンチコーナー部が尖っており、かつ、トレンチ側壁に凹凸を有するため、ゲート絶縁膜が局所的に薄くなるおそれがある。このように、ゲート絶縁膜に局所的に薄い部分があると、ゲート絶縁膜の耐圧が低くなり、また耐圧のバラツキが大きくなるという問題点がある。これらの原因によって、従来のトレンチＭＯＳ型半導体装置の歩留まりは５０％以下である。
【０００６】
ところで、特開平９−２６０３１２号公報には、トレンチエッチング時にトレンチ底面に発生する残渣を低減するため、あらかじめ半導体基板を水素アニール処理して、基板内酸素濃度を低減しておく方法が開示されている。また、特開平１０−２８４５８８号公報には、トレンチの埋め込み後に水素アニール処理により基板表面を平坦化する方法が開示されている。しかし、いずれの公報も、側壁保護膜の不完全な除去による残渣、またはトレンチ側壁の平坦化については言及していない。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、トレンチ側壁にゲート絶縁膜を形成する前に、トレンチ内部の残渣を除去する処理、トレンチ側壁を平坦化する処理、およびトレンチコーナー部を丸める処理を制御性よく、かつ再現性よくおこなうことが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体基板の表面層にトレンチを形成し、該トレンチの側壁に生成された保護膜を除去した後、該トレンチの側壁に沿ってゲート絶縁膜を形成する前に、９５０℃以上１０５０℃以下の温度で水素アニールをおこない、前記トレンチ側壁のクリーニング処理および前記トレンチコーナー部の丸め処理をおこなうことを特徴とする。
【０００９】
この発明によれば、水素アニールによる酸化膜のエッチング作用により、トレンチ内の残渣が除去される。また、水素アニール時の、シリコン原子の表面拡散作用により、トレンチ側壁が平坦化され、またトレンチコーナー部が丸められる。
【００１０】
この発明において、トレンチ側壁のクリーニング処理時には、水素の濃度は５０％以上１００％以下であり、圧力は常圧であり、アニール時間は５秒以上３０秒以下であることを特徴とする。この発明によれば、酸化膜に対する十分なエッチング効果が得られる。
【００１１】
また、この発明において、トレンチコーナー部の丸め処理時には、水素の分圧は１０００ｐｐｍ以上１００％以下であり、圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分以下であることを特徴とする。この発明によれば、トレンチにボーイングによる逆テーパーが形成されない範囲で、シリコン原子の表面拡散が起こる。
【００１２】
また、この発明において、局所的にシリコン原子の表面拡散を抑制するマスクを設けることを特徴とする。この発明によれば、マスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こり、コーナー部が丸まる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１〜図５は、本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。まず、シリコン半導体基板１１に、通常のＭＯＳ型半導体装置の形成プロセスにしたがって、図示しないウェル等を形成する。ついで、シリコン半導体基板１１の表面上にマスクとなるたとえばシリコン酸化膜１２を形成する（図１）。
【００１４】
つづいて、シリコン酸化膜１２の表面上に、トレンチ形成領域を開口させたパターンのフォトレジスト等のマスクを形成する。このレジストマスクを用いてシリコン酸化膜１２のエッチングをおこない、所定のトレンチパターンを有するマスクを形成する（図２）。そして、このマスクを用いて、たとえば反応性イオンエッチング等による異方性エッチングによってシリコン半導体基板１１のエッチングをおこない、トレンチ１３を形成する。その際、トレンチ側壁にはＳｉＯ2系の側壁保護膜１４が生成される（図３）。つぎに、ＨＦ系エッチング液等を用いてエッチングをおこない、側壁保護膜１４およびシリコン酸化膜１２を除去する。つづいて、水洗およびスピン乾燥をおこなう。
【００１５】
つぎに、常圧で、９５０℃以上１０５０℃以下の高温で水素アニール処理を短時間、たとえば５秒以上３０秒以下の時間でおこなう。水素アニールによる酸化膜のエッチング作用により、トレンチ内部に取りきれずに残ったＳｉＯ2系の残渣、および基板表面やトレンチ内面の自然酸化膜が除去される。このときの水素濃度は、エッチング効果を確保するために５０％以上１００％以下であるのが望ましい。また、この処理により、トレンチ側壁が平坦化され、側壁表面の荒れの発生が抑制される。また、トレンチエッチング時のダメージの回復も進む。
【００１６】
つづいて、１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下の圧力で、９５０℃以上１０５０℃以下の高温で水素アニール処理を１分以上１０分以下の時間でおこなう。このときの水素の分圧は１０００ｐｐｍ以上１００％以下である。この水素アニール中にシリコン原子の表面拡散が起こり、トレンチ側壁１３１，１３２がさらに平坦化するとともに、トレンチコーナー部１３３，１３４，１３５，１３６が丸まる（図４）。
【００１７】
その後、ゲート絶縁膜１５を形成し、トレンチ１３内に多結晶シリコン１６を埋め込む（図５）。そして、特に図示しないが、ソース・ドレインの形成、層間絶縁膜、配線、およびパッシベーション膜を形成することによって、図示しないトレンチＭＯＳ型半導体装置が完成する。なお、水素アニール処理前のトレンチ内部に残渣が少ない場合には、後半の水素アニール処理のみで有効である。
【００１８】
ここで、残渣を除去するための水素アニール処理を常圧でおこなうのは、酸化膜のエッチング効果が大きいため、スループットの点で有利であるという理由からである。図６に、酸化膜のエッチングレートと水素アニールの圧力との関係を示す。図６より、圧力が２００Ｔｏｒｒの場合にはエッチングレートが１．４ｎｍであるのに対して、常圧すなわち７６０Ｔｏｒｒでは１．５ｎｍであり、常圧のほうが酸化膜のエッチング効果が大きいのは明らかである。
【００１９】
図７は、上述した水素アニール処理後のトレンチ側壁表面の粗さを示す図であり、図８は、水素アニール処理前のトレンチ側壁表面の粗さを示す図である。両図を比べることにより、トレンチ形成後に水素アニール処理をおこなうことによって、トレンチ側壁が平坦化されることが確認される。
【００２０】
また、コーナー部を丸めるための水素アニール処理を１０５０℃以下の温度でおこなうのは、高温過ぎると、トレンチ形状にボーイングによる逆テーパーが形成されるようになり、それによって図９に示すようなトレンチ形状が図１０に示すような形状となってしまうからである。図９は、トレンチエッチング後、すなわち水素アニール処理前のトレンチの断面写真の模式図である。図１０は、１１５０℃で水素アニール処理をおこなった後のトレンチの断面写真の模式図である。図１０に示すような逆テーパーのトレンチ形状になると、トレンチ１３内を多結晶シリコン１６で埋め込んだときにす（空間）ができるという不都合が生じる。
【００２１】
また、コーナー部を丸めるための水素アニール処理時間が長すぎる場合にも、図１０に示すように、トレンチ形状にボーイングによる逆テーパーが形成されてしまう。したがって、このときの処理時間は上述したように１〜１０分が適当である。
【００２２】
上述した実施の形態１によれば、トレンチ１３を形成し、側壁保護膜１４を除去した後、水素アニール処理をおこなうことにより、酸化膜のエッチング作用によりトレンチ内の残渣を除去することができ、また、シリコン原子の表面拡散作用により、トレンチ側壁１３１，１３２を平坦化し、トレンチコーナー部１３３，１３４，１３５，１３６を丸めることができる。したがって、ゲート耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、半導体装置の信頼性が向上し、さらに歩留まりが改善されるという効果が得られる。
【００２３】
実施の形態２．
図１１〜図１３は、本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。実施の形態２では、実施の形態１と同様にしてトレンチ１３を形成した後、基板表面のトレンチコーナー部１３３，１３４をどの程度の曲率で丸めるかということに応じて、シリコン酸化膜１２をトレンチの縁から後退させる（図１１）。なお、図１１では側壁保護膜は省略されている。
【００２４】
そして、この状態で実施の形態１と同様にして９５０〜１０５０℃の温度で水素アニール処理をおこなう（図１２）。その際、基板表面に残ったシリコン酸化膜１２は、シリコン原子の表面拡散を抑制するマスクとなり、このマスクにより遮蔽された領域ではシリコン原子の表面拡散が抑制される。
【００２５】
その後、シリコン酸化膜１２を取り除く（図１３）。そして、実施の形態１と同様にしてゲート絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレイン、層間絶縁膜、配線、およびパッシベーション膜の形成をおこない、図示しないトレンチＭＯＳ型半導体装置が完成する。
【００２６】
ここで、水素アニール処理の温度が１１００℃以上になると、図１４に示すトレンチ要部の断面写真の模式図のように、シリコン酸化膜１２とシリコン半導体基板１１との境界部でＳｉＯが形成され蒸発するため、ノッチ１８が形成されるという不都合が生じる。ノッチ１８が形成されると、あとにつづく工程に悪影響を及ぼす。したがって、実施の形態２でも、水素アニール処理の適当な温度範囲は９５０〜１０５０℃である。
【００２７】
上述した実施の形態２によれば、シリコン酸化膜１２よりなるマスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こるので、基板表面のトレンチコーナー部１３３，１３４を所望の曲率で、制御性よく、また再現性よく丸めることができる。
【００２８】
実施の形態３．
図１５〜図１９は、本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。実施の形態３では、実施の形態１と同様にしてトレンチ１３を形成した後（図１５）、たとえばシリコン酸化膜１２を付けたまま、トレンチ側壁を平坦化するための水素アニール処理を、常圧で９５０〜１０５０℃の高温で５〜３０秒間おこなう（図１５）。
【００２９】
その後、たとえばトレンチ内面および基板表面に沿ってシリコン窒化膜２１を形成する（図１６）。つづいて、追加のトレンチエッチングをおこない、トレンチ底面のコーナー部１３５，１３６をどの程度の曲率で丸めるかということに応じて、トレンチ側壁のシリコン窒化膜２１がトレンチ底面よりも浅くなるようにする（図１７）。
【００３０】
そして、この状態で実施の形態１と同様に、１０ｍＴｏｒｒ〜７６０Ｔｏｒｒの圧力で、９５０〜１０５０℃の温度で１〜１０分間の水素アニール処理をおこなう（図１８）。このときの水素の分圧は１０００ｐｐｍ〜１００％である。その際、トレンチ側壁のシリコン窒化膜２１は、シリコン原子の表面拡散を抑制するマスクとなり、このマスクにより遮蔽された領域ではシリコン原子の表面拡散が抑制される。
【００３１】
その後、シリコン酸化膜１２およびシリコン窒化膜２１をフッ酸系のエッチング液により取り除く（図１９）。そして、実施の形態１と同様にしてゲート絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレイン、層間絶縁膜、配線、およびパッシベーション膜の形成をおこない、図示しないトレンチＭＯＳ型半導体装置が完成する。
【００３２】
上述した実施の形態３によれば、シリコン窒化膜２１よりなるマスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こるので、トレンチ底面のトレンチコーナー部１３５，１３６を所望の曲率で、制御性よく、また再現性よく丸めることができる。
【００３３】
以上において本発明は上述した実施の形態１〜３に限らず、種々変更可能である。
【００３４】
【発明の効果】
本発明によれば、水素アニールによる酸化膜のエッチング作用により、トレンチ内の残渣を除去することができる。また、水素アニール時の、シリコン原子の表面拡散作用により、トレンチ側壁を平坦化し、トレンチコーナー部を丸めることができる。また、シリコン原子の表面拡散を抑制するマスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こり、コーナー部が丸まるので、トレンチコーナー部の丸め処理を制御性よく、かつ再現性よくおこなうことができる。したがって、ゲート耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、半導体装置の信頼性が向上し、さらに歩留まりが改善されるという効果が得られる。試作の結果によれば、歩留まりを９０％まで改善することができた。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図６】酸化膜のエッチングレートと水素アニールの圧力との関係を示す特性図である。
【図７】水素アニール処理後のトレンチ側壁表面の粗さを模式的に示す図である。
【図８】水素アニール処理前のトレンチ側壁表面の粗さを示す図である。
【図９】水素アニール処理前のトレンチ形状を示す断面写真の模式図である。
【図１０】１１５０℃での水素アニール処理によってボーイングによる逆テーパーが形成されたトレンチ形状を示す断面写真の模式図である。
【図１１】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１２】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１３】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１４】１１００℃以上での水素アニール処理によってノッチが発生した状態のトレンチ要部を示す断面写真の模式図である。
【図１５】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１６】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１７】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１９】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２０】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２１】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２２】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【符号の説明】
１１ シリコン半導体基板
１２ シリコン原子の表面拡散を抑制するマスク（シリコン酸化膜）
１３ トレンチ
１３１，１３２ トレンチ側壁
１３３，１３４，１３５，１３６ トレンチコーナー部
１４ 側壁保護膜
１５ ゲート絶縁膜
１６ 多結晶シリコン
２１ シリコン原子の表面拡散を抑制するマスク（シリコン窒化膜）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a structure in which a gate insulating film is formed in a trench formed in a semiconductor substrate, and in particular, a trench sidewall cleaning process and a trench corner rounding process are performed before the gate insulating film is formed. The present invention relates to a method for manufacturing a trench MOS semiconductor device.
[0002]
[Prior art]
Conventionally, as a method for manufacturing a trench MOS type semiconductor device, a method is known in which a trench is formed in a surface layer of a semiconductor substrate and then a gate insulating film is formed. 20 to 22 are cross-sectional views showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by a conventional method for manufacturing a semiconductor device.
[0003]
Conventionally, first, a silicon oxide film 2 having a desired pattern is formed on the surface of a silicon semiconductor substrate 1, and trench etching is performed using the silicon oxide film 2 as a mask to form a trench 3 in the silicon semiconductor substrate 1 (FIG. 20). At this time, since the SiO 2 side wall protective film 4 is formed on the trench side wall, the side wall protective film 4 is removed using the HF type etching solution following the trench etching. The silicon oxide film 2 is also removed (FIG. 21). Thereafter, a gate insulating film 5 is formed, and the trench 3 is filled with polycrystalline silicon 6 (FIG. 22). Then, the trench MOS type semiconductor device is formed by forming the source / drain.
[0004]
[Problems to be solved by the invention]
However, in the above-described conventional manufacturing method, the etching solution for removing the sidewall protective film 4 may not sufficiently enter the trench 3, and the sidewall protective film 4 cannot be completely removed. May remain. If the residue 7 remains, there is a problem that the homogeneous gate insulating film 5 cannot be formed.
[0005]
Conventionally, since the radius of curvature of the trench corner portion is small, the trench corner portion is sharp, and the trench side wall has irregularities, the gate insulating film may be locally thinned. Thus, if there is a locally thin portion in the gate insulating film, there is a problem in that the breakdown voltage of the gate insulating film is lowered and the variation in breakdown voltage is increased. Due to these causes, the yield of the conventional trench MOS type semiconductor device is 50% or less.
[0006]
By the way, Japanese Patent Application Laid-Open No. 9-260312 discloses a method of reducing the oxygen concentration in a substrate by hydrogen annealing a semiconductor substrate in advance in order to reduce residues generated on the bottom of the trench during trench etching. Yes. Japanese Patent Application Laid-Open No. 10-284588 discloses a method of flattening the substrate surface by hydrogen annealing after filling the trench. However, none of the publications mentions residue due to incomplete removal of the sidewall protective film or planarization of the trench sidewall.
[0007]
The present invention has been made in view of the above problems, and before forming a gate insulating film on a trench sidewall, a process of removing residues inside the trench, a process of planarizing the trench sidewall, and a trench corner portion An object of the present invention is to provide a method of manufacturing a semiconductor device that can perform the process of rounding off with good controllability and good reproducibility.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes forming a trench in a surface layer of a semiconductor substrate, removing a protective film formed on the side wall of the trench, and then along the side wall of the trench. Before forming the gate insulating film, hydrogen annealing is performed at a temperature of 950 ° C. or higher and 1050 ° C. or lower, and the trench sidewall cleaning process and the trench corner rounding process are performed.
[0009]
According to the present invention, the residue in the trench is removed by the etching action of the oxide film by hydrogen annealing. In addition, due to the surface diffusion action of silicon atoms during hydrogen annealing, the trench sidewall is flattened and the trench corner is rounded.
[0010]
In the present invention, during the trench sidewall cleaning process, the hydrogen concentration is 50% to 100%, the pressure is normal pressure, and the annealing time is 5 seconds to 30 seconds. According to the present invention, a sufficient etching effect on the oxide film can be obtained.
[0011]
In the present invention, when the trench corner is rounded, the hydrogen partial pressure is 1000 ppm to 100%, the pressure is 10 mTorr to 760 Torr, and the annealing time is 1 minute to 10 minutes. And According to the present invention, the surface diffusion of silicon atoms occurs in a range where reverse taper due to bowing is not formed in the trench.
[0012]
The present invention is characterized in that a mask for locally suppressing surface diffusion of silicon atoms is provided. According to the present invention, surface diffusion of silicon atoms occurs in a region that is not shielded by the mask, and the corner portion is rounded.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
Embodiment 1 FIG.
1 to 5 are cross-sectional views showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to the first embodiment of the present invention. First, a well (not shown) or the like is formed on the silicon semiconductor substrate 11 in accordance with a normal MOS type semiconductor device formation process. Next, for example, a silicon oxide film 12 serving as a mask is formed on the surface of the silicon semiconductor substrate 11 (FIG. 1).
[0014]
Subsequently, a mask such as a photoresist having a pattern in which a trench formation region is opened is formed on the surface of the silicon oxide film 12. The silicon oxide film 12 is etched using this resist mask to form a mask having a predetermined trench pattern (FIG. 2). Then, using this mask, the silicon semiconductor substrate 11 is etched by anisotropic etching such as reactive ion etching to form the trench 13. At this time, a SiO 2 -based sidewall protective film 14 is formed on the trench sidewall (FIG. 3). Next, the sidewall protective film 14 and the silicon oxide film 12 are removed by etching using an HF-based etchant or the like. Subsequently, washing with water and spin drying are performed.
[0015]
Next, the hydrogen annealing treatment is performed at a normal pressure and at a high temperature of 950 ° C. or higher and 1050 ° C. or lower for a short time, for example, 5 seconds to 30 seconds. Due to the etching action of the oxide film by hydrogen annealing, the SiO 2 residue remaining without being completely removed inside the trench and the natural oxide film on the substrate surface and the inner surface of the trench are removed. The hydrogen concentration at this time is preferably 50% or more and 100% or less in order to ensure the etching effect. In addition, this treatment flattens the trench sidewall and suppresses the occurrence of roughness on the sidewall surface. In addition, recovery of damage during trench etching also proceeds.
[0016]
Subsequently, hydrogen annealing is performed at a pressure of 10 mTorr to 760 Torr and a high temperature of 950 ° C. to 1050 ° C. for 1 minute to 10 minutes. The partial pressure of hydrogen at this time is 1000 ppm or more and 100% or less. During the hydrogen annealing, surface diffusion of silicon atoms occurs, the trench sidewalls 131 and 132 are further flattened, and the trench corner portions 133, 134, 135, and 136 are rounded (FIG. 4).
[0017]
Thereafter, a gate insulating film 15 is formed, and polycrystalline silicon 16 is embedded in the trench 13 (FIG. 5). Although not particularly shown, a trench MOS type semiconductor device (not shown) is completed by forming source / drain, interlayer insulating film, wiring, and passivation film. If there are few residues in the trench before the hydrogen annealing treatment, it is effective only in the latter half of the hydrogen annealing treatment.
[0018]
Here, the reason why the hydrogen annealing treatment for removing the residue is performed at normal pressure is that the etching effect of the oxide film is large, which is advantageous in terms of throughput. FIG. 6 shows the relationship between the etching rate of the oxide film and the pressure of hydrogen annealing. FIG. 6 clearly shows that the etching rate is 1.4 nm when the pressure is 200 Torr, whereas it is 1.5 nm at normal pressure, that is, 760 Torr, and the etching effect of the oxide film is larger at normal pressure. is there.
[0019]
FIG. 7 is a diagram showing the roughness of the trench sidewall surface after the above-described hydrogen annealing treatment, and FIG. 8 is a diagram showing the roughness of the trench sidewall surface before the hydrogen annealing treatment. By comparing these figures, it is confirmed that the trench sidewall is flattened by performing the hydrogen annealing treatment after the trench formation.
[0020]
In addition, the hydrogen annealing treatment for rounding the corner portion is performed at a temperature of 1050 ° C. or lower because if the temperature is too high, a reverse taper due to bowing is formed in the trench shape, thereby forming a trench as shown in FIG. This is because the shape is as shown in FIG. FIG. 9 is a schematic diagram of a cross-sectional photograph of a trench after trench etching, that is, before hydrogen annealing. FIG. 10 is a schematic diagram of a cross-sectional photograph of a trench after performing a hydrogen annealing process at 1150 ° C. If the trench shape has an inverse taper as shown in FIG. 10, there is a disadvantage that a space (space) is formed when the trench 13 is filled with the polycrystalline silicon 16.
[0021]
Also, when the hydrogen annealing treatment time for rounding the corner portion is too long, an inverse taper due to bowing is formed in the trench shape as shown in FIG. Accordingly, the processing time at this time is appropriately 1 to 10 minutes as described above.
[0022]
According to the first embodiment described above, the trench 13 is formed, the sidewall protective film 14 is removed, and then hydrogen annealing is performed, whereby the residue in the trench can be removed by the etching action of the oxide film, Further, the trench sidewalls 131 and 132 can be flattened and the trench corner portions 133, 134, 135, and 136 can be rounded by the surface diffusion action of silicon atoms. Therefore, variations in the gate breakdown voltage are suppressed and the gate breakdown voltage is improved, so that the reliability of the semiconductor device is improved and the yield is further improved.
[0023]
Embodiment 2. FIG.
FIG. 11 to FIG. 13 are cross-sectional views showing a configuration in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to the second embodiment of the present invention. In the second embodiment, after the trench 13 is formed in the same manner as in the first embodiment, the silicon oxide film 12 is trenched in accordance with the degree of curvature of the trench corner portions 133 and 134 on the substrate surface. It is made to recede from the edge (FIG. 11). In FIG. 11, the sidewall protective film is omitted.
[0024]
Then, in this state, hydrogen annealing is performed at a temperature of 950 to 1050 ° C. as in the first embodiment (FIG. 12). At this time, the silicon oxide film 12 remaining on the substrate surface serves as a mask for suppressing the surface diffusion of silicon atoms, and the surface diffusion of silicon atoms is suppressed in the region shielded by this mask.
[0025]
Thereafter, the silicon oxide film 12 is removed (FIG. 13). Then, in the same manner as in the first embodiment, the gate insulating film is formed, the trench 13 is buried, the source / drain, the interlayer insulating film, the wiring, and the passivation film are formed, thereby completing a trench MOS type semiconductor device (not shown).
[0026]
Here, when the temperature of the hydrogen annealing process becomes 1100 ° C. or higher, SiO is formed at the boundary between the silicon oxide film 12 and the silicon semiconductor substrate 11 as shown in the schematic diagram of the cross-sectional photograph of the main part of the trench shown in FIG. Since it evaporates, there arises a disadvantage that the notch 18 is formed. If the notch 18 is formed, the subsequent processes are adversely affected. Therefore, also in the second embodiment, an appropriate temperature range for the hydrogen annealing treatment is 950 to 1050 ° C.
[0027]
According to the second embodiment described above, since surface diffusion of silicon atoms occurs in a region that is not shielded by the mask made of the silicon oxide film 12, the trench corners 133 and 134 on the substrate surface can be controlled with a desired curvature. It can be rounded well and with good reproducibility.
[0028]
Embodiment 3 FIG.
15 to 19 are cross-sectional views showing a structure in the middle of the manufacture of the trench MOS type semiconductor device manufactured by the method of manufacturing a semiconductor device according to the third embodiment of the present invention. In the third embodiment, after forming the trench 13 in the same manner as in the first embodiment (FIG. 15), for example, a hydrogen annealing process for planarizing the trench side wall with the silicon oxide film 12 attached is performed at normal pressure. At 950 to 1050 ° C. for 5 to 30 seconds (FIG. 15).
[0029]
Thereafter, for example, a silicon nitride film 21 is formed along the inner surface of the trench and the surface of the substrate (FIG. 16). Subsequently, additional trench etching is performed so that the silicon nitride film 21 on the side wall of the trench becomes shallower than the bottom surface of the trench in accordance with the degree of curvature of the corner portions 135 and 136 on the bottom surface of the trench. FIG. 17).
[0030]
In this state, as in the first embodiment, hydrogen annealing is performed at a temperature of 950 to 1050 ° C. for 1 to 10 minutes at a pressure of 10 mTorr to 760 Torr (FIG. 18). The partial pressure of hydrogen at this time is 1000 ppm to 100%. At this time, the silicon nitride film 21 on the sidewall of the trench serves as a mask for suppressing the surface diffusion of silicon atoms, and the surface diffusion of the silicon atoms is suppressed in the region shielded by this mask.
[0031]
Thereafter, the silicon oxide film 12 and the silicon nitride film 21 are removed with a hydrofluoric acid-based etchant (FIG. 19). Then, in the same manner as in the first embodiment, the gate insulating film is formed, the trench 13 is buried, the source / drain, the interlayer insulating film, the wiring, and the passivation film are formed, thereby completing a trench MOS type semiconductor device (not shown).
[0032]
According to the third embodiment described above, surface diffusion of silicon atoms occurs in a region that is not shielded by the mask made of the silicon nitride film 21, so that the trench corner portions 135 and 136 on the bottom surface of the trench have a desired curvature and controllability. It can be rounded well and with good reproducibility.
[0033]
The present invention is not limited to Embodiments 1 to 3 described above, and various modifications can be made.
[0034]
【The invention's effect】
According to the present invention, the residue in the trench can be removed by the etching action of the oxide film by hydrogen annealing. Further, the trench sidewalls can be flattened and the trench corners can be rounded by the surface diffusion action of silicon atoms during hydrogen annealing. Also, since the surface diffusion of silicon atoms occurs in a region that is not shielded by the mask that suppresses the surface diffusion of silicon atoms, and the corners are rounded, the rounding process of the trench corners can be performed with good controllability and reproducibility it can. Therefore, variations in the gate breakdown voltage are suppressed and the gate breakdown voltage is improved, so that the reliability of the semiconductor device is improved and the yield is further improved. According to the result of trial manufacture, the yield could be improved to 90%.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration in the middle of manufacturing a trench MOS type semiconductor device manufactured by a method for manufacturing a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a cross-sectional view showing a configuration in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a cross-sectional view showing a structure in the middle of the manufacture of a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to the first embodiment of the present invention;
4 is a cross-sectional view showing a structure in the middle of the manufacture of the trench MOS type semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment of the present invention; FIG.
FIG. 5 is a cross-sectional view showing a structure in the middle of the manufacture of the trench MOS type semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first embodiment of the present invention;
FIG. 6 is a characteristic diagram showing the relationship between the etching rate of an oxide film and the pressure of hydrogen annealing.
FIG. 7 is a diagram schematically showing the roughness of the trench sidewall surface after the hydrogen annealing treatment.
FIG. 8 is a view showing the roughness of the trench side wall surface before the hydrogen annealing treatment;
FIG. 9 is a schematic diagram of a cross-sectional photograph showing a trench shape before hydrogen annealing treatment.
10 is a schematic diagram of a cross-sectional photograph showing a trench shape in which a reverse taper is formed by bowing by hydrogen annealing at 1150 ° C. FIG.
FIG. 11 is a cross-sectional view showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to a second embodiment of the present invention;
FIG. 12 is a cross-sectional view showing a structure in the middle of the manufacture of a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to a second embodiment of the present invention;
FIG. 13 is a cross-sectional view showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to the second embodiment of the present invention;
FIG. 14 is a schematic diagram of a cross-sectional photograph showing the main part of a trench in a state where notches are generated by hydrogen annealing at 1100 ° C. or higher.
FIG. 15 is a cross-sectional view showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to a third embodiment of the present invention;
FIG. 16 is a cross-sectional view showing a structure in the middle of the manufacture of a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to a third embodiment of the present invention;
FIG. 17 is a cross-sectional view showing a configuration in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to a third embodiment of the present invention;
FIG. 18 is a cross-sectional view showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to a third embodiment of the present invention;
FIG. 19 is a cross-sectional view showing a structure in the middle of the manufacture of a trench MOS type semiconductor device manufactured by the method for manufacturing a semiconductor device according to a third embodiment of the present invention;
FIG. 20 is a cross-sectional view showing a structure during the manufacture of a trench MOS type semiconductor device manufactured by a conventional method of manufacturing a semiconductor device.
FIG. 21 is a cross-sectional view showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by a conventional method for manufacturing a semiconductor device;
FIG. 22 is a cross-sectional view showing a structure in the middle of manufacturing a trench MOS type semiconductor device manufactured by a conventional method of manufacturing a semiconductor device.
[Explanation of symbols]
11 Silicon semiconductor substrate 12 Mask for suppressing surface diffusion of silicon atoms (silicon oxide film)
13 trench 131, 132 trench side wall 133, 134, 135, 136 trench corner portion 14 side wall protective film 15 gate insulating film 16 polycrystalline silicon 21 mask for suppressing surface diffusion of silicon atoms (silicon nitride film)

Claims (4)

半導体基板の表面層にトレンチを形成する工程と、
９５０℃以上１０５０℃以下の温度で水素アニールをおこない、前記トレンチ側壁のクリーニング処理をおこなう工程と、
前記トレンチ内面および前記半導体基板表面に沿ってシリコン窒化膜を形成する工程と、
前記トレンチ側壁のシリコン窒化膜が前記トレンチ底面よりも浅くなるようにエッチングをおこなう工程と、
９５０℃以上１０５０℃以下の温度で水素アニールをおこない、前記トレンチコーナー部の丸め処理をおこなう工程と、
前記トレンチの側壁のシリコン窒化膜を除去した後、該トレンチの側壁に沿ってゲート絶縁膜を形成する工程と、
を含んだことを特徴とする半導体装置の製造方法。Forming a trench in the surface layer of the semiconductor substrate ;
Performing hydrogen annealing at a temperature of 950 ° C. or higher and 1050 ° C. or lower, and cleaning the trench sidewall;
Forming a silicon nitride film along the inner surface of the trench and the surface of the semiconductor substrate;
Etching so that the silicon nitride film on the sidewall of the trench is shallower than the bottom of the trench;
Performing hydrogen annealing at a temperature of 950 ° C. or higher and 1050 ° C. or lower and rounding the trench corner portion;
Forming a gate insulating film along the sidewall of the trench after removing the silicon nitride film on the sidewall of the trench;
A method for manufacturing a semiconductor device, comprising: 前記クリーニング処理時には、水素の濃度は５０％以上１００％以下であり、圧力は常圧であり、アニール時間は５秒以上３０秒以下であることを特徴とする請求項１に記載の半導体装置の製造方法。  2. The semiconductor device according to claim 1, wherein during the cleaning process, the hydrogen concentration is 50% to 100%, the pressure is normal pressure, and the annealing time is 5 seconds to 30 seconds. Production method. 前記コーナー丸め処理時には、水素の分圧は１０００ｐｐｍ以上１００％以下であり、圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。  3. The corner rounding process, wherein the hydrogen partial pressure is 1000 ppm or more and 100% or less, the pressure is 10 mTorr or more and 760 Torr or less, and the annealing time is 1 minute or more and 10 minutes or less. The manufacturing method of the semiconductor device of description. 局所的にシリコン原子の表面拡散を抑制するマスクを設けることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。  The method for manufacturing a semiconductor device according to claim 1, wherein a mask for locally suppressing surface diffusion of silicon atoms is provided.
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