JP3985157B2

JP3985157B2 - Digital-analog conversion circuit

Info

Publication number: JP3985157B2
Application number: JP2003017830A
Authority: JP
Inventors: 憲二原
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2003-01-27
Filing date: 2003-01-27
Publication date: 2007-10-03
Anticipated expiration: 2023-01-27
Also published as: JP2004229233A

Description

【０００１】
【発明の属する技術分野】
本発明はディジタル−アナログ（ＤＡ）変換に関する。
【０００２】
【従来の技術】
サーボドライブの種々のディジタル制御値をアナログ値に変換してモニターする場合、従来は、通常のＤＡコンバータを用いるか、またはディジタルパルス幅変換回路（例えば、特許文献１から３参照）が用いられていた。
【０００３】
【特許文献１】
特公平８−８７７６号公報
【特許文献２】
特公平８−８７７５号公報
【特許文献３】
実開昭６０−４０１３６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、ＤＡコンバータは高価であり、また、サーボドライブの回路と同一基板上での集積化にも不向きである。一方、ディジタルパルス幅変換回路は、積分を行うフィルタ回路の時定数が大きくなりすぎ、また、オペアンプなどを必要とするため、部品数が増えるという問題があった。
【０００５】
本発明の目的は、部品数が少なく、安価であり、集積化が容易で、フィルタ回路の時定数を小さくできるＤＡ変換回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、クロックを入力ディジタル値に応じて間引いて出力するするＢＲＭ（ＢｉｎａｒｙＲａｔｅＭｕｌｔｉｐｌｉｅｒｓ）回路と、間引いて出力された信号および入力ディジタル値の符号に応じて、クロックに、その状態の一部を反転する変調を施す論理回路群と、変調されたクロックを積分してアナログ電圧を得るフィルタ回路を有するＤＡ変換回路を構成する。
【０００７】
ＢＲＭ回路は、入力ディジタル値の符号ビットを除くビットで構成される値に対応して、クロックを間引いて出力する。論理回路群は、この間引いて出力された信号と符号ビットに基づいて、クロックの状態の一部を反転する変調を行う。すなわち、符号が正の場合には、ディジタル値に対応した割合で、クロックの“Ｌ”の状態を“Ｈ”に反転し、負の場合には、ディジタル値の絶対値に対応した割合で、クロックの“Ｈ”の状態を“Ｌ”に反転する。フィルタ回路は、このような変調を受けたクロックを積分平均するので、ディジタル値に応じたアナログ電圧が得られる。
【０００８】
【発明の実施の形態】
図１を参照すると、本発明の一実施形態のＤＡ変換回路は、ＢＲＭ回路１０（例えば、テキサス・インスツルメンツのＳＮ７４９７）と、Ｄフリップフロップ回路２０（例えば、テキサス・インスツルメンツのＳＮ７４７４）と、ＮＯＴ回路３１、３２およびＮＡＮＤ回路３３、３４、３５、３６からなる論理ゲート回路群３０と、フィルタ回路４０で構成される。
【０００９】
ＢＲＭ回路１０（本実施形態では４ビット入力である）は、Ａ〜Ｄを入力（Ａが最小桁）として、これを１０進数表示でＭ’（０≦Ｍ’≦１５）とすると、出力ＹはクロックＣＫをＭ’×ＣＫ／１６で間引いて出力する。図２には、Ｍ’が１（Ａが“Ｈ”、他が“Ｌ”）、２（Ｂが“Ｈ”、他が“Ｌ”）、４（Ｃが“Ｈ”、他が“Ｌ”）、８（Ｄが“Ｈ”、他が“Ｌ”）、５（Ａ、Ｃが“Ｈ”、他が“Ｌ”）のときの出力Ｙの様子が示されている。このように、ＢＲＭ回路１０においては、クロックＣＫの１６周期の間に、Ｍ’の数に等しい数のパルスが出力Ｙから出力されることになる。なお、本実施形態では、出力Ｙから出力されるパルスとクロックＣＫのパルスの位相は反転しているものとする。
【００１０】
Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がり時の入力Ｙの値をクロックＣＫの１周期の間保持し、これを出力Ｐとする。
【００１１】
ＮＯＴ回路３１、３２は入力を反転するものであり、ＮＡＮＤ回路３３、３４、３５、３６は、入力がともに“Ｈ”のときのみ“Ｌ”を出力し、他の場合は“Ｈ”を出力する。
【００１２】
フィルタ回路４０は、抵抗およびコンデンサで構成される簡易なもので、クロックＣＫの１６周期の時間より十分長い時間で、ＮＡＮＤ回路３６の出力Ｑの積分平均をモニターする。フィルタ回路４０の出力は、抵抗で電源電圧５Ｖを１／２に分圧した２．５Ｖの点をシグナルグランドとしてモニターされる。したがって、もしクロックＣＫがそのままフィルタ回路４０に入力されると、フィルタ回路４０の出力は０Ｖになる。
【００１３】
次に、本実施形態のＤＡ変換回路の接続について説明する。
【００１４】
ＢＲＭ回路１０は、前述のようにＡ、Ｂ、Ｃ、Ｄ、クロックＣＫを入力とし、その出力ＹはＤフリップフロップ回路２０の入力となる。Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がり時の入力Ｙの値をクロックＣＫの１周期の間保持し、これを出力Ｐとする。Ｐは、ＮＯＴ回路３１を介してＮＡＮＤ回路３３への入力となり、さらに、ＮＡＮＤ回路３４への入力となる。
【００１５】
信号Ｅは、本実施形態のＤＡ変換回路の入力ディジタル値の符号（“Ｈ”のとき負、“Ｌ”のとき正）を定める。したがって、本実施形態では、符号を含めて５ビット（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）のディジタル入力（この１０進数表示をＭとする）が可能となる。ＮＡＮＤ回路３３は、ＮＯＴ回路３１を介してＤフリップフロップ回路２０の出力Ｐと、信号Ｅを入力とし、その出力はＮＡＮＤ回路３５の入力となる。ＮＡＮＤ回路３４は、Ｄフリップフロップ回路２０の出力Ｐと、ＮＯＴ回路３２を介して信号Ｅを入力とし、その出力はＮＡＮＤ回路３６の入力となる。
【００１６】
ＮＡＮＤ回路３５は、クロックＣＫとＮＡＮＤ回路３３の出力を入力とし、その出力はＮＡＮＤ回路３６の入力となる。ＮＡＮＤ回路３６は、ＮＡＮＤ回路３４とＮＡＮＤ回路３５の出力を入力とし、その出力Ｑはフィルタ回路４０の入力となる。
【００１７】
次に、本発明のＤＡ変換回路のアイデアを説明する。
【００１８】
前述のように、本実施形態で用いるＢＲＭ回路１０は、入力のディジタル数（Ｍ’＝０〜１５）に等しい数のパルスをクロックＣＫの１６周期の間に出力する。したがって、このパルスをアナログ値への変換に用いることができる。
【００１９】
ＤＡ変換のための最も簡単な回路構成は、ＢＲＭ回路１０の出力をフィルタ回路４０で積分平均することである。しかし、後述するように、この構成では、負の入力ディジタル値Ｍに対しては、フィルタ回路４０に対して、正の入力ディジタル値Ｍの場合とは異なるシグナルグランドを用いなければならないなど、フィルタ回路４０が複雑化してしまう。そこで、正負いずれの入力ディジタル値Ｍに対してもフィルタ回路４０が複雑化しないように回路構成する必要がある。
【００２０】
前述のように、本実施形態で用いるフィルタ回路４０は、クロックＣＫの１６周期の時間より十分長い時間で、入力の積分平均を出力する。抵抗で電源電圧５Ｖを１／２に分圧した２．５Ｖの点をシグナルグランド（ＳＧ）としてモニターされるため、クロックＣＫをそのまま入力とすると出力は０Ｖとなる。ここで、クロックＣＫの１６周期の間に現れる谷を０個、１個、２個、・・・、１５個と埋めるような変調をクロックＣＫに加えることができれば、フィルタ回路４０の出力は、これに応じて０Ｖ、２．５×１／１６Ｖ、２．５×２／１６Ｖ、・・・、２．５×１５／１６Ｖというようにアナログ値に変換される。また、クロックＣＫの１６周期の間に現れる山を０個、１個、２個、・・・、１５個と削るような変調をクロックＣＫに加えることができれば、フィルタ回路４０の出力は、これに応じて０Ｖ、−２．５×１／１６Ｖ、−２．５×２／１６Ｖ、・・・、−２．５×１５／１６Ｖというようにアナログ値に変換される。
【００２１】
表１は、入力ディジタル値ＭとＡ、Ｂ、Ｃ、Ｄ、Ｅの対応表である（ただし、−７≦Ｍ≦７の範囲でのみ示している）。
【００２２】
【表１】

【００２３】
入力ディジタル値Ｍが正の場合、すなわち、Ｅが“Ｌ”の場合、クロックＣＫの１６周期の間に出力ＹからＭ個のパルスが出力される。そこで、このパルス数Ｍに対応して、クロックＣＫの１６周期に現れる谷をＭ個埋めるような変調を受けたクロックＣＫをフィルタ回路４０に入力すれば、出力は、これに応じて２．５×Ｍ／１６Ｖのアナログ値に変換される。
【００２４】
また、入力ディジタル値Ｍが負の場合、すなわち、Ｅが“Ｈ”の場合、クロックＣＫの１６周期の間に出力Ｙから１６−｜Ｍ｜個のパルスが出力される。言い換えれば、｜Ｍ｜個のパルスが欠損することになる。そこで、パルス欠損数｜Ｍ｜に対応して、クロックＣＫの１６周期に現れる山を｜Ｍ｜個削るような変調を受けたクロックＣＫをフィルタ回路４０へ入力すれば、出力は、これに応じて−２．５×｜Ｍ｜／１６Ｖのアナログ値に変換される。
【００２５】
Ｄフリップフロップ回路２０と論理ゲート回路群３０は、入力ディジタル値Ｍが正の場合は、クロックＣＫの１６周期の間で、ＢＲＭ回路１０の出力のパルス数に等しい数だけ、クロックＣＫの谷を埋め、入力ディジタル値Ｍが負の場合は、クロックＣＫの１６周期の間で、ＢＲＭ回路１０の出力のパルスの欠損数に等しい数だけ、クロックＣＫの山を削るための回路である。
【００２６】
次に、本実施形態のＤＡ変換回路の動作ついて、図３のタイミングチャートを参照して説明する。
【００２７】
（ａ）はクロックＣＫの１６周期分を示す。
【００２８】
（ｂ）はＭ＝１、すなわち、Ａ＝“Ｈ”、Ｂ＝Ｃ＝Ｄ＝Ｅ＝“Ｌ”の場合のＹ、Ｐ、Ｑの信号である。Ｄフリップフロップ回路２０の入力にＹが接続されており、Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がりのときのＹの値をクロックＣＫの１周期分保持し、出力Ｐとする。
【００２９】
ここで、Ｐが“Ｌ”のとき、ＮＡＮＤ回路３３と３４の出力はともに“Ｈ”となり、ＱにはクロックＣＫの信号がそのまま出力されることになる。これに対して、Ｐが“Ｈ”のときは、ＮＡＮＤ回路３３の出力は“Ｈ”、ＮＡＮＤ回路３４の出力は“Ｌ”となり、クロックＣＫの信号に関係なくＱは“Ｈ”となる。以上により、Ｐが“Ｈ”となっている間、ＱにおいてクロックＣＫの谷は埋められる。Ｐが“Ｈ”となる回数は、Ｙのパルス数と同じであり、Ｐが“Ｈ”となっている間はクロックＣＫの１周期分であるから、埋まる谷はクロックＣＫの１６周期の間に１つである。結局、出力Ｑをフィルタ回路４０で積分平均すると、２．５×１／１６Ｖのアナログ電圧が得られる。
【００３０】
（ｃ）はＭ＝−１、すなわち、Ａ＝Ｂ＝Ｃ＝Ｄ＝Ｅ＝“Ｈ”の場合のＹ、Ｐ、Ｑの出力である。Ａ＝Ｂ＝Ｃ＝Ｄ＝“Ｈ”であるから、ＢＭＲ回路１０の出力ＹからはクロックＣＫの１６周期のうち１５個のパルスが出力され、１個所でパルスの欠損が生じる。Ｄフリップフロップ回路２０の入力はＹであり、Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がりのときのＹの値をクロックＣＫの１周期分保持し、出力Ｐとする。ＹのパルスはクロックＣＫと位相が反転しているので、出力Ｐにおいては、パルスの欠損部以外では“Ｈ”であり、パルスの欠損部でクロックＣＫの１周期分の“Ｌ”の状態が生成される。
【００３１】
ここで、Ｐが“Ｈ”のとき、ＮＡＮＤ回路３３と３４の出力はともに“Ｈ”となり、ＱにはクロックＣＫの信号がそのまま出力されることになる。これに対し、Ｐが“Ｌ”のときは、ＮＡＮＤ回路３３の出力は“Ｌ”、ＮＡＮＤ回路３４の出力は“Ｈ”となり、クロックＣＫの信号に関係なくＱは“Ｌ”となる。以上により、Ｐが“Ｌ”となっている間、ＱにおいてクロックＣＫの山が削られる。Ｐが“Ｌ”となる回数は、Ｙのパルス欠損数と同じであり、Ｐが“Ｌ”となっている間はクロックＣＫの１周期であるから、削れる山は１６周期の間に１つである。結局、出力Ｑをフィルタ回路４０で積分平均すると、−２．５×１／１６Ｖのアナログ電圧が得られる。
【００３２】
以上により、正負あわせて５ビットのディジタル値をアナログ値に変換することができる。これにより、サーボドライブの種々のディジタル制御値をアナログ電圧に変換してモニターすることができる。
【００３３】
また、カスタムオーダーで制作できるＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）により、本実施形態のディジタル回路であるＢＲＭ回路１０、Ｄフリップフロップ回路２０、論理ゲート回路群３０はモニターの対象となるサーボドライブの回路と同じ基板に集積化できる。したがって、モニターを行うユーザは、抵抗とコンデンサからなる極めて簡易なフィルタ回路４０のみを制作するだけで、容易にアナログモニターを行える。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、部品数が少なく、安価で、フィルタ回路の時定数が小さいＤＡ変換回路が構成できる。また、カスタムオーダーで制作できるＡＳＩＣにより、本発明で必要なディジタル回路は、モニターの対象となるサーボドライブの回路と同じ基板に集積化できるので、モニターを行うユーザは、抵抗とコンデンサからなる極めて簡易なフィルタ回路のみを用意するだけで、容易にサーボドライブの種々のディジタル制御値のアナログモニターが行える。
【図面の簡単な説明】
【図１】本発明の一実施形態のディジタル−アナログ変換回路の回路図である。
【図２】ＢＲＭ回路１０の動作を説明するタイミングチャートである。
【図３】ディジタル−アナログ変換回路の動作を説明するタイミングチャートである。
【符号の説明】
１０ＢＲＭ回路
２０Ｄフリップフロップ回路
３０論理ゲート回路群
３１、３２ＮＯＴ回路
３３、３４、３５、３６ＮＡＮＤ回路
４０フィルタ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to digital-to-analog (DA) conversion.
[0002]
[Prior art]
When monitoring various digital control values of a servo drive by converting them into analog values, conventionally, a normal DA converter or a digital pulse width conversion circuit (for example, see Patent Documents 1 to 3) is used. It was.
[0003]
[Patent Document 1]
Japanese Patent Publication No. 8-8776 [Patent Document 2]
Japanese Patent Publication No. 8-8775 [Patent Document 3]
Japanese Utility Model Publication No. 60-40136
[Problems to be solved by the invention]
However, the DA converter is expensive and is not suitable for integration on the same substrate as the servo drive circuit. On the other hand, the digital pulse width conversion circuit has a problem that the time constant of the filter circuit for integration becomes too large, and an operational amplifier is required, which increases the number of components.
[0005]
An object of the present invention is to provide a DA converter circuit that has a small number of components, is inexpensive, can be easily integrated, and can reduce the time constant of a filter circuit.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a BRM (Binary Rate Multipliers) circuit that outputs a clock by decimating a clock according to an input digital value, a signal output by decimating, and a sign of the input digital value. A DA converter circuit having a logic circuit group that performs modulation that inverts a part of the state of the clock and a filter circuit that integrates the modulated clock to obtain an analog voltage is configured.
[0007]
The BRM circuit thins out and outputs the clock corresponding to the value composed of the bits excluding the sign bit of the input digital value. The logic circuit group performs modulation that inverts a part of the state of the clock based on the signal and the sign bit output after the thinning. That is, when the sign is positive, the clock "L" state is inverted to "H" at a rate corresponding to the digital value, and when negative, at a rate corresponding to the absolute value of the digital value, The state of the clock “H” is inverted to “L”. Since the filter circuit integrates and averages the clocks subjected to such modulation, an analog voltage corresponding to the digital value can be obtained.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Referring to FIG. 1, a DA converter circuit according to an embodiment of the present invention includes a BRM circuit 10 (eg, Texas Instruments SN7497), a D flip-flop circuit 20 (eg, Texas Instruments SN7474), and a NOT circuit. The logic gate circuit group 30 is composed of 31 and 32 and

NAND circuits

33, 34, 35 and 36, and the filter circuit 40.
[0009]
When the BRM circuit 10 (which is a 4-bit input in the present embodiment) has A to D as inputs (A is the least significant digit) and this is expressed as a decimal number M ′ (0 ≦ M ′ ≦ 15), the output Y Outputs the clock CK by thinning it out with M ′ × CK / 16. In FIG. 2, M ′ is 1 (A is “H”, others are “L”), 2 (B is “H”, others are “L”), 4 (C is “H”, others are “L”) ”), 8 (D is“ H ”, others are“ L ”), 5 (A, C are“ H ”, others are“ L ”). As described above, in the BRM circuit 10, the number of pulses equal to the number of M ′ is output from the output Y during 16 periods of the clock CK. In the present embodiment, the phase of the pulse output from the output Y and the phase of the clock CK pulse are inverted.
[0010]
The D flip-flop circuit 20 holds the value of the input Y at the rising edge of the clock CK for one cycle of the clock CK and uses this as the output P.
[0011]
The

NOT circuits

31, 32 invert the input, and the

NAND circuits

33, 34, 35, 36 output "L" only when the inputs are both "H", and output "H" otherwise. To do.
[0012]
The filter circuit 40 is a simple circuit composed of a resistor and a capacitor, and monitors the integrated average of the output Q of the NAND circuit 36 in a time sufficiently longer than the time of 16 cycles of the clock CK. The output of the filter circuit 40 is monitored with a point of 2.5V obtained by dividing the power supply voltage 5V by 1/2 with a resistor as a signal ground. Therefore, if the clock CK is input to the filter circuit 40 as it is, the output of the filter circuit 40 becomes 0V.
[0013]
Next, connection of the DA converter circuit of this embodiment will be described.
[0014]
The BRM circuit 10 receives A, B, C, D, and the clock CK as described above, and its output Y is an input to the D flip-flop circuit 20. The D flip-flop circuit 20 holds the value of the input Y at the rising edge of the clock CK for one cycle of the clock CK and uses this as the output P. P becomes an input to the NAND circuit 33 via the NOT circuit 31 and further becomes an input to the NAND circuit 34.
[0015]
The signal E determines the sign (negative for “H”, positive for “L”) of the input digital value of the DA converter circuit of this embodiment. Therefore, in this embodiment, digital input of 5 bits (A, B, C, D, E) including a sign (this decimal number display is set to M) is possible. The NAND circuit 33 receives the output P of the D flip-flop circuit 20 and the signal E via the NOT circuit 31, and the output is an input of the NAND circuit 35. The NAND circuit 34 receives the output P of the D flip-flop circuit 20 and the signal E via the NOT circuit 32, and the output is input to the NAND circuit 36.
[0016]
The NAND circuit 35 receives the clock CK and the output of the NAND circuit 33 as inputs, and the output is an input of the NAND circuit 36. The NAND circuit 36 receives the outputs of the NAND circuit 34 and the NAND circuit 35, and the output Q is an input of the filter circuit 40.
[0017]
Next, the idea of the DA converter circuit of the present invention will be described.
[0018]
As described above, the BRM circuit 10 used in the present embodiment outputs a number of pulses equal to the input digital number (M ′ = 0 to 15) during 16 periods of the clock CK. Therefore, this pulse can be used for conversion into an analog value.
[0019]
The simplest circuit configuration for DA conversion is to integrate and average the output of the BRM circuit 10 by the filter circuit 40. However, as will be described later, in this configuration, for the negative input digital value M, the filter circuit 40 must use a signal ground different from that for the positive input digital value M. The circuit 40 becomes complicated. Therefore, it is necessary to configure the circuit so that the filter circuit 40 does not become complicated for both positive and negative input digital values M.
[0020]
As described above, the filter circuit 40 used in this embodiment outputs an integrated average of inputs in a time sufficiently longer than the time of 16 periods of the clock CK. Since the point of 2.5V obtained by dividing the power supply voltage 5V by a resistor to 1/2 is monitored as the signal ground (SG), the output becomes 0V when the clock CK is input as it is. Here, if the modulation that fills the valleys appearing in 16 cycles of the clock CK with 0, 1, 2,..., 15 can be added to the clock CK, the output of the filter circuit 40 is In response to this, it is converted into an analog value such as 0V, 2.5 × 1 / 16V, 2.5 × 2 / 16V,..., 2.5 × 15 / 16V. Also, if the modulation that cuts off the peaks appearing in 16 cycles of the clock CK as 0, 1, 2,..., 15 can be added to the clock CK, the output of the filter circuit 40 is as follows. Are converted into analog values such as 0V, −2.5 × 1 / 16V, −2.5 × 2 / 16V,..., −2.5 × 15 / 16V.
[0021]
Table 1 is a correspondence table of input digital values M and A, B, C, D, and E (however, only shown in the range of −7 ≦ M ≦ 7).
[0022]
[Table 1]

[0023]
When the input digital value M is positive, that is, when E is “L”, M pulses are output from the output Y during 16 cycles of the clock CK. Therefore, if the clock CK that has been modulated to fill M valleys appearing in 16 periods of the clock CK corresponding to the number of pulses M is input to the filter circuit 40, the output is 2.5 according to this. X Converted to an analog value of M / 16V.
[0024]
When the input digital value M is negative, that is, when E is “H”, 16− | M | pulses are output from the output Y during the 16 periods of the clock CK. In other words, | M | pulses are lost. Therefore, if the clock CK that has been modulated so that | M | is removed from the peaks appearing in 16 periods of the clock CK corresponding to the number of missing pulses | M | Is converted to an analog value of −2.5 × | M | / 16V.
[0025]
When the input digital value M is positive, the D flip-flop circuit 20 and the logic gate circuit group 30 create a valley of the clock CK by the number equal to the number of pulses of the output of the BRM circuit 10 during 16 cycles of the clock CK. When the input digital value M is negative, it is a circuit for cutting the crest of the clock CK by a number equal to the number of missing pulses of the output of the BRM circuit 10 during 16 periods of the clock CK.
[0026]
Next, the operation of the DA converter circuit of this embodiment will be described with reference to the timing chart of FIG.
[0027]
(A) shows 16 periods of the clock CK.
[0028]
(B) is a signal of Y, P, Q when M = 1, that is, A = “H”, B = C = D = E = “L”. Y is connected to the input of the D flip-flop circuit 20, and the D flip-flop circuit 20 holds the value of Y at the rising edge of the clock CK for one cycle of the clock CK as an output P.
[0029]
Here, when P is “L”, the outputs of the

NAND circuits

33 and 34 are both “H”, and the signal of the clock CK is output to Q as it is. On the other hand, when P is “H”, the output of the NAND circuit 33 is “H”, the output of the NAND circuit 34 is “L”, and Q is “H” regardless of the signal of the clock CK. As described above, the valley of the clock CK is filled in Q while P is “H”. The number of times P becomes “H” is the same as the number of pulses of Y, and while P is “H”, there is one period of clock CK, so the buried valley is between 16 periods of clock CK. One of them. Eventually, when the output Q is integrated and averaged by the filter circuit 40, an analog voltage of 2.5 × 1 / 16V is obtained.
[0030]
(C) is the output of Y, P, Q when M = -1, that is, A = B = C = D = E = “H”. Since A = B = C = D = “H”, 15 pulses of the 16 periods of the clock CK are output from the output Y of the BMR circuit 10, and a pulse loss occurs at one location. The input of the D flip-flop circuit 20 is Y, and the D flip-flop circuit 20 holds the value of Y at the rising edge of the clock CK for one cycle of the clock CK and sets it as the output P. Since the phase of the Y pulse is inverted from that of the clock CK, the output P is “H” except at the missing portion of the pulse, and the “L” state for one cycle of the clock CK is present at the missing portion of the pulse. Generated.
[0031]
Here, when P is “H”, the outputs of the

NAND circuits

33 and 34 are both “H”, and the signal of the clock CK is output to Q as it is. On the other hand, when P is “L”, the output of the NAND circuit 33 is “L”, the output of the NAND circuit 34 is “H”, and Q is “L” regardless of the signal of the clock CK. As described above, the peak of the clock CK is cut at Q while P is “L”. The number of times P becomes “L” is the same as the number of missing pulses of Y, and while P is “L”, there is one period of clock CK. It is. Eventually, when the output Q is integrated and averaged by the filter circuit 40, an analog voltage of −2.5 × 1 / 16V is obtained.
[0032]
As described above, it is possible to convert a 5-bit digital value into an analog value by combining positive and negative. Thereby, various digital control values of the servo drive can be converted into analog voltages and monitored.
[0033]
In addition, the BRM circuit 10, the D flip-flop circuit 20, and the logic gate circuit group 30 which are digital circuits of the present embodiment are connected to a servo drive circuit to be monitored by an ASIC (Application Specific Integrated Circuit) that can be produced in a custom order. It can be integrated on the same substrate. Therefore, a user who performs monitoring can easily perform analog monitoring only by producing only a very simple filter circuit 40 composed of a resistor and a capacitor.
[0034]
【The invention's effect】
As described above, according to the present invention, a DA converter circuit having a small number of components, low cost, and a small time constant of the filter circuit can be configured. Also, the ASIC that can be produced on a custom order allows the digital circuit required for the present invention to be integrated on the same substrate as the servo drive circuit to be monitored, so that the user who performs the monitoring is very simple consisting of resistors and capacitors. By simply preparing a simple filter circuit, analog monitoring of various digital control values of the servo drive can be easily performed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a digital-analog conversion circuit according to an embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation of the BRM circuit 10;
FIG. 3 is a timing chart for explaining the operation of the digital-analog conversion circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 BRM circuit 20 D flip-flop circuit 30 Logic

gate circuit group

31, 32

NOT circuit

33, 34, 35, 36 NAND circuit 40 Filter circuit

Claims

A BRM circuit that thins and outputs a clock according to an input digital value;
A logic circuit group that performs modulation that inverts a part of the state of the clock according to a signal output by thinning out and a sign of the input digital value;
A digital-analog conversion circuit comprising: a filter circuit that integrates the modulated clock to obtain an analog voltage.

The BRM circuit and the logic circuit group, Ru Tei is collected Sekika the circuit the same board that generates the digital value, the digital according to claim 1 - analog conversion circuit.