JP3967487B2 - Ic card - Google Patents

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JP3967487B2
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秀昭 是此田
信一 長谷部
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株式会社東芝
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、ICカードに係り、特に内部電源電圧低下検出回路、電源昇圧回路、乱数発生回路に関するもので、例えば電波を用いて電力の受信およびデータの送受信を行う非接触型のカードとか接触型のICカードなどに使用されるものである。 The present invention relates to an IC card, especially an internal power supply voltage drop detection circuit, a power supply boost circuit, relates the random number generating circuit, contactless cards Toka contact for transmitting and receiving the reception and data power, for example, using radio waves IC card is intended to be used, for example.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
図7(a)は、電波を用いてデータを送受信する非接触型のタグ識別(Radio Frequency Identification;RFID)システムの全体の構成の一例を示す。 7 (a) is a non-contact tag identification of transmitting and receiving data using radio waves; shows an example of a (Radio Frequency Identification RFID) of the overall system configuration.
【0003】 [0003]
このRFIDシステムは、パーソナルコンピュータ、コントローラ、アンテナ等で構成されるホストと、トランスポンダあるいはデータ・キャリアと称される非接触型タグで構成される。 The RFID system, a personal computer, controller, and the host and an antenna or the like, and a non-contact tag called a transponder or data carrier.
【0004】 [0004]
非接触型タグは、図7(b)、(c)に示すように、電力受信、データ受信/送信を兼ねるアンテナコイルと 、メモリおよびASICが1チップ化されたモノリシックRFIDチップを内蔵するシンプルな構成であり、以下、無線カードと記す。 Non-contact tag, as shown in FIG. 7 (b), (c) , incorporated an antenna coil which also serves as the power receiving, the data reception / transmission, a monolithic RFID chip memory and ASIC is one chip It is a simple configuration, hereinafter referred to as a wireless card.
【0005】 [0005]
上記したようなRFIDシステムによれば、ホスト側から必要に応じてコマンドおよびデータを電波の搬送波信号に乗せて送信し、無線カード側ではその搬送波信号により必要な電力を発生させ、データの書き込みおよび読み出しと送信に利用してホスト側に情報を返すので、電池が不要である。 According to the RFID system as above, if necessary from the host to send put commands and data to the radio carrier signal to generate the power required by the carrier signal in radio card side, data writing and since return information to the host by using the transmission and read, the battery is unnecessary.
【0006】 [0006]
したがって、ホスト側は、無線カードのメモリの記憶内容を電波を使って非接触で読み取り、メモリの内容を書き換えることにより、RFIDシステムを人の入退出などの管理に活用することが可能である。 Thus, the host side reads the contents stored in the memory of the wireless card with the radio wave without contact, by rewriting the contents of the memory, it is possible to take advantage of RFID systems to manage such human entrance and exit.
【0007】 [0007]
例えば服のポケットに定期券用の無線カードを入れたまま改札したり、無線カードを自動車につけて走り、高速道路の料金所でいちいち精算するために止まらなくて済むようにするとか、人との介在なしに駐車場の出入りを監視・管理するなどの用途が考えられる。 For example, to the ticket gate in the clothes of the pocket without turning the wireless card for a commuter pass, ran with a wireless card in the car, always try to eliminate the need every time stop to settlement in the tollgate of the highway, with people applications such as monitoring and management in and out of the parking lot without the intervention is considered. また、家畜や回遊魚の行動を管理するために使用することが可能である。 In addition, it is possible to use in order to manage the behavior of livestock and migratory fish.
【0008】 [0008]
図8は、図7中の無線カードの従来例を具体的に示す。 8, specifically showing a conventional example of a radio card in FIG.
【0009】 [0009]
即ち、アンテナコイルは 、外部から入力する電波(例えばデータ信号により振幅変調されたASK信号)を検知してRF信号を生成するLC回路(Lはインダクタンス、Cはキャパシタンス)として作用する。 That is, the antenna coil is, LC circuit for generating an RF signal to detect a radio wave (e.g. ASK signal which is amplitude-modulated by the data signal) input from the outside (L is inductance, C is capacitance) acts as a.
【0010】 [0010]
前記チップは 、前記アンテナコイルからRF信号入力端子81に入力するRF信号を整流・平滑・定電圧化して無線カードの内部電源(直流電圧)を生成する内部電源生成回路82と、この内部電源生成回路で生成された電源電圧の立ち上がりを検出してパワーオン信号を出力するパワーオン回路83と、前記RF信号入力を波形整形し、必要に応じて分周してシステムクロック信号を生成するクロック生成回路84と、前記RF信号入力をフィルタ処理してコマンド信号、データ信号を復元するデータ復調回路85と、送信パルス生成回路86と、半導体メモリ部87と、制御回路88とを具備する。 The chip includes an internal power supply generating circuit 82 for generating from said antenna coil is rectified and smoothed and constant voltage the RF signal input to the RF signal input terminal 81 an internal power supply of the wireless card (DC voltage), the internal power supply a power-on circuit 83 for outputting a power-on signal by detecting the rising edge of the generated supply voltage generating circuit, a clock wherein the RF signal input to the waveform shaping, and generates a system clock signal by dividing optionally a generation circuit 84, a command signal to the RF signal input to filter, a data demodulation circuit 85 for restoring the data signal, a transmission pulse generating circuit 86 comprises a semiconductor memory 87, and a control circuit 88.
【0011】 [0011]
前記制御回路88は、CPU(中央処理装置)(あるいは制御ロジック回路)を有し、前記内部電源およびシステムクロック信号が入力する。 The control circuit 88 includes a CPU (central processing unit) (or the control logic circuit), the internal power supply and the system clock signal is inputted.
【0012】 [0012]
前記送信パルス生成回路86は、前記RF信号入力端子81と接地電位端との間に接続された例えばNMOSトランジスタが接続されてなり、そのゲートに前記CPU88の送信データ出力ポートから送信データが与えられる。 Said transmission pulse generating circuit 86, the result is connected for example NMOS transistors connected between the RF signal input terminal 81 and the ground potential terminal, is given transmitted data from the transmission data output port of the CPU88 to the gate .
【0013】 [0013]
前記半導体メモリ部87には、プログラムや固定データを格納したROM(読み出し専用メモリ)87a、データを一時的に格納するためのRAM(ランダムアクセスメモリ)87b、データを長期間格納可能な不揮発性メモリおよびメモリアドレス選択回路87dを含む。 The semiconductor memory 87 stores a program and fixed data storing ROM (Read Only Memory) 87a, RAM (Random Access Memory) for temporarily storing data 87b, the data can be stored long-term non-volatile memory and a memory address selection circuit 87d.
【0014】 [0014]
上記不揮発性メモリとして、例えばEEPROM(電気的消去・再書込可能なメモリ)あるいはFRAM(強誘電体メモリ)が使用されるが、本例ではデータの書き替え(消去および書き込み)に昇圧電圧を必要とするEEPROM87cが使用されている。 As the non-volatile memory, for example EEPROM (electrically erasable rewritable memory) or FRAM (ferroelectric memory) is used, in this example a boosted voltage rewriting data (erase and write) EEPROM87c that need is being used. これに対応して、前記内部電源を受けて前記昇圧電圧を生成するための電源昇圧回路89が設けられている。 Correspondingly, the power boost circuit 89 for generating the boosted voltage by receiving the internal power supply is provided.
【0015】 [0015]
ところで、前述したように、無線カードを使用する際、電波を送信するホスト(リード/ライト側)に接近させてエネルギーの供給を受けると共にデータの授受を行い、必要に応じて前記EEPROM87cにデータの書き込みを行う。 Incidentally, as described above, when using a wireless card, it is brought closer to the host (read / write side) that transmits signals transmits and receives data with supplied energy, the data in the EEPROM87c optionally do the writing.
【0016】 [0016]
この際、無線カードがホストに接近している場合には、供給される電界が強力であり、EEPROM87cに対するデータ書き込みの途中で電源エネルギーが不足するおそれはないが、無線カードがホストから離れていくと、供給される電界が弱くなり、データ書き込みの途中で電源エネルギーが不足し、書き込み動作を中止しなければならないという不具合が発生することがあった。 At this time, when the wireless card is close to the host is a potent electric field to be supplied, but there is no risk that the power energy is insufficient in the course of writing data in the EEPROM87c, radio card moves away from the host When an electric field is supplied becomes weak, the power supply energy shortage in the middle of data writing, a problem that must cease write operation may occur.
【0017】 [0017]
この対策の一例として、従来、前記EEPROM87cに対して実際にはデータを記憶させないが擬似書き込み動作を行わせ、無線カードの電源電圧が低下しないか否かの確認を行う機能を正規の書き込み動作の前に追加することによって、無線カードの安定な動作を維持する方法がある。 As an example of countermeasures, conventionally, the fact was not allowed to store the data to perform the pseudo write operation to EEPROM87c, functions of normal write operation power supply voltage of the wireless card to confirm whether or not not decrease by adding before, there is a method of maintaining a stable operation of the wireless card.
【0018】 [0018]
しかし、このような方法は、無線カードに対するデータ書き込みの処理時間が余分にかかるという問題がある。 However, this method has a problem that it takes extra processing time of the data writing to the radio card.
【0019】 [0019]
また、前記対策の他の例として、前記内部電源生成回路82で生成された電源電圧を検出し、ある程度以下に低下した場合に前記EEPROM87cに対するデータ書き込み動作を停止する方法がある。 Another example of the measures, the detected power supply voltage generated by the internal power generation circuit 82, there is a method of stopping the data write operation to the EEPROM87c when drops below a certain degree.
【0020】 [0020]
しかし、このような方法は、内部電源生成回路82が有する応答遅れに起因して電源電圧低下への対応動作が遅れがちになるという問題がある。 However, this method has a problem in that the corresponding operation to the supply voltage drop due to the response delay with the internal power supply generation circuit 82 is dilatory.
【0021】 [0021]
一方、前記EEPROM87cに対してパルス状の昇圧電圧を供給するための電源昇圧回路89の昇圧特性は、例えば図9に示すように、立ち上がりおよび立ち下がりの傾斜が比較的緩やかであることが重要である。 On the other hand, the boost characteristic of the power boost circuit 89 for supplying a pulse-like boosted voltage to the EEPROM87c, for example, as shown in FIG. 9, it is important that the rising and falling slope is relatively gradual is there. この理由は、パルス状の昇圧電圧の立ち上がりが急峻であると、EEPROM87cのメモリセルにエネルギーの衝撃が加わり、メモリセルにダメージが与えられ、EEPROM87cの書き替え回数が大幅に低下(例えば10 5オーダーから10 4オーダーに低下)してしまうことにある。 The reason is that when the rise of the pulse-like boosted voltage is steep, applied impact energy to the memory cells of EEPROM87c, damage given to the memory cell, significantly reduced the number of rewrites of EEPROM87c (e.g. 10 5 Order in the lowered) 10 4 order of.
【0022】 [0022]
そこで、従来は、図9に示した昇圧特性のように、パルス状の昇圧電圧の立ち上がりおよび立ち下がりの傾斜が比較的緩やかになるように設定しているが、その分だけデータ書き込み時間が余分にかかり、データ処理時間が余分にかかるという不具合があった。 Therefore, conventionally, as the boost characteristic shown in FIG. 9, the rising and falling slope of the pulse-like boosted voltage is set to be relatively gentle, that much data write time extra to take, data processing time there has been a problem that it takes extra.
【0023】 [0023]
なお、このような不具合は、接触型のICカードに内蔵するEEPROMに対して昇圧電圧を供給するための電源昇圧回路の昇圧特性が図9に示したような場合にも、同様に生じる。 Incidentally, such a problem is, when the boost characteristics of the power supply booster circuit for supplying a boosted voltage to EEPROM incorporated in the contact type IC card is shown in FIG. 9 likewise occur.
【0024】 [0024]
一方、例えば識別番号データの発生タイミングを制御するために乱数信号を生成する際、従来は、CPU88を用いてソフトウエア的な処理により乱数信号を生成しているので、乱数が常に必ずしも不規則に生成されるわけではない。 On the other hand, for example, when generating a random number signal to control the generation timing of the identification number data, conventionally, since the generates a random number signal by software specific processing using the CPU 88, the random number is always necessarily irregularly but it is not generated. 即ち、乱数生成開始時の初期値を一致させると、同じ乱数が生成されるという不具合があった。 That is, when matching the initial value upon the random number generation start, there is a disadvantage that the same random number is generated.
【0025】 [0025]
なお、一般に、ICカードにおいて乱数信号は様々の用途が知られており、接触型のICカードに、例えば暗号鍵のデータの書き込みを制御するためにCPUを用いて乱数信号を生成する場合には、やはり上記したような不具合がある。 In general, the random number signal in the IC card are known various applications, the contact type IC card, for example, when generating a random number signal using a CPU to control the writing of data encryption key , there is still a problem as described above.
【0026】 [0026]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上記したように、無線カードがホストから離れていくと供給される電界が弱くなり、データ書き込みの途中で電源エネルギーが不足し、書き込み動作を中止しなければならないという不具合を防止する従来の対策は、無線カードに対するデータ書き込みの処理時間が余分にかかるという問題、あるいは内部電源生成回路が有する応答遅れに起因して電源電圧低下への対応動作が遅れがちになるという問題があった。 As described above, the electric field wireless card is fed away from the host is weakened, insufficient supply energy in the middle of data writing, the conventional measures to prevent a problem that it is necessary to stop the write operation , the processing time of the data writing it takes extra for wireless card, or a corresponding operation due to the response delay with the internal power supply generation circuit to the supply voltage drop there is a problem of a delay prone.
【0029】 [0029]
本発明は上記の問題点を解決すべくなされたもので、ホストから離れていくにつれてデータ書き込みの途中で電源エネルギーが不足した場合でも、内蔵するEEPROMに対する安定したデータ書き込み動作を保証し得る非接触型のICカードを提供することを目的とする。 The present invention has been made to solve the above problems, even when the middle power energy of the data write is insufficient as away from a host, a non-contact capable to ensure stable data write operation to the EEPROM that incorporates an object of the present invention is to provide a type IC card.
【0032】 [0032]
【課題を解決するための手段】 In order to solve the problems]
本発明のICカードは、電力の受信、データの送受信を兼ねるアンテナコイルと、半導体メモリおよび制御回路が形成された集積回路チップとを内蔵する非接触型のICカードにおいて、前記集積回路チップには、前記アンテナコイルから入力する高周波信号から内部電源電圧を生成する内部電源生成回路と、前記アンテナコイルから入力する高周波信号から受信データ信号を復元するデータ復調回路と、前記アンテナコイルから入力する高周波信号に基づいてシステムクロック信号を生成するクロック生成回路と、電気的消去・再書込可能なメモリと、前記内部電源電圧を受けて前記メモリに供給するための昇圧電圧を生成する電源昇圧回路と、前記内部電源電圧が一定値以下へ低下した時を検出して検出フラグ信号を出力する内部電源電 IC card of the present invention, the reception power, an antenna coil which also serves as a data transmission and reception, in the non-contact type IC card having a built-in integrated circuit chip on which the semiconductor memory and the control circuit is formed, on the integrated circuit chip an internal power supply generation circuit for generating an internal power supply voltage from the high-frequency signal input from the antenna coil, and a data demodulation circuit for restoring the received data signal from the high-frequency signal input from the antenna coil, the high frequency signal input from the antenna coil and a power supply booster circuit for generating a clock generation circuit for generating a system clock signal, and electrically erasable rewritable memory, a boosted voltage to be supplied to said memory receiving said internal power supply voltage based on, internal power collector for outputting a detection flag signal by detecting when the internal power supply voltage decreases to below a certain value 低下検出回路と、前記内部電源電圧を受けて動作し、前記検出フラグ信号を受けない期間は前記メモリに対するデータの書き替えが可能となるように制御し、前記検出フラグ信号を受けた時には前記メモリに対するデータの書き替えが不可能となるように制御する制御回路とを具備し、前記内部電源電圧低下検出回路は、前記高周波信号が入力する端子と前記内部電源生成回路との間の信号経路に挿入された抵抗と、前記内部電源電圧を受けてバンドギャップ基準電圧を生成するバンドギャップ基準電源と、前記抵抗に生じた降下電圧を前記バンドギャップ基準電圧と比較し、内部電源電圧がバンドギャップ基準電圧以下へ低下した時を検出して前記検出フラグ信号を出力する電圧比較回路とを備えていることを特徴とする。 A drop detection circuit, said internal power supply voltage and operates in response to the detection flag signal receiving no period is controlled so as to allow rewriting data to the memory, wherein the memory when receiving the detection flag signal and a control circuit for controlling as rewriting of data is impossible with respect to the internal power supply voltage drop detection circuit, the signal path between the terminal and the internal power supply generation circuit the high frequency signal is input and a resistor inserted, a band gap reference power supply for generating a bandgap reference voltage by receiving said internal power supply voltage, the voltage drop occurring in the resistor as compared to the bandgap reference voltage, the internal power supply voltage is a bandgap reference characterized in that it comprises a voltage comparator circuit which outputs the detection flag signal to detect when the drops to a voltage below.
【0039】 [0039]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照して本発明の実施の形態を詳細に説明する。 Hereinafter, the embodiments of the present invention will be described in detail with reference to the accompanying drawings.
【0040】 [0040]
図1は、本発明の第1の実施の形態に係る無線カードのICチップの一例を示す回路図である。 Figure 1 is a circuit diagram showing an example of an IC chip of the wireless card according to a first embodiment of the present invention.
【0041】 [0041]
図1に示す無線カードは、図7を参照して前述したRFIDシステムの非接触型タグとして用いられるものであり、図8を参照して前述した従来例の無線カードと比べて、(1)内部電源電圧低下検出回路11が付加されている点、(2)電源昇圧回路12にクロック信号を供給するための昇圧クロック生成回路13の構成および昇圧特性、(3)乱数信号発生回路14の構成が異なり、その他はほぼ同じである。 Wireless card shown in FIG. 1 is used as a non-contact tag of the RFID system described above with reference to FIG. 7, in comparison with the wireless card in the conventional example described above with reference to FIG. 8, (1) that the internal power supply voltage detection circuit 11 is added, (2) configuration and the boost characteristic of the booster clock generating circuit 13 for supplying a clock signal to the power boost circuit 12, the configuration of (3) the random number signal generating circuit 14 different, others are almost the same.
【0042】 [0042]
即ち、図1に示す無線カードは、メモリとASICが1チップ化されたモノリシックRFIDチップおよび電力受信、データ受信/送信を兼ねるアンテナコイル(外部から入力する例えば13.57MHzの電波を検知してRF信号を生成するLC回路として作用する)を内蔵する。 In other words, the wireless card shown in FIG. 1 is a monolithic RFID chip contact and power reception memory and the ASIC is one chip, input from the antenna coil (outside also serving as a data reception / transmission for example detection of a radio wave of 13.57MHz a built-in acting as an LC circuit) for generating an RF signal.
【0043】 [0043]
前記モノリシックRFIDチップは 、前記アンテナコイルからRF信号入力端子81に入力するRF信号を整流・平滑・定電圧化して無線カードの内部電源(直流電圧)を生成する内部電源生成回路82と、この内部電源生成回路で生成された電源電圧の立ち上がりを検出してパワーオン信号を出力するパワーオン回路83と、前記RF信号入力を波形整形し、必要に応じて分周してシステムクロック信号(本例では13.57MHz)を生成するクロック生成回路84と、前記RF信号入力をフィルタ処理してコマンド信号、データ信号を復元するデータ復調回路85と、送信パルス生成回路86と、半導体メモリ部87、乱数信号発生回路14、制御回路15とを具備する。 The monolithic RFID chip includes an internal power supply generating circuit 82 for generating from said antenna coil is rectified and smoothed and constant voltage the RF signal input to the RF signal input terminal 81 an internal power supply of the wireless card (DC voltage), the a power-on circuit 83 for outputting a power-on signal by detecting the rising edge of the generated power source voltage within the power supply generation circuit, wherein the RF signal input to the waveform shaping, the system clock signal (present by dividing optionally a clock generation circuit 84 which generates a 13.57MHz) in the example, the command signal the RF signal input to filter, a data demodulation circuit 85 for restoring the data signal, a transmission pulse generating circuit 86, a semiconductor memory 87, random number signal generating circuit 14, and a control circuit 15.
【0044】 [0044]
前記制御回路15は、CPUあるいは制御ロジック回路を有し、前記内部電源およびシステムクロック信号が入力する。 The control circuit 15 includes a CPU or the control logic circuit, said internal power supply and the system clock signal is inputted.
【0045】 [0045]
前記送信パルス生成回路86は、前記RF信号入力端子81と接地電位端との間に接続された例えばNMOSトランジスタが接続されてなり、そのゲートに前記制御回路15の送信データ出力ポートから送信データが与えられる。 Said transmission pulse generating circuit 86, the result is connected for example NMOS transistors connected between the RF signal input terminal 81 and the ground potential terminal, the transmission data from the transmission data output port of the control circuit 15 to the gate Given.
【0046】 [0046]
前記半導体メモリ部87は、プログラムや固定データを格納したROM(読み出し専用メモリ)87a、データを一時的に格納するためのRAM(ランダムアクセスメモリ)87b、データを長期間格納可能な不揮発性メモリ(EEPROMあるいはFRAM)およびメモリアドレス選択回路87dを含む。 The semiconductor memory 87 stores a program and fixed data storing ROM (Read Only Memory) 87a, RAM (Random Access Memory) for temporarily storing data 87b, the data can be stored long-term non-volatile memory ( including EEPROM or FRAM) and memory address selection circuit 87d.
【0047】 [0047]
本例では、上記不揮発性メモリとして、データの書き替え(消去および書き込み)に昇圧電圧を必要とするEEPROM87cが使用されている。 In this embodiment, as the non-volatile memory, EEPROM87c requiring a boosted voltage in rewriting data (erase and write) are used. これに対応して、前記内部電源を受けて前記昇圧電圧を生成するための電源昇圧回路12が設けられている。 Correspondingly, the power boost circuit 12 for generating the boosted voltage by receiving the internal power supply is provided.
【0048】 [0048]
さらに、上記電源昇圧回路12にクロック信号を供給するための昇圧クロック生成回路13と、外部入力レベルの低下につれて内部電源電圧が一定値以下へ低下した時を検出して検出フラグ信号を出力し、この検出フラグを前記制御回路15のフラグ入力ポートに入力させるための内部電源電圧低下検出回路(外部入力レベル低下検出回路)11が設けられている。 Further, a boosting clock generating circuit 13 for supplying a clock signal to the power supply booster circuit 12, an internal power supply voltage and outputs a detection flag signal to detect when the drops to below a predetermined value as the reduction of the external input level, the internal power supply voltage drop detection circuit (external input level drop detection circuit) 11 for inputting the detection flag in the flag input port of the control circuit 15 is provided.
【0049】 [0049]
前記内部電源電圧低下検出回路11は、前記RF信号入力端子81と内部電源生成回路82との間の信号経路に挿入された抵抗 111と、前記内部電源を受けてバンドギャップ基準電圧を生成するバンドギャップ基準電源112と、前記内部電源を動作電源とし、前記抵抗 111に生じた電圧降下(電流検出電圧)をバンドギャップ基準電圧と比較し、内部電源電圧がバンドギャップ基準電圧以下へ低下した時を検出して検出フラグ信号を出力する電圧比較回路113とを有する。 Said internal power supply voltage drop detection circuit 11, a band that generates the an RF signal input terminal 81 and the resistor 111 which is inserted into the signal path between the internal power generation circuit 82, a bandgap reference voltage by receiving said internal power supply gap reference power supply 112, when the internal power supply and operating power supply voltage drop generated in the resistor 111 (the current detection voltage) as compared to the bandgap reference voltage, the internal power supply voltage decreases to below the band gap reference voltage and a voltage comparator circuit 113 which outputs a detection flag signal by detecting.
【0050】 [0050]
前記制御回路15は、上記検出フラグ信号が入力しない間はEEPROM87cへのデータ書き込みを許容し、検出フラグ信号が入力すると、EEPROM87cへのデータ書き込みに必要な電源エネルギーが不足する程度に無線カードがホストから離れてホストから供給される電界が弱くなったと判定し、EEPROM87cへのデータ書き込み動作を停止させる制御機能を有する。 The control circuit 15, while the above-mentioned detection flag signal is not inputted to permit data write to EEPROM87c, the detection flag signal is input, the degree to radio card host to insufficient power energy required for writing data to EEPROM87c apart from determining that the electric field supplied from the host is weakened, it has a control function for stopping the data write operation to EEPROM87c.
【0051】 [0051]
一方、前記電源昇圧回路12は、例えば図2に示すようにスイッチ素子SW群とキャパシタC群とからなり、スイッチ素子SW群が相補的なクロック信号φ、/φによりスイッチ制御される。 Meanwhile, the power supply booster circuit 12 includes, for example, a switch element SW group and the capacitor C group as shown in FIG. 2, the switch SW group is complementary clock signals phi, it is switch-controlled by the / phi. この構成および動作はよく知られているので説明を省略するが、クロック信号の周期に対応して昇圧電圧が制御される。 This because the structure and operation are well known omitted, the boosted voltage is controlled to correspond to the period of the clock signal.
【0052】 [0052]
そして、前記昇圧クロック生成回路13は、例えば図3に示すように構成されており、内部電源電圧を動作電源とし、前記システムクロック信号に基づいてクロック信号を生成する。 Then, the boost clock generation circuit 13 is constituted by, for example, as shown in FIG. 3, the internal power supply voltage and operating power, and generates a clock signal based on the system clock signal.
【0053】 [0053]
即ち、図3に示した昇圧クロック生成回路13は、前記システムクロック信号入力を所定数カウントした後に論理レベルが反転する切換タイミング信号を生成するタイミングカウンタ131と、前記システムクロック信号入力をカウントするバイナリカウンタ132と、セレクタ133とからなる。 That is, boost clock generation circuit 13 shown in FIG. 3, a binary counting the timing counter 131 for generating a switching timing signal logic level is inverted, the system clock signal input after the predetermined number of counts the system clock signal input a counter 132, a selector 133.
【0054】 [0054]
このセレクタ133は、前記バイナリカウンタ132の2つの相異なる回路段から出力する第1の周期を有する相補信号および第2の周期を有する相補信号を前記タイミングカウンタ131の切換タイミング信号の論理レベルに応じて切換え選択し、第1のクロック信号φ1、/φ1あるいは第2のクロック信号φ2、/φ2として出力する。 The selector 133, in response to complementary signals having a complementary signal and a second period having a first periodic output from two different circuit stages of the binary counter 132 to the logic level of the switching timing signal of the timing counter 131 and changing selection Te, a first clock signal .phi.1, / .phi.1 or second clock signal .phi.2, and outputs it as / .phi.2.
【0055】 [0055]
即ち、図4に示すように、昇圧クロック生成回路13は、内部電源電圧の立上がり時の初期には第1の周期を有する第1のクロック信号φ1、/φ1を生成し、その後は第2の周期(前記第1の周期より長い)を有する第2のクロック信号φ2、/φ2を生成する。 That is, as shown in FIG. 4, step-up clock generation circuit 13, the initial time the rise of the internal power supply voltage to generate a first clock signal .phi.1, / .phi.1 having a first period, then the second second clock signal .phi.2 having a period (longer than the first period), it generates the / .phi.2.
【0056】 [0056]
このように周期が制御されたクロック信号φ1、/φ1あるいはφ2、/φ2が電源昇圧回路12に前記クロック信号φ、/φとして供給されると、電源昇圧回路12から出力する昇圧電圧は、図5に示すように、立上がり時の初期には傾斜が急俊になり、それ以降(昇圧がほぼ完了する付近を含む)は傾斜が緩やかになる昇圧特性を持つようになる。 Thus periodic clock signal is controlled .phi.1, / .phi.1 or .phi.2, the clock signal phi / .phi.2 to the power boost circuit 12, when supplied as / phi, boosted voltage output from the power booster 12, FIG. as shown in 5, the tilt in the early when rising becomes steep, thereafter (including the vicinity of the booster is substantially completed) is to have a boost characteristic slope becomes gentle.
【0057】 [0057]
したがって、EEPROM87cへのデータ書き込みに際して、昇圧電圧が高くなる付近では緩やかに変化するのでEEPROM87cへの衝撃を抑制することができ、しかも、昇圧電圧の立上がり自体は急俊であるので全体の処理時間を短縮することが可能になる。 Therefore, when writing data to EEPROM87c, since changes slowly in the vicinity of the boosted voltage becomes high can be suppressed shock to EEPROM87c, moreover, the overall processing time since the rise itself boosted voltage is the steep it is possible to shorten.
【0058】 [0058]
なお、昇圧クロック生成回路13から出力するクロック信号の周期を制御する手段は上記実施例に限られるものではなく、また、電源昇圧回路12から出力する昇圧電圧の昇圧特性を制御する手段は上記実施例に限られるものではない。 Incidentally, means for controlling the period of the clock signal output from the boost clock generation circuit 13 is not limited to the above embodiment, also, it means to control the pressure rise characteristics of the boosted voltage output from the power booster circuit 12 the above-described not limited to the example.
【0059】 [0059]
一方、前記乱数信号発生回路14は、例えば識別番号データの発生タイミングを制御するために用いられる乱数信号をハードウエア的に生成するように、例えば図6に示すように構成されている。 Meanwhile, the random number signal generating circuit 14, for example, a random number signal used to control the generation timing of the identification number data to produce the hardware is configured, for example, as shown in FIG.
【0060】 [0060]
即ち、図6において、第1のクロック発生回路61は第1の周波数(例えば1〜10数MHzの範囲内の周波数)を有する第1のクロック信号CK1を発生し、第2のクロック発生回路62は前記第1の周波数よりも十分に低い第2の周波数を有する第2のクロック信号CK2を発生する。 That is, in FIG. 6, the first clock generating circuit 61 generates a first clock signal CK1 having a first frequency (e.g. frequency in the range of 1-10 MHz), the second clock generating circuit 62 generates a second clock signal CK2 having a sufficiently low second frequency than the first frequency.
【0061】 [0061]
この場合、各クロック発生回路61、62は、無線カード内の他の部分で使用されている別の目的を有するクロック発生回路を兼用したり、各クロック信号の少なくとも一方として外部からのクロック信号入力を利用することにより、チップの回路規模を抑えるようにしてもよい。 In this case, the clock generating circuit 61, 62 or shared with a clock generating circuit having another purpose that is used in other parts of the radio card, a clock signal input from the outside as at least one of the clock signals by utilizing, it may be suppressed the circuit scale of the chip.
【0062】 [0062]
例えば前記システムクロック信号入力を第1のクロック信号CK1として用いる場合には、第1のクロック発生回路61を省略し、前記第2のクロック発生回路62として、システムクロック信号入力を分周して第2のクロック信号CK2を発生する分周回路(図示せず)を用いるようにしてもよい。 For example when using the system clock signal input as the first clock signal CK1, the first clock generating circuit 61 is omitted, as the second clock generating circuit 62, first by dividing the system clock signal input frequency divider for generating a second clock signal CK2 (not shown) may be used.
【0063】 [0063]
あるいは、前記システムクロック信号入力を第2のクロック信号CK2として用いる場合には、第2のクロック発生回路62を省略し、前記第1のクロック発生回路61として、システムクロック信号入力を逓倍して第1のクロック信号CK1を発生する逓倍回路を用いるようにしてもよい。 Alternatively, when using the system clock signal input as the second clock signal CK2 is a second clock generator circuit 62 is omitted, as the first clock generation circuit 61, first by multiplying the system clock signal input it may be used multiplying circuit for generating a first clock signal CK1.
【0064】 [0064]
前記第1のクロック信号CK1は、複数(n)段のシフト回路からなるシフトレジスタ63(段数nは、発生させたい乱数の桁数により決まる)の初段のデータ入力端Dに入力され、各段のシフトクロック入力端CKには前記第2のクロック信号CK2が入力される。 The first clock signal CK1, a plurality (n) shift register 63 consisting of a shift circuit stages (n stages is determined by the number of digits of the random number to be generated) is input to the first stage of the data input terminal D of each stage the shift clock input terminal CK and the second clock signal CK2 is input.
【0065】 [0065]
この場合、第1のクロック信号CK1よりも周波数が十分に低く、第1のクロック信号とは周波数の相関がない(位相が異なる)第2のクロック信号CK2によって第1のクロック信号CK1を取り込むタイミングを制御するので、上記シフトレジスタ63の各段出力には乱数信号(無相関データ)が生成されるようになる。 In this case, the first low enough in frequency than the clock signal CK1, the first clock signal there is no correlation of the frequency (phase difference) timings for taking the first clock signal CK1 by a second clock signal CK2 and it controls the, so the random number signal to each stage output of the shift register 63 (uncorrelated data) is generated.
【0066】 [0066]
なお、第1のクロック信号CK1と第2のクロック信号CK2の周波数の高低関係が上記とは逆であると、上記シフトレジスタ63の各段出力は、全て“H”あるいは“L”になるおそれがあり、乱数信号が生成されない。 Incidentally, when the high-low relationship between the frequency of the first clock signal CK1 and the second clock signal CK2 to the above is reversed, each stage output of the shift register 63, it may become all "H" or "L" There are a random number signal is not generated.
【0067】 [0067]
上記シフトレジスタ63の各段出力は、n個のラッチ回路からなるデータレジスタ64に入力し、前記制御回路15から所定のタイミングで供給されるラッチ信号によりラッチされる。 Each stage output of the shift register 63 is input to the data register 64 of n latch circuits are latched by the latch signals supplied at a predetermined timing from the control circuit 15. このデータレジスタ64の出力(乱数信号)は、前記制御回路15から所定のタイミングで供給される出力イネーブル信号により制御される出力ゲート回路65を経てデータバスに出力されて利用される。 The output of the data register 64 (random number signal) is utilized wherein the control circuit is outputted to the data bus through the output gate circuit 65 which is controlled by the output enable signal supplied at a predetermined timing from 15.
【0068】 [0068]
上記のような図6に示した乱数信号発生回路によれば、非常に簡単なハードウエア構成でありながら、乱数信号を不規則に生成し、識別番号データの発生タイミングを制御したり、ビット数が多い暗号鍵データを発生させることが可能になる。 According to the random number signal generating circuit shown in FIG. 6 as described above, while being very simple hardware configuration, a random number signal randomly generated, and controls the generation timing of the identification number data, the number of bits it is possible to generate a large encryption key data.
【0069】 [0069]
なお、前記実施例では、ホストとの間で送受信する電波は、データ信号により振幅変調されたASK信号である場合を示したが、これに限らず、データ信号により周波数変調されたFSK信号である場合にも本発明を適用可能である。 In the above embodiment, a radio wave transmitted to and received from the host, the case is an amplitude modulated ASK signal by a data signal, not limited thereto, is a frequency modulated FSK signal by a data signal If also the present invention is applicable.
【0070】 [0070]
また、前記実施例にける内部電源電圧低下回路11の適用は非接触型のICカードに限定されるが、電源昇圧回路12、昇圧クロック生成回路13、乱数信号発生回路14は、非接触型のICカードに限らず、接触型のICカードにも適用可能である。 Moreover, the application of internal power supply voltage drop circuit 11 that takes to Examples, but is not limited to the non-contact type IC card, power boost circuit 12, boost clock generation circuit 13, the random number signal generating circuit 14, the non-contact is not limited to the IC card, it is also applicable to a contact type IC card.
【0071】 [0071]
【発明の効果】 【Effect of the invention】
上述したように本発明によれば、ホスト側から離れていくにつれてデータ書き込みの途中で電源エネルギーが不足した場合でも、内蔵するEEPROMに対する安定したデータ書き込み動作を保証し得る非接触型のICカードを提供することができる。 According to the present invention as described above, even when the middle power energy of the data write is insufficient as going away from the host side, a contactless IC card that can ensure stable data write operation to the EEPROM that incorporates it is possible to provide.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1の実施の形態に係る無線カードのICチップの一例を示す回路図。 Circuit diagram showing an example of a radio card of the IC chip according to the first embodiment of the present invention; FIG.
【図2】図1中の電源昇圧回路の一例を示す回路図。 2 is a circuit diagram showing an example of a power supply booster circuit in FIG.
【図3】図1中の昇圧クロック生成回路の一例を示す回路図。 Figure 3 is a circuit diagram showing an example of a boost clock generation circuit in FIG.
【図4】図3の昇圧クロック生成回路の出力信号の一例を示す波形図。 Figure 4 is a waveform diagram showing an example of an output signal of the booster clock generating circuit of FIG.
【図5】図4のクロック信号が図2の電源昇圧回路に供給された場合の昇圧電圧の一例を示す波形図。 Figure 5 is a waveform diagram showing an example of the step-up voltage when the clock signal of FIG. 4 is supplied to the power supply boost circuit of FIG.
【図6】図1中の乱数信号発生回路の一例を示す回路図。 Figure 6 is a circuit diagram showing an example of the random number signal generating circuit in FIG.
【図7】非接触型のタグ識別システム(RFIDシステム)の構成の一例を示すブロック図。 FIG. 7 is a block diagram showing an example of a configuration of a non-contact tag identification system (RFID system).
【図8】図7中の無線カードの内部回路の従来例を具体的に示す回路図。 Figure 8 is a circuit diagram specifically showing a conventional example of an internal circuit of the radio card in FIG.
【図9】図8中の電源昇圧回路の昇圧特性を示す波形図。 Figure 9 is a waveform chart showing the rise characteristics of the power supply booster circuit in FIG.
【符号の説明】 DESCRIPTION OF SYMBOLS
11…内部電源電圧低下検出回路、 11 ... internal power supply voltage drop detection circuit,
12…電源昇圧回路、 12 ... power supply step-up circuit,
13…昇圧クロック生成回路、 13 ... boost clock generation circuit,
14…乱数信号発生回路、 14 ... random number signal generating circuit,
15…制御回路、 15 ... control circuit,
81…RF信号入力端子、 81 ... RF signal input terminal,
82…内部電源生成回路、 82 ... internal power supply generating circuit,
83…パワーオン回路、 83 ... power-on circuit,
84…クロック生成回路、 84 ... clock generation circuit,
85…データ復調回路、 85 ... data demodulation circuit,
86…送信パルス生成回路、 86 ... the transmission pulse generating circuit,
87…半導体メモリ部、 87 ... semiconductor memory section,
87c…EEPROM。 87c ... EEPROM.

Claims (1)

  1. 電力の受信、データの送受信を兼ねるアンテナコイルと、半導体メモリおよび制御回路が形成された集積回路チップとを内蔵する非接触型のICカードにおいて、前記集積回路チップには、 Receiving power, an antenna coil which also serves as a data transmission and reception, in the non-contact type IC card having a built-in integrated circuit chip on which the semiconductor memory and the control circuit is formed, on the integrated circuit chip,
    前記アンテナコイルから入力する高周波信号から内部電源電圧を生成する内部電源生成回路と、 An internal power supply generation circuit for generating an internal power supply voltage from the high-frequency signal input from the antenna coil,
    前記アンテナコイルから入力する高周波信号から受信データ信号を復元するデータ復調回路と、 A data demodulation circuit for restoring the received data signal from the high-frequency signal input from the antenna coil,
    前記アンテナコイルから入力する高周波信号に基づいてシステムクロック信号を生成するクロック生成回路と、 A clock generation circuit for generating a system clock signal on the basis of the high-frequency signal input from the antenna coil,
    電気的消去・再書込可能なメモリと、 And electrically erasable, rewritable memory,
    前記内部電源電圧を受けて前記メモリに供給するための昇圧電圧を生成する電源昇圧回路と、 And a power supply booster circuit for generating a boosted voltage to be supplied to said memory receiving said internal power supply voltage,
    前記内部電源電圧が一定値以下へ低下した時を検出して検出フラグ信号を出力する内部電源電圧低下検出回路と、 And internal power supply voltage drop detection circuit for outputting a detection flag signal by detecting when the internal power supply voltage decreases to below a predetermined value,
    前記内部電源電圧を受けて動作し、前記検出フラグ信号を受けない期間は前記メモリに対するデータの書き替えが可能となるように制御し、前記検出フラグ信号を受けた時には前記メモリに対するデータの書き替えが不可能となるように制御する制御回路とを具備し、 Operates by receiving the internal power supply voltage, re the detection flag signal receiving no period is controlled so as to allow rewriting data to the memory, writing of data to said memory when receiving the detection flag signal and a control circuit for controlling so becomes impossible,
    前記内部電源電圧低下検出回路は、 Said internal power supply voltage drop detection circuit,
    前記高周波信号が入力する端子と前記内部電源生成回路との間の信号経路に挿入された抵抗と、 A resistor inserted in the signal path between the terminal and said internal power supply generating circuit in which the high-frequency signal is inputted,
    前記内部電源電圧を受けてバンドギャップ基準電圧を生成するバンドギャップ基準電源と、 A band gap reference power supply for generating a bandgap reference voltage by receiving said internal power supply voltage,
    前記抵抗に生じた降下電圧を前記バンドギャップ基準電圧と比較し、内部電源電圧がバンドギャップ基準電圧以下へ低下した時を検出して前記検出フラグ信号を出力する電圧比較回路 Compares the voltage drop generated in the resistor and the bandgap reference voltage, the voltage comparator circuit for outputting the detection flag signal by detecting when the internal power supply voltage decreases to below the band gap reference voltage
    とを備えていることを特徴とするICカード。 IC card characterized in that it comprises and.
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