JP3940518B2 - High-voltage semiconductor device - Google Patents

High-voltage semiconductor device Download PDF

Info

Publication number
JP3940518B2
JP3940518B2 JP06247099A JP6247099A JP3940518B2 JP 3940518 B2 JP3940518 B2 JP 3940518B2 JP 06247099 A JP06247099 A JP 06247099A JP 6247099 A JP6247099 A JP 6247099A JP 3940518 B2 JP3940518 B2 JP 3940518B2
Authority
JP
Japan
Prior art keywords
layer
conductivity type
type base
base layer
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP06247099A
Other languages
Japanese (ja)
Other versions
JP2000260984A (en
Inventor
正一 山口
Original Assignee
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社東芝 filed Critical 株式会社東芝
Priority to JP06247099A priority Critical patent/JP3940518B2/en
Publication of JP2000260984A publication Critical patent/JP2000260984A/en
Application granted granted Critical
Publication of JP3940518B2 publication Critical patent/JP3940518B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Lifetime legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、高耐圧半導体素子に係り、特に電力用スイッチング素子として好適なパワーMOSFET型の半導体素子に関する。 The present invention relates to a high breakdown voltage semiconductor device, more particularly to a semiconductor device suitable power MOSFET type as power switching element.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧・大電流化と共に、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。 Miniaturization of the power devices in recent years the field of power electronics, in response to a request to high performance, the power semiconductor element, with a high breakdown voltage, high current, low loss, high speed, performance improvements to high ruggedness of It has been focused. その中で、パワーMOSFETはその高速スイッチング性能のため、スイッチング電源分野などでキーデバイスとして定着している。 Among them, because of the power MOSFET that high-speed switching performance, has been established as a key device in a switching power supply areas.
【0003】 [0003]
MOSFETは多数キャリアデバイスであるため、少数キャリア蓄積時間がなくスイッチングが速いという利点がある。 Since MOSFET is a majority carrier device, there is an advantage that is fast switching without minority carrier storage time. しかし、反面、伝導度変調がないために高耐圧素子ではIGBTなどのバイポーラ素子と比べるとオン抵抗の面で不利になる。 However, other hand, it is disadvantageous in comparison the on-resistance and the bipolar element such as an IGBT with high breakdown voltage device since there is no conductivity modulation. これは、MOSFETにおいて高い耐圧を得るには、nベース層を厚くし不純物濃度も低くする必要があるため、高耐圧の素子ほどMOSFETのオン抵抗が増大することに起因する。 This is to obtain a high breakdown voltage in the MOSFET, the impurity concentration thickening the n base layer must also be lower, due to the MOSFET on-resistance as elements of the high voltage is increased.
【0004】 [0004]
この従来のMOSFETの欠点を解消する素子として、図13に示す素子構造が知られている。 As an element to overcome the drawbacks of the conventional MOSFET, it is known device structure shown in FIG. 13. 図13に示すように、この従来型素子は、n型ドレイン層201上に位置するドリフト領域に、ストライプ状のp型半導体層203とn型半導体層202が交互に繰り返して存在する。 As shown in FIG. 13, this conventional device, the drift region located on the n-type drain layer 201, a stripe-shaped p-type semiconductor layer 203 and the n-type semiconductor layer 202 is present alternately repeated. これらのp型半導体層203とn型半導体層202の間の接合には空乏層が広がり、n型半導体層202の濃度を高くしても、ブレークダウンする前にp型半導体層203とn型半導体層202とが完全に空乏化することによって、従来のMOSFETと同様の耐圧を得ることができる。 Depletion layer spread in the junction between these p-type semiconductor layer 203 and the n-type semiconductor layer 202, even when increasing the concentration of n-type semiconductor layer 202, p-type semiconductor layer 203 and the n-type before breakdown by the semiconductor layer 202 is completely depleted, it is possible to obtain the same breakdown voltage of the conventional MOSFET.
【0005】 [0005]
ここで、n型半導体層202の濃度は、素子の耐圧ではなくn型半導体層202及びp型半導体層203の幅に依存するため、耐圧が高くなればなるほど効果は大きくなるという特徴がある。 Here, the concentration of n-type semiconductor layer 202 is dependent on the width of the n-type semiconductor layer 202 and the p-type semiconductor layer 203 rather than the breakdown voltage of the device, the more effective the higher the breakdown voltage is a characteristic that increases. n型半導体層202とp型半導体層203の幅をさらに小さくすれば、n型半導体層202の濃度をより高くすることができ、オン抵抗の更なる低減化を達成することが可能である。 If n-type semiconductor layer 202 and the p-type semiconductor layer 203 further reduce the width of the concentration of n-type semiconductor layer 202 can more higher that the it is possible to achieve a further reduction in on-resistance. なお、図13において、205はp型ベース層、206はn型ソース層、207はゲート絶縁膜、208はゲート電極、209はドレイン電極、210はソース電極、211はトレンチである。 Incidentally, in FIG. 13, p-type base layer 205, 206 is n-type source layer, 207 denotes a gate insulating film, a gate electrode 208, 209 is a drain electrode, 210 a source electrode, 211 is a trench.
【0006】 [0006]
しかしながら、以上の従来型素子では、n型半導体層(ドリフト層)202をドレイン領域としてMOS構造が構成されているため、MOSチャネル幅が半減し、低いオン抵抗が得られないという問題があった。 However, in the above conventional device, since the MOS structure is formed n-type semiconductor layer (drift layer) 202 as a drain region, and the half-MOS channel width, there is a problem that a low on-resistance can not be obtained .
【0007】 [0007]
図14はかかる問題点を説明するための図である。 Figure 14 is a diagram for explaining such problems. 図14は、図13における従来の素子の線分A−A´における断面を示す断面図である。 Figure 14 is a cross-sectional view showing a cross section along line A-A'of the conventional device in FIG. 13. この図14に示すように、従来型の素子では、点線で示されるトレンチ211の底よりも上の領域に至るまでn型半導体層202及びp型半導体層203の上端が延在している。 As shown in this FIG. 14, in the conventional device, the upper end of the n-type semiconductor layer 202 and the p-type semiconductor layer 203 up to the area above the bottom of the trench 211, shown by a dotted line extends. また、n型半導体層202及びp型半導体層203とp型ベース層205とは直接接している構造となっている。 Furthermore, and it has a structure in which direct contact is an n-type semiconductor layer 202 and the p-type semiconductor layer 203 and the p-type base layer 205. したがって、ゲート絶縁膜207に接するp型ベース層205表面においてチャネルが形成されても、電子電流が流れる部分は主として図14の斜線の領域に限定されることになってしまい、有効な導通領域を十分な幅で形成することができないという問題がある。 Therefore, even if a channel is formed in the p-type base layer 205 surface in contact with the gate insulating film 207, the portion electron current flows becomes to be largely restricted to the hatched area in FIG. 14, the effective conductive region there is a problem that can not be formed with sufficient width. このため、オン抵抗の低減化は困難となっていた。 For this reason, the reduction of on-resistance has been difficult.
【0008】 [0008]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
以上のように、従来の高耐圧半導体素子は、オン抵抗を十分低減できないという問題があった。 As described above, conventional high voltage semiconductor device, there is a problem that can not be sufficiently reduced ON resistance.
本発明は、上記実情に鑑みてなされたものであり、その目的は、従来よりもオン抵抗の低い高耐圧半導体素子を提供することにある。 The present invention has been made in view of the above circumstances, and its object is to provide a high voltage semiconductor device having low on-resistance than conventional.
【0009】 [0009]
【課題を解決するための手段】 In order to solve the problems]
本発明の高耐圧半導体素子は、第1導電型ドレイン層と、この第1導電型ドレイン層に接して形成され、オン状態でドリフト電流を流すとともにオフ状態で空乏化する第1導電型半導体層と、前記第1導電型ドレイン層及び前記第1導電型半導体層に接して形成され、オフ状態で空乏化する第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層に接して形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電 High voltage semiconductor device of the present invention includes a first conductive type drain layer formed in contact with the first conductivity type drain layer, a first conductivity type semiconductor layer depleted in the off-state with flow drift current in the on state When the first conductivity type drain layer and formed in contact with the first conductive semiconductor layer, a second conductivity type semiconductor layer depleted in the off-state, the first conductive type semiconductor layer and the second conductivity type a first conductivity type base layer formed in contact with the semiconductor layer, a second conductivity type base layer formed on the first conductivity type base layer in contact with said first conductivity type base layer, the second conductive a first conductivity type source layer formed on the surface of the mold base layer, a gate insulating to face the second conductivity type base layer surface between the first conductivity type source layer and the first conductivity type base layer a gate electrode provided through a film, the first conductive ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備し、前記第2導電型ベース層と前記第1導電型半導体層及び前記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていることを特徴とする。 A first main electrode formed on the drain layer, the second comprising a main electrode formed on the first conductivity type source layer, the second conductivity type base layer and the first conductive type semiconductor layer and wherein the second conductive type semiconductor layer, characterized in that it is connected through the first conductivity type base layer over all.
【0010】 [0010]
また、本発明の高耐圧半導体素子は、第1導電型ドレイン層と、この第1導電型ドレイン層に接して形成された第1導電型半導体層と、前記第1導電型ドレイン層及び前記第1導電型半導体層に接して形成された第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層に接して形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成さ The high breakdown voltage semiconductor device of the present invention includes a first conductive type drain layer, a first conductivity type semiconductor layer formed in contact with the first conductivity type drain layer, said first conductivity type drain layer and the first a second conductivity type semiconductor layer formed in contact with the first conductivity type semiconductor layer, a first conductivity type base layer formed in contact with the first conductive type semiconductor layer and the second conductive type semiconductor layer, the second 1 and a second conductivity type base layer conductivity type base layer in contact with is formed on the first conductivity type base layer, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the said second opposite the conductivity type base layer surface and the gate electrode provided via a gate insulating film, the first conductive type drain layer between the first conductive type source layer and the first conductivity type base layer first main electrode, is formed on the first conductivity type source layer formed in た第2の主電極とを備え、前記第1導電型半導体層と前記第2導電型半導体層とは交互に繰り返し配列されており、前記第2導電型ベース層と前記第1導電型半導体層及び前記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていることを特徴とする。 Second and a main electrode, wherein the first conductive type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged, the second conductivity type base layer and the first conductive semiconductor layer and wherein the second conductivity type semiconductor layer, characterized in that it is connected through the first conductivity type base layer over all.
【0011】 [0011]
また、本発明の高耐圧半導体素子は、第1導電型ドレイン層と、この第1導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層内に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備し、前記第2導電型ベ The high breakdown voltage semiconductor device of the present invention includes a first conductive type drain layer, it is formed on the first conductivity-type drain layer, the first conductive type semiconductor layer and the second conductive which are repeatedly arranged in the horizontal direction alternately -type semiconductor layer, the first conductivity type base layer formed on the first conductive type semiconductor layer and the second conductive semiconductor layer, wherein the contact to the first conductivity type base layer a first conductivity type base a second conductivity type base layer formed in the layer, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer and the first conductivity type base layer a first main electrode and a gate electrode formed via a gate insulating film so as to face the second conductivity type base layer surface, which is formed on the first conductivity type drain layer between the first second; and a main electrode formed on the conductive source layer, the second conductivity type base ス層と前記第1導電型半導体層及び前記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていることを特徴とする。 The scan layer of the first conductivity type semiconductor layer and the second conductive semiconductor layer, characterized in that it is connected through the first conductivity type base layer over all.
また、かかる発明において、以下の構成を備えることが好ましい。 Further, in such invention, it is preferable that the following arrangement.
(1)前記第1導電型ベース層の上面と前記第2導電型ベース層の上面とは、実質的に同一面内にあり、前記第2導電型ベース層の上面及び前記第1導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。 (1) wherein the top surface of the first conductivity type base layer and the upper surface of the second conductivity type base layer, substantially in the same plane, the second upper surface of the conductive base layer and the first conductivity type base that facing the gate electrode via the gate insulating film is provided on the upper surface of the layer.
(2)(1)において、前記第1導電型ベース層の下面は前記第2導電型ベース層の下面よりも下に位置すること。 (2) (1), the lower surface of the first conductivity type base layer be located below the lower surface of the second conductivity type base layer.
(3)(2)において、前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていること。 (3) In (2), in the width direction of the channel formed in the second conductivity type base layer surface, said first conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged .
(4)(2)において、前記第2導電型ベース層表面に形成されるチャネルの長さ方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていること。 (4) In (2), the length of the channel formed in the second conductivity type base layer surface, the first conductive type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged about.
【0012】 [0012]
また、本発明の高耐圧半導体素子は、第1導電型ドレイン層と、この第1導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備し、前記ゲート電極は The high breakdown voltage semiconductor device of the present invention includes a first conductive type drain layer, it is formed on the first conductivity-type drain layer, the first conductive type semiconductor layer and the second conductive which are repeatedly arranged in the horizontal direction alternately -type semiconductor layer, the first conductivity type base layer formed on the first conductive type semiconductor layer and the second conductive semiconductor layer, wherein the contact to the first conductivity type base layer a first conductivity type base a second conductivity type base layer formed on the layer, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer and the first conductivity type base layer a first main electrode and a gate electrode formed via a gate insulating film so as to face the second conductivity type base layer surface, which is formed on the first conductivity type drain layer between the first second; and a main electrode formed on the conductive source layer, said gate electrode 記第1導電型ソース層及び前記第2導電型ベース層を貫通し前記第1導電型ベース層に接して設けられた溝の内部に前記ゲート絶縁膜を介して設けられていることを特徴とする。 And being provided through the gate insulating film in the interior of the serial first conductivity type source layer and the second conductivity type base layer and the through-groove provided in contact with the first conductivity type base layer to.
また、かかる発明において、以下の構成を備えることが好ましい。 Further, in such invention, it is preferable that the following arrangement.
【0013】 [0013]
(1)前記第1導電型ベース層の下面は前記溝の底面よりも下に位置すること。 (1) the lower surface of the front Symbol first conductivity type base layer be located below the bottom surface of the groove.
(2)(1)において、前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていること。 (2) (1), in the width direction of the channel formed in the second conductivity type base layer surface, said first conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged .
【0014】 [0014]
(3)(1)において、前記溝は複数配列されて形成され、この配列方向に前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていること。 (3) In (1), wherein the groove is formed by a plurality of sequences, said first conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged in the array direction.
【0015】 [0015]
(4)(1)において、前記第2導電型半導体層と前記第2導電型ベース層とは、第2導電型コンタクト層を介してお互いに接続して形成されていること。 (4) In (1), wherein the second conductive type semiconductor layer and the second conductivity type base layer, that is formed by connecting to each other via a second conductivity type contact layer.
(5)前記第1導電型ベース層の下面は前記溝の底面よりも上に位置すること。 (5) the lower surface of the front Symbol first conductivity type base layer be positioned above the bottom surface of the groove.
【0016】 [0016]
(6)(5)において、前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていること。 (6) In (5), in the width direction of the channel formed in the second conductivity type base layer surface, said first conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged .
【0017】 [0017]
(7)前記第2導電型ベース層と前記第1導電型半導体層及び前記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていること (7) wherein the second said conductive type base layer first conductive type semiconductor layer and the second conductive type semiconductor layer that are connected through the first conductivity type base layer over all.
【0021】 [0021]
また、本発明の高耐圧半導体素子は、第1導電型ドレイン層と、この第1導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第1導電型ベース層と、前記第1導電型ベース層に隣接して前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極 The high breakdown voltage semiconductor device of the present invention includes a first conductive type drain layer, it is formed on the first conductivity-type drain layer, the first conductive type semiconductor layer and the second conductive which are repeatedly arranged in the horizontal direction alternately -type semiconductor layer, the first conductivity type base layer formed on the first conductive type semiconductor layer and the second conductive semiconductor layer, wherein the adjacent first conductivity type base layer a first conductivity type semiconductor a second conductivity type base layer formed on the layer and the second conductive semiconductor layer, a first conductivity type source layer formed on a surface of the second conductivity type base layer, the first conductivity type source layer first the second conductivity type base layer opposite to the gate electrode provided via a gate insulating film on the surface, which is formed on the first conductivity type drain layer between said first conductivity type base layer the main electrode and the second main electrode formed on the first conductivity type source layer を具備し、前記第1導電型ベース層の下面は前記第2導電型ベース層の下面よりも上に位置することを特徴とする。 Comprises a lower surface of said first conductivity type base layer and being located above the lower surface of the second conductivity type base layer.
また、かかる発明において、以下の構成を備えることが好ましい。 Further, in such invention, it is preferable that the following arrangement.
(1)前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていること。 (1) in the width direction of the channel formed in the second conductivity type base layer surface, said first conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged.
【0022】 [0022]
(2)前記第2導電型ベース層表面に形成されるチャネルの長さ方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていること。 (2) the length of the channel formed in the second conductivity type base layer surface, said first conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged.
【0023】 [0023]
また、本発明の高耐圧半導体素子は、第2導電型高抵抗層上に形成された第1導電型ドレイン層と、前記第2導電型高抵抗層上に前記第1導電型ドレイン層とは離間して形成された第2導電型ベース層と、この第2導電型ベース層表面に隣接して形成された第1導電型ベース層と、この第1導電型ベース層と前記第1導電型ドレイン層との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主 The high breakdown voltage semiconductor device of the present invention includes a first conductive type drain layer formed on the second conductivity type high-resistance layer, and the first conductive type drain layer on the second conductivity type high-resistance layer is a second conductivity type base layer formed spaced apart a first conductivity type base layer formed adjacent to the second conductivity type base layer surface, the first conductivity type and the first conductivity type base layer is formed between the drain layer, a first conductivity type semiconductor layer and the second conductive type semiconductor layer are repeatedly alternately arranged in a direction in which direction generally perpendicular connecting these layers, of the second conductivity type base layer a first conductivity type source layer formed on the surface, through the opposite to the gate insulating film on the second conductive type base layer surface between the first conductivity type source layer and the first conductivity type base layer a gate electrode provided, a first main formed on said first conductivity type drain layer 極と、前記第1導電型ソース層に形成された第2の主電極とを具備することを特徴とする。 And poles, it shall be the said to and a second main electrode formed on the first conductivity type source layer.
【0024】 [0024]
また、かかる発明において、以下の構成を備えることが好ましい。 Further, in the inventions that written, it is preferable that the following arrangement.
(1)前記第1導電型ベース層は、前記第2導電型ベース層の前記第1導電型ドレイン層側表面に隣接して形成され、前記第1導電型ソース層から前記第1導電型ベース層にわたって溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。 (1) said first conductivity type base layer, the second conductivity type base layer is a formed adjacent to the first conductivity type drain layer side surface, the first conductivity type base from the first conductivity type source layer groove is provided over the layer, said gate electrode is provided via the gate insulating film inside the trench.
【0025】 [0025]
(2)(1)において、前記溝は、前記第1導電型半導体層及び前記第2導電型半導体層の配列方向と概略平行に複数配列されていること。 (2) (1), the groove, that are arrayed in parallel arrangement direction and schematic of the first conductivity type semiconductor layer and the second conductive semiconductor layer.
(3)(2)において、前記第1導電型ベース層の前記第1導電型ドレイン層側端面は、前記溝の前記第1導電型ドレイン層側端面よりも当該ドレイン層側に位置すること。 (3) In (2), the first conductivity type drain layer side end surface of the first conductivity type base layer, it is located in the drain layer side of the first conductivity type drain layer side surface of the groove.
【0026】 [0026]
(4)前記第1導電型ベース層は、前記第2導電型ベース層の下面に隣接して形成され、前記第1導電型ソース層及び前記第2導電型ベース層を貫通し、前記第1導電型ベース層に接して溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていること。 (4) the first conductivity type base layer, the adjacent lower surface of the second conductivity type base layer is formed, penetrating the first conductivity type source layer and the second conductivity type base layer, said first grooves provided in contact with the conductive base layer, said that the gate electrode is provided via the gate insulating film inside the trench.
【0027】 [0027]
(5) 前記第1導電型ベース層は、前記第2導電型ベース層の前記第1導電型ドレイン層側表面に隣接して形成され、前記第1導電型ベース層の上面と前記第2導電型ベース層の上面とは、実質的に同一面内にあり、 前記第2導電型ベース層の上面及び前記第1導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていること (5) the first conductivity type base layer is formed adjacent to the first conductive type drain layer side surface of the second conductivity type base layer, the top surface and the second conductive of the first conductivity type base layer the upper surface of the mold base layer, substantially in the same plane, the gate electrode via the gate insulating film so as to face the upper surfaces of said first conductivity type base layer of the second conductivity type base layer that is provided.
(作用) (Action)
本発明によれば、互いに接して交互に形成された第1導電型ドリフト層及び第2導電型ドリフト層は、第1導電型ベース層を介して絶縁ゲート電極直下の第2導電型ベース層(チャネル形成層)と接続されているので、第2導電型ベース層の全ての幅にわたってチャネル領域として作用させることができ、従来型素子よりも低いオン抵抗を得ることが可能である。 According to the present invention, the first conductivity type drift layer and a second conductivity type drift layer formed alternately in contact with each other, the second conductivity type base layer of the insulated gate electrode directly below through the first conductivity type base layer ( because it is connected to the channel forming layer), across all the width of the second conductivity type base layer can act as a channel region, it is possible to obtain a low on-resistance than conventional devices.
【0028】 [0028]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。 It will be described in detail with reference to the accompanying drawings, embodiments of the present invention. なお、以下の全ての実施形態では第1導電型としてn型、第2導電型としてp型を用いている。 In all embodiments of the following are used p-type as n type, the second conductivity type as the first conductivity type.
【0029】 [0029]
(第1の実施形態) (First Embodiment)
図1は、本発明の第1の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 1 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a first embodiment of the present invention. この実施形態は、縦型のMOS型高耐圧半導体素子に対して本発明を適用した実施形態である。 This embodiment is an embodiment in which the present invention is applied to vertical MOS-type high-voltage semiconductor device.
【0030】 [0030]
図1に示すように、n型ドレイン層1に接して、平面的に交互に繰り返し配列されたストライプ状のn型ドリフト層2とp型ドリフト層3が形成されている。 As shown in FIG. 1, in contact with the n-type drain layer 1, it is dimensionally alternately repeatedly arranged by stripe-shaped n-type drift layer 2 and the p-type drift layer 3 is formed. このn型ドリフト層2とp型ドリフト層3とは、後述するp型ベース層5の表面に形成されるチャネルの幅方向に交互に繰り返し配列されている。 The The n-type drift layer 2 and the p-type drift layer 3, are repeatedly arranged alternately in the width direction of the channel formed in the surface of the p-type base layer 5 to be described later. なお、n型ドリフト層2とp型ドリフト層3それぞれの濃度及び厚みは共に、厚みが5μmの場合で濃度がおよそ5×10 15 cm -3 、厚みが0.5μmの場合で濃度がおよそ1×10 17 cm -3である。 Incidentally, n-type drift layer 2 and the p-type drift layer 3 each concentration and thickness are both concentration approximately 5 × 10 15 In the case the thickness is 5 [mu] m cm -3, the concentration when the thickness is 0.5μm approximately 1 × is 10 17 cm -3.
【0031】 [0031]
さらに、n型ドリフト層2およびp型ドリフト層3の両方に接するようにn型ベース層4が形成されている。 Further, n-type base layer 4 in contact with both the n-type drift layer 2 and the p-type drift layer 3 is formed. n型ベース層4にはp型ベース層5が選択的に形成され、p型ベース層5の表面にはn型ソース層6が形成され、n型ソース層6からp型ベース層5を通ってn型ベース層4に至る深さの複数のトレンチ溝11が選択的に配列形成されている。 The n-type base layer 4 a p-type base layer 5 is selectively formed, on the surface of the p-type base layer 5 n-type source layer 6 is formed, through the p-type base layer 5 from the n-type source layer 6 a plurality of trenches 11 in the n-type base layer 4 to reach the depth Te is selectively arranged and formed. このトレンチ溝11内には、ゲート絶縁膜7を介して絶縁ゲート電極8が配設されている。 The trench 11, the insulated gate electrode 8 via the gate insulating film 7 is provided.
【0032】 [0032]
これらの構造によって、絶縁ゲート電極8、n型ソース層6、p型ベース層5、n型ベース層4により、トレンチ溝11側壁のp型ベース層5表面をチャネル領域とする電子注入用nチャネルMOSFETが構成されている。 These structures, the insulated gate electrode 8, the n-type source layer 6, p-type base layer 5, n-type base layer 4, electron injection n channel the p-type base layer 5 surface of the trench 11 sidewall and the channel region MOSFET is configured. なお、9はドレイン電極、10はソース電極である。 Incidentally, 9 drain electrode, 10 is a source electrode.
【0033】 [0033]
図2は、図1の高耐圧半導体素子のAA´を通る面における断面図である。 Figure 2 is a cross-sectional view in a plane through the AA' of high-voltage semiconductor device of FIG. 図1と同一部分には同一の符号を付して示し、詳細な説明を省略する。 The Figure 1 and identical parts are denoted by the same reference numerals, and detailed description thereof will be omitted. 図2中の斜線部分は電子電流が流れる部分を表すが、この図2からわかるように、絶縁ゲート電極8に対向するトレンチ溝11の側壁部分に接するp型ベース層5表面の全領域に電子電流が流れる。 While the hatched portion in FIG. 2 represents a portion through which electron current, as can be seen from FIG. 2, electrons in the entire region of the p-type base layer 5 surface in contact with the sidewall portions of the trench 11 facing the insulated gate electrode 8 current flows. したがって、有効な導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。 Therefore, it is possible to form an effective conductive region wide enough, it is possible to significantly reduce the on resistance of the device.
【0034】 [0034]
(第2の実施形態) (Second Embodiment)
図3は、本発明の第2の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 3 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a second embodiment of the present invention. 図1と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 1 and the same parts will be omitted. 本実施形態の高耐圧半導体素子が第1の実施形態のものと異なる点は、繰り返し配列されたストライプ状のn型ドリフト層32とp型ドリフト層33の配列向きが異なる点である。 What is different from the high-voltage semiconductor device is a first embodiment of the present embodiment, the sequence orientation of repetitive sequences has been striped n-type drift layer 32 and the p-type drift layer 33 is different.
【0035】 [0035]
即ち、本実施形態の素子では、n型ドリフト層32とp型ドリフト層33とは、複数のトレンチ溝11が配列される配列方向に交互に繰り返し配列されている。 That is, the device of the present embodiment, the n-type drift layer 32 and the p-type drift layer 33, are repeatedly arranged alternately in the arrangement direction of the plurality of trenches 11 are arranged. かかる配列の構造では、n型ドリフト層32及びp型ドリフト層33とp型ベース層5との間にn型ベース層4が挿入されることとなり、n型ドリフト層32とp型ドリフト層33とがp型ベース層5のチャネル領域と位置合わせずれして形成された場合でも、チャネル領域及びその幅を十分に確保することが可能である。 In the structure of such sequences, will be n-type base layer 4 is interposed between the n-type drift layer 32 and p-type drift layer 33 and the p-type base layer 5, n-type drift layer 32 and the p-type drift layer 33 DOO even if it is formed by displacement aligned with the channel region of the p-type base layer 5, it is possible to sufficiently ensure the channel region and its width.
【0036】 [0036]
従来型素子のようにn型ドリフト層32及びp型ドリフト層33とp型ベース層5との間にn型ベース層4が挿入されない場合には、n型ドリフト層32とp型ドリフト層33とがp型ベース層5のチャネル領域と位置合わせずれして形成されると、n型ソース層、p型ベース層、n型ドリフト層よりなるMOSFETが構成されない領域が生じ、結果的にMOSチャネルの導通領域幅を十分に確保することができなくなってしまうという問題があった。 When the n-type base layer 4 is not inserted between the n-type drift layer 32 and p-type drift layer 33 and the p-type base layer 5 as in the conventional device, the n-type drift layer 32 and the p-type drift layer 33 preparative When is formed by displacement aligned with the channel region of the p-type base layer 5, n-type source layer, the p-type base layer, region MOSFET of n-type drift layer is not configured occurs, resulting in MOS channel It had a conductive region width problem that it becomes impossible to sufficiently secure. 本発明によれば、上記したようにn型ベース層4の介在により、かかる問題を解決してオン抵抗を低減することが可能である。 According to the present invention, the intervention of the n-type base layer 4 as described above, it is possible to reduce the on-resistance by solving such problems.
【0037】 [0037]
(第3の実施形態) (Third Embodiment)
図4は、本発明の第3の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 4 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a third embodiment of the present invention. 図3と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 3 the same parts will be omitted. 本実施形態の高耐圧半導体素子が第2の実施形態のものと異なる点は、繰り返し配列されたストライプ状のn型ドリフト層42とp型ドリフト層43が、p型半導体層44を介してp型ベース層5に対して接続している点である。 What is different from the high-voltage semiconductor device of this embodiment the second embodiment, the stripe-shaped n-type drift layer 42 and the p-type drift layer 43 are repeatedly arranged, via the p-type semiconductor layer 44 p a point which is connected to the mold base layer 5.
【0038】 [0038]
即ち、前述した実施形態のように、繰り返し配列されたストライプ状のn型ドリフト層32とp型ドリフト層33とがn型ベース層4によりp型ベース層5と分離された状態では、OFF時に、n型ドリフト層32はn型ドレイン層1と接続されているために当該層とほぼ同電位の状態となるが、p型ドリフト層33は、p型ベース層5の底面より伸びる空乏層がp型ドリフト層33に接するまでの時間は、いわばフローティングの電位状態となる。 That is, as in the embodiment described above, in the state in which the repetitive array of stripe-shaped n-type drift layer 32 and the p-type drift layer 33 is separated from the p-type base layer 5 by the n-type base layer 4, OFF during Although n-type drift layer 32 is in a state of substantially the same potential as the layer to which is connected to the n-type drain layer 1, p-type drift layer 33, the depletion layer extending from the bottom surface of the p-type base layer 5 time to contact the p-type drift layer 33 is, as it were a floating potential state. この場合、n型ドリフト層32とp型ドリフト層33との間に、これらの層が空乏化するために十分な電圧がかからない場合があり、耐圧特性が不安定となる場合もある。 In this case, between the n-type drift layer 32 and the p-type drift layer 33, there are cases in which these layers are not applied a voltage sufficient to deplete, it may withstand voltage characteristics become unstable.
【0039】 [0039]
本実施形態によれば、第2の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。 According to the present embodiment, other effects obtained by the device of the second embodiment, it is possible to obtain the following effects. 即ち、実施形態のストライプ状のn型ドリフト層42とp型ドリフト層43とが、p型半導体層44を介してp型ベース層5に対して接続しているので、p型ドリフト層43はp型半導体層44によりp型ベース層5とほぼ同電位の状態になる。 That is, the stripe-shaped n-type drift layer 42 and the p-type drift layer 43 of the embodiment, since through the p-type semiconductor layer 44 are connected to the p-type base layer 5, p-type drift layer 43 a state of substantially the same potential as the p-type base layer 5 of a p-type semiconductor layer 44. したがって、n型ドリフト層42とp型ドリフト層43とが空乏化するために十分な電圧が当該層の間に確実に印加されるようにすることができ、耐圧を安定的に確保することが可能となる。 Therefore, it the n-type drift layer 42 and the p-type drift layer 43 can be sufficient voltage to depletion to be reliably applied between the layers, to stably secure the breakdown voltage It can become.
【0040】 [0040]
なお、本実施形態の素子では、ストライプ状のn型ドリフト層42とp型ドリフト層43の厚みが従来例のものに比べて大きくなっている。 Incidentally, the device of the present embodiment, the thickness of the stripe-shaped n-type drift layer 42 and the p-type drift layer 43 is larger than that of the conventional example. これは、n型ベース層4をn型ドリフト層42及びp型ドリフト層43とp型ベース層5との間に挿入したことにより、チャネル幅の問題を解決することができ、n型ドリフト層42とp型ドリフト層43の厚みに関する自由度が向上したためでもある。 This is because inserting the n-type base layer 4 between the n-type drift layer 42 and p-type drift layer 43 and the p-type base layer 5, it is possible to solve the channel width problem, n-type drift layer 42 and the degree of freedom regarding the thickness of the p-type drift layer 43 is also the order was improved.
【0041】 [0041]
(第4の実施形態) (Fourth Embodiment)
図5は、本発明の第4の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 5 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a fourth embodiment of the present invention. 図1と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 1 and the same parts will be omitted. 本実施形態の高耐圧半導体素子が第1の実施形態のものと異なる点は、繰り返し配列されたストライプ状のn型ドリフト層52及びp型ドリフト層53の上端面が、トレンチ溝11の底面よりも上に位置する点である。 What is different from the high-voltage semiconductor device is a first embodiment of the present embodiment, the upper end surface of the repeated array of stripe-shaped n-type drift layer 52 and p-type drift layer 53 is, from the bottom surface of the trench 11 also a point located above. かかるn型ベース層54の厚みは、OFF時に層全体が比較的低電圧で完全空乏化する程度の厚みとなっている。 The thickness of such n-type base layer 54 has a thickness enough to completely depleted throughout is OFF layers relatively low voltage.
【0042】 [0042]
上記第3の実施形態で述べたように、繰り返し配列されたストライプ状のn型ドリフト層2とp型ドリフト層3とがn型ベース層4によりp型ベース層5と分離された状態では、これらn型ドリフト層2とp型ドリフト層3との間に、低電圧時は十分な電圧がかからない場合があり、耐圧が不安定になる場合もある。 The As described in the third embodiment, in the state in which the repeated sequence is striped n-type drift layer 2 and the p-type drift layer 3 is separated from the p-type base layer 5 by the n-type base layer 4, between these n-type drift layer 2 and the p-type drift layer 3, when the low voltage may sufficient voltage is not applied, it may withstand voltage becomes unstable.
【0043】 [0043]
しかし、本実施形態によれば、第1の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。 However, according to this embodiment, other effects obtained by the device of the first embodiment, it is possible to obtain the following effects. 即ち、ターンOFF時に絶縁ゲート電極8に負電圧を印加することによってゲート絶縁膜7に接するn型ベース層54表面にpチャネルが形成され、p型ベース層5とp型ドリフト層53とがこのpチャネルによって電気的に接続される。 That, p channel is formed in the n-type base layer 54 surface in contact with the gate insulating film 7 by applying a negative voltage to turn OFF at the insulated gate electrode 8, and the p-type base layer 5 and the p-type drift layer 53 is the It is electrically connected by a p-channel. したがって、低電圧時でもp型ドリフト層53の電位を固定することができ、n型ドリフト層52及びp型ドリフト層53における完全空乏化を安定させ、素子の耐圧を安定して確保することが可能である。 Accordingly, even when a low voltage is possible to fix the potential of the p-type drift layer 53, to stabilize the complete depletion in the n-type drift layer 52 and p-type drift layer 53, to stably ensure the breakdown voltage of the device possible it is.
【0044】 [0044]
(第5の実施形態) (Fifth Embodiment)
図6は、本発明の第5の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 6 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a fifth embodiment of the present invention. 図1と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 1 and the same parts will be omitted. 本実施形態の高耐圧半導体素子が第1の実施形態のものと異なる点は、第1の実施形態の素子がトレンチ型のMOS型高耐圧半導体素子であるのに対して、本実施形態のものはプレーナ型のMOS型高耐圧半導体素子である点である。 The high voltage semiconductor device of this embodiment is what differs from the first embodiment, the device of the first embodiment is a MOS-type high-voltage semiconductor device of a trench type, those of the present embodiment is a point is a MOS-type high-voltage semiconductor device of the planar type.
【0045】 [0045]
即ち、n型ドリフト層2およびp型ドリフト層3の両方に接するようにn型ベース層64が形成されている。 I.e., n-type base layer 64 in contact with both the n-type drift layer 2 and the p-type drift layer 3 is formed. n型ベース層64内にはp型ベース層65が選択的に形成され、p型ベース層65の表面にはn型ソース層66が選択的に形成され、またn型ソース層66とn型ベース層64間のp型ベース層65表面上にはゲート絶縁膜67を介して絶縁ゲート電極68が配設されている。 The n-type base layer 64 p-type base layer 65 is selectively formed, on the surface of the p-type base layer 65 n-type source layer 66 is selectively formed, and n-type source layer 66 and the n-type the p-type base layer 65 on the surface between the base layer 64 insulating the gate electrode 68 via the gate insulating film 67 is provided. ゲート絶縁膜67及び絶縁ゲート電極68はn型ベース層64上にまで延在している。 The gate insulating film 67 and the insulated gate electrode 68 is extending over the n-type base layer 64.
【0046】 [0046]
これらの構造によって、絶縁ゲート電極68、n型ソース層66、p型ベース層65、n型ベース層64により、p型ベース層65表面をチャネル領域とする電子注入用nチャネルMOSFETが構成されている。 These structures, insulated by the gate electrode 68, n-type source layer 66, p-type base layer 65, n-type base layer 64, the p-type base layer 65 surface is configured electron injection n-channel MOSFET to the channel region there. なお、9はドレイン電極、70はソース電極である。 Incidentally, 9 drain electrode, 70 is a source electrode.
【0047】 [0047]
本実施形態の高耐圧半導体素子によっても、第1の実施形態の素子と同様にp型ベース層65表面の全領域をnチャネルの導通領域として作用させることができ、したがって、有効なチャネル領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。 By high-voltage semiconductor device of this embodiment, it is possible to act on the entire area of ​​the element as well as p-type base layer 65 the surface of the first embodiment as the conductive region of the n-channel, therefore, an effective channel region it is possible to form a sufficient width, it is possible to significantly reduce the on resistance of the device.
【0048】 [0048]
(第6の実施形態) (Sixth Embodiment)
図7は、本発明の第6の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 7 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a sixth embodiment of the present invention. 図6と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 6, the same parts will be omitted. 本実施形態の高耐圧半導体素子が第5の実施形態のものと異なる点は、繰り返し配列されたストライプ状のn型ドリフト層72とp型ドリフト層73の配列向きが異なる点である。 What is different from the high-voltage semiconductor device is a fifth embodiment of the present embodiment, the sequence orientation of repetitive sequences has been striped n-type drift layer 72 and the p-type drift layer 73 is different.
【0049】 [0049]
即ち、本実施形態の素子では、n型ドリフト層72とp型ドリフト層73とは、p型ベース層65表面に形成されるチャネルの長さ方向に交互に繰り返し配列されている。 That is, the device of the present embodiment, the n-type drift layer 72 and the p-type drift layer 73, are repeatedly arranged alternately in the longitudinal direction of the channel formed in the p-type base layer 65 surface. かかる配列の構造では、n型ドリフト層72及びp型ドリフト層73とp型ベース層65との間にn型ベース層64が挿入されることとなり、n型ドリフト層72とp型ドリフト層73とがp型ベース層65のチャネル領域と位置合わせずれして形成された場合でも、有効なチャネル領域及びその幅を十分に確保することが可能である。 In the structure of such sequences, will be n-type base layer 64 is inserted between the n-type drift layer 72 and p-type drift layer 73 and the p-type base layer 65, n-type drift layer 72 and the p-type drift layer 73 DOO even if it is formed by displacement aligned with the channel region of the p-type base layer 65, it is possible to sufficiently ensure the effective channel region and its width.
【0050】 [0050]
従来型素子のようにn型ドリフト層72及びp型ドリフト層73とp型ベース層65との間にn型ベース層64が挿入されない場合には、n型ドリフト層72とp型ドリフト層73とがp型ベース層65のチャネル領域と位置合わせずれして形成されると、p型ベース層65のチャネルにおける電子電流導通領域の幅を十分に確保することができないという問題があった。 When the n-type base layer 64 between the n-type drift layer 72 and p-type drift layer 73 and the p-type base layer 65 as in the conventional device is not inserted, the n-type drift layer 72 and the p-type drift layer 73 Doo is once formed by displacement aligned with the channel region of the p-type base layer 65, making it impossible to ensure a sufficient width of the electron current conduction region in the channel of the p-type base layer 65. 本発明によれば、上記したようにn型ベース層64の介在により、かかる問題を解決してオン抵抗を低減することが可能である。 According to the present invention, the intervention of the n-type base layer 64 as described above, it is possible to reduce the on-resistance by solving such problems.
【0051】 [0051]
(第7の実施形態) (Seventh Embodiment)
図8は、本発明の第7の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 8 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a seventh embodiment of the present invention. 図6と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 6, the same parts will be omitted. 本実施形態の高耐圧半導体素子が第5の実施形態のものと異なる点は、繰り返し配列されたストライプ状のn型ドリフト層82とp型ドリフト層83が、p型ベース層65に対して直接接続している点である。 That the high-voltage semiconductor device of this embodiment is different from the fifth embodiment, the stripe-shaped n-type drift layer 82 are repeatedly arranged and p-type drift layer 83, directly to the p-type base layer 65 is the point to which you are connected.
【0052】 [0052]
即ち、前述した実施形態のように、繰り返し配列されたストライプ状のn型ドリフト層2とp型ドリフト層3とがn型ベース層64によりp型ベース層65と分離された状態では、OFF時に、n型ドリフト層2はn型ドレイン層1と接続されているために当該層とほぼ同電位の状態となるが、p型ドリフト層3はいわばフローティングの電位状態となる。 That is, as in the embodiment described above, in the state in which the repeated sequence is striped n-type drift layer 2 and the p-type drift layer 3 was is separated from the p-type base layer 65 by n-type base layer 64, OFF during Although n-type drift layer 2 is in a state of substantially the same potential as the layer to which is connected to the n-type drain layer 1, p-type drift layer 3 is so to speak a floating potential state. この場合、低電圧印加時には、n型ドリフト層2とp型ドリフト層3との間に、これらの層が空乏化するために十分な電圧がかからない場合があり、耐圧を安定的に確保することが困難となる場合もある。 In this case, when the low voltage is applied, between the n-type drift layer 2 and the p-type drift layer 3, it may of these layers is not applied enough voltage to depletion, to ensure the withstand voltage stably in some cases it is difficult.
【0053】 [0053]
本実施形態によれば、第5の実施形態の素子で得られる効果の他、以下に述べる効果を得ることが可能である。 According to the present embodiment, other effects obtained by the device of the fifth embodiment, it is possible to obtain the following effects. 即ち、実施形態のストライプ状のn型ドリフト層82とp型ドリフト層83とが、p型ベース層65に対して直接接続しているので、p型ドリフト層83はp型ベース層65とほぼ同電位の状態になる。 That is, substantially a stripe-shaped n-type drift layer 82 and the p-type drift layer 83 of the embodiment, since the direct connection to the p-type base layer 65, p-type drift layer 83 and the p-type base layer 65 a state of the same potential. したがって、n型ドリフト層82とp型ドリフト層83とが空乏化するために十分な電圧が当該層の間に確実に印加されるようにすることができ、耐圧を安定して確保することが可能となる。 Therefore, it the n-type drift layer 82 and the p-type drift layer 83 is empty enough voltage to depletion of it can be made to be reliably applied between the layers, to secure the withstand voltage stably It can become.
【0054】 [0054]
(第8の実施形態) (Eighth Embodiment)
図9は、本発明の第8の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図である。 Figure 9 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to an eighth embodiment of the present invention. 図8と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals to the same portions as FIG. 8 will be omitted. 本実施形態の高耐圧半導体素子が第7の実施形態のものと異なる点は、繰り返し配列されたストライプ状のn型ドリフト層92とp型ドリフト層93の配列向きが異なる点である。 That the high-voltage semiconductor device of this embodiment is different from the seventh embodiment, the sequence-facing repeated n-type drift layer 92 of the array of stripes and p-type drift layer 93 is different.
【0055】 [0055]
即ち、本実施形態の素子では、第6の実施形態の素子のように、n型ドリフト層92とp型ドリフト層93とは、p型ベース層65表面に形成されるチャネルの長さ方向に交互に繰り返し配列されている。 That is, the device of this embodiment, as in the device of the sixth embodiment, the n-type drift layer 92 and the p-type drift layer 93, the length of the channel formed in the p-type base layer 65 surface Repeat are alternately arranged. かかる配列の構造では、n型ドリフト層82及びp型ドリフト層83上にn型ベース層84が介在することにより、n型ドリフト層82とp型ドリフト層83とがp型ベース層65のチャネル領域と位置合わせずれして形成された場合でも、チャネルにおける電子電流の導通領域及びその幅を十分に確保することが可能である。 In the structure of such sequences, by n-type base layer 84 is interposed on the n-type drift layer 82 and p-type drift layer 83, the n-type drift layer 82 and the p-type drift layer 83 is a p-type base layer 65 channel even when it is formed by displacement aligned with the region, it is possible to sufficiently ensure the conductive region and the width of the electron current in the channel. したがって、上記n型ベース層84の介在により、位置合わせずれの問題もなくオン抵抗を低減することが可能である。 Therefore, the interposition of the n-type base layer 84, it is possible to reduce the problem without on-resistance of the misalignment.
【0056】 [0056]
(第9の実施形態) (Ninth Embodiment)
図10は、本発明の第9の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。 Figure 10 is a sectional view showing the structure of the lateral high-voltage semiconductor device according to a ninth embodiment of the present invention. 本実施形態の高耐圧半導体素子が前述した実施形態のものと異なる点は、前述した実施形態の素子が縦型のMOS型高耐圧半導体素子であるのに対して、本実施形態のものは横型のMOS型高耐圧半導体素子である点である。 What differs from embodiment the high-voltage semiconductor device of the present embodiment described above is that the a MOS-type high-voltage semiconductor device of the vertical type device of the above-described embodiments, those of this embodiment horizontal a point which is a MOS-type high-voltage semiconductor device.
【0057】 [0057]
図10に示すように、高抵抗p型半導体基板100上にはn型ドレイン層101が形成され、このn型ドレイン層101に接して、平面的に交互に繰り返し配列されたストライプ状のn型ドリフト層102とp型ドリフト層103が形成されている。 As shown in FIG. 10, it is on the high-resistance p-type semiconductor substrate 100 is formed an n-type drain layer 101, in contact with the n-type drain layer 101, a stripe-shaped n-type which are repeatedly arranged in a plane and alternately drift layer 102 and the p-type drift layer 103 is formed. このn型ドリフト層102とp型ドリフト層103の両方に接するようにn型ベース層104が形成されている。 n-type base layer 104 is formed in contact with both the n-type drift layer 102 and the p-type drift layer 103. 即ち、n型ドリフト層102とp型ドリフト層103とは、n型ベース層104とn型ドリフト層102との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列されている。 That is, the n-type drift layer 102 and the p-type drift layer 103 is formed between the n-type base layer 104 and the n-type drift layer 102, alternately and repeatedly in the direction of direction generally perpendicular connecting these layers sequences It is.
【0058】 [0058]
さらに、n型ベース層104に隣接してp型ベース層105が選択的に形成され、p型ベース層105の表面にはn型ソース層106が形成されている。 Further, p-type base layer 105 adjacent to the n-type base layer 104 is selectively formed, on the surface of the p-type base layer 105 n-type source layer 106 is formed. このn型ソース層106からn型ベース層104にわたって複数のトレンチ溝111が設けられ、当該複数のトレンチ溝111は、n型ドリフト層102及びp型ドリフト層103の配列方向と概略平行に配列されている。 A plurality of trenches 111 is formed from the n-type source layer 106 over the n-type base layer 104, the plurality of trenches 111, the arrangement direction a schematic of the n-type drift layer 102 and p-type drift layer 103 arranged in parallel ing. これらのトレンチ溝111の内部にゲート絶縁膜107を介して絶縁ゲート電極108が配設されている。 Insulated gate electrode 108 is disposed through a gate insulating film 107 inside these trenches 111.
【0059】 [0059]
これらの構造によって、絶縁ゲート電極108、n型ソース層106、p型ベース層105、n型ベース層104により、トレンチ溝111側壁のp型ベース層105表面をチャネル領域とする電子注入用nチャネルMOSFETが構成されている。 These structures, the insulated gate electrode 108, n-type source layer 106, the p-type base layer 105, n-type base layer 104, an electron injection n channel the p-type base layer 105 surface of the trench 111 sidewalls and the channel region MOSFET is configured. なお、109はドレイン電極、110はソース電極である。 Incidentally, 109 is a drain electrode, 110 is a source electrode.
【0060】 [0060]
本実施形態によれば、第1の実施形態と同様にp型ベース層105表面の全領域がnチャネルの電子電流導通領域として作用する。 According to this embodiment, the entire region of the p-type base layer 105 surface acts as an electron current conduction region of the n-channel as in the first embodiment. したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。 Thus, the electron current conduction region it is possible to form a sufficient width, it is possible to significantly reduce the on resistance of the device.
【0061】 [0061]
また、上述したように本実施形態の素子では、n型ドリフト層102とp型ドリフト層103とは、複数のトレンチ溝111が配列される配列方向に交互に繰り返し配列されている。 Further, in the device of the present embodiment as described above, the n-type drift layer 102 and the p-type drift layer 103, are repeatedly arranged alternately in the arrangement direction of the plurality of trenches 111 are arranged. かかる配列の構造において、n型ドリフト層102及びp型ドリフト層103とp型ベース層105との間にn型ベース層104が挿入されることにより、n型ドリフト層102とp型ドリフト層103とがp型ベース層105のチャネル領域と位置合わせずれして形成された場合でも、電子電流導通領域及びその幅を十分に確保することが可能である。 In the structure of such a sequence, by n-type base layer 104 is inserted between the n-type drift layer 102 and p-type drift layer 103 and the p-type base layer 105, n-type drift layer 102 and the p-type drift layer 103 DOO even if it is formed by displacement aligned with the channel region of the p-type base layer 105, it is possible to secure a sufficient electron current conduction region and its width. したがって、上記n型ベース層104の介在により、位置合わせずれの問題を解決してオン抵抗を低減することが可能である。 Therefore, the interposition of the n-type base layer 104, it is possible to reduce the on-resistance to solve the problem of misalignment.
【0062】 [0062]
(第10の実施形態) (Tenth Embodiment)
図11は、本発明の第10の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。 Figure 11 is a sectional view showing the structure of the lateral high-voltage semiconductor device according to a tenth embodiment of the present invention. 図10と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 10 the same parts will be omitted. 本実施形態の高耐圧半導体素子が第10の実施形態のものと異なる点は、トレンチ溝119の位置及びn型ベース層114の位置が異なる点である。 That the high-voltage semiconductor device of this embodiment is different from the tenth embodiment, the position of the position and the n-type base layer 114 of the trench 119 is different.
【0063】 [0063]
即ち、n型ドリフト層102およびp型ドリフト層103の両方に接するようにn型ベース層114が形成され、このn型ベース層114の上にはp型ベース層115が隣接して選択的に形成されている。 I.e., n-type base layer 114 in contact with both the n-type drift layer 102 and the p-type drift layer 103 is formed selectively p-type base layer 115 is formed on the n-type base layer 114 is adjacent It is formed. p型ベース層115の表面にはn型ソース層116が形成され、n型ソース層116からp型ベース層115を通ってn型ベース層114に至る深さのトレンチ溝119が形成されている。 On the surface of the p-type base layer 115 are formed n-type source layer 116, trench 119 having a depth reaching the n-type base layer 114 from the n-type source layer 116 through the p-type base layer 115 is formed . このトレンチ溝119内には、ゲート絶縁膜117を介して絶縁ゲート電極118が配設されている。 The trench 119, the insulated gate electrode 118 through the gate insulating film 117 is provided.
【0064】 [0064]
これらの構造によって、絶縁ゲート電極118、n型ソース層116、p型ベース層115、n型ベース層114により、トレンチ溝119側壁のp型ベース層115表面をチャネル領域とする電子注入用nチャネルMOSFETが構成されている。 These structures, the insulated gate electrode 118, n-type source layer 116, the p-type base layer 115, n-type base layer 114, an electron injection n channel the p-type base layer 115 surface of the trench 119 sidewalls and the channel region MOSFET is configured. なお、109はドレイン電極、120はソース電極である。 Incidentally, 109 is a drain electrode, 120 is a source electrode.
【0065】 [0065]
本実施形態によれば、第10の実施形態と同様にp型ベース層115表面の全領域がnチャネル電子電流導通領域として作用する。 According to this embodiment, the entire region of the tenth embodiment as in the p-type base layer 115 surface acts as a n-channel electron current conduction region. したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。 Thus, the electron current conduction region it is possible to form a sufficient width, it is possible to significantly reduce the on resistance of the device.
【0066】 [0066]
(第11の実施形態) (Eleventh Embodiment)
図12は、本発明の第11の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図である。 Figure 12 is a sectional view showing the structure of the lateral high-voltage semiconductor device according to an eleventh embodiment of the present invention. 図10と同一部分には同一の符号を付して示し説明は省略する。 Description denoted by the same reference numerals in FIG. 10 the same parts will be omitted. 本実施形態の高耐圧半導体素子が第10の実施形態のものと異なる点は、第10の実施形態の素子がトレンチ型のMOS型高耐圧半導体素子であるのに対して、本実施形態のものはプレーナ型のMOS型高耐圧半導体素子である点である。 What is different from the high-voltage semiconductor device in the 10th embodiment of the present embodiment is that the device of the tenth embodiment is a MOS-type high-voltage semiconductor device of a trench type, those of the present embodiment is a point is a MOS-type high-voltage semiconductor device of the planar type.
【0067】 [0067]
即ち、n型ソース層106とn型ベース層104間のp型ベース層105表面上にはゲート絶縁膜127を介して絶縁ゲート電極128が配設されている。 That is, the insulated gate electrode 128 through the gate insulating film 127 is disposed on the p-type base layer 105 on the surface between the n-type source layer 106 and the n-type base layer 104. ゲート絶縁膜127及び絶縁ゲート電極128は、n型ベース層104、n型ドリフト層102およびp型ドリフト層103の上にまで延在している。 The gate insulating film 127 and the insulating gate electrode 128 extend to the top of the n-type base layer 104, n-type drift layer 102 and the p-type drift layer 103.
【0068】 [0068]
これらの構造によって、絶縁ゲート電極128、n型ソース層106、p型ベース層105、n型ベース層104により、p型ベース層105表面をチャネル領域とする電子注入用nチャネルMOSFETが構成されている。 These structures, insulated by the gate electrode 128, n-type source layer 106, p-type base layer 105, n-type base layer 104, a p-type base layer 105 surface is configured electron injection n-channel MOSFET to the channel region there. なお、109はドレイン電極、130はソース電極である。 Incidentally, 109 is a drain electrode, 130 is a source electrode.
【0069】 [0069]
本実施形態によれば、第10の実施形態と同様にp型ベース層105表面の全領域がnチャネル電子電流導通領域として作用する。 According to this embodiment, the entire region of the tenth embodiment as in the p-type base layer 105 surface acts as a n-channel electron current conduction region. したがって、電子電流導通領域を十分な幅で形成することが可能となり、素子のオン抵抗を著しく低減することが可能である。 Thus, the electron current conduction region it is possible to form a sufficient width, it is possible to significantly reduce the on resistance of the device.
【0070】 [0070]
なお、本発明は上記実施形態に限定されるものではない。 The present invention is not limited to the above embodiment. 例えば、上記実施形態では第1導電型としてn型、第2導電型としてp型を用いているが、その反対に第1導電型としてp型、第2導電型としてn型を用いても良い。 For example, in the above embodiment n-type as the first conductivity type, but with a p-type as the second conductivity type, p-type as the first conductivity type on the contrary, it may be used n-type as the second conductivity type .
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施可能である。 Other can be implemented in various modifications without departing from the gist of the present invention.
【0071】 [0071]
【発明の効果】 【Effect of the invention】
以上述べたように、本発明によれば、MOS構造のチャネルにおいて電子電流が導通する有効領域の幅が増加するため、低いオン抵抗のMOS型高耐圧半導体素子を得ることが可能である。 Above As I mentioned, according to the present invention, since the width of the effective area where electron current conducted by the channel of the MOS structure is increased, it is possible to obtain a MOS-type high-voltage semiconductor device of low on-resistance.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の第1の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 Sectional view showing a structure of a vertical high-voltage semiconductor device according to a first embodiment of the present invention; FIG.
【図2】 図1の線分AA´の方向における断面図。 2 is a cross-sectional view in the direction of the line segment AA' of Figure 1.
【図3】 本発明の第2の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 Sectional view showing a structure of a vertical high-voltage semiconductor device according to a second embodiment of the present invention; FIG.
【図4】 本発明の第3の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 Sectional view showing a structure of a vertical high-voltage semiconductor device according to a third embodiment of the present invention; FIG.
【図5】 本発明の第4の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 5 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a fourth embodiment of the present invention.
【図6】 本発明の第5の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 6 is a sectional view showing a structure of a vertical high-voltage semiconductor device according to a fifth embodiment of the present invention.
【図7】 本発明の第6の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 [7] Sixth cross-sectional view showing the structure of a vertical high-voltage semiconductor device according to the embodiment of the present invention.
【図8】 本発明の第7の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 [8] Seventh cross-sectional view showing the structure of a vertical high-voltage semiconductor device according to the embodiment of the present invention.
【図9】 本発明の第8の実施形態に係る縦型の高耐圧半導体素子の構造を示す断面図。 [9] 8 cross-sectional view showing the structure of a vertical high-voltage semiconductor device according to the embodiment of the present invention.
【図10】 本発明の第9の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。 Sectional view showing the structure of the lateral high-voltage semiconductor device according to a ninth embodiment of the present invention; FIG.
【図11】 本発明の第10の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。 Figure 11 is a sectional view showing the structure of the lateral high-voltage semiconductor device according to a tenth embodiment of the present invention.
【図12】 本発明の第11の実施形態に係る横型の高耐圧半導体素子の構造を示す断面図。 [12] Eleventh cross-sectional view showing the structure of the lateral high-voltage semiconductor device according to an embodiment of the present invention.
【図13】 従来の縦形の高耐圧半導体素子の構造を示す断面図。 Figure 13 is a sectional view showing a structure of a high voltage semiconductor device of a conventional vertical.
【図14】 図13の線分AA´の方向における断面図。 Figure 14 is a cross-sectional view in the direction of the line segment AA' of Figure 13.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…n型ドレイン層2…n型ドリフト層3…p型ドリフト層4…n型ベース層5…p型ベース層6…n型ソース層7…ゲート絶縁膜8…絶縁ゲート電極9…ドレイン電極10…ソース電極11…トレンチ溝 1 ... n-type drain layer 2 ... n-type drift layer 3 ... p-type drift layer 4 ... n-type base layer 5 ... p-type base layer 6 ... n-type source layer 7 ... gate insulating film 8 ... insulated gate electrode 9 ... drain electrode 10 ... source electrode 11 ... trench

Claims (24)

  1. 第1導電型ドレイン層と、この第1導電型ドレイン層に接して形成され、オン状態でドリフト電流を流すとともにオフ状態で空乏化する第1導電型半導体層と、前記第1導電型ドレイン層及び前記第1導電型半導体層に接して形成され、オフ状態で空乏化する第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層に接して形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1 A first conductivity type drain layer formed in contact with the first conductivity type drain layer, a first conductivity type semiconductor layer depleted in the off-state with flow drift current in the on state, the first conductivity type drain layer and formed in contact with the first conductive semiconductor layer, the first formed in contact with the second conductive semiconductor layer depleted, the first conductive semiconductor layer and the second conductive type semiconductor layers in the off state a first conductivity type base layer, a second conductivity type base layer formed on the first conductivity type base layer in contact with said first conductivity type base layer, formed on the surface of the second conductivity type base layer a first conductivity type source layer, a gate electrode provided via a gate insulating film so as to face the second conductivity type base layer surface between the first conductivity type source layer and the first conductivity type base layer When, a formed on said first conductivity type drain layer 1 主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備し、前記第2導電型ベース層と前記第1導電型半導体層及び前記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。 A main electrode, the second comprising a main electrode formed on the first conductivity type source layer, and the second said conductive type base layer first conductive type semiconductor layer and the second conductive semiconductor layer high voltage semiconductor device characterized by being connected through the first conductivity type base layer over its entire.
  2. 第1導電型ドレイン層と、この第1導電型ドレイン層に接して形成された第1導電型半導体層と、前記第1導電型ドレイン層及び前記第1導電型半導体層に接して形成された第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層に接して形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを備え、前記第1 A first conductivity type drain layer, a first conductivity type semiconductor layer formed in contact with the first conductivity type drain layer, formed in contact with the first conductivity type drain layer and the first conductive semiconductor layer a second conductivity type semiconductor layer, a first conductivity type base layer formed in contact with the first conductive type semiconductor layer and the second conductive type semiconductor layer, the first in contact with the first conductivity type base layer a second conductivity type base layer formed on the conductive base layer, said first conductivity type source layer formed on the surface of the second conductivity type base layer, the first conductive to the first conductivity type source layer a gate electrode provided via a gate insulating film so as to face the second conductivity type base layer surface between the mold base layer, a first main electrode formed on the first conductivity type drain layer, and a second main electrode formed on the first conductivity type source layer, said first 電型半導体層と前記第2導電型半導体層とは交互に繰り返し配列されており、前記第2導電型ベース層と前記第1導電型半導体層及び前記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。 The conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged, wherein the second said conductive type base layer first conductive type semiconductor layer and the second conductive semiconductor layer over all the high voltage semiconductor device characterized by being connected through the first conductivity type base layer.
  3. 第1導電型ドレイン層と、この第1導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層内に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備し、前記第2導電型ベース層と前記第1導電型半導体層及び A first conductivity type drain layer, this is formed on the first conductivity type drain layer, and a lateral first conductivity type are repeated alternately arranged in the direction semiconductor layer and the second conductive type semiconductor layer, the first conductive semiconductor layer and the first conductivity type base layer formed on the second conductive type semiconductor layer, a second conductivity type base in contact with the first conductivity type base layer formed on said first conductivity type base layer layer and a first conductivity type source layer formed on a surface of the second conductivity type base layer, the second conductivity type base layer between the first conductive type source layer and the first conductivity type base layer a gate electrode provided via a gate insulating film opposite to the surface, a first main electrode formed on the first conductivity type drain layer, a second formed on the first conductivity type source layer comprising a main electrode, the second conductivity type base layer and the first conductive type semiconductor layer and 記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていることを特徴とする高耐圧半導体素子。 Serial and the second conductive semiconductor layer high breakdown voltage semiconductor device characterized by being connected through the first conductivity type base layer over all.
  4. 第1導電型ドレイン層と、この第1導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第1導電型ベース層と、前記第1導電型ベース層に接して前記第1導電型ベース層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備し、前記ゲート電極は前記第1導電型ソース層及び前記第2 A first conductivity type drain layer, this is formed on the first conductivity type drain layer, and a lateral first conductivity type are repeated alternately arranged in the direction semiconductor layer and the second conductive type semiconductor layer, the first conductive semiconductor layer and the first conductivity type base layer formed on the second conductive type semiconductor layer, a second conductivity type base in contact with the first conductivity type base layer formed on said first conductivity type base layer layer and a first conductivity type source layer formed on a surface of the second conductivity type base layer, the second conductivity type base layer between the first conductive type source layer and the first conductivity type base layer a gate electrode provided via a gate insulating film opposite to the surface, a first main electrode formed on the first conductivity type drain layer, a second formed on the first conductivity type source layer comprising a main electrode, wherein the gate electrode of the first conductivity type source layer and the second 電型ベース層を貫通し前記第1導電型ベース層に接して設けられた溝の内部に前記ゲート絶縁膜を介して設けられていることを特徴とする高耐圧半導体素子。 High voltage semiconductor device characterized in that is provided via the gate insulating film in the trench provided in contact with the first conductivity type base layer through the conductive type base layer.
  5. 前記第1導電型ベース層の下面は前記溝の底面よりも下に位置することを特徴とする請求項4記載の高耐圧半導体素子。 High voltage semiconductor device according to claim 4, wherein the lower surface of the first conductivity type base layer, characterized in that located below the bottom surface of the groove.
  6. 前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項5記載の高耐圧半導体素子。 In the width direction of the channel formed in the second conductivity type base layer surface, according to claim 5, wherein said first conductivity type semiconductor layer and the second conductive semiconductor layer is characterized by being repeatedly arranged alternately high-voltage semiconductor device.
  7. 前記溝は複数配列されて形成され、この配列方向に前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項5記載の高耐圧半導体素子。 The groove is formed by arranging a plurality, high breakdown voltage semiconductor according to claim 5, characterized in that said first conductivity type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged in the arrangement direction element.
  8. 前記第2導電型半導体層と前記第2導電型ベース層とは、第2導電型コンタクト層を介してお互いに接続して形成されていることを特徴とする請求項5記載の高耐圧半導体素子。 Wherein the second conductive type semiconductor layer and the second conductivity type base layer, the high-voltage semiconductor device according to claim 5, characterized in that it is formed by connecting to each other via a second conductivity type contact layer .
  9. 前記第1導電型ベース層の下面は前記溝の底面よりも上に位置することを特徴とする請求項4記載の高耐圧半導体素子。 High voltage semiconductor device according to claim 4, wherein the lower surface of the first conductivity type base layer, characterized in that located above the bottom surface of the groove.
  10. 前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項9記載の高耐圧半導体素子。 In the width direction of the channel formed in the second conductivity type base layer surface, according to claim 9, wherein said first conductivity type semiconductor layer and the second conductive semiconductor layer is characterized by being repeatedly arranged alternately high-voltage semiconductor device.
  11. 前記第2導電型ベース層と前記第1導電型半導体層及び前記第2導電型半導体層とはその全てにわたって前記第1導電型ベース層を介して接続されていることを特徴とする請求項4記載の高耐圧半導体素子。 Claim 4, characterized in that it is connected through the first conductivity type base layer wherein the second said conductive type base layer first conductive type semiconductor layer and the second conductive semiconductor layer over all the high-voltage semiconductor device according.
  12. 前記第1導電型ベース層の上面と前記第2導電型ベース層の上面とは、実質的に同一面内にあり、前記第2導電型ベース層の上面及び前記第1導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項3記載の高耐圧半導体素子。 Wherein the upper surface and the upper surface of the second conductivity type base layer of the first conductivity type base layer, substantially in the same plane, the upper surface and the upper surface of the first conductivity type base layer of the second conductivity type base layer high voltage semiconductor device according to claim 3, wherein the opposed to through the gate insulating film and said gate electrode is provided.
  13. 前記第1導電型ベース層の下面は前記第2導電型ベース層の下面よりも下に位置することを特徴とする請求項12記載の高耐圧半導体素子。 The lower surface of the first conductivity type base layer is a high-voltage semiconductor device according to claim 12, wherein the located below the lower surface of the second conductivity type base layer.
  14. 前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項13記載の高耐圧半導体素子。 In the width direction of the channel formed in the second conductivity type base layer surface, according to claim 13, wherein said first conductivity type semiconductor layer and the second conductive semiconductor layer is characterized by being repeatedly arranged alternately high-voltage semiconductor device.
  15. 前記第2導電型ベース層表面に形成されるチャネルの長さ方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項13記載の高耐圧半導体素子。 Claim 13, wherein the length of the channel formed in the second conductivity type base layer surface, the first conductive type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged high-voltage semiconductor device according.
  16. 第1導電型ドレイン層と、この第1導電型ドレイン層上に形成され、横方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第1導電型ベース層と、前記第1導電型ベース層に隣接して前記第1導電型半導体層及び前記第2導電型半導体層上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備し、前記第1導電型ベース層 A first conductivity type drain layer, this is formed on the first conductivity type drain layer, and a lateral first conductivity type are repeated alternately arranged in the direction semiconductor layer and the second conductive type semiconductor layer, the first conductive semiconductor a first conductivity type base layer formed on the layer and the second conductive type semiconductor layer, the first conductivity type base said first conductivity type adjacent to the layer semiconductor layer and the second conductive semiconductor layer between the second conductivity type base layer formed, a first conductivity type source layer formed on a surface of the second conductivity type base layer, and the first conductive type source layer and the first conductivity type base layer wherein a second conductivity type base layer facing the surface gate electrode provided via a gate insulating film, a first main electrode formed on the first conductivity type drain layer, said first conductivity type source and a second main electrode formed on the layer, the first conductivity type base layer 下面は前記第2導電型ベース層の下面よりも上に位置することを特徴とする高耐圧半導体素子。 The lower surface is high-voltage semiconductor device which is characterized in that located above the lower surface of the second conductivity type base layer.
  17. 前記第2導電型ベース層表面に形成されるチャネルの幅方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項16記載の高耐圧半導体素子。 In the width direction of the channel formed in the second conductivity type base layer surface, according to claim 16, wherein said first conductivity type semiconductor layer and the second conductive semiconductor layer is characterized by being repeatedly arranged alternately high-voltage semiconductor device.
  18. 前記第2導電型ベース層表面に形成されるチャネルの長さ方向に、前記第1導電型半導体層及び前記第2導電型半導体層が交互に繰り返し配列されていることを特徴とする請求項16記載の高耐圧半導体素子。 Claim 16, characterized in that said the length of the channel formed in the second conductivity type base layer surface, the first conductive type semiconductor layer and the second conductive semiconductor layer are repeatedly alternately arranged high-voltage semiconductor device according.
  19. 第2導電型高抵抗層上に形成された第1導電型ドレイン層と、前記第2導電型高抵抗層上に前記第1導電型ドレイン層とは離間して形成された第2導電型ベース層と、この第2導電型ベース層表面に隣接して形成された第1導電型ベース層と、この第1導電型ベース層と前記第1導電型ドレイン層との間に形成され、これらの層を結ぶ方向と概略直交する方向に交互に繰り返し配列された第1導電型半導体層及び第2導電型半導体層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形 A first conductivity type drain layer formed on the second conductivity type high-resistance layer, the second second-conductivity-type base, wherein the conductive type high-resistance layer on the first conductivity type drain layer formed apart a layer, a first conductivity type base layer formed adjacent to the second conductivity type base layer surface, is formed between the first conductivity type base layer and the first conductive type drain layer, these a first conductivity type semiconductor layer and the second conductive type semiconductor layer are repeatedly alternately arranged in a direction in which direction generally perpendicular connecting layer, the first conductivity type source layer formed on a surface of the second conductivity type base layer When the to face the second conductive type base layer surface and the gate electrode provided via a gate insulating film, the first conductive between the first conductive type source layer and the first conductivity type base layer first main electrode, the shape on the first conductive type source layer formed on the type drain layer された第2の主電極とを具備することを特徴とする高耐圧半導体素子。 High voltage semiconductor device characterized by comprising a second main electrode that is.
  20. 前記第1導電型ベース層は、前記第2導電型ベース層の前記第1導電型ドレイン層側表面に隣接して形成され、前記第1導電型ソース層から前記第1導電型ベース層にわたって溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項19記載の高耐圧半導体素子。 It said first conductivity type base layer is formed adjacent to the first conductive type drain layer side surface of the second conductivity type base layer, a groove for the first conductivity type base layer from the first conductivity type source layer is provided, the high-voltage semiconductor device according to claim 19, wherein said gate electrode is provided via the gate insulating film inside the trench.
  21. 前記溝は、前記第1導電型半導体層及び前記第2導電型半導体層の配列方向と概略平行に複数配列されていることを特徴とする請求項20記載の高耐圧半導体素子。 The groove, high breakdown voltage semiconductor device according to claim 20, wherein the are arrayed in parallel arrangement direction and schematic of the first conductivity type semiconductor layer and the second conductive semiconductor layer.
  22. 前記第1導電型ベース層の前記第1導電型ドレイン層側端面は、前記溝の前記第1導電型ドレイン層側端面よりも当該ドレイン層側に位置することを特徴とする請求項21記載の高耐圧半導体素子。 Wherein the first conductivity type drain layer side end surface of the first conductivity type base layer, according to claim 21, wherein the position on the drain layer side of the first conductivity type drain layer side surface of the groove high-voltage semiconductor device.
  23. 前記第1導電型ベース層は、前記第2導電型ベース層の下面に隣接して形成され、前記第1導電型ソース層及び前記第2導電型ベース層を貫通し、前記第1導電型ベース層に接して溝が設けられ、この溝の内部に前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項19記載の高耐圧半導体素子。 It said first conductivity type base layer, said the lower surface of the second conductivity type base layer formed adjacent said first conductivity type source layer and through said second conductivity type base layer, the first conductivity type base grooves provided in contact with the layer, the high-voltage semiconductor device according to claim 19, wherein said gate electrode is provided via the gate insulating film inside the trench.
  24. 前記第1導電型ベース層は、前記第2導電型ベース層の前記第1導電型ドレイン層側表面に隣接して形成され、前記第1導電型ベース層の上面と前記第2導電型ベース層の上面とは、実質的に同一面内にあり、前記第2導電型ベース層の上面及び前記第1導電型ベース層の上面に対向して前記ゲート絶縁膜を介して前記ゲート電極が設けられていることを特徴とする請求項19記載の高耐圧半導体素子。 Said first conductivity type base layer is formed adjacent to the first conductive type drain layer side surface of the second conductivity type base layer, an upper surface and said second conductivity type base layer of said first conductivity type base layer top and is of, substantially in the same plane, the gate electrode is provided via the gate insulating film so as to face the upper surfaces of said first conductivity type base layer of the second conductivity type base layer high voltage semiconductor device according to claim 19, wherein the are.
JP06247099A 1999-03-10 1999-03-10 High-voltage semiconductor device Expired - Lifetime JP3940518B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06247099A JP3940518B2 (en) 1999-03-10 1999-03-10 High-voltage semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06247099A JP3940518B2 (en) 1999-03-10 1999-03-10 High-voltage semiconductor device

Publications (2)

Publication Number Publication Date
JP2000260984A JP2000260984A (en) 2000-09-22
JP3940518B2 true JP3940518B2 (en) 2007-07-04

Family

ID=13201126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06247099A Expired - Lifetime JP3940518B2 (en) 1999-03-10 1999-03-10 High-voltage semiconductor device

Country Status (1)

Country Link
JP (1) JP3940518B2 (en)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4764987B2 (en) * 2000-09-05 2011-09-07 富士電機株式会社 Superjunction semiconductor device
JP3899231B2 (en) 2000-12-18 2007-03-28 株式会社デンソー Semiconductor device
JP5010774B2 (en) * 2000-12-28 2012-08-29 富士電機株式会社 Method of manufacturing a semiconductor device
JP4785335B2 (en) * 2001-02-21 2011-10-05 三菱電機株式会社 Semiconductor device and manufacturing method thereof
US6878989B2 (en) 2001-05-25 2005-04-12 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
JP3973395B2 (en) 2001-10-16 2007-09-12 株式会社デンソー Semiconductor device and manufacturing method thereof
WO2004032244A1 (en) * 2002-10-04 2004-04-15 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and process for fabricating the same
JP4166627B2 (en) 2003-05-30 2008-10-15 株式会社デンソー Semiconductor device
JP4194890B2 (en) 2003-06-24 2008-12-10 株式会社デンソー Semiconductor device and manufacturing method thereof
JP4882212B2 (en) * 2003-08-20 2012-02-22 株式会社デンソー Vertical-type semiconductor device
WO2005036650A2 (en) 2003-10-08 2005-04-21 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4536366B2 (en) 2003-12-22 2010-09-01 株式会社デンソー The semiconductor device and its design support for the program
JP3689419B1 (en) * 2004-03-29 2005-08-31 新電元工業株式会社 Semiconductor device, manufacturing method of a semiconductor device
JP5201307B2 (en) 2005-12-22 2013-06-05 富士電機株式会社 Semiconductor device
JP5225546B2 (en) * 2005-12-27 2013-07-03 株式会社豊田中央研究所 Semiconductor device
JP2007221024A (en) * 2006-02-20 2007-08-30 Toshiba Corp Semiconductor device
JP5124999B2 (en) 2006-06-15 2013-01-23 富士電機株式会社 Semiconductor device and manufacturing method thereof
JP4539680B2 (en) 2007-05-14 2010-09-08 株式会社デンソー Semiconductor device and manufacturing method thereof
US7897998B2 (en) * 2007-09-06 2011-03-01 International Rectifier Corporation III-nitride power semiconductor device
JP2009194164A (en) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd Insulation gate type field-effect transistor and manufacturing method therefor
JP4670915B2 (en) 2008-08-08 2011-04-13 ソニー株式会社 Semiconductor device
JP2012142537A (en) * 2010-12-16 2012-07-26 Mitsubishi Electric Corp Insulated gate type bipolar transistor, and method of manufacturing the same
JP5875680B2 (en) * 2012-05-29 2016-03-02 三菱電機株式会社 Insulated gate bipolar transistor
US9490322B2 (en) * 2013-01-23 2016-11-08 Freescale Semiconductor, Inc. Semiconductor device with enhanced 3D resurf
JP5741642B2 (en) * 2013-08-05 2015-07-01 富士電機株式会社 Semiconductor device
JP2015146363A (en) * 2014-01-31 2015-08-13 株式会社東芝 semiconductor device
JP6369173B2 (en) * 2014-04-17 2018-08-08 富士電機株式会社 Vertical semiconductor device and manufacturing method thereof
JP2016162861A (en) 2015-02-27 2016-09-05 株式会社東芝 Semiconductor device
JP2019054169A (en) * 2017-09-15 2019-04-04 株式会社東芝 Semiconductor device

Also Published As

Publication number Publication date
JP2000260984A (en) 2000-09-22

Similar Documents

Publication Publication Date Title
JP4357753B2 (en) High-voltage semiconductor device
CN100514675C (en) Semiconductor device
US5702961A (en) Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby
US6201279B1 (en) Semiconductor component having a small forward voltage and high blocking ability
JP3927111B2 (en) The power semiconductor device
KR100802527B1 (en) Trench gate field effect devices
US6452231B1 (en) Semiconductor device
JP3837178B2 (en) High power mos-type field effect trench transistor device
CN100452428C (en) Trench gate field effect devices
KR100223198B1 (en) Semiconductor device having high breakdown voltage and method of manufacturing the same
JP3534084B2 (en) Semiconductor device and manufacturing method thereof
JP3906181B2 (en) The power semiconductor device
JP4212288B2 (en) Semiconductor device and manufacturing method thereof
JP3356162B2 (en) Semiconductor device and manufacturing method thereof
CN101331609B (en) Trenched semiconductor device
JP4688901B2 (en) Semiconductor device
EP1054451A2 (en) MOS-gated power device having extended trench and doping zone and process for forming same
JP4132011B2 (en) Field-effect semiconductor device
US7173306B2 (en) Vertical semiconductor component having a drift zone having a field electrode, and method for fabricating such a drift zone
US6297534B1 (en) Power semiconductor device
US6737705B2 (en) Insulated gate semiconductor device
JP5216801B2 (en) Semiconductor device
EP1340263B1 (en) Trench-gate field-effect transistors and their manufacture
US6303410B1 (en) Methods of forming power semiconductor devices having T-shaped gate electrodes
US6717230B2 (en) Lateral device with improved conductivity and blocking control

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050414

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060915

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061215

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070402

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100406

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110406

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140406

Year of fee payment: 7