JP3937956B2

JP3937956B2 - Method for manufacturing thin film semiconductor device

Info

Publication number: JP3937956B2
Application number: JP2002212646A
Authority: JP
Inventors: 敏竹中
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-07-22
Filing date: 2002-07-22
Publication date: 2007-06-27
Anticipated expiration: 2022-06-27
Also published as: JP2003115498A

Description

【０００１】
【発明の属する技術分野】
基板上に平行に配置された複数の走査線と、該走査線と直交して配置された複数の信号線を有し、該信号線と前記走査線の各交点部分に対応して、ソース領域が前記信号線に、ドレイン領域が画素電極に接続され、さらに前記走査線と一体となったゲート電極を具備した画素スイッチング薄膜トランジスタと、該画素スイッチング薄膜トランジスタを駆動するためにＮｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタにより構成された駆動回路が同一基板上に集積されたアクティブマトリックス型液晶表示装置に於いて、前記画素スイッチング薄膜トランジスタのオフリーク電流を低減し、画素の保持特性を向上させ、表示ムラやフリッカや解像度が優れ、さらに消費電流の少ないアクティブマトリックス型液晶表示装置を実現する為の、薄膜半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタは、アクティブマトリックス型液晶表示装置（以下では液晶ディスプレイと呼ぶ）において画素のスイッチング素子やドライバー回路、或いは密着型イメージセンサー、さらにはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｉｅｓ）等へ応用されている。
【０００３】
液晶ディスプレイについて説明する。駆動回路を構成する薄膜トランジスタに関しては、十分に大きなオン電流が要求される。一方、画素スイッチング薄膜トランジスタに関しては、画素の保持特性を向上させ、表示ムラやフリッカや解像度の優れたアクティブマトリックス型液晶表示装置を実現する為に十分に低いオフリーク電流が要求される。さらに、ゲート電極に逆バイアス電圧が印加した場合のオフリーク電流の増加（以下ではオフリーク電流のはね上がりと呼ぶ。）を極力抑えなければならない（フラットパネルディスプレイ９１，ｐｐ８０−８７，日経ＢＰ社）。
【０００４】
さらに、ハイビジョンＴＶに応用する場合には、ビデオ信号の書き込み時間を極力短くするために、前記画素スイッチング薄膜トランジスタには、十分に大きなオン電流も要求される。
【０００５】
十分なオン電流が得られるという点から多結晶シリコン薄膜を用いた薄膜トランジスタ（以下ではｐｏｌｙ−ＳｉＴＦＴと略記する）について説明する。ｐｏｌｙ−Ｓｉ薄膜には、結晶粒と結晶粒との境界領域に、欠陥準位が高密度で分布する結晶粒界が存在する。この欠陥準位の存在とドレイン端に印加される逆バイアス電界との相乗効果により、ｐｏｌｙ−ＳｉＴＦＴのオフリーク電流のはね上がりは非常に大きい（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３１（１９９２）ｐｐ．２０６−２０９）。前記ドレイン端の電界緩和のためにＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を形成することが有効であることがしられているが、異方性エッチング等の技術を用い、ゲート電極端部に側壁を形成するという困難な工程が必要となるため、ＴＦＴ工程ではこれまでに採用されていない。
【０００６】
従来の液晶ディスプレイに於いては、画素スイッチング薄膜トランジスタは前記ＬＤＤ構造ではないのでそのオフリーク電流のはね上がりは非常に大きい。図８にその特性を示す。横軸はゲート電圧を示し、縦軸はドレイン電流を示している。ゲート電圧０Ｖから−２０Ｖがオフ領域である。逆バイアス電圧が大きくなるにしたがってオフリーク電流は急激に増大する。
【０００７】
このように従来の液晶ディスプレイに於いては、画素スイッチング薄膜トランジスタのオフリーク電流のはね上がりが非常に大きかったので、画素保持特性が不十分であった。そのためにフリッカが大きく、表示ムラの大きい液晶ディスプレイであった。さらに、もっと大きなサイズのパネルやハイビジョン用のパネルを作製する場合に問題となる。また、コモン振り等の新しい駆動方法を採用した場合には、さらに大きな逆バイアス電圧が印加されるため、オフリーク電流に対する要求はさらにきびしくなる（セミナーテキスト、ＴＦＴカラー液晶の開発技術と特性解析・応用設計、平成３年１１月２１日・２２日、日本工業技術センター、ｐｐ９−２４）。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、上記の従来の技術の問題点を解決し、非常に簡単な方法で、Ｎｃｈ薄膜トランジスタのみを選択的にＬＤＤ構造とすることにより、画素スイッチング薄膜トランジスタのオフリーク電流のはね上がりを抑えることである。そして、画素保持特性を改善して優れた表示特性を有する液晶ディスプレイを簡単に制作する方法を提供することが大きな目的である。さらに、画素スイッチング薄膜トランジスタのオン電流の低下をおさえて、十分に早い書き込み特性を実現することを目的としている。
【０００９】
【課題を解決するための手段】
本発明の薄膜半導体装置の製造方法は、マトリックス状に配置された画素を選択するために画素ごとに設置されたＮｃｈ薄膜トランジスタと、前記画素を駆動するための駆動回路を構成するＮｃｈ薄膜トランジスタ及びＰｃｈ薄膜トランジスタとが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、半導体薄膜上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、前記Ｎｃｈ薄膜トランジスタの半導体薄膜に、ゲート電極をマスクとして低濃度の不純物イオンを注入して、前記Ｎｃｈ薄膜トランジスタの低不純物濃度のソース領域及びドレイン領域を形成する第１の不純物添加工程と、前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、ゲート電極をマスクとして高濃度の不純物イオンを注入することにより、前記Ｐｃｈ薄膜トランジスタの高不純物濃度のソース領域及びドレイン領域を形成する第２の不純物添加工程と、前記ゲート絶縁膜及びゲート電極上に層間絶縁膜を成膜し、前記ソース領域及びドレイン領域上の前記ゲート絶縁膜及び前記層間絶縁膜にコンタクトホールを形成した後、前記Ｎｃｈ薄膜トランジスタの半導体薄膜及び前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記コンタクトホールを介して不純物イオンを高濃度に注入して、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度のソース領域及びドレイン領域内に高濃度不純物領域を形成する第３の不純物添加工程と、前記コンタクトホールを介して前記Ｎｃｈ薄膜トランジスタ及び前記Ｐｃｈ薄膜トランジスタと電気的に接続されたソース電極及びドレイン電極を形成する工程とを有し、前記第３の不純物添加工程における不純物のドーズ量が、前記第１の不純物添加工程における不純物のドーズ量よりも多く、かつ、前記第２の不純物添加工程における不純物のドーズ量よりも少ないことを特徴とする。
また、前記第１の不純物添加工程及び前記第３の不純物添加工程で前記半導体膜に添加される不純物はリンあるいはヒ素であり、前記第２の不純物添加工程で前記半導体膜に添加される不純物はボロンであることを特徴とする。
ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有するＰｃｈ薄膜トランジスタとＮｃｈ薄膜トランジスタを同一基板上に集積してなる薄膜半導体装置において、前記Ｎｃｈ薄膜トランジスタのソース、ドレイン部はドーズ量１×１０¹⁵ｃｍ^-2未満の低濃度とし、ソース、ドレイン電極とのコンタクト部分のみをドーズ量１×１０¹⁵ｃｍ^-2以上の高濃度としたことを特徴とする。
【００１０】
【課題を解決するための手段】
本発明の薄膜半導体装置の製造方法は、マトリックス状に配置された画素を選択するために画素ごとに設置されたＮｃｈ薄膜トランジスタと、前記画素を駆動するための駆動回路を構成するＮｃｈ薄膜トランジスタ及びＰｃｈ薄膜トランジスタとが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、半導体薄膜上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、前記Ｎｃｈ薄膜トランジスタの半導体薄膜及びＰｃｈ薄膜トランジスタの半導体薄膜に、前記ゲート電極をマスクとして低濃度の不純物イオンを注入して、低不純物濃度領域を形成する第１の不純物添加工程と、前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記Ｎｃｈ薄膜トランジスタの上に形成したフォトレジストマスク及び前記ゲート電極をマスクとして高濃度の不純物イオンを注入することにより、前記Ｐｃｈ薄膜トランジスタの高不純物濃度のソース領域及びドレイン領域を形成する第２の不純物添加工程と、前記ゲート絶縁膜及び前記ゲート電極上に層間絶縁膜を成膜し、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度領域上並びに前記Ｐｃｈ薄膜トランジスタの高不純物濃度の前記ソース領域及びドレイン領域上の前記ゲート絶縁膜及び前記層間絶縁膜にコンタクトホールを形成した後、前記Ｎｃｈ薄膜トランジスタの半導体薄膜及び前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記コンタクトホールを介して不純物イオンを高濃度に注入して、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度領域内に高濃度不純物領域を形成する第３の不純物添加工程と、前記コンタクトホールを介して前記Ｎｃｈ薄膜トランジスタ及び前記Ｐｃｈ薄膜トランジスタと電気的に接続されたソース電極及びドレイン電極を形成する工程とを有し、前記第３の不純物添加工程における不純物のドーズ量が、前記第１の不純物添加工程における不純物のドーズ量よりも多く、かつ、前記第２の不純物添加工程における不純物のドーズ量よりも少ないことを特徴とする。なお、本明細書における、半導体膜の端部とは、素子分離のために設けられたフィールド絶縁膜と半導体層が接する部分であっても良い。
【００１１】
さらに、前記低濃度のイオン注入のイオンドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲であり、さらに前記高濃度のイオンドーズ量は１×１０¹⁵ｃｍ^-2以上である事を特徴とする。
【００１２】
さらに、前記Ｎｃｈ薄膜トランジスタに注入される不純物イオンは、リンあるいはヒ素等であり、前記Ｐｃｈ薄膜トランジスタに注入される不純物イオンは、ボロン等である事を特徴とする。
【００１３】
本発明は、マトリックス状に配置された画素と、該画素を選択するために画素ごとに設置された画素スイッチングのためのＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタにより構成された画素駆動回路とが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、全部の薄膜トランジスタに対しゲート電極をマスクとして、リン或いはヒ素の低濃度のイオン注入を行い、低濃度のソース、ドレイン領域を形成し、第１のフォト工程によって、前記Ｐｃｈ薄膜トランジスタのみに、ゲート電極をマスクとして高濃度のイオン注入をすることにより高濃度のソース、ドレイン領域を形成し、さらに層間絶縁膜を成膜し、ソース、ドレインのコンタクトホールをあけた後、第２のフォト工程によって、前記Ｎｃｈ薄膜トランジスタのみに高濃度のイオン注入を行う事により、ソースおよびドレイン電極とソースおよびドレイン領域と電極の接触部分のみを高濃度領域とする事を特徴とする。
【００１４】
さらに、前記低濃度のイオン注入のイオンドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲であり、さらに前記高濃度のイオンドーズ量は１×１０¹⁵ｃｍ^-2以上である事を特徴とする。
【００１５】
さらに、前記Ｎｃｈ薄膜トランジスタに注入される不純物イオンは、リンあるいはヒ素等であり、前記Ｐｃｈ薄膜トランジスタに注入される不純物イオンは、ボロン等である事を特徴とする薄膜半導体装置の製造方法。
【００１６】
本発明は、マトリックス状に配置された画素と、該画素を選択するために画素ごとに設置された画素スイッチングのためのＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタにより構成された画素駆動回路とが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、全部の薄膜トランジスタに対しゲート電極をマスクとして、リン或いはヒ素の低濃度のイオン注入を行い、低濃度のソース、ドレイン領域を形成し、第１のフォト工程によって、前記Ｐｃｈ薄膜トランジスタのみに、ゲート電極をマスクとして高濃度のイオン注入をすることにより高濃度のソース、ドレイン領域を形成し、さらに層間絶縁膜を成膜し、ソース、ドレインのコンタクトホールをあけた後、前記Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタのコンタクトホールを通して高濃度のリン或いはヒ素をイオン注入する事により、ソースおよびドレイン電極とソースおよびドレイン領域と電極の接触部分のみを高濃度領域とする事を特徴とする。
【００１７】
さらに、前記低濃度のイオン注入のイオンドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2の範囲である事を特徴とする。
【００１８】
さらに、前記高濃度のイオンドーズ量は１×１０¹⁵ｃｍ^-2以上である事を特徴とし、さらに、リン或いはヒ素のドーズ量はボロンのドーズ量よりも少ない事を特徴とする。
【００１９】
さらに、前記Ｎｃｈ薄膜トランジスタに注入される不純物イオンは、リンあるいはヒ素等であり、前記Ｐｃｈ薄膜トランジスタに注入される不純物イオンは、ボロン等である事を特徴とする。
【００２０】
【実施例】
（実施例１）
まずはじめに本発明による薄膜半導体装置の構造を図１に示す。図１は構造断面図である。まず図１において１−１１は画素スイッチを構成するＮｃｈ薄膜トランジスタを示し、１−１２はＰｃｈ薄膜トランジスタを示している。１−１は絶縁性透明基板、１−２は薄膜トランジスタの能動領域を構成する半導体薄膜、１−３はゲート絶縁膜、１−４はゲート電極である。画素スイッチを構成するＮｃｈ薄膜トランジスタは前記ゲート電極１−４をマスクとして、自己整合的に低濃度のリン、あるいはヒ素の不純物イオンをイオン注入することによってＬＤＤ（Ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）領域１−５を形成する。この時のドーズ量は、１×１０¹³〜１×１０¹⁵ｃｍ^-2程度が適している。その後、層間絶縁膜１−８を積層し、コンタクトホールを形成した後、Ｎｃｈ薄膜トランジスタのみに対して、コンタクトホールから高濃度のリンあるいはヒ素をイオン注入する。この時のドーズ量は１×１０¹⁵ｃｍ^-2以上が適している。１−７が高濃度領域である。ゲート電極１−４の端からコンタクトホールの端までの距離Ｌ_contがオフセット長となる。Ｌ_contが１〜２μm以上の時、オフリーク電流のはね上がりは急激に低減するが、２μm以上になるとオン電流が低下し始める。従って、オフリーク電流とオン電流との兼ね合いによりＬ_contの長さを決めなければならない。実験によるとＬ_contは１〜５μm程度が適していると考えられる。図中に該オフセット長Ｌ_contを示す。一方、Ｐｃｈ薄膜トランジスタにおいては、ゲート電極をマスクとして高濃度のボロンがイオン注入されるので、ＬＤＤ構造とはならない。１−６は高濃度のソース領域、ドレイン領域を示す。１−９はソース電極、１−１０はドレイン電極を示す。
【００２１】
以下では、画素スイッチング薄膜トランジスタとしてＮｃｈ薄膜トランジスタを用いてアクティブマトリックス基板を作製する場合を例として、本発明の製造方法を説明する。もちろん、画素スイッチング薄膜トランジスタとしてＰｃｈ薄膜トランジスタを用いてもよい。基本的には、イオン注入によるイオン種の違いだけなので、ここでの説明は省略する。
【００２２】
（実施例２）
まず、第１の発明の製造方法について説明する。図２（ａ）から本発明の説明をはじめる。絶縁性非晶質材料２−１上に、非単結晶半導体薄膜２−２を成膜する。前記絶縁性非晶質材料としては、石英基板、ガラス基板、窒化膜あるいはＳｉＯ₂膜等が用いられる。石英基板を用いる場合はプロセス温度は１２００℃程度まで許容されるが、ガラス基板を用いる場合は、６００℃以下の低温プロセスに制限される。以下では、石英基板を用い、前記非単結晶半導体薄膜として固相成長Ｓｉ薄膜を用いた場合を実施例として説明する。もちろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ法やプラズマＣＶＤ法あるいはスパッタ法等で成膜された多結晶Ｓｉ薄膜やＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）を用いても本発明を実現することができる。
【００２３】
プラズマＣＶＤ装置を用い、図２（ａ）に示すように石英基板２−１上に、ＳｉＨ₄とＨ₂の混合ガスを、１３．５６ＭＨｚの高周波グロ−放電により分解させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガスのＳｉＨ₄分圧は１０〜２０％、デポ中の内圧は０．５〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以下、１８０℃程度が適している。赤外吸収測定より結合水素量を求めたところ約８ａｔｏｍｉｃ％であった。前記非晶質Ｓｉ膜２−２の堆積前のチェンバ−をフレオン洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０¹⁸ｃｍ^-3の弗素を含んでいる。従って、本発明においては、前記フレオン洗浄後、ダミーの堆積を行ってから、実際の堆積を行う。あるいは、フレオン洗浄を廃止し、ビ−ズ処理等の別の方法でチェンバ−の洗浄を行う。
【００２４】
続いて、該非晶質Ｓｉ膜を、４００℃〜５００℃で熱処理して水素を放出させる。この工程は、水素の爆発的な脱離を防ぐことを目的としている。
【００２５】
次に、前記非晶質薄膜２−２を固相成長させる。固相成長方法は、石英管による炉アニ−ルが便利である。アニ−ル雰囲気としては、窒素ガス、水素ガス、アルゴンガス、ヘリウムガスなどを用いる。１×１０^-6から１×１０^-10Ｔｏｒｒの高真空雰囲気でアニ−ルを行ってもよい。固相成長アニ−ル温度は５００℃〜７００℃とする。この様な低温アニ−ルでは選択的に、結晶成長の活性化エネルギ−の小さな結晶方位を持つ結晶粒のみが成長し、しかもゆっくりと大きく成長する。発明者の実験において、アニ−ル温度６００℃、アニ−ル時間１６時間で固相成長させることにより２μｍ以上の大粒径シリコン薄膜が得られている。図２（ｂ）において、２−３は固相成長シリコン薄膜を示している。
【００２６】
以上は、固相成長法によるシリコン薄膜の作製方法について説明したが、そのほかに、ＬＰＣＶＤ法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜を作製してもよい。
【００２７】
次に、前記固相成長シリコン薄膜をフォトリソグラフィ法によって図２（ｃ）に示されているように島２−３にパタ−ニングする。島２−３が２個描かれているのはＮｃｈおよびＰｃｈについて説明するためである。
【００２８】
次に図２（ｄ）に示されているように、ゲ−ト酸化膜２−４を形成する。該ゲ−ト酸化膜の形成方法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あるいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あるいは高真空蒸着法、あるいはプラズマ酸化法、あるいは高圧酸化法などのような５００℃以下の低温方法がある。該低温方法で成膜されたゲ−ト酸化膜は、熱処理することによってより緻密で界面準位の少ない優れた膜となる。非晶質絶縁基板２−１として石英基板を用いる場合は、熱酸化法によることができる。該熱酸化法にはｄｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で酸化膜が生成される。石英基板を用いるにはたとえば１０００℃以上のなるべく高い温度でｄｒｙ酸化させるのが適している。ゲート酸化膜の膜厚は、５００Åから１５００Å程度が適している。
【００２９】
ゲート酸化膜形成後、必要に応じてボロンをチャネルイオン注入し、チャネルド−プしてもよい。これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電圧がマイナス側にシフトすることを防ぐことを目的としている。前記非晶質シリコン膜のデポ膜厚が５００〜１５００Å程度の場合は、ボロンのド−ズ量は１×１０¹²〜５×１０¹²ｃｍ^-2程度が適している。前記非晶質シリコン膜の膜厚が５００Å以下の薄い場合にはボロンド−ズ量を少なくし、目安としては１×１０¹²ｃｍ^-2以下にする。また、前記膜厚が１５００Å以上の厚い場合にはボロンド−ズ量を多くし、目安としては５×１０¹²ｃｍ^-2以上にする。
【００３０】
チャネルイオン注入のかわりに、２−２のシリコン膜の堆積時にボロンを添加してもよい。これは、シリコン膜堆積時にチャンバ−中にシランガスと共にジボランガス（Ｂ₂Ｈ₆）を流して反応させることによって得られる。
【００３１】
次に図２（ｅ）に示されているように、ゲート電極２−５の形成方法の説明に移る。ここでは低抵抗の多結晶シリコン膜を用いた場合を例として説明する。まず、拡散法を用いた成膜方法について説明する。ＬＰＣＶＤ法等の方法で多結晶シリコン膜を堆積させて、その後９００〜１０００℃のＰＯＣｌ₃拡散法によりＰを前記多結晶シリコン膜に添加する。この時、該多結晶シリコン膜上には薄い酸化膜が皮膜されているので、フッ酸を含む水溶液で該酸化膜を除去する。イオン注入法によりＰを添加する方法もある。その他にドープト多結晶シリコン膜を堆積させることによりゲート電極２−５とする方法もある。これは、ＳｉＯ₂ガスとＰＨ₃ガスの混合ガスを分解させることにより成膜する方法である。ＬＰＣＶＤ法では５００〜７００℃での熱分解、ＰＥＣＶＤ法ではグロー放電分解によって不純物添加多結晶シリコン膜が成膜される。ＰＥＣＶＤ法では３００℃程度で非晶質シリコン膜を成膜する事ができる。前述したような固相成長法により、このドープト非晶質シリコン膜を高品質な多結晶シリコン膜に成長させることも有効な方法である。
【００３２】
上記のような方法で１×１０¹⁹ｃｍ^-3以上のＰが添加された多結晶シリコン膜を５００〜２０００Å程度堆積させる。この場合、ゲート電極のシート抵抗は２０〜３０Ω／□程度である。
【００３３】
ゲート電極のシート抵抗をさらに低減するために、不純物添加多結晶シリコン膜とシリサイド膜を積層した２層ゲート電極を用いる方法もある。シリサイド膜としては、コバルトシリサイド（ＣｏＳｉ₂）、またはニッケルシリサイド（ＮｉＳｉ）、またはチタンシリサイド（ＴｉＳｉ₂）、またはモリブデンシリサイド（ＭｏＳｉ₂）、またはタングステンシリサイド（ＷＳｉ₂）等がある。シリサイド膜としてＭｏＳｉ₂膜を用いた場合、１５００Å堆積させたると、シート抵抗は７〜８Ω／□程度となる。約３分の１のゲート線低抵抗化となる。
【００３４】
次に、Ｎｃｈ薄膜トランジスタのＬＤＤ領域の形成方法について説明する。図３（ａ）に示されるようにＰｃｈ薄膜トランジスタ上にＮフォトレジストマスク２−６を形成する。そして、低濃度のリンあるいはヒ素をイオン注入する。この時のドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2程度が適している。２−７がＬＤＤ領域である。濃度は２×１０¹⁸〜２×１０²⁰ｃｍ^-3程度である。２−８は不純物のイオンビームを示している。
【００３５】
続いて図３（ｂ）に示したようにＰｃｈ薄膜トランジスタのソース領域及びドレイン領域を形成するためのイオン注入を行なう。まず、Ｐフォトレジストマスク２−９をＮｃｈ薄膜トランジスタ上に形成し、半導体層にアクセプタ−型の不純物をイオン注入して自己整合的にソ−ス領域２−１０およびドレイン領域２−１１を形成する。２−１２は不純物のイオンビームを示している。
【００３６】
前記アクセプタ−型の不純物としては、ボロン（Ｂ）等を用いる。不純物添加方法としては、イオン注入法の他に、レ−ザ−ド−ピング法あるいはプラズマド−ピング法などの方法がある。前記絶縁性非晶質材料２−１として石英基板を用いた場合には熱拡散法を使うことができる。不純物ド−ズ量は、１×１０¹⁵から１×１０¹⁷ｃｍ^-2程度とする。不純物濃度に換算すると、ソ−ス領域２−１０およびドレイン領域２−１１で約１×１０²⁰から１×１０²²ｃｍ^-3程度である。また、注入された不純物の濃度分布の最高値が、前記多結晶シリコン薄膜２−３とゲート絶縁膜２−４との界面近傍に存在するようにイオンの加速エネルギーを設定する。例えばゲート酸化膜の膜厚が１２００Åの場合は、イオンの加速エネルギーを３０〜６０ｋｅＶが適している。
【００３７】
続いて、図３（ｃ）に示すように層間絶縁膜２−１３を成膜する。酸化膜の成膜方法としては、ＬＰＣＶＤ法、ＡＰＣＶＤ法プラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、光励起ＣＶＤ法等の方法がある。さらにソースガスとして有機シリコン化合物ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏ−Ｓｉｌｉｃａｔｅ）やオゾンを用いる方法がある。ＴＥＯＳを用いると優れた段差被覆性が実現される。また、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）やＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅｇｌａｓｓ）をリフローさせるとさらに優れた段差被覆性を実現する事ができる。膜厚に関しては、数千Åから数μｍ程度が普通である。窒化膜の形成方法としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法などが簡単である。反応には、アンモニアガス（ＮＨ₃）とシランガスと窒素ガスとの混合ガス、あるいはシランガスと窒素ガスとの混合ガスなどを用いる。
【００３８】
続いて、前記層間絶縁膜の緻密化と前記ソ−ス領域及びドレイン領域の活性化と結晶性の回復を目的として活性化アニ−ルを行う。活性化アニ−ルの条件としては、Ｎ₂ガス雰囲気中で８００〜１０００℃程度に低温化し、アニ−ル時間を２０分〜１時間程度とする。９００〜１０００℃では２０分程度のアニ−ルで不純物はかなり活性化される。８００〜９００℃では２０分から１時間のアニ−ルをする。一方、はじめに５００〜８００℃で１〜２０時間程度のアニ−ルにより結晶性を充分に回復させた後、９００〜１０００℃の高温で活性化させるという２段階活性化アニ−ル法も効果がある。また、赤外線ランプやハロゲンランプを用いたＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）法も効果がある。さらには、レ−ザ−ビ−ム等を用いたレ−ザ−活性化法を利用することも効果がある。
【００３９】
次に、水素プラズマ法、あるいは水素イオン注入法、あるいはプラズマ窒化膜からの水素の拡散法などの方法で水素イオンを導入すると、結晶粒界に存在するダングリングボンドや、ゲ−ト酸化膜界面などに存在する欠陥や、ソ−ス、ドレイン部とチャネル部との接合部に存在する欠陥が不活性化される。この様な水素化工程は、層間絶縁膜２−１３を積層する前におこなってもよい。または、後に述べる、ソ−ス電極とドレイン電極を形成してから前記水素化工程を行ってもよい。
【００４０】
次に図３（ｄ）に示すように、層間絶縁膜２−１３とゲート酸化膜２−４にコンタクトホール２−１４をフォトエッチングにより形成する。
【００４１】
その後、図４（ａ）に示すように、再び、Ｎフォトレジストマスク２−６をＰｃｈ薄膜トランジスタの上に形成する。そして、高濃度のリンあるいはヒ素のイオン注入を行い、Ｎｃｈ薄膜トランジスタのみのコンタクトホール部分に高濃度領域２−１５を形成する。２−１６は不純物のイオンビームである。
【００４２】
図４（ｂ）に示すように、Ｎフォトレジストマスク２−６を剥離した後、２回目の活性化アニールを行って、ソ−ス電極２−１７およびドレイン電極２−１８を形成する。ゲート電極の端とコンタクトホールの端との距離Ｌ_contがオフセット長である。該ソ−ス電極及びドレイン電極は、アルミニュウムあるいはクロムなどの金属材料で形成する。この様にして薄膜トランジスタが形成される。
【００４３】
（実施例３）
次に、第２の発明の製造方法について説明する。第２の発明は、前記第１の発明に比べるとフォト工程を１工程少なくできることが特徴である。第１の発明の図２（ｅ）までは共通の工程なので、図２（ｅ）の続きの図５（ａ）から第２の発明の説明をする。
【００４４】
図５（ａ）に示されるように、基板全面にわたって低濃度のリンあるいはヒ素をイオン注入する。この時のドーズ量は１×１０¹³〜１×１０¹⁵ｃｍ^-2程度が適している。５−１がＬＤＤ領域である。濃度は２×１０¹⁸〜２×１０²⁰ｃｍ^-3程度である。５−２は不純物のイオンビームを示している。前記第１の発明では、Ｎｃｈ薄膜トランジスタのみに低濃度のリンあるいはヒ素をイオン注入したが、説明したように、このドーズ量はＰｃｈ薄膜トランジスタのソース、ドレイン領域のドーズ量に比べて１桁程度低い。そこで、第２の発明では全面に低濃度のイオン注入を行ってフォト工程を１工程省略した。
【００４５】
続いて図５（ｂ）に示したようにＰｃｈ薄膜トランジスタのソース領域及びドレイン領域を形成するためのイオン注入を行なう。まず、Ｐフォトレジストマスク５−３をＮｃｈ薄膜トランジスタ上に形成し、半導体層にアクセプタ−型の不純物をイオン注入して自己整合的にソ−ス領域５−４およびドレイン領域５−５を形成する。５−６は不純物のイオンビームを示している。
【００４６】
前記アクセプタ−型の不純物としては、ボロン（Ｂ）等を用いる。不純物添加方法としては、イオン注入法の他に、レ−ザ−ド−ピング法あるいはプラズマド−ピング法などの方法がある。前記絶縁性非晶質材料２−１として石英基板を用いた場合には熱拡散法を使うことができる。不純物ド−ズ量は、１×１０¹⁵から１×１０¹⁷ｃｍ^-2程度とする。不純物濃度に換算すると、ソ−ス領域５−４およびドレイン領域５−５で約１×１０²⁰から１×１０²²ｃｍ^-3程度である。また、注入された不純物の濃度分布の最高値が、前記多結晶シリコン薄膜２−３とゲート絶縁膜２−４との界面近傍に存在するようにイオンの加速エネルギーを設定する。例えばゲート酸化膜の膜厚が１２００Åの場合は、イオンの加速エネルギーを３０〜６０ｋｅＶが適している。
【００４７】
続いて、図５（ｃ）に示すように層間絶縁膜５−７を成膜する。酸化膜の成膜方法については、第１の発明の項で詳しく説明したので、ここでは省略する。
【００４８】
層間絶縁膜５−７とゲート酸化膜２−４にコンタクトホール５−８をフォトエッチングにより形成する。
【００４９】
その後、図５（ｄ）に示すように、再び、Ｎフォトレジストマスク５−９をＰｃｈ薄膜トランジスタの上に形成する。そして、高濃度のリンあるいはヒ素のイオン注入を行い、Ｎｃｈ薄膜トランジスタのみのコンタクトホール部分に高濃度領域５−１０を形成する。２−１１は不純物のイオンビームである。
【００５０】
図５（ｅ）に示すように、Ｎフォトレジストマスク５−９を剥離した後、２回目の活性化アニールを行ってソースおよびドレイン部を形成する。その後、ソ−ス電極５−１２およびドレイン電極５−１３を形成する。ゲート電極の端とコンタクトホールの端との距離Ｌ_contがオフセット長である。該ソ−ス電極及びドレイン電極は、アルミニュウムあるいはクロムなどの金属材料で形成する。この様にして薄膜トランジスタが形成される。
【００５１】
（実施例４）
次に、第３の発明の製造方法について説明する。第３の発明は、前記第２の発明に比べるとフォト工程をさらに１工程少なくできることが特徴である。第２の発明の図５（ｃ）までは共通の工程なので、図５（ｃ）の続きの図６（ａ）から第３の発明の説明をする。
【００５２】
図６（ａ）に示されているように、コンタクトホール５−８を開けた後、高濃度のリンあるいはヒ素のイオン注入を行い、Ｎｃｈ薄膜トランジスタのコンタクト部分に高濃度領域６−１を形成する。さらにＰｃｈ薄膜トランジスタのコンタクト部分に高濃度領域６−２を形成する。６−３は不純物のイオンビームである。
【００５３】
前記Ｐｃｈ薄膜トランジスタのソース、ドレイン領域のドーズ量をＮ_P、そして、コンタクトホール５−８を開けた後の高濃度のリンあるいはヒ素のイオン注入ドーズ量をＮ_Nとする。ここでは、Ｎ_NをＮ_Pよりも少なくすることにより全面Ｎ_Nのイオン注入を可能にした。従って本発明は、前記第２の発明に比較してフォト工程をさらに１工程省略することが出来るようになった。Ｐｃｈ薄膜トランジスタのソース、ドレイン領域のボロンの濃度はコンタクト部分６−２のリンあるいはヒ素の濃度よりも大きいため、Ｐｃｈ薄膜トランジスタの特性には悪影響がない。
【００５４】
図６（ｃ）に示すように、ソ−ス電極６−４およびドレイン電極６−５を形成する。ゲート電極の端とコンタクトホールの端との距離Ｌ_contがオフセット長である。該ソ−ス電極及びドレイン電極は、アルミニュウムあるいはクロムなどの金属材料で形成する。この様にして薄膜トランジスタが形成される。
【００５５】
【発明の効果】
以上実施例で説明したように、きわめて簡単な方法によってＮｃｈ薄膜トランジスタのみをＬＤＤ構造で形成することが可能になった。本発明によって画素スイッチング薄膜トランジスタのオフリーク電流が低減できる。その特性を図７に示す。先に説明した図８に対応したものである。ゲート電圧−２０Ｖでもオフリーク電流は非常に小さく、はね上がりが著しく抑えられている。その結果、液晶ディスプレイのフリッカや表示ムラ等が著しく向上され、パネル特性向上に対して非常に大きな効果が期待される。
【００５６】
画素スイッチング薄膜トランジスタを選択的にＬＤＤ構造とするので駆動回路に対しては何ら悪影響を及ぼさない。また、従来のＬＤＤ構造では、オン電流の低下という重大な問題点があったが、本発明ではＬＤＤ構造のＮｃｈ薄膜トランジスタのコンタクトホールを通して、ＬＤＤ領域のコンタクト部分に高濃度不純物領域を形成した。これにより、コンタクト抵抗が大幅に低減された。従って、オン電流が充分得られるので、高速動作が可能となる。また、高精細化やハイビジョンＴＶ（ＨＤＴＶ）の要求特性も満たす。
また、ソース領域及びドレイン領域を形成する為の不純物イオン注入のドーズ量を比較的高くすれば、自己整合型の薄膜トランジスタのコンタクト抵抗低減という効果を奏することができる。
【００５７】
画素スイッチング薄膜トランジスタのオフリーク電流は低減され、さらにオフリーク電流のはね上がりは著しく低下する。その結果、画素保持特性が向上し、フリッカや表示ムラの極めて少ない良好な液晶ディスプレイを実現することが可能となる。一方、表示特性を向上させるために、コモン振りという駆動方法がある。この駆動方法によると画素スイッチング薄膜トランジスタには、さらに大きな逆バイアス電圧が印加されることとなる。本発明によるとオフリーク電流のはね上がりは著しく低下するので、コモン振り等の駆動方法にも十分耐える。従って、さらなる表示特性の向上が期待される。
【００５８】
オフ電流を低下させながら、充分なオン電流も確保するというように、本発明は極めて大きな効果を有する。
【００５９】
第１の発明では、ＬＤＤ構造のＮｃｈ薄膜トランジスタとＰｃｈ薄膜トランジスタを完全に別のイオン注入によって形成するので、それぞれ優れた特性の薄膜トランジスタを得ることが出来る。
【００６０】
第２の発明では、ＬＤＤ領域を形成するための低濃度のイオン注入を全面にわたって行うことによりフォト１工程を省略し、工程を簡略化したものである。
【００６１】
第３の発明は、Ｎｃｈ薄膜トランジスタのソース、ドレイン領域の濃度を、Ｐｃｈ薄膜トランジスタのものの濃度よりも少なくすることにより、第１の発明に比べて、さらにフォト２工程を省略し、工程の簡素化を進め、製造コストの低減と歩留まり向上を目指したものである。
【００６２】
従来、異方性エッチングにより、ゲート電極の端部に側壁を形成してＬＤＤ構造を形成していた。しかし、本発明によれば、従来技術のような困難で制御性の悪い工程を省くことができる。
【００６３】
本発明にシリサイド膜を用いた２層走査線を応用すると、走査線のシート抵抗を、従来の多結晶シリコンの場合の２５Ω／□から３分の１の８Ω／□程度に低減することが出来る。この場合にも簡単にＬＤＤ構造を形成することができる。この結果、オフリーク電流が極めて少なく、さらに走査線の抵抗値の低いアクティブマトリックス基板を容易に作製することができる。
【００６４】
走査線には左右両側からゲート信号が送られているので、走査線に断線が生じても、走査線抵抗が十分に小さいので信号遅延が小さく、液晶ディスプレイの画面表示にはなんら影響ない。従って、ソース線と走査線の短絡が生じていても、その短絡点の両側の走査線を切断する事によって短絡欠陥を救済することが出来る。このように、歩留まり向上に対して大きな効果がある。
【００６５】
走査線抵抗が小さくなるので、走査線の時定数τが低減する。従って、画面の中央と端での画素トランジスタの立ち上がり特性が均一になる。その結果、フリッカ或いは表示ムラを低減する事が出来る。しかも、走査線のライン容量を低減させなくてもよいので、画素の保持特性が低下する事はない。このように、本発明により、画素保持特性を低下させる事なく、フリッカ或いは表示ムラの極めて少ない液晶ディスプレイを実現する事が出来る。
【００６６】
ハイビジョン用ＴＦＴに関しては、投影型のディスプレイとして構成するために、ライトバルブ等が要求される事から４インチ程度の大きなＴＦＴパネルを作成しなければならない。この様に長い走査線を有するパネルを作製する場合に、本発明の効果は一段と大きくなる。
【００６７】
走査線が低抵抗化されるので、付加的な画素保持容量線を廃止する事が可能になる。従って、開口率が向上し、その結果、非常に明るい液晶ディスプレイを実現する事が可能となる。
【００６８】
オフセットゲート構造を有しているので、画素の保持特性が改善される。さらに、消費電流の低減に対しても大きな効果が期待される。
【００６９】
オン電流の低下がないので、駆動回路の高速化や高精細化、画素の高密度化等に対しても大きな効果が期待される。
【００７０】
要求されるトランジスタ特性と製造コストとの低価格化との関係から、様々な簡略工程を選択することができる。従って、製造プロセスの設定に対して自由度がもてる。
【００７１】
実施例では、Ｎｃｈ薄膜トランジスタを画素のスイッチング素子に用いた場合を例として説明したが、Ｐｃｈ薄膜トランジスタを画素スイッチング素子に用いた場合にも本発明は、同様に応用することができる。
【００７２】
固相成長法を用いることによって、非晶質絶縁基板上に結晶性の優れたシリコン薄膜を作製することが可能になったのでＳＯＩ技術の発展に大きく寄与するものである。ゲート線の低抵抗化は、固相成長等の方法で改善された薄膜トランジスタの特性を最大限に引き出し、非常に優れた液晶ディスプレイを実現する上で大きな効果がある。
【００７３】
本発明を、光電変換素子とその走査回路を同一チップ内に集積した密着型イメージセンサーに応用した場合には、読み取り速度の高速化、高解像度化、さらに階調をとる場合に非常に大きな効果をうみだす。高解像度化が達成されるとカラー読み取り用密着型イメ−ジセンサ−への応用も容易となる。もちろん電源電圧の低減、消費電流の低減、信頼性の向上に対してもその効果は大きい。また低温プロセスによって作製することができるので、密着型イメージセンサーチップの長尺化が可能となり、一本のチップでＡ４サイズあるいはＡ３サイズの様な大型ファクシミリ用の読み取り装置を実現できる。従って、センサーチップの二本継ぎのような手数がかかり信頼性の悪い技術を回避することができ、実装歩留りも向上される。
【００７４】
石英基板やガラス基板だけではなく、サファイア基板あるいはＭｇＯ・Ａｌ₂Ｏ₃，ＢＰ，ＣａＦ₂等の結晶性絶縁基板も用いることができる。
【００７５】
以上薄膜トランジスタを例として説明したが、バイポ−ラトランジスタあるいはヘテロ接合バイポ−ラトランジスタなど薄膜を利用した素子に対しても、本発明を応用することができる。また、三次元デバイスのようなＳＯＩ技術を利用した素子に対しても、本発明を応用することができる。
【００７６】
固相成長法を例にとって本発明について説明したが、本発明は固相成長法ばかりではなく、ＬＰＣＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄膜半導体装置を作成する場合にも応用することができる。また、一般的なＭＯＳ型半導体装置にも応用することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す薄膜半導体装置の構造断面図である。
【図２】（ａ）から（ｅ）は、本特許で提案した薄膜半導体装置の製造方法の内、第１の発明を示す工程断面図である。
【図３】（ａ）から（ｄ）は、本特許で提案した薄膜半導体装置の製造方法の内、第１の発明を示す工程断面図である。ただし、（ａ）は、図２（ｅ）から続いている。
【図４】（ａ）から（ｂ）は、本特許で提案した薄膜半導体装置の製造方法の内、第１の発明を示す工程断面図である。ただし、（ａ）は、図３（ｄ）から続いている。
【図５】（ａ）から（ｅ）は、本特許で提案した薄膜半導体装置の製造方法の内、第２の発明を示す工程断面図である。ただし、（ａ）は、図２（ｅ）から続いている。
【図６】（ａ）から（ｂ）は、本特許で提案した薄膜半導体装置の製造方法の内、第３の発明を示す工程断面図である。ただし、（ａ）は、図５（ｃ）から続いている。
【図７】本発明による画素スイッチング薄膜トランジスタに用いられるＮｃｈ薄膜トランジスタの特性を示す図である。
【図８】従来の画素スイッチング薄膜トランジスタに用いられるＮｃｈ薄膜トランジスタの特性を示す図である。
【符号の説明】
１− １絶縁性透明基板
１− ２多結晶シリコン薄膜
１− ３ゲート絶縁膜
１− ４ゲート電極
１− ５ＬＤＤ領域
１− ６Ｐｃｈ薄膜トランジスタのソ−ス、ドレイン領域
１− ７コンタクト高濃度領域
１− ８層間絶縁膜
１−１１Ｎｃｈ薄膜トランジスタ
１−１２Ｐｃｈ薄膜トランジスタ
２− １絶縁性透明基板
２− ３多結晶シリコン薄膜
２− ４ゲート絶縁膜
２− ５ゲート電極
２− ６Ｎフォトレジストマスク
２− ７Ｎｃｈ薄膜トランジスタのＬＤＤ領域
２− ９Ｐフォトレジストマスク
２−１０Ｐｃｈ薄膜トランジスタのソース領域
２−１１Ｐｃｈ薄膜トランジスタのドレイン領域
２−１３層間絶縁膜
２−１４コンタクトホール
２−１５Ｎｃｈ薄膜トランジスタのコンタクト高濃度領域
５− １Ｎｃｈ薄膜トランジスタのＬＤＤ領域
５−１０Ｎｃｈ薄膜トランジスタのコンタクト高濃度領域
５− ４Ｐｃｈ薄膜トランジスタのソース領域
５− ５Ｐｃｈ薄膜トランジスタのドレイン領域
６− １Ｎｃｈ薄膜トランジスタのコンタクト高濃度領域
６− ２Ｐｃｈ薄膜トランジスタのコンタクト高濃度領域[0001]
BACKGROUND OF THE INVENTION
A plurality of scanning lines arranged in parallel on the substrate and a plurality of signal lines arranged orthogonal to the scanning lines, and corresponding to each intersection portion of the signal lines and the scanning lines, a source region Comprises a pixel switching thin film transistor having a gate electrode integrated with the scanning line, a drain region connected to the pixel electrode, and an Nch thin film transistor and a Pch thin film transistor for driving the pixel switching thin film transistor. In the active matrix type liquid crystal display device in which the drive circuit is integrated on the same substrate, the off-leakage current of the pixel switching thin film transistor is reduced, the retention characteristic of the pixel is improved, display unevenness, flicker and resolution are excellent, Furthermore, to realize an active matrix type liquid crystal display device with low current consumption A method of manufacturing a thin film semiconductor device.
[0002]
[Prior art]
Thin film transistors are applied to pixel switching elements, driver circuits, contact image sensors, static random access memories (SRAMs), and the like in active matrix liquid crystal display devices (hereinafter referred to as liquid crystal displays).
[0003]
A liquid crystal display will be described. A sufficiently large on-current is required for the thin film transistor constituting the driving circuit. On the other hand, the pixel switching thin film transistor is required to have a sufficiently low off-leakage current in order to improve the retention characteristics of the pixel and realize an active matrix liquid crystal display device with excellent display unevenness, flicker, and resolution. Furthermore, an increase in off-leakage current (hereinafter referred to as off-leakage current jump) when a reverse bias voltage is applied to the gate electrode must be suppressed as much as possible (flat panel display 91, pp80-87, Nikkei BP).
[0004]
Further, when applied to a high-definition TV, the pixel switching thin film transistor is required to have a sufficiently large on-current in order to shorten the video signal writing time as much as possible.
[0005]
A thin film transistor using a polycrystalline silicon thin film (hereinafter abbreviated as poly-Si TFT) will be described from the viewpoint that sufficient on-current can be obtained. In the poly-Si thin film, there are crystal grain boundaries in which defect levels are distributed at a high density in a boundary region between crystal grains. Due to the synergistic effect of the existence of the defect level and the reverse bias electric field applied to the drain end, the jump of off-leakage current of the poly-Si TFT is very large (Jpn. J. Appl. Phys., Vol. 31 (1992)). pp. 206-209). Although it is considered effective to form an LDD (Lightly Doped Drain) structure for relaxing the electric field at the drain end, a side wall is formed at the end of the gate electrode by using a technique such as anisotropic etching. Since this requires a difficult process, the TFT process has not been adopted so far.
[0006]
In the conventional liquid crystal display, since the pixel switching thin film transistor does not have the LDD structure, the off-leakage current jumps very much. FIG. 8 shows the characteristics. The horizontal axis represents the gate voltage, and the vertical axis represents the drain current. The gate voltage from 0V to -20V is the off region. The off-leakage current increases rapidly as the reverse bias voltage increases.
[0007]
As described above, in the conventional liquid crystal display, the off-leakage current jump of the pixel switching thin film transistor is very large, so that the pixel holding characteristic is insufficient. Therefore, the liquid crystal display has a large flicker and a large display unevenness. Furthermore, it becomes a problem when manufacturing a panel of a larger size or a panel for high vision. In addition, when a new driving method such as common swing is adopted, since a larger reverse bias voltage is applied, the demand for off-leakage current becomes more severe (seminar text, TFT color liquid crystal development technology, characteristic analysis and application) Design, November 21 and 22, 1991, Japan Industrial Technology Center, pp 9-24).
[0008]
[Problems to be solved by the invention]
The object of the present invention is to solve the above-mentioned problems of the prior art and to suppress the rise of the off-leakage current of the pixel switching thin film transistor by selectively making only the Nch thin film transistor an LDD structure by a very simple method. It is. A major object is to provide a method for easily producing a liquid crystal display having excellent display characteristics by improving pixel holding characteristics. Another object of the present invention is to realize sufficiently fast writing characteristics by suppressing a decrease in on-current of the pixel switching thin film transistor.
[0009]
[Means for Solving the Problems]
A method of manufacturing a thin film semiconductor device according to the present invention includes an Nch thin film transistor provided for each pixel to select pixels arranged in a matrix, and an Nch thin film transistor and a Pch thin film transistor that constitute a drive circuit for driving the pixel. Forming a gate insulating film on the semiconductor thin film and forming a gate electrode on the gate insulating film in the method for manufacturing a thin film semiconductor device integrated on the same insulating transparent substrate, and the Nch thin film transistor A first impurity addition step of implanting low concentration impurity ions into the semiconductor thin film using a gate electrode as a mask to form a low impurity concentration source region and drain region of the Nch thin film transistor; and a semiconductor thin film of the Pch thin film transistor Then, high concentration impurity ions are implanted using the gate electrode as a mask. Thus, a second impurity addition step for forming a source region and a drain region having a high impurity concentration of the Pch thin film transistor, an interlayer insulating film is formed on the gate insulating film and the gate electrode, and the source region and the drain are formed. After a contact hole is formed in the gate insulating film and the interlayer insulating film on the region, impurity ions are implanted into the semiconductor thin film of the Nch thin film transistor and the semiconductor thin film of the Pch thin film transistor at a high concentration through the contact hole. A third impurity addition step of forming a high concentration impurity region in the low impurity concentration source region and drain region of the Nch thin film transistor, and electrically connected to the Nch thin film transistor and the Pch thin film transistor through the contact hole Source electrode and drain Forming an electrode, wherein the impurity dose in the third impurity addition step is larger than the impurity dose in the first impurity addition step, and in the second impurity addition step. It is characterized by being less than the impurity dose.
The impurity added to the semiconductor film in the first impurity addition step and the third impurity addition step is phosphorus or arsenic, and the impurity added to the semiconductor film in the second impurity addition step is It is characterized by being boron.
In a thin film semiconductor device in which a Pch thin film transistor and a Nch thin film transistor having a source region, a drain region, a gate insulating film and a gate electrode are integrated on the same substrate, the source and drain portions of the Nch thin film transistor have a dose amount of 1 × 10 ¹⁵ cm ^-2 Less than 1%, and only the contact portion with the source and drain electrodes has a dose amount of 1 × 10 ¹⁵ cm ^-2 It is characterized by the above high concentration.
[0010]
[Means for Solving the Problems]
A method of manufacturing a thin film semiconductor device according to the present invention includes an Nch thin film transistor provided for each pixel to select pixels arranged in a matrix, and an Nch thin film transistor and a Pch thin film transistor that constitute a drive circuit for driving the pixel. Forming a gate insulating film on the semiconductor thin film and forming a gate electrode on the gate insulating film in the method for manufacturing a thin film semiconductor device integrated on the same insulating transparent substrate, and the Nch thin film transistor A first impurity addition step of implanting low concentration impurity ions into the semiconductor thin film and the semiconductor thin film of the Pch thin film transistor to form a low impurity concentration region using the gate electrode as a mask, and the semiconductor thin film of the Pch thin film transistor, Photoresist mask formed on the Nch thin film transistor And a second impurity addition step of forming a high impurity concentration source region and drain region of the Pch thin film transistor by implanting high concentration impurity ions using the gate electrode as a mask, and the gate insulating film and the gate electrode An interlayer insulating film is formed thereon, and contact holes are formed in the gate insulating film and the interlayer insulating film on the low impurity concentration region of the Nch thin film transistor and on the source region and drain region of the high impurity concentration of the Pch thin film transistor. After the formation, impurity ions are implanted at a high concentration into the semiconductor thin film of the Nch thin film transistor and the semiconductor thin film of the Pch thin film transistor through the contact hole, and a high concentration impurity region is formed in the low impurity concentration region of the Nch thin film transistor. Third impurity forming And a step of forming a source electrode and a drain electrode electrically connected to the Nch thin film transistor and the Pch thin film transistor through the contact hole, and a dose amount of impurities in the third impurity addition step However, it is characterized in that it is larger than the dose amount of the impurity in the first impurity addition step and smaller than the dose amount of the impurity in the second impurity addition step. Note that in this specification, the end portion of the semiconductor film may be a portion where the field insulating film provided for element isolation and the semiconductor layer are in contact with each other.
[0011]
Further, the ion dose of the low concentration ion implantation is 1 × 10. ¹³ ~ 1x10 ¹⁵ cm ^-2 And the high-concentration ion dose is 1 × 10. ¹⁵ cm ^-2 It is characterized by the above.
[0012]
Further, the impurity ions implanted into the Nch thin film transistor are phosphorus or arsenic, and the impurity ions implanted into the Pch thin film transistor are boron or the like.
[0013]
According to the present invention, pixels arranged in a matrix, an Nch thin film transistor for pixel switching provided for each pixel to select the pixel, and a pixel drive circuit configured by the Nch thin film transistor and the Pch thin film transistor are provided. In a method of manufacturing a thin film semiconductor device integrated on the same insulating transparent substrate, low concentration source / drain regions are formed by performing low concentration ion implantation of phosphorus or arsenic using a gate electrode as a mask for all thin film transistors. Forming a high concentration source / drain region by performing high concentration ion implantation only on the Pch thin film transistor by using the gate electrode as a mask in the first photo process, and further forming an interlayer insulating film; After making contact holes for the source and drain, the second photo process Therefore, the by performing only the high concentration of ions implanted into the Nch TFTs, characterized in that the only high-concentration region contacting portion of the source and drain electrode and the source and drain regions and the electrode.
[0014]
Further, the ion dose of the low concentration ion implantation is 1 × 10. ¹³ ~ 1x10 ¹⁵ cm ^-2 And the high-concentration ion dose is 1 × 10. ¹⁵ cm ^-2 It is characterized by the above.
[0015]
Further, the impurity ion implanted into the Nch thin film transistor is phosphorus or arsenic, and the impurity ion implanted into the Pch thin film transistor is boron or the like.
[0016]
According to the present invention, pixels arranged in a matrix, an Nch thin film transistor for pixel switching provided for each pixel to select the pixel, and a pixel drive circuit configured by the Nch thin film transistor and the Pch thin film transistor are provided. In a method of manufacturing a thin film semiconductor device integrated on the same insulating transparent substrate, low concentration source / drain regions are formed by performing low concentration ion implantation of phosphorus or arsenic using a gate electrode as a mask for all thin film transistors. Forming a high concentration source / drain region by performing high concentration ion implantation only on the Pch thin film transistor by using the gate electrode as a mask in the first photo process, and further forming an interlayer insulating film; After making source and drain contact holes, the Nch thin film transistor By high concentration of phosphorus or arsenic ions are implanted through the contact hole of Njisuta and Pch TFTs, characterized in that the only high-concentration region contacting portion of the source and drain electrode and the source and drain regions and the electrode.
[0017]
Further, the ion dose of the low concentration ion implantation is 1 × 10. ¹³ ~ 1x10 ¹⁵ cm ^-2 It is characterized by being in the range.
[0018]
Furthermore, the ion concentration of the high concentration is 1 × 10 ¹⁵ cm ^-2 In addition, the dose amount of phosphorus or arsenic is smaller than the dose amount of boron.
[0019]
Further, the impurity ions implanted into the Nch thin film transistor are phosphorus or arsenic, and the impurity ions implanted into the Pch thin film transistor are boron or the like.
[0020]
【Example】
Example 1
First, the structure of a thin film semiconductor device according to the present invention is shown in FIG. FIG. 1 is a structural sectional view. In FIG. 1, reference numeral 1-11 denotes an Nch thin film transistor that constitutes a pixel switch, and 1-12 denotes a Pch thin film transistor. 1-1 is an insulating transparent substrate, 1-2 is a semiconductor thin film constituting an active region of the thin film transistor, 1-3 is a gate insulating film, and 1-4 is a gate electrode. The Nch thin film transistor constituting the pixel switch forms an LDD (Lightly Doped Drain) region 1-5 by ion implantation of low concentration phosphorus or arsenic impurity ions in a self-aligning manner using the gate electrode 1-4 as a mask. To do. The dose at this time is 1 × 10 ¹³ ~ 1x10 ¹⁵ cm ^-2 The degree is suitable. Thereafter, an interlayer insulating film 1-8 is stacked and a contact hole is formed, and then high concentration phosphorus or arsenic is ion-implanted from the contact hole only into the Nch thin film transistor. The dose at this time is 1 × 10 ¹⁵ cm ^-2 The above is suitable. 1-7 is a high concentration region. Distance L from the end of gate electrode 1-4 to the end of contact hole _cont Is the offset length. L _cont Is 1 to 2 μm or more, the off-leakage current jumps sharply, but when it is 2 μm or more, the on-current starts to decrease. Therefore, the balance between the off-leakage current and the on-current causes L _cont The length of the must be determined. According to the experiment, L _cont 1 to 5 μm is considered suitable. In the figure, the offset length L _cont Indicates. On the other hand, a Pch thin film transistor does not have an LDD structure because high concentration boron is ion-implanted using a gate electrode as a mask. 1-6 denotes a high concentration source region and drain region. 1-9 is a source electrode, and 1-10 is a drain electrode.
[0021]
Hereinafter, the manufacturing method of the present invention will be described by taking as an example a case where an active matrix substrate is manufactured using an Nch thin film transistor as a pixel switching thin film transistor. Of course, a Pch thin film transistor may be used as the pixel switching thin film transistor. Basically, only the difference in ion species due to ion implantation is given, and the description here is omitted.
[0022]
(Example 2)
First, the manufacturing method of 1st invention is demonstrated. The description of the present invention begins with FIG. A non-single-crystal semiconductor thin film 2-2 is formed on the insulating amorphous material 2-1. Examples of the insulating amorphous material include a quartz substrate, a glass substrate, a nitride film, and SiO. ₂ A membrane or the like is used. When a quartz substrate is used, the process temperature is allowed to about 1200 ° C., but when a glass substrate is used, the process temperature is limited to a low temperature process of 600 ° C. or less. Hereinafter, a case where a quartz substrate is used and a solid-phase grown Si thin film is used as the non-single-crystal semiconductor thin film will be described as an example. Of course, the present invention can be realized by using not only a solid-phase grown Si thin film but also a polycrystalline Si thin film or SOI (Silicon on Insulator) formed by a low pressure CVD method, a plasma CVD method or a sputtering method. .
[0023]
Using a plasma CVD apparatus, SiH is formed on a quartz substrate 2-1, as shown in FIG. _Four And H ₂ Is decomposed by high frequency glow discharge at 13.56 MHz to deposit an amorphous Si film 2-2. SiH of the mixed gas _Four The partial pressure is 10 to 20%, and the internal pressure in the depot is about 0.5 to 1.5 torr. The substrate temperature is preferably 250 ° C. or lower and about 180 ° C. The amount of bonded hydrogen was determined by infrared absorption measurement and found to be about 8 atomic%. The chamber before deposition of the amorphous Si film 2-2 is Freon cleaned, and subsequently deposited amorphous Si film is 2 × 10. ¹⁸ cm ^-3 Of fluorine. Therefore, in the present invention, after the freon cleaning, dummy deposition is performed and then actual deposition is performed. Alternatively, the freon cleaning is abolished and the chamber is cleaned by another method such as bead processing.
[0024]
Subsequently, the amorphous Si film is heat-treated at 400 ° C. to 500 ° C. to release hydrogen. This process aims to prevent the explosive desorption of hydrogen.
[0025]
Next, the amorphous thin film 2-2 is solid-phase grown. As the solid phase growth method, furnace annealing with a quartz tube is convenient. As an annealing atmosphere, nitrogen gas, hydrogen gas, argon gas, helium gas, or the like is used. 1 × 10 ^-6 To 1 × 10 ^-Ten Annealing may be performed in a high vacuum atmosphere of Torr. The solid phase growth annealing temperature is set to 500 ° C to 700 ° C. In such a low temperature anneal, only crystal grains having a crystal orientation with a small crystal growth activation energy are grown, and slowly grow large. In the inventor's experiment, a large-diameter silicon thin film of 2 μm or more was obtained by solid phase growth at an annealing temperature of 600 ° C. and an annealing time of 16 hours. In FIG. 2B, reference numeral 2-3 denotes a solid-phase grown silicon thin film.
[0026]
The method for producing a silicon thin film by the solid phase growth method has been described above. Alternatively, the silicon thin film may be produced by an LPCVD method, a sputtering method, a vapor deposition method or the like.
[0027]
Next, the solid phase grown silicon thin film is patterned on the island 2-3 as shown in FIG. 2C by photolithography. The reason why two islands 2-3 are drawn is to explain Nch and Pch.
[0028]
Next, as shown in FIG. 2D, a gate oxide film 2-4 is formed. As a method for forming the gate oxide film, a LPCVD method, a photoexcited CVD method, a plasma CVD method, an ECR plasma CVD method, a high vacuum deposition method, a plasma oxidation method, a high pressure oxidation method, or the like is used. There are the following low temperature methods. The gate oxide film formed by the low temperature method becomes an excellent film with a finer and less interface state by heat treatment. When a quartz substrate is used as the amorphous insulating substrate 2-1, it can be performed by a thermal oxidation method. The thermal oxidation method includes a dry oxidation method and a wet oxidation method. An oxide film is generated at about 800 ° C. or higher. In order to use a quartz substrate, it is suitable to perform dry oxidation at a temperature as high as possible, for example, 1000 ° C. or higher. The thickness of the gate oxide film is suitably about 500 to 1500 mm.
[0029]
After forming the gate oxide film, boron may be channel ion-implanted and channel doped as necessary. This is intended to prevent the threshold voltage of the Nch thin film transistor from shifting to the negative side. When the deposition thickness of the amorphous silicon film is about 500 to 1500 mm, the boron dose is 1 × 10 5. ¹² ~ 5x10 ¹² cm ^-2 The degree is suitable. When the thickness of the amorphous silicon film is less than 500 mm, the amount of borondose is reduced. ¹² cm ^-2 Below. Further, when the film thickness is thicker than 1500 mm, the amount of borondose is increased. ¹² cm ^-2 That's it.
[0030]
Instead of channel ion implantation, boron may be added during the deposition of the 2-2 silicon film. This is because diborane gas (B together with silane gas in the chamber during silicon film deposition). ₂ H ₆ ) And let it react.
[0031]
Next, as shown in FIG. 2E, the method for forming the gate electrode 2-5 will be described. Here, a case where a low resistance polycrystalline silicon film is used will be described as an example. First, a film forming method using a diffusion method will be described. A polycrystalline silicon film is deposited by a method such as LPCVD, and then POCl at 900 to 1000 ° C. _Three P is added to the polycrystalline silicon film by a diffusion method. At this time, since a thin oxide film is coated on the polycrystalline silicon film, the oxide film is removed with an aqueous solution containing hydrofluoric acid. There is also a method of adding P by an ion implantation method. In addition, there is a method of forming a gate electrode 2-5 by depositing a doped polycrystalline silicon film. This is SiO ₂ Gas and PH _Three This is a method of forming a film by decomposing a gas mixture. An impurity-added polycrystalline silicon film is formed by thermal decomposition at 500 to 700 ° C. in the LPCVD method and glow discharge decomposition in the PECVD method. In the PECVD method, an amorphous silicon film can be formed at about 300 ° C. It is also effective to grow this doped amorphous silicon film into a high-quality polycrystalline silicon film by the solid phase growth method as described above.
[0032]
1 × 10 in the above way ¹⁹ cm ^-3 The polycrystalline silicon film to which the above P is added is deposited by about 500 to 2000 mm. In this case, the sheet resistance of the gate electrode is about 20 to 30Ω / □.
[0033]
In order to further reduce the sheet resistance of the gate electrode, there is a method using a two-layer gate electrode in which an impurity-doped polycrystalline silicon film and a silicide film are stacked. As the silicide film, cobalt silicide (CoSi ₂ ), Or nickel silicide (NiSi), or titanium silicide (TiSi) ₂ ) Or molybdenum silicide (MoSi) ₂ ) Or tungsten silicide (WSi) ₂ ) Etc. MoSi as silicide film ₂ When a film is used, if 1500 liters are deposited, the sheet resistance is about 7-8 Ω / □. The gate line resistance is reduced by about one third.
[0034]
Next, a method for forming the LDD region of the Nch thin film transistor will be described. As shown in FIG. 3A, an N photoresist mask 2-6 is formed on the Pch thin film transistor. Then, low concentration phosphorus or arsenic is ion-implanted. The dose at this time is 1 × 10 ¹³ ~ 1x10 ¹⁵ cm ^-2 The degree is suitable. 2-7 is an LDD region. Concentration is 2x10 ¹⁸ ~ 2x10 ²⁰ cm ^-3 Degree. Reference numeral 2-8 denotes an impurity ion beam.
[0035]
Subsequently, as shown in FIG. 3B, ion implantation for forming the source region and the drain region of the Pch thin film transistor is performed. First, a P photoresist mask 2-9 is formed on an Nch thin film transistor, and acceptor-type impurities are ion-implanted into the semiconductor layer to form a source region 2-10 and a drain region 2-11 in a self-aligning manner. . Reference numeral 2-12 denotes an impurity ion beam.
[0036]
Boron (B) or the like is used as the acceptor-type impurity. As an impurity addition method, there is a laser doping method or a plasma doping method in addition to the ion implantation method. When a quartz substrate is used as the insulating amorphous material 2-1, a thermal diffusion method can be used. Impurity dose is 1 × 10 ¹⁵ To 1 × 10 ¹⁷ cm ^-2 To the extent. In terms of impurity concentration, the source region 2-10 and the drain region 2-11 are about 1 × 10 ²⁰ To 1 × 10 ^{twenty two} cm ^-3 Degree. The ion acceleration energy is set so that the maximum concentration distribution of the implanted impurity exists in the vicinity of the interface between the polycrystalline silicon thin film 2-3 and the gate insulating film 2-4. For example, when the thickness of the gate oxide film is 1200 mm, the acceleration energy of ions is suitably 30 to 60 keV.
[0037]
Subsequently, an interlayer insulating film 2-13 is formed as shown in FIG. As a method for forming an oxide film, there are a LPCVD method, an APCVD method, a plasma CVD method, an ECR plasma CVD method, a photoexcited CVD method, and the like. Further, there is a method using an organic silicon compound TEOS (Tetra Ethyl Ortho-Silicate) or ozone as a source gas. When TEOS is used, excellent step coverage is realized. Further, when PSG (phosphosilicate glass) or BSG (borosilicate glass) is reflowed, further excellent step coverage can be realized. Regarding the film thickness, a thickness of about several thousand to several μm is common. As a method for forming the nitride film, an LPCVD method or a plasma CVD method is simple. For the reaction, ammonia gas (NH _Three ), A mixed gas of silane gas and nitrogen gas, or a mixed gas of silane gas and nitrogen gas.
[0038]
Subsequently, activation annealing is performed for the purpose of densification of the interlayer insulating film, activation of the source region and drain region, and recovery of crystallinity. The activation annealing conditions are N ₂ The temperature is lowered to about 800 to 1000 ° C. in a gas atmosphere, and the annealing time is set to about 20 minutes to 1 hour. At 900 to 1000 ° C., the impurities are considerably activated by annealing for about 20 minutes. At 800 to 900 ° C., annealing is performed for 20 minutes to 1 hour. On the other hand, the two-step activation annealing method in which the crystallinity is sufficiently recovered by annealing at 500 to 800 ° C. for about 1 to 20 hours and then activated at a high temperature of 900 to 1000 ° C. is also effective. is there. Further, an RTA (Rapid Thermal Annealing) method using an infrared lamp or a halogen lamp is also effective. Further, it is effective to use a laser activation method using a laser beam or the like.
[0039]
Next, when hydrogen ions are introduced by a method such as a hydrogen plasma method, a hydrogen ion implantation method, or a method of diffusing hydrogen from a plasma nitride film, dangling bonds existing at crystal grain boundaries or gate oxide film interfaces Defects existing at the junctions between the source and the drain part and the channel part are inactivated. Such a hydrogenation step may be performed before the interlayer insulating film 2-13 is stacked. Alternatively, the hydrogenation step may be performed after forming a source electrode and a drain electrode, which will be described later.
[0040]
Next, as shown in FIG. 3D, contact holes 2-14 are formed in the interlayer insulating film 2-13 and the gate oxide film 2-4 by photoetching.
[0041]
Thereafter, as shown in FIG. 4A, an N photoresist mask 2-6 is again formed on the Pch thin film transistor. Then, ion implantation of high concentration phosphorus or arsenic is performed to form a high concentration region 2-15 in the contact hole portion of only the Nch thin film transistor. 2-16 is an ion beam of impurities.
[0042]
As shown in FIG. 4B, after removing the N photoresist mask 2-6, second activation annealing is performed to form a source electrode 2-17 and a drain electrode 2-18. Distance L between gate electrode edge and contact hole edge _cont Is the offset length. The source electrode and the drain electrode are formed of a metal material such as aluminum or chromium. In this way, a thin film transistor is formed.
[0043]
(Example 3)
Next, the manufacturing method of 2nd invention is demonstrated. The second invention is characterized in that the number of photo steps can be reduced by one step compared to the first invention. Since the steps up to FIG. 2 (e) of the first invention are common steps, the second invention will be described from FIG. 5 (a) following FIG. 2 (e).
[0044]
As shown in FIG. 5A, low concentration phosphorus or arsenic is ion-implanted over the entire surface of the substrate. The dose at this time is 1 × 10 ¹³ ~ 1x10 ¹⁵ cm ^-2 The degree is suitable. Reference numeral 5-1 denotes an LDD region. Concentration is 2x10 ¹⁸ ~ 2x10 ²⁰ cm ^-3 Degree. Reference numeral 5-2 denotes an ion beam of impurities. In the first invention, low concentration phosphorus or arsenic is ion-implanted only into the Nch thin film transistor. However, as explained, the dose is about an order of magnitude lower than the dose of the source and drain regions of the Pch thin film transistor. Therefore, in the second invention, low concentration ion implantation is performed on the entire surface, and one photo step is omitted.
[0045]
Subsequently, as shown in FIG. 5B, ion implantation for forming the source region and the drain region of the Pch thin film transistor is performed. First, a P photoresist mask 5-3 is formed on an Nch thin film transistor, and an acceptor type impurity is ion-implanted into a semiconductor layer to form a source region 5-4 and a drain region 5-5 in a self-aligning manner. . Reference numeral 5-6 denotes an impurity ion beam.
[0046]
Boron (B) or the like is used as the acceptor-type impurity. As an impurity addition method, there is a laser doping method or a plasma doping method in addition to the ion implantation method. When a quartz substrate is used as the insulating amorphous material 2-1, a thermal diffusion method can be used. Impurity dose is 1 × 10 ¹⁵ To 1 × 10 ¹⁷ cm ^-2 To the extent. In terms of impurity concentration, the source region 5-4 and the drain region 5-5 have about 1 × 10 6 ²⁰ To 1 × 10 ^{twenty two} cm ^-3 Degree. The ion acceleration energy is set so that the maximum concentration distribution of the implanted impurity exists in the vicinity of the interface between the polycrystalline silicon thin film 2-3 and the gate insulating film 2-4. For example, when the thickness of the gate oxide film is 1200 mm, the acceleration energy of ions is suitably 30 to 60 keV.
[0047]
Subsequently, an interlayer insulating film 5-7 is formed as shown in FIG. Since the method for forming the oxide film has been described in detail in the section of the first invention, it is omitted here.
[0048]
Contact holes 5-8 are formed in the interlayer insulating film 5-7 and the gate oxide film 2-4 by photoetching.
[0049]
Thereafter, as shown in FIG. 5D, an N photoresist mask 5-9 is formed again on the Pch thin film transistor. Then, ion implantation of high concentration phosphorus or arsenic is performed to form a high concentration region 5-10 in the contact hole portion of only the Nch thin film transistor. Reference numeral 2-11 denotes an impurity ion beam.
[0050]
As shown in FIG. 5E, after the N photoresist mask 5-9 is peeled off, second activation annealing is performed to form source and drain portions. Thereafter, a source electrode 5-12 and a drain electrode 5-13 are formed. Distance L between gate electrode edge and contact hole edge _cont Is the offset length. The source electrode and the drain electrode are formed of a metal material such as aluminum or chromium. In this way, a thin film transistor is formed.
[0051]
Example 4
Next, the manufacturing method of the third invention will be described. The third invention is characterized in that the number of photo steps can be further reduced by one step compared with the second invention. Since the process up to FIG. 5C of the second invention is a common process, the third invention will be described from FIG. 6A following FIG. 5C.
[0052]
As shown in FIG. 6A, after the contact hole 5-8 is opened, ion implantation of high concentration phosphorus or arsenic is performed to form a high concentration region 6-1 in the contact portion of the Nch thin film transistor. . Further, a high concentration region 6-2 is formed in the contact portion of the Pch thin film transistor. 6-3 is an ion beam of impurities.
[0053]
The dose amount of the source and drain regions of the Pch thin film transistor is N _P Then, the ion implantation dose of high concentration phosphorus or arsenic after the contact hole 5-8 is opened is N _N And Here, N _N N _P Less than the entire surface N _N Enabled ion implantation. Therefore, according to the present invention, one more photo process can be omitted as compared with the second invention. Since the boron concentration in the source and drain regions of the Pch thin film transistor is higher than the phosphorus or arsenic concentration in the contact portion 6-2, there is no adverse effect on the characteristics of the Pch thin film transistor.
[0054]
As shown in FIG. 6C, a source electrode 6-4 and a drain electrode 6-5 are formed. Distance L between gate electrode edge and contact hole edge _cont Is the offset length. The source electrode and the drain electrode are formed of a metal material such as aluminum or chromium. In this way, a thin film transistor is formed.
[0055]
【The invention's effect】
As described in the above embodiments, only an Nch thin film transistor can be formed with an LDD structure by a very simple method. According to the present invention, the off-leakage current of the pixel switching thin film transistor can be reduced. The characteristics are shown in FIG. This corresponds to FIG. 8 described above. Even at a gate voltage of −20 V, the off-leakage current is very small and the jumping is remarkably suppressed. As a result, the flicker and display unevenness of the liquid crystal display are remarkably improved, and a very large effect is expected for improving the panel characteristics.
[0056]
Since the pixel switching thin film transistor has an LDD structure selectively, no adverse effect is exerted on the driving circuit. Further, the conventional LDD structure has a serious problem that the on-current is reduced. In the present invention, a high concentration impurity region is formed in the contact portion of the LDD region through the contact hole of the Nch thin film transistor having the LDD structure. As a result, the contact resistance was greatly reduced. Therefore, sufficient on-current can be obtained, and high-speed operation is possible. It also satisfies the required characteristics of high definition and high-definition TV (HDTV).
Further, if the dose amount of impurity ion implantation for forming the source region and the drain region is made relatively high, an effect of reducing the contact resistance of the self-aligned thin film transistor can be obtained.
[0057]
The off-leakage current of the pixel switching thin film transistor is reduced, and the rise of the off-leakage current is significantly reduced. As a result, the pixel holding characteristics are improved, and a good liquid crystal display with extremely little flicker and display unevenness can be realized. On the other hand, in order to improve display characteristics, there is a driving method called common swing. According to this driving method, a larger reverse bias voltage is applied to the pixel switching thin film transistor. According to the present invention, the rise in off-leakage current is remarkably reduced, so that it can sufficiently withstand a driving method such as a common swing. Therefore, further improvement in display characteristics is expected.
[0058]
The present invention has an extremely large effect, such as ensuring a sufficient on-current while reducing the off-current.
[0059]
In the first invention, since the Nch thin film transistor and the Pch thin film transistor having the LDD structure are formed by completely different ion implantation, thin film transistors having excellent characteristics can be obtained.
[0060]
In the second invention, the photo 1 step is omitted by performing low-concentration ion implantation for forming the LDD region over the entire surface, thereby simplifying the step.
[0061]
In the third invention, the concentration of the source and drain regions of the Nch thin film transistor is made lower than that of the Pch thin film transistor, so that the photo 2 process is further omitted compared to the first invention and the process is simplified. The aim is to reduce manufacturing costs and improve yield.
[0062]
Conventionally, an LDD structure has been formed by forming a side wall at the end of a gate electrode by anisotropic etching. However, according to the present invention, it is possible to omit the difficult and poor controllability process as in the prior art.
[0063]
When a two-layer scanning line using a silicide film is applied to the present invention, the sheet resistance of the scanning line can be reduced from 25Ω / □ in the case of conventional polycrystalline silicon to about one third 8Ω / □. . Even in this case, the LDD structure can be easily formed. As a result, an active matrix substrate with extremely low off-leakage current and a low resistance value of the scanning line can be easily manufactured.
[0064]
Since gate signals are sent to the scanning lines from both the left and right sides, even if a disconnection occurs in the scanning lines, the scanning line resistance is sufficiently small so that the signal delay is small and the screen display of the liquid crystal display is not affected. Therefore, even if the source line and the scanning line are short-circuited, the short-circuit defect can be relieved by cutting the scanning line on both sides of the short-circuit point. Thus, there is a great effect on the yield improvement.
[0065]
Since the scanning line resistance is reduced, the time constant τ of the scanning line is reduced. Therefore, the rising characteristics of the pixel transistors at the center and the edge of the screen become uniform. As a result, flicker or display unevenness can be reduced. In addition, since it is not necessary to reduce the line capacity of the scanning line, the retention characteristic of the pixel does not deteriorate. Thus, according to the present invention, it is possible to realize a liquid crystal display with extremely little flicker or display unevenness without deteriorating the pixel holding characteristics.
[0066]
As for a high-definition TFT, a large TFT panel of about 4 inches has to be prepared because a light valve or the like is required in order to configure it as a projection display. In the case of manufacturing a panel having such a long scanning line, the effect of the present invention is further increased.
[0067]
Since the resistance of the scanning line is reduced, it is possible to eliminate the additional pixel storage capacitor line. Therefore, the aperture ratio is improved, and as a result, a very bright liquid crystal display can be realized.
[0068]
Since the offset gate structure is provided, the retention characteristic of the pixel is improved. Furthermore, a great effect is expected for reduction of current consumption.
[0069]
Since there is no decrease in on-current, a great effect is expected for increasing the speed and definition of the drive circuit and increasing the density of the pixels.
[0070]
Various simplified processes can be selected from the relationship between required transistor characteristics and a reduction in manufacturing cost. Therefore, there is a degree of freedom in setting the manufacturing process.
[0071]
In the embodiments, the case where an Nch thin film transistor is used as a pixel switching element has been described as an example. However, the present invention can be similarly applied to a case where a Pch thin film transistor is used as a pixel switching element.
[0072]
By using the solid phase growth method, a silicon thin film having excellent crystallinity can be formed on an amorphous insulating substrate, which greatly contributes to the development of SOI technology. Reducing the resistance of the gate line has a great effect in realizing a very excellent liquid crystal display by maximizing the characteristics of the thin film transistor improved by a method such as solid phase growth.
[0073]
When the present invention is applied to a contact image sensor in which a photoelectric conversion element and its scanning circuit are integrated in the same chip, a very large effect can be obtained when reading speed is increased, resolution is increased, and gradation is further obtained. I will start. When high resolution is achieved, application to a color reading contact image sensor becomes easy. Of course, the effect is also great in reducing power supply voltage, reducing current consumption, and improving reliability. Further, since it can be manufactured by a low-temperature process, it is possible to lengthen the contact image sensor chip, and it is possible to realize a reading apparatus for a large facsimile such as A4 size or A3 size with one chip. Therefore, a technique such as double joining of sensor chips is required, and a technique with low reliability can be avoided, and the mounting yield is also improved.
[0074]
Not only quartz substrates and glass substrates, but also sapphire substrates or MgO / Al ₂ O _Three , BP, CaF ₂ A crystalline insulating substrate such as can also be used.
[0075]
Although the thin film transistor has been described above as an example, the present invention can be applied to an element using a thin film such as a bipolar transistor or a heterojunction bipolar transistor. Further, the present invention can be applied to an element using SOI technology such as a three-dimensional device.
[0076]
Although the present invention has been described by taking the solid phase growth method as an example, the present invention is not limited to the solid phase growth method, but the present invention is not limited to the LPCVD method and other methods, for example, a poly-Si thin film formed by an EB deposition method, a sputtering method, or an MBE method. The present invention can also be applied to the production of a thin film semiconductor device using Also, it can be applied to a general MOS type semiconductor device.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a structure of a thin film semiconductor device showing an embodiment of the present invention.
FIGS. 2A to 2E are process sectional views showing a first aspect of the method for manufacturing a thin film semiconductor device proposed in this patent;
FIGS. 3A to 3D are process cross-sectional views showing a first aspect of the method for manufacturing a thin film semiconductor device proposed in this patent; FIGS. However, (a) continues from FIG. 2 (e).
FIGS. 4A to 4B are process cross-sectional views showing a first invention in the method for manufacturing a thin film semiconductor device proposed in this patent. FIGS. However, (a) continues from FIG. 3 (d).
FIGS. 5A to 5E are process cross-sectional views showing a second invention in the method of manufacturing a thin film semiconductor device proposed in this patent. However, (a) continues from FIG. 2 (e).
FIGS. 6A to 6B are process sectional views showing a third aspect of the method of manufacturing a thin film semiconductor device proposed in this patent. However, (a) continues from FIG. 5 (c).
FIG. 7 is a diagram showing characteristics of an Nch thin film transistor used in a pixel switching thin film transistor according to the present invention.
FIG. 8 is a diagram showing characteristics of an Nch thin film transistor used for a conventional pixel switching thin film transistor.
[Explanation of symbols]
1-1 Insulating transparent substrate
1-2 Polycrystalline silicon thin film
1-3 Gate insulating film
1-4 Gate electrode
1-5 LDD region
1-6 Pch thin film transistor source and drain regions
1-7 Contact high concentration region
1-8 Interlayer insulating film
1-11 Nch thin film transistor
1-12 Pch thin film transistor
2-1 Insulating transparent substrate
2-3 Polycrystalline silicon thin film
2-4 Gate insulating film
2-5 Gate electrode
2-6 N photoresist mask
2-7 LDD region of Nch thin film transistor
2-9P photoresist mask
2-10 Source region of Pch thin film transistor
2-11 Drain region of Pch thin film transistor
2-13 Interlayer insulation film
2-14 Contact hole
2-15 Nch thin film transistor contact high concentration region
5-1 LDD region of Nch thin film transistor
5-10 Nch thin film transistor contact high concentration region
Source region of 5-4 Pch thin film transistor
5-5 Pch thin film transistor drain region
6-1 High contact area of Nch thin film transistor
6-2 Pch thin film transistor contact high concentration region

Claims

An Nch thin film transistor provided for each pixel in order to select pixels arranged in a matrix and an Nch thin film transistor and a Pch thin film transistor that constitute a drive circuit for driving the pixel are formed on the same insulating transparent substrate. In a manufacturing method of an integrated thin film semiconductor device,
Forming a gate insulating film on the semiconductor thin film and forming a gate electrode on the gate insulating film;
A first impurity addition step of implanting low concentration impurity ions into the semiconductor thin film of the Nch thin film transistor and the semiconductor thin film of the Pch thin film transistor to form a low impurity concentration region by using the gate electrode as a mask;
By implanting high concentration impurity ions into the semiconductor thin film of the Pch thin film transistor using the photoresist mask formed on the Nch thin film transistor and the gate electrode as a mask, the high impurity concentration source region and drain region of the Pch thin film transistor A second impurity addition step for forming
An interlayer insulating film is formed on the gate insulating film and the gate electrode, the gate insulating film on the low impurity concentration region of the Nch thin film transistor and on the source region and drain region of the high impurity concentration of the Pch thin film transistor; After forming a contact hole in the interlayer insulating film, impurity ions are implanted into the semiconductor thin film of the Nch thin film transistor and the semiconductor thin film of the Pch thin film transistor at a high concentration through the contact hole, so that the low impurity of the Nch thin film transistor A third impurity addition step for forming a high concentration impurity region in the concentration region;
Forming a source electrode and a drain electrode electrically connected to the Nch thin film transistor and the Pch thin film transistor through the contact hole,
The impurity dose amount in the third impurity addition step is larger than the impurity dose amount in the first impurity addition step and smaller than the impurity dose amount in the second impurity addition step. A method for manufacturing a thin film semiconductor device.

The impurity added to the semiconductor film in the first impurity addition step and the third impurity addition step is phosphorus or arsenic, and the impurity added to the semiconductor film in the second impurity addition step is boron. The method for manufacturing a thin film semiconductor device according to claim 1, wherein: