JP3936476B2 - Code generator - Google Patents

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【0001】
【発明の属する技術分野】
本発明は、直交符号を生成するための符号生成器に関する。
【0002】
【従来の技術】
直交符号は、デジタル情報の暗号化やスペクトラム拡散通信における拡散符号など、広い分野で利用されている。特に、この種の直交符号として有名なのが、2k ×2k のアダマール行列Hk の行ベクトルとして定義される符号であり、こうしたアダマール行列Hk から導かれる直交符号は、疑似ランダム符号などの雑音源としても利用されている。
【0003】
尚、アダマール行列HK の一般式は、文献「スペクトル拡散通信システム:科学技術出版社・横山光雄著」等に記載されているように、下記の式1で表される。
【0004】
【数1】

Figure 0003936476
【0005】
従って、1番目の階層の行列H1 を下記の式2とすると、2番目の階層の行列H2 は式3のようになり、3番目の階層の行列H3 は式4のようになる。そして、例えば式3において、行列H2 の各行が、符号長が4(=22 )ビットの4つの直交符号C0 〜C3 となり、同様に、式4において、行列H3 の各行が、符号長が8(=23 )ビットの8つの直交符号C0 〜C7 となる。尚、以下の説明において、このようなアダマール行列の行ベクトルとして定義される直交符号を、アダマール系の直交符号といい、また、k番目の階層の行列Hk の各行である符号長が2k ビットで2k 個の直交符号を、符号系列番号kの直交符号という。
【0006】
【数2】
Figure 0003936476
【0007】
【数3】
Figure 0003936476
【0008】
【数4】
Figure 0003936476
【0009】
ところで、従来より、この種の直交符号は、その演算結果を予めROMなどのメモリに記憶させておき、そのメモリから必要に応じて所望の符号を読み出すことにより生成するようにしていた。
例えば、アダマール系の直交符号うちで、6番目の階層の行列H6 から導かれる符号系列番号k=6の直交符号の何れかを任意に生成するためには、64(=26 )×64ビットのデータを記憶可能なメモリを用意すると共に、そのメモリの0から63までの符号番号に対応する各アドレスに、予め式1の行列式に基づき演算した64個の直交符号C0 〜C63を夫々記憶させておき、そのメモリから必要に応じて任意の直交符号を読み出すこととなる。
【0010】
【発明が解決しようとする課題】
よって、従来の技術では、例えば、10番目の階層の行列H10から導かれる符号系列番号10の直交符号のように、符号長が非常に長い符号を生成する場合には、1024(=210)×1024ビットのデータを記憶可能な大きなメモリが必要となる。
【0011】
また、5番目の階層の行列H5 や6番目の階層の行列H6 といった具合に、異なる階層の行列から夫々導かれる任意の符号長の直交符号を生成する場合には、各階層の行列に基づく演算結果を予め別々のメモリに記憶しておく必要があり、更に多くのメモリが必要となる。
【0012】
このように、従来の技術では、符号長が非常に長い直交符号を生成する場合や、任意の符号長の直交符号を生成する場合に、非常に多くのメモリが必要となってしまう。
本発明は、こうした問題に鑑みなされたものであり、メモリを必要とせず小規模な回路構成によって任意の直交符号を生成することのできる符号生成器を提供することを目的としている。
【0013】
【課題を解決するための手段、及び発明の効果】
上記目的を達成するためになされた本発明の符号生成器は、正論理を表す二値信号と負論理を表す二値信号とを、外部から与えられる出力選択用二値信号に応じて択一的に出力する第1の選択回路と、その第1の選択回路の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号に応じて切り替えられるn−1個の第2の選択回路と、第1入力端子及び第2入力端子を有すると共に、前記第1の選択回路及び前記n−1個の第2の選択回路からなるn個の選択回路の各々に対応して設けられたn個の論理回路とを備えている。
【0014】
そして、n個の各論理回路は、第1入力端子に入力される出力許可用二値信号が出力許可を表す方の論理である場合に、第2入力端子に入力される二値信号を自己に対応する選択回路へ前記出力選択用二値信号として出力し、逆に、第1入力端子に入力される前記出力許可用二値信号が出力禁止を表す方の論理である場合には、第2入力端子に入力される二値信号に拘わらず、自己に対応する選択回路へ出力する前記出力選択用二値信号の論理を予め定められた一方の論理に保持する。
【0015】
そして更に、本発明の符号生成器では、信号出力手段が、前記n個の各論理回路の第2入力端子へ周期的に論理が反転する二値信号を出力するのであるが、この信号出力手段は、n個の選択回路のうちで1段目(即ち、第1の選択回路)から数えてx段目(但し、xは1からnまでの各々の整数)の選択回路に対応する論理回路の第2入力端子へは、クロックに同期し且つそのクロックの周期の2x-1 倍の時間毎に論理が反転する二値信号を出力する。
【0016】
このような本発明の符号生成器において、例えば、符号長が8(=23 )ビットの直交符号を生成する場合には、予め、第1の選択回路の次段に第2の選択回路を2個以上直列に接続して、選択回路の総段数を3段以上に設定しておく。
そして、1段目の選択回路(第1の選択回路)から数えて3段目よりも後段の選択回路に夫々対応する各論理回路の第1入力端子へ、出力禁止を表す論理の出力許可用二値信号を供給すると共に、1段目から3段目までの選択回路に夫々対応する各論理回路の第1入力端子へ、出力許可と出力禁止との何れかを表す論理の出力許可用二値信号を適宜供給すれば、最終段の選択回路から所望の符号を出力させることができる。
【0017】
具体例を挙げると、例えば、1段目の選択回路に対応する論理回路の第1入力端子のみに、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第2入力端子へ夫々出力される二値信号のうちで、クロックの1周期毎に論理が反転する二値信号(つまり、信号出力手段から1段目の選択回路に対応する論理回路の第2入力端子へ出力される二値信号であって、クロックの周期の21-1 倍の時間毎に論理が反転する二値信号)が、1段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの1周期毎に論理が反転する信号が出力され、この結果、最終段の選択回路からは、式4の符号C1 のように、1ビット毎に論理が反転する8ビットの符号が繰り返し出力されることとなる。
【0018】
また、2段目の選択回路に対応する論理回路の第1入力端子のみに、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第2入力端子へ夫々出力される二値信号のうちで、クロックの2周期毎に論理が反転する二値信号(つまり、信号出力手段から2段目の選択回路に対応する論理回路の第2入力端子へ出力される二値信号であって、クロックの周期の22-1 倍の時間毎に論理が反転する二値信号)が、2段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの2周期毎に論理が反転する信号が出力され、この結果、最終段の選択回路からは、式4の符号C2 のように、2ビット毎に論理が反転する8ビットの符号が繰り返し出力されることとなる。
【0019】
また更に、1段目の選択回路と2段目の選択回路とに夫々対応する論理回路の第1入力端子に、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第2入力端子へ夫々出力される二値信号のうちで、クロックの1周期毎に論理が反転する二値信号が1段目の選択回路に出力選択用二値信号として与えられると共に、クロックの2周期毎に論理が反転する二値信号が2段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの1周期毎に論理が反転する信号を更にクロックの2周期毎に論理反転させた信号が出力され、この結果、最終段の選択回路からは、式4の符号C3 のように、1ビット毎に論理が反転する符号を更に2ビット毎に論理反転させた8ビットの符号が繰り返し出力されることとなる。
【0020】
一方また、2段目の選択回路と3段目の選択回路とに夫々対応する論理回路の第1入力端子に、出力許可を表す論理の出力許可用二値信号を供給すれば、信号出力手段から各論理回路の第2入力端子へ夫々出力される二値信号のうちで、クロックの2周期毎に論理が反転する二値信号が2段目の選択回路に出力選択用二値信号として与えられると共に、クロックの4周期毎に論理が反転する二値信号(つまり、信号出力手段から3段目の選択回路に対応する論理回路の第2入力端子へ出力される二値信号であって、クロックの周期の23-1 倍の時間毎に論理が反転する二値信号)が3段目の選択回路に出力選択用二値信号として与えられることとなる。よって、最終段の選択回路からは、クロックの2周期毎に論理が反転する信号を更にクロックの4周期毎に論理反転させた信号が出力され、この結果、最終段の選択回路からは、式4の符号C6 のように、2ビット毎に論理が反転する符号を更に4ビット毎に論理反転させた8ビットの符号が繰り返し出力されることとなる。
【0021】
そして、このようにして、1段目から3段目までの選択回路に対応する各論理回路の第1入力端子へ供給する出力許可用二値信号の論理を変えることにより、8ビットの符号を8(=23 )種類生成できるが、その8種類の符号は、そのうちの任意の2つが直交している直交符号となる。
【0022】
このように、本発明の符号生成器によれば、生成すべき符号に応じて、各論理回路の第1入力端子へ、出力許可と出力禁止との何れかを表す論理の出力許可用二値信号を供給することにより、n個の選択回路のうちの最終段の選択回路から、所望の符号長を有する所望の直交符号を出力させることができる。そして、例えば符号長が1024(=210)ビットといった長い直交符号であっても、選択回路を少なくとも10段直列に接続しておくことにより、その1024ビットの直交符号のうちの任意の符号を生成することができ、しかも、選択回路を10段直列に接続した場合には、1024ビット以下の任意の符号長の直交符号を生成することができる。よって、本発明の符号生成器によれば、メモリを必要とせず、小規模な回路構成によって任意の直交符号が生成可能となる。
【0023】
ところで、信号出力手段としては、請求項2に記載のように、クロックに同期して0から2n−1 までを繰り返しカウントし、そのカウント値を表すnビットの出力信号の各ビットを、前記各論理回路の第2入力端子へ、1段目の選択回路に対応する論理回路からの順に供給する2n 進カウンタを用いることができる。そして、このような2n 進カウンタを用いれば、信号出力手段を簡単に構成することができ、延いては、当該符号生成器の回路構成が簡単になる。
【0024】
また、第2の選択回路は、請求項3に記載のように、入力される二値信号の論理を反転させるインバータと、前記入力される二値信号と前記インバータの出力との何れか一方を出力選択用二値信号に応じて択一的に出力するセレクタとから構成することができる。そして、この構成によれば、セレクタが、入力される二値信号の方を選択して出力する場合に、非反転出力動作が実現され、セレクタが、インバータの出力の方を選択して出力した場合に、反転出力動作が実現される。
【0025】
一方、第1の選択回路としては、例えば、請求項3に記載の第2の選択回路と同じ構成の回路を用いることができる。つまり、請求項3に記載の第2の選択回路と同じ構成の回路を1段目に配置すると共に、その回路に予め正論理或いは負論理を表す二値信号を入力しておくことにより、第1の選択回路の動作を実現することができる。しかし、この場合には、インバータが必要となる。
【0026】
そこで、第1の選択回路として、請求項4に記載のように、2つの入力端子のうちの一方の入力端子が正論理を表す第1の電圧に接続されると共に、他方の入力端子が負論理を表す第2の電圧に接続され、前記第1の電圧と前記第2の電圧との何れか一方を出力選択用二値信号に応じて択一的に出力する切替回路を用いれば、インバータが不要となり回路構成が簡単になる。つまり、請求項3に記載の第2の選択回路に備えられたセレクタと同様の切替回路のみで、第1の選択回路を構成することができる。
【0027】
また、論理回路として、請求項6に記載のように、第1入力端子と第2入力端子とに夫々入力される両信号の論理積信号を、出力選択用二値信号として出力する論理積回路(アンドゲート)を用いれば、回路構成が非常に簡単になる。
尚、論理回路として論理積回路を用いた場合、出力許可用二値信号の論理としては、論理“1”(ハイレベル)が出力許可を表す方の論理となり、論理“0”(ロウレベル)が出力禁止を表す方の論理となる。つまり、論理回路としての論理積回路は、第1入力端子に入力される出力許可用二値信号が論理“1”である場合に、第2入力端子に入力される二値信号を自己に対応する選択回路へそのまま出力選択用二値信号として出力し、逆に、出力許可用二値信号が論理“0”である場合には、自己に対応する選択回路へ出力する出力選択用二値信号の論理を論理“0”に保持することとなる。
【0028】
次に、請求項5に記載の符号生成器では、演算回路を追加して備えており、その演算回路は、生成すべき符号のビット数を特定する第1情報と、前記生成すべき符号におけるビットの並びを特定する第2情報とを入力して、その第1情報と第2情報とに基づき、前記各論理回路の第1入力端子へ出力許可用二値信号を供給する。そして、このような符号生成器によれば、演算回路へ前記第1情報と第2情報とを入力するだけで、所望の符号長(ビット数)の所望の直交符号を出力することができる。
【0029】
特に、論理回路として論理積回路を用いた場合、演算回路は請求項7に記載の如く構成することができる。即ち、演算回路は、前記第1情報として、生成すべき符号のビット数を2k(但し、kは1からnまでの整数)で表した場合の整数kを入力すると共に、前記第2情報として、0から2k −1までの何れかの整数である符号番号を入力し、更に、前記符号番号から予め定められた規則に基づきkビットのデータを生成すると共に、そのkビットのデータの上位ビット側に全ビットが0であるn−kビットのデータを連結することにより、生成すべき符号に対応したnビットのデジタルデータを発生させ、そのnビットのデジタルデータの各ビットを、前記各論理回路の第1入力端子へ、前記1段目の選択回路に対応する論理回路からの順に供給するよう構成することができる。
【0030】
尚、演算回路は、入力した符号番号を表すデータを、上記kビットのデータとして生成するように構成することができる。また例えば、演算回路は、入力した符号番号を表すデータの上位ビットと下位ビットを反対に並べたデータを、上記kビットのデータとして生成するように構成することもできる。
【0031】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を用いて説明する。
まず図1は、第1実施形態の符号生成器1の構成を表す回路図である。
図1に示すように、本第1実施形態の符号生成器1は、正論理“1”を表す二値信号(本実施形態ではハイレベルとしての5Vの信号)と負論理“0”を表す二値信号(本実施形態ではロウレベルとしての0Vの信号)とを、外部から与えられる出力選択用二値信号S1 に応じて択一的に出力する第1の選択回路3-1と、その第1の選択回路3-1の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号S2 〜Sn に応じて切り替えられるn−1個の第2の選択回路3-2〜3-nとからなる符号出力回路5を備えている。
【0032】
尚、第2の選択回路3-2〜3-nの数は適宜決定すれば良いが、例えば第2の選択回路3-2〜3-nの数を9個とすると、上記nは10となり、符号出力回路5は、第1の選択回路3-1と9個の第2の選択回路3-2〜3-10 とからなる10個の選択回路3-1〜3-10 によって構成されることとなる。
【0033】
ここで、第1の選択回路3-1は、2つの入力端子のうちの一方の入力端子が正論理“1”を表す5Vの電源電圧(第1の電圧に相当)に接続されると共に、他方の入力端子が負論理“0”を表す0Vの接地電位(第2の電圧に相当)に接続され、正論理“1”を表す5Vと負論理“0”を表す0Vとの何れか一方を、上記出力選択用二値信号S1 に応じて択一的に出力するセレクタ(切替回路に相当)7から構成されている。そして、本実施形態において、セレクタ7は、上記出力選択用二値信号S1 が論理“0”(ロウレベル)の場合に5Vの方を選択して出力端子から出力し、逆に、上記出力選択用二値信号S1 が論理“1”(ハイレベル)の場合に0Vの方を選択して出力端子から出力する。
【0034】
また、第2の選択回路3-2〜3-nの各々は、入力される二値信号の論理を反転させるインバータ9と、インバータ9に入力される二値信号とインバータ9の出力との何れか一方を上記出力選択用二値信号S2 〜Sn に応じて択一的に出力するセレクタ11とから構成されている。そして、本実施形態において、各第2の選択回路3-2〜3-nでは、出力選択用二値信号S2 〜Sn が論理“0”(ロウレベル)の場合に、セレクタ11がインバータ9に入力される二値信号の方を選択して出力端子から出力することにより、非反転出力動作が実現され、逆に、出力選択用二値信号S2 〜Sn が論理“1”の場合に、セレクタ11がインバータ9の出力の方を選択して出力端子から出力することにより、反転出力動作が実現される。
【0035】
尚、第1の選択回路3-1を成すセレクタ7と、第2の選択回路3-2〜3-nを構成するセレクタ11とはハードウエア的に同じものである。
一方更に、本第1実施形態の符号生成器1は、符号出力回路5を構成するn個の選択回路3-1〜3-nの各々に対応して設けられ、2つの入力端子に夫々入力される二値信号の論理積信号を、自己に対応する選択回路3-1〜3-nへ上記出力選択用二値信号S1 〜Sn として出力するn個のアンドゲート(本発明の論理回路に相当する論理積回路)13-1〜13-nと、クロックに同期して0から2n−1 までを繰り返しカウントし、そのカウント値を表すnビットの出力信号の各ビットb1 〜bn を、上記各アンドゲート13-1〜13-nの一方の入力端子(図1において右側の入力端子であり、以下、第2入力端子という)へ、1段目の選択回路3-1に対応するアンドゲート13-1からの順に供給する信号出力手段としての2n 進カウンタ(以下単に、カウンタという)15とを備えている。
【0036】
このため、n個の選択回路3-1〜3-nのうちで1段目から数えてx段目(但し、xは1からnまでの各々の整数)の選択回路3-xに対応するアンドゲート13-xの第2入力端子へは、クロックに同期し且つそのクロックの周期の2x-1 倍の時間毎に論理が反転する二値信号が上記カウンタ15から出力されることなる。
【0037】
そして、本第1実施形態の符号生成器1は、図示しないCPU等から出力される第1情報としての符号系列番号kと第2情報としての符号番号cとのうちで、符号系列番号kの方を記憶する第1レジスタ17及び上記符号番号cの方を記憶する第2レジスタ19と、その両レジスタ17,19に記憶された符号系列番号kと符号番号cとに基づきnビットのデジタルデータを発生させ、そのnビットのデジタルデータの各ビットm1 〜mn を、各アンドゲート13-1〜13-nの2つの入力端子のうちで上記第2入力端子とは異なる方の入力端子(図1において左側の入力端子であり、以下、第1入力端子という)へ、出力許可用二値信号として、1段目の選択回路3-1に対応するアンドゲート13-1からの順に供給する演算回路21とを備えている。
【0038】
ここで、第1レジスタ17に記憶される符号系列番号kは、1からnまでの任意の整数であり、当該符号生成器1によって生成すべき符号のビット数を2k で表した場合の整数kである。そして、この符号系列番号kにより、当該符号生成器1で生成される符号のビット数が特定される。
【0039】
また、第2レジスタ19に記憶される符号番号cは、0から2k −1までの何れかの整数であり、符号長が2k ビットで2k 個の直交符号のうちで何れの符号を生成すべきか(即ち、どの様なビットの並びの符号を生成すべきか)を特定するための情報である。よって、例えば符号系列番号kが3(k=3)である場合、符号番号cとしては、0から7(=23 −1)までの何れかの整数が設定可能である。
【0040】
そして、演算回路21は、第1レジスタ17に記憶された符号系列番号kと第2レジスタ19に記憶された符号番号cとを入力して、その符号番号cを表すkビットのデータを生成すると共に、そのkビットのデータの上位ビット側に全ビットが“0”であるn−kビットのデータを連結することにより、当該符号生成器1で生成すべき符号に対応したnビットのデジタルデータを発生させ、そのnビットのデジタルデータの各ビットm1 〜mn を、各アンドゲート13-1〜13-nの上記第1入力端子へ供給する。
【0041】
次に、以上のように構成された符号生成器1の作用について、具体例を挙げて説明する。尚、ここでは、上記nが10である場合、即ち、符号出力回路5が、第1の選択回路3-1と9個の第2の選択回路3-2〜3-10 とからなる10個の選択回路3-1〜3-10 によって構成されていると共に、10個のアンドゲート13-1〜13-10 が設けられ、更に、カウンタ15が0から1023までを繰り返しカウントする210進カウンタであるものとする。
【0042】
例えば、符号長が8(=23 )ビットの任意の直交符号を生成したい場合には、第1レジスタ17に符号系列番号kとして3(k=3)を記憶させると共に、第2レジスタ19に0から7までの任意の整数を符号番号cとして記憶させれば良い。
【0043】
ここで仮に、第2レジスタ19に記憶させた符号番号cが3(c=3)である場合には、演算回路21から各アンドゲート13-1〜13-10 の第1入力端子に出力されるnビット(この例ではn=10ビット)のデジタルデータの各ビットm1 〜m10が、下位ビットから順に、m1 =1,m2 =1,m3 =0,m4 〜m10=0となり、その結果、各アンドゲート13-1〜13-10 のうちで、1段目の選択回路3-1と2段目の選択回路3-2とに夫々対応するアンドゲート13-1,13-2の第1入力端子にのみ、出力許可を表す論理“1”の信号が入力され、それ以外のアンドゲート13-3〜13-10 の第1入力端子には、出力禁止を表す論理“0”の信号が入力されることとなる。
【0044】
このため、カウンタ15から出力される10ビットの出力信号の各ビットb1 〜b10のうちで、クロックの1周期毎に論理が反転する1ビット目b1 がアンドゲート13-1を介し1段目の選択回路3-1(即ち、セレクタ7)に出力選択用二値信号S1 として与えられると共に、クロックの2周期毎に論理が反転する2ビット目b2 がアンドゲート13-2を介し2段目の選択回路3-2(詳しくは、そのセレクタ11)に出力選択用二値信号S2 として与えられる。そして、1段目と2段目以外の各選択回路3-3〜3-10 には、アンドゲート13-3〜13-10 の各々から、論理“0”に保持された出力選択用二値信号S3 〜S10が与えられることとなる。
【0045】
よって、この場合には、符号出力回路5における最終段の選択回路3-10 から、クロックの1周期毎に論理が反転する信号を更にクロックの2周期毎に論理反転させた信号が出力され、その結果、最終段の選択回路3-10 からは、式4に示したアダマール系の符号長が8ビットで8個の直交符号C0 〜C7 のうちで、符号番号3に対応した符号C3 である「10011001」が繰り返し出力されることとなる。
【0046】
また仮に、第2レジスタ19に記憶させた符号番号cが6(c=6)である場合には、演算回路21から各アンドゲート13-1〜13-10 の第1入力端子に出力される10ビットのデジタルデータの各ビットm1 〜m10が、下位ビットから順に、m1 =0,m2 =1,m3 =1,m4 〜m10=0となり、その結果、各アンドゲート13-1〜13-10 のうちで、2段目の選択回路3-2と3段目の選択回路3-3とに夫々対応するアンドゲート13-2,13-3の第1入力端子にのみ、出力許可を表す論理“1”の信号が入力され、それ以外のアンドゲート13-1,13-4〜13-10 の第1入力端子には、出力禁止を表す論理“0”の信号が入力されることとなる。
【0047】
このため、カウンタ15から出力される10ビットの出力信号の各ビットb1 〜b10のうちで、クロックの2周期毎に論理が反転する2ビット目b2がアンドゲート13-2を介し2段目の選択回路3-2に出力選択用二値信号S2 として与えられると共に、クロックの4周期毎に論理が反転する3ビット目b3 がアンドゲート13-3を介し3段目の選択回路3-3に出力選択用二値信号S3 として与えられる。そして、2段目と3段目以外の各選択回路3-1,3-4〜3-10 には、アンドゲート13-1,13-4〜13-10 の各々から、論理“0”に保持された出力選択用二値信号S1 ,S4 〜S10が与えられることとなる。
【0048】
よって、この場合には、符号出力回路5における最終段の選択回路3-10 から、クロックの2周期毎に論理が反転する信号を更にクロックの4周期毎に論理反転させた信号が出力され、その結果、最終段の選択回路3-10 からは、式4に示したアダマール系の符号長が8ビットで8個の直交符号C0 〜C7 のうちで、符号番号6に対応した符号C6 である「11000011」が繰り返し出力されることとなる。
【0049】
そして、同様の動作により、第2レジスタ19に記憶させる符号番号cを1(c=1)にすれば、式4に示したアダマール系の直交符号C0 〜C7 のうちで、符号番号1に対応した符号C1 である「10101010」が最終段の選択回路3-10 から繰り返し出力され、符号番号cを2(c=2)にすれば、式4に示した直交符号C0 〜C7 のうちで、符号番号2に対応した符号C2 である「11001100」が上記選択回路3-10 から繰り返し出力される。また、符号番号cを4(c=4)にすれば、式4に示した直交符号C0 〜C7 のうちで、符号番号4に対応した符号C4 である「11110000」が上記選択回路3-10 から繰り返し出力され、符号番号cを5(c=5)にすれば、式4に示した直交符号C0 〜C7 のうちで、符号番号5に対応した符号C5 である「10100101」が上記選択回路3-10 から繰り返し出力される。また更に、符号番号cを7(c=7)にすれば、式4に示した直交符号C0 〜C7 のうちで、符号番号7に対応した符号C7 である「10010110」が上記選択回路3-10 から繰り返し出力され、符号番号cを0(c=0)にすれば、式4に示した直交符号C0 〜C7 のうちで、符号番号0に対応した符号C0 である「11111111」が上記選択回路3-10 から繰り返し出力される。
【0050】
また例えば、符号長が4(=22 )ビットの任意の直交符号を生成したい場合には、第1レジスタ17に符号系列番号kとして2(k=2)を記憶させると共に、第2レジスタ19に0から3までの任意の整数を符号番号cとして記憶させれば良い。そして、例えば第2レジスタ19に記憶させる符号番号cを3(c=3)にすれば、式3に示したアダマール系の符号長が4ビットで4個の直交符号C0 〜C3 のうちで、符号番号3に対応した符号C3 である「1001」が最終段の選択回路3-10 から繰り返し出力されることとなる。
【0051】
このように本第1実施形態の符号生成器1によれば、演算回路21へ第1レジスタ17及び第2レジスタ19を介して、符号系列番号kと符号番号cとを入力するだけで、その符号系列番号kと符号番号cとに対応したアダマール系の所望の符号長(ビット数)を有する所望の直交符号を生成して出力することができる。
【0052】
そして、例えば符号長が1024(=210)ビットといった非常に長い直交符号であっても、符号出力回路5を少なくとも10個の選択回路3-1〜3-10 によって構成することにより(つまり、選択回路を少なくとも10段直列に接続しておくことにより)、その1024ビットの直交符号のうちの任意の符号を生成することができ、しかも、その場合には、1024ビット以下の任意の符号長の直交符号を生成することができる。よって、本第1実施形態の符号生成器1によれば、メモリを必要とせず、小規模な回路構成によって任意の符号長の任意の直交符号を生成可能となる。
【0053】
ところで、上記第1実施形態の符号生成器1は、アダマール系の直交符号を生成して出力するものであったが、次に、アダマール系の直交符号以外の直交符号を生成する第2実施形態の符号生成器について説明する。
まず図2は、第2実施形態の符号生成器23の構成を表す回路図である。
【0054】
図2に示すように、本第2実施形態の符号生成器23は、前述した第1実施形態の符号生成器1と比較して、演算回路25だけが異なっており、その他の構成については同じである。
そして、この第2実施形態の符号生成器23に設けられた演算回路25は、第1レジスタ17に記憶された符号系列番号kと第2レジスタ19に記憶された符号番号cとを入力して、その符号番号cを表すkビットのデータの上位ビットと下位ビットを反対に並べたkビットのデータを生成すると共に、そのkビットのデータの上位ビット側に全ビットが“0”であるn−kビットのデータを連結することにより、nビットのデジタルデータを発生させ、そのnビットのデジタルデータの各ビットm1 〜mn を、各アンドゲート13-1〜13-nの第1入力端子(図2において左側の入力端子)へ供給する。
【0055】
このため、本第2実施形態の符号生成器23において、例えば、第1レジスタ17に符号系列番号kとして3(k=3)を記憶させた場合(即ち、符号長が8ビットの直交符号を生成する場合)に、第2レジスタ19に記憶させる符号番号cを3(c=3)にすれば、演算回路25から各アンドゲート13-1〜13-nの第1入力端子に出力されるnビットのデジタルデータの各ビットm1 〜mn は、下位ビットから順に、m1 =0,m2 =1,m3 =1,m4 〜mn =0となり、その結果、最終段の選択回路3-nからは、符号番号c=3に対応する符号C3 として、符号長が8ビットの「11000011」が繰り返し出力されることとなる。つまり、この場合には、第1実施形態の符号生成器1において第1レジスタ17に符号系列番号kとして3(k=3)を記憶させると共に、第2レジスタ19に符号番号cとして6(c=6)を記憶させた場合と同じ符号(即ち、式4の符号C6 )が、符号番号c=3に対応する符号C3 として出力されることとなる。
【0056】
そして同様に、本第2実施形態の符号生成器23において、例えば、第1レジスタ17に符号系列番号kとして3(k=3)を記憶させた場合に、第2レジスタ19に記憶させる符号番号cを1(c=1)にすれば、最終段の選択回路3-nからは、その符号番号c=1に対応する符号C1 として、式4の符号C4 と同じ符号(「11110000」)が繰り返し出力され、また、符号番号cを4(c=4)にすれば、最終段の選択回路3-nからは、その符号番号c=4に対応する符号C4 として、式4の符号C1 と同じ符号(「10101010」)が繰り返し出力されることとなる。また更に、符号番号cを6(c=6)にすれば、最終段の選択回路3-nからは、その符号番号c=6に対応する符号C6 として、式4の符号C3 と同じ符号(「10011001」)が繰り返し出力されることとなる。尚、第2レジスタ19に記憶させる符号番号cを0,2,5,7の何れかにした場合には、第1実施形態の符号生成器1と同じ符号が出力されることとなる。
つまり、本第2実施形態の符号生成器23において、例えば符号長が8ビットの直交符号を生成する場合には、第2レジスタ19に記憶させる符号番号cと最終段の選択回路3-nから出力される符号Ccとの対応関係が下記の式5のようになる。
【0057】
【数5】
Figure 0003936476
【0058】
そして、このような第2実施形態の符号生成器23によっても、第1実施形態の符号生成器1と同様に、メモリを必要とせず、小規模な回路構成によって任意の符号長の任意の直交符号を生成することができる。
以上、本発明の一実施形態について説明したが、本発明は、前述した各実施形態に限定されるものではなく、種々の形態を採り得ることは言うまでもない。
【0059】
例えば、上記各実施形態の符号生成器1,23において、図1及び図2に示した符号出力回路5の代わりに、図3に示す符号出力回路27を用いても良い。つまり、この符号出力回路27では、1段目の選択回路(第1の選択回路)3-1として、他の選択回路(第2の選択回路)3-2〜3-nと同じ構成のものを用い、その1段目の選択回路3-1に予め正論理“1”に対応する5Vの電源電圧を入力するようにしている。そして、このようにすれば、全ての選択回路3-1〜3-nの構成を共通化できるという面で有利である。但し、第1及び第2実施形態の符号出力回路5のように、1段目の選択回路3-1をセレクタ7だけで構成する方が、インバータ9を1個削減できるという利点がある。
【0060】
一方、上記第1及び第2実施形態の符号生成器1,23において、1段目の選択回路(第1の選択回路)3-1を成すセレクタ7の2つの入力端子が接続される電源電圧(5V)と接地電位(0V)とを逆にすれば、式3〜式5に例示した各符号に対して“1”と“0”とが反対になった符号を生成することができる。そして、このことは、図3に示す符号出力回路27において、1段目の選択回路3-1に予め0Vを入力するようにした場合にも同様である。
【0061】
また、上記第1及び第2実施形態の符号生成器1,23において、1段目の選択回路3-1は、アンドゲート13-1からの出力選択用二値信号S1 が論理“0”の場合に5Vの方を出力し、また、2段目以降の各選択回路(第2に選択回路)3-2〜3-nは、アンドゲート13-2〜13-nからの出力選択用二値信号S2 〜Sn が論理“0”の場合に非反転出力動作を行うように構成されていたが、それら選択回路3-1〜3-nの動作を逆に設定しても良い。
【0062】
一方また、上記第1及び第2実施形態の符号生成器1,23において、カウンタ15から各アンドゲート13-1〜13-nの第2入力端子へ出力される各ビットb1 〜bn のうちの何れかの位相を、クロックの整数倍だけずらすようにしても良い。そして、このようにすれば、生成される符号を第1及び第2実施形態の場合とは異なったものにすることができる。
【図面の簡単な説明】
【図1】 第1実施形態の符号生成器の構成を表す回路図である。
【図2】 第2実施形態の符号生成器の構成を表す回路図である。
【図3】 符号出力回路の変形例を表す回路図である。
【符号の説明】
1,23…符号生成器 3-1…第1の選択回路
3-2〜3-n…第2の選択回路 5,27…符号出力回路
7,11…セレクタ 9…インバータ 13-1〜13-n…アンドゲート
15…カウンタ 17…第1レジスタ 19…第2レジスタ
21,25…演算回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a code generator for generating orthogonal codes.
[0002]
[Prior art]
Orthogonal codes are used in a wide range of fields such as digital information encryption and spread codes in spread spectrum communications. In particular, 2 types of orthogonal codes are well known. k × 2 k The orthogonal code derived from such a Hadamard matrix Hk is also used as a noise source such as a pseudo-random code.
[0003]
The general formula of the Hadamard matrix HK is expressed by the following formula 1 as described in the literature “Spread Spectrum Communication System: Science and Technology Publishers, Mitsuo Yokoyama”.
[0004]
[Expression 1]
Figure 0003936476
[0005]
Therefore, when the first layer matrix H1 is expressed by the following equation 2, the second layer matrix H2 is expressed by equation 3, and the third layer matrix H3 is expressed by equation 4. For example, in Equation 3, each row of the matrix H2 has a code length of 4 (= 2 2 ) 4 orthogonal codes C0 to C3 of bits. Similarly, in Equation 4, each row of the matrix H3 has a code length of 8 (= 2). Three ) Eight orthogonal codes C0 to C7 of bits. In the following description, an orthogonal code defined as a row vector of such a Hadamard matrix is called an Hadamard orthogonal code, and the code length of each row of the matrix Hk in the kth layer is 2. k 2 in bits k The orthogonal codes are referred to as orthogonal codes of code sequence number k.
[0006]
[Expression 2]
Figure 0003936476
[0007]
[Equation 3]
Figure 0003936476
[0008]
[Expression 4]
Figure 0003936476
[0009]
Conventionally, this type of orthogonal code is generated by storing the calculation result in a memory such as a ROM in advance and reading a desired code from the memory as necessary.
For example, in order to arbitrarily generate any of the orthogonal codes of the code sequence number k = 6 derived from the matrix H6 of the sixth layer among the Hadamard orthogonal codes, 64 (= 2 6 ) Prepare a memory capable of storing data of 64 bits, and at the addresses corresponding to the code numbers 0 to 63 of the memory, 64 orthogonal codes C0 to C0 calculated in advance based on the determinant of Expression 1 Each C63 is stored, and an arbitrary orthogonal code is read from the memory as necessary.
[0010]
[Problems to be solved by the invention]
Therefore, in the conventional technique, for example, when generating a code having a very long code length, such as an orthogonal code of code sequence number 10 derived from the matrix H10 of the 10th layer, 1024 (= 2 Ten ) A large memory capable of storing 1024-bit data is required.
[0011]
Further, when generating orthogonal codes of arbitrary code lengths respectively derived from matrices of different layers, such as the matrix H5 of the fifth layer and the matrix H6 of the sixth layer, an operation based on the matrix of each layer The results need to be stored in advance in separate memories, and more memory is required.
[0012]
As described above, according to the conventional technique, a large amount of memory is required when generating an orthogonal code with a very long code length or when generating an orthogonal code with an arbitrary code length.
The present invention has been made in view of these problems, and an object of the present invention is to provide a code generator that can generate an arbitrary orthogonal code with a small circuit configuration without requiring a memory.
[0013]
[Means for solving the problems and effects of the invention]
In order to achieve the above object, a code generator according to the present invention selects a binary signal representing positive logic and a binary signal representing negative logic according to a binary signal for output selection given from the outside. First selection circuit that outputs the signal, a non-inverting output operation that is connected in series to the next stage of the first selection circuit and outputs the input binary signal as it is, and the logic of the input binary signal Inverted output operation for inverting and outputting the output signal has n−1 second selection circuits that are switched according to an output selection binary signal supplied from the outside, a first input terminal, and a second input terminal And n logic circuits provided corresponding to each of the n selection circuits including the first selection circuit and the n-1 second selection circuits.
[0014]
Then, each of the n logic circuits self-registers the binary signal input to the second input terminal when the output permission binary signal input to the first input terminal is the logic representing the output permission. If the output permission binary signal input to the first input terminal has the logic representing output inhibition, the output selection binary signal is output to the selection circuit corresponding to Regardless of the binary signal input to the two input terminals, the logic of the output selection binary signal to be output to the selection circuit corresponding to itself is held in one predetermined logic.
[0015]
In the code generator of the present invention, the signal output means outputs a binary signal whose logic is periodically inverted to the second input terminal of each of the n logic circuits. Is a logic circuit corresponding to a selection circuit in the x-th stage (where x is an integer from 1 to n) counting from the first stage (that is, the first selection circuit) among the n selection circuits. To the second input terminal of the clock is synchronized with the clock and the period of the clock is 2 x-1 A binary signal whose logic is inverted every double time is output.
[0016]
In such a code generator of the present invention, for example, the code length is 8 (= 2 Three ) When generating a bit orthogonal code, connect two or more second selection circuits in series to the next stage of the first selection circuit, and set the total number of selection circuits to three or more. Keep it.
For permitting output of logic indicating output prohibition to the first input terminal of each logic circuit corresponding to the select circuit subsequent to the third stage counted from the first stage select circuit (first select circuit). A binary signal is supplied, and a logic output permission signal indicating whether output is permitted or output is prohibited to the first input terminal of each logic circuit corresponding to the selection circuit from the first stage to the third stage. If a value signal is appropriately supplied, a desired code can be output from the selection circuit at the final stage.
[0017]
For example, if a binary signal for output permission indicating the output permission is supplied only to the first input terminal of the logic circuit corresponding to the selection circuit in the first stage, each logic is output from the signal output means. Among the binary signals respectively output to the second input terminal of the circuit, the binary signal whose logic is inverted every clock cycle (that is, the logic circuit corresponding to the selection circuit at the first stage from the signal output means) A binary signal output to the second input terminal and having a clock cycle of 2 1-1 A binary signal whose logic is inverted every double time) is supplied to the first stage selection circuit as an output selection binary signal. Therefore, a signal whose logic is inverted every clock cycle is output from the selection circuit at the final stage. As a result, the selection circuit at the final stage outputs a logic signal for each bit as shown by the symbol C1 in Equation 4. Will be output repeatedly.
[0018]
Further, if a binary signal for output permission of logic indicating output permission is supplied only to the first input terminal of the logic circuit corresponding to the selection circuit at the second stage, the second input terminal of each logic circuit is supplied from the signal output means. Among the binary signals respectively output to the binary signal whose logic is inverted every two clock cycles (that is, output from the signal output means to the second input terminal of the logic circuit corresponding to the second stage selection circuit) A binary signal that is 2 of the clock period 2-1 A binary signal whose logic is inverted every double time) is provided to the second stage selection circuit as an output selection binary signal. Therefore, a signal whose logic is inverted every two clock cycles is output from the selection circuit at the final stage. As a result, the selection circuit at the final stage outputs a logic signal every two bits as shown by the symbol C2 in Equation 4. Will be output repeatedly.
[0019]
Furthermore, if a binary signal for output permission of logic indicating output permission is supplied to the first input terminal of the logic circuit corresponding to the selection circuit of the first stage and the selection circuit of the second stage, signal output means Among the binary signals output from the first to the second input terminal of each logic circuit, a binary signal whose logic is inverted every clock cycle is given to the first stage selection circuit as an output selection binary signal. At the same time, a binary signal whose logic is inverted every two clock cycles is given to the second stage selection circuit as an output selection binary signal. Therefore, the selection circuit at the final stage outputs a signal obtained by inverting the logic at every two cycles of the clock from the signal whose logic is inverted at every cycle of the clock. As shown by the code C3 of 4, an 8-bit code obtained by further inverting the logic whose logic is inverted every 1 bit is further output every 2 bits.
[0020]
On the other hand, if a binary signal for permitting output indicating logic for permitting output is supplied to the first input terminal of the logic circuit corresponding to the selector circuit in the second stage and the selector circuit in the third stage, signal output means Among the binary signals output to the second input terminal of each logic circuit, a binary signal whose logic is inverted every two clock cycles is given to the second stage selection circuit as an output selection binary signal. And a binary signal whose logic is inverted every four cycles of the clock (that is, a binary signal output from the signal output means to the second input terminal of the logic circuit corresponding to the third stage selection circuit, 2 of the clock period 3-1 A binary signal whose logic is inverted every double time) is given to the third stage selection circuit as an output selection binary signal. Therefore, the final stage selection circuit outputs a signal obtained by logically inverting the signal whose logic is inverted every two cycles of the clock and further every four cycles of the clock. Like the code C6 of 4, an 8-bit code obtained by further inverting the logic whose logic is inverted every 2 bits is further output every 4 bits.
[0021]
In this way, by changing the logic of the binary signal for output permission supplied to the first input terminal of each logic circuit corresponding to the selection circuits from the first stage to the third stage, an 8-bit code is changed. 8 (= 2 Three ) Types can be generated, but the 8 types of codes are orthogonal codes in which any two of them are orthogonal.
[0022]
As described above, according to the code generator of the present invention, a binary for output permission of logic indicating either output permission or output prohibition to the first input terminal of each logic circuit according to the code to be generated. By supplying the signal, a desired orthogonal code having a desired code length can be output from the selection circuit at the final stage among the n selection circuits. For example, the code length is 1024 (= 2 Ten ) Even in the case of a long orthogonal code such as a bit, it is possible to generate an arbitrary code of the 1024-bit orthogonal code by connecting at least 10 stages of selection circuits in series. When 10 stages are connected in series, an orthogonal code having an arbitrary code length of 1024 bits or less can be generated. Therefore, according to the code generator of the present invention, an arbitrary orthogonal code can be generated with a small circuit configuration without requiring a memory.
[0023]
By the way, as the signal output means, as described in claim 2, 0 to 2 in synchronization with the clock. n −1 are repeatedly counted, and each bit of the n-bit output signal representing the count value is supplied to the second input terminal of each logic circuit in order from the logic circuit corresponding to the first stage selection circuit. 2 n A binary counter can be used. And such 2 n If a decimal counter is used, the signal output means can be configured easily, and the circuit configuration of the code generator is simplified.
[0024]
The second selection circuit, as described in claim 3, selects one of an inverter that inverts the logic of the input binary signal, and the input binary signal and the output of the inverter. A selector that outputs alternatively according to the binary signal for output selection can be used. According to this configuration, when the selector selects and outputs the input binary signal, a non-inverted output operation is realized, and the selector selects and outputs the output of the inverter. In some cases, an inverted output operation is realized.
[0025]
On the other hand, as the first selection circuit, for example, a circuit having the same configuration as that of the second selection circuit according to claim 3 can be used. That is, a circuit having the same configuration as the second selection circuit according to claim 3 is arranged in the first stage, and a binary signal representing positive logic or negative logic is input to the circuit in advance. The operation of one selection circuit can be realized. However, in this case, an inverter is required.
[0026]
Therefore, as the first selection circuit, as described in claim 4, one of the two input terminals is connected to the first voltage representing positive logic, and the other input terminal is negative. By using a switching circuit that is connected to a second voltage representing logic and that alternatively outputs one of the first voltage and the second voltage in accordance with an output selection binary signal, an inverter Becomes unnecessary, and the circuit configuration is simplified. In other words, the first selection circuit can be configured by only the switching circuit similar to the selector provided in the second selection circuit according to the third aspect.
[0027]
In addition, as a logic circuit, as described in claim 6, a logical product circuit that outputs a logical product signal of both signals respectively input to the first input terminal and the second input terminal as a binary signal for output selection. If (AND GATE) is used, the circuit configuration becomes very simple.
When an AND circuit is used as the logic circuit, as the logic of the output permission binary signal, logic “1” (high level) is the logic representing the output permission, and logic “0” (low level) is This is the logic that expresses output prohibition. In other words, the AND circuit as the logic circuit corresponds to the binary signal input to the second input terminal when the output permission binary signal input to the first input terminal is logic “1”. The output selection binary signal is output to the selection circuit as it is, and when the output permission binary signal is logic “0”, the output selection binary signal is output to the selection circuit corresponding to the output selection binary signal. Is held at logic “0”.
[0028]
Next, the code generator according to claim 5 further includes an arithmetic circuit, and the arithmetic circuit includes first information for specifying the number of bits of the code to be generated and the code to be generated. Based on the first information and the second information, the output information binary signal is supplied to the first input terminal of each logic circuit based on the first information and the second information. According to such a code generator, a desired orthogonal code having a desired code length (number of bits) can be output simply by inputting the first information and the second information to the arithmetic circuit.
[0029]
In particular, when an AND circuit is used as the logic circuit, the arithmetic circuit can be configured as described in claim 7. That is, the arithmetic circuit sets the number of bits of the code to be generated as the first information to 2 k (Where k is an integer from 1 to n), an integer k is input, and 0 to 2 is used as the second information. k A code number that is any integer up to −1 is input, and k-bit data is generated from the code number based on a predetermined rule, and all bits are set on the upper bit side of the k-bit data. By concatenating n−k bits of data having a value of 0, n bits of digital data corresponding to a code to be generated are generated, and each bit of the n bits of digital data is converted into the first of each logic circuit. It can be configured to supply the input terminal in order from the logic circuit corresponding to the first stage selection circuit.
[0030]
The arithmetic circuit can be configured to generate the data representing the input code number as the k-bit data. Further, for example, the arithmetic circuit can be configured to generate data in which the upper bits and lower bits of the data representing the input code number are arranged in reverse as the k-bit data.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
First, FIG. 1 is a circuit diagram showing the configuration of the code generator 1 of the first embodiment.
As shown in FIG. 1, the code generator 1 of the first embodiment represents a binary signal representing a positive logic “1” (a signal of 5V as a high level in the present embodiment) and a negative logic “0”. A first selection circuit 3-1 for alternatively outputting a binary signal (in this embodiment, a signal of 0 V as a low level) in accordance with an output selection binary signal S1 provided from outside; A non-inverted output operation in which the input binary signal is output as it is, and an inverted output operation in which the logic of the input binary signal is inverted and output; Is provided with a code output circuit 5 comprising n-1 second selection circuits 3-2 to 3-n which are switched in response to output selection binary signals S2 to Sn.
[0032]
The number of the second selection circuits 3-2 to 3-n may be determined as appropriate. For example, when the number of the second selection circuits 3-2 to 3-n is nine, the above n is ten. The code output circuit 5 is composed of ten selection circuits 3-1 to 3-10 including a first selection circuit 3-1 and nine second selection circuits 3-2 to 3-10. It will be.
[0033]
Here, the first selection circuit 3-1 has one of the two input terminals connected to a power supply voltage of 5 V (corresponding to the first voltage) representing positive logic “1”, and The other input terminal is connected to a ground potential of 0V representing negative logic “0” (corresponding to the second voltage), and either one of 5V representing positive logic “1” and 0V representing negative logic “0” Are selectively output in response to the binary signal S1 for output selection (corresponding to a switching circuit) 7. In the present embodiment, the selector 7 selects 5V when the output selection binary signal S1 is logic "0" (low level) and outputs it from the output terminal. When the binary signal S1 is logic "1" (high level), 0V is selected and output from the output terminal.
[0034]
Each of the second selection circuits 3-2 to 3-n includes any one of the inverter 9 that inverts the logic of the input binary signal, the binary signal input to the inverter 9, and the output of the inverter 9. One of these is constituted by a selector 11 which outputs alternatively according to the output selection binary signals S2 to Sn. In this embodiment, in each of the second selection circuits 3-2 to 3-n, the selector 11 is input to the inverter 9 when the output selection binary signals S2 to Sn are logic "0" (low level). By selecting the binary signal to be output and outputting it from the output terminal, a non-inverted output operation is realized. Conversely, when the output selection binary signals S2 to Sn are logic "1", the selector 11 Selects the output of the inverter 9 and outputs it from the output terminal, thereby realizing an inverted output operation.
[0035]
The selector 7 constituting the first selection circuit 3-1 and the selector 11 constituting the second selection circuits 3-2 to 3-n are the same in hardware.
On the other hand, the code generator 1 of the first embodiment is provided corresponding to each of the n selection circuits 3-1 to 3-n constituting the code output circuit 5, and is input to two input terminals, respectively. N AND gates for outputting the logical product signals of the binary signals to be output to the selection circuits 3-1 to 3-n corresponding thereto as the output selection binary signals S1 to Sn (in the logic circuit of the present invention). Corresponding AND circuit) 13-1 to 13-n and 0 to 2 in synchronization with the clock n 1 is repeatedly counted, and each bit b1 to bn of the n-bit output signal representing the count value is assigned to one input terminal (the right input terminal in FIG. 1) of each of the AND gates 13-1 to 13-n. , And hereinafter referred to as a second input terminal) 2 as signal output means for supplying in order from the AND gate 13-1 corresponding to the first stage selection circuit 3-1. n A decimal counter (hereinafter simply referred to as a counter) 15 is provided.
[0036]
Therefore, among the n selection circuits 3-1 to 3-n, it corresponds to the selection circuit 3-x in the x-th (where x is an integer from 1 to n) counting from the first stage. The second input terminal of the AND gate 13-x is synchronized with the clock and has a period of 2 of the clock. x-1 A binary signal whose logic is inverted every double time is output from the counter 15.
[0037]
The code generator 1 according to the first embodiment includes the code sequence number k as the first information and the code number c as the second information output from the CPU (not shown). N-bit digital data based on the first register 17 for storing the second register 19 and the second register 19 for storing the second code number c, and the code sequence number k and the code number c stored in both the registers 17 and 19. And each bit m1 to mn of the n-bit digital data is input to one of the two input terminals of the AND gates 13-1 to 13-n which is different from the second input terminal (see FIG. 1, the left input terminal in FIG. 1 and hereinafter referred to as the first input terminal), as an output permission binary signal, in order from the AND gate 13-1 corresponding to the first stage selection circuit 3-1. Circuit 21 and .
[0038]
Here, the code sequence number k stored in the first register 17 is an arbitrary integer from 1 to n, and the number of bits of the code to be generated by the code generator 1 is 2 k Is an integer k. The number of bits of the code generated by the code generator 1 is specified by the code sequence number k.
[0039]
The code number c stored in the second register 19 is 0 to 2. k Any integer up to -1, with a code length of 2 k 2 in bits k This is information for specifying which code of the orthogonal codes is to be generated (that is, what kind of bit sequence is to be generated). Therefore, for example, when the code sequence number k is 3 (k = 3), the code number c is 0 to 7 (= 2 Three Any integer up to -1) can be set.
[0040]
The arithmetic circuit 21 inputs the code sequence number k stored in the first register 17 and the code number c stored in the second register 19 and generates k-bit data representing the code number c. At the same time, n-bit digital data corresponding to the code to be generated by the code generator 1 is obtained by concatenating n-k bit data of which all bits are “0” to the upper bit side of the k-bit data. And the bits m1 to mn of the n-bit digital data are supplied to the first input terminals of the AND gates 13-1 to 13-n.
[0041]
Next, the operation of the code generator 1 configured as described above will be described with a specific example. Here, in the case where n is 10, that is, the code output circuit 5 includes ten first selection circuits 3-1 and nine second selection circuits 3-2 to 3-10. And 10 AND gates 13-1 to 13-10 are provided, and the counter 15 repeatedly counts 0 to 1023. Ten It is assumed to be a decimal counter.
[0042]
For example, the code length is 8 (= 2 Three When generating an arbitrary orthogonal code of bits, 3 (k = 3) is stored in the first register 17 as the code sequence number k, and an arbitrary integer from 0 to 7 is encoded in the second register 19 What is necessary is just to memorize | store as the number c.
[0043]
If the code number c stored in the second register 19 is 3 (c = 3), it is output from the arithmetic circuit 21 to the first input terminals of the AND gates 13-1 to 13-10. M1 to m10 of digital data of n bits (n = 10 bits in this example) are m1 = 1, m2 = 1, m3 = 0, m4 to m10 = 0 in order from the lower bits. Of the AND gates 13-1 to 13-10, the first of the AND gates 13-1 and 13-2 respectively corresponding to the first stage selection circuit 3-1 and the second stage selection circuit 3-2. A logic “1” signal indicating output permission is input only to the input terminal, and a logic “0” signal indicating output prohibition is input to the first input terminals of the other AND gates 13-3 to 13-10. Will be entered.
[0044]
For this reason, among the bits b1 to b10 of the 10-bit output signal output from the counter 15, the first bit b1 whose logic is inverted every clock cycle is the first stage via the AND gate 13-1. The second bit b2 whose logic is inverted every two cycles of the clock is supplied to the selection circuit 3-1 (ie, the selector 7) as the output selection binary signal S1, and the second stage b through the AND gate 13-2. The signal is supplied as an output selection binary signal S2 to the selection circuit 3-2 (specifically, its selector 11). The selection circuits 3-3 to 3-10 other than the first stage and the second stage include output selection binary values held at logic "0" from the AND gates 13-3 to 13-10. Signals S3 to S10 are given.
[0045]
Therefore, in this case, the final stage selection circuit 3-10 in the code output circuit 5 outputs a signal obtained by logically inverting the signal whose logic is inverted every clock cycle, and every two clock cycles, As a result, the selection circuit 3-10 at the final stage is a code C3 corresponding to the code number 3 among the eight orthogonal codes C0 to C7 having the code length of the Hadamard system shown in Expression 4 and 8 bits. “10011001” is repeatedly output.
[0046]
If the code number c stored in the second register 19 is 6 (c = 6), it is output from the arithmetic circuit 21 to the first input terminals of the AND gates 13-1 to 13-10. The bits m1 to m10 of the 10-bit digital data are m1 = 0, m2 = 1, m3 = 1, m4 to m10 = 0 in order from the least significant bit. As a result, each AND gate 13-1 to 13-10 is obtained. Among them, logic indicating output permission only at the first input terminals of the AND gates 13-2 and 13-3 corresponding to the selection circuit 3-2 at the second stage and the selection circuit 3-3 at the third stage, respectively. A "1" signal is input, and a logic "0" signal indicating output inhibition is input to the other first input terminals of the AND gates 13-1, 13-4 to 13-10. .
[0047]
For this reason, among the bits b1 to b10 of the 10-bit output signal output from the counter 15, the second bit b2 whose logic is inverted every two clock cycles is passed through the AND gate 13-2. The third bit b3 whose logic is inverted every four cycles of the clock is supplied to the selection circuit 3-2 as the output selection binary signal S2, and is supplied to the third stage selection circuit 3-3 via the AND gate 13-3. It is given as a binary signal S3 for output selection. The selection circuits 3-1 and 3-4 to 3-10 other than the second and third stages are set to logic “0” from each of the AND gates 13-1 and 13-4 to 13-10. The held output selection binary signals S1, S4 to S10 are supplied.
[0048]
Therefore, in this case, the final stage selection circuit 3-10 in the code output circuit 5 outputs a signal obtained by logically inverting the signal whose logic is inverted every two cycles of the clock, and every four cycles of the clock, As a result, from the final stage selection circuit 3-10, the code length of the Hadamard system shown in Equation 4 is 8 bits, and the code C6 corresponding to the code number 6 among the eight orthogonal codes C0 to C7. “11000011” is repeatedly output.
[0049]
If the code number c stored in the second register 19 is set to 1 (c = 1) by the same operation, it corresponds to the code number 1 among the Hadamard orthogonal codes C0 to C7 shown in Equation 4. When the code C1 "10101010" is repeatedly output from the final stage selection circuit 3-10 and the code number c is set to 2 (c = 2), among the orthogonal codes C0 to C7 shown in Equation 4, "11001100" which is the code C2 corresponding to the code number 2 is repeatedly output from the selection circuit 3-10. If the code number c is set to 4 (c = 4), among the orthogonal codes C0 to C7 shown in Equation 4, "11110000" which is the code C4 corresponding to the code number 4 is the selection circuit 3-10. When the code number c is set to 5 (c = 5), among the orthogonal codes C0 to C7 shown in Equation 4, "10100101" which is the code C5 corresponding to the code number 5 is the above selection circuit. Output repeatedly from 3-10. Furthermore, if the code number c is set to 7 (c = 7), among the orthogonal codes C0 to C7 shown in the equation 4, "10010110" which is the code C7 corresponding to the code number 7 is the selection circuit 3- If the code number c is repeatedly output from 10 and the code number c is set to 0 (c = 0), among the orthogonal codes C0 to C7 shown in Expression 4, the code C0 corresponding to the code number 0 “11111111” is selected. Output repeatedly from circuit 3-10.
[0050]
For example, the code length is 4 (= 2 2 ) When generating an arbitrary orthogonal code of bits, 2 (k = 2) is stored in the first register 17 as the code sequence number k, and an arbitrary integer from 0 to 3 is encoded in the second register 19 What is necessary is just to memorize | store as the number c. For example, if the code number c stored in the second register 19 is set to 3 (c = 3), the code length of the Hadamard system shown in Expression 3 is 4 bits, and among the four orthogonal codes C0 to C3, "1001" which is the code C3 corresponding to the code number 3 is repeatedly output from the selection circuit 3-10 at the final stage.
[0051]
As described above, according to the code generator 1 of the first embodiment, the code sequence number k and the code number c are simply input to the arithmetic circuit 21 via the first register 17 and the second register 19. A desired orthogonal code having a desired Hadamard code length (number of bits) corresponding to the code sequence number k and the code number c can be generated and output.
[0052]
For example, the code length is 1024 (= 2 Ten ) Even for very long orthogonal codes such as bits, the code output circuit 5 is constituted by at least 10 selection circuits 3-1 to 3-10 (that is, the selection circuits are connected in series at least 10 stages). In this case, an arbitrary code out of the 1024-bit orthogonal code can be generated, and in that case, an orthogonal code having an arbitrary code length of 1024 bits or less can be generated. Therefore, according to the code generator 1 of the first embodiment, it is possible to generate an arbitrary orthogonal code having an arbitrary code length with a small circuit configuration without requiring a memory.
[0053]
The code generator 1 according to the first embodiment generates and outputs a Hadamard orthogonal code. Next, a second embodiment generates an orthogonal code other than the Hadamard orthogonal code. The code generator will be described.
First, FIG. 2 is a circuit diagram showing the configuration of the code generator 23 of the second embodiment.
[0054]
As shown in FIG. 2, the code generator 23 of the second embodiment differs from the code generator 1 of the first embodiment described above only in the arithmetic circuit 25, and the other configurations are the same. It is.
The arithmetic circuit 25 provided in the code generator 23 of the second embodiment inputs the code sequence number k stored in the first register 17 and the code number c stored in the second register 19. K-bit data in which the upper bits and lower bits of the k-bit data representing the code number c are arranged oppositely are generated, and all bits are “0” on the upper bit side of the k-bit data n -K-bit data is concatenated to generate n-bit digital data, and the bits m1 to mn of the n-bit digital data are connected to the first input terminals of the AND gates 13-1 to 13-n ( 2 to the left input terminal).
[0055]
For this reason, in the code generator 23 of the second embodiment, for example, when 3 (k = 3) is stored as the code sequence number k in the first register 17 (that is, an orthogonal code having a code length of 8 bits is used). If the code number c to be stored in the second register 19 is set to 3 (c = 3) in the case of generation, the arithmetic circuit 25 outputs it to the first input terminals of the AND gates 13-1 to 13-n. The bits m1 to mn of the n-bit digital data are m1 = 0, m2 = 1, m3 = 1, m4 to mn = 0 in order from the least significant bit. As a result, the selection circuit 3-n in the final stage As a code C3 corresponding to the code number c = 3, “11000011” having a code length of 8 bits is repeatedly output. That is, in this case, in the code generator 1 of the first embodiment, 3 (k = 3) is stored in the first register 17 as the code sequence number k, and 6 (c) is stored in the second register 19 as the code number c. = 6) is stored as the code C3 corresponding to the code number c = 3 (that is, the code C6 in Expression 4).
[0056]
Similarly, in the code generator 23 of the second embodiment, for example, when 3 (k = 3) is stored as the code sequence number k in the first register 17, the code number stored in the second register 19 is stored. If c is set to 1 (c = 1), the same code (“11110000”) as the code C4 in Expression 4 is given as the code C1 corresponding to the code number c = 1 from the selection circuit 3-n at the final stage. If the code number c is set to 4 (c = 4), the selection circuit 3-n at the final stage outputs the code C1 of Equation 4 as the code C4 corresponding to the code number c = 4. The same code (“10101010”) is repeatedly output. Furthermore, if the code number c is 6 (c = 6), the selection circuit 3-n at the final stage receives the same code (3) as the code C3 in the expression 4 as the code C6 corresponding to the code number c = 6 ( “10011001”) is repeatedly output. When the code number c stored in the second register 19 is set to any of 0, 2, 5, and 7, the same code as that of the code generator 1 of the first embodiment is output.
That is, in the code generator 23 of the second embodiment, for example, when generating an orthogonal code having a code length of 8 bits, the code number c stored in the second register 19 and the final stage selection circuit 3-n are used. The correspondence relationship with the output code Cc is as shown in Equation 5 below.
[0057]
[Equation 5]
Figure 0003936476
[0058]
The code generator 23 according to the second embodiment also does not require a memory as in the code generator 1 according to the first embodiment, and can be arbitrarily orthogonalized with an arbitrary code length by a small circuit configuration. A code can be generated.
As mentioned above, although one Embodiment of this invention was described, it cannot be overemphasized that this invention can take a various form, without being limited to each embodiment mentioned above.
[0059]
For example, in the code generators 1 and 23 of the above embodiments, the code output circuit 27 shown in FIG. 3 may be used instead of the code output circuit 5 shown in FIGS. That is, in the code output circuit 27, the first stage selection circuit (first selection circuit) 3-1 has the same configuration as the other selection circuits (second selection circuits) 3-2 to 3-n. The power supply voltage of 5 V corresponding to the positive logic “1” is input in advance to the selection circuit 3-1 in the first stage. This is advantageous in that the configuration of all the selection circuits 3-1 to 3-n can be shared. However, as in the code output circuit 5 of the first and second embodiments, the configuration of the first stage selection circuit 3-1 with only the selector 7 has an advantage that one inverter 9 can be reduced.
[0060]
On the other hand, in the code generators 1 and 23 of the first and second embodiments, the power supply voltage to which the two input terminals of the selector 7 constituting the first stage selection circuit (first selection circuit) 3-1 are connected. If (5V) and the ground potential (0V) are reversed, it is possible to generate a code in which “1” and “0” are opposite to the codes illustrated in Expressions 3 to 5. This also applies to the case where 0 V is input in advance to the selection circuit 3-1 in the first stage in the code output circuit 27 shown in FIG.
[0061]
In the code generators 1 and 23 of the first and second embodiments, the selection circuit 3-1 in the first stage has the output selection binary signal S1 from the AND gate 13-1 of logic "0". 5V is output, and the selection circuits (second selection circuits) 3-2 to 3-n in the second and subsequent stages are used for selecting outputs from the AND gates 13-2 to 13-n. Although the non-inverted output operation is performed when the value signals S2 to Sn are logic "0", the operations of the selection circuits 3-1 to 3-n may be set in reverse.
[0062]
On the other hand, in the code generators 1 and 23 of the first and second embodiments, of the bits b1 to bn output from the counter 15 to the second input terminals of the AND gates 13-1 to 13-n. Any phase may be shifted by an integer multiple of the clock. And if it does in this way, the code | symbol produced | generated can be made different from the case of 1st and 2nd embodiment.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a configuration of a code generator according to a first embodiment.
FIG. 2 is a circuit diagram illustrating a configuration of a code generator according to a second embodiment.
FIG. 3 is a circuit diagram illustrating a modification of the code output circuit.
[Explanation of symbols]
1, 23 ... Code generator 3-1 ... First selection circuit
3-2 to 3-n: second selection circuit 5, 27: sign output circuit
7, 11 ... selector 9 ... inverter 13-1 to 13-n ... AND gate
15 ... Counter 17 ... First register 19 ... Second register
21, 25 ... arithmetic circuit

Claims (7)

正論理を表す二値信号と負論理を表す二値信号とを、外部から与えられる出力選択用二値信号に応じて択一的に出力する第1の選択回路と、
該第1の選択回路の次段に直列に接続され、入力される二値信号をそのまま出力する非反転出力動作と前記入力される二値信号の論理を反転させて出力する反転出力動作とが、外部から与えられる出力選択用二値信号に応じて切り替えられるn−1個の第2の選択回路と、
第1入力端子及び第2入力端子を有すると共に、前記第1の選択回路及び前記n−1個の第2の選択回路からなるn個の選択回路の各々に対応して設けられ、前記第1入力端子に入力される出力許可用二値信号が出力許可を表す方の論理である場合に、前記第2入力端子に入力される二値信号を自己に対応する選択回路へ前記出力選択用二値信号として出力し、前記出力許可用二値信号が出力禁止を表す方の論理である場合には、前記第2入力端子に入力される二値信号に拘わらず、自己に対応する選択回路へ出力する前記出力選択用二値信号の論理を予め定められた一方の論理に保持するn個の論理回路と、
前記各論理回路の第2入力端子へ周期的に論理が反転する二値信号を出力する手段であって、前記n個の選択回路のうちで1段目から数えてx段目(但し、xは1からnまでの各々の整数)の選択回路に対応する論理回路の第2入力端子へは、クロックに同期し且つ該クロックの周期の2x-1 倍の時間毎に論理が反転する二値信号を出力する信号出力手段とを備え、
生成すべき符号に応じて、前記各論理回路の第1入力端子へ、出力許可と出力禁止との何れかを表す論理の前記出力許可用二値信号を供給することにより、前記n個の選択回路のうちの最終段の選択回路から前記生成すべき符号を出力させるように構成されたこと、
を特徴とする符号生成器。
A first selection circuit that alternatively outputs a binary signal representing positive logic and a binary signal representing negative logic in accordance with an output selection binary signal given from the outside;
A non-inverted output operation that is connected in series to the next stage of the first selection circuit and outputs the input binary signal as it is, and an inverted output operation that inverts and outputs the logic of the input binary signal. , N−1 second selection circuits that are switched according to an output selection binary signal given from the outside,
The first input terminal and the second input terminal are provided corresponding to each of the n selection circuits including the first selection circuit and the n-1 second selection circuits. When the output permission binary signal input to the input terminal is the logic representing the output permission, the binary signal input to the second input terminal is transferred to the selection circuit corresponding to the second signal for output selection. When the output permission binary signal has a logic representing output prohibition, regardless of the binary signal input to the second input terminal, to the selection circuit corresponding to itself. N logic circuits that hold the logic of the output selection binary signal to be output in one of the predetermined logics;
Means for outputting a binary signal whose logic is periodically inverted to a second input terminal of each of the logic circuits, wherein the n selection circuits are counted from the first stage to the x-th stage (provided that x Are each in the range of 1 to n), and the logic is inverted every 2 × -1 times the period of the clock. Signal output means for outputting a value signal,
According to the code to be generated, the n selections are performed by supplying the output permission binary signal having a logic indicating either output permission or output prohibition to the first input terminal of each logic circuit. The code to be generated is output from the selection circuit at the final stage of the circuit,
A code generator.
請求項1に記載の符号生成器において、
前記信号出力手段は、
前記クロックに同期して0から2n−1 までを繰り返しカウントし、そのカウント値を表すnビットの出力信号の各ビットを、前記各論理回路の第2入力端子へ、前記1段目の選択回路に対応する論理回路からの順に供給する2n 進カウンタからなること、
を特徴とする符号生成器。
The code generator according to claim 1.
The signal output means includes
In synchronization with the clock, 0 to 2 n −1 are repeatedly counted, and each bit of the n-bit output signal representing the count value is selected to the second input terminal of each logic circuit in the first stage. Consisting of a 2 n -ary counter that supplies in order from the logic circuit corresponding to the circuit,
A code generator.
請求項1又は請求項2に記載の符号生成器において、
前記第2の選択回路は、
前記入力される二値信号の論理を反転させるインバータと、
前記入力される二値信号と前記インバータの出力との何れか一方を前記出力選択用二値信号に応じて択一的に出力するセレクタとから構成されていること、
を特徴とする符号生成器。
The code generator according to claim 1 or 2,
The second selection circuit includes:
An inverter for inverting the logic of the input binary signal;
A selector that alternatively outputs one of the input binary signal and the output of the inverter according to the output selection binary signal;
A code generator.
請求項1ないし請求項3の何れかに記載の符号生成器において、
前記第1の選択回路は、
2つの入力端子のうちの一方の入力端子が正論理を表す第1の電圧に接続されると共に、他方の入力端子が負論理を表す第2の電圧に接続され、前記第1の電圧と前記第2の電圧との何れか一方を前記出力選択用二値信号に応じて択一的に出力する切替回路であること、
を特徴とする符号生成器。
The code generator according to any one of claims 1 to 3,
The first selection circuit includes:
One of the two input terminals is connected to a first voltage representing positive logic, and the other input terminal is connected to a second voltage representing negative logic, and the first voltage and the A switching circuit that alternatively outputs one of the second voltages in accordance with the output selection binary signal;
A code generator.
請求項1ないし請求項4の何れかに記載の符号生成器において、
生成すべき符号のビット数を特定する第1情報と、前記生成すべき符号におけるビットの並びを特定する第2情報とを入力し、その第1情報と第2情報とに基づき、前記各論理回路の第1入力端子へ前記出力許可用二値信号を供給する演算回路を備えたこと、
を特徴とする符号生成器。
The code generator according to any one of claims 1 to 4,
First information for specifying the number of bits of a code to be generated and second information for specifying an arrangement of bits in the code to be generated are input, and each of the logics is based on the first information and the second information. An arithmetic circuit for supplying the output permission binary signal to the first input terminal of the circuit;
A code generator.
請求項1ないし請求項5の何れかに記載の符号生成器において、
前記論理回路は、
前記第1入力端子と前記第2入力端子とに夫々入力される両信号の論理積信号を、前記出力選択用二値信号として出力する論理積回路であること、
を特徴とする符号生成器。
The code generator according to any one of claims 1 to 5,
The logic circuit is:
A logical product circuit that outputs a logical product signal of both signals respectively input to the first input terminal and the second input terminal as the binary signal for output selection;
A code generator.
請求項5に記載の符号生成器において、
前記論理回路は、
前記第1入力端子と前記第2入力端子とに夫々入力される両信号の論理積信号を、前記出力選択用二値信号として出力する論理積回路であり、
前記演算回路は、
前記第1情報として、生成すべき符号のビット数を2k(但し、kは1からnまでの整数)で表した場合の前記整数kを入力すると共に、前記第2情報として、0から2k −1までの何れかの整数である符号番号を入力し、更に、前記符号番号から予め定められた規則に基づきkビットのデータを生成すると共に、そのkビットのデータの上位ビット側に全ビットが0であるn−kビットのデータを連結することにより、生成すべき符号に対応したnビットのデジタルデータを発生させ、そのnビットのデジタルデータの各ビットを、前記各論理回路の第1入力端子へ、前記1段目の選択回路に対応する論理回路からの順に供給するよう構成されていること、
を特徴とする符号生成器。
The code generator according to claim 5.
The logic circuit is:
A logical product circuit that outputs a logical product signal of both signals respectively input to the first input terminal and the second input terminal as the binary signal for output selection;
The arithmetic circuit is:
As the first information, the integer k when the number of bits of a code to be generated is expressed by 2 k (where k is an integer from 1 to n) is input, and as the second information, 0 to 2 is input. A code number that is any integer up to k −1 is input, k-bit data is generated from the code number based on a predetermined rule, and all the upper bits of the k-bit data are generated. By concatenating n-k bits of data having 0 bits, n-bit digital data corresponding to the code to be generated is generated, and each bit of the n-bit digital data is converted into the first of the logic circuits. 1 input terminal is configured to supply in order from the logic circuit corresponding to the first stage selection circuit,
A code generator.
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