JP3934248B2 - Data reading method, data reader, and a hard disk drive - Google Patents

Data reading method, data reader, and a hard disk drive

Info

Publication number
JP3934248B2
JP3934248B2 JP10472998A JP10472998A JP3934248B2 JP 3934248 B2 JP3934248 B2 JP 3934248B2 JP 10472998 A JP10472998 A JP 10472998A JP 10472998 A JP10472998 A JP 10472998A JP 3934248 B2 JP3934248 B2 JP 3934248B2
Authority
JP
Grant status
Grant
Patent type
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10472998A
Other languages
Japanese (ja)
Other versions
JPH11306693A (en )
Inventor
恒彦 森内
勝 澤田
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、記録媒体からデータの読み取りを高速且つ安定に行うことができるデータ読み取り方法、データ読み取り装置に関するものである。 The present invention relates to a data reading method for reading data from the recording medium can be carried out fast and stable, to a data reader.
【0002】 [0002]
近年、記録媒体は、記録される情報の高密度化が進められるとともに、情報を読み出す速度の高速化が進められている。 Recently, recording media, along with the density of information recorded is advanced, faster speeds for reading information has been promoted. そのため、記録媒体からデータを読み取るデータ読み取り装置においても、動作の高速化が要求されている。 Therefore, also in the data reading device for reading data from the recording medium, high-speed operation is required.
【0003】 [0003]
【従来の技術】 BACKGROUND OF THE INVENTION
図7の磁気ディスク等の記録媒体11に記録された格納データは、ヘッド装置12にて読み取られる。 Storing data recorded on a recording medium 11 such as a magnetic disk of FIG. 7 is read by the head unit 12. ヘッド装置12はMR(Magneto Resistive )ヘッドを含み、読み取ったデータの状態(1又は0)に応じた電圧波形(磁気ディスクの再生波形)のリード信号RDを信号処理回路13に出力する。 Head device 12 includes the MR (Magneto Resistive) head, and outputs a read signal RD of the read data in the state (1 or 0) voltage corresponding to the waveform (reproduced waveform of the magnetic disk) to the signal processing circuit 13.
【0004】 [0004]
信号処理回路13の可変ゲインアンプ(VGA)14は、リード信号RDの振幅を所定の振幅に増幅し、その増幅した信号を判定帰還等化器(DFE:Decision Feedback Equalizer )15に出力する。 Variable gain amplifier (VGA) 14 of the signal processing circuit 13 amplifies the amplitude of the read signal RD to the predetermined amplitude, the amplified signal decision feedback equalizer: outputting the (DFE Decision Feedback Equalizer) 15.
【0005】 [0005]
図8に示すように、DFE15は、前置フィルタ16、加算器17、判定器18、シフトレジスタ19、フィードバックフィルタ20を含む。 As shown in FIG. 8, DFE15 includes a prefilter 16, an adder 17, decision unit 18, the shift register 19, a feedback filter 20. 前置フィルタ16は、フィルタリング後の信号を加算器17に出力する。 Prefilter 16, and outputs the signal after filtering to the adder 17. 加算器17は、前置フィルタ16の出力信号とフィードバックフィルタ20の出力信号を加算し、加算結果を判定器18に出力する。 The adder 17, prior to adding the output signal of the output signal and the feedback filter 20 of the prefilter 16, and outputs the addition result to the determination unit 18.
【0006】 [0006]
判定器18は、加算器17の出力電圧と予め設定された基準電圧とを比較し、その比較結果に基づいて「1」又は「0」の判定信号S1をシフトレジスタ19に出力する。 Determiner 18 compares the output voltage with a predetermined reference voltage of the adder 17, and outputs to the shift register 19 the determination signal S1 of "1" or "0" based on the comparison result. これにより、判定器18は、加算器17の出力信号を1ビットのデジタル信号に変換する。 Thus, determiner 18 converts the output signal of the adder 17 to 1-bit digital signal.
【0007】 [0007]
シフトレジスタ19は、判定器18から出力されるデジタル信号を、クロック信号CLKに同期してサンプリングし、そのサンプリングデータを順次記憶する。 Shift register 19, a digital signal output from the determiner 18, and a sampling in synchronization with the clock signal CLK, sequentially stores the sampled data. これにより、シフトレジスタ19は、標本化された過去の複数ビットのデータを記憶する。 Thus, the shift register 19 stores the data of a plurality of bits of the past that were sampled.
【0008】 [0008]
フィードバックフィルタ20は、例えばFIRフィルタよりなる。 Feedback filter 20, for example made of an FIR filter. フィードバックフィルタ20は、信号中に含まれる符号間干渉を取り除くように動作する。 Feedback filter 20 operates to remove the intersymbol interference contained in the signal. フィードバックフィルタ20は、シフトレジスタ19に記憶された複数ビットのデータに基づくアナログ信号を加算器17に出力する。 Feedback filter 20 outputs an analog signal based on the data of a plurality of bits stored in the shift register 19 to the adder 17.
【0009】 [0009]
このように構成されたDFE15は、符号間干渉を取り除いた再生信号を出力する。 DFE15 thus constructed outputs the reproduced signal obtained by removing the inter-symbol interference.
前記加算器17の出力信号は、タイミングクロック再生用PLL回路21のA/D変換器(ADC)22に出力される。 The output signal of the adder 17 is output to the timing clock reproduction PLL circuit 21 of the A / D converter (ADC) 22. ADC22は、加算器17の出力信号をディジタル信号に変換し、そのデジタル信号をタイミングリカバリPLL回路(以下、TR−PLLという)23に出力する。 ADC22 converts the output signal of the adder 17 into a digital signal, and outputs the digital signal timing recovery PLL circuit (hereinafter, referred to as TR-PLL) 23.
【0010】 [0010]
TR−PLL23は、ディジタル信号にて位相比較を行い、リード信号RDにクロック信号CLKを同期させる、所謂クロックの引き込み動作を行う。 TR-PLL 23 compares the phase at digital signal, synchronizing the clock signal CLK in the read signal RD, performs the pull-in operation so-called clock. このクロック信号CLKにより、DFE15のシフトレジスタ19は、判定器18の出力信号をクロック信号CLKのエッジに応答してサンプリングする。 The clock signal CLK, the shift register 19 of DFE15 samples the output signal of the decision unit 18 in response to an edge of the clock signal CLK. これにより、シフトレジスタ19は、リード信号RDのビット転送速度でサンプリングすることにより、前記磁気ディスク11の記録データに対応する判定信号を記憶する。 Thus, the shift register 19, by sampling at a bit rate of the read signal RD, and stores the decision signal corresponding to the recorded data of the magnetic disk 11.
【0011】 [0011]
図7に示すように、DFE15は、再生信号をシリアル−パラレル変換回路(S/P変換回路)24に出力する。 As shown in FIG. 7, DFE15 the reproduction signal serial - output to parallel conversion circuit (S / P conversion circuit) 24. S/P変換回路24は、再生信号をパラレル信号に変換しデコーダ25に出力する。 S / P converting circuit 24 outputs to the decoder 25 converts the reproduced signal into a parallel signal. デコーダ25は、パラレル信号を所定の方式により復号し、その復号データをデスクランブラ26に出力する。 Decoder 25, a parallel signal is decoded by a predetermined method, and outputs the decoded data to descrambler 26. デスクランブラ26は、所定の方式によりデコーダの出力データのビットの並べ替えを行い再生データを生成する。 Descrambler 26 generates reproduced data rearranges the bits of the output data of the decoder by a predetermined method. その再生データはインタフェース回路27を介してHDC31に出力される。 Its reproduction data is output to HDC31 via the interface circuit 27.
【0012】 [0012]
SP変換回路24は、パラレルデータを、シンクバイト検出回路(SB検出回路)28に出力する。 SP conversion circuit 24 outputs the parallel data, the sync byte detection circuit (SB detecting circuit) 28. SB検出回路28は、ユーザデータに先立って読み出されるシンクバイト(SB)を検出する。 SB detection circuit 28 detects a sync byte (SB) to be read before the user data.
【0013】 [0013]
詳述すると、SB検出回路28は、シンクバイトを検出するための複数ビットよりなるデータを格納したレジスタ28aを有する。 In detail, SB detection circuit 28 includes a register 28a which stores data comprising plural bits for detecting the sync byte. SB検出回路28は、レジスタ28aに格納したデータとリード信号RDから再生されたビットデータを比較し、それらの全ビットが一致した場合にシンクバイト検出信号S2をHDC31に出力する。 SB detection circuit 28 compares the bit data reproduced from the data and the read signal RD stored in the register 28a, and outputs a sync byte detection signal S2 to HDC31 if they all bits of match.
【0014】 [0014]
HDC31は、信号処理回路13に読み出し動作の開始を指示する。 HDC31 instructs the start of reading operation in the signal processing circuit 13. その後、HDC31は、シンクバイト検出信号S2を入力すると、そのシンクバイト検出信号に応答して、シンクバイトに続く再生データを記録データとして扱い、この記録データに対する処理を行う。 Thereafter, HDC 31 inputs the sync byte detection signal S2, in response to the sync byte detection signal, treats playback data following the sync byte as the recording data, performs processing on the recorded data.
【0015】 [0015]
図9は、記録媒体11の各セクタの記録フォーマットの概要を示す。 Figure 9 shows an outline of a recording format of each sector of the recording medium 11.
各セクタ35は、プリアンブル(PR)領域35a、シンクバイト(SB)領域35b及びデータ領域35cを含む。 Each sector 35 includes a preamble (PR) region 35a, a sync byte (SB) region 35b and a data area 35c.
【0016】 [0016]
PR領域35aには、VGA14における増幅率の設定やTR−PLL23におけるクロック信号CLKをリード信号RDに同期させるための制御データであるプリアンブルコード(PRコード)が記録されている。 The PR region 35a, a preamble code in the setting of the amplification factor and TR-PLL 23 is control data for synchronizing the clock signal CLK in the read signal RD (PR code) is recorded in the VGA 14. PRコードは、例えば「111000」のビットデータであり、このPRコードのリード信号RDは正弦波となる。 PR code is bit data, for example, "111000", the read signal RD of the PR code is a sine wave. TR−PLL23は、リード信号RDに同期したクロック信号CLKを生成する。 TR-PLL 23 generates a clock signal CLK synchronized with the read signal RD. このクロック信号CLKにより、ADC22は、リード信号RDから各ビットデータを再生する。 The clock signal CLK, ADC 22 reproduces the respective bit data from the read signal RD.
【0017】 [0017]
SB領域35bには、主に次のデータ領域35cの始まりを検出するためのデータであるシンクバイトコード(SBコード)が記録されている。 The SB area 35b, mainly sync byte code is data for detecting the beginning of the next data area 35c (SB code) is recorded. HDC31は、SBコードに続くビットデータを記録データとして扱い、この記録データに対する処理を行う。 HDC31 treats bit data following the SB code as recording data, performs processing on the recorded data.
【0018】 [0018]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、磁気ディスク11から情報を読み出す読み出し速度を高速化すると、それに伴って再生信号におけるビットエラーの発生率が高くなる。 Incidentally, when the speed of the reading speed of reading information from the magnetic disk 11, the incidence of bit errors is high in the reproduction signal accordingly. そして、SB検出回路28は、読み出したSBデータの全ビットがレジスタに予め記憶した検出のためのデータと一致したときのみ検出信号を出力する構成となっている。 Then, SB detection circuit 28 has a configuration in which all the bits of the read SB data and outputs a detection signal only when it matches with the data for the detection of pre-stored in the register. そのため、読み出したSBデータにビットエラーが発生すると、SBデータがレジスタ28aに記憶されたデータと一致しないため、SB検出回路28は検出信号を出力しない。 Therefore, if the bit error SB data read occurs, because it does not match the data SB data is stored in the register 28a, SB detection circuit 28 does not output the detection signal.
【0019】 [0019]
読み出し動作の開始からHDC31にシンクバイト検出信号S2が出力されるまでの時間は、磁気ディスク11の回転速度等により予め判っている。 The time to the sync byte detection signal S2 to HDC31 from the start of the read operation is outputted, known in advance by the rotation speed of the magnetic disk 11. 従って、HDC31は、読み出し動作を開始してから所定時間の間に検出信号を入力しないと、シンクバイト検出を失敗したと判断して図示しないマイクロプロセッサ(MPU)に読み取り失敗を示す信号を送出する。 Therefore, HDC 31, when from the start of the read operation do not enter the detection signal during a predetermined time, and sends a signal indicating the reading failure to the microprocessor (not shown) is determined to have failed the sync byte detection (MPU) . その信号に応答し、MPUは再度読み出し動作の開始を指示する。 In response to the signal, MPU instructs the start of reading operation again. 即ち、MPUは、検出信号が入力されるまで繰り返し読み出し動作を開始させなければならない。 That, MPU must repeat to start the read operation until the detection signal is input. このことは、MPUの負荷増加を招く。 This leads to increase in load MPU. また、ホスト側へのデータ転送が遅れることから、磁気ディスク11から情報を読み出す時間が長くなるという問題がある。 Further, since the data transfer to the host side is delayed, there is a problem that time to read information from the magnetic disk 11 is increased.
【0020】 [0020]
また、磁気ディスクを高密度化すると、プリアンブルデータを読み出す期間が短くなる。 Further, when the density of the magnetic disk, the period for reading preamble data is shortened. 即ち、図8のTR−PLL23が引き込みを行う時間が短くなる。 That is, time for pull-TR-PLL 23 in FIG. 8 is shortened. これにより、TR−PLL23は、リード信号RDの位相とクロック信号CLKの位相が大きくずれている場合、クロック信号CLKをリード信号RDに同期させる所謂同期引き込みが不十分になる。 Thus, TR-PLL 23, when the phase of the clock signal CLK in the read signal RD is largely deviated, the so-called pull-in is insufficient to synchronize the clock signal CLK in the read signal RD.
【0021】 [0021]
このことは、DFE15の帰還ループの動作を不安定にする。 This in instability of the feedback loop DFE15. 即ち、シフトレジスタ19は、クロック信号CLKに同期して判定信号をサンプリングしている。 That is, the shift register 19 samples the determination signal in synchronization with the clock signal CLK. そのため、クロック信号CLKがリード信号RDに同期していないと、シフトレジスタ19は、クロック信号CLKに応答して誤ったデータをサンプリングする。 Therefore, when the clock signal CLK is not synchronized with the read signal RD, the shift register 19 samples the erroneous data in response to the clock signal CLK. その誤データは、加算器17により前置フィルタ16の出力信号と加算されて判定器に入力される。 Its erroneous data is input to the determination unit is added to the output signal of the prefilter 16 by the adder 17. このことは、DFE15の判定誤りや、帰還ループの発散を引き起こす。 This decision error and the DFE15, cause divergence of the feedback loop. これにより、シンクバイト検出失敗によるリードエラーが起こり、MPUがリトライを指示し、磁気ディスク11からホスト側へのデータ転送時間が増大するという問題がある。 Thus, occur read error due to the sync byte detection failure, MPU instructs the retry, there is a problem that the data transfer time from the magnetic disk 11 to the host side is increased.
【0022】 [0022]
本発明は上記問題点を解決するためになされたものであって、その目的は読み出し信号にクロック信号を十分同期させることができるデータ読み取り方法、データ読み取り装置、及び、ハードディスク装置を提供することにある。 The present invention was made to solve the above problems, the data read method its object is capable of sufficiently synchronize the clock signal to the read signal, data reader, and to provide a hard disk drive is there.
【0023】 [0023]
また、シンクバイトの検出率を高めて記録媒体から情報を読み出す時間の短縮を図ることのできるデータ読み取り方法、データ読み取り装置、及び、ハードディスク装置を提供することにある。 The data reading method possible from the recording medium by increasing the detection rate of the sync byte of possible to reduce time for reading information, data reader, and to provide a hard disk drive.
【0024】 [0024]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するため、請求項1に記載の発明は、プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、プリアンブル信号に位相引き込みをしたクロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り方法において、前記シンクバイトを粗密パターンを含む構成とし、該シンクバイトにより前記クロック信号を出力するタイミングクロック再生PLLのより細かな引き込みができるようにした。 To achieve the above object, a first aspect of the present invention, a preamble, sync byte is read from the recording medium the user data as a read signal in order, reproduction signal sampled based on the clock signal in which the phase pull-in preamble signal a data reading method for outputting, the sync byte is configured to include a sparse and dense pattern, and allow finer pull-timing clock reproduction PLL for outputting the clock signal by the sync byte.
【0025】 [0025]
請求項2に記載の発明は、請求項1に記載のデータ読み取り方法において、前記読み出し信号をサンプリングしたデータと、前記シンクバイトを検出するために予め記憶した比較データを、予め設定した比較ポイントにおいて比較するためのウインドを開き、該ウインド内において前記サンプリングデータと比較データを順次比較し、その比較結果に基づいて前記サンプリングデータと比較データが一致した場合にシンクバイト検出とした。 According to a second aspect of the invention, in the data reading method according to claim 1, the data obtained by sampling the read signal, the comparison data stored in advance to detect the sync byte, in comparison points set in advance open window for comparison, the comparison data and the sampling data sequentially compared in the said window, and a sync byte detected when comparing data and the sampling data based on the comparison result is matched.
【0026】 [0026]
請求項3に記載の発明は、請求項2に記載のデータ読み取り方法において、前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドが設定され、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにした。 According to a third aspect of the invention, in the data reading method according to claim 2, after the trigger signal in response to the read timing of the sync byte is input, and the reproduction signal based on the window signal input the sync byte in order to compare the comparison signal input from the register is set window shorter period than the input, each bit of the comparison signal and the reproduced signal input to the period of the window is and it outputs a sync byte detection signal when each match.
【0027】 [0027]
請求項4に記載の発明は、請求項3に記載のデータ読み取り方法において、前記読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換し、該ディジタル信号に基づいて演算した帰還量を前記入力電圧に帰還する帰還ループに対して、前記比較信号と前記再生信号が一致しない場合に、前記再生信号に代えて前記比較信号に基づいて帰還量を演算するようにした。 The invention according to claim 4, in the data reading method according to claim 3, the input voltage is converted to a digital signal input voltage based on the read signal is compared with a reference voltage, based on the digital signal the calculated feedback amount to the feedback loop for feeding back to said input voltage, when the reproduction signal and the comparison signal do not match, and so calculates the feedback amount based on the comparison signal in place of the reproduction signal .
【0028】 [0028]
請求項5に記載の発明は、プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、タイミングクロック再生PLLによりプリアンブル信号に位相引き込みをしたクロック信号を生成し、該クロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り装置において、前記シンクバイトを粗密パターンを含む構成とし、前記タイミングクロック再生PLLはシンクバイトにより前記クロック信号をより細かに引き込みを行うようにした。 The invention according to claim 5, preamble, sync byte is read from the recording medium the user data as a read signal in order to generate a clock signal in which the phase pull-in preamble signal by the timing clock recovery PLL, based on the clock signal in the data reading device for outputting a reproduced signal obtained by sampling Te, the sync byte is configured to include a sparse and dense pattern, the timing clock reproducing PLL is to perform the pull said clock signal more finely by the sync byte.
【0029】 [0029]
請求項6に記載の発明は、請求項5に記載のデータ読み取り装置において、前記読み出し信号をサンプリングしたデータを再生信号として出力する波形等化器と、前記シンクバイトを検出するための比較データが予め記憶され、該比較データを比較信号として順次出力するレジスタと、予め設定された比較ポイントにおいて前記再生信号と前記比較信号を比較するウインドを開き、該ウインド期間において入力される前記再生信号と前記比較信号が一致した場合にシンクバイト検出信号を出力する一致検出回路とを備えた。 The invention according to claim 6, in the data reading device according to claim 5, a waveform equalizer for outputting data obtained by sampling said read signal as a reproduction signal, comparison data for detecting said sync bytes stored beforehand above, a register for sequentially outputting the comparison data as a comparison signal, opens a window for comparing the comparison signal with the reproduced signal at predetermined comparison point, the playback signal input in said window period and and a coincidence detection circuit for outputting a sync byte detection signal when the comparison signal is matched.
【0030】 [0030]
請求項7に記載の発明は、請求項6に記載のデータ読み取り装置において、前記一致検出回路は、前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドを設定し、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにした。 The invention according to claim 7, in the data reading device according to claim 6, wherein the coincidence detection circuit after the trigger signal in response to the read timing of the sync byte is input, the window signal input based the set the window of the reproduction signal and a period shorter than the period of the sync byte is input to compare the comparison signal input from the register, the said comparison signal inputted to the period of the window each bit of the reproduced signal to output a sync byte detection signal if it matches respectively.
【0031】 [0031]
請求項8に記載の発明は、請求項7に記載のデータ読み取り装置において、前記波形等化器は判定帰還型等化器であって、読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換する判定器と、前記判定器の出力信号を順次記憶するシフトレジスタと、該シフトレジスタに記憶された各ビット情報に基づいて前記判定器の入力信号に対する帰還量を演算する帰還フィルタとを備え、前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記再生信号が読み出された前記シフトレジスタの領域に記憶させるようにした。 Invention according to claim 8, in the data reading device according to claim 7, wherein the waveform equalizer is a decision feedback equalizer, the input voltage based on the read signal is compared with a reference voltage the computing a decision for converting an input voltage into a digital signal, a shift register for sequentially storing the output signal of the determination unit, a feedback amount for the input signal of the decision unit based on the bit information stored in the shift register and a feedback filter, the coincidence comparison circuit, when the reproduction signal and the comparison signal do not match and the comparison signal to be stored in the area of ​​the shift register in which the reproduced signal is read.
【0032】 [0032]
請求項9に記載の発明は、請求項7に記載のデータ読み取り装置において、前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記シフトレジスタに代えて前記帰還フィルタに出力するようにした。 The invention is defined in claim 9, in the data reading device according to claim 7, wherein the coincidence comparison circuit, when the reproduction signal and the comparison signal does not match, instead of the comparison signal to the shift register and to output the feedback filter.
【0033】 [0033]
請求項10に記載の発明は、請求項5乃至9のうちの何れか1項に記載のデータ読み取り装置において、前記レジスタは、前記シンクバイトに対応する比較データを記憶し、前記トリガ信号に基づいて比較データを所定方向に巡回させるシフト動作を行い、該比較データを比較信号として出力する巡回レジスタである。 The invention according to claim 10, in the data reading device according to any one of claims 5 to 9, wherein the register stores the comparison data corresponding to the sync byte, based on the trigger signal It performs a shift operation for cyclically in a predetermined direction comparison data Te is a cyclic register for outputting the comparison data as a comparison signal.
【0034】 [0034]
請求項11に記載の発明は、請求項5乃至10のうちの何れか1項に記載のデータ読み取り装置を備えたハードディスク装置である。 The invention of claim 11 is a hard disk drive equipped with a data reading device according to any one of claims 5 to 10.
(作用) (Action)
従って、請求項1,5に記載の発明によれば、シンクバイトを粗密パターンを含む構成とすることにより、タイミングクロック再生PLLはシンクバイトによりクロック信号をより細かに引き込みを行うため、クロック信号が読み出し信号に十分に同期する。 Therefore, according to the invention described in claim 1, 5, by a sync byte configured to include a sparse and dense pattern, for performing a pull-in clock signal more finely by the timing clock reproduction PLL is sync byte, the clock signal fully synchronized with the read signal.
【0035】 [0035]
請求項2,6に記載の発明によれば、比較信号と再生信号を比較するウインドを設定し、所定のポイントにて比較信号と再生信号が一致する事によりシンクバイト検出とすることで、シンクバイト検出までの時間が短縮される。 According to the invention described in claim 2 and 6, to set the window for comparing the comparison signal and the reproduced signal, by the sync byte detection by the comparison signal and the reproduced signal matches at a predetermined point, the sink time until the byte detection is shortened.
【0036】 [0036]
請求項3,7に記載の発明によれば、シンクバイトの読み出し時期に対応してトリガ信号が入力された後にシンクバイトが入力される期間よりも短い期間開かれるウインドにより、比較信号と再生信号が比較され、そのウインド期間の比較信号と再生信号が一致する場合にシンクバイト検出とした。 According to the invention described in claim 3, 7, the window to be opened shorter period than the sync byte is input after the trigger signal is input in response to the read timing of the sync byte, the comparison signal and the reproduction signal There are compared, and a sync byte detected when the comparison signal and the reproduction signal of the window period coincides. これにより、シンクバイトの全ビットが一致しなくても、シンクバイト検出信号を出力することができるため、読み出しを開始してからシンクバイト検出信号を出力するまでの時間、ひいてはユーザデータの読み出し時間が短縮される。 Thus, even if not match all the bits of the sync byte, it is possible to output a sync byte detection signal, the time from the start of the reading to the output of the sync byte detection signal, thus reading time of the user data There is shortened.
【0037】 [0037]
請求項4,8,9に記載の発明によれば、比較信号と再生信号が一致しない場合に、比較信号に基づいて帰還量が演算されて帰還ループに帰還されるため、誤った再生信号に基づく帰還量が帰還されて帰還ループが発散するのが防止される。 According to the invention described in claim 4, 8, 9, when the comparison signal and the reproduced signal does not match, because the feedback amount is fed back to the calculated with a feedback loop based on the comparison signal, the erroneous reproduction signal feedback amount is fed back to the feedback loop is prevented from diverging based.
【0038】 [0038]
請求項10に記載の発明によれば、レジスタは、シンクバイトに対応する比較データを記憶し、前記トリガ信号に基づいて比較データを所定方向に巡回させるシフト動作を行う巡回レジスタであり、その巡回レジスタから出力される比較信号により、その比較信号と再生信号が簡単な構成で順次比較される。 According to the invention described in claim 10, register stores the comparison data corresponding to the sync byte is a cyclic register which performs a shift operation to patrol the comparison data in a predetermined direction based on the trigger signal, the cyclic by comparison signal output from the register, the reproduction signal and the comparison signal is sequentially compared with a simple structure.
【0039】 [0039]
請求項11に記載の発明によれば、請求項5乃至10のうちの何れか1項に記載のデータ読み取り装置が備えられ、ハードディスク装置におけるユーザデータの読み出し時間の短縮が図られる。 According to the invention described in claim 11, provided with a data reading device according to any one of claims 5 to 10, shortening the reading time of user data in the hard disk device can be reduced.
【0040】 [0040]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明を具体化した一実施の形態を図1〜図6に従って説明する。 Will be described below an embodiment embodying the present invention with reference to FIGS. 1 to 6.
尚、説明の便宜上、従来と同様の構成については同一の符号を付してその説明を一部省略する。 For convenience of description, the conventional same configuration is omitted part thereof will be denoted by the same reference numerals.
【0041】 [0041]
図1は、ハードディスク装置の概略構成を示す。 Figure 1 shows a schematic configuration of a hard disk drive.
ハードディスク装置41は、ホストコンピュータ42に接続されている。 Hard disk drive 41 is connected to the host computer 42. ハードディスク装置41は、ホストコンピュータ42の書き込み要求に応答し、ホストコンピュータ42から入力される記録データを記録媒体としての磁気ディスク11に記録する。 Hard disk device 41, in response to a write request from the host computer 42, is recorded on the magnetic disk 11 as a recording medium recording data input from the host computer 42. また、ハードディスク装置41は、ホストコンピュータ42の読み出し要求に応答し、磁気ディスク11に記録された格納データを読み出し、ホストコンピュータ42に出力する。 The hard disk device 41, in response to a read request from the host computer 42 reads the stored data recorded on the magnetic disk 11, and outputs to the host computer 42.
【0042】 [0042]
ハードディスク装置41は、磁気ディスク11、第1,第2モータM1,M2、ヘッド装置12、ハードディスクコントローラ(HDC)31、信号処理回路43、サーボ回路44、マイクロプロセッサ(MPU)45、メモリ(RAM)46、インタフェース回路47を含む。 Hard disk drive 41, magnetic disk 11, first, second motor M1, M2, head unit 12, a hard disk controller (HDC) 31, a signal processing circuit 43, servo circuit 44, a microprocessor (MPU) 45, memory (RAM) 46, includes an interface circuit 47.
【0043】 [0043]
磁気ディスク11は、第1モータM1により一定の回転数にて回転駆動される。 The magnetic disk 11 is rotated at a constant rotational speed by the first motor M1. ヘッド装置12は、第2モータM2により磁気ディスク11の半径方向に位置制御される。 Head unit 12 is position control in a radial direction of the magnetic disk 11 by the second motor M2. ヘッド装置12は、磁気ディスク11に記録された情報を読み出してリード信号RDとして信号処理回路43に出力する。 Head unit 12 reads the information recorded on the magnetic disk 11 to the signal processing circuit 43 as a read signal RD.
【0044】 [0044]
信号処理回路(リードチャネルICと呼ばれる)43は、リード信号RDを、そのリード信号RDに同期してサンプリングしてディジタル信号に変換する。 Signal processing circuit (referred to as read channel IC) 43 converts the read signal RD, the digital signal by sampling in synchronization with the read signal RD. 信号処理回路43は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。 The signal processing circuit 43, a decoding processing on the digital signal after the conversion, and outputs the signal after the processing.
【0045】 [0045]
サーボ回路44は、バス48を介して信号処理回路43の出力信号が入力される。 The servo circuit 44, the output signal of the signal processing circuit 43 is inputted via the bus 48. サーボ回路44は、出力信号に含まれるサーボのための情報に基づいて、第2モータM2を制御し、ヘッド装置12を目的のトラックにオントラックさせる。 The servo circuit 44, based on the information for the servo included in the output signal, and controls the second motor M2, thereby on-track head 12 to a target track.
【0046】 [0046]
MPU45は、メモリ46に予め記憶されたハードディスク装置41を制御するためのプログラムデータに基づいて、HDC31、信号処理回路43、サーボ回路44、インタフェース回路47を制御する。 MPU45, based on the program data for controlling the hard disk drive 41 which is previously stored in the memory 46, HDC 31, the signal processing circuit 43, the servo circuit 44 controls the interface circuit 47. HDC31は、バス48を介して信号処理回路43の出力信号を入力する。 HDC31 inputs the output signal of the signal processing circuit 43 via the bus 48.
【0047】 [0047]
HDC31は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばECC(Error Correcting Code) 誤り訂正処理等の処理を行い、その処理後のデータをバス48を介してインタフェース回路47に出力する。 HDC31 assembles the input data into sector unit consisting of a predetermined number of bytes, performs processing such as ECC (Error Correcting Code) error correction processing, for example, every the assembled sectors, the bus 48 the data after the processing via outputs to the interface circuit 47. インタフェース回路47は、所定の通信方式に基づいてHDC31の出力データを変換して読み出しデータとしてホストコンピュータ42へ出力する。 The interface circuit 47 outputs to the host computer 42 as the read data by converting the output data of HDC31 based on a predetermined communication method.
【0048】 [0048]
HDC31には、ホストコンピュータ42から書き込みデータがインタフェース回路47を介して入力される。 The HDC 31, the write data from the host computer 42 is input via the interface circuit 47. HDC31は、書き込みデータに誤り訂正のためのデータを付加し、バス48を介して信号処理回路43に出力する。 HDC31 adds data for error correction to the write data, and outputs to the signal processing circuit 43 via the bus 48. 信号処理回路43は、HDC31の出力データをヘッド装置12を介して磁気ディスク11に書き込む。 The signal processing circuit 43 writes to the magnetic disk 11 via the head unit 12 the output data of the HDC 31.
【0049】 [0049]
図2は、信号処理回路43を構成するデータ読み出し回路のブロック回路図を示す。 Figure 2 shows a block circuit diagram of a data read circuit which constitutes a signal processing circuit 43.
信号処理回路43は、可変ゲインアンプ(VGA)14、判定帰還型等化器(DFE:Decision Feedback Equalizer)15、シリアル−パラレル(S/P)変換回路24、デコーダ25、デスクランブラ26、インタフェース(I/F)回路27、タイミングリカバリ(TR)PLL回路21、シンクバイト(SB)検出回路51、シーケンス制御回路52を含む。 The signal processing circuit 43, a variable gain amplifier (VGA) 14, a decision feedback equalizer (DFE: Decision Feedback Equalizer) 15, a serial - parallel (S / P) converter circuit 24, a decoder 25, descrambler 26, the interface ( I / F) circuit 27, a timing recovery (TR) PLL circuit 21, a sync byte (SB) detector circuit 51 includes a sequence control circuit 52.
【0050】 [0050]
シーケンス制御回路52は、所定の読み出しシーケンスに基づいて上記の各回路14,15,21,24〜27,51を制御する。 Sequence control circuit 52 controls each circuit 14,15,21,24~27,51 above on the basis of a predetermined reading sequence. VGA14は、リード信号RDの振幅を所定の振幅に増幅し、その増幅した信号をDFE15に出力する。 VGA14 amplifies the amplitude of the read signal RD to the predetermined amplitude, and outputs the amplified signal to DFE15.
【0051】 [0051]
図3は、DFE15、TRPLL回路21、SB検出回路51のブロック回路図を示す。 Figure 3 shows a block circuit diagram of a DFE15, TRPLL circuit 21, SB detection circuit 51.
DFE15は、前置フィルタ16、加算器17、判定器18、シフトレジスタ19、フィードバックフィルタ20を含む。 DFE15 includes a prefilter 16, an adder 17, decision unit 18, the shift register 19, a feedback filter 20. 前置フィルタ16は、フィルタリング後の信号を加算器17に出力する。 Prefilter 16, and outputs the signal after filtering to the adder 17. 加算器17は、前置フィルタ16の出力信号とフィードバックフィルタ20の出力信号を加算し、加算結果を判定器18に出力する。 The adder 17, prior to adding the output signal of the output signal and the feedback filter 20 of the prefilter 16, and outputs the addition result to the determination unit 18.
【0052】 [0052]
図4に示すように、判定器18は、加算器17の出力電圧V1と予め設定された基準電圧Refとを比較し、その比較結果に基づいて「1」又は「0」の判定信号S1をシフトレジスタ19に出力する。 As shown in FIG. 4, the determination unit 18 compares the reference voltage Ref of the output voltage V1 is set in advance of the adder 17, the determination signal S1 "1" or "0" on the basis of the comparison result and outputs it to the shift register 19.
【0053】 [0053]
例えば、判定器18は、出力電圧V1が基準電圧Refよりも高い場合には「1」の判定信号S1を、出力電圧V1が基準電圧Refよりも低い場合には「0」の判定信号S1を出力する。 For example, the determination unit 18, the determination signal S1 "1" when the output voltage V1 is higher than the reference voltage Ref, the determination signal S1 "0" when the output voltage V1 is lower than the reference voltage Ref Output. 即ち、判定器18は、加算器17の出力信号をサンプリング(標本化)して1ビットのデジタル信号である判定信号S1に変換する。 That is, the determination unit 18 converts the output signal of the adder 17 sampling (sampling) to the determination signal S1 is a 1-bit digital signal.
【0054】 [0054]
シフトレジスタ19は、フィードバックフィルタ20の構成に対応する段数(n段)のレジスタRa1〜Ranを含む。 The shift register 19 includes a register Ra1~Ran number of stages corresponding to the configuration of the feedback filter 20 (n stages). シフトレジスタ19は、判定器18から出力される判定信号S1を、クロック信号CLKに同期してサンプリングし、そのサンプリングデータを初段のレジスタRa1に記憶する。 Shift register 19, a determination signal S1 output from the determiner 18, and a sampling in synchronization with the clock signal CLK, and stores the sampled data to the first stage register Ra1. そして、シフトレジスタ19は、クロック信号CLKに同期して、記憶したデータを順次後段のレジスタにシフトする。 Then, the shift register 19, in synchronism with the clock signal CLK, sequentially shifts to the subsequent register stored data. これにより、シフトレジスタ19は、標本化された過去の複数ビット(nビット)のデータを記憶する。 Thus, the shift register 19 stores the data of the sampled past plural bits (n bits).
【0055】 [0055]
フィードバックフィルタ20は、例えばFIRフィルタよりなる。 Feedback filter 20, for example made of an FIR filter. このFIRフィルタのタップ数に応じてシフトレジスタ19の段数が設定される。 The number of stages of the shift register 19 in accordance with the number of taps of the FIR filter is set. フィードバックフィルタ20は、信号中に含まれる符号間干渉を取り除くように動作する。 Feedback filter 20 operates to remove the intersymbol interference contained in the signal. フィードバックフィルタ20は、シフトレジスタ19に記憶された複数ビットのデータに基づくアナログ信号を加算器17に出力する。 Feedback filter 20 outputs an analog signal based on the data of a plurality of bits stored in the shift register 19 to the adder 17. これにより、判定器18の出力信号は、過去のビットによる干渉が除去された再生信号となり、この再生信号がシフトレジスタ19に記憶される。 Thus, the output signal of the decision unit 18 becomes a reproduced signal interference due to past bits are removed, the reproduction signal is stored in the shift register 19.
【0056】 [0056]
このように構成されたDFE15は、符号(シンボル)間干渉を打ち消した再生信号を出力する。 The DFE15 configured to outputs the reproduced signal cancel code (symbol) during interference.
前記加算器17の出力信号は、サンプリングクロック再生用PLL回路21に出力される。 The output signal of the adder 17 is outputted to the sampling clock recovery PLL circuit 21. PLL回路21は、A/D変換器(ADC)22、TR−PLL23を含む。 PLL circuit 21 includes an A / D converter (ADC) 22, TR-PLL23. ADC22は、加算器17の出力信号をディジタル信号に変換し、そのデジタル信号をTR−PLL23に出力する。 ADC22 converts the output signal of the adder 17 into a digital signal, and outputs the digital signal to the TR-PLL 23.
【0057】 [0057]
TR−PLL23は、磁気ディスク11から制御データとしてのプリアンブルデータを読み出したリード信号RDにクロック信号CLKを同期させる、所謂クロックの引き込み動作を行う。 TR-PLL 23 synchronizes the clock signal CLK in the read signal RD read the preamble data as control data from the magnetic disk 11, performs the pull-in operation so-called clock. このクロック信号CLKにより、DFE15のシフトレジスタ19は、判定器18の出力信号をクロック信号CLKのエッジに応答してサンプリングする。 The clock signal CLK, the shift register 19 of DFE15 samples the output signal of the decision unit 18 in response to an edge of the clock signal CLK. これにより、シフトレジスタ19は、リード信号RDの転送速度でサンプリングすることにより、前記磁気ディスク11の記録データに対応する判定信号を記憶する。 Thus, the shift register 19, by sampling at the transfer rate of the read signal RD, and stores the decision signal corresponding to the recorded data of the magnetic disk 11.
【0058】 [0058]
更に、TR−PLL23は、シンクバイトを読み出したリード信号RDに基づいて、クロック信号CLKの引き込み動作を行う。 Further, TR-PLL 23 based on the read signal RD read a sync byte, it performs the pull-in operation of the clock signal CLK. TR−PLL23は、ADC22から入力される信号の状態が遷移する場所を引き込み位置とする。 TR-PLL 23 is the retracted position where the transition state of the signal input from the ADC 22. その引き込み位置において、TR−PLL23はADC22から入力される信号とクロック信号CLKの位相を比較し、その比較結果に基づいてクロック信号CLKの周波数を変更するように構成されている。 In its retracted position, TR-PLL 23 is configured to compare the signal with the phase of the clock signal CLK input from the ADC 22, changes the frequency of the clock signal CLK based on the comparison result. 従って、シンクバイトは、遷移する場所含むようなビット列のパターンに設定されている。 Thus, the sync byte is set to the pattern of the bit string to include the location of the transition.
【0059】 [0059]
図4は、本実施形態のシンクバイトのパターン構成を示す。 Figure 4 shows the pattern arrangement of the sync byte in the present embodiment. シンクバイトは12ビットのビット列であり、「111100011000」のパターンに設定されている。 Sync byte is a bit string of 12 bits, is set in a pattern of "111100011000". このシンクバイトのパターンは、信号の状態が遷移する、即ち、0,1のビットが、「0→1」,「1→0」と遷移する引き込み位置であり、所謂ビットが反転する間隔が長いパターン「11110 」と、反転する間隔が短いパターン「0110」を組み合わせて構成されている。 Pattern of the sync byte, a signal state transition, i.e., bits 0 and 1, "0 → 1" is a position retracted transitions "1 → 0", a long interval so-called bit is inverted the pattern "11110", the interval of inverting is constituted by combining a short pattern "0110". 即ち、シンクバイトは、状態の遷移が粗なパターンと、状態の遷移が密なパターンが組み合わされている。 That is, the sync byte, the transition state and coarse patterns, the state transition is combined dense patterns. 尚、先行するプリアンブルのパターンは「0」ビットにて終了する。 It should be noted that the pattern of the preceding preamble ends at "0" bit. 従って、間隔の長いパターンは、PLL回路にプリアンブルに続いて入力されるため、そのパターンは「011110」となる。 Thus, the long pattern of spacing, since the input subsequent to the preamble to the PLL circuit, the pattern is "011110".
【0060】 [0060]
このように構成されたシンクバイトにより、TR−PLL23は、プリアンブルを読み出している期間に続いてシンクバイトを読み出している期間においてもクロック信号CLKの引き込みを行うことができる。 By thus configured sync byte, TR-PLL 23 is able to perform retraction of the clock signal CLK even in the period in which reading the sync byte following a period in which reading the preamble. 即ち、上記のシンクバイトは、TR−PLL23における引き込み期間を長くする。 In other words, the above-mentioned sync byte, a longer period lead-in TR-PLL23. これにより、図1の磁気ディスク11の回転数が高くなってプリアンブルを読み出す期間が短くなっても、TR−PLL23は、プリアンブルに加えてシンクバイトによりクロック信号CLKの引き込みを十分に行うことができる。 Thus, the rotation even shorter period of reading the preamble number becomes high, TR-PLL 23 of the magnetic disk 11 in FIG. 1, it may be sufficiently retraction of the clock signal CLK by the sync byte in addition to the preamble .
【0061】 [0061]
そして、DFE15のシフトレジスタ19は、上記のクロック信号CLKに基づいて判定器18からの判定信号S1をサンプリングする。 Then, the shift register 19 of DFE15 samples the determination signal S1 from the determination unit 18 based on the clock signal CLK. そして、クロック信号CLKは、リード信号RDの周波数に十分に引き込まれていることから、シフトレジスタ19は、正確なタイミングで判定信号S1をサンプリングする。 Then, the clock signal CLK, since it has been drawn into the well on the frequency of the read signal RD, the shift register 19 samples the determination signal S1 at an accurate timing. これにより、判定誤りを低減することができる。 Thus, it is possible to reduce the decision error.
【0062】 [0062]
DFE15は、再生信号を、SB検出回路51に出力する。 DFE15 the reproduction signal, and outputs the SB detector 51.
SB検出回路51は、サーキュレータ52、一致検出回路53を含む。 SB detection circuit 51 includes a circulator 52, a coincidence detection circuit 53. サーキュレータ52は巡回レジスタであり、例えば図4に示すように、12ビットにて構成されるシンクバイトのビット数に対応する数のレジスタRb1〜Rb12 を有する。 The circulator 52 is a cyclic register, for example, as shown in FIG. 4, has a number of registers Rb1~Rb12 corresponding to the number of bits constituted sync byte at 12 bits. 各レジスタRb1〜Rb12 には、シンクバイトと同じ値の比較データを構成する各ビットがそれぞれ記憶される。 Each register Rb1~Rb12, each bit constituting the comparison data of the same value as the sync byte is stored.
【0063】 [0063]
サーキュレータ52には、シーケンス制御回路52からトリガ信号TRGが入力される。 The circulator 52, the trigger signal TRG is input from the sequence control circuit 52. シーケンス制御回路52は、入力されるクロック信号CLKに基づいて、シンクバイトの先頭ビットを読み出すタイミングに合せてHレベルのトリガ信号TRGを一定期間(例えば、クロック信号CLKの1周期分)出力するように構成されている。 Sequence control circuit 52 based on the clock signal CLK input, in accordance with the timing of reading the first bit of the sync byte trigger signal TRG for a certain period of H level (e.g., one period of the clock signal CLK) to output It is configured.
【0064】 [0064]
トリガ信号TRGを出力するタイミングについて詳述すれば、図1の磁気ディスク11の各セクタには、プリアンブル、シンクバイト、ユーザデータの順番に格納されている。 If described in detail timing for outputting the trigger signal TRG, to each sector of the magnetic disk 11 in FIG. 1, a preamble, sync byte, is stored in the order of the user data. そして、プリアンブルのビット数は、予め判っている。 Then, the number of bits of the preamble are known in advance. そして、セクタに格納されている情報を読み出した場合、そのセクタの先頭ビット(プリアンブルの先頭ビット)の読み出し位置を検出することは容易である。 When reading the information stored in the sector, it is easy to detect the reading position of the first bit (the first bit of the preamble) of the sector.
【0065】 [0065]
従って、プリアンブルの先頭ビットを読み出してからのクロック信号CLKのエッジをカウントすることにより、シンクバイトの先頭ビットが読み出されるタイミングを検出することは容易である。 Therefore, by counting the edges of the clock signal CLK from reading the first bit of the preamble, it is easy to detect when the first bit of the sync byte is read. そして、シーケンス制御回路52は、このタイミングでトリガ信号TRGを出力するように構成されている。 Then, the sequence control circuit 52 is configured to output a trigger signal TRG at timing.
【0066】 [0066]
サーキュレータ52は、図2のシーケンス制御回路52から入力されるトリガ信号TRGの立ち上がりエッジに応答し、クロック信号CLKに基づいて各レジスタRb1〜Rb12 に記憶した比較データの各ビットを所定方向に巡回させるシフト動作を行う。 Circulator 52, in response to a rising edge of the trigger signal TRG that is input from the sequence control circuit 52 of FIG. 2, to each bit of the comparison data stored in the registers Rb1~Rb12 based on the clock signal CLK is circulated in a predetermined direction perform a shift operation. 即ち、サーキュレータ52は、入力されるクロック信号CLKの立ち上がりエッジに応答し、初段〜11段目のレジスタRb1〜Rb11 に記憶した比較データの各ビットを2段目〜最終段のレジスタRb2〜Rb12 にシフトすると共に、最終段のレジスタRb12 に記憶したビットを初段のレジスタRb1にシフトする。 In other words, the circulator 52, in response to a rising edge of the clock signal CLK input, each bit of the comparison data stored in the first stage to 11-stage register Rb1~Rb11 the second stage to last-stage register Rb2~Rb12 while shifting, it shifts the bits stored in the register Rb12 the last stage to the first stage register Rb1. サーキュレータ52は、初段のレジスタRb1に記憶した1ビットのデータを比較ビット信号S3として一致検出回路53に出力する。 Circulator 52 outputs the 1-bit data stored in the first-stage register Rb1 the coincidence detection circuit 53 as a comparison bit signal S3.
【0067】 [0067]
一致検出回路53には、DFE15のシフトレジスタ19初段に記憶された1ビットのデータが再生ビット信号S4としてクロック信号CLKに同期して順次入力される。 The coincidence detection circuit 53, 1-bit data stored in the first-stage shift register 19 of DFE15 are sequentially inputted in synchronization with a clock signal CLK as a reproduction bit signal S4.
【0068】 [0068]
一致検出回路53には、シーケンス制御回路52からウインド信号WGとトリガ信号TRGが入力される。 The coincidence detection circuit 53, the window signal WG and the trigger signal TRG is input from the sequence control circuit 52. シーケンス制御回路52は、トリガ信号TRGの立ち上がりエッジから所定期間(図5ではクロック信号CLKの1周期分)経過した後に、所定期間(図5では8周期分)だけHレベルのウインド信号WGを出力する。 Sequence control circuit 52, (1 cycle of FIG. 5 the clock signal CLK) predetermined time period from the rising edge of the trigger signal TRG after a lapse a predetermined period (Fig. 5, 8 cycles) only outputs a window signal WG of H level to.
【0069】 [0069]
一致検出回路53は、トリガ信号TRGが入力された後、ウインド信号WGがHレベルの間、比較ビット信号S3と再生ビット信号S4を順次比較する。 Coincidence detection circuit 53, after the trigger signal TRG is input, the window signal WG is between H level, sequentially comparing the reproduced bit signal S4 and compares the bit signal S3. 一致検出回路53は、ウインド信号WGがHレベルの間に入力される比較ビット信号S3と再生ビット信号S4が全て一致した場合、シンクバイト検出信号S2を出力する。 Coincidence detection circuit 53, when the window signal WG matches all the comparison bit signal S3 and reproduced bit signal S4 inputted for H level, outputs a sync byte detection signal S2. このことは、シンクバイト検出の確率を高くする、即ちバイト同期確立を容易にする。 This will increase the probability of sync byte detection, i.e. to facilitate the byte synchronization establishment.
【0070】 [0070]
即ち、一致検出回路53は、Hレベルのウインド信号WGが入力されている間、即ちそれぞれ8個の比較ビット信号S3と再生ビット信号S4を比較する。 In other words, the coincidence detection circuit 53 compares between, that is, eight comparison bit signal S3 respectively reproduced bit signal S4 window signal WG of H level is input. これは、12ビットの比較データと判定データを比較する場合に比べて一致する確立が高い。 This high probability of matching as compared with the case of comparing the judgment data and 12 bits of the comparison data. そして、それぞれ8個の比較ビット信号S3と再生ビット信号S4が一致していれば、残りのビットも一致している確立が高い。 Then, if the reproduction bit signal S4 and the eight comparison bit signal S3 each match, the probability that the remaining bits are consistent high. 従って、一致検出回路53は、従来のSB検出回路51に比べてシンクバイト検出信号S2を出力しやすくなる。 Therefore, the coincidence detection circuit 53, it becomes easy to output the sync byte detection signal S2 as compared to the conventional SB detection circuit 51.
【0071】 [0071]
また、シーケンス制御回路52は、トリガ信号TRGから所定期間経過後、Hレベルのウインド信号WGに応答して比較ビット信号S3と再生ビット信号S4の比較を行う。 Further, the sequence control circuit 52 performs a comparison of the reproduction from the trigger signal TRG after a predetermined period of time, the comparison bit signal S3 in response to the window signal WG of H-level bit signal S4. このシンクバイトの先頭ビット、又は先頭ビットから複数ビットは、クロック信号CLKの同期が不十分であるときに、誤った値がサンプリングされてシフトレジスタ19に記憶されるからである。 First bit of the sync byte multiple bits or the first bit, that, when the synchronization of the clock signal CLK is insufficient, incorrect values ​​because stored in the shift register 19 is sampled.
【0072】 [0072]
しかし、その後の複数の比較ビット信号S3は、前記TR−PLL23の引き込みによりリード信号RDと同期しているため、正確なデータがサンプリングされている。 However, subsequent plurality of comparison bit signal S3, because it is synchronized with the read signal RD by retraction of the TR-PLL 23, correct data are sampled. また、そのシンクバイトに続いて読み出されるユーザデータは、クロック信号CLKがリード信号RDに十分同期していることから、正確なデータがサンプリングされてシフトレジスタ19に記憶される。 The user data read following its sync byte, since the clock signal CLK is sufficiently synchronized with the read signal RD, correct data is stored in the shift register 19 is sampled.
【0073】 [0073]
そのため、シンクバイトの先頭の1ビット、又は先頭から複数ビット経過した後に、比較ビット信号S3と再生ビット信号S4を比較することにより、一致検出回路は、シンクバイトを検出する。 Therefore, 1 bit of the head of the sync byte, or after the plurality of bits elapsed from the head, by comparing the reproduced bit signal S4 and compares the bit signal S3, the coincidence detection circuit detects the sync byte. これにより、読み出し開始からシンクバイト検出までの時間は、従来のそれに比べて短くなる。 Thus, the time from the read start to the sync byte detection, shorter than that of the prior art.
【0074】 [0074]
そして、図1のHDC31は、シンクバイト検出信号を入力すると、シンクバイトに続いて入力されるデータをユーザデータとして処理する。 Then, HDC 31 in Fig. 1 inputs the sync byte detection signal, processes the data input subsequently to the sync byte as the user data. そのため、読み出しを開始してからユーザデータを読み出すまでの時間は、従来のそれに比べて短くなる。 Therefore, the time from the start of the read before reading the user data is shorter than that in the prior art.
【0075】 [0075]
尚、シーケンス制御回路52を、トリガ信号TRGの立ち上がりエッジ後、クロック信号CLKの2周期以上経過した後にHレベルのウインド信号WGを出力する構成としてもよい。 Incidentally, the sequence control circuit 52, after the rising edge of the trigger signal TRG, may output a window signal WG of H level after a lapse of more than two cycles of the clock signal CLK. また、シーケンス制御回路を、クロック信号CLKの7周期以下又は9周期以上、Hレベルのウインド信号WGを出力する構成としてもよい。 Further, the sequence control circuit, a clock signal CLK of the seven cycles or less or 9 or more cycles may output a window signal WG of H level.
【0076】 [0076]
ところで、比較ビット信号S3と再生ビット信号S4が一致しない場合、一致検出回路53は、比較ビット信号S3をシフトレジスタ19の初段のレジスタRa1に格納する。 Incidentally, if the comparison bit signal S3 reproduced bit signal S4 do not match, the match detection circuit 53 stores the comparison bit signal S3 to the first stage register Ra1 of the shift register 19. これにより、一致検出回路53は、誤りのある再生ビット信号S4の情報を比較ビット信号S3により書き換える。 Accordingly, the coincidence detection circuit 53 rewrites the comparison bit signal S3 information reproduction bit signal S4 erroneous. これは、再生ビット信号S4がシンクバイトを構成するビットであり、そのビットの位置が判っているからである。 This is a bit reproduced bit signal S4 constitute a sync byte, because is known that bit position.
【0077】 [0077]
上記したように、1つのセクタに格納されている情報を読み出した場合、そのセクタの先頭ビット(プリアンブルの先頭ビット)の読み出し位置を検出することは容易である。 As described above, when reading the information stored in one sector, it is easy to detect the reading position of the first bit (the first bit of the preamble) of the sector. そして、プリアンブルのビット数は予め判っている。 Then, the number of bits of the preamble are known in advance. 従って、プリアンブルの先頭ビットを読み出してからのクロック信号CLKのエッジをカウントすることにより、シンクバイトの先頭ビットが読み出されるタイミングを検出することは容易である。 Therefore, by counting the edges of the clock signal CLK from reading the first bit of the preamble, it is easy to detect when the first bit of the sync byte is read. シーケンス制御回路52は、このタイミングでトリガ信号TRGを出力するように構成されている。 Sequence control circuit 52 is configured to output a trigger signal TRG at timing. このため、一致検出回路53には、シンクバイトの先頭ビットである再生ビット信号S4と同じタイミングで、比較データの先頭ビットである比較ビット信号S3が入力される。 Therefore, the coincidence detection circuit 53, at the same timing as the reproducing bit signal S4 is a first bit of the sync byte, compare bit signal S3 which is the first bit of the comparison data is input.
【0078】 [0078]
そして、一致検出回路53は、読み出しにビットエラーが生じて再生ビット信号S4と比較ビット信号S3が一致しない場合、正しい値の比較ビット信号S3をシフトレジスタに書き込む。 The coincidence detection circuit 53, when a bit error in reading occurs compared bit signal S3 and reproduced bit signal S4 do not match, writing the comparison bit signal S3 of the correct value in the shift register. これにより、シンクバイトを読み出している間に誤りを伝搬してDFE15の帰還ループが発散するのを防止する。 Thus, the feedback loop of DFE15 propagating errors to prevent the divergence while reading the sync byte.
【0079】 [0079]
尚、図6に示すように、一致検出回路53は、再生ビット信号S4と比較ビット信号S3が一致しない場合に、比較ビット信号S3を直接フィードバックフィルタ20に出力する構成としてもよい。 As shown in FIG. 6, the coincidence detection circuit 53, when the comparison bit signal S3 and reproduced bit signal S4 does not match, may output a comparison bit signal S3 directly to feedback filter 20. この構成によっても、DFE15の帰還ループの発散を防止することができる。 With this configuration, it is possible to prevent the divergence of the feedback loop DFE15.
【0080】 [0080]
DFE15は、再生信号を図2のSP変換回路24に出力する。 DFE15 outputs a reproduction signal SP conversion circuit 24 of FIG. SP変換回路24は、再生信号をパラレル信号に変換しデコーダ25に出力する。 SP conversion circuit 24 outputs to the decoder 25 converts the reproduced signal into a parallel signal. デコーダ25は、パラレル信号を所定の方式により復号し、その復号データをデスクランブラ26に出力する。 Decoder 25, a parallel signal is decoded by a predetermined method, and outputs the decoded data to descrambler 26. デスクランブラ26は、所定の方式によりデコーダの出力データのビットの並べ替えを行い再生データを生成する。 Descrambler 26 generates reproduced data rearranges the bits of the output data of the decoder by a predetermined method. その再生データはインタフェース回路27を介してHDC31に出力される。 Its reproduction data is output to HDC31 via the interface circuit 27.
【0081】 [0081]
HDC31は、信号処理回路43に読み出し動作の開始を指示する。 HDC31 instructs the start of reading operation in the signal processing circuit 43. その後、HDC31は、シンクバイト検出信号S2を入力すると、そのシンクバイト検出信号に応答して、シンクバイトに続く再生データを記録データとして扱い、この記録データに対する処理を行う。 Thereafter, HDC 31 inputs the sync byte detection signal S2, in response to the sync byte detection signal, treats playback data following the sync byte as the recording data, performs processing on the recorded data.
【0082】 [0082]
以上記述したように、本実施の形態によれば、以下の効果を奏する。 As described above, according to this embodiment has the following advantages.
(1)周期パターンのプリアンブルデータに続いて読み出されるシンクバイトは、リード信号RDに基づいてADC22の出力信号の情報が遷移する引き込み位置が粗な部分と密な部分とを含む粗密パターンにて構成される。 (1) periodic pattern sync bytes subsequently read the preamble data, configuration pull information of the output signal of the ADC22 transitions based on the read signal RD positions at density pattern including a rough portion and a dense portion It is. TR−PLL23は、このシンクバイトの引き込み位置において、シンクバイトを読み出したリード信号RDに対してクロック信号CLKの同期引き込みを行う。 TR-PLL 23, in the retracted position of the sync byte, performs synchronization pull of the clock signal CLK to the read signal RD read the sync byte. その結果、磁気ディスク11が高速に回転駆動されてプリアンブルデータを読み出したリード信号の期間が短くなっても、シンクバイトを読み出したリード信号RDにクロック信号CLKを同期させることができるため、リード信号RDにクロック信号CLKを十分に同期させることができる。 As a result, the magnetic disk 11 can be synchronized even if the period of the rotationally driven read signal read preamble data at high speed is shortened, the read signal RD read the sync byte clock signal CLK, a read signal it is possible to sufficiently synchronize the clock signal CLK to the RD. このクロック信号CLKにより、DFE15の判定誤りや、帰還ループの発散を防止し、ユーザデータの読み込むまでの時間が長期化を防ぐことができる。 The clock signal CLK, the decision error and the DFE15, to prevent divergence of the feedback loop, time to read the user data can be prevented prolonged.
【0083】 [0083]
(2)一致検出回路53は、Hレベルのウインド信号が入力されている間、再生ビット信号S4と比較ビット信号S3の比較を行い、比較ビット信号S3と再生ビット信号S4の各ビットがそれぞれ一致した場合にシンクバイト検出信号S2を出力する。 (2) the coincidence detection circuit 53, while the window signal of H level is input, performs a comparison of the comparison bit signal S3 and reproduced bit signal S4, each bit of the reproduced bit signal S4 and compares the bit signal S3 respectively coincide and it outputs a sync byte detection signal S2 when. これにより、シンクバイトの全ビットが一致しなくてもシンクバイト検出信号を出力することができるため、読み出しを開始してからシンクバイト検出信号を出力するまでの時間、ひいては記録データの読み出し時間を短縮することができる。 Thus, it is possible to all the bits of the sync byte is output sync byte detection signal is also not match, the time from the start of the reading to the output of the sync byte detection signal, the read time of the thus recorded data it can be shortened.
【0084】 [0084]
(3)一致検出回路53は、比較ビット信号S3と再生ビット信号S4が一致しない場合に、正しい値の比較ビット信号S3をシフトレジスタに書き込む。 (3) the coincidence detection circuit 53, when the comparison bit signal S3 reproduced bit signal S4 do not match, writing the comparison bit signal S3 of the correct value in the shift register. これにより、シンクバイトを読み出している間再生ビット信号S4による誤りを伝搬するのを防ぎ、DFE15の帰還ループが発散するのを防止することができる。 This prevents from propagating errors by between reproduction bit signal S4 is being read sync byte can be feedback loop DFE15 is prevented from diverging.
【0085】 [0085]
【発明の効果】 【Effect of the invention】
以上詳述したように、請求項1,5に記載の発明によれば、読み出し信号にクロック信号を十分に同期させることが可能なデータ読み取り方法、データ読み取り装置、ハードディスク装置を提供することができる。 As described above in detail, according to the invention described in claim 1, 5, it is possible to provide data reading method capable of sufficiently synchronize the clock signal to the read signal, data reader, a hard disk drive .
【0086】 [0086]
また、請求項1乃至10に記載の発明によれば、シンクバイトの検出率を高めて記録媒体から情報を読み出す読み出し時間の短縮を図ることができる。 Further, according to the invention described in claims 1 to 10, it is possible to shorten the reading time for reading information from a recording medium by increasing the detection rate of the sync byte.
また、請求項4,8,9に記載の発明によれば、シンクバイトを検出できないときにおいても、波形等化器の帰還ループの発散を防止することができる。 Further, according to the invention described in claim 4, 8, 9, even when it can not detect a sync byte, it is possible to prevent divergence of the feedback loop of the waveform equalizer.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 一実施形態のハードディスク装置の概略構成図。 1 is a schematic configuration diagram of a hard disk drive of the embodiment.
【図2】 一実施形態の信号処理回路のブロック回路図。 2 is a block circuit diagram of a signal processing circuit of an embodiment.
【図3】 DFE,TRPLL回路びSB検出回路のブロック回路図。 [3] DFE, block circuit diagram of a TRPLL circuit beauty SB detection circuit.
【図4】 一実施形態のシンクバイトの作用を示す説明図。 Figure 4 is an explanatory diagram showing the operation of the sync byte in one embodiment.
【図5】 信号処理回路の動作を示すタイミング図。 Figure 5 is a timing diagram illustrating the operation of the signal processing circuit.
【図6】 別のDFE及びSB検出回路のブロック回路図。 FIG. 6 is a block circuit diagram of another DFE and SB detection circuit.
【図7】 従来の信号処理回路のブロック回路図。 FIG. 7 is a block circuit diagram of a conventional signal processing circuit.
【図8】 従来のDFE及びTRPLL回路のブロック回路図。 FIG. 8 is a block circuit diagram of a conventional DFE and TRPLL circuit.
【図9】 セクタの記録フォーマットを示す説明図。 FIG. 9 is an explanatory view showing a recording format of the sector.
【符号の説明】 DESCRIPTION OF SYMBOLS
15 波形等化器としての帰還判定型等化器21 タイミングクロック再生PLL 15 feedback decision equalizer 21 timing clock reproducing PLL as waveform equalizer
52 レジスタとしてのサーキュレータ53 一致検出回路CLK クロック信号RD 読み出し信号としてのリード信号S2 再生信号TRG トリガ信号WG ウインド信号 Read signal S2 as circulator 53 matching detection circuit CLK a clock signal RD read signal as 52 registers reproduced signal TRG trigger signal WG window signal

Claims (11)

  1. プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、プリアンブル信号に位相引き込みをしたクロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り方法において、 Preamble sync byte is read from the recording medium the user data as a read signal in order, in the data reading method of outputting a reproduced signal sampled based on the clock signal in which the phase pull-in preamble signal,
    前記シンクバイトを粗密パターンを含む構成とし、該シンクバイトにより前記クロック信号を出力するタイミングクロック再生PLLのより細かな引き込みができるようにしたデータ読み取り方法。 Wherein the sync byte is configured to include a sparse and dense pattern, finer pull data reading method capable of timing clock reproduction PLL for outputting the clock signal by the sync byte.
  2. 請求項1に記載のデータ読み取り方法において、 A data reading method according to claim 1,
    前記読み出し信号をサンプリングしたデータと、前記シンクバイトを検出するために予め記憶した比較データを、予め設定した比較ポイントにおいて比較するためのウインドを開き、該ウインド内において前記サンプリングデータと比較データを順次比較し、その比較結果に基づいて前記サンプリングデータと比較データが一致した場合にシンクバイト検出としたデータ読み取り方法。 And data obtained by sampling the read signal, the comparison data stored in advance to detect the sync byte, to open the window for comparison in the comparison point which is set in advance, the comparison data and the sampled data within said window sequentially comparison, data reading method with sync byte detected when comparing data and the sampled data matches based on the comparison result.
  3. 請求項2に記載のデータ読み取り方法において、 A data reading method according to claim 2,
    前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドが設定され、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにしたデータ読み取り方法。 After a trigger signal in response to the read timing of the sync byte is input, the sync byte is input to compare the comparison signal input from the reproduction signal and a register based on the window signal input period is set window of a period shorter than the data reading method as each bit of the comparison signal and the reproduced signal input to the period of the window to output a sync byte detection signal if they match respectively.
  4. 請求項3に記載のデータ読み取り方法において、 A data reading method according to claim 3,
    前記読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換し、該ディジタル信号に基づいて演算した帰還量を前記入力電圧に帰還する帰還ループに対して、 Against feedback loop wherein an input voltage based on the read signal is compared with a reference voltage to convert the input voltage into a digital signal, feeding back the feedback amount calculated based on the digital signal to the input voltage,
    前記比較信号と前記再生信号が一致しない場合に、前記再生信号に代えて前記比較信号に基づいて帰還量を演算するようにしたデータ読み取り方法。 Data reading method as when said comparison signal and the reproduced signal does not match to calculate a feedback amount based on the comparison signal in place of the reproduction signal.
  5. プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、タイミングクロック再生PLLによりプリアンブル信号に位相引き込みをしたクロック信号を生成し、該クロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り装置において、 Preamble sync byte is read from the recording medium the user data as a read signal in order to generate a clock signal in which the phase pull-in preamble signal by the timing clock recovery PLL, data for outputting the reproduced signal sampled based on the clock signal in the reading device,
    前記シンクバイトを粗密パターンを含む構成とし、前記タイミングクロック再生PLLはシンクバイトにより前記クロック信号をより細かに引き込みを行うようにしたデータ読み取り装置。 Wherein the sync byte is configured to include a sparse and dense pattern, the timing clock reproduction PLL data reading apparatus by the sync bytes to perform the pull said clock signal more finely.
  6. 請求項5に記載のデータ読み取り装置において、 In the data reading device according to claim 5,
    前記読み出し信号をサンプリングしたデータを再生信号として出力する波形等化器と、 A waveform equalizer for outputting data obtained by sampling said read signal as a reproduction signal,
    前記シンクバイトを検出するための比較データが予め記憶され、該比較データを比較信号として順次出力するレジスタと、 Wherein the comparison data prestored for detecting a sync byte, a register for sequentially outputting the comparison data as a comparison signal,
    予め設定された比較ポイントにおいて前記再生信号と前記比較信号を比較するウインドを開き、該ウインド期間において入力される前記再生信号と前記比較信号が一致した場合にシンクバイト検出信号を出力する一致検出回路とを備えたデータ読み取り装置。 Open window for comparing the comparison signal with the reproduced signal at predetermined comparison point, the coincidence detection circuit in which the reproduced signal and the comparison signal input in said window period and outputs a sync byte detection signal when a match data reading device provided with and.
  7. 請求項6に記載のデータ読み取り装置において、 In the data reading device according to claim 6,
    前記一致検出回路は、前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドを設定し、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにしたデータ読み取り装置。 The coincidence detection circuit after said trigger signal is input in response to the read timing of the sync byte, said to compare the comparison signal input from the reproduction signal and a register based on the window signal input set the short duration of the window than the period in which the sync byte is input, such that each bit of the comparison signal and the reproduced signal input to the period of the window to output a sync byte detection signal when a match respectively data reading device.
  8. 請求項7に記載のデータ読み取り装置において、 In the data reading device according to claim 7,
    前記波形等化器は判定帰還型等化器であって、読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換する判定器と、前記判定器の出力信号を順次記憶するシフトレジスタと、該シフトレジスタに記憶された各ビット情報に基づいて前記判定器の入力信号に対する帰還量を演算する帰還フィルタとを備え、 Said waveform equalizer is a decision feedback equalizer, a decision unit for converting the input voltage into a digital signal is compared with a reference voltage to an input voltage based on the read signal, an output signal of the determination unit sequentially includes a shift register for storing, and a feedback filter for calculating a feedback amount for the input signal of the decision unit based on the bit information stored in the shift register,
    前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記再生信号が読み出された前記シフトレジスタの領域に記憶させるようにしたデータ読み取り装置。 The coincidence comparison circuit, when said comparison signal and the reproduced signal does not match, the data reading device of the comparison signal so as to store in the region of the shift register in which the reproduced signal is read.
  9. 請求項7に記載のデータ読み取り装置において、 In the data reading device according to claim 7,
    前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記シフトレジスタに代えて前記帰還フィルタに出力するようにしたデータ読み取り装置。 The coincidence comparison circuit, when the reproduction signal and the comparison signal do not match, the data reading apparatus designed to output to the feedback filter instead of the comparison signal to the shift register.
  10. 請求項5乃至9のうちの何れか1項に記載のデータ読み取り装置において、 In the data reading device according to any one of claims 5 to 9,
    前記レジスタは、前記シンクバイトに対応する比較データを記憶し、前記トリガ信号に基づいて比較データを所定方向に巡回させるシフト動作を行い、該比較データを比較信号として出力する巡回レジスタであるデータ読み取り装置。 The register stores the comparison data corresponding to the sync byte, the performs a shift operation to patrol the comparison data in a predetermined direction based on the trigger signal, the data read is a cyclic register for outputting the comparison data as a comparison signal apparatus.
  11. 請求項5乃至10のうちの何れか1項に記載のデータ読み取り装置を備えたハードディスク装置。 Hard disk drive equipped with a data reading device according to any one of claims 5 to 10.
JP10472998A 1998-04-15 1998-04-15 Data reading method, data reader, and a hard disk drive Expired - Fee Related JP3934248B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10472998A JP3934248B2 (en) 1998-04-15 1998-04-15 Data reading method, data reader, and a hard disk drive

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP10472998A JP3934248B2 (en) 1998-04-15 1998-04-15 Data reading method, data reader, and a hard disk drive
US09274350 US6600779B1 (en) 1998-04-15 1999-03-23 Signal processor having feedback loop control for decision feedback equalizer
KR19990013286A KR100307017B1 (en) 1998-04-15 1999-04-15 Signal processor having feedback loop control for decision feedback eqaulizer
US10288286 US7023946B2 (en) 1998-04-15 2002-11-06 Signal processor having feedback loop control for decision feedback equalizer
US10288543 US20030067975A1 (en) 1998-04-15 2002-11-06 Signal processor having feedback loop control for decision feedback equalizer

Publications (2)

Publication Number Publication Date
JPH11306693A true JPH11306693A (en) 1999-11-05
JP3934248B2 true JP3934248B2 (en) 2007-06-20

Family

ID=14388598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10472998A Expired - Fee Related JP3934248B2 (en) 1998-04-15 1998-04-15 Data reading method, data reader, and a hard disk drive

Country Status (1)

Country Link
JP (1) JP3934248B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4724241B2 (en) * 2009-07-09 2011-07-13 株式会社東芝 Disk storage apparatus and a data detection method

Also Published As

Publication number Publication date Type
JPH11306693A (en) 1999-11-05 application

Similar Documents

Publication Publication Date Title
US7057836B1 (en) Disk drive servo controller utilizing an extended servo header
US6816328B2 (en) Pseudo-synchronous interpolated timing recovery for a sampled amplitude read channel
US5786951A (en) Sampled amplitude read channel employing a discrete time noise generator for calibration
US5822143A (en) Decision feedback equalization implementation of partial-response signaling in a magnetic recording channel
US5701314A (en) On-the-fly error correction using thermal asperity erasure pointers from a sampled amplitude read channel in a magnetic disk drive
US6111712A (en) Method to improve the jitter of high frequency phase locked loops used in read channels
US6519715B1 (en) Signal processing apparatus and a data recording and reproducing apparatus including local memory processor
US5854717A (en) Self-synchronization in a magnetic recording channel utilizing time-domain equalization
US6009549A (en) Disk storage system employing error detection and correction of channel coded data, interpolated timing recovery, and retroactive/split-segment symbol synchronization
US20030147168A1 (en) Method and apparatus for enhanced data channel performance using read sample buffering
US6411452B1 (en) Disk drive employing read error tolerant sync mark detection
US20090274247A1 (en) Detection of synchronization mark from output of matched filter upstream of viterbi detector
US6581184B1 (en) Method and circuit for including parity bits in write data of a mass data storage device, or the like, using a 48/54 mtr (3:k) code constraint, and post-processing circuit and method for processing read back data that includes said code constraint
US6556637B1 (en) Semiconductor device having decision feedback equalizer
US6108153A (en) Servo demodulator and method for synchronous servo demodulation
US6118833A (en) Fast acquisition method for obtaining data from a transmission channel and a data receiver for carrying out this method
US6233715B1 (en) Synchronous servo gray code detector using a PR4 matched filter
US6023386A (en) Fault tolerant sync mark detector for synchronizing a time varying sequence detector in a sampled amplitude read channel
US5844920A (en) Thermal asperity compensation using multiple sync marks for retroactive and split segment data synchronization in a magnetic disk storage system
US5978426A (en) Phase locked loop system and method for use in a data channel
US5987562A (en) Waveform sampler and method for sampling a signal from a read channel
US6072756A (en) Optical disk apparatus and data recording method
US5937020A (en) Digital information signal reproducing circuit and digital information system
US6219387B1 (en) Metric circuit and method for use in a viterbi detector
US5838512A (en) Apparatus for reproducing digital servo data and digital user data, for use in a disk storage system

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050323

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061212

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070313

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070315

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100330

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100330

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110330

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110330

Year of fee payment: 4

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110330

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110330

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120330

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130330

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140330

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees